JP2006126779A - 画素回路、画素駆動方法及び電子機器 - Google Patents

画素回路、画素駆動方法及び電子機器 Download PDF

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Abstract

【課題】制御動作や回路構成をより簡素に構成することを可能とする電気光学装置の駆動回路、駆動方法及び電子機器を提供する。
【解決手段】
本発明の画素回路は、電気光学素子ＯＬＥＤを発光させる画素回路２０において、電気光学素子の駆動電流路に挿入されるトランジスタＴＥＴＣと、駆動電流路の電流値を設定する電流値設定回路２１と、供給される画素信号のレベルを記憶するレベル保持手段ＣＳＤと、記憶された画素信号レベルと供給される傾斜レベル信号ＶＲＥＦとを比較し、比較結果に基づいてトランジスタＴＥＴＣの動作を制御する比較回路２３と、を備える。
【選択図】 図２

Description

本発明は、画像を形成する電気光学装置の画素回路、電気光学装置の画素回路の駆動方法及び電気光学装置を用いた電子機器に関する。
電気光学装置としては、液晶表示装置や有機ＥＬ（エレクトロルミネセンス）表示装置などが知られている。有機ＥＬ表示装置は、画素を構成する電気光学素子が有機ＥＬ材料からなり、自然光、広視野角、薄型、高速応答、低消費電力といった優れた特徴を備えると共に、ポリシリコンＴＦＴ（薄膜トランジスタ）を用いた周辺回路により、更なる小型化、軽量化が実現できることから注目されている。
ところで、この種の有機ＥＬ表示装置は画素間の輝度のバラツキがあり、これを抑制するために、電流プログラム方式をはじめとする種々の駆動方式が提案されている（例えば、特許文献１）。
米国特許第６２２９５０６Ｂ１号明細書
電流プログラム方式は、ＴＦＴの飽和領域でＴＦＴを動作させているため、ＴＦＴ及び有機ＥＬ発光素子（以下、「ＯＬＥＤ」という。）の特性のバラツキを補償出来るという特徴を持つ。
しかしながら、従来の電流プログラム方式では、低階調領域における書込の不足や、駆動トランジスタの動作点の変動によるＯＬＥＤへの供給電流の変化によって階調ずれが発生するという不具合があった。
そこで、本出願人は「電流プログラム型時間階調方式」（特願２００３−３６７５０１号）を提案した。
この技術は、保持キャパシタ、駆動トランジスタ、電気光学素子を有した画素に対してデータ電流を供給し、そのデータ電流の値に応じて駆動トランジスタから供給される駆動電流に基づいて電気光学素子が駆動される電気光学素子の駆動方法において、入力した階調データに関係なく、予め定められた一定の値のデータ電流を上記画素に供給して上記電気光学素子を駆動させるステップと、階調データに基づいて前記電気光学素子の駆動時間を設けたものである。それにより、書込不足、動作点変動は解消可能となる。
しかしながら、上記提案の技術を実際のＯＬＥＤ表示パネルに使用する場合、表示パネルを構成する、各画素に対して発光時間を個々の画素毎に制御しなければならず制御動作や回路構成が複雑である。
よって、本発明は制御動作や回路構成をより簡素に構成することを可能とする電気光学装置の駆動回路、駆動方法及び電子機器を提供することを目的とする。
上記目的を達成するため本発明の画素回路は、電気光学素子を発光させる画素回路において、上記電気光学素子の駆動電流路に挿入されるトランジスタと、上記駆動電流路の電流値を設定する電流値設定回路と、供給される画素信号のレベルを記憶するレベル保持手段と、記憶された画素信号レベルと供給される傾斜レベル信号とを比較し、比較結果に基づいて上記トランジスタの動作を制御する比較回路と、を備える。
また、本発明の画素回路は、電気光学素子を発光させる画素回路において、上記電気光学素子の駆動電流路に挿入されるトランジスタと、上記駆動電流路の電流値を設定する電流値設定回路と、時間軸上において先行する一連の画素信号からなる画素列信号部分と、これに後続する傾斜レベル信号部分とを含む複合信号から、１つの画素信号を抽出してそのレベルと後続の傾斜レベル信号とをレベル比較し、比較結果に基づいて上記トランジスタの動作時間を制御する比較回路と、を備える。
好ましくは、上記電流値設定回路は、上記駆動電流路に挿入される駆動トランジスタと、上記駆動トランジスタに所定値の電流を供給する電流供給源と、上記駆動トランジスタに上記所定値の電流を供給したときの該駆動トランジスタのゲート電圧を保持するキャパシタと、を含む。
好ましくは、上記電気光学素子は有機ＥＬ発光素子である。
また、本発明の電子機器は、上述した画素回路を画像表示器に含むことを特徴とする。
本発明の画素駆動方法は、基板上に二次元に配置された複数の画素を発光させる画素駆動方法において、予め各画素に供給する電流レベルを設定する過程と、各画素が表示すべき画素信号を各画素の領域に記憶する過程と、供給される傾斜レベル信号と各画素の画素信号のレベルとを比較して上記電流レベルによる各画素の発光時間を制御する過程と、を含む。
また、本発明の画素駆動方法は、画素を発光させる画素駆動方法において、予め画素に供給する電流レベルを設定する過程と、上記画素が表示すべき画素信号を記憶する過程と、供給される傾斜レベル信号と上記画素の画素信号とを比較して上記電流レベルによる上記画素の発光時間を制御する過程と、を含む。
また、本発明の画素駆動方法は、基板上に二次元に配置された複数の電気光学素子を発光させる画素駆動方法において、予め各電気光学素子に供給する電流レベルを設定する過程と、時間軸上において先行する一連の画素信号からなる画素列信号部分とこれに後続する傾斜レベル信号部分とを含む複合信号から各電気光学素子の配置領域に対応する画素信号を選択してそのレベルを記憶する過程と、各電気光学素子の配置領域にそれぞれ対応付けられた各画素信号のレベルと供給される傾斜レベル信号とを比較して上記電流レベルによる各電気光学素子の発光時間を制御する過程と、を含む。
また、本発明の画素駆動方法は、電気光学素子を発光させる画素駆動方法において、予め上記電気光学素子に供給する電流レベルを設定する過程と、時間軸上において先行する一連の画素信号からなる画素列信号部分と、これに後続する傾斜レベル信号部分とを含む複合信号から、１つの画素信号を抽出してそのレベルを記憶する過程と、記憶された上記画素信号のレベルと上記傾斜レベル信号とをレベル比較して設定された上記電流レベルによる上記電気光学素子の発光時間を制御する過程と、を含む。
本発明では、電流プログラム方式を用いた時分割駆動方式において、画素の発光時間制御として比較手段（コンパレータ回路）を使用する構成としたので、煩雑な制御動作が回避可能となる。
また、本発明では、電流プログラム方式を用いた時分割駆動方式において、画素の発光時間制御として一入力型の比較手段（コンパレータ回路）を使用する構成としたので、煩雑な制御動作が回避可能となる。また、画素回路を構成する素子数及び配線数を減少することが可能となる。
本発明においては、電気光学素子の画素を駆動するに際して、電流プログラム方式によって予め各画素に供給する電流レベルを設定し、更に、各画素が表示すべき画素信号を各画素の領域に記憶しておく。次に、全画素に傾斜レベル信号を供給し、各画素の画素信号のレベルと比較する。その結果に基づいて予め設定した電流レベルによる各画素の発光時間を制御する。それにより、比較的に簡素な制御手順によって作動する多階調の表示器を得ることが可能となる。
以下、本発明の実施例について図面を参照しつつ説明する。
図１は、本発明の電気光学装置の一例である有機ＥＬ表示装置の電気的接続を示すブロック回路図である。同図において、有機ＥＬ表示装置１０はデータドライバ部１１、走査ドライバ部１２及びアクティブマトリクス部１３を備えている。アクティブマトリクス部１３は後述の画素回路２０をマトリクス状に複数配置して構成されている。データドライバ部１１は各画素回路２０に画像の各画素の輝度に相当するアナログデータ信号ＶＤＡＴを供給する。走査ドライバ部１２は各行の各画素回路２０に書込時選択信号ＳＥＬ１及び発光時選択信号ＳＥＬ２を供給する。また、各画素回路２０は図示しない信号源から一定のプログラム電流ＩＰＲＧ及び参照電位ＶＲＥＦの供給を受け、電源からＯＬＥＤの電源電圧ＶＯＥＬの供給を受けている。
後述のように、走査ドライバ部１２によってアクティブマトリクス部１３の各行の画素回路群が順次選択され、各行の画素回路群にデータドライバ部によって発光時間に相当する信号レベルＶＤＡＴが書き込まれる。各画素回路に保持された信号レベルＶＤＡＴと各画素回路に供給される傾斜電圧レベルＶＲＥＦの比較によって画素であるＯＬＥＤの発光時間が決定される。
図２は、上述した画素回路２０の構成例を示している。画素回路２０は、電流プログラムを実現するための電流プログラム回路２１、ＯＬＥＤを駆動する駆動回路２２、コンパレータ回路２３によって構成されている。各回路で称されるトランジスタは薄膜トランジスタ（ＴＦＴ）である。
電流プログラム回路２１は、有機ＥＬ電源電圧ＶＯＥＬとプログラム電流源ＩＰＲＧとの間に直列に接続された保持容量ＣＳ、ＮＭＯＳトランジスタＴ２１及びＴ２２によって構成される。保持容量ＣＳの両端は後述の駆動回路２２の駆動トランジスタＴＤＲＶのゲート・ソース間に接続される。トランジスタＴ２１及びＴ２２の共通接続部はＰＭＯＳの駆動トランジスタＴＤＲＶのドレインに接続され、両トランジスタのゲートには書込時選択信号ＳＥＬ１が供給される。
駆動回路２２は、有機ＥＬの電源電圧源ＶＯＥＬと陰極電圧源ＶＣＡＴとの間に直列に接続された、ＰＭＯＳトランジスタＴＤＲＶ、ゲートに発光時選択信号ＳＥＬ２が供給されるＮＭＯＳトランジスタＴ２３、ゲートにコンパレータ回路２３が供給されるＮＭＯＳの発光時間制御トランジスタＴＥＴＣ、ＯＬＥＤによって構成される。
電流プログラム回路２１は、書込時選択信号ＳＥＬ１がオン（レベルＨ）になり、発光時選択信号ＳＥＬ２がオフ（レベルＬ）なると、トランジスタＴ２１及びＴ２２が導通し、駆動トランジスタＴＤＲＶをダイオード接続とする。プログラム電流源ＩＰＲＧから駆動トランジスタＴＤＲＶにプログラム電流ＩＰＲを流すと、電流ＩＰＲが流れたトランジスタＴＤＲＶのゲート電圧が保持容量ＣＳに記憶される。これにより、ＯＬＥＤの発光時電流が設定可能となる。
コンパレータ回路２３には、発光時間に対応した当該画素のアナログデータ信号ＶＤＡＴ及び参照電位ＶＲＥＦが入力される。その出力端は発光時間制御トランジスタＴＥＴＣのゲート端子に接続されている。コンパレータ回路２３は、データ信号ＶＤＡＴが傾斜電圧の参照電位ＶＲＥＦを超える期間中、出力をレベルＨとする。なお、トランジスタＴＥＴＣをＰＭＯＳで構成した場合には、データ信号ＶＤＡＴが傾斜電圧の参照電位ＶＲＥＦを超える期間中、出力をレベルＬとする。
図３は、コンパレータ回路２３の構成例を示している。同図に示す有機ＥＬ電源ＶＯＥＬ及び電源ＶＳＳ（０ボルト）間にＰＭＯＳトランジスタＴ２３１及びＮＭＯＳトランジスタＴ２３２が出力端子ＯＵＴを介して直列に接続される。入力端子ＶＤＡＴと電源ＶＳＳ間にＮＭＯＳトランジスタＴ２３４及びＴ２３５が直列に接続される。トランジスタＴ２３４及びＴ２３５の接続点とトランジスタＴ２３１のゲート間にデータ信号保持容量ＣＳＤが接続される。入力端子ＶＲＥＦと電源ＶＳＳ間にＮＭＯＳトランジスタＴ２３７及びＴ２３６が直列に接続される。トランジスタＴ２３７及びＴ２３６の接続点とトランジスタＴ２３２のゲート間に参照電位保持容量ＣＳＲが接続される。トランジスタＴ２３１及びトランジスタＴ２３２の両ゲートは接続され、ＮＭＯＳトランジスタＴ２３３を介して出力端子ＯＵＴに接続される。
トランジスタＴ２３３、Ｔ２３５、Ｔ２３６の各ゲートには書込時選択信号ＳＥＬ１が供給される。トランジスタＴ２３４及びＴ２３７のゲートには発光時選択信号ＳＥＬ２が供給される。
コンパレータ回路２３に供給される書込時選択信号ＳＥＬ１がレベル「Ｈ」、発光時選択信号ＳＥＬ２がレベル「Ｌ」の場合、コンパレータ回路２３はトランジスタＴ２３３、Ｔ２３５及びＴ２３６の導通、Ｔ２３４及びＴ２３７の非導通によって図４に示すようになる。ＶＤＡＴ端子に供給されるアナログデータ信号ＶＤＡＴによってデータ保持容量ＣＳＤは充電され、当該データ信号のレベルを保持する。一方、参照電位保持容量ＣＳＲは一端が電源ＶＳＳに接続される。コンパレータ回路２３の出力はＣＭＯＳインバータの特性により決まるインバータ中心ＶＮとなる。
また、書込時選択信号ＳＥＬ１がレベル「Ｌ」、発光時選択信号ＳＥＬ２がレベル「Ｈ」の場合、コンパレータ回路２３はトランジスタＴ２３３、Ｔ２３５及びＴ２３６の非導通、Ｔ２３４及びＴ２３７の導通によって図５に示すようになる。入力端子ＶＲＥＦ及び電源ＶＳＳ間に参照電位保持容量ＣＳＲ及びデータ保持容量ＣＳＤが直列に接続される。データ保持容量ＣＳＤの電荷の極性は反転して接続される。参照電位保持容量ＣＳＲ及びデータ保持容量ＣＳＤの接続点はＰＭＯＳトランジスタＴ２３１及びＮＭＯＳトランジスタＴ２３２からなるＣＭＯＳインバータの入力端となっている。
初期の状態ではＣＭＯＳインバータの入力はインバータ中心ＶＮとなっており、中間的な状態を維持している。その結果、ＯＬＥＤの負荷電流回路が形成されて表示素子が発光する。
次に、入力端子に参照電位信号ＶＲＥＦが供給されると参照電位保持容量ＣＳＲが充電され、データ保持容量ＣＳＤの負電荷は相殺されて、ＣＭＯＳインバータの入力は正方向に向かって変化する。データ保持容量ＣＳＤと参照電位保持容量ＣＳＲが等しいとき、ＣＭＯＳインバータの入力ＶＮ’は、ＶＮ’＝ＶＮ＋０．５（ＶＲＥＦ−ＶＤＡＴ）と与えられる。参照電位信号ＶＲＥＦのレベルがデータ保持容量ＣＳＤに保持されたレベルを超えると、ＣＭＯＳインバータの入力は正電圧レベルとなり、トランジスタＴ２３１は非導通、トランジスタＴ２３２は導通となって出力端ＯＵＴは電源ＶＳＳ（レベルＬ）を出力端ＯＵＴに出力する。出力端ＯＵＴにレベルＬが出力されるとトランジスタＴＥＴＣは非導通となり、ＯＬＥＤの負荷電流回路が開放されて表示素子が消灯する。
このようにコンパレータ回路２３は、アナログデータ信号ＶＤＡＴを保持容量ＣＳＤに蓄え、参照電位ＶＲＥＦを保持容量ＣＳＲに蓄える。そして、データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも大きいとき、出力ＯＵＴはレベルＨとなる。逆に、データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも小さいとき、出力ＯＵＴはレベルＬとなる。既述のようにコンパレータ回路２３の出力ＯＵＴはトランジスタＴＥＴＣのゲート入力となっている。従って、当該画素に供給するアナログデータ信号ＶＤＡＴのレベルに応じてＯＬＥＤの発光時間を制御することができる。
図６は、データ信号の書込から発光までの一連の動作を説明するタイミングチャートである。なお、書込時選択信号ＳＥＬ１はアクティブマトリクス部１３に対応してｎ行分設けられる。発光時選択信号ＳＥＬ２もｎ行分設けられるが、１行分だけＳＥＬ２（＊）として示されている。データドライバ部１１から出力されるアナログデータ信号ＶＤＡＴはアクティブマトリクス部１３の１列分の信号だけ示されている。参照電位ＶＲＥＦは各画素に共通の波形であるので１つの信号のみが示されている。
同図に示されるように、画像の１画面の表示処理期間に相当する１フレーム期間は書込時間と発光時間に分けられる。前半の書込期間において、走査ドライバ部１２は、各行の書込時選択信号ＳＥＬ１（１）〜ＳＥＬ１（ｎ）を順次レベルＨに設定する。データドライバ部１１は各行の画素に書込時選択信号ＳＥＬ１（１）〜ＳＥＬ１（ｎ）に同期してアナログデータ信号ＶＤＡＴを供給し、アナログデータ信号ＶＤＡＴの信号レベルを各画素の保持容量ＣＳＤに蓄えさせる。書込期間中において、各画素にはプログラム電流ＩＰＲＧも供給されており、既述したように書込時選択信号ＳＥＬ１及び発光時選択信号ＳＥＬ２の供給に対応した駆動回路の動作によって駆動トランジスタＴＤＲＶがこのプログラム電流ＩＰＲＧを流すために必要なゲート電圧が保持容量ＣＳに蓄えられる。
後半の発光期間においては、各行の発光時選択信号ＳＥＬ２（１）〜ＳＥＬ２（ｎ）（図中には、ＳＥＬ２（＊）として示されている）が一斉にレベルＨとなり、全画素の発光時選択信号が一斉にレベルＨとなり、参照電位ＶＲＥＦが保持容量ＣＳＲに供給される（図５参照）。この実施例では、参照電位ＶＲＥＦは時間経過と共にレベルが上昇するスイープ信号である。コンパレータ回路２３は先の書込期間で記憶されているアナログデータ信号ＶＤＡＴと参照電位ＶＲＥＦの比較を行う。
データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも大きい場合には、コンパレータ回路の出力ＯＵＴはレベルＨとなり、発光時間制御トランジスタＴＥＴＣはオン状態となる。その結果、ＯＬＥＤには書込期間にて記憶されたプログラム電流ＩＰＲＧが供給され発光状態となる。一方、データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも小さい場合には、コンパレータ回路の出力ＯＵＴはオフ状態となる。その結果、ＯＬＥＤにはプログラム電流ＩＰＲＧが供給されず、非発光状態となる。参照電位ＶＲＥＦをスイープ信号としていることから、書込期間に記憶されるデータ信号ＶＤＡＴの大小によってＯＬＥＤの発光時間を制御することができる。
コンパレータ回路の構成は図２に記載のものに限定されない。例えば、図７に示すように、一部のトランジスタＴ２３６及びＴ２３７を複数の画素で共通化（共用）することもできる。同図において、図３と対応する部分には同一符号を付している。動作は図３のコンパレータ回路と同じであるので説明を省略する。コンパレータ回路は動作が同様であれば構成が異なってもよい。
コンパレータ回路に供給される参照電位は、種々の態様のものを用いることが可能である。図８に示す例は、参照電位ＶＲＥＦとして、１フレーム周期の中央部で信号レベルが最小値となるＭ字状の信号波形を使用している。このようなスイープ信号であっても、データ保持容量ＣＳＤに保持されたアナログデータ信号ＶＤＡＴの信号レベルに応じてＯＬＥＤの発光電流ＩＯＬＥＤの供給時間（発光時間）を制御することができる。
また、図９に示すコンパレータ回路に供給される参照電位の例は、参照電位ＶＲＥＦとして、１フレーム周期で信号レベルが最小値となる箇所が2箇所あるＷ字状の信号波形を使用している。このようなスイープ信号を用いることにより、ＯＬＥＤの発光電流ＩＯＬＥＤの供給時間（発光時間）をさらに細かく制御することができる。すなわち、ＯＬＥＤの発光時と非発光時の間隔をより短くできる。これにより、画像再生時に、視覚上より滑らかな画像表示を得ることができる。
また、図示しないが、参照電位ＶＲＥＦとして鋸歯状の信号波形を使用してもよい。
上述した実施例によれば、電流プログラムを用いた時分割階調方式によってＯＬＥＤを駆動する際に、時間制御の手段としてコンパレータ回路を使用することによってアクティブマトリクスを構成する各画素の階調制御を同時に行うことができる。各画素の複雑な制御動作を回避しつつ、従来の電流プログラム方式に見られる階調ずれを抑制することが可能となって具合がよい。
また、上述した実施例の画素の駆動回路を使用することで、予め各画素に供給する電流レベルを設定し、各画素が表示すべき画素信号を各画素の領域に記憶し、供給される傾斜レベル信号と各画素の画素信号のレベルとを比較し、電流レベルによる各画素の発光時間を制御し、基板上に二次元に配置された複数の画素を発光させる画素駆動方法が実行可能となる。
本発明の第５の説明について図１０乃至図１３を参照して説明する。
この実施例においては、発光時間制御トランジスタ（ＴＦＴ）を画素回路の電気光学素子の電流路に設ける。発光時間制御トランジスタのゲート・ドレイン間を短絡し、閾値を記憶すると同時に発光時間に相当するアナログ信号を各画素回路に記憶する。参照電位（スイープ信号）を全画素回路に一斉に供給し、アナログ信号と参照電位の大小関係によって発光時間制御トランジスタのオンオフ動作が制御され、各画素回路の電気光学素子の発光時間が制御される。
図１０は、本発明の電気光学装置の一例である有機ＥＬ表示装置１０の電気的接続を示すブロック回路図である。同図において、有機ＥＬ表示装置１０はデータドライバ部１１、走査ドライバ部１２、アクティブマトリクス部１３及び切替部１４を備えている。アクティブマトリクス部１３は後述の画素回路２０をマトリクス状に複数配置して構成されている。データドライバ部１１は画像の各画素の輝度に相当するアナログデータ信号ＶＤＡＴを出力する。切替部１４は、アナログデータ信号ＶＤＡＴ及び図示しない信号源から出力される参照電位ＶＲＥＦを選択的に切替えて各画素回路２０に供給する。走査ドライバ部１２は各行の各画素回路２０に書込時選択信号ＳＥＬ１及び発光時選択信号ＳＥＬ２を供給する。また、各画素回路２０は後述の電流源から一定のプログラム電流ＩＰＲＧの供給を受け、電源からＯＬＥＤの電源電圧ＶＯＥＬの供給を受けている。
走査ドライバ部１２はアクティブマトリクス部１３の各行の画素回路群を順次選択する。この間中、切替部１４は、データドライバ部１１の出力を選択し、各行の画素回路群に各画素の発光時間に相当する信号レベルＶＤＡＴを書き込む。全画素回路２０に画素データ（アナログデータ信号）の書込が終了すると、切替部１４は参照電位ＶＲＥＦを選択して全画素回路２０に供給する。各画素回路２０に保持された信号レベルＶＤＡＴと各画素回路２０に供給される傾斜電圧レベルＶＲＥＦの比較によって画素であるＯＬＥＤの発光時間が決定される。
図１１は、上述した画素回路２０の構成例を示している。画素回路２０は、電流プログラムを実現するための電流プログラム回路２１、ＯＬＥＤを駆動する駆動回路２２、ＰＭＯＳインバータ回路２４によって構成されている。各回路で称されるトランジスタは薄膜トランジスタ（ＴＦＴ）である。
電流プログラム回路２１は、有機ＥＬ電源電圧ＶＯＥＬとプログラム電流源ＩＰＲＧとの間に直列に接続された保持容量ＣＳ、ＮＭＯＳトランジスタＴ２１及びＴ２２によって構成される。保持容量ＣＳの両端は後述の駆動回路２２の駆動トランジスタＴＤＲＶのゲート・ソース間に接続される。トランジスタＴ２１及びＴ２２の共通接続部はＰＭＯＳの駆動トランジスタＴＤＲＶのドレインに接続され、両トランジスタのゲートには書込時選択信号ＳＥＬ１が供給される。
駆動回路２２は、有機ＥＬの電源電圧源ＶＯＥＬと陰極電圧源ＶＣＡＴとの間に直列に接続された、ＰＭＯＳトランジスタＴＤＲＶ、ゲートに発光時選択信号ＳＥＬ２が供給されるＮＭＯＳトランジスタＴ２３、ＯＬＥＤによって構成される。
ＰＭＯＳインバータ回路２４は、ＯＬＥＤの電流路に設けられた発光時間制御トランジスタＴＥＴＣ、発光時間制御トランジスタＴＥＴＣのゲート・ドレイン間に接続された閾値初期化トランジスタＴＩＮＩ及び発光時間制御トランジスタＴＥＴＣのゲートに接続されたデータ信号保持容量ＣＤによって構成される。データ信号保持容量ＣＤを介して発光時間制御トランジスタＴＥＴＣには複合信号ＶＤＡＴ／ＶＲＥＦが供給される。閾値初期化トランジスタＴＩＮＩのゲートには書込時選択信号ＳＥＬ１が供給される。
後述するように、ＰＭＯＳインバータ回路２４はアナログデータ信号ＶＤＡＴのレベルと参照電位ＶＲＥＦのレベルとを比較するレベル比較器として機能する。
複合信号ＶＤＡＴ／ＶＲＥＦは、切替回路１４の動作によって、１フレーム周期の前半において画素列データを担うアナログデータ信号（ＶＤＡＴ）部分と、１フレーム周期の後半において傾斜レベル信号（スイープ信号）である参照電位ＶＲＥＦ部分とに構成される（後述の図１２参照）。
ＰＭＯＳインバータ回路２４は、アナログ信号ＶＤＡＴが参照電位ＶＲＥＦよりも小さい場合、発光時間制御トランジスタＴＥＴＣは導通状態となる。アナログ信号ＶＤＡＴが参照電位ＶＲＥＦよりも大きい場合、発光時間制御トランジスタＴＥＴＣは非導通状態となる。
電流プログラム回路２１は、書込時選択信号ＳＥＬ１がオン（レベルＨ）になり、発光時選択信号ＳＥＬ２がオフ（レベルＬ）なると、トランジスタＴ２１及びＴ２２が導通し、駆動トランジスタＴＤＲＶをダイオード接続とする。プログラム電流源ＩＰＲＧから駆動トランジスタＴＤＲＶにプログラム電流ＩＰＲを流すと、電流ＩＰＲが流れたトランジスタＴＤＲＶのゲート電圧（閾値電圧）が保持容量ＣＳに記憶される。これにより、有機ＥＬ表示素子の発光時電流が設定可能となる。
図１２は、データ信号の書込から発光までの一連の動作を説明するタイミングチャートである。走査ドライバ部１２の出力である書込時選択信号ＳＥＬ１はアクティブマトリクス部１３に対応してｎ行分設けられる。発光時選択信号ＳＥＬ２もｎ行分設けられるが、同図では１行分だけＳＥＬ２（＊）として示されている。切替部１４から出力される複合信号ＶＤＡＴ／ＶＲＥＦはアクティブマトリクス部１３の１列分の信号だけ示されている。
同図に示されるように、画像の１画面の表示処理期間に相当する１フレーム期間は前半の書込時間と後半の発光時間に分けられる。書込期間において、走査ドライバ部１２は、各行の書込時選択信号ＳＥＬ１（１）〜ＳＥＬ１（ｎ）を順次レベルＨに設定する。
図１３（ａ）に示すように、閾値初期化トランジスタＴＩＮＩが導通し、発光時間制御トランジスタＴＥＴＣのゲート・ドレイン間が短絡され、ダイオード接続となった発光時間制御トランジスタＴＥＴＣのゲート電圧ＶＧに閾値電圧が現れる。
また、切替部１４は各行の画素に書込時選択信号ＳＥＬ１（１）〜ＳＥＬ１（ｎ）に同期して複合信号のアナログデータ信号ＶＤＡＴを供給し、アナログデータ信号ＶＤＡＴの信号レベルを各画素の保持容量ＣＤに蓄えさせる。書込期間中において、各画素にはプログラム電流ＩＰＲＧも供給されている。既述したように書込時選択信号ＳＥＬ１レベルＨ及び発光時選択信号ＳＥＬ２レベルＬに対応してトランジスタＴ２１及びＴ２２が導通、トランジスタＴ２３の非導通によって駆動トランジスタＴＤＲＶがこのプログラム電流ＩＰＲＧを流すために必要なゲート電圧が保持容量ＣＳに蓄えられる。
図１２に示すように、後半の発光期間においては、各行の発光時選択信号ＳＥＬ２（１）〜ＳＥＬ２（ｎ）（図中には、ＳＥＬ２（＊）として示されている）が一斉にレベルＨとなり、全画素の発光時選択信号ＥＬ２が一斉にレベルＨとなり、切替部１４の切替動作によって複合信号ＶＤＡＴ／ＶＲＥＦの参照電位ＶＲＥＦが保持容量ＣＤに供給される。この実施例では、参照電位ＶＲＥＦは時間経過と共にレベルが下降するスイープ信号である。
ＰＭＯＳインバータ回路２４は先の書込期間でデータ信号保持容量ＣＤに記憶されているアナログデータ信号ＶＤＡＴと参照電位ＶＲＥＦの大小関係により、発光時間制御トランジスタＴＥＴＣの動作を決定する。
データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも小さい場合には、図１３（ｂ）に示すように、発光時間制御トランジスタＴＥＴＣは導通状態となる。その結果、ＯＬＥＤには書込期間にて記憶されたプログラム電流ＩＰＲＧが供給されて発光状態となる。
一方、データ信号ＶＤＡＴが参照電位ＶＲＥＦよりも大きい場合には、発光時間制御トランジスタＴＥＴＣは非導通状態となる。その結果、ＯＬＥＤにはプログラム電流ＩＰＲＧが供給されず、非発光状態となる。
実施例では参照電位ＶＲＥＦをスイープ信号としていることから、書込期間に記憶されるデータ信号ＶＤＡＴの大小によってＯＬＥＤの発光時間を制御することができる。
このように、実施例の画素駆動方法は、予め各電気光学素子に供給する電流レベルを設定し（プログラム電流方式）、時間軸上において先行する一連の画素信号からなる画素列信号部分とこれに後続する傾斜レベル信号部分とを含む複合信号から各電気光学素子の配置領域に対応する画素信号を選択してそのレベルを記憶し、各電気光学素子の配置領域にそれぞれ対応付けられた各画素信号のレベルと供給される傾斜レベル信号とを比較して電流レベルによる各電気光学素子の発光時間を制御する。
図１４及び図１５は、本発明の第５の実施例を示している。図１４において、図１１に示した画素回路２０と対応する部分には同一符号を付し、かかる部分の説明は省略する。
この実施例では、第４の実施例のＰＭＯＳインバータ回路２４をＮＭＯＳインバータ回路２５によって構成している。ＮＭＯＳインバータ回路２５はＮＭＯＳの発光時間制御トランジスタＴＥＴＣ、発光時間制御トランジスタＴＥＴＣのゲート・ドレイン間に接続される閾値初期化トランジスタＴＩＮＩ及びデータ信号保持容量ＣＤによって構成されている。他の回路構成は図１１に示した構成と同じである。
このＮＭＯＳインバータ回路２５は、アナログ信号ＶＤＡＴが参照電位ＶＲＥＦよりも大きい場合、発光時間制御トランジスタＴＥＴＣを導通状態とする。反対に、アナログ信号ＶＤＡＴが参照電位ＶＲＥＦよりも小さい場合、発光時間制御トランジスタＴＥＴＣを非導通とする。
そこで、図１５のタイミングチャートに示すように、参照電位ＶＲＥＦのスイープの変化方向を第４の実施例の場合とは逆に（増加方向に）することで、ＮＭＯＳインバータ回路２５を用いた場合にも第４の実施例の画素回路２０と同じ動作が得られる。
上述した実施例によれば、電流プログラムを用いた時分割階調方式によってＯＬＥＤを駆動する際に、時間制御の手段として片チャンネルインバータを適用することによってアクティブマトリクスを構成する各画素の階調制御を同時に行うことができる。各画素の複雑な制御動作を回避しつつ、従来の電流プログラム方式に見られる階調ずれを抑制することが可能となって具合がよい。また、発光時間の制御手段として２入力のコンパレータ回路を用いた場合に比べて素子数及び配線数を大幅に削減することができ、表示装置として重要な開口率の確保が容易となる。使用素子数の減少は信頼性の向上の観点からも好ましい。
また、上述した実施例の画素駆動回路を使用することによって、予め各電気光学素子に供給する電流レベルを設定し、時間軸上において先行する一連の画素信号からなる画素列信号部分とこれに後続する傾斜レベル信号部分とを含む複合信号から各電気光学素子の配置領域に対応する画素信号を選択してそのレベルを記憶し、各電気光学素子の配置領域にそれぞれ対応付けられた各画素信号のレベルと供給される傾斜レベル信号とを比較して電流レベルによる各電気光学素子の発光時間を制御する、基板上に二次元に配置された複数の電気光学素子を発光させる画素駆動方法を実現することが可能となる。
図１６及び図１７は、上述した電気光学装置（画像表示器）を適用可能な電子機器の例を示す図である。
図１６（Ａ）は携帯電話への適用例であり、当該携帯電話２３０はアンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、および本発明の電気光学装置２００を備えている。このように本発明に係る電気光学装置は表示部として利用可能である。
図１６（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ２４０は受像部２４１、操作部２４２、音声入力部２４３、および本発明の電気光学装置２００を備えている。
図１６（Ｃ）は携帯型パーソナルコンピュータ（いわゆるＰＤＡ）への適用例であり、当該コンピュータ２５０はカメラ部２５１、操作部２５２、および本発明に係る電気光学装置２００を備えている。
図１６（Ｄ）はヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ２６０はバンド２６１、光学系収納部２６２および本発明に係る電気光学装置２００を備えている。
図１６（Ｅ）はリア型プロジェクターへの適用例であり、当該プロジェクター２７０は筐体２７１に、光源２７２、合成光学系２７３、ミラー２７４、２７５、スクリーン２７６、および本発明に係る電気光学装置２００を備えている。
図１６（Ｆ）はフロント型プロジェクターへの適用例であり、当該プロジェクター２８０は筐体２８２に光学系２８１および本発明に係る電気光学装置２００を備え、画像をスクリーン２８３に表示可能になっている。
図１７（Ａ）はテレビジョンへの適用例であり、当該テレビジョン３００は本発明に係る電気光学装置２００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図１７（Ｂ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン３１０は本発明に係る電気光学装置２００を備えている。
図１は、有機ＥＬ表示装置の例を説明するブロック図である。 図２は、本発明の画素駆動回路の例を説明する回路図である。 図３は、図２の画素駆動回路に使用されるコンパレータ回路の例を説明する回路図である。 図４は、コンパレータ回路の動作（ＳＥＬ１レベルＨ、ＳＥＬ２レベルＬ）を説明する説明図である。 図５は、コンパレータ回路の動作（ＳＥＬ１レベルＬ、ＳＥＬ２レベルＨ）を説明する説明図である。 図６は、マトリクス状に配置された画素駆動回路の動作を説明するタイミングチャートである。 図７は、他のコンパレータ回路の例を説明する回路図である。 図８は、ＶＲＥＦの他の信号波形例を説明するグラフである。 図９は、ＶＲＥＦの他の信号波形例を説明するグラフである。 図１０は、電気光学装置（有機ＥＬ表示装置）の例を説明するブロック図である。 図１１は、本発明の第１の実施例の画素回路の例を説明する回路図である。 図１２は、図１１の画素回路に供給される信号を説明するタイミングチャートである。 図１３は、画素回路の動作を説明する説明図であり、同図（ａ）は信号ＳＥＬ１レベル「Ｈ」及び信号ＳＥＬ２レベル「Ｌ」の場合、同図（ｂ）は信号ＳＥＬ１レベル「Ｌ」、信号ＳＥＬ２レベル「Ｈ」の場合を示す。 図１４は、第２の実施例の画素回路を説明する回路図である。 図１５は、図１４の画素回路に供給される信号を説明するタイミングチャートである。 図１６は、電気光学装置を適用可能な電子機器の例を示す図である。 図１７は、電気光学装置を適用可能な電子機器の例を示す図である。
符号の説明
１０ 有機ＥＬ表示装置（電気光学装置） １１ データドライバ部、１２ 走査ドライバ部、１３ アクティブマトリクス部、１４ 切替部、２０ 画素回路、２３ コンパレータ回路、２４ ＰＭＯＳインバータ回路、２５ ＮＭＯＳインバータ回路、



Claims (9)

  1. 電気光学素子を発光させる画素回路であって、
    前記電気光学素子の駆動電流路に挿入されるトランジスタと、
    前記駆動電流路の電流値を設定する電流値設定回路と
    供給される画素信号のレベルを記憶するレベル保持手段と、
    記憶された画素信号レベルと供給される傾斜レベル信号とを比較し、比較結果に基づいて前記トランジスタの動作を制御する比較回路と、
    を備える画素回路。
  2. 電気光学素子を発光させる画素回路であって、
    前記電気光学素子の駆動電流路に挿入されるトランジスタと、
    前記駆動電流路の電流値を設定する電流値設定回路と、
    時間軸上において先行する一連の画素信号からなる画素列信号部分と、これに後続する傾斜レベル信号部分とを含む複合信号から、１つの画素信号を抽出してそのレベルと後続の傾斜レベル信号とをレベル比較し、比較結果に基づいて前記トランジスタの動作時間を制御する比較回路と、
    を備える画素回路。
  3. 前記電流値設定回路は、前記駆動電流路に挿入される駆動トランジスタと、前記駆動トランジスタに所定値の電流を供給する電流供給源と、前記駆動トランジスタに前記所定値の電流を供給したときの該駆動トランジスタのゲート電圧を保持するキャパシタと、を含む請求項１又は２に記載の画素回路。
  4. 前記電気光学素子は有機ＥＬ発光素子である、請求項１乃至３のいずれかに記載の画素回路。
  5. 請求項１乃至４のいずれかに記載の画素回路を画像表示器に含む電子機器。
  6. 基板上に二次元に配置された複数の画素を発光させる画素駆動方法であって、
    予め各画素に供給する電流レベルを設定する過程と、
    各画素が表示すべき画素信号を各画素の領域に記憶する過程と、
    供給される傾斜レベル信号と各画素の画素信号のレベルとを比較して前記電流レベルによる各画素の発光時間を制御する過程と、
    を含む画素駆動方法。
  7. 画素を発光させる画素駆動方法であって、
    予め画素に供給する電流レベルを設定する過程と、
    前記画素が表示すべき画素信号を記憶する過程と、
    供給される傾斜レベル信号と前記画素の画素信号とを比較して前記電流レベルによる前記画素の発光時間を制御する過程と、
    を含む画素駆動方法。
  8. 基板上に二次元に配置された複数の電気光学素子を発光させる画素駆動方法であって、
    予め各電気光学素子に供給する電流レベルを設定する過程と、
    時間軸上において先行する一連の画素信号からなる画素列信号部分とこれに後続する傾斜レベル信号部分とを含む複合信号から各電気光学素子の配置領域に対応する画素信号を選択してそのレベルを記憶する過程と、
    各電気光学素子の配置領域にそれぞれ対応付けられた各画素信号のレベルと供給される傾斜レベル信号とを比較して前記電流レベルによる各電気光学素子の発光時間を制御する過程と、
    を含む画素駆動方法。
  9. 電気光学素子を発光させる画素駆動方法であって、
    予め前記電気光学素子に供給する電流レベルを設定する過程と、
    時間軸上において先行する一連の画素信号からなる画素列信号部分と、これに後続する傾斜レベル信号部分とを含む複合信号から、１つの画素信号を抽出してそのレベルを記憶する過程と、
    記憶された前記画素信号のレベルと前記傾斜レベル信号とをレベル比較して設定された前記電流レベルによる前記電気光学素子の発光時間を制御する過程と、
    を含む画素駆動方法。


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