JP7414204B2 - 画素駆動回路、その駆動方法及び表示装置 - Google Patents

Description

本開示は、表示技術分野に係り、特に画素駆動回路、その駆動方法及び表示装置に関する。

従来技術において、マイクロ発光ダイオードは、その低駆動電圧、超高輝度、長寿命、耐高温などの特徴から次世代の表示パネル技術とされている。従来のマイクロ発光ダイオードを駆動する画素駆動回路は、マイクロ発光ダイオードの色座標が電流によってシフトし、低電流密度では輝度が安定しないという問題があった。

１つの態様として、本開示の実施例は、画素駆動回路を提供する。前記画素駆動回路は、発光時間制御サブ回路と、第１エネルギー貯蔵サブ回路と、第１リセットサブ回路と、第１発光制御サブ回路と、時間制御データ書込サブ回路と、データ制御サブ回路とを含む。リセット制御線、第１初期電圧端、前記発光時間制御サブ回路の第１端、前記発光時間制御サブ回路の制御端及び前記発光時間制御サブ回路の第２端にそれぞれ電気的に接続される前記第１リセットサブ回路は、前記リセット制御線から供給されるリセット制御信号による制御下で、前記第１初期電圧端から供給される第１初期電圧を前記発光時間制御サブ回路の第１端に書き込むと共に、前記リセット制御信号による制御下で、前記発光時間制御サブ回路の制御端と前記発光時間制御サブ回路の第２端との間が電気的に接続されるように制御するためのものである。電圧を貯蔵するための前記第１エネルギー貯蔵サブ回路の第１端は、前記発光時間制御サブ回路の制御端に電気的に接続される。第１ゲート線、時間制御データ線及び前記第１エネルギー貯蔵サブ回路の第２端にそれぞれ電気的に接続される前記時間制御データ書込サブ回路は、前記第１ゲート線から供給される第１ゲート駆動信号による制御下で、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間が電気的に接続されるように制御するためのものである。発光制御線、前記時間制御データ線及び前記第１エネルギー貯蔵サブ回路の第２端にそれぞれ電気的に接続される前記データ制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間が電気的に接続されるように制御するためのものである。前記発光制御線、前記発光時間制御サブ回路の第１端と第１電圧端にそれぞれ電気的に接続される前記第１発光制御サブ回路は、前記発光制御信号による制御下で、前記発光時間制御サブ回路の第１端と前記第１電圧端との間が電気的に接続されるように制御するためのものである。前記発光時間制御サブ回路の第２端は、出力端に電気的に接続され、前記発光時間制御サブ回路は、その制御端の電位による制御下で、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間が電気的に接続されるように制御するためのものである。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、前記発光制御線、前記発光時間制御サブ回路の第２端と前記出力端にそれぞれ電気的に接続され、前記発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記出力端との間が電気的に接続されるように制御するための第２発光制御サブ回路を更に含む。

選択可能に、前記発光時間制御サブ回路は、発光時間制御トランジスタを含む。前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端である。

選択可能に、前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタを含む。前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続される。

前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続される。

選択可能に、前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含む。前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。

選択可能に、前記データ制御サブ回路は、データ制御トランジスタを含み、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含む。前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。前記第１エネルギー貯蔵サブ回路の第１端は、前記時間制御コンデンサの第１端であり、前記第１エネルギー貯蔵サブ回路の第２端は、前記時間制御コンデンサの第２端である。

選択可能に、前記第１発光制御サブ回路は、第１発光制御トランジスタを含む。前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続される。

選択可能に、前記第２発光制御サブ回路は、第２発光制御トランジスタを含む。前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

選択可能に、前記発光時間制御サブ回路は、発光時間制御トランジスタを含み、前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタとを含み、前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含み、前記データ制御サブ回路は、データ制御トランジスタを含み、前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含む。前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端である。前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続される。前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続される。前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続される。前記第１エネルギー貯蔵サブ回路の第１端は、前記時間制御コンデンサの第１端であり、前記第１エネルギー貯蔵サブ回路の第２端は、前記時間制御コンデンサの第２端である。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、第２発光制御トランジスタを含む第２発光制御サブ回路を更に含む。前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、前記発光時間制御サブ回路の第２端と前記出力端との間に接続され、更に電流制御データ線と前記出力端にそれぞれ電気的に接続され、発光段階で、前記電流制御データ線から供給される電流制御データ電圧に基づいて、前記出力端に出力する駆動電流を生成するための電流駆動サブ回路を更に含む。

選択可能に、前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路を含む。前記駆動サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動サブ回路の第２端は、前記出力端に電気的に接続され、前記駆動サブ回路は、その制御端の電位による制御下で、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものである。電圧を貯蔵するための前記第２エネルギー貯蔵サブ回路の第１端は、前記駆動サブ回路の制御端に電気的に接続され、前記第２エネルギー貯蔵サブ回路の第２端は、第２電圧端に電気的に接続される。第２ゲート線、前記電流制御データ線及び前記駆動サブ回路の第１端にそれぞれ電気的に接続される前記電流制御データ書込サブ回路は、前記第２ゲート線から供給される第２ゲート駆動信号による制御下で、前記電流制御データ線と前記駆動サブ回路の第１端との間が電気的に接続されるように制御するためのものである。前記リセット制御線、第２初期電圧端及び前記駆動サブ回路の制御端にそれぞれ電気的に接続される前記第２リセットサブ回路は、前記第２初期電圧端から供給される第２初期電圧を、前記リセット制御線から入力されるリセット制御信号による制御下で、前記駆動サブ回路の制御端に供給するためのものである。前記第２ゲート線、前記駆動サブ回路の制御端及び前記駆動サブ回路の第２端にそれぞれ電気的に接続される前記補償サブ回路は、前記第２ゲート駆動信号による制御下で、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものである。

選択可能に、前記画素駆動回路は、第２発光制御サブ回路を更に含む。前記駆動サブ回路の第１端は、前記第２発光制御サブ回路を介して前記発光時間制御サブ回路の第２端に電気的に接続される。前記第２発光制御サブ回路の制御端は、前記発光制御線に電気的に接続され、前記第２発光制御サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御サブ回路の第２端は、前記駆動サブ回路に電気的に接続され、前記第２発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記駆動サブ回路との間が電気的に接続されるように制御するためのものである。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、第３発光制御サブ回路を更に含む。前記駆動サブ回路の第２端は、前記第３発光制御サブ回路を介して前記出力端に電気的に接続される。前記第３発光制御サブ回路の制御端は、前記発光制御線に電気的に接続され、前記第３発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記駆動サブ回路の第２端と前記出力端との間が電気的に接続されるように制御するためのものである。

選択可能に、前記駆動サブ回路は、駆動トランジスタを含み、前記第２エネルギー貯蔵サブ回路は、電流制御コンデンサを含み、前記電流制御データ書込サブ回路は、電流制御データ書込トランジスタを含み、前記第２リセットサブ回路は、第３リセットトランジスタを含み、前記補償サブ回路は、補償トランジスタを含む。前記駆動トランジスタの制御極は、前記電流制御コンデンサの第１端に電気的に接続され、前記駆動トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動トランジスタの第２極は、前記出力端に電気的に接続される。前記電流制御データ書込トランジスタの制御極は、前記第２ゲート線に電気的に接続され、前記電流制御データ書込トランジスタの第１極は、前記電流制御データ線に電気的に接続され、前記電流制御データ書込トランジスタの第２極は、前記駆動サブ回路の第１端に電気的に接続される。前記第３リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第３リセットトランジスタの第１極は、第２初期電圧端に電気的に接続され、前記第３リセットトランジスタの第２極は、前記駆動サブ回路の制御端に電気的に接続される。前記補償トランジスタの制御極は、第２ゲート線に電気的に接続され、前記補償トランジスタの第１極は、前記駆動サブ回路の制御端に電気的に接続され、前記補償トランジスタの第２極は、前記駆動サブ回路の第２端に電気的に接続される。

選択可能に、前記第３発光制御サブ回路は、第３発光制御トランジスタを含む。前記第３発光制御トランジスタの制御極は、発光制御線に電気的に接続され、前記第３発光制御トランジスタの第１極は、前記駆動サブ回路の第２端に電気的に接続され、前記第３発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

選択可能に、前記画素駆動回路は、発光素子を駆動するためのものであり、前記出力端は、前記発光素子の第１極に電気的に接続され、前記発光素子の第２極は、第３電圧端に電気的に接続される。

選択可能に、前記発光素子は、マイクロ発光ダイオードである。

第２態様として、本開示の実施例は、更に、上記画素駆動回路に適用される画素駆動方法を提供する。前記画素駆動方法において、リセット制御線及び第１ゲート線にそれぞれオン信号を供給して、発光時間制御サブ回路の第１端に第１初期電圧Ｖｉ１を書き込み、発光時間制御サブ回路の制御端と発光時間制御サブ回路の第２端との間を電気的に接続し、時間制御データ線から供給される所定の時間制御データ電圧ＶｄＴを第１エネルギー貯蔵サブ回路の第２端に書き込み、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続し、それに応じて、前記発光時間制御サブ回路がオフになるまで、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、前記第１ゲート線にオン信号を供給して、時間制御データ線から供給される所定の電圧Ｖ０を前記第１エネルギー貯蔵サブ回路の第２端に書き込み、それに応じて前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、発光制御線にオン信号を供給して、発光時間制御サブ回路の第１端と第１電圧端との間を電気的に接続し、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間を電気的に接続し、それに応じて前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させることで、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続又は遮断するステップとを含む。

選択可能に、前記画素駆動回路は、電流駆動サブ回路を更に含む。前記画素駆動方法において、発光制御線にオン信号が供給されている間に、電流駆動サブ回路が、電流制御データ線から供給される電流制御データ電圧に応じて、出力端に出力する駆動電流を生成するステップを含む。

選択可能に、前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路とを含み、前記出力端は、発光素子に電気的に接続される。前記画素駆動方法において、リセット制御線及び第１ゲート線にそれぞれオン信号が供給されている間に、前記駆動サブ回路の制御端に第２初期電圧を書き込むことにより、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間の接続を遮断するステップと、前記第１ゲート線にオン信号が供給されている間に、第２ゲート線にオン信号を供給して、電流制御データ線から供給される所定の電流制御データ電圧ＶｄＩを前記駆動サブ回路の第１端に書き込み、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間を電気的に接続し、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間を電気的に接続し、それに応じて、前記駆動サブ回路がオフになるまで、前記駆動サブ回路の制御端の電位を変化させるステップと、発光制御線にオン信号が供給されている間に、駆動サブ回路が、前記発光素子を発光駆動する駆動電流を生成して発光素子を発光駆動するステップとを更に含む。

第３態様として、本開示の実施例は、更に、上記画素駆動回路を含む表示装置を提供する。

本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の回路図である。 本開示の少なくとも１つの実施例に係る図３に示した画素駆動回路の動作タイミング図である。 本開示の少なくとも１つの実施例に係る図３に示した画素駆動回路のリセット期間ｔ１における動作状態の模式図である。 本開示の少なくとも１つの実施例に係る図３に示した画素駆動回路の補償期間ｔ２における動作状態の模式図である。 本開示の少なくとも１つの実施例に係る図３に示した画素駆動回路の発光段階ｔｅにおける動作状態の模式図である。 少なくとも１つの実施例に係る複数行の画素駆動回路の動作タイミング図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の構成図である。 本開示の少なくとも１つの実施例に係る画素駆動回路の回路図である。 本開示の少なくとも１つの実施例に係る図１０に示した画素駆動回路の動作タイミング図である。 本開示の少なくとも１つの実施例に係る図１０に示した画素駆動回路のリセット期間ｔ１における動作状態の模式図である。 本開示の少なくとも１つの実施例に係る図１０に示した画素駆動回路の補償期間ｔ２における動作状態の模式図である。 本開示の少なくとも１つの実施例に係る図１０に示した画素駆動回路の発光段階ｔｅにおける動作状態の模式図である。 少なくとも１つの実施例に係る複数行の画素駆動回路の動作タイミング図である。

以下、本開示の実施例の図面とともに、本開示の実施例の技術手段を明確且つ完全的に記載する。明らかに、記載されている実施例は、本開示の実施例の一部であり、全てではない。本開示の実施例に基づき、当業者が創造性のある作業をしなくても為しえる全ての他の実施例は、いずれも本開示の保護範囲に属するものである。

本開示の全ての実施例で使用されるトランジスタは、いずれもトライオード、薄膜トランジスタ、電界効果トランジスタ又は他の同じ特性を有するデバイスである。本開示の実施例において、トランジスタの制御極以外の２つの極を区別するために、その一方の極を第１極と呼び、他方の極を第２極と呼ぶ。

実際の動作において、前記トランジスタがトライオードである場合、前記制御極は、ベースであり、前記第１極は、コレクタであり、前記第２極は、エミッタである。又は、前記制御極は、ベースであり、前記第１極は、エミッタであり、前記第２極は、コレクタである。

実際の動作において、前記トランジスタが薄膜トランジスタ又は電界効果トランジスタである場合、前記制御極は、ゲートであり、前記第１極は、ドレインであり、前記第２極は、ソースである。又は、前記制御極は、ゲートであり、前記第１極は、ソースであり、前記第２極は、ドレインである。

図１Ａに示すように、本開示の少なくとも１つの実施例に係る画素駆動回路は、発光時間制御サブ回路１１と、第１リセットサブ回路１２と、第１発光制御サブ回路１３と、時間制御データ書込サブ回路１４と、データ制御サブ回路１５と、第１エネルギー貯蔵サブ回路１とを含む。リセット制御線Ｒ１、第１初期電圧端、前記発光時間制御サブ回路１１の第１端、前記発光時間制御サブ回路１１の制御端及び前記発光時間制御サブ回路１１の第２端にそれぞれ電気的に接続される前記第１リセットサブ回路１２は、リセット制御線Ｒ１から供給されるリセット制御信号による制御下で、第１初期電圧端から供給される第１初期電圧Ｖｉ１を前記発光時間制御サブ回路１１の第１端に書き込むと共に、前記リセット制御信号による制御下で、前記発光時間制御サブ回路１１の制御端と前記発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御するためのものである。電圧を貯蔵するための前記第１エネルギー貯蔵サブ回路１の第１端は、前記発光時間制御サブ回路１１の制御端に電気的に接続される。第１ゲート線Ｇ１、時間制御データ線ＤＴ及び前記第１エネルギー貯蔵サブ回路１の第２端にそれぞれ電気的に接続される前記時間制御データ書込サブ回路１４は、第１ゲート線Ｇ１から供給される第１ゲート駆動信号による制御下で、時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御するためのものである。発光制御線Ｅ１、前記時間制御データ線ＤＴ及び前記第１エネルギー貯蔵サブ回路１の第２端にそれぞれ電気的に接続される前記データ制御サブ回路１５は、前記発光制御線Ｅ１から供給される発光制御信号による制御下で、前記時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御するためのものである。前記発光制御線Ｅ１、前記発光時間制御サブ回路１１の第１端と第１電圧端Ｖｔ１にそれぞれ電気的に接続される前記第１発光制御サブ回路１３は、前記発光制御信号による制御下で、前記発光時間制御サブ回路１１の第１端と前記第１電圧端Ｖｔ１との間が電気的に接続されるように制御するためのものである。前記発光時間制御サブ回路１１の第２端は、出力端Ｕ１に電気的に接続される。前記発光時間制御サブ回路１１は、その制御端の電位による制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御するためのものである。

本開示の少なくとも１つの実施例において、前記画素駆動回路は、発光素子を駆動するためのものであり、前記出力端Ｕ１は、前記発光素子に電気的に接続される。

本開示の少なくとも１つの実施例に係る画素駆動回路は、発光素子の発光時間を制御することによって発光輝度を決定することができ、発光素子の色座標が電流によってシフトし、低電流密度では輝度が不安定になるという問題を解決することができ、一定の高い電流密度で発光素子の発光時間を調節することによって発光輝度を調節することができ、低温ポリシリコン技術を採用することによって生じるトランジスタの閾値電圧のシフトが発光輝度の調節に及ぼす影響を補償することができる。

本開示の少なくとも１つの実施例において、前記発光素子は、Ｍｉｃｒｏ ＬＥＤ（マイクロ発光ダイオード）又は有機発光ダイオードであるが、これに限定されない。

本開示の少なくとも１つの実施例において、前記第１電圧端Ｖｔ１から供給される電圧は、前記発光時間制御サブ回路１１が含む発光時間制御トランジスタの種類に関係する。前記発光時間制御トランジスタがｐ型トランジスタである場合、前記第１電圧端Ｖｔ１から供給される第１電圧は、０Ｖ電圧又は負電圧であるが、これに限定されない。前記発光時間制御トランジスタがｎ型トランジスタである場合、前記第１電圧端Ｖｔ１から供給される第１電圧は、正電圧であるが、これに限定されない。

本開示の実施例において、前記第１エネルギー貯蔵サブ回路１は、時間制御コンデンサを含むが、これに限定されない。

図１Ｂに示すように、少なくとも１つの実施例に係る図１Ａに示す画素駆動回路に加えて、発光素子１０が追加され、前記発光素子１０の第１極は、前記出力端Ｕ１に電気的に接続され、前記発光素子１０の第２極は、低電圧ＶＳＳに接続されるが、これに限定されない。

本開示の少なくとも１つの実施例において、前記発光素子１０の第１極は、アノードであり、前記発光素子１０の第２極は、カソードであるが、これに限定されない。

本開示の少なくとも１つの実施例に係る画素駆動回路の動作時に、表示周期は、リセット期間、補償期間及び発光段階を含む。前記リセット期間において、第１リセットサブ回路１２は、リセット制御信号による制御下で、発光時間制御サブ回路１１の第１端に第１初期電圧Ｖｉ１を書き込み、発光時間制御サブ回路１１の制御端と発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御する。時間制御データ書込サブ回路１４は、第１ゲート駆動信号による制御下で、所定の時間制御データ電圧ＶｄＴを第１エネルギー貯蔵サブ回路１の第２端に書き込むように時間制御データ線を制御する。発光時間制御サブ回路１１は、その制御端の制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御し、それに応じて、前記発光時間制御サブ回路１１がオフになるまで、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。前記補償期間において、前記時間制御データ書込サブ回路１４は、第１ゲート線Ｇ１から供給される第１ゲート駆動信号による制御下で、所定の電圧Ｖ０を前記第１エネルギー貯蔵サブ回路１の第２端に書き込むように時間制御データ線ＤＴを制御し、それに応じて、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。発光段階において、第１発光制御サブ回路１３は、発光制御信号による制御下で、発光時間制御サブ回路１１の第１端と第１電圧端Ｖｔ１との間が電気的に接続されるように制御する。データ制御サブ回路１５は、発光制御線Ｅ１から供給される発光制御信号による制御下で、時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御し、それに応じて、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。発光時間制御サブ回路１１は、前記第１エネルギー貯蔵サブ回路１の第１端の電圧による制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間を電気的に接続又は遮断するように制御する。

本開示の少なくとも１つの実施例において、前記所定の電圧Ｖ０は、０Ｖであるが、これに限定されない。実際の動作では、Ｖ０は、正電圧又は負電圧であってもよく、実際の状況に応じて選定すればよい。

本開示の少なくとも１つの実施例において、前記発光時間制御サブ回路１１のオフとは、前記発光時間制御サブ回路１１がその第１端と第２端との間の接続を遮断することを意味する。前記発光時間制御サブ回路１１のオンとは、前記発光時間制御サブ回路１１がその第１端と第２端との間が電気的に接続されるように制御することを意味する。

本開示の少なくとも１つの実施例に係る画素駆動回路の動作中に、発光段階において、ＤＴから供給される時間制御データ電圧は、前記発光時間制御サブ回路１１をオンからオフへ制御し、又は前記発光時間制御サブ回路１１をオフからオンへ制御して、発光素子１０を発光駆動する時間を制御するために、変化する。

前記発光段階で、前記時間制御データ線から供給される時間制御データ電圧は、Ｖ０－Ｋｔに等しい。ｔは、現在の時間と前記発光段階の開始時間との時間差である。前記発光時間制御サブ回路が含む発光時間制御トランジスタは、ｐ型トランジスタであり、Ｋは、正数であるが、これに限定されない。又は、前記発光時間制御サブ回路が含む発光時間制御トランジスタは、ｎ型トランジスタであり、Ｋは、負数であるが、これに限定されない。

前記発光段階において、前記時間制御データ電圧は、他の規則に従って変化しても、発光素子の発光時間を制御することもできる。

具体的な実施において、本開示の少なくとも１つの実施例に係る画素駆動回路は、第２発光制御サブ回路を更に含む。前記第２発光制御サブ回路は、前記発光制御線、前記発光時間制御サブ回路の第２端と前記出力端にそれぞれ電気的に接続され、前記発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記発光素子との間が電気的に接続されるように制御するためのものである。

図２に示すように、本開示の少なくとも１つの実施例に係る画素駆動回路は、少なくとも１つの実施例に係る図１Ｂに示す画素駆動回路に加えて、第２発光制御サブ回路１６を更に含む。前記第２発光制御サブ回路１６は、前記発光制御線Ｅ１、前記発光時間制御サブ回路１１の第２端と前記出力端Ｕ１にそれぞれ電気的に接続され、前記発光制御信号による制御下で、前記発光時間制御サブ回路１１の第２端と前記出力端Ｕ１との間が電気的に接続されるように制御するためのものである。

本開示の少なくとも１つの実施例に係る画素駆動回路は、前記第２発光制御サブ回路１６の追加により、前記発光時間制御サブ回路１１の第２端と前記発光素子１０の第１極との間が電気的に接続されるかを、発光制御信号による制御下で制御することができる。

図２に示した画素駆動回路の少なくとも１つの実施例において、ＶＳＳがＶｉ１以上である場合、リセット期間に前記発光素子１０が逆バイアス状態にあり、このときに限り、前記第２発光制御サブ回路１６は、省略されてもよい。ＶＳＳがＶｉ１より小さい場合は、前記第２発光制御サブ回路１６を設ける必要がある。

選択可能に、前記発光時間制御サブ回路は、発光時間制御トランジスタを含む。前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端である。

選択可能に、前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタを含む。前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続される。前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続される。

選択可能に、前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含む。前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。

選択可能に、前記データ制御サブ回路は、データ制御トランジスタを含む。前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。

選択可能に、前記第１発光制御サブ回路は、第１発光制御トランジスタを含む。前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続される。

選択可能に、前記第２発光制御サブ回路は、第２発光制御トランジスタを含む。前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

本開示の少なくとも１つの実施例において、前記発光時間制御サブ回路は、発光時間制御トランジスタを含み、前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタとを含み、前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含み、前記データ制御サブ回路は、データ制御トランジスタを含み、前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含む。前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端である。前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続される。前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続される。前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される。前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続される。前記第１エネルギー貯蔵サブ回路の第１端は、前記時間制御コンデンサの第１端であり、前記第１エネルギー貯蔵サブ回路の第２端は、前記時間制御コンデンサの第２端である。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、第２発光制御トランジスタを含む第２発光制御サブ回路を更に含む。前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

図３に示すように、本開示の少なくとも１つの実施例に係る画素駆動回路は、マイクロ発光ダイオードＯ１を駆動するためのものである。前記画素駆動回路は、発光時間制御サブ回路１１と、第１リセットサブ回路１２と、第１発光制御サブ回路１３と、時間制御データ書込サブ回路１４と、データ制御サブ回路１５と、第２発光制御サブ回路１６と、第１エネルギー貯蔵サブ回路１を含む。ここで、前記発光時間制御サブ回路１１は、発光時間制御トランジスタＭ４を含む。前記第１リセットサブ回路１２は、第１リセットトランジスタＭ３と第２リセットトランジスタＭ５を含む。前記時間制御データ書込サブ回路１４は、時間制御データ書込トランジスタＭ１を含む。前記データ制御サブ回路１５は、データ制御トランジスタＭ７を含む。前記第１発光制御サブ回路１３は、第１発光制御トランジスタＭ２を含む。前記第２発光制御サブ回路１６は、第２発光制御トランジスタＭ６を含む。第１エネルギー貯蔵サブ回路１は、時間制御コンデンサＣ１を含む。Ｍ３のゲートは、前記リセット制御線Ｒ１に電気的に接続され、Ｍ３のソースは、Ｍ４のゲートに電気的に接続され、Ｍ３のドレインは、Ｍ４のドレインに電気的に接続される。Ｍ５のゲートは、前記リセット制御線Ｒ１に電気的に接続され、前記第２リセットトランジスタＭ５のソースは、Ｍ４のソースに電気的に接続され、Ｍ５のドレインは、前記第１初期電圧Ｖｉ１を供給するための第１初期電圧端に接続される。Ｍ１のゲートは、前記第１ゲート線Ｇ１に電気的に接続され、Ｍ１のソースは、前記時間制御データ線ＤＴに電気的に接続され、Ｍ１のドレインは、Ｃ１の第２端に電気的に接続される。Ｍ７のゲートは、発光制御線Ｅ１に電気的に接続され、Ｍ７のソースは、前記時間制御データ線ＤＴに電気的に接続され、Ｍ７のドレインは、Ｃ１の第２端に電気的に接続される。Ｃ１の第１端は、Ｍ４のゲートに電気的に接続される。Ｍ２のゲートは、前記発光制御線Ｅ１に電気的に接続され、Ｍ２のソースは、第１電圧ＶＤＤに接続され、Ｍ２のドレインは、Ｍ４のソースに電気的に接続される。Ｍ６のゲートは、前記発光制御線Ｅ１に電気的に接続され、Ｍ６のソースは、Ｍ４のドレインに電気的に接続され、Ｍ６のドレインは、Ｏ１のアノードに電気的に接続される。Ｏ１のカソードは、低電圧ＶＳＳに接続される。

図３に示す少なくとも１つの実施例において、全てのトランジスタは、ｐ型薄膜トランジスタであるが、これに限定されない。

図３において、Ｎ１は、Ｍ４のゲートに接続された第１ノードであり、Ｎ２は、Ｃ１の第２端に接続された第２ノードである。

図３に示す少なくとも１つの実施例において、Ｖｉ１は、０Ｖであるが、これに限定されない。Ｖｉ１の値は、実際の状況に応じて選定すればよい。

図３に示す少なくとも１つの実施例において、Ｏ１のアノードは、発光素子の第１極であり、Ｏ１のカソードは、発光素子の第２極である。図３に示す画素駆動回路の少なくとも１つの実施例において、ＶＳＳがＶｉ１以上の場合、リセット期間に、Ｏ１は、逆バイアス状態にあり、このときに限り、Ｍ６は、省略されてもよい。ＶＳＳがＶｉ１より小さい場合は、Ｍ６を設ける必要がある。

図４に示すように、少なくとも１つの実施例に係る図３に示した画素駆動回路の動作時、表示期間は、リセット期間ｔ１、補償期間ｔ２及び発光段階ｔｅを含む。リセット期間ｔ１では、図５Ａに示すように、Ｅ１からハイレベルが入力され、Ｍ２、Ｍ６、Ｍ７がオフになり、Ｒ１、Ｇ１からローレベルが入力され、Ｍ１、Ｍ３、Ｍ４、Ｍ５がオンになる。ＤＴから所定の時間制御データ電圧ＶｄＴが入力されると、Ｎ２の電圧は、ＶｄＴに等しく、Ｍ４のソースの電圧は、Ｖｉ１である。すると、Ｎ１の電位がＶｉ１＋Ｖｔｈ４（Ｖｔｈ４がＭ４の閾値電圧である）になるまで、Ｍ４は、オンになってＭ４のゲートの電位を変化させる。Ｖｉ１が０Ｖにセットされると、Ｎ１の電位は、Ｖｔｈ４であり、Ｎ２の電位は、ＶｄＴである。補償期間ｔ２では、図５Ｂに示すように、Ｅ１からハイレベルが入力され、Ｍ２、Ｍ６、Ｍ７がオフになり、Ｒ１からハイレベルが入力され、Ｍ３、Ｍ５がオフになり、ＤＴから０Ｖのデータ電圧が入力される。電荷保持の法則によれば、Ｎ２の電位がＶｄＴから０Ｖにジャンプすると、Ｎ１の電位は、Ｖｔｈ４からＶｔｈ４－ＶｄＴにジャンプする。Ｎ１の電位による制御下で、Ｍ４は、オフになる。発光段階ｔｅでは、図５Ｃに示すように、Ｇ１からハイレベルが入力され、Ｍ１がオフになり、Ｒ１からハイレベルが入力され、Ｍ３及びＭ５がオフのままであり、Ｅ１からローレベルが入力され、Ｍ２、Ｍ６及びＭ７がオンになる。このときＤＴから供給される時間制御データ電圧の波形は、図４に示す通りであり、即ち、時間制御データ電圧が、次のフレームの表示時間が始まるまで補償期間ｔ２の０Ｖ電圧から一定の傾きで立ち下がり、前記時間制御データ電圧の電圧値が所定の電圧である。発光段階ｔｅでは、前記時間制御データ電圧が０ＶからＶｄＴに立ち下がると、電荷保持の法則に従って、Ｎ１の電位がＶｔｈ４にジャンプし、Ｍ４のゲートソース間電圧Ｖｇｓ４がＶｔｈ４－ＶＤＤに等しく（ＶＤＤは、０Ｖ以下に設定されることが好ましく、即ちＶｇｓ４＞Ｖｔｈ４である）、このときＭ４がオンになる。即ち、発光段階ｔｅでは、Ｍ４がオフからオンになり、Ｍ４のオン時間は、ＶｄＴと発光段階ｔｅにおける時間制御データ電圧の値に依存し、Ｖｔｈ４の影響を受けない。

発光段階ｔｅでは、Ｍ４が完全オン状態にあり、非飽和領域にある。

図４において、Ｉｄは、Ｏ１を発光駆動する駆動電流であり、Ｖｎ１は、Ｎ１の電圧である。

本開示の少なくとも１つの実施例において、表示パネルは、複数行複数列の前記画素駆動回路を含む。図６に示すように、１フレーム画面表示時間Ｆ１は、順次に設定された準備段階と発光段階ｔｅとを含む。前記準備段階は、順次に設定された複数の準備期間を含み、各準備期間は、順次に設定されたリセット期間及び補償期間を含む。図６において、符号ｔ１－１で示される期間は、第１リセット期間であり、符号ｔ１－２で示される期間は、第１補償期間であり、符号ｔ２－１で示される期間は、第２リセット期間であり、符号ｔ２－２で示される期間は、第２補償期間であり、符号ｔｎ－１で示される期間は、第ｎリセット期間であり、符号ｔｎ－２で示される期間は、第ｎ補償期間であり、符号Ｅ１のものは、発光制御線であり、符号ＤＴｍのものは、ｍ列目の時間制御データ線であり、符号Ｒ１１のものは、１行目のリセット制御線であり、符号Ｇ１１のものは、１行目の第１ゲート線であり、符号Ｒ１２のものは、２行目のリセット制御線であり、符号Ｇ１２のものは、２行目の第１ゲート線であり、符号Ｇ１ｎのものは、ｎ行目の第１ゲート線であり、符号Ｒ１ｎのものは、ｎ行目のリセット制御線であり、符号Ｖｎ１１のものは、１行目ｍ列目の画素駆動回路における第１ノードＮ１の電位であり、符号Ｖｎ１２のものは、２行目ｍ列目の画素駆動回路における第１ノードＮ１の電位であり、符号Ｉｄ１のものは、１行目ｍ列目のマイクロ発光ダイオードの駆動電流であり、符号Ｉｄ２のものは、２行目ｍ列目のマイクロ発光ダイオードの駆動電流であり、符号Ｉｄｎのものは、ｎ行目ｍ列目のマイクロ発光ダイオードの駆動電流である。ただし、ｍは、正の整数であり、ｎは、２より大きい整数である。

本開示の少なくとも１つの実施例において、１行目ｍ列目の画素駆動回路は、１行目ｍ列目のマイクロ発光ダイオードを駆動し、２行目ｍ列目の画素駆動回路は、２行目ｍ列目のマイクロ発光ダイオードを駆動し、ｎ行目ｍ列目の画素駆動回路は、ｎ行目ｍ列目のマイクロ発光ダイオードを駆動する。

図６に示すように、ｔ１－１では、ＤＴｍから第１時間制御データ電圧ＶｄＴ１が書き込まれ、ｔ１－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔ１－２では、ＤＴｍから第２時間制御データ電圧ＶｄＴ２が書き込まれ、ｔ２－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔ１－ｎでは、ＤＴｍから第ｎ時間制御データ電圧ＶｄＴｎが書き込まれ、ｔｎ－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔｅでは、ＤＴｍでのデータ電圧が０Ｖから一定の傾きで立下る。すると、各行のマイクロ発光ダイオードの発光時間を制御する。

従来技術において、マイクロ発光ダイオードは、その低駆動電圧、超高輝度、長寿命、耐高温などの特徴から次世代の表示パネル技術とされているが、その移行とバインドが未熟であり、対応するガラス系の駆動用バックボードがないため、なかなか消費者市場に登場することができない。本開示の少なくとも１つの実施例は、ガラス系の駆動用バックボードの解決策を提案し、提案された画素駆動回路は、主に、マイクロ発光ダイオードの色座標が電流によってシフトし、低電流密度では輝度が不安定になるという問題を解決する。

従来技術において、プリント回路基板ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板上にマイクロ発光ダイオードの画素駆動回路の大部分が存在していたのは、画素駆動回路をガラス基板上に形成するために低温ポリシリコン技術を用いると、低温ポリシリコン技術によって生じるトランジスタの閾値電圧のシフトにより発光輝度に影響が出るためである。一方、本開示の少なくとも１つの実施例に係る画素駆動回路は、閾値電圧のシフトを補償することができるので、ガラス系の駆動用バックボードの解決策を提供することができる。

本開示の少なくとも１つの実施例に係る画素駆動回路は、一定電流又は一定電圧で発光時間を制御することによって階調を制御し、低温ポリシリコンの使用によるトランジスタの閾値電圧のシフトを考慮して閾値電圧のシフトを補償し、制御された発光時間制御トランジスタＭ４のオンは、その閾値電圧に影響されず、時間制御データ電圧に応じて発光時間を精密に制御して階調を更に向上させることができる。

本開示の少なくとも１つの実施例に係る画素駆動回路は、Ｎ１の電位によってＭ４のオン時間を制御し、マイクロ発光ダイオードに電流を流す時間を決定し、即ち、１フレーム表示時間内にマイクロ発光ダイオードが発光する時間に応じて、人の目に見える輝度を決定する。

本開示の少なくとも１つの実施例は、ガラス系の駆動用バックボードの解決策を提案し、提案された画素駆動回路は、主に、マイクロ発光ダイオードの色座標が電流によってシフトし、低電流密度では輝度が不安定になるという問題を解決する。本開示の少なくとも１つの実施例は、ガラス系のマイクロ発光ダイオード表示パネル用の新規の画素駆動回路によって、一定電流又は一定電圧で発光時間を制御することによって階調を制御する駆動スキームを提案する。

図７に示すように、本開示の少なくとも１つの実施例に係る画素駆動回路は、発光素子１０を発光駆動するためのものである。前記画素駆動回路は、電流駆動サブ回路７０と、発光時間制御サブ回路１１と、第１エネルギー貯蔵サブ回路１と、第１リセットサブ回路１２と、第１発光制御サブ回路１３と、時間制御データ書込サブ回路１４と、データ制御サブ回路１５とを含む。前記第１リセットサブ回路１２は、リセット制御線Ｒ１、第１初期電圧端、前記発光時間制御サブ回路１１の第１端、前記発光時間制御サブ回路１１の制御端及び前記発光時間制御サブ回路１１の第２端にそれぞれ電気的に接続され、リセット制御線Ｒ１から入力されるリセット制御信号による制御下で、第１初期電圧端から供給される第１初期電圧Ｖｉ１を前記発光時間制御サブ回路１１の第１端に書き込み、前記発光時間制御サブ回路１１の制御端と前記発光時間制御サブ回路１１の第２端１１との間が電気的に接続されるように制御する。前記第１エネルギー貯蔵サブ回路１の第１端は、前記発光時間制御サブ回路１１の制御端に電気的に接続される。前記時間制御データ書込サブ回路１４は、第１ゲート線Ｇ１、時間制御データ線ＤＴ及び第１エネルギー貯蔵サブ回路１の第２端にそれぞれ電気的に接続され、第１ゲート線Ｇ１から供給される第１ゲート駆動信号による制御下で、時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御する。前記データ制御サブ回路１５は、発光制御線Ｅ１、前記時間制御データ線ＤＴ及び前記第１エネルギー貯蔵サブ回路１の第２端にそれぞれ電気的に接続され、前記発光制御線Ｅ１から供給される発光制御信号による制御下で、前記時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御する。前記第１発光制御サブ回路１３は、前記発光制御線Ｅ１、前記発光時間制御サブ回路１１の第１端及び第１電圧端Ｖｔ１にそれぞれ電気的に接続され、前記発光制御信号による制御下で、前記発光時間制御サブ回路１１の第１端と第１電圧端Ｖｔ１と間が電気的に接続されるように制御する。前記発光時間制御サブ回路１１の第２端は、前記発光素子１０の第１極に電気的に接続され、前記発光時間制御サブ回路１１は、その制御端の電位による制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御する。前記電流駆動サブ回路７０は、電流制御データ線ＤＩに電気的に接続され、前記発光時間制御サブ回路１１の第２端と前記発光素子１０の第１極との間に接続され、発光段階において、電流制御データ線ＤＩでの電流制御データ電圧に応じて、前記発光素子１０を発光駆動する駆動電流を生成する。前記発光素子１０の第１極は、出力端Ｕ１と電気的に接続され、前記発光素子１０の第２極は、低電圧ＶＳＳに接続される。

本開示の少なくとも１つの実施例に係る画素駆動回路の動作時において、電流駆動サブ回路７０は、前記発光素子１０を発光駆動する駆動電流の大きさを制御し、発光時間制御サブ回路１１、第１エネルギー貯蔵サブ回路１、第１リセットサブ回路１２、第１発光制御サブ回路１３、時間制御データ書込サブ回路１４及びデータ制御サブ回路１５は、前記発光素子１０の発光時間を制御する。

本開示の少なくとも１つの実施例に係る画素駆動回路の動作時に、表示周期は、リセット期間、補償期間及び発光段階を含む。前記リセット期間において、第１リセットサブ回路１２は、リセット制御信号による制御下で、発光時間制御サブ回路１１の第１端に第１初期電圧Ｖｉ１を書き込み、発光時間制御サブ回路１１の制御端と発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御する。時間制御データ書込サブ回路１４は、第１ゲート駆動信号による制御下で、所定の時間制御データ電圧ＶｄＴを第１エネルギー貯蔵サブ回路１の第２端に書き込むように時間制御データ線を制御する。発光時間制御サブ回路１１は、その制御端の制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間が電気的に接続されるように制御し、それに応じて、前記発光時間制御サブ回路１１がオフになるまで、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。前記補償期間において、前記時間制御データ書込サブ回路１４は、第１ゲート線Ｇ１から供給される第１ゲート駆動信号による制御下で、所定の電圧Ｖ０を第１エネルギー貯蔵サブ回路１の第２端に書き込むように時間制御データ線ＤＴを制御し、それに応じて、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。発光段階において、電流駆動サブ回路７０は、電流制御データ線ＤＩでの電流制御データ電圧に応じて、前記発光素子１０を発光駆動する駆動電流を生成する。第１発光制御サブ回路１３は、発光制御信号による制御下で、発光時間制御サブ回路１１の第１端と第１電圧端Ｖｔ１との間が電気的に接続されるように制御する。データ制御サブ回路１５は、発光制御線Ｅ１から供給される発光制御信号による制御下で、時間制御データ線ＤＴと前記第１エネルギー貯蔵サブ回路１の第２端との間が電気的に接続されるように制御し、それに応じて、前記第１エネルギー貯蔵サブ回路１の第１端の電圧を変化させる。発光時間制御サブ回路１１は、前記第１エネルギー貯蔵サブ回路１の第１端の電圧による制御下で、前記発光時間制御サブ回路１１の第１端と前記発光時間制御サブ回路１１の第２端との間を電気的に接続又は遮断するように制御する。

選択可能に、前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路を含む。前記駆動サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動サブ回路の第２端は、前記出力端に電気的に接続される。前記駆動サブ回路は、その制御端の電位による制御下で、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものである。電圧を貯蔵するための前記第２エネルギー貯蔵サブ回路の第１端は、前記駆動サブ回路の制御端に電気的に接続され、前記第２エネルギー貯蔵サブ回路の第２端は、第２電圧端に電気的に接続される。第２ゲート線、前記電流制御データ線及び前記駆動サブ回路の第１端にそれぞれ電気的に接続される前記電流制御データ書込サブ回路は、前記第２ゲート線から供給される第２ゲート駆動信号による制御下で、前記電流制御データ線と前記駆動サブ回路の第１端との間が電気的に接続されるように制御するためのものである。前記リセット制御線、第２初期電圧端及び前記駆動サブ回路の制御端にそれぞれ電気的に接続される前記第２リセットサブ回路は、前記第２初期電圧端から供給される第２初期電圧を、前記リセット制御線から入力されるリセット制御信号による制御下で前記駆動サブ回路の制御端に供給するためのものである。前記第２ゲート線、前記駆動サブ回路の制御端及び前記駆動サブ回路の第２端にそれぞれ電気的に接続される前記補償サブ回路は、前記第２ゲート駆動信号による制御下で、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものである。

本開示の少なくとも１つの実施例において、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含み、前記第２エネルギー貯蔵サブ回路は、電流制御コンデンサを含む。

図８に示すように、少なくとも１つの実施例に係る図７に示した画素駆動回路に加え、前記電流駆動サブ回路は、駆動サブ回路７１と、電流制御データ書込サブ回路７２と、第２リセットサブ回路７３と、補償サブ回路７４と、第２エネルギー貯蔵サブ回路７０を含む。前記駆動サブ回路７１の第１端は、前記発光時間制御サブ回路１１の第２端に電気的に接続され、前記駆動サブ回路７１の第２端は、前記発光素子１０の第１極に電気的に接続される。前記駆動サブ回路７１は、その制御端の電位による制御下で、前記駆動サブ回路７１の第１端と前記駆動サブ回路７１の第２端との間が電気的に接続されるように制御するためのものである。前記第２エネルギー貯蔵サブ回路７０の第１端は、前記駆動サブ回路７１の制御端に電気的に接続され、前記第２エネルギー貯蔵サブ回路７０の第２端は、第２電圧端Ｖｔ２に電気的に接続される。第２ゲート線Ｇ２、前記電流制御データ線ＤＩ及び前記駆動サブ回路７１の第１端にそれぞれ電気的に接続される前記電流制御データ書込サブ回路７２は、第２ゲート線Ｇ２から供給される第２ゲート駆動信号による制御下で、電流制御データ線ＤＩと前記駆動サブ回路７１の第１端との間が電気的に接続されるように制御するためのものである。前記リセット制御線Ｒ１、第２初期電圧Ｖｉ２を供給するための第２初期電圧端及び前記駆動サブ回路７１の制御端にそれぞれ電気的に接続される前記第２リセットサブ回路７３は、第２初期電圧Ｖｉ２を、前記リセット制御線Ｒ１から入力されるリセット制御信号による制御下で前記駆動サブ回路７１の制御端に供給するためのものである。第２ゲート線Ｇ２、前記駆動サブ回路７１の制御端及び前記駆動サブ回路７１の第２端にそれぞれ電気的に接続される前記補償サブ回路７４は、前記第２ゲート駆動信号による制御下で、前記駆動サブ回路７１の制御端と前記駆動サブ回路７１の第２端との間が電気的に接続されるように制御するためのものである。

本開示の少なくとも１つの実施例において、前記第２電圧端は、前記第１電圧端と同じであるが、これに限定されない。実際の動作時には、前記第２電圧端は、前記第１電圧端と異なっていてもよい。

本開示の少なくとも１つの実施例に係る図８に示した画素駆動回路の動作時に、前記リセット期間において、前記第２リセットサブ回路７３は、前記リセット制御信号による制御下で、前記駆動サブ回路７１の制御端に第２初期電圧Ｖｉ２を供給する。それによって、前記駆動サブ回路７１は、その制御端の電位による制御下で、前記駆動サブ回路７１の第１端と前記駆動サブ回路７１の第２端との接続を遮断する。前記補償期間において、前記電流制御データ書込サブ回路７２は、第２ゲート線Ｇ２から供給される第２ゲート駆動信号による制御下で、所定の電流制御データ電圧ＶｄＩを前記駆動サブ回路７１の第１端に書き込むように電流制御データ線ＤＩを制御する。前記補償サブ回路７４は、前記第２ゲート駆動信号による制御下で、前記駆動サブ回路７１の制御端と前記駆動サブ回路７１の第２端との間が電気的に接続されるように制御する。それによって、前記駆動サブ回路７１は、その制御端の電位による制御下で、前記駆動サブ回路７１の第１端と前記駆動サブ回路７１の第２端との間が電気的に接続されるように制御し、それに応じて、前記駆動サブ回路７１がオフになるまで、前記駆動サブ回路７１の制御端の電位を変化させる。前記発光段階において、前記駆動サブ回路７１は、その制御端の電位による制御下で、前記発光素子１０を発光駆動する駆動電流を生成して発光素子１０を発光駆動する。

選択可能に、前記画素駆動回路は、第２発光制御サブ回路を更に含む。前記駆動サブ回路の第１端は、前記第２発光制御サブ回路を介して前記発光時間制御サブ回路の第２端に電気的に接続される。前記第２発光制御サブ回路の制御端は、発光制御線に電気的に接続され、前記第２発光制御サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御サブ回路の第２端は、前記駆動サブ回路に電気的に接続される。前記第２発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記駆動サブ回路との間が電気的に接続されるように制御するためのものである。

選択可能に、本開示の少なくとも１つの実施例に係る画素駆動回路は、第３発光制御サブ回路を更に含む。前記駆動サブ回路の第２端は、前記第３発光制御サブ回路を介して前記出力端に電気的に接続される。前記第３発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記駆動サブ回路の第２端と前記出力端との間が電気的に接続されるように制御するためのものである。

図９に示すように、少なくとも１つの実施例に係る図８に示した画素駆動回路に加え、本開示の少なくとも１つの実施例に係る画素駆動回路は、第２発光制御サブ回路１６と第３発光制御サブ回路７５を更に含む。前記駆動サブ回路７１の第１端は、前記第２発光制御サブ回路１６を介して前記発光時間制御サブ回路１１の第２端に電気的に接続される。前記第２発光制御サブ回路１６の制御端は、発光制御線Ｅ１に電気的に接続され、前記第２発光制御サブ回路１６の第１端は、前記発光時間制御サブ回路１１の第２端に電気的に接続され、前記第２発光制御サブ回路１６の第２端は、前記駆動サブ回路７１の第１端に電気的に接続される。前記第２発光制御サブ回路１６は、前記発光制御線Ｅ１から供給される発光制御信号による制御下で、前記発光時間制御サブ回路１１の第２端と前記駆動サブ回路７１の第１端との間が電気的に接続されるように制御するためのものである。前記駆動サブ回路７１の第２端は、前記第３発光制御サブ回路７５を介して前記発光素子１０の第１極に電気的に接続される。前記発光素子１０の第２極は、低電圧ＶＳＳに接続される。前記発光素子１０の第１極は、出力端Ｕ１に電気的に接続される。前記第３発光制御サブ回路７５は、発光制御線Ｅ１に電気的に接続され、発光制御線Ｅ１から供給される発光制御信号による制御下で、前記駆動サブ回路７１の第２端と前記発光素子１０の第１極との間が電気的に接続されるように制御するためのものである。

本開示の少なくとも１つの実施例に係る図９に示す画素駆動回路の動作中に、発光段階において、発光制御信号による制御下で、第２発光制御サブ回路１６は、その第１端とその第２端との間が電気的に接続されるように制御し、第３発光制御サブ回路７５は、前記駆動サブ回路７１の第２端と前記発光素子１０の第１極との間が電気的に接続されるように制御する。

選択可能に、前記第２エネルギー貯蔵サブ回路は、電流制御コンデンサを含む。前記第２エネルギー貯蔵サブ回路の第１端は、前記電流制御コンデンサの第１端であり、前記第２エネルギー貯蔵サブ回路の第２端は、前記電流制御コンデンサの第２端であるが、これに限定されない。

選択可能に、前記駆動サブ回路は、駆動トランジスタを含む。前記駆動トランジスタの制御極は、前記電流制御コンデンサの第１端に電気的に接続され、前記駆動トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動トランジスタの第２極は、前記出力端に電気的に接続される。

選択可能に、前記電流制御データ書込サブ回路は、電流制御データ書込トランジスタを含む。前記電流制御データ書込トランジスタの制御極は、前記第２ゲート線に電気的に接続され、前記電流制御データ書込トランジスタの第１極は、前記電流制御データ線に電気的に接続され、前記電流制御データ書込トランジスタの第２極は、前記駆動サブ回路の第１端に電気的に接続される。

選択可能に、前記第２リセットサブ回路は、第３リセットトランジスタを含む。前記第３リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第３リセットトランジスタの第１極は、第２初期電圧端に電気的に接続され、前記第３リセットトランジスタの第２極は、前記駆動サブ回路の制御端に電気的に接続される。

選択可能に、前記補償サブ回路は、補償トランジスタを含む。前記補償トランジスタの制御極は、第２ゲート線に電気的に接続され、前記補償トランジスタの第１極は、前記駆動サブ回路の制御端に電気的に接続され、前記補償トランジスタの第２極は、前記駆動サブ回路の第２端に電気的に接続される。

選択可能に、前記第３発光制御サブ回路は、第３発光制御トランジスタを含む。前記第３発光制御トランジスタの制御極は、発光制御線に電気的に接続され、前記第３発光制御トランジスタの第１極は、前記駆動サブ回路の第２端に電気的に接続され、前記第３発光制御トランジスタの第２極は、前記出力端に電気的に接続される。

図１０に示すように、本開示の少なくとも１つの実施例に係る画素駆動回路は、マイクロ発光ダイオードＯ１を発光駆動するためのものである。前記画素駆動回路は、電流駆動サブ回路と、発光時間制御サブ回路１１と、第１エネルギー貯蔵サブ回路１と、第１リセットサブ回路１２と、第１発光制御サブ回路１３と、時間制御データ書込サブ回路１４と、データ制御サブ回路１５と、第２発光制御サブ回路１５とを含む。ここで、前記発光時間制御サブ回路１１は、発光時間制御トランジスタＭ４を含む。前記第１リセットサブ回路１２は、第１リセットトランジスタＭ３及び第２リセットトランジスタＭ５を含む。前記時間制御データ書込サブ回路１４は、時間制御データ書込トランジスタＭ１を含む。前記データ制御サブ回路１５は、データ制御トランジスタＭ７を含む。前記第１発光制御サブ回路１３は、第１発光制御トランジスタＭ２を含む。前記第２発光制御サブ回路１５は、第２発光制御トランジスタＭ６を含む。前記第１エネルギー貯蔵サブ回路１は、時間制御コンデンサＣ１を含む。Ｍ３のゲートは、前記リセット制御線Ｒ１に電気的に接続され、Ｍ３のソースは、Ｍ４のゲートに電気的に接続され、Ｍ３のドレインは、Ｍ４のドレインに電気的に接続される。Ｍ５のゲートは、前記リセット制御線Ｒ１に電気的に接続され、前記第２リセットトランジスタＭ５のソースは、Ｍ４のソースに電気的に接続され、Ｍ５のドレインは、前記第１初期電圧Ｖｉ１を供給するための第１初期電圧端に接続される。Ｍ１のゲートは、前記第１ゲート線Ｇ１に電気的に接続され、Ｍ１のソースは、前記時間制御データ線ＤＴに電気的に接続され、Ｍ１のドレインは、Ｃ１の第２端に電気的に接続され、Ｃ１の第１端は、Ｍ４のゲートに電気的に接続される。Ｍ７のゲートは、発光制御線Ｅ１に電気的に接続され、Ｍ７のソースは、前記時間制御データ線ＤＴに電気的に接続され、Ｍ７のドレインは、Ｃ１の第２端に電気的に接続される。Ｍ２のゲートは、前記発光制御線Ｅ１に電気的に接続され、Ｍ２のソースは、第１電圧ＶＤＤに接続され、Ｍ２のドレインは、Ｍ４のソースに電気的に接続される。Ｍ６のゲートは、前記発光制御線Ｅ１に電気的に接続され、Ｍ６のソースは、Ｍ４のドレインに電気的に接続される。Ｏ１のカソードは、低電圧ＶＳＳに接続される。前記電流ドライバサブ回路は、駆動サブ回路７１と、電流制御データ書込サブ回路７２と、第２リセットサブ回路７３と、補償サブ回路７４と、第３発光制御サブ回路７５と、第２エネルギー貯蔵サブ回路７０を含む。前記第２エネルギー貯蔵サブ回路７０は、電流制御コンデンサＣ２を含む。前記駆動サブ回路７１は、駆動トランジスタＭ９を含む。Ｍ９のゲートは、Ｃ２の第１端に電気的に接続され、Ｍ９のソースは、Ｍ６のドレインに電気的に接続される。前記電流制御データ書込サブ回路７２は、電流制御データ書込トランジスタＭ８を含む。前記電流制御データ書込トランジスタＭ８のゲートは、前記第２ゲート線Ｇ２に電気的に接続され、前記電流制御データ書込トランジスタＭ８のソースは、前記電流制御データ線ＤＩに電気的に接続され、前記電流制御データ書込トランジスタＭ８のドレインは、Ｍ９のソースに電気的に接続される。前記第２リセットサブ回路７３は、第３リセットトランジスタＭ１１を含む。Ｍ１１のゲートは、前記リセット制御線Ｒ１に電気的に接続され、Ｍ１１のソースは、第２初期電圧Ｖｉ２を供給するための第２初期電圧端に電気的に接続され、Ｍ１１のドレインは、Ｍ９のゲートに電気的に接続される。前記補償サブ回路７４は、補償トランジスタＭ１０を含む。前記補償トランジスタＭ１０のゲートは、第２ゲート線Ｇ２に電気的に接続され、前記補償トランジスタＭ１０のソースは、Ｍ９のゲートに電気的に接続され、Ｍ１０のドレインは、Ｍ９のドレインに電気的に接続される。前記第３発光制御サブ回路７５は、第３発光制御トランジスタＭ１２を含む。Ｍ１２のゲートは、発光制御線Ｅ１に電気的に接続され、Ｍ１２のソースは、Ｍ９のドレインに電気的に接続され、Ｍ１２のドレインは、前記マイクロ発光ダイオードＯ１のアノードに電気的に接続される。Ｃ２の第１端は、Ｍ９のゲートに電気的に接続され、Ｃ２の第２端は、第１電圧ＶＤＤに接続される。

図１０に示す画素駆動回路の実施例では、全てのトランジスタがｐ型薄膜トランジスタであり、第１電圧端と第２電圧端が同一電圧端であるが、これに限定されない。

図１０において、符号Ｎ１のものは、Ｍ４のゲートに電気的に接続された第１ノードであり、符号Ｎ２のものは、Ｃ１の第２端に電気的に接続された第２ノードであり、符号Ｎ３のものは、Ｍ９のゲートに電気的に接続された第３ノードであり、Ｎ４は、Ｍ９のソースに電気的に接続された第４ノードである。図１０に示す画素駆動回路の実施例において、Ｍ６は、省略されてもよい。図１０に示す画素駆動回路の少なくとも１つの実施例において、ＶｄＩがＶＳＳ以下である場合、Ｍ１２は、省略されてもよい。一方、ＶｄＩがＶＳＳより大きい場合には、Ｍ１２を省略することができない。

少なくとも１つの実施例に係る図１０に示す画素駆動回路の動作時に、補償期間ｔ２において、Ｍ１２が設けられない場合、ＶｄＩがＶＳＳ以下のとき、Ｏ１が逆バイアス状態で動作する。この場合、Ｍ１２は、省略されてもよい。一方、ＶｄＩがＶＳＳより大きい場合には、Ｍ１２を省略することができない。

図１１に示すように、少なくとも１つの実施例に係る図１０に示した画素駆動回路の動作時に、表示周期は、リセット期間ｔ１、補償期間ｔ２及び発光段階ｔｅを含む。リセット期間ｔ１では、図１２Ａに示すように、Ｅ１からハイレベルが入力され、Ｍ２、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２がオフになり、Ｒ１、Ｇ１からローレベルが入力され、Ｍ１、Ｍ３、Ｍ４、Ｍ５、Ｍ１１がオンになる。ＤＴから所定の時間制御データ電圧ＶｄＴが入力され、Ｎ２の電圧がＶｄＴであり、Ｍ４のソースの電圧がＶｉ１である。すると、Ｎ１の電位がＶｉ１＋Ｖｔｈ４（Ｖｔｈ４がＭ４の閾値電圧である）になるまで、Ｍ４がオンになってＭ４のゲートの電位を変化させる。Ｖｉ１が０Ｖにされると、Ｎ１の電位は、Ｖｔｈ４であり、Ｎ２の電位は、ＶｄＴであり、Ｎ３の電圧は、Ｖｉ２である。Ｖｉ２が０Ｖにされてもよい。補償期間ｔ２では、図１２Ｂに示すように、ＥＭからハイレベルが入力され、Ｍ２、Ｍ６、Ｍ７がオフのままであり、Ｒ１からハイレベルが入力され、Ｍ３、Ｍ５、Ｍ１１がオフになり、ＤＴから０Ｖ電圧が入力され、電荷保持の法則により、Ｎ２の電圧がＶｄＴから０Ｖにジャンプし、Ｎ１の電位がＶｔｈ４からＶｔｈ４－ＶｄＴにジャンプする。同時に、Ｇ２からローレベルが入力され、Ｍ８及びＭ１０がオンになり、Ｍ９がオンになり、Ｍ９がオフになるまでＮ３の電圧を変化させる。Ｎ３の電圧は、ＶｄＩ＋Ｖｔｈ９になり、Ｃ２の作用下で一定のままである。Ｖｔｈ９は、Ｍ９の閾値電圧である。発光段階では、図１２Ｃに示されるように、Ｇ１及びＧ２が両方ともハイレベルが入力され、Ｍ１、Ｍ８及びＭ１０がオフになり、Ｒ１からハイレベルが入力され、Ｍ３、Ｍ５及びＭ１１がオフのままであり、Ｅ１からローレベルが入力され、Ｍ２、Ｍ６、Ｍ７及びＭ１２がオンになる。このときのＤＴから供給される時間制御データ電圧の波形は、図１１に示す通りであり、即ち、次のフレームの表示時間が始まるまで、前記時間制御データ電圧が０Ｖから一定の傾きで立ち下がり、前記時間制御データ電圧の電圧値が所定の電圧である。発光段階では、前記時間制御データ電圧が０ＶからＶｄＴに立ち下がると、Ｍ４のゲート電圧は、電荷保持の法則に従って、Ｍ４の閾値電圧Ｖｔｈ４にジャンプする。Ｍ４のゲートソース間電圧Ｖｇｓ４は、Ｖｔｈ４－ＶＤＤである。ＶＤＤは、０Ｖ以下であり、即ち、Ｖｇｓ４＝ＶｄＴ－ＶＤＤ＞Ｖｔｈ４。すると、時間制御データ電圧が０ＶからＶｄＴにジャンプすると、Ｍ４がオンになり、ＶｄＴは、Ｍ４がオンである時間を決定し、Ｍ４の閾値電圧の影響を受けない。Ｍ９は、電流を生成する駆動トランジスタである。駆動電流の式によれば、Ｉｄ＝Ｋ（Ｖｇｓ９－Ｖｔｈ９）２＝Ｋ（ＶｄＩ＋Ｖｔｈ９－ＶＤＤ－Ｖｔｈ９）２＝Ｋ（ＶｄＩ－ＶＤＤ）２。ただし、Ｖｇｓ９は、Ｍ９のゲートソース間電圧であり、Ｋは、Ｍ９の電流係数であり、Ｉｄは、Ｍ９が生成する駆動電流である。以上より、Ｉｄは、Ｖｔｈ９に無関係であることが分かる。

前記発光段階では、Ｍ９は、飽和領域にある。

本開示の少なくとも１つの実施例に係る図１０に示した画素駆動回路の動作時に、Ｍ９が駆動電流を生成し、Ｍ４が発光時間を制御し、異なる駆動電流が異なる発光時間に合わせてより多くの階調を実現することができ、低温ポリシリコン技術によるＭ４の閾値電圧シフト及びＭ９の閾値電圧シフトが表示効果に影響を与えないように閾値電圧シフトを補償することができる。

図１１において、Ｖｎ１は、Ｎ１の電圧であり、Ｖｎ４は、Ｎ４の電圧である。Ｖｎ４は、理論的には、Ｎ３とＶｔｈ４との電位の差に等しい。

具体的な実施において、前記画素駆動回路は、発光素子を駆動するためのものであり、前記出力端は、前記発光素子の第１極と電気的に接続され、前記発光素子の第２極は、第３電圧端と電気的に接続される。

本開示の少なくとも１つの実施例において、前記第３電圧端は、低電圧端であるが、これに限定されない。

本開示の少なくとも１つの実施例において、表示パネルは、複数行複数列の前記画素駆動回路を含む。図１３に示すように、１フレーム画面表示時間は、順次に設定された準備段階と発光段階ｔｅとを含む。前記準備段階は、順次に設定された複数の準備期間を含み、各準備期間は、順次に設定されたリセット期間及び補償期間を含む。図１３において、符号Ｆ１のものは、１フレーム画面表示時間であり、符号ｔ１－１のものは、第１リセット期間であり、符号ｔ１－２のものは、第１補償期間であり、符号ｔ２－１のものは、第２リセット期間であり、符号ｔ２－２のものは、第２補償期間であり、符号ｔｎ－１のものは、第ｎリセット期間であり、符号ｔｎ－２のものは、第ｎ補償期間であり、符号Ｅ１のものは、発光制御線であり、符号ＤＴｍのものは、ｍ列目の時間制御データ線であり、符号Ｒ１１のものは、１行目のリセット制御線であり、符号Ｇ１１のものは、１行目の第１ゲート線であり、符号Ｒ１２のものは、２行目のリセット制御線であり、符号Ｇ１２のものは、２行目の第１ゲート線であり、符号Ｇ１ｎのものは、ｎ行目の第１ゲート線であり、符号Ｇ２１のものは、１行目の第２ゲート線であり、符号Ｇ２２のものは、２行目の第２ゲート線であり、符号Ｇ２ｎのものは、ｎ行目の第２ゲート線であり、符号Ｒ１ｎのものは、ｎ行目のリセット制御線であり、符号Ｎ４（１）のものは、１行目ｍ列目の画素駆動回路における第４ノードの電圧であり、符号Ｎ４（２）のものは、２行目ｍ列目の画素駆動回路における第４ノードの電圧であり、符号Ｎ４（ｎ）のものは、ｎ行目ｍ列目の画素駆動回路における第４ノードの電圧である。ただし、ｎは、２より大きい整数である。

図１３において、符号Ｖｎ１１のものは、１行目ｍ列目の画素駆動回路における第１ノードＮ１の電位であり、Ｖｎ１２のものは、２行目ｍ列目の画素駆動回路における第１ノードＮ１の電位である。

図１３に示すように、ｔ１－１では、ＤＴｍから第１時間制御データ電圧ＶｄＴ１が書き込まれ、ｔ１－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔ１－２では、ＤＴｍから第２時間制御データ電圧ＶｄＴ２が書き込まれ、ｔ２－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔ１－ｎでは、ＤＴｍから第ｎ時間制御データ電圧ＶｄＴｎが書き込まれ、ｔｎ－２では、ＤＴｍから０Ｖ電圧が書き込まれ、ｔｅでは、ＤＴｍでのデータ電圧が０Ｖから一定の傾きで立下り、各行のマイクロ発光ダイオードの発光時間を制御する。

本開示の少なくとも１つの実施例に係る画素駆動方法は、上記画素駆動回路に応用される。前記画素駆動方法は、リセット制御線及び第１ゲート線にそれぞれオン信号を供給して、発光時間制御サブ回路の第１端に第１初期電圧Ｖｉ１を書き込み、発光時間制御サブ回路の制御端と発光時間制御サブ回路の第２端との間を電気的に接続し、時間制御データ線から供給される所定の時間制御データ電圧ＶｄＴを第１エネルギー貯蔵サブ回路の第２端に書き込み、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続し、それに応じて、前記発光時間制御サブ回路がオフになるまで、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、前記第１ゲート線にオン信号を供給して、時間制御データ線から供給される所定の電圧Ｖ０を前記第１エネルギー貯蔵サブ回路の第２端に書き込み、それに応じて、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、発光制御線にオン信号を供給して、発光時間制御サブ回路の第１端と第１電圧端との間を電気的に接続し、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間を電気的に接続し、それに応じて、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させることで、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続又は遮断するステップとを含む。

本開示の少なくとも１つの実施例に係る画素駆動方法は、発光素子の発光時間を制御することによって発光輝度を決定することができ、発光素子の色座標が電流によってシフトし、低電流密度では輝度が不安定になるという問題を解決することができ、一定の高い電流密度で発光素子の発光時間を調節することによって発光輝度を調節することができ、低温ポリシリコン技術を採用することによって生じるトランジスタの閾値電圧のシフトが発光輝度の調節に及ぼす影響を補償することができる。

本開示の少なくとも１つの実施例において、オン信号は、該当するサブ回路のオンを制御することができる信号である。例えば、サブ回路が含むトランジスタがｎ型トランジスタである場合、前記オン信号は、高電圧信号である。サブ回路が有するトランジスタがｐ型トランジスタである場合、前記オン信号は、低電圧信号である。ただし、これに限定されない。

選択可能に、発光制御線にオン信号が供給されている間に、前記時間制御データ線から供給されるデータ電圧は、Ｖ０－Ｋｔ（ｔは、発光段階の持続時間）に等しい。前記発光時間制御サブ回路が含む発光時間制御トランジスタは、ｐ型トランジスタであり、Ｋは、正数である。又は、前記発光時間制御サブ回路が含む発光時間制御トランジスタは、ｎ型トランジスタであり、Ｋは、負の数である。

選択可能に、前記画素駆動回路は、電流駆動サブ回路を更に含む。前記画素駆動方法は、発光制御線にオン信号が供給されている間に、電流駆動サブ回路が、電流制御データ線から供給される電流制御データ電圧に応じて、出力端に出力する駆動電流を生成するステップを更に含む。

本開示の少なくとも１つの実施例に係る画素駆動方法において、電流駆動サブ回路は、前記発光素子を発光駆動する駆動電流の大きさを制御し、前記画素駆動回路が含む他のサブ回路は、前記発光素子の発光時間を制御することにより、駆動電流と発光時間を同時に調整して発光輝度を調整することができる。

本開示の少なくとも１つの実施例に係る画素駆動方法をマイクロ発光ダイオードの駆動に用いる場合、低電流密度では効率が低く且つ主波ピークがシフトし、高電流密度では効率が高いなど、マイクロ発光ダイオードの特徴に応じて、高電流密度では電流駆動を採用し、低電流密度では高電流駆動を採用し、発光時間変調の方式に合わせて各階調表示を実現することができる。

選択可能に、前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路とを含む。前記画素駆動方法は、リセット制御線及び第１ゲート線にそれぞれオン信号が供給されている間に、前記駆動サブ回路の制御端に第２初期電圧を書き込むことにより、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間の接続を遮断するステップと、前記第１ゲート線にオン信号が供給されている間に、第２ゲート線にオン信号を供給して、電流制御データ線から供給される所定の電流制御データ電圧ＶｄＩを前記駆動サブ回路の第１端に書き込み、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間を電気的に接続し、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間を電気的に接続し、それに応じて、前記駆動サブ回路がオフになるまで、前記駆動サブ回路の制御端の電位を変化させるステップと、発光制御線にオン信号が供給されている間に、駆動サブ回路が、前記発光素子を発光駆動する駆動電流を生成して発光素子を発光駆動するステップとを更に含む。

本開示の少なくとも１つの実施例に係る表示装置は、上記画素駆動回路を含む。

本開示の少なくとも１つの実施例に係る表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなど、任意の表示機能を有する製品又は部品である。

以上に記載されたのは、本開示の実施形態である。なお、当業者は、本開示に記載されている原理を逸脱せずに様々な改良や修飾をすることもできる。これらの改良や修飾も、本開示の保護範囲として見なされるべきである。

Claims (22)

1. 発光時間制御サブ回路と、第１エネルギー貯蔵サブ回路と、第１リセットサブ回路と、第１発光制御サブ回路と、時間制御データ書込サブ回路と、データ制御サブ回路とを含む画素駆動回路であって、
   リセット制御線、第１初期電圧端、前記発光時間制御サブ回路の第１端、前記発光時間制御サブ回路の制御端及び前記発光時間制御サブ回路の第２端にそれぞれ電気的に接続される前記第１リセットサブ回路は、前記リセット制御線から供給されるリセット制御信号による制御下で、前記第１初期電圧端から供給される第１初期電圧を前記発光時間制御サブ回路の第１端に書き込むと共に、前記リセット制御信号による制御下で、前記発光時間制御サブ回路の制御端と前記発光時間制御サブ回路の第２端との間が電気的に接続されるように制御するためのものであり、
   電圧を貯蔵するための前記第１エネルギー貯蔵サブ回路の第１端は、前記発光時間制御サブ回路の制御端に電気的に接続され、
   第１ゲート線、時間制御データ線及び前記第１エネルギー貯蔵サブ回路の第２端にそれぞれ電気的に接続される前記時間制御データ書込サブ回路は、前記第１ゲート線から供給される第１ゲート駆動信号による制御下で、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間が電気的に接続されるように制御するためのものであり、
   発光制御線、前記時間制御データ線及び前記第１エネルギー貯蔵サブ回路の第２端にそれぞれ電気的に接続される前記データ制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間が電気的に接続されるように制御するためのものであり、
   前記発光制御線、前記発光時間制御サブ回路の第１端と第１電圧端にそれぞれ電気的に接続される前記第１発光制御サブ回路は、前記発光制御信号による制御下で、前記発光時間制御サブ回路の第１端と前記第１電圧端との間が電気的に接続されるように制御するためのものであり、
   前記発光時間制御サブ回路の第２端は、出力端に電気的に接続され、前記発光時間制御サブ回路は、その制御端の電位による制御下で、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間が電気的に接続されるように制御するためのものである、画素駆動回路。
2. 前記発光制御線、前記発光時間制御サブ回路の第２端と前記出力端にそれぞれ電気的に接続され、前記発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記出力端との間が電気的に接続されるように制御するための第２発光制御サブ回路を更に含む、請求項１に記載の画素駆動回路。
3. 前記発光時間制御サブ回路は、発光時間制御トランジスタを含み、
   前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端である、請求項１に記載の画素駆動回路。
4. 前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタを含み、
   前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続され、
   前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続される、請求項１に記載の画素駆動回路。
5. 前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含み、
   前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続される、請求項１に記載の画素駆動回路。
6. 前記データ制御サブ回路は、データ制御トランジスタを含み、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含み、
   前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続され、
   前記第１エネルギー貯蔵サブ回路の第１端は、前記時間制御コンデンサの第１端であり、前記第１エネルギー貯蔵サブ回路の第２端は、前記時間制御コンデンサの第２端である、請求項１に記載の画素駆動回路。
7. 前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、
   前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続される、請求項１に記載の画素駆動回路。
8. 前記第２発光制御サブ回路は、第２発光制御トランジスタを含み、
   前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される、請求項２に記載の画素駆動回路。
9. 前記発光時間制御サブ回路は、発光時間制御トランジスタを含み、前記第１リセットサブ回路は、第１リセットトランジスタと第２リセットトランジスタとを含み、前記時間制御データ書込サブ回路は、時間制御データ書込トランジスタを含み、前記データ制御サブ回路は、データ制御トランジスタを含み、前記第１発光制御サブ回路は、第１発光制御トランジスタを含み、前記第１エネルギー貯蔵サブ回路は、時間制御コンデンサを含み、
   前記発光時間制御トランジスタの制御極は、前記発光時間制御サブ回路の制御端であり、前記発光時間制御トランジスタの第１極は、前記発光時間制御サブ回路の第１端であり、前記発光時間制御トランジスタの第２極は、前記発光時間制御サブ回路の第２端であり、
   前記第１リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第１リセットトランジスタの第１極は、前記発光時間制御サブ回路の制御端に電気的に接続され、前記第１リセットトランジスタの第２極は、前記発光時間制御サブ回路の第２端に電気的に接続され、
   前記第２リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第２リセットトランジスタの第１極は、前記発光時間制御サブ回路の第１端に電気的に接続され、前記第２リセットトランジスタの第２極は、前記第１初期電圧を供給するための第１初期電圧端に接続され、
   前記時間制御データ書込トランジスタの制御極は、前記第１ゲート線に電気的に接続され、前記時間制御データ書込トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記時間制御データ書込トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続され、
   前記データ制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記データ制御トランジスタの第１極は、前記時間制御データ線に電気的に接続され、前記データ制御トランジスタの第２極は、前記第１エネルギー貯蔵サブ回路の第２端に電気的に接続され、
   前記第１発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第１発光制御トランジスタの第１極は、前記第１電圧端に電気的に接続され、前記第１発光制御トランジスタの第２極は、前記発光時間制御サブ回路の第１端に電気的に接続され、
   前記第１エネルギー貯蔵サブ回路の第１端は、前記時間制御コンデンサの第１端であり、前記第１エネルギー貯蔵サブ回路の第２端は、前記時間制御コンデンサの第２端である、請求項１に記載の画素駆動回路。
10. 第２発光制御トランジスタを含む第２発光制御サブ回路を更に含み、
    前記第２発光制御トランジスタの制御極は、前記発光制御線に電気的に接続され、前記第２発光制御トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御トランジスタの第２極は、前記出力端に電気的に接続される、請求項９に記載の画素駆動回路。
11. 前記発光時間制御サブ回路の第２端と前記出力端との間に接続され、更に電流制御データ線と前記出力端にそれぞれ電気的に接続され、発光段階で、前記電流制御データ線から供給される電流制御データ電圧に基づいて、前記出力端に出力する駆動電流を生成するための電流駆動サブ回路を更に含む、請求項１に記載の画素駆動回路。
12. 前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路を含み、
    前記駆動サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動サブ回路の第２端は、前記出力端に電気的に接続され、前記駆動サブ回路は、その制御端の電位による制御下で、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものであり、
    電圧を貯蔵するための前記第２エネルギー貯蔵サブ回路の第１端は、前記駆動サブ回路の制御端に電気的に接続され、前記第２エネルギー貯蔵サブ回路の第２端は、第２電圧端に電気的に接続され、
    第２ゲート線、前記電流制御データ線及び前記駆動サブ回路の第１端にそれぞれ電気的に接続される前記電流制御データ書込サブ回路は、前記第２ゲート線から供給される第２ゲート駆動信号による制御下で、前記電流制御データ線と前記駆動サブ回路の第１端との間が電気的に接続されるように制御するためのものであり、
    前記リセット制御線、第２初期電圧端及び前記駆動サブ回路の制御端にそれぞれ電気的に接続される前記第２リセットサブ回路は、前記第２初期電圧端から供給される第２初期電圧を、前記リセット制御線から入力されるリセット制御信号による制御下で、前記駆動サブ回路の制御端に供給するためのものであり、
    前記第２ゲート線、前記駆動サブ回路の制御端及び前記駆動サブ回路の第２端にそれぞれ電気的に接続される前記補償サブ回路は、前記第２ゲート駆動信号による制御下で、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間が電気的に接続されるように制御するためのものである、請求項１１に記載の画素駆動回路。
13. 第２発光制御サブ回路を更に含み、
    前記駆動サブ回路の第１端は、前記第２発光制御サブ回路を介して前記発光時間制御サブ回路の第２端に電気的に接続され、
    前記第２発光制御サブ回路の制御端は、前記発光制御線に電気的に接続され、前記第２発光制御サブ回路の第１端は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記第２発光制御サブ回路の第２端は、前記駆動サブ回路に電気的に接続され、前記第２発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記発光時間制御サブ回路の第２端と前記駆動サブ回路との間が電気的に接続されるように制御するためのものである、請求項１２に記載の画素駆動回路。
14. 第３発光制御サブ回路を更に含み、
    前記駆動サブ回路の第２端は、前記第３発光制御サブ回路を介して前記出力端に電気的に接続され、
    前記第３発光制御サブ回路の制御端は、前記発光制御線に電気的に接続され、前記第３発光制御サブ回路は、前記発光制御線から供給される発光制御信号による制御下で、前記駆動サブ回路の第２端と前記出力端との間が電気的に接続されるように制御するためのものである、請求項１２に記載の画素駆動回路。
15. 前記駆動サブ回路は、駆動トランジスタを含み、前記第２エネルギー貯蔵サブ回路は、電流制御コンデンサを含み、前記電流制御データ書込サブ回路は、電流制御データ書込トランジスタを含み、前記第２リセットサブ回路は、第３リセットトランジスタを含み、前記補償サブ回路は、補償トランジスタを含み、
    前記駆動トランジスタの制御極は、前記電流制御コンデンサの第１端に電気的に接続され、前記駆動トランジスタの第１極は、前記発光時間制御サブ回路の第２端に電気的に接続され、前記駆動トランジスタの第２極は、前記出力端に電気的に接続され、
    前記電流制御データ書込トランジスタの制御極は、前記第２ゲート線に電気的に接続され、前記電流制御データ書込トランジスタの第１極は、前記電流制御データ線に電気的に接続され、前記電流制御データ書込トランジスタの第２極は、前記駆動サブ回路の第１端に電気的に接続され、
    前記第３リセットトランジスタの制御極は、前記リセット制御線に電気的に接続され、前記第３リセットトランジスタの第１極は、第２初期電圧端に電気的に接続され、前記第３リセットトランジスタの第２極は、前記駆動サブ回路の制御端に電気的に接続され、
    前記補償トランジスタの制御極は、第２ゲート線に電気的に接続され、前記補償トランジスタの第１極は、前記駆動サブ回路の制御端に電気的に接続され、前記補償トランジスタの第２極は、前記駆動サブ回路の第２端に電気的に接続される、請求項１２に記載の画素駆動回路。
16. 前記第３発光制御サブ回路は、第３発光制御トランジスタを含み、
    前記第３発光制御トランジスタの制御極は、発光制御線に電気的に接続され、前記第３発光制御トランジスタの第１極は、前記駆動サブ回路の第２端に電気的に接続され、前記第３発光制御トランジスタの第２極は、前記出力端に電気的に接続される、請求項１４に記載の画素駆動回路。
17. 前記画素駆動回路は、発光素子を駆動するためのものであり、
    前記出力端は、前記発光素子の第１極に電気的に接続され、
    前記発光素子の第２極は、第３電圧端に電気的に接続される、請求項１～１６のいずれか一項に記載の画素駆動回路。
18. 前記発光素子は、マイクロ発光ダイオードである、請求項１７に記載の画素駆動回路。
19. 請求項１～１８のいずれか一項に記載の画素駆動回路に適用される画素駆動方法であって、
    リセット制御線及び第１ゲート線にそれぞれオン信号を供給して、発光時間制御サブ回路の第１端に第１初期電圧Ｖｉ１を書き込み、発光時間制御サブ回路の制御端と発光時間制御サブ回路の第２端との間を電気的に接続し、時間制御データ線から供給される所定の時間制御データ電圧ＶｄＴを第１エネルギー貯蔵サブ回路の第２端に書き込み、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続し、それに応じて、前記発光時間制御サブ回路がオフになるまで、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、
    前記第１ゲート線にオン信号を供給して、時間制御データ線から供給される所定の電圧Ｖ０を前記第１エネルギー貯蔵サブ回路の第２端に書き込み、それに応じて、前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させるステップと、
    発光制御線にオン信号を供給して、発光時間制御サブ回路の第１端と第１電圧端との間を電気的に接続し、前記時間制御データ線と前記第１エネルギー貯蔵サブ回路の第２端との間を電気的に接続し、それに応じて前記第１エネルギー貯蔵サブ回路の第１端の電圧を変化させることで、前記発光時間制御サブ回路の第１端と前記発光時間制御サブ回路の第２端との間を電気的に接続又は遮断するステップとを含む、画素駆動方法。
20. 前記画素駆動回路は、電流駆動サブ回路を更に含み、
    発光制御線にオン信号が供給されている間に、電流駆動サブ回路が、電流制御データ線から供給される電流制御データ電圧に基づいて、出力端に出力する駆動電流を生成するステップを含む、請求項１９に記載の画素駆動方法。
21. 前記電流駆動サブ回路は、駆動サブ回路と、電流制御データ書込サブ回路と、第２リセットサブ回路と、補償サブ回路と、第２エネルギー貯蔵サブ回路とを含み、前記出力端は、発光素子に電気的に接続され、
    リセット制御線及び第１ゲート線にそれぞれオン信号が供給されている間に、前記駆動サブ回路の制御端に第２初期電圧を書き込むことにより、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間の接続を遮断するステップと、
    前記第１ゲート線にオン信号が供給されている間に、第２ゲート線にオン信号を供給して、電流制御データ線から供給される所定の電流制御データ電圧ＶｄＩを前記駆動サブ回路の第１端に書き込み、前記駆動サブ回路の制御端と前記駆動サブ回路の第２端との間を電気的に接続し、前記駆動サブ回路の第１端と前記駆動サブ回路の第２端との間を電気的に接続し、それに応じて、前記駆動サブ回路がオフになるまで、前記駆動サブ回路の制御端の電位を変化させるステップと、
    発光制御線にオン信号が供給されている間に、駆動サブ回路が、前記発光素子を発光駆動する駆動電流を生成して発光素子を発光駆動するステップと
    を更に含む、請求項２０に記載の画素駆動方法。
22. 請求項１～１８のいずれか一項に記載の画素駆動回路を含む、表示装置。
    

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