TWI841347B - 像素電路及其驅動方法和顯示裝置 - Google Patents

Abstract

本發明公開了一種像素電路及其驅動方法和顯示裝置，該像素電路包括發光時間控制模組、電流控制模組和發光模組；發光時間控制模組包括第一驅動模組、耦合模組和第一電壓寫入模組，第一電壓寫入模組用於傳輸固定電壓至第一驅動模組的控制端，耦合模組與第一驅動模組的控制端連接，第一驅動模組的第一端輸出控制電壓至電流控制模組的控制端，電流控制模組的輸出端與發光模組連接。本發明實施例提供的技術方案通過耦合模組將第一數據電壓耦合至第一驅動模組的控制端，使得第一驅動模組的導通狀態無需根據第一數據電壓的大小進行設置，第一電源電壓可以靈活設置，因此能夠降低像素電壓跨度，從而減小裝置受到的偏壓，有利於提高像素電路的可靠性。

Description

像素電路及其驅動方法和顯示裝置

本發明涉及顯示技術領域，尤其涉及一種像素電路及其驅動方法和顯示裝置。

隨著顯示技術的不斷發展，發光二極體(light emitting diode，LED)憑藉色域廣、響應速度快、亮度高、壽命長等優點，廣泛應用在顯示領域。

目前，LED顯示面板中通常包括像素電路和發光元件，像素電路用於驅動發光元件發光。但是，現有技術中像素電路的外部電源訊號複雜，像素電壓跨度(跨壓)大，導致像素電路的可靠性降低。

本發明提供了一種像素電路及其驅動方法和顯示裝置，以降低像素跨壓，提高像素電路的可靠性。

根據本發明的一方面，提供了一種像素電路，包括：發光時間控制模組、電流控制模組和發光模組；所述發光時間控制模組包括第一驅動模組、耦合模組和第一電壓寫入模組，所述第一電壓寫入模組用於傳輸固定電壓至所述第一驅動模組的控制端，所述耦合模組用於將第一數據電壓和掃頻訊號耦合至所述第一驅動模組的控制端；所述第一驅動模組的第一端輸出控制電壓至所述電流控制模組的控制端，以根據所述第一數據電壓和所述掃頻訊號對所述電流控制模組的控制端的電壓進行控制，以控制所述發光模組的發光時間；所述電流控制模組的輸出端與所述發光模組連接，所述電流控制模組用於根據控制端和輸入端的電壓驅動所述發光模組在發光階段發光。

可選地，所述耦合模組的第一端與第一數據線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接，所述第一數據電壓和所述掃頻訊號共用所述第一數據線；或者，所述耦合模組的第一端與所述第一數據線連接，所述耦合模組的第二端與掃頻訊號線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接。

可選地，所述耦合模組包括第一電容，所述第一電容的第一端作為所述耦合模組的第一端與所述第一數據線連接，所述第一電容的第二端與所述第一驅動模組的控制端連接；或者，所述耦合模組包括第一電容和第二電容，所述第一電容的第一端作為所述耦合模組的第一端與所述第一數據線連接，所述第一電容的第二端與所述第一驅動模組的控制端連接，所述第二電容的第一端作為所述耦合模組的第二端與所述掃頻訊號線連接，所述第二電容的第二端與所述第一驅動模組的控制端連接。

可選地，所述第一電壓寫入模組包括第一開關電晶體，所述第一開關電晶體的閘極連接第一掃描訊號線，所述第一開關電晶體的第一極連接第一電源線，所述第一開關電晶體的第二極與所述第一驅動模組的控制端連接。

可選地，所述發光時間控制模組還包括第一補償模組，所述第一補償模組連接於所述第一驅動模組的第一端和控制端之間；所述第一驅動模組包括第一驅動電晶體，所述第一驅動電晶體的閘極作為所述第一驅動模組的控制端，所述第一電壓寫入模組包括第一開關電晶體，所述第一補償模組包括第二開關電晶體，所述第一開關電晶體的閘極連接第一掃描訊號線，所述第一開關電晶體的第一極連接第一初始化訊號線，所述第一開關電晶體的第二極與所述第一驅動電晶體的閘極連接，所述第二開關電晶體的閘極連接第二掃描訊號線，所述第二開關電晶體的第一極與所述第一驅動電晶體的第一極連接，所述第二開關電晶體的第二極與所述第一驅動電晶體的閘極連接，所述第一驅動電晶體的第二極連接第一電源線。

可選地，所述第一驅動模組的第一端作為所述發光時間控制模組的輸出端，所述發光時間控制模組還包括第一發光控制模組，所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第二發光控制模組的控制端作為所述電流控制模組的控制端與所述第一驅動模組的第一端連接，所述第一發光控制模組用於在復位階段控制所述第二發光控制模組導通；所述第二驅動模組包括第二驅動電晶體和第二電壓寫入模組，所述第二驅動電晶體的第一極與所述第二發光控制模組的輸出端連接，所述第二發光控制模組的輸入端連接第一電源線，所述第二電壓寫入模組用於將第二數據電壓傳輸至所述第二驅動電晶體的閘極，所述第二驅動電晶體用於根據閘極和第一極的電壓驅動所述發光模組發光。

可選地，所述第一發光控制模組包括第三開關電晶體，所述第二發光控制模組包括第四開關電晶體；所述第三開關電晶體的閘極連接第三掃描訊號線，所述第三開關電晶體的第一極連接復位訊號線，所述第三開關電晶體的第二極與所述第一驅動模組的第一端連接，所述第四開關電晶體的閘極與所述第一驅動模組的 第一端連接，所述第四開關電晶體的第一極連接所述第一電源線，所述第四開關電晶體的第二極與所述第二驅動電晶體的第一極連接。

可選地，所述發光時間控制模組還包括第一發光控制模組，所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第一發光控制模組的第二端作為所述發光時間控制模組的輸出端，所述第二驅動模組的控制端作為所述電流控制模組的控制端，所述第一發光控制模組的第二端與所述第二驅動模組的控制端連接，所述第一發光控制模組的第一端與所述第一驅動模組的第一端連接；所述第一發光控制模組包括第三開關電晶體，所述第二發光控制模組包括第四開關電晶體，所述第二驅動模組包括第二驅動電晶體和第二電壓寫入模組，所述第三開關電晶體的閘極連接第一發光控制訊號線，所述第三開關電晶體的第一極與所述第一驅動模組的第一端連接，所述第三開關電晶體的第二極與所述第二驅動電晶體的閘極連接，所述第二驅動電晶體連接於所述第四開關電晶體的第二極和所述發光模組之間，所述第四開關電晶體的第一極連接第一電源線，所述第四開關電晶體的閘極連接第二發光控制訊號線，所述第二電壓寫入模組用於將第二數據電壓傳輸至所述第二驅動電晶體的閘極。

可選地，所述發光時間控制模組還包括第三電壓寫入模組，所述第三電壓寫入模組連接於所述第一驅動模組的第二端和第一電源線之間，以將所述第一電源線上的第一電源電壓傳輸至所述第一驅動模組的第二端；所述第三電壓寫入模組包括第五開關電晶體和第六開關電晶體，所述第五開關電晶體的閘極與第二掃描訊號線連接，所述第五開關電晶體的第一極與所述第一電源線連接，所述第五開關電晶體的第二極與所述第一驅動模組的第二端連接，所述第六開關電晶體的閘極與第三發光控制訊號線連接，所述第六開關電晶體的第一極與所述第一電源線連接，所述第六開關電晶體的第二極與所述第一驅動模組的第二端連接。

可選地，所述第二驅動模組還包括存儲模組、第二補償模組、初始化模組和第三發光控制模組，所述存儲模組包括第三電容，所述第二電壓寫入模組包括第七開關電晶體，所述第二補償模組包括第八開關電晶體，所述初始化模組包括第九開關電晶體，所述第三發光控制模組包括第十開關電晶體；所述第三電容連接於所述第二驅動電晶體的閘極和所述第一電源線之間，所述第七開關電晶體的閘極和所述第八開關電晶體的閘極均與第四掃描訊號線連接，所述第七開關電晶體的第一極與第二數據線連接，所述第七開關電晶體的第二極與所述第二驅動電晶體的第一極連接，所述第八開關電晶體的第一極與所述第二驅動電晶體的閘極連接，所述第八開關電晶體的第二極與所述第二驅動電晶體的第二極連接；所述第九開關電晶體的閘極與第五掃描訊號線連接，所述第九開關電晶體的第一極與第二初始化訊號線連接，所述第九開關電晶體的第二極與所述第二驅動電晶體的閘極連接；所 述第十開關電晶體的閘極與第四發光控制訊號線連接，所述第十開關電晶體的第一極與所述第二驅動電晶體的第二極連接，所述第十開關電晶體的第二極與所述發光模組的第一端連接，所述發光模組的第二端與第二電源線連接。

可選地，所述第一電壓寫入模組的控制端連接第一掃描訊號線，當所述第一發光控制模組連接第三掃描訊號線時，所述第一掃描訊號線、所述第三掃描訊號線、所述第四掃描訊號線、所述第五掃描訊號線和所述第四發光控制訊號線被配置為傳輸驅動訊號以滿足：在初始化階段，所述初始化模組導通；在第二電壓寫入階段，所述第一電壓寫入模組、所述第二電壓寫入模組和所述第二補償模組導通；在第一電壓寫入階段，所述第一數據電壓寫入至所述耦合模組的第一端；在復位階段，所述第一發光控制模組和所述第二發光控制模組導通；在發光階段，所述第三發光控制模組導通；或者，當所述第一發光控制模組連接第一發光控制訊號線時，所述第一掃描訊號線、所述第一發光控制訊號線、所述第四掃描訊號線、所述第五掃描訊號線、所述第二發光控制訊號線和所述第四發光控制訊號線被配置為傳輸驅動訊號以滿足：在初始化階段，所述初始化模組導通；在第二電壓寫入階段，所述第一電壓寫入模組、所述第二電壓寫入模組和所述第二補償模組導通；在第一電壓寫入階段，所述第一數據電壓寫入至所述耦合模組的第一端；在發光階段，所述第一發光控制模組、所述第二發光控制模組和所述第三發光控制模組導通。

根據本發明的另一方面，提供了一種像素電路的驅動方法，所述像素電路包括發光時間控制模組、電流控制模組和發光模組，所述發光時間控制模組包括第一驅動模組、耦合模組和第一電壓寫入模組，所述耦合模組與所述第一驅動模組的控制端連接，所述電流控制模組的控制端與所述發光時間控制模組的輸出端連接，所述電流控制模組的輸出端與所述發光模組連接；所述像素電路的驅動方法包括：在電壓寫入階段，控制所述第一電壓寫入模組將固定電壓傳輸至所述第一驅動模組的控制端，且控制第一數據電壓寫入至所述耦合模組；在電壓歸一化階段，控制所述耦合模組將所述第一數據電壓耦合至所述第一驅動模組的控制端； 在發光階段，通過掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述電流控制模組控制端的電壓，以控制所述發光模組的發光時間。

可選地，所述第一電壓寫入模組連接於第一初始化訊號線和所述第一驅動模組的控制端之間，所述發光時間控制模組還包括第一補償模組和第一發光控制模組，所述第一補償模組連接於所述第一驅動模組的第一端和閘極之間，所述第一發光控制模組連接於所述復位訊號線和所述第一驅動模組的第一端之間，所述第一驅動模組的第一端作為所述發光時間控制模組的輸出端；所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第二驅動模組連接於所述第二發光控制模組和所述發光模組之間，所述第二發光控制模組的控制端作為所述電流控制模組的控制端與所述第一驅動模組的第一端連接；所述在電壓寫入階段，控制所述第一電壓寫入模組將固定電壓傳輸至所述第一驅動模組的控制端，且控制第一數據電壓寫入至所述耦合模組的步驟包括：在電壓寫入階段，控制所述第一電壓寫入模組將所述第一初始化訊號線上傳輸的初始化電壓寫入至所述第一驅動模組的控制端，之後控制所述第一補償模組對所述第一驅動模組的閾值電壓進行補償，並控制所述第一數據電壓寫入至所述耦合模組；所述在發光階段，通過掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述電流控制模組控制端的電壓，以控制所述發光模組的發光時間的步驟包括：在發光階段，通過所述掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述第二發光控制模組的控制端的電壓，以控制所述發光模組的發光時間；在所述電壓歸一化階段之後，所述像素電路的驅動方法還包括：在復位階段，控制所述第一發光控制模組將所述復位訊號線上傳輸的復位電壓寫入至所述第二發光控制模組的控制端。

可選地，在一顯示幀內，所述發光階段包括多個子發光階段，所述掃頻訊號包括多個子訊號，每一所述子訊號對應一子發光階段，所述發光模組在每一所述子發光階段均包括亮態和暗態。

可選地，所述第一電壓寫入模組連接於第一初始化訊號線和所述第一驅動模組的控制端之間，所述發光時間控制模組還包括第一補償模組和第一發光控制模組，所述第一補償模組連接於所述第一驅動模組的第一端和控制端之間，所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第二驅動模組連接於所述第二發光控制模組和所述發光模組之間，所述第二驅動模組的控制端作為所述電流控制模組的控制端與所述第一發光控制模組的第二極連接，所述第一發光控制模組的第一極與所述第一驅動模組的第一端連接； 所述在電壓寫入階段，控制所述第一電壓寫入模組將固定電壓傳輸至所述第一驅動模組的控制端，且控制第一數據電壓寫入至所述耦合模組的步驟包括：在電壓寫入階段，控制所述第一電壓寫入模組將所述第一初始化訊號線上傳輸的初始化電壓寫入至所述第一驅動模組的控制端，之後控制所述第一補償模組對所述第一驅動模組的閾值電壓進行補償，並控制所述第一數據電壓寫入至所述耦合模組；所述在發光階段，通過掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述電流控制模組控制端的電壓，以控制所述發光模組的發光時間的步驟包括：在發光階段，通過所述掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述第二驅動模組的控制端的電壓，以控制所述發光模組的發光時間。

根據本發明的另一方面，提供了一種顯示裝置，包括本發明任意實施例所提供的像素電路。

本發明實施例提供的技術方案，通過電流控制模組產生驅動電流來驅動發光模組發光，並通過發光時間控制模組控制電流控制模組控制端的電壓，以控制電流控制模組的導通時間，進而控制發光模組的發光時間。相對於現有技術中為了保證各電晶體的正常通斷，各控制訊號需要根據相應的數據訊號進行設置，且數據電壓要大於電源電壓的技術方案，本發明實施例提供的技術方案通過耦合模組間接地將第一數據電壓寫入至第一驅動模組的控制端，使得第一驅動模組的導通狀態無需根據第一數據電壓的大小進行設置，第一數據電壓與第一驅動模組第二端接入的電源電壓(如，第一電源電壓)之間無電壓大小的要求，第一電源電壓VDD可以靈活設置，因此能夠降低像素電壓跨度，從而減小裝置受到的偏壓，有利於提高像素電路的可靠性。

10:發光時間控制模組

20:電流控制模組

30:發光模組

101:耦合模組

102:第一電壓寫入模組

103:第一補償模組

104:第一發光控制模組

105:第三電壓寫入模組

106:第一驅動模組

201:第二發光控制模組

202:第二驅動模組

210:第二電壓寫入模組

220:第二補償模組

230:初始化模組

240:第三發光控制模組

250:存儲模組

Vdata_t:第一數據電壓

Vdata_I:第二數據電壓

SWEEP:掃頻訊號

VDD:第一電源電壓

VSS:第二電源電壓

MD1:第一驅動電晶體

MD2:第二驅動電晶體

G1,G2:閘極

N1:第一極

N2:第二極

V1:固定電壓

DATA1:第一數據線

DATA2:第二數據線

C1:第一電容

C2:第二電容

C3:第三電容

M1:第一開關電晶體

M2:第二開關電晶體

M3:第三開關電晶體

M4:第四開關電晶體

M5:第五開關電晶體

M6:第六開關電晶體

M7:第七開關電晶體

M8:第八開關電晶體

M9:第九開關電晶體

M10:第十開關電晶體

S1:第一掃描訊號線

S2:第二掃描訊號線

S3:第三掃描訊號線

S4:第四掃描訊號線

S5:第五掃描訊號線

Vinit1:第一初始化電壓

Vinit2:第二初始化電壓

EM1:第一發光控制訊號線

EM2:第二發光控制訊號線

EM3:第三發光控制訊號線

EM4:第四發光控制訊號線

Vset:復位電壓

T1:電壓寫入階段

T2:電壓歸一化階段

T3:復位階段

T4:發光階段

t1:第一子階段

t2:第二子階段

t3:第三子階段

t4:第四子階段

SWEEP-H:高位準

SWEEP-L:低位準

Id:驅動電流

S110,S120,S130,S1101,S210,S1301,S1302:步驟

LED:發光二極體

T:時間

ms:毫秒

SPAM:第六掃描訊號線

1:顯示裝置

圖1為本發明實施例提供的一種像素電路的結構示意圖；圖2為本發明實施例提供的另一種像素電路的結構示意圖；圖3為本發明實施例提供的另一種像素電路的結構示意圖；圖4為本發明實施例提供的另一種像素電路的結構示意圖； 圖5為本發明實施例提供的另一種像素電路的結構示意圖；圖6為本發明實施例提供的另一種像素電路的結構示意圖；圖7為本發明實施例提供的另一種像素電路的結構示意圖；圖8為本發明實施例提供的另一種像素電路的結構示意圖；圖9為本發明實施例提供的另一種像素電路的結構示意圖；圖10為本發明實施例提供的另一種像素電路的結構示意圖；圖11為本發明實施例提供的一種像素電路的時序控制波形圖；圖12為本發明實施例提供的另一種像素電路的時序控制波形圖；圖13為本發明實施例提供的一種像素電路的在發光階段的仿真波形圖；圖14為本發明實施例提供的另一種像素電路的結構示意圖；圖15為本發明實施例提供的另一種像素電路的結構示意圖；圖16為本發明實施例提供的另一種像素電路的時序控制波形圖；圖17為本發明實施例提供的一種像素電路的驅動方法的流程圖；圖18為本發明實施例提供的另一種像素電路的驅動方法的流程圖；圖19為本發明實施例提供的另一種像素電路的驅動方法的流程圖；圖20為本發明實施例提供的一種顯示裝置的結構示意圖。

本發明要求在2022年5月30日提交大陸專利局、申請號為202210614763.X的大陸專利申請的優先權，該申請的全部內容通過引用結合在本發明中。

為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的圖式，對本發明實施例中的技術方案進行清楚、完整地描述。

需要說明的是，本發明的說明書和申請專利範圍及上述圖式中的術語“第一”、“第二”等是用於區別類似的對象，而不必用於描述特定的順序 或先後次序。應該理解這樣使用的數據在適當情況下可以互換，以便這裡描述的本發明的實施例能夠以除了在這裡圖式或描述的那些以外的順序實施。此外，術語“包括”和“具有”以及他們的任何變形，意圖在於覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限於清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對於這些過程、方法、產品或設備固有的其它步驟或單元。

背景技術所述，現有技術中的像素電路存在外部電源訊號複雜，像素電壓跨度大的問題，導致像素電路的可靠性降低。出現上述問題的原因在於，針對現有採用模擬數位混合驅動方式，像素電路中通常包括PWM(脈衝寬度調變，Pulse Width Modulation)驅動模組和PAM(脈衝幅度調變，Pulse Amplitude Modulation)驅動模組，其中，PWM驅動模組用於將模擬灰階電壓通過PWM調變轉換為控制PAM驅動模組產生驅動電流的開關時間，且PWM驅動模組與PAM驅動模組之間存在控制關係，也即PWM驅動模組需要控制PAM驅動模組。為了保證兩個模組各自的正常工作，需要對PWM驅動模組和PAM驅動模組的工作電壓以及驅動訊號分別單獨設置，且數據電壓與電源電壓之間存在大小關係，由此導致外部電源訊號較為複雜，整個像素電壓跨度較大。

針對上述問題，本發明實施例提供一種像素電路，以降低像素電壓跨度，提高像素電路的可靠性。圖1為本發明實施例提供的一種像素電路的結構示意圖，圖2為本發明實施例提供的另一種像素電路的結構示意圖，參考圖1和圖2，本發明實施例提供的像素電路包括發光時間控制模組10、電流控制模組20和發光模組30；發光時間控制模組10包括第一驅動模組106、耦合模組101和第一電壓寫入模組102，第一電壓寫入模組102用於傳輸固定電壓至第一驅動模組106的控制端，耦合模組101用於將第一數據電壓Vdata_t和掃頻訊號SWEEP耦合至第一驅動模組106的控制端；第一驅動模組106的第一端輸出控制電壓至電流控制模組20的控制端，以根據第一數據電壓Vdata_t和掃頻訊號SWEEP對電流控制模組20的控制端的電壓進行控制，以控制發光模組30的發光時間；電流控制模組20的輸出端與發光模組30連接，電流控制模組20用於根據控制端和輸入端的電壓驅動發光模組30在發光階段發光。

具體地，電流控制模組20和發光模組30連接在第一電源線和第二電源線之間，其中，第一電源線用於傳輸第一電源電壓VDD，第二電源線用於傳輸第二電源電壓VSS。電流控制模組20能夠在第一電源線和第二電源線之間的放電通路導通時產生驅動電流，驅動發光模組30發光。發光時間控制模組10的輸出端(即第一驅動模組106的第一端)與電流控制模組20的控制端連接，發光時間控制模組10根據第一數據電壓Vdata_t和掃頻訊號SWEEP控制其輸出端的電壓，從而控制電流控制模組20控制端的電壓，電流控制模組20根據其控制端的電壓控制第一電源線和第二電源線之間放電通路的導通狀態，進而實現控制發光模組30的發光時間的目的。

發光時間控制模組10包括第一驅動模組106，第一驅動模組106可以包括第一驅動電晶體MD1，第一驅動電晶體MD1包括閘極G1、第一極N1和第二極N2，第一驅動電晶體MD1的第二極N2可以接入第一電源電壓VDD(以下實施例均以第一驅動模組106包括第一驅動電晶體MD1為例進行說明，第一驅動電晶體MD1的閘極G1作為第一驅動模組106的控制端，第一驅動電晶體MD1的第一極N1作為第一驅動模組106的第一端，第一驅動電晶體MD1的第二極N2作為第一驅動模組106的第二端)。第一電壓寫入模組102與第一驅動電晶體MD1的閘極G1連接，用於將固定電壓V1傳輸至第一驅動電晶體MD1的閘極G1，其中固定電壓V1可以為高位準電壓，也可以為低位準電壓，可以根據發光時間控制模組10的具體電路結構和實際需求進行設置，並在寫入第一數據電壓Vdata_t之前保持第一驅動電晶體MD1處於截止狀態。耦合模組101與第一驅動電晶體MD1的閘極G1連接，第一電壓寫入模組102將固定電壓V1傳輸到第一驅動電晶體MD1的閘極G1，第一數據電壓Vdata_t被寫入到耦合模組101的第一端，耦合模組101兩端保持穩定的電壓差，第一驅動電晶體MD1仍處於截止狀態。此時，電流控制模組20可以根據其控制端的電壓狀態在發光階段產生驅動電流，驅動發光模組30發光。

掃頻訊號SWEEP用於在發光階段由高位準到低位準進行訊號掃描，或者由低位準到高位準進行訊號掃描，以控制發光時間控制模組10輸出端輸出的電壓，從而控制電流控制模組20控制端的電壓狀態，進而控制電流控制模組20的工作狀態(導通或關斷)，實現對發光模組30的發光時間進行控制。

在本實施例中，由於第一數據電壓Vdata_t寫入到耦合模組101的第一端，耦合模組101的輸出端為一恆定電壓(可以為上述固定電壓V1，也可以為其他能夠使得第一驅動電晶體MD1關斷的電壓)，因此耦合模組101的兩端存在電壓差。當掃頻訊號SWEEP進行訊號掃描時，由於掃頻訊號SWEEP的位準發生變化，在耦合模組101的耦合作用下，將其第一端的電壓變化量耦合至第二端(該耦合後的電壓不會使得第一驅動電晶體MD1導通)，因此，耦合模組101第二端的電壓與第一數據電壓Vdata_t相關聯。也即，第一數據電壓Vdata_t被耦合寫入至第一驅動電晶體MD1的閘極G1。這裡，由於第一數據電壓Vdata_t通過耦合模組101寫入至第一驅動電晶體MD1的閘極G1，對第一驅動電晶體MD1第二極N2接入的第一電源線上傳輸的第一電源電壓VDD的大小沒有要求，在第一數據電壓Vdata_t寫入至第一驅動電晶體MD1的閘極G1後，第一驅動電晶體MD1仍處於截止狀態，不會影響發光時間控制模組10輸出端的狀態。因此，在控制第一驅動電晶體MD1的導通狀態時，無需根據第一數據電壓Vdata_t設置第一電源電壓VDD的大小，換句話說，第一電源電壓VDD無需根據第一數據電壓Vdata_t的增大而增大，有利於降低像素電壓的跨壓(這裡的跨壓指的是像素電路中除了數據電壓以外的其他電壓訊號之間最大值和最小值的壓差)，進而各裝置受到的偏壓較小，能夠提高像素電路的可靠性。

本發明實施例提供的技術方案，通過電流控制模組產生驅動電流來驅動發光模組發光，並通過發光時間控制模組控制電流控制模組控制端的電壓，以控制電流控制模組的導通時間，進而控制發光模組的發光時間。相對於現有技術中為了保證各電晶體的正常通斷，各控制訊號需要根據相應的數據訊號進行設置，且數據電壓要大於電源電壓的技術方案，本發明實施例提供的技術方案通過耦合模組間接地將第一數據電壓寫入至第一驅動模組的控制端，使得第一驅動模組的導通狀態無需根據第一數據電壓的大小進行設置，第一數據電壓與第一驅動模組第二端接入的電源電壓(如，第一電源電壓)之間無電壓大小的要求，第一電源電壓VDD可以靈活設置，因此能夠降低像素電壓跨度，從而減小裝置受到的偏壓，有利於提高像素電路的可靠性。

圖3為本發明實施例提供的另一種像素電路的結構示意圖，在上述技術方案的基礎上，參考圖3，在本實施例中，耦合模組101的第一端與第一數據線DATA1連接，耦合模組101的輸出端與第一驅動電晶體MD1的閘極G1連接，第一數據電壓Vdata_t和掃頻訊號SWEEP共用第一數據線DATA1。

在本實施例中，第一數據線DATA1被配置為在電壓寫入階段，將第一數據電壓Vdata_t寫入至耦合模組101的第一端，耦合模組101用於在電壓歸一化階段，將第一數據電壓Vdata_t耦合至第一驅動電晶體MD1的閘極G1。也就是說，在電壓寫入階段，第一數據電壓Vdata_t僅是寫入到了耦合模組101的第一端，而耦合模組101的輸出端被寫入了固定電壓V1，從而耦合模組101的兩端存在電位差。在電壓歸一化階段，第一數據線DATA1上的電壓跳變至掃頻訊號SWEEP，由於耦合作用，耦合模組101將其第一端的電壓變化量耦合至第二端，也即，耦合模組101將其第一端包含有第一數據電壓Vdata_t的電壓耦合至第一驅動電晶體MD1的閘極G1，從而實現將第一數據電壓Vdata_t耦合至第一驅動電晶體MD1的閘極G1。

示例性地，如圖3所示，耦合模組101包括第一電容C1，第一電容C1的第一端作為耦合模組101的第一端，第一電容C1的第一端與第一數據線DATA1連接，第一電容C1的第二端與第一驅動電晶體MD1的閘極連接。

具體地，在本實施例中，像素電路的工作過程至少包括電壓寫入階段、電壓歸一化階段和發光階段。在電壓寫入階段，第一電壓寫入模組102先導通，第一驅動電晶體MD1的閘極G1被寫入固定電壓V1，第一驅動電晶體MD1截止，同時第一數據線DATA1上傳輸的第一數據電壓Vdata_t寫入第一電容C1的第一端，此時，第一電容C1兩端的壓差保持為固定電壓V1與第一數據電壓Vdata_t之差。之後進入電壓歸一化階段，第一數據線DATA1上的電壓由第一數據電壓Vdata_t跳變為掃頻訊號SWEEP，例如跳變至掃頻訊號SWEEP的高位準，其中，掃頻訊號SWEEP的位準大於或等於第一數據電壓Vdata_t的最大值。第一電容C1的第一端的電位被拉高，由於第一電容C1的耦合作用，第一驅動電晶體MD1的閘極電位變化為固定電壓V1與第一電容C1第一端電壓變化量之和，也即第一數據電壓Vdata_t被耦合至第一驅動電晶 體MD1的閘極G1。在發光階段，第一電源線、電流控制模組20、發光模組30和第二電源線之間的放電通路導通，電流控制模組20產生驅動電流，驅動發光模組發光。同時，掃頻訊號SWEEP由高位準向低位準逐漸變化，使得第一電容C1的第一端電位降低，則在第一電容C1的耦合作用下使得第一驅動電晶體MD1的閘極電位跟隨降低，當閘極電位下降至使得第一驅動電晶體MD1導通時，第一電源電壓VDD通過第一驅動電晶體MD1傳輸到發光時間控制模組10的輸出端，則電流控制模組20根據發光時間控制模組10輸出端輸出的電壓關斷，電流控制模組20不輸出驅動電流，發光模組30熄滅，從而控制發光模組30的發光時間。

在本實施例中，由於在第一數據電壓Vdata_t寫入至第一驅動電晶體MD1閘極G1之前，第一驅動電晶體MD1已經關斷，且第一數據電壓Vdata_t通過第一電容C1耦合寫入第一驅動電晶體MD1的閘極G1，因此第一數據電壓Vdata_t與第一電源電壓VDD之間不再有大小要求，也即，第一驅動電晶體MD1第二極N2接入的第一電源電壓VDD無需根據第一數據電壓Vdata_t的變化而變化。這樣一來，第一電源電壓VDD可以維持在較低的位準，從而能夠降低像素電路中的跨壓，有利於減小各電晶體或裝置的偏壓，進而降低裝置失效的可能性。

需要說明的是，在上述實施例中，第一數據電壓Vdata_t和掃頻訊號SWEEP是共用第一數據線DATA1的，當第一數據電壓Vdata_t寫入至耦合模組101後，第一數據線DATA1傳輸的電壓由第一數據電壓Vdata_t跳變為掃頻訊號SWEEP，能夠節省訊號線的數量，簡化電路結構。

當然，在其他實施例中，第一數據電壓Vdata_t和掃頻訊號SWEEP也可以是單獨設置的。圖4為本發明實施例提供的另一種像素電路的結構示意圖，參考圖4，耦合模組101的第一端與第一數據線DATA1連接，耦合模組101的第二端與掃頻訊號線SWEEP連接(這裡為方便描述，將各掃描訊號線與其輸出的掃描訊號採用同一標記進行表示)，耦合模組101的輸出端與第一驅動電晶體MD1的閘極G1連接。也即，在電壓寫入階段，第一數據線DATA1上傳輸第一數據電壓Vdata_t，並將第一數據電壓Vdata_t寫入至耦合模組101的第一端，而耦合模組101的輸出端被寫入了固定電壓V1；在電壓歸一化階段，第一數據線DATA1上傳輸的電壓被拉高，如拉高至掃頻訊號SWEEP的高位準，由於耦合作用，耦合模組101將其第一端的電壓變化量耦合至輸出端，從而將第一數據電壓Vdata_t耦合至第一驅動電晶體MD1的閘極G1。在發光階段，掃頻訊號線上傳輸掃頻訊號SWEEP，並將掃頻訊號SWEEP耦合寫入至耦合模組101的第二端，發光時間控制模組10根據掃頻訊號SWEEP控制電流控制模組20控制端的電壓，以控制發光時間。

示例性地，如圖4所示，所述耦合模組101包括第一電容C1和第二電容C2，所述第一電容C1的第一端作為耦合模組101的第一端與第一數據線DATA1連接，所述第一電容C1的第二端與所述第一驅動電晶體MD1的閘極G1連接，所述第二電容C2的第一端作為耦合模組101的第二端與掃頻訊號 線SWEEP連接，所述第二電容C2的第二端與所述第一驅動電晶體MD1的閘極G1連接。這裡，耦合模組101的工作過程可參考上述圖3中的相關描述，不再贅述。

在本實施例中，第一數據電壓Vdata_t和掃頻訊號SWEEP無論是共用同一條數據線，還是單獨設置，均不需要設置第一數據電壓Vdata_t和掃頻訊號SWEEP切換的開關元件，有利於簡化電路結構，降低系統成本。

應當理解，上述像素電路並不局限於某種特定的像素電路，只要適用於本發明實施例提供的技術方案進行控制的像素電路均屬於本發明的範圍。以下以具體的像素電路結構來進行說明，但本發明的發明構思並不局限以下具體的像素電路結構。

圖5為本發明實施例提供的另一種像素電路的結構示意圖，參考圖5，在上述各技術方案的基礎上，可選地，第一電壓寫入模組102包括第一開關電晶體M1，第一開關電晶體M1的閘極連接第一掃描訊號線S1，第一開關電晶體M1的第一極連接第一電源線，第一開關電晶體M1的第二極與第一驅動電晶體MD1的閘極G1連接。

具體地，第一電壓寫入模組102傳輸至第一驅動電晶體MD1閘極G1的固定電壓V1可以為第一電源線上傳輸的第一電源電壓VDD。在電壓寫入階段，第一開關電晶體M1響應第一掃描訊號線S1輸出的第一掃描訊號導通，第一驅動電晶體MD1的閘極G1被寫入第一電源電壓VDD，由於第一驅動電晶體MD1的第二極N2接入的電壓為第一電源電壓VDD，因此第一驅動電晶體MD1截止(這裡僅以第一驅動電晶體MD1為P通道電晶體為例進行說明，在其他實施例中，還可以為N通道電晶體)。同時第一數據電壓Vdata_t寫入至耦合模組101的第一端，此時，耦合模組101兩端的電壓差為VDD-Vdata_t。之後進入電壓歸一化階段，第一數據電壓Vdata_t跳變為掃頻訊號SWEEP的高位準，耦合模組101將其第一端的電壓變化量耦合至第一驅動電晶體MD1的閘極G1。在發光階段，電流控制模組20驅動發光模組30發光，同時掃頻訊號SWEEP由高位準到低位準逐漸變化進行訊號掃描，由耦合模組101的耦合作用，在掃頻訊號SWEEP降低的過程中，第一驅動電晶體MD1的閘極電位也逐漸降低，當第一驅動電晶體MD1的閘極G1與第二極N2之間的電壓差小於第一驅動電晶體MD1的閾值電壓時，第一驅動電晶體MD1導通，第一電源電壓VDD被傳輸到電流控制模組20的控制端，電流控制模組20關斷，發光模組30熄滅。

圖6為本發明實施例提供的另一種像素電路的結構示意圖，參考圖6，可選地，發光時間控制模組10還包括第一補償模組103，第一補償模組103連接於第一驅動電晶體MD1的第一極N1和閘極G1之間；第一電壓寫入模組102包括第一開關電晶體M1，第一補償模組103包括第二開關電晶體M2，第一開關電晶體M1的閘極連接第一掃描訊號線S1，第一開關電晶體M1的第一極連接第一初始化訊號線，第一開關電晶體M1的第二極與第一驅動電晶體MD1的閘極G1連接，第二開關電晶體M2的閘極連接第二掃描訊號線S2，第 二開關電晶體M2的第一極與第一驅動電晶體MD1的第一極N1連接，第二開關電晶體M2的第二極與第一驅動電晶體MD1的閘極G1連接，第一驅動電晶體MD1的第二極N2連接第一電源線。

具體地，相對於圖5所述像素電路，圖6所示像素電路結構增加了第一補償模組103，用於對第一驅動電晶體MD1進行閾值補償，以確保第一數據電壓Vdata_t轉換為時間控制訊號的準確性，提高對電流控制模組20控制的可靠性。這裡，第一電壓寫入模組102用於傳輸第一初始化訊號線上的第一初始化電壓Vinit1。

在電壓寫入階段，第一開關電晶體M1響應第一掃描訊號線S1輸出的第一掃描訊號導通，將第一初始化電壓Vinit1傳輸到第一驅動電晶體MD1的閘極G1，對第一驅動電晶體MD1的閘極電位進行初始化，防止上一幀畫面的殘留電壓影響本幀的發光，此時，第一驅動電晶體MD1處於導通狀態。之後，第二開關電晶體M2響應第二掃描訊號線S2輸出的第二掃描訊號導通，第一電源電壓VDD通過第一驅動電晶體MD1和第二開關電晶體M2寫入至第一驅動電晶體MD1的閘極，當第一驅動電晶體MD1的閘極電位為VDD+Vth1時，第一驅動電晶體MD1截止，其中，Vth1為第一驅動電晶體MD1的閾值電壓。在補償結束後，第一驅動電晶體MD1的閘極G1形成一穩定電位(即VDD+Vth1)。與此同時，第一數據電壓Vdata_t寫入至耦合模組101的第一端，耦合模組101兩端的電壓差為VDD+Vth1-Vdata_t。

在第一數據電壓Vdata_t寫入完成後，進入電壓歸一化階段，第一數據電壓Vdata_t跳變為掃頻訊號SWEEP，並保持在掃頻訊號SWEEP的高位準，其中掃頻訊號SWEEP的高位準大於或等於第一數據電壓Vdata_t的最大值。此時，第一驅動電晶體MD1的閘極G1處的電壓為Vdata’+VDD+Vth1-Vdata_t，Vdata’為掃頻訊號SWEEP的高位準。

本實施例中，在像素電路正常工作的過程中，第一數據電壓Vdata_t的低電壓對應高灰階，第一數據電壓Vdata_t越小，第一驅動電晶體MD1的閘極電位越高，在掃頻訊號SWEEP的掃描頻率一定情況下，發光模組30的發光時間就越長，顯示灰階就越高。因此通過耦合方式將第一數據電壓Vdata_t寫入第一驅動電晶體MD1的閘極G1，並在電壓歸一化階段將第一數據電壓Vdata_t拉高，由於第一數據電壓Vdata_t的低位準對應高灰階，則第一數據電壓Vdata_t的可用電壓範圍大，色階數多，有利於灰階的展開。

在發光階段，電流控制模組20產生驅動電流驅動發光模組30發光。掃頻訊號SWEEP由高位準向低位準逐漸變化，由於耦合模組101的耦合作用，在掃頻訊號SWEEP降低的過程中，第一驅動電晶體MD1的閘極電位也逐漸降低，當第一驅動電晶體MD1的閘極G1與第二極N2之間的電壓差小於第一驅動電晶體MD1的閾值電壓時，第一驅動電晶體MD1導通，第一電源電壓VDD被傳輸到電流控制模組20的控制端，電流控制模組20關斷，發光模組30熄滅。

進一步地，電流控制模組20可以為PAM模組，用於根據對應的數據電壓產生驅動電流，發光時間控制模組10輸出端輸出的電壓可以直接控制PAM模組，從而控制PAM模組的工作狀態。圖7為本發明實施例提供的另一種像素電路的結構示意圖，參考圖7，在上述實施例的基礎上，發光時間控制模組10還包括第一發光控制模組104，電流控制模組20包括第二發光控制模組201和第二驅動模組202，第一發光控制模組104的第二端作為發光時間控制模組10的輸出端，第二驅動模組202的控制端作為電流控制模組20的控制端，第一發光控制模組104的第二端與第二驅動模組202的控制端連接，第一發光控制模組104的第一端與第一驅動模組的第一端連接，第一發光控制模組104的控制端與第一發光控制訊號線EM1連接。

具體地，第一發光控制模組104包括第三開關電晶體M3，第二發光控制模組201包括第四開關電晶體M4，第二驅動模組202包括第二驅動電晶體MD2和第二電壓寫入模組210，其中，第二驅動電晶體MD2的閘極G2作為第二驅動模組202的控制端，第一驅動電晶體MD1和第二驅動電晶體MD2之間存在電連接關係。第三開關電晶體M3的閘極連接第一發光控制訊號線EM1，第三開關電晶體M3的第一極與第一驅動電晶體MD1的第一極N1連接，第三開關電晶體M3的第二極與第二驅動電晶體MD2的閘極G2連接，第二驅動電晶體MD2連接於第四開關電晶體M4的第二極和發光模組30之間，第四開關電晶體M4的第一極連接第一電源線，第四開關電晶體M4的閘極連接第二發光控制訊號線EM2，第二電壓寫入模組210用於在電壓寫入階段將第二數據電壓Vdata_I傳輸至第二驅動電晶體MD2的閘極G2。在發光階段，第四開關電晶體M4響應第二發光控制訊號線EM2輸出的第二發光控制訊號導通，第二驅動電晶體MD2在第二數據電壓Vdata_I和第一電源電壓VDD的作用下產生驅動電流，驅動發光模組30發光。同時，第三開關電晶體M3響應第一發光控制訊號線EM1輸出的第一發光控制訊號導通，在掃頻訊號SWEEP的掃描過程中，當第一驅動電晶體MD1的閘極電壓降低到能夠導通第一驅動電晶體MD1時，第一電源電壓VDD傳輸到第二驅動電晶體MD2的閘極G2，第二驅動電晶體MD2的閘極電位被拉高，第二驅動電晶體MD2截止，從而無法輸出驅動電流，發光模組30熄滅。

作為本實施例提供的一種優選實施方式，還可以以第一驅動電晶體MD1的第一極N1作為發光時間控制模組10的輸出端，圖8為本發明實施例提供的另一種像素電路的結構示意圖，參考圖8，發光時間控制模組10還包括第一發光控制模組104，電流控制模組20包括第二發光控制模組201和第二驅動模組202，第二發光控制模組201的控制端作為電流控制模組20的控制端與第一驅動電晶體MD1的第一極N1連接，第一發光控制模組104用於在復位階段控制第二發光控制模組201導通；第二驅動模組202包括第二驅動電晶體MD2和第二電壓寫入模組210，第二驅動電晶體MD2的第一極與第二發光控制模組201的輸出端連接，第二發光控制模組201的輸入端連接第一電源線，第二電壓寫入模組210用於將第二數據電壓Vdata_I傳輸至第二驅動電晶體 MD2的閘極G2，第二驅動電晶體MD2用於根據閘極G2和第一極的電壓驅動發光模組30發光。

其中，第二驅動模組202的工作原理可參考上述相關描述，在此不再贅述。第一驅動電晶體MD1的第一極N1作為發光時間控制模組10的輸出端輸出控制電壓至第二發光控制模組201的控制端，以控制第二發光控制模組201的導通狀態，從而控制第二驅動模組202的放電通路，進而控制發光模組30的發光時間。

具體地，第一發光控制模組104包括第三開關電晶體M3，第二發光控制模組201包括第四開關電晶體M4；第三開關電晶體M3的閘極連接第三掃描訊號線S3，第三開關電晶體M3的第一極連接復位訊號線，第三開關電晶體M3的第二極與第一驅動電晶體MD1的第一極N1連接，第四開關電晶體M4的閘極與第一驅動電晶體MD1的第一極N1連接，第四開關電晶體M4的第一極連接第一電源線，第四開關電晶體M4的第二極與第二驅動電晶體MD2的第一極連接，第二驅動電晶體MD2的第二極連接至發光模組30。當第一數據電壓Vdata_t耦合寫入至第一驅動電晶體MD1的閘極G1後，進入復位階段，第三開關電晶體M3響應第三掃描訊號線S3上傳輸的第三掃描訊號導通，將復位電壓Vset傳輸到第一驅動電晶體MD1的第一極N1(此時，第一驅動電晶體MD1處於截止狀態)，也即第四開關電晶體M4的閘極電壓為復位電壓Vset，第四開關電晶體M4導通，第二驅動電晶體MD2驅動發光模組30發光。這裡，復位電壓Vset可以與第一初始化電壓Vinit1相等，也可以與第一初始化電壓Vinit1不相等，可根據實際情況進行設置。

在發光階段，掃頻訊號SWEEP由高位準逐漸變化至低位準，由於耦合模組101的耦合作用，使得第一驅動電晶體MD1的閘極電位降低，直到第一驅動電晶體MD1導通，則第一電源電壓VDD傳輸至第四開關電晶體M4的閘極，使得第四開關電晶體M4截止。第二驅動電晶體MD2的放電通路關斷，發光模組30熄滅。

在本實施例中，發光時間控制模組10直接控制發光模組30的發光時間，而第二驅動模組202只負責控制驅動電流的大小，發光時間控制模組10和第二驅動模組202之間無直接的訊號控制關係，使得發光時間控制模組10和第二驅動模組202的工作電壓可以共用，從而能夠簡化外部驅動控制訊號和電壓訊號的複雜度。此外，由於第一驅動電晶體MD1的閘極G1與第二驅動電晶體MD2的閘極G2之間無直接電連接關係，第一驅動電晶體MD1的漏電流僅影響發光時間，而不會對驅動電流造成影響，因此能夠降低像素電路對漏電的敏感度。

圖9為本發明實施例提供的另一種像素電路的結構示意圖，參考圖9，在上述技術方案的基礎上，可選地，發光時間控制模組10還包括第三電壓寫入模組105，第三電壓寫入模組105連接於第一驅動電晶體MD1的第二極N2和第一電源線之間，以將第一電源線上的第一電源電壓VDD傳輸至第一驅動電晶體MD1的第二極N2。

其中，在第一驅動電晶體MD1的閘極G1和第二極N2之間存在開態電容，當第一驅動電晶體MD1的第二極N2直接連接第一電源線時，該開態電容也直接與第一電源線連接，在完成數據寫入後，該開態電容中會有電荷流過，從而影響第一驅動電晶體MD1閘極G1的充放電速率，導致對發光時間控制的精度降低，不利於灰階展開。通過設置第三電壓寫入模組105，能夠在數據寫入後將該開態電容置於浮空狀態，相當於在第一驅動電晶體MD1的閘極G1處無電容，不會對第一驅動電晶體MD1的充放電速率造成影響，能夠更好地控制發光模組30的發光時間。

具體地，如圖9所示，第三電壓寫入模組105包括第五開關電晶體M5和第六開關電晶體M6，第五開關電晶體M5的閘極與第二掃描訊號線S2連接，第五開關電晶體M5的第一極與第一電源線連接，第五開關電晶體M5的第二極與第一驅動電晶體MD1的第二極N2連接，第六開關電晶體M6的閘極與第三發光控制訊號線EM3連接，第六開關電晶體M6的第一極與第一電源線連接，第六開關電晶體M6的第二極與第一驅動電晶體MD1的第二極N2連接。

在本實施例中，第五開關電晶體M5和第二開關電晶體M2連接同一掃描訊號線，在電壓寫入階段，第五開關電晶體M5和第二開關電晶體M2同時導通，能夠對第一驅動電晶體MD1的閾值電壓進行補償。之後，第五開關電晶體M5和第二開關電晶體M2關斷，第一驅動電晶體MD1第二極N2與第一電源電壓VDD之間斷開連接，從耦合模組101側看，使得第一驅動電晶體MD1的閘極G1處不存在開態電容，從而不會影響第一驅動電晶體MD1的充放電速率。在發光階段，第六開關電晶體M6響應第三發光控制訊號線EM3輸出的第三發光控制訊號導通，將第一電源電壓VDD傳輸至第一驅動電晶體MD1的第二極N2，以使得在第一驅動電晶體MD1導通時，將第一電源電壓VDD傳輸至第四開關電晶體M4的閘極，控制第四開關電晶體M4關斷，進而控制發光模組30熄滅。

圖10為本發明實施例提供的另一種像素電路的結構示意圖，參考圖10，在上述各技術方案的基礎上，可選地，第二驅動模組202還包括存儲模組250、第二補償模組220、初始化模組230和第三發光控制模組240，存儲模組250包括第三電容C3，第二電壓寫入模組210包括第七開關電晶體M7，第二補償模組220包括第八開關電晶體M8，初始化模組230包括第九開關電晶體M9，第三發光控制模組240包括第十開關電晶體M10；第三電容C3連接於第二驅動電晶體MD2的閘極G2和第一電源線之間，第七開關電晶體M7的閘極和第八開關電晶體M8的閘極均與第四掃描訊號線S4連接，第七開關電晶體M7的第一極與第二數據線DATA2連接，第七開關電晶體M7的第二極與第二驅動電晶體MD2的第一極連接，第八開關電晶體M8的第一極與第二驅動電晶體MD2的閘極G2連接，第八開關電晶體M8的第二極與第二驅動電晶體MD2的第二極連接；第九開關電晶體M9的閘極與第五掃描訊號線S5連接，第九開關電晶體M9的第一極與第二初始化訊號線連接，第九開關電晶體M9 的第二極與第二驅動電晶體MD2的閘極G2連接；第十開關電晶體M10的閘極與第四發光控制訊號線EM4連接，第十開關電晶體M10的第一極與第二驅動電晶體MD2的第二極連接，第十開關電晶體M10的第二極與發光模組30的第一端連接，發光模組30的第二端與第二電源線連接。

其中，第二補償模組220能夠對第二驅動電晶體MD2的閾值電壓進行補償，以提高第二驅動電晶體MD2產生驅動電流的均勻性。初始化模組230用於在初始化階段對第二驅動電晶體MD2的閘極電壓進行初始化，以減小上一顯示幀的殘留電壓對當前幀的顯示產生影響。

圖11為本發明實施例提供的一種像素電路的時序控制波形圖，可適用於圖10所示的像素電路。結合圖10和圖11，以所有電晶體均為P型電晶體為例進行說明，本發明實施例提供的像素電路的工作過程至少包括電壓寫入階段T1、電壓歸一化階段T2、復位階段T3和發光階段T4，其中，電壓寫入階段T1包括多個子階段。

在第一子階段t1(對應初始化階段)，第五掃描訊號線S5被配置為傳輸低位準的第五掃描訊號，第一掃描訊號線S1被配置為傳輸高位準的第一掃描訊號，第四掃描訊號線S4被配置為傳輸高位準的第四掃描訊號，第二掃描訊號線S2被配置為傳輸高位準的第二掃描訊號，第三掃描訊號線S3被配置為傳輸高位準的第三掃描訊號，第三發光控制訊號線EM3被配置為傳輸高位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸高位準的第四發光控制訊號。則第九開關電晶體M9導通，其餘開關電晶體均關斷，第二初始化訊號線上傳輸的第二初始化電壓Vinit2寫入到第二驅動電晶體MD2的閘極G2，實現對第二驅動電晶體MD2的閘極電位的初始化。

在第二子階段t2(對應第二電壓寫入階段)，第五掃描訊號線S5被配置為傳輸高位準的第五掃描訊號，第一掃描訊號線S1被配置為傳輸低位準的第一掃描訊號，第四掃描訊號線S4被配置為傳輸低位準的第四掃描訊號，第二掃描訊號線S2被配置為傳輸高位準的第二掃描訊號，第三掃描訊號線S3被配置為傳輸高位準的第三掃描訊號，第三發光控制訊號線EM3被配置為傳輸高位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸高位準的第四發光控制訊號。則第一開關電晶體M1、第七開關電晶體M7和第八開關電晶體M8導通，其餘開關電晶體截止，第二數據電壓Vdata_I通過第七開關電晶體M7、第二驅動電晶體MD2和第八開關電晶體M8寫入到第二驅動電晶體MD2的閘極G2，第二驅動電晶體MD2的閘極電位為Vdata_I+Vth2，並存儲在第三電容C3上，其中Vth2為第二驅動電晶體MD2的閾值電壓，實現對第二驅動電晶體MD2的閾值補償。同時，第一初始化訊號線上傳輸的第一初始化電壓Vinit1通過第一開關電晶體M1寫入到第一驅動電晶體MD1的閘極G1，實現對第一驅動電晶體MD1閘極電位的初始化。

在第三子階段t3(對應第一電壓寫入階段)，第五掃描訊號線S5被配置為傳輸高位準的第五掃描訊號，第一掃描訊號線S1被配置為傳輸高位準的第一掃描訊號，第四掃描訊號線S4被配置為傳輸高位準的第四掃描訊 號，第二掃描訊號線S2被配置為傳輸低位準的第二掃描訊號，第三掃描訊號線S3被配置為傳輸高位準的第三掃描訊號，第三發光控制訊號線EM3被配置為傳輸高位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸高位準的第四發光控制訊號。則第二開關電晶體M2和第五開關電晶體M5導通，第一電源電壓VDD對第一驅動電晶體MD1的閘極G1進行充電，直到第一驅動電晶體MD1的閘極電壓為VDD+Vth1，第一驅動電晶體MD1截止，第一驅動電晶體MD1的閘極電位穩定在VDD+Vth1，實現對第一驅動電晶體MD1的閾值補償。同時第一數據線上傳輸的第一數據電壓Vdata_t寫入到第一電容C1的第一端(僅以耦合模組101包括第一電容C1為例進行說明)，此時，第一電容C1兩端的電壓差為VDD+Vth1-Vdata_t。

在第四子階段t4，其餘各行子像素逐行進行第一子階段t1、第二子階段t2和第三子階段t3，完成全部像素行的數據寫入。

在電壓歸一化階段T2，第一數據線上傳輸的第一數據電壓Vdata_t跳變為掃頻訊號SWEEP的高位準SWEEP-H。在本實施例中，掃頻訊號SWEEP的高位準SWEEP-H大於等於第一數據電壓Vdata_t的最大值，例如，SWEEP-H=Vdata’。第一電容C1第一端的電壓由Vdata_t拉高至Vdata’，則第一電容C1第二端的電壓為Vdata’+VDD+Vth1-Vdata_t，第一數據電壓Vdata_t被寫入至第一驅動電晶體MD1的閘極G1。這裡，由於第五開關電晶體M5和第六開關電晶體M6均關斷，則第一驅動電晶體MD1的閘極G1和第二極N2之間無開態電容，不會影響第一驅動電晶體MD1的充放電速率，能夠保證第一驅動電晶體MD1閘極電壓的準確性。

在復位階段T3，第五掃描訊號線S5被配置為傳輸高位準的第五掃描訊號，第一掃描訊號線S1被配置為傳輸高位準的第一掃描訊號，第四掃描訊號線S4被配置為傳輸高位準的第四掃描訊號，第二掃描訊號線S2被配置為傳輸高位準的第二掃描訊號，第三掃描訊號線S3被配置為傳輸低位準的第三掃描訊號，第三發光控制訊號線EM3被配置為傳輸高位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸高位準的第四發光控制訊號。則第三開關電晶體M3導通，其餘開關電晶體均截止，復位電壓Vset寫入到第四開關電晶體M4的閘極和第四電容C4，第四開關電晶體M4導通，第一電源電壓VDD傳輸到第二驅動電晶體MD2的第一極。

在發光階段T4，第五掃描訊號線S5被配置為傳輸高位準的第五掃描訊號，第一掃描訊號線S1被配置為傳輸高位準的第一掃描訊號，第四掃描訊號線S4被配置為傳輸高位準的第四掃描訊號，第二掃描訊號線S2被配置為傳輸高位準的第二掃描訊號，第三掃描訊號線S3被配置為傳輸高位準的第三掃描訊號，第三發光控制訊號線EM3被配置為傳輸低位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸低位準的第四發光控制訊號。則第六開關電晶體M6和第十開關電晶體M10導通，第二驅動電晶體MD2根據第一電源電壓VDD和第二數據電壓Vdata_I(存儲在第三電容C3中)生產驅動電流，驅動發光模組30發光。驅動電流可以由下式表示：

其中，μ為第二驅動電晶體MD2的電子遷移率，Cox為第二驅動電晶體MD2單位面積的通道電容，W/L為第二驅動電晶體MD2的寬長比，Vth2為第二驅動電晶體MD2的閾值電壓。本實施例中，發光模組30可以包括OLED(有機發光二極體，Organic Light Emitting Diode)、Micro-LED(微型發光二極體)和Mini-LED(次毫米發光二極體)中的一個或多個。

同時，掃頻訊號SWEEP由高位準SWEEP-H向低位準SWEEP-L逐漸變化，由於第一電容C1的耦合作用，使得第一驅動電晶體MD1的閘極電位同步變化。當掃頻訊號降低使得第一驅動電晶體MD1的閘極電位VG1滿足VG1-VDD=Vth1時，第一驅動電晶體MD1導通，第一電源電壓VDD通過第六開關電晶體M6、第一驅動電晶體MD1傳輸到第四開關電晶體M4的閘極，控制第四開關電晶體M4截止，第四電容C4用於保持第四開關電晶體M4的閘極電位。因此，第二驅動電晶體MD2的第一極與第一電源線斷開連接，驅動電流為零，發光模組30熄滅，實現對發光時間的控制。

需要說明的是，在本實施例中，第一掃描訊號線S1和第四掃描訊號線S4可以共用同一掃描訊號線，以節省訊號線的數量。

可選地，本實施例提供的技術方案還可以在一幀內實現一次數據寫入、多次發光的設定，有利於降低低灰階下畫面閃爍的問題。圖12為本發明實施例提供的另一種像素電路的時序控制波形圖，適用於圖10所示的像素電路。

在本實施例中，驅動電流的大小由第二數據電壓Vdata_I的大小決定，與第二驅動電晶體MD2的閾值電壓Vth2無關，有利於提高發光模組30的色度均一性。發光模組30的發光時間由第一數據電壓Vdata_t和掃頻訊號SWEEP決定。當掃頻訊號SWEEP為高位準時，發光模組30處於亮態，在掃頻訊號SWEEP由高位準向低位準掃描過程中，第一電容C1的第一極電壓逐漸減小，由於電容的耦合作用，使得第一驅動電晶體MD1的閘極電壓逐漸降低。當第一驅動電晶體MD1的閘極電位VG1滿足VG1-VDD=Vth1時，第一驅動電晶體MD1導通，第一電源電壓VDD傳輸到第四開關電晶體M4的閘極，從而使得第四開關電晶體M4關斷，發光模組30處於暗態。在這裡，一顯示幀的發光階段內，掃頻訊號SWEEP包括多個子訊號，每一子訊號對應一子發光階段，即在一顯示幀內，發光階段包括多個子發光階段，發光模組在每一子發光階段均包括亮態和暗態，掃頻訊號SWEEP的每一子訊號均重複上述操作過程，由此可以增大掃頻訊號SWEEP的斜率，提高發光模組30亮暗的切換速度，有利於改善低灰階下因發光模組由亮態到暗態的切換速度過慢導致的顯 示不佳的問題。其中，掃頻訊號SWEEP具體可以為鋸齒波、三角波等斜波訊號。

示例性地，圖13為本發明實施例提供的一種像素電路的在發光階段的仿真波形圖，參考圖13，掃頻訊號SWEEP從4V到-4V逐漸掃描變化，在掃頻訊號SWEEP下降過程中，第二驅動電晶體MD2逐漸關斷，驅動電流Id逐漸減小至0，發光模組30熄滅。在掃頻訊號SWEEP上升過程中，第二驅動電晶體MD2逐漸導通，驅動電流Id逐漸增大，驅動發光模組30正常發光。

圖14為本發明實施例提供的另一種像素電路的結構示意圖，其中，為了方便與本實施例提供的像素電路進行比較，圖14所示像素電路具體為在本實施例的基礎上採用現有的Vdata-t輸入方式得到的電路結構，不應理解為圖14的像素電路結構為現有技術。

圖14與圖10所示像素電路的區別在於，圖14採用Vdata-t直接寫入第一驅動電晶體MD1的閘極G1，且第一驅動電晶體MD1與第二驅動電晶體MD2之間存在電性連接，漏電流能夠從第一驅動電晶體MD1的閘極G1流到第二驅動電晶體MD2的閘極G2。表一為圖14所示像素電路和圖10所示像素電路所需電壓的對比結果，表二為圖14所示像素電路和圖10所示像素電路的訊號對比結果。需要注意的是，表一和表二中的“現有技術”指的是Vdata-t採用現有技術方式輸入的方案。

由表一和表二可知，圖14所示像素電路中像素跨壓為24V左右(各訊號源和電壓源中最大電壓為VGH訊號，最小電壓為EML訊號)，本實施例中像素跨壓為17V左右。相對於現有技術的訊號輸入方式，本實施例提供的技術方案能夠降低像素電壓的跨度，且能夠減少全域訊號Global的種類。因此，通過將發光時間控制模組10與第二驅動模組202單獨設置，二者之間無直接的電連接關係，使得驅動電流的大小由第二驅動模組202進行控制，發光時間由發光時間控制模組10進行控制。且通過電容耦合的方式將第一數據電壓Vdata_t寫入至第一驅動電晶體MD1的閘極G1，使得第一驅動電晶體MD1的導通狀態無需根據第一數據電壓Vdata_t的大小進行設置，第一電源電壓VDD可以靈活設置，能夠簡化訊號的種類(如可以簡化全域訊號Global的種類)，並且降低像素電壓的跨度。

進一步地，根據表一中的數據，圖14所示像素電路採用正壓驅動方式的電壓較高，導致S-IC(驅動芯片)需要使用較高耐壓的制程進行製備，加大系統成本。而本實施例的技術方案在正壓驅動和正負壓驅動下的電壓均較小，因此，本發明實施例提供的技術方案可以採用正壓驅動，能夠提高像素電路的轉換效率，驅動芯片採用常壓工藝製備即可，系統成本較低。繼續參考表二，圖14所示像素電路需要用到12組電壓源，而本實施例技術方案只需7組電壓源，大大減少了電壓源數量，且外部控制訊號數量較少，有利於簡化版圖設計難度。

可選地，圖15為本發明實施例提供的另一種像素電路的結構示意圖，並示意性地示出了第一驅動電晶體MD1與第二驅動電晶體MD2的閘極G2之間存在直接電連接關係的結構，圖16為本發明實施例提供的另一種像素電路的時序控制波形圖，可適用於圖15所示的像素電路。結合圖15和圖16，本發明實施例提供的像素電路的工作過程至少包括電壓寫入階段T1、電壓歸一化階段T2和發光階段T4，其中，電壓寫入階段T1包括多個子階段。

在第一子階段t1、第二子階段t2、第三子階段t3、第四子階段t4和電壓歸一化階段T2的具體工作過程與圖10所示像素電路的工作過程相同，在此不再贅述。

在發光階段T4，第一發光控制訊號線EM1被配置為傳輸低位準的第一發光控制訊號，第二發光控制訊號線EM2被配置為傳輸低位準的第二 發光控制訊號，第三發光控制訊號線EM3被配置為傳輸低位準的第三發光控制訊號，第四發光控制訊號線EM4被配置為傳輸低位準的第四發光控制訊號。則第六開關電晶體M6、第三開關電晶體M3、第四開關電晶體M4和第十開關電晶體M10導通，第二驅動電晶體MD2根據第一電源電壓VDD和第二數據電壓Vdata_I(存儲在第三電容C3中)生產驅動電流，驅動發光模組30發光。同時，掃頻訊號SWEEP由高位準SWEEP-H向低位準SWEEP-L逐漸變化，由於第一電容C1的耦合作用，使得第一驅動電晶體MD1的閘極電位同步變化。當掃頻訊號降低使得第一驅動電晶體MD1的閘極電位VG1滿足VG1-VDD=Vth1時，第一驅動電晶體MD1導通，第一電源電壓VDD通過第六開關電晶體M6、第一驅動電晶體MD1和第三開關電晶體M3傳輸到第二驅動電晶體MD2的閘極G2，將第二驅動電晶體MD2的閘極電位拉高，第二驅動電晶體MD2截止，驅動電流為零，發光模組30熄滅。

在本發明提供的任意一實施例中，第六開關電晶體M6的導通時長均可大於或等於第十開關電晶體M10的導通時長，有利於發光時間控制模組10對發光模組30的發光時間的精確控制。

在上述任意實施例中，由於第一數據電壓Vdata_t通過電容耦合方式寫入第一驅動電晶體MD1的閘極G1，因此第一數據電壓Vdata_t與第一電源電壓VDD之間不再有大小要求，也即，第一驅動電晶體MD1第二極N2接入的第一電源電壓VDD無需根據第一數據電壓Vdata_t的變化而變化，發光時間控制模組10正常工作時，與第一電源電壓VDD的大小無關。這樣一來，同一組第一數據電壓Vdata_t可以對應不同的第一電源電壓VDD，有利於提高像素電路對應電壓的靈活性。

本發明實施例還提供了一種像素電路的驅動方法，適用於上述任意實施例所提供的像素電路。結合圖1，像素電路包括發光時間控制模組10、電流控制模組20和發光模組30，發光時間控制模組10包括第一驅動模組106、耦合模組101和第一電壓寫入模組102，耦合模組101與第一驅動模組106的控制端連接，電流控制模組20的控制端與發光時間控制模組10的輸出端連接，電流控制模組20的輸出端與發光模組30連接。圖17為本發明實施例提供的一種像素電路的驅動方法的流程圖，該驅動方法包括：

步驟S110、在電壓寫入階段，控制第一電壓寫入模組將固定電壓傳輸至第一驅動模組的控制端，且控制第一數據電壓寫入至耦合模組。

步驟S120、在電壓歸一化階段，控制耦合模組將第一數據電壓耦合至第一驅動模組的控制端。

步驟S130、在發光階段，通過掃頻訊號控制第一驅動模組的控制端的電壓，進而控制電流控制模組控制端的電壓，以控制發光模組的發光時間。

本發明實施例提供的技術方案，通過電流控制模組產生驅動電流來驅動發光模組發光，並通過發光時間控制模組控制電流控制模組控制端的電壓，以控制電流控制模組的導通時間，進而控制發光模組的發光時間。相 對於現有技術中為了保證各電晶體的正常通斷，各控制訊號需要根據相應的數據訊號進行設置，且數據電壓要大於電源電壓的技術方案，本發明實施例提供的技術方案通過耦合模組間接地將第一數據電壓耦合至第一驅動電晶體的閘極，使得第一驅動電晶體的導通狀態無需根據第一數據電壓的大小進行設置，第一數據電壓與第一驅動電晶體第二極接入的電源電壓(如，第一電源電壓)之間無電壓大小的要求，第一電源電壓VDD可以靈活設置，因此能夠降低像素電壓跨度，從而減小裝置受到的偏壓，有利於提高像素電路的可靠性。

圖18為本發明實施例提供的另一種像素電路的驅動方法的流程圖，在上述技術方案的基礎上，本實施例提供的像素電路的驅動方法包括：

步驟S1101、在電壓寫入階段，控制第一電壓寫入模組將第一初始化訊號線上傳輸的初始化電壓寫入至第一驅動模組的控制端，之後控制第一補償模組對第一驅動模組的閾值電壓進行補償，並控制第一數據電壓寫入至耦合模組。

步驟S120、在電壓歸一化階段，控制耦合模組將第一數據電壓耦合至第一驅動模組的控制端。

步驟S210、在復位階段，控制第一發光控制模組將復位訊號線上傳輸的復位電壓寫入至第二發光控制模組的控制端。

步驟S1301、在發光階段，通過掃頻訊號控制第一驅動模組的控制端的電壓，進而控制第二發光控制模組的控制端的電壓，以控制發光模組的發光時間。

具體地，圖18所示的像素電路的驅動方法可適用於圖10所示的像素電路，其具體工作原理可參考上述各實施例的相關描述，同樣具備上述各實施例描述的相關有益效果，在此不再贅述。

圖19為本發明實施例提供的另一種像素電路的驅動方法的流程圖，在上述技術方案的基礎上，本實施例提供的像素電路的驅動方法包括：

步驟S1101、在電壓寫入階段，控制第一電壓寫入模組將第一初始化訊號線上傳輸的初始化電壓寫入至第一驅動模組的控制端，之後控制第一補償模組對第一驅動模組的閾值電壓進行補償，並控制第一數據電壓寫入至耦合模組。

步驟S120、在電壓歸一化階段，控制耦合模組將第一數據電壓耦合至第一驅動模組的控制端。

步驟S1302、在發光階段，通過掃頻訊號控制第一驅動模組的控制端的電壓，進而控制第二驅動模組的控制端的電壓，以控制發光模組的發光時間。

具體地，圖19所示的像素電路的驅動方法可適用於圖15所示的像素電路，其具體工作原理可參考上述各實施例的相關描述，同樣具備上述各實施例描述的相關有益效果，在此不再贅述。

可選地，本發明實施例還提供了一種顯示裝置，該顯示裝置包括本發明任意實施例所提供的像素電路，圖20為本發明實施例提供的一種顯示裝置1的結構示意圖，該顯示裝置1不僅可以為圖20所示的手機，也可以為平板、手機、手錶、可穿戴設備，以及車載顯示、相機顯示、電視和電腦螢幕等電子設備。由於該顯示裝置1包括本發明任意實施例所提供的像素電路，因此，本發明實施例提供的顯示裝置1也具備本發明任意實施例所描述的有益效果。

應該理解，可以使用上面所示的各種形式的流程，重新排序、增加或刪除步驟。例如，本發明中記載的各步驟可以並行地執行也可以順序地執行也可以不同的次序執行，只要能夠實現本發明的技術方案所期望的結果，本文在此不進行限制。

10:發光時間控制模組

20:電流控制模組

30:發光模組

101:耦合模組

102:第一電壓寫入模組

106:第一驅動模組

Vdata_t:第一數據電壓

SWEEP:掃頻訊號

VDD:第一電源電壓

VSS:第二電源電壓

V1:固定電壓

Claims (10)

1. 一種像素電路，包括：發光時間控制模組、電流控制模組和發光模組；所述發光時間控制模組包括第一驅動模組、耦合模組和第一電壓寫入模組，所述第一電壓寫入模組用於傳輸固定電壓至所述第一驅動模組的控制端，所述耦合模組用於將第一數據電壓和掃頻訊號耦合至所述第一驅動模組的控制端；所述第一驅動模組的第一端輸出控制電壓至所述電流控制模組的控制端，以根據所述第一數據電壓和所述掃頻訊號對所述電流控制模組的控制端的電壓進行控制，以控制所述發光模組的發光時間；所述電流控制模組的輸出端與所述發光模組連接，所述電流控制模組用於根據控制端和輸入端的電壓驅動所述發光模組在發光階段發光；其中，所述耦合模組的第一端與第一數據線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接，所述第一數據電壓和所述掃頻訊號共用所述第一數據線；或者，所述耦合模組的第一端與所述第一數據線連接，所述耦合模組的第二端與掃頻訊號線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接。
2. 如請求項1所述的像素電路，其中，所述耦合模組包括第一電容，所述第一電容的第一端作為所述耦合模組的第一端與所述第一數據線連接，所述第一電容的第二端與所述第一驅動模組的控制端連接；或者，所述耦合模組包括第一電容和第二電容，所述第一電容的第一端作為所述耦合模組的第一端與所述第一數據線連接，所述第一電容的第二端與所述第一驅動模組的控制端連接，所述第二電容的第一端作為所述耦合模組的第二端與所述掃頻訊號線連接，所述第二電容的第二端與所述第一驅動模組的控制端連接。
3. 如請求項1所述的像素電路，其中，所述發光時間控制模組還包括第一補償模組，所述第一補償模組連接於所述第一驅動模組的第一端和控制端之間；所述第一驅動模組包括第一驅動電晶體，所述第一驅動電晶體的閘極作為所述第一驅動模組的控制端，所述第一電壓寫入模組包括第一開關電晶體，所述第一補償模組包括第二開關電晶體，所述第一開關電晶體的閘極連接第一掃描訊號線，所述第一開關電晶體的第一極連接第一初始化訊號線，所述第 一開關電晶體的第二極與所述第一驅動電晶體的閘極連接，所述第二開關電晶體的閘極連接第二掃描訊號線，所述第二開關電晶體的第一極與所述第一驅動電晶體的第一極連接，所述第二開關電晶體的第二極與所述第一驅動電晶體的閘極連接，所述第一驅動電晶體的第二極連接第一電源線。
4. 如請求項1所述的像素電路，其中，所述第一驅動模組的第一端作為所述發光時間控制模組的輸出端，所述發光時間控制模組還包括第一發光控制模組，所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第二發光控制模組的控制端作為所述電流控制模組的控制端與所述第一驅動模組的第一端連接，所述第一發光控制模組用於在復位階段控制所述第二發光控制模組導通；所述第二驅動模組包括第二驅動電晶體和第二電壓寫入模組，所述第二驅動電晶體的第一極與所述第二發光控制模組的輸出端連接，所述第二發光控制模組的輸入端連接第一電源線，所述第二電壓寫入模組用於將第二數據電壓傳輸至所述第二驅動電晶體的閘極，所述第二驅動電晶體用於根據閘極和第一極的電壓驅動所述發光模組發光。
5. 如請求項1所述的像素電路，其中，所述發光時間控制模組還包括第一發光控制模組，所述電流控制模組包括第二發光控制模組和第二驅動模組，所述第一發光控制模組的第二端作為所述發光時間控制模組的輸出端，所述第二驅動模組的控制端作為所述電流控制模組的控制端，所述第一發光控制模組的第二端與所述第二驅動模組的控制端連接，所述第一發光控制模組的第一端與所述第一驅動模組的第一端連接；所述第一發光控制模組包括第三開關電晶體，所述第二發光控制模組包括第四開關電晶體，所述第二驅動模組包括第二驅動電晶體和第二電壓寫入模組，所述第三開關電晶體的閘極連接第一發光控制訊號線，所述第三開關電晶體的第一極與所述第一驅動模組的第一端連接，所述第三開關電晶體的第二極與所述第二驅動電晶體的閘極連接，所述第二驅動電晶體連接於所述第四開關電晶體的第二極和所述發光模組之間，所述第四開關電晶體的第一極連接第一電源線，所述第四開關電晶體的閘極連接第二發光控制訊號線，所述第二電壓寫入模組用於將第二數據電壓傳輸至所述第二驅動電晶體的閘極。
6. 如請求項1所述的像素電路，其中，所述發光時間控制模組還包括第三電壓寫入模組，所述第三電壓寫入模組連接於所述第一驅動模組的第二端和第一電源線之間，以將所述第一電源線上的第一電源電壓傳輸至所述第一驅動模組的第二端； 所述第三電壓寫入模組包括第五開關電晶體和第六開關電晶體，所述第五開關電晶體的閘極與第二掃描訊號線連接，所述第五開關電晶體的第一極與所述第一電源線連接，所述第五開關電晶體的第二極與所述第一驅動模組的第二端連接，所述第六開關電晶體的閘極與第三發光控制訊號線連接，所述第六開關電晶體的第一極與所述第一電源線連接，所述第六開關電晶體的第二極與所述第一驅動模組的第二端連接。
7. 如請求項5所述的像素電路，其中，所述第二驅動模組還包括存儲模組、第二補償模組、初始化模組和第三發光控制模組，所述存儲模組包括第三電容，所述第二電壓寫入模組包括第七開關電晶體，所述第二補償模組包括第八開關電晶體，所述初始化模組包括第九開關電晶體，所述第三發光控制模組包括第十開關電晶體；所述第三電容連接於所述第二驅動電晶體的閘極和所述第一電源線之間，所述第七開關電晶體的閘極和所述第八開關電晶體的閘極均與第四掃描訊號線連接，所述第七開關電晶體的第一極與第二數據線連接，所述第七開關電晶體的第二極與所述第二驅動電晶體的第一極連接，所述第八開關電晶體的第一極與所述第二驅動電晶體的閘極連接，所述第八開關電晶體的第二極與所述第二驅動電晶體的第二極連接；所述第九開關電晶體的閘極與第五掃描訊號線連接，所述第九開關電晶體的第一極與第二初始化訊號線連接，所述第九開關電晶體的第二極與所述第二驅動電晶體的閘極連接；所述第十開關電晶體的閘極與第四發光控制訊號線連接，所述第十開關電晶體的第一極與所述第二驅動電晶體的第二極連接，所述第十開關電晶體的第二極與所述發光模組的第一端連接，所述發光模組的第二端與第二電源線連接。
8. 如請求項7所述的像素電路，其中，所述第一電壓寫入模組的控制端連接第一掃描訊號線，當所述第一發光控制模組連接第三掃描訊號線時，所述第一掃描訊號線、所述第三掃描訊號線、所述第四掃描訊號線、所述第五掃描訊號線和所述第四發光控制訊號線被配置為傳輸驅動訊號以滿足：在初始化階段，所述初始化模組導通；在第二電壓寫入階段，所述第一電壓寫入模組、所述第二電壓寫入模組和所述第二補償模組導通；在第一電壓寫入階段，所述第一數據電壓寫入至所述耦合模組的第一端；在復位階段，所述第一發光控制模組和所述第二發光控制模組導通；在發光階段，所述第三發光控制模組導通；或者， 當所述第一發光控制模組連接第一發光控制訊號線時，所述第一掃描訊號線、所述第一發光控制訊號線、所述第四掃描訊號線、所述第五掃描訊號線、所述第二發光控制訊號線和所述第四發光控制訊號線被配置為傳輸驅動訊號以滿足：在初始化階段，所述初始化模組導通；在第二電壓寫入階段，所述第一電壓寫入模組、所述第二電壓寫入模組和所述第二補償模組導通；在第一電壓寫入階段，所述第一數據電壓寫入至所述耦合模組的第一端；在發光階段，所述第一發光控制模組、所述第二發光控制模組和所述第三發光控制模組導通。
9. 一種像素電路的驅動方法，所述像素電路包括發光時間控制模組、電流控制模組和發光模組，所述發光時間控制模組包括第一驅動模組、耦合模組和第一電壓寫入模組，所述耦合模組與所述第一驅動模組的控制端連接，所述電流控制模組的控制端與所述發光時間控制模組的輸出端連接，所述電流控制模組的輸出端與所述發光模組連接；其中，所述耦合模組的第一端與第一數據線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接，所述第一數據電壓和所述掃頻訊號共用所述第一數據線；或者，所述耦合模組的第一端與所述第一數據線連接，所述耦合模組的第二端與掃頻訊號線連接，所述耦合模組的輸出端與所述第一驅動模組的控制端連接；所述像素電路的驅動方法包括：在電壓寫入階段，控制所述第一電壓寫入模組將固定電壓傳輸至所述第一驅動模組的控制端，且控制第一數據電壓寫入至所述耦合模組；在電壓歸一化階段，控制所述耦合模組將所述第一數據電壓耦合至所述第一驅動模組的控制端；在發光階段，通過掃頻訊號控制所述第一驅動模組的控制端的電壓，進而控制所述電流控制模組控制端的電壓，以控制所述發光模組的發光時間。
10. 一種顯示裝置，包括如請求項1至8任一項所述的像素電路。

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