JP5738270B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関し、特に電流駆動型の発光素子を用いた表示装置に関する。

電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置としての実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。

有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。

一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。

アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、走査線数が増大してもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。

例えば特許文献１には、アクティブマトリクス型の有機ＥＬ表示装置における画素部の回路構成及びその駆動方法が開示されている。

国際公開第２０１０／０４１４２６号

しかしながら、上記特許文献１の画素回路を用い、表示領域を上下に分割して、駆動トランジスタの電気特性の変動による残像を解消するためのリセット期間を設けつつ線順次駆動を行なった場合、以下に説明する課題がある。

具体的には、特許文献１の画素回路を用いて、大型のパネルの表示領域を上下に分割して、リセット期間を設けつつ線順次駆動を行なった場合、表示タイミングのずれにより表示領域の分割線がどうしても視認されてしまうという課題がある。例えば、図１１に示すように、上下分割線上で途切れて見えてしまう。この分割線は、表示対象物としての白の縦バーを左右方向にスクロールした場合に顕著に現れる。

そこで、上記課題に鑑み、本発明は、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る表示装置は、第１の表示部及び第２の表示部で構成される表示部と、前記第１の表示部及び前記第２の表示部を駆動する駆動部とを具備し、前記第１の表示部及び前記第２の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第１電源線及び第２電源線とを備え、前記発光画素の各々は、一方の電極が前記第２電源線に接続された発光素子と、ソース電極が前記発光素子に接続され、ドレイン電極が前記第１電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された第１のキャパシタと、ゲート電極が前記走査線に接続され、所定の参照電位を供給する第１の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第１スイッチングトランジスタと、ゲート電極が前記走査線に接続され、前記データ線と前記第１のキャパシタの他方の電極との導通及び非導通を切り替える第２スイッチングトランジスタと、ゲート電極が前記制御線に接続され、前記第１のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第３スイッチングトランジスタと、一方の電極が前記第１のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第２の参照電位線に接続された第２のキャパシタと、を備え、前記駆動部は、前記走査線を介して前記第１の表示部及び前記第２の表示部の全ての発光画素における前記第１スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、前記制御線を介して、前記全ての発光画素における前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う。

本発明によれば、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を実現することができる。

図１は、本発明の表示装置の電気的な構成を示すブロック図である。 図２は、本発明の実施の形態に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。 図３Ａは、本発明の実施の形態に係る表示装置の制御方法の動作タイミングチャートの一例である。 図３Ｂは、本発明の実施の形態に係る表示装置の制御方法の動作タイミングチャートの別の一例である。 図４は、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートの一例である。 図５Ａは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｂは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｃは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｄは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｅは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｆは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｇは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｈは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｉは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｊは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｋは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｌは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｍは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図５Ｎは、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートを説明するための図である。 図６は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。 図７は、駆動トランジスタに蓄積された電荷を模式的に示す図である。 図８は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。 図９は、本発明の表示装置の効果を示すための図である。 図１０は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。 図１１は、本発明の課題を説明するための図である。

本発明の一態様に係る表示装置は、第１の表示部及び第２の表示部で構成される表示部と、前記第１の表示部及び前記第２の表示部を駆動する駆動部とを具備し、前記第１の表示部及び前記第２の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第１電源線及び第２電源線とを備え、前記発光画素の各々は、一方の電極が前記第２電源線に接続された発光素子と、ソース電極が前記発光素子に接続され、ドレイン電極が前記第１電源線に接続された駆動トランジスタと、一方の電極が前記駆動トランジスタのゲート電極に接続された第１のキャパシタと、ゲート電極が前記走査線に接続され、所定の参照電位を供給する第１の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第１スイッチングトランジスタと、ゲート電極が前記走査線に接続され、前記データ線と前記第１のキャパシタの他方の電極との導通及び非導通を切り替える第２スイッチングトランジスタと、ゲート電極が前記制御線に接続され、前記第１のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第３スイッチングトランジスタと、一方の電極が前記第１のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第２の参照電位線に接続された第２のキャパシタと、を備え、前記駆動部は、前記走査線を介して前記第１の表示部及び前記第２の表示部の全ての発光画素における前記第１スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、前記制御線を介して、前記全ての発光画素における前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う。

本態様によれば、上下分割駆動を行なう表示装置において、表示部を一括発光・一括消光することにより、順次発光を行った場合における上下分割線上で途切れて見えてしまうという問題（白の縦バーを左右方向にスクロールした場合に顕著に現れる）を解消する。また、リセット期間を十分に確保することができ、駆動トランジスタの電気特性変動による残像を解消することができる。

ここで、前記非表示期間には、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記制御線を介して、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記第３スイッチングトランジスタを非導通とし、かつ、前記走査線によって前記第１スイッチングトランジスタを導通させることで、前記第２電源線より前記発光素子を介して一定の電位が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することによって開始し、前記駆動部が、前記制御線を介して前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧を印加することによって終了するとしてもよい。

また、前記非表示期間には、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、前記リセット期間は、前記駆動部が、前記データ線にリセット電圧を供給すると共に、前記走査線を介して前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタを導通させることで、前記リセット電圧が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位が印加されることによって開始し、前記駆動部が、前記制御線を介して前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧が印加されることによって終了するとしてもよい。

また、前記非表示期間には、前記全ての発光画素における前記第３スイッチングトランジスタが非導通である状態で、前記第１の表示部及び前記第２の表示部のそれぞれにおける全ての前記発光画素の前記第１のキャパシタそれぞれに、信号電圧を保持させる信号電圧書込期間が含まれ、前記信号電圧書込期間では、前記駆動部が、前記第１の表示部及び前記第２の表示部のそれぞれにおける前記発光画素の対応する行に配置された前記走査線を介して、対応する第１スイッチングトランジスタ及び前記第２スイッチングトランジスタを導通させ、かつ、対応する前記データ線から伝達される信号電圧を、対応する前記第１のキャパシタに保持させることにより、前記全ての発光画素における前記第１のキャパシタは前記信号電圧を保持するとしてもよい。

また、前記信号電圧書込期間は、前記駆動部により、前記リセット期間の少なくとも一部と重なるように制御されるとしてもよい。

また、前記信号電圧書込期間は、前記駆動部により、前記リセット期間に含まれるように制御されるとしてもよい。

以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。

（実施の形態）
以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の表示装置の電気的な構成を示すブロック図である。図２は、本発明の実施の形態に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。ここで、図２では、複数の発光画素１０のうちの１つの発光画素１０についての回路構成及びその周辺回路との接続を示している。

図１に示すように表示装置１は、制御回路２と、メモリ３と、走査線駆動回路４と、信号線駆動回路５ａと、信号線駆動回路５ｂと、表示部６とを備える。また、表示部６は、上部表示部６ａと下部表示部６ｂとで構成され、表示部６の上部にある信号線駆動回路５ａと表示部６の下部にある信号線駆動回路５ｂにより上下分割駆動される。

言い換えると、表示部６は、本発明の第１の表示部に相当する上部表示部６ａと、本発明の第２の表示部に相当する下部表示部６ｂとを有する。

上部表示部６ａ及び下部表示部６ｂは、複数の発光画素１０を備え、外部から表示装置１へ入力された映像信号に基づいて画像を表示する。具体的には、上部表示部６ａ及び下部表示部６ｂの各々は、マトリクス状に配置された複数の発光画素１０と、複数の発光画素１０の行ごとに配置された走査線１７及び走査線１８と、複数の発光画素１０の列ごとに配置された信号線１６と、発光画素１０に電源供給を行う正電源線２１及び負電源線２２とを備える。

制御回路２は、上部表示部６ａ及び下部表示部６ｂを駆動する。具体的には、制御回路２は、走査線駆動回路４、信号線駆動回路５ａ、信号線駆動回路５ｂ及びメモリ３の制御を行い、上部表示部６ａ及び下部表示部６ｂを駆動させる機能を有する。メモリ３には、各発光画素の補正データなどが記憶されており、制御回路２は、メモリ３に書き込まれた補正データを読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、信号線駆動回路５へと出力する。

走査線駆動回路４は、制御回路２に制御される。また、走査線駆動回路４は、走査線１７及び走査線１８に接続されており、走査線１７及び走査線１８に走査信号を出力することにより、発光画素１０の有するスイッチングトランジスタ１１、スイッチングトランジスタ１２及びスイッチングトランジスタ１９の導通・非導通を制御する機能を有する。

信号線駆動回路５ａ及び信号線駆動回路５ｂはそれぞれ、制御回路２に制御され、上部表示部６ａ及び下部表示部６ｂを駆動する。具体的には、信号線駆動回路５ａ及び信号線駆動回路５ｂは、信号線１６に接続されており、制御回路２に制御されて、映像信号に基づいた信号電圧を発光画素１０へ出力する機能を有する駆動回路である。なお、信号線駆動回路５ａ及び信号線駆動回路５ｂはそれぞれ機能的に独立して、上部表示部６ａ及び下部表示部６ｂを駆動すればよく、一つの信号線駆動回路５で上部表示部６ａ及び下部表示部６ｂをそれぞれ駆動するとしてもよい。

発光画素１０は、図２に示すように、スイッチングトランジスタ１１、１２及び１９と、静電保持容量１３及び２３と、駆動トランジスタ１４と、有機ＥＬ素子１５と、信号線１６と、走査線１７及び１８と、参照電源線２０及び２４と、正電源線２１と、負電源線２２とを備える。また、周辺回路は、走査線駆動回路４と、信号線駆動回路５（信号線駆動回路５ａまたは信号線駆動回路５ｂ）とを備える。

スイッチングトランジスタ１１は、本発明の第２スイッチングトランジスタの一例であり、ゲートが走査線１７に接続され、信号線１６と静電保持容量１３の他方の電極１３２との導通及び非導通を切り換える。具体的には、スイッチングトランジスタ１１は、ゲートが走査線１７に接続され、ソース及びドレインの一方が信号線１６に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続された第２スイッチングトランジスタである。スイッチングトランジスタ１１は、信号線１６と静電保持容量１３の電極１３２との導通及び非導通を制御することで、信号線１６の所望の電圧を静電保持容量１３に保持させる機能を有する。

スイッチングトランジスタ１２は、本発明の第１スイッチングトランジスタの一例であり、ゲートが走査線１７に接続され、所定の参照電位（ＶＲＥＦ１）を供給する参照電源線２０と駆動トランジスタ１４のゲートとの導通及び非導通を切り換える。具体的には、スイッチングトランジスタ１２は、ゲートが走査線１７に接続され、ソース及びドレインの一方が参照電源線２０に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３１に接続された第１スイッチングトランジスタである。スイッチングトランジスタ１２は、参照電源線２０の参照電圧ＶＲＥＦ１を静電保持容量１３の電極１３１に印加するタイミングを決定する機能を有する。なお、スイッチングトランジスタ１１及び１２は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成されるが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）であってもよい。

静電保持容量１３は、本発明の第１のキャパシタの一例であり、一方の電極１３１が駆動トランジスタのゲートに接続されている。具体的には、静電保持容量１３は、一方の電極である電極１３１が駆動トランジスタ１４のゲートに接続され、他方の電極である電極１３２がスイッチングトランジスタ１９を介して駆動トランジスタ１４のソースに接続された第１のキャパシタである。静電保持容量１３は、信号線１６から供給された信号電圧に対応した電圧を保持し、例えば、スイッチングトランジスタ１１及び１２がオフ状態（非導通状態）となり、スイッチングトランジスタ１９がオン状態（導通状態）となった後に、駆動トランジスタ１４のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１４から有機ＥＬ素子１５へ供給する電流を安定化する機能を有する。

静電保持容量２３は、本発明の第２のキャパシタの一例であり、一方の電極２３１が静電保持容量１３の他方の電極１３２に接続され、他方の電極２３２が所定の参照電位を供給する参照電源線２４に接続されている。静電保持容量２３は、電極２３２が参照電源線２４の固定の参照電圧ＶＲＥＦ２と接続されていることにより、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオン状態（導通状態）からオフ状態（非導通状態）に切り替わった後も、静電保持容量１３および静電保持容量２３により静電保持容量１３の第１電極１３１に保持された電位ＶＲＥＦ１が変動するのを抑える機能を有する。つまり、静電保持容量２３は、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオフ状態（非導通状態）とされても、駆動トランジスタ１４のゲート電極に印加される電圧は安定的にＶＲＥＦ１となっている。

駆動トランジスタ１４は、本発明の駆動トランジスタの一例であり、ソースが有機ＥＬ素子１５に接続され、ドレインが正電源線２１に接続されている。具体的には、駆動トランジスタ１４は、ドレインが第１電源線である正電源線２１に接続され、ソースが有機ＥＬ素子１５のアノードに接続された駆動素子である。駆動トランジスタ１４は、ゲート−ソース間に印加された電圧に対応したドレイン電流に変換する、電圧−電流変換素子である。そして、このドレイン電流を信号電流として有機ＥＬ素子１５に供給する。駆動トランジスタ１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。また、駆動トランジスタ１４は、例えば、非晶質シリコン膜または非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む半導体層を有してもよいし、ＩｎまたはＺｎ等を含む合金の酸化物からなる半導体層を有してもよい。

有機ＥＬ素子１５は、本発明の発光素子の一例であり、一方の電極（カソード）が負電源線２２に接続されている。具体的には、有機ＥＬ素子１５は、カソードが第２電源線である負電源線２２に接続された発光素子である。駆動トランジスタ１４により制御された上記信号電流が有機ＥＬ素子１５へ流れることにより、有機ＥＬ素子１５は発光する。

スイッチングトランジスタ１９は、本発明の第３スイッチングトランジスタの一例であり、ゲートが走査線１８に接続され、静電保持容量１３記他方の電極１３２と駆動トランジスタ１４のソースとの導通及び非導通を切り換える。具体的には、スイッチングトランジスタ１９は、ゲートが走査線１８に接続され、ソース及びドレインの一方が駆動トランジスタ１４のソースに接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続された第３スイッチング素子である。スイッチングトランジスタ１９は、静電保持容量１３に保持された電位を駆動トランジスタ１４のゲート・ソース電極間に印加することにより、有機ＥＬ素子１５の発光開始タイミングを決定する機能を有する。スイッチングトランジスタ１９は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成されるが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）であってもよい。

信号線１６は、本発明のデータ線の一例であり、複数の発光画素１０の列ごとに配置されている。具体的には、信号線１６は、信号線駆動回路５（信号線駆動回路５ａまたは信号線駆動回路５ｂ）に接続され、発光画素１０を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。

走査線１７は、本発明の走査線の一例であり、複数の発光画素１０の行ごとに配置されている。具体的には、走査線１７は、走査線駆動回路４に接続され、発光画素１０を含む画素行に属する各発光画素に接続されている。これにより、走査線１７は、発光画素１０を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを決定する機能、及び当該発光画素の有する駆動トランジスタ１４のゲートに参照電圧ＶＲＥＦ１を印加し、有機ＥＬ素子１５が発光を終了するタイミングを決定する機能を有する。

走査線１８は、本発明の制御線の一例であり、複数の発光画素１０の行ごとに配置されている。具体的には、走査線１８は、走査線駆動回路４に接続され、静電保持容量１３の電極１３２の電位を駆動トランジスタ１４のソースに接続することにより、静電保持容量１３の電極間に保持されている輝度信号電圧を駆動トランジスタ１４のゲート・ソース電極間に印加し、有機ＥＬ素子１５が発光を開始するタイミングを決定する機能を有する。

このように、表示装置１は、画素行数分の走査線１７及び１８を備える。

参照電源線２０は、本発明の第１の参照電位線の一例であり、所定の参照電位を供給する。具体的には、参照電源線２０は、静電保持容量１３の電極１３１と接続され、静電保持容量１３の電極１３１の電圧値を規定する参照電圧ＶＲＥＦ１を供給する。ＶＲＥＦ１は、走査線１７によってスイッチングトランジスタ１２が導通してから、走査線１８によってスイッチングトランジスタ１９が導通するまで、駆動トランジスタ１４がオフ状態となる電圧に設定されている。

参照電源線２４は、本発明の第２の参照電位線の一例であり、所定の参照電位を供給する。具体的には、参照電源線２４は、静電保持容量２３の電極２３２と接続され、静電保持容量２３の電極２３２の電圧値を規定する参照電圧ＶＲＥＦ２を供給する。なお、参照電源線２４は、走査線１７によりスイッチングトランジスタ１１とスイッチングトランジスタ１２が導通する直前の時間から、走査線１８によりスイッチングトランジスタ１９が導通する直前の時間まで、駆動トランジスタ１４のゲート電極の電圧を安定的に維持させることができればよく、独立配線で給電されてもよいし、各発光画素１０の正電源線２１や負電源線２２や参照電源線２０や走査線１８であってもよい。

また、正電源線２１は、本発明の第１電源線の一例であり、駆動トランジスタ１４のドレインに接続され、駆動トランジスタ１４のドレインの電位（ＶＤＤ）を決定する。

また、負電源線２２は、本発明の第２電源線の一例であり、有機ＥＬ素子１５のカソードに接続され、有機ＥＬ素子１５のカソードの電位（ＶＥＥ）を決定する。

以上のように、表示装置１は構成される。

なお、図１、図２には記載されていないが、参照電源線２０及び参照電源線２４、第１電源線である正電源線２１及び第２電源線である負電源線２２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。

次に、本実施の形態に係る表示装置１の制御方法について説明する。

図３Ａは、本発明の実施の形態に係る表示装置の制御方法の動作タイミングチャートの一例である。図３Ａにおいて、横軸は時間を表している。また縦方向には、上から順に、上部表示部６ａ及び下部表示部６ｂの全ての発光画素１０の行の走査線１７、走査線１８、及び全ての発光画素１０の列の信号線１６に発生する電圧の波形図が示されている。なお、表示部６の発光画素１０は、ｎ行ｍ列からなり、上部表示部６ａの発光画素１０はｐ行ｍ列からなるとしている。そのため、図３Ａでは、上部表示部６ａの発光画素１０に対応した行の走査線１７を、走査線１７（１）〜走査線１７（ｐ）と示しており、対応した行の走査線１８を走査線１８（１〜ｐ）と示しており、及び対応した列の信号線１６を信号線１６（１〜ｍ）と示している。また、下部表示部６ｂについても同様に、走査線１７（ｐ＋１）〜走査線１７（ｎ）、走査線１８（ｐ＋１〜ｎ）、及び信号線１６（１〜ｍ）と示している。

ここで、図３Ａにおいて、表示装置の特徴的な制御方法は以下の通りである。

制御回路２は、走査線１８（１〜ｐ）及び走査線１８（ｐ＋１〜ｎ）を介して、上部表示部６ａ及び下部表示部６ｂの全ての発光画素１０におけるスイッチングトランジスタ１９を非導通とすると共に（図３Ａで時刻ｔ０）、走査線１７（１）〜走査線１７（ｎ）を介して全ての発光画素１０におけるスイッチングトランジスタ１２を導通させ（図３Ａで時刻ｔ１）、駆動トランジスタ１４のゲートに所定の参照電位を印加することで、全ての発光画素１０（有機ＥＬ素子１５）が同時に消光される非表示期間（時刻ｔ１〜）を開始する制御を行う。

また、制御回路２は、走査線１８（１〜ｐ）及び走査線１８（ｐ＋１〜ｎ）を介して、全ての発光画素１０におけるスイッチングトランジスタ１９を導通させ（図３Ａで時刻ｔ６）、駆動トランジスタ１４のゲート及びソースの間に静電保持容量１３に保持された信号電圧（ＶＲＥＦ１−Ｖｄａｔａ）を印加することにより、全ての発光画素１０（有機ＥＬ素子１５）が同時に発光される表示期間（時刻ｔ６〜）を開始する制御を行う。

非表示期間には、上部表示部６ａ及び下部表示部６ｂの全ての発光画素１０における駆動トランジスタ１４の初期化を行なうリセット期間が含まれる。典型的には、非表示期間とリセット期間とは同一期間である。

このリセット期間は、図３Ａに示した実施の形態においては、制御回路２が、走査線１８（１〜ｐ）及び走査線１８（ｐ＋１〜ｎ）を介して、上部表示部６ａ及び下部表示部６ｂの全ての発光画素１０におけるスイッチングトランジスタ１９を非導通とし（図３Ａで時刻ｔ０〜）、かつ、走査線１７（１）〜走査線１７（ｎ）によってスイッチングトランジスタ１２を導通させることで（図３Ａで時刻ｔ１〜）、負電源線２２より有機ＥＬ素子１５を介して一定の電位を駆動トランジスタ１４のソースに印加すると共に、駆動トランジスタ１４のゲートに所定の参照電位を印加することによって開始する。なお、本発明においては、後述の図３Ｂで説明するように、リセット期間の初期の期間において、発光画素１０におけるスイッチングトランジスタ１９を非導通とする必要はない。また、このリセット期間は、制御回路２が、走査線１８（１〜ｐ）及び走査線１８（ｐ＋１〜ｎ）を介してスイッチングトランジスタ１９を導通させ、駆動トランジスタ１４のゲート及びソースの間に静電保持容量１３に保持された信号電圧（ＶＲＥＦ１−Ｖｄａｔａ）を印加することによって終了する。

また、非表示期間には、全ての発光画素１０におけるスイッチングトランジスタ１９が非導通である状態で、上部表示部６ａ及び下部表示部６ｂのそれぞれにおける全ての発光画素１０の静電保持容量１３それぞれに、順次、信号電圧を保持させる書込期間が含まれる。

この書込期間では、制御回路２が、上部表示部６ａ及び下部表示部６ｂのそれぞれにおける発光画素１０の対応する行に配置された走査線１７（ｘ）を介して、順次、対応するスイッチングトランジスタ１２及びスイッチングトランジスタ１１を導通させ（時刻ｔ３）、かつ、対応する発光画素１０の列ごとの信号線１６（ｘ）から伝達される信号電圧を、対応する静電保持容量１３に保持させることにより、上部表示部６ａ及び下部表示部６ｂそれぞれ全ての発光画素１０における静電保持容量１３はその信号電圧を保持する。

ここで、書込期間は、図３Ａに示すように、制御回路２により、リセット期間の少なくとも一部に含まれるように制御される。なお、典型的には、書込期間はリセット期間に含まれる。

なお、書込期間は、上述のように、順次走査、すなわち、スイッチングトランジスタ１２及びスイッチングトランジスタ１１を行ごとに順番に導通させて、順番に信号電圧を保持させる走査方法で制御される場合に限られない。例えば、信号電圧を保持させる順序を行単位で入れ替えた走査方法で制御されるとしてもよい。この場合すなわち書込期間が行ごとに信号電圧を保持させる順序を入れ替えた走査方法で制御される場合、信号線１６から伝達される信号電圧の順序を並び替え、例えば信号線１６に伝達するデータの順番を３行目、５行目、１行目、２行目、４行目・・・とすれば、それに対応させて走査線１７をオンさせる順番を走査線１７（３）→走査線１７（５）→走査線１７（１）→走査線１７（２）→走査線１７（４）のように設定する。さらには信号線１６に伝達するデータの順番とそれに対応させて走査線１７をオンさせる順番とをフレーム毎に変えてもよい。

以上を、換言すると、上下分割駆動を行なう本実施の形態の表示装置は、１フレーム中に非発光期間とは表示期間とを含むように制御される。非発光期間では、上部表示部６ａ及び下部表示部６ｂ（表示部６）は一括消光され、表示期間では、全画素のデータ書き込みが完了した後、上部表示部６ａ及び下部表示部６ｂ（表示部６）は一括発光される。

例えば、制御回路２は、時刻ｔ１において、上部表示部６ａ及び下部表示部６ｂ（表示部６）の全発光画素１０の走査線１７（１）〜走査線１７（ｎ）の電圧レベルをＬＯＷからＨＩＧＨに変化することで、非表示期間を開始すると共にリセット期間も開始する。ここで、リセット期間が開始されるのは、走査線１７（１）〜走査線１７（ｎ）の電圧レベルをＬＯＷからＨＩＧＨに変化することで、駆動トランジスタ１４のゲートに所定の参照電位が印加され、駆動トランジスタ１４のソース電圧は負電源線２２より有機ＥＬ素子１５の正の閾値電圧を加算した値の電圧となっているため、駆動トランジスタ１４に逆バイアスの電圧が印加されて駆動トランジスタ１４が初期化され始めるからである。

なお、図３Ｂに示すように、リセット期間の初期の期間（図３Ｂの時刻ｔ０〜ｔ２）において、発光画素１０におけるスイッチングトランジスタ１９を導通させていてもよい。この場合、時刻ｔ１〜ｔ２において、上部表示部６ａ及び下部表示部６ｂ（表示部６）の全発光画素１０の信号線１６（１〜ｐ）及び信号線１６（ｐ＋１〜ｎ）の電圧レベルをＨＩＧＨからリセット電圧Ｖｄａｔａ０に変化させた状態で、走査線１８（１〜ｐ）および走査線１８（ｐ＋１〜ｎ）の電圧レベルをＨＩＧＨとする。これにより、有機ＥＬ素子１５のアノードに信号電圧１６のＶｄａｔａ０電圧が印加され、有機ＥＬ素子１５はアノードよりもカソードの電圧が高くなる逆バイアス状態となり、容量として機能する。よって駆動トランジスタのソース電圧が安定的にＶｄａｔａ０に保持され、駆動トランジスタのゲート電極にＶＲＥＦ１がおよびソース電極にＶｄａｔａ０が印加され、リセット工程が実行される。このように信号線１６からリセット電圧を印加することによってより高速にリセット状態とすることができる。

以下、上部表示部６ａまたは下部表示部６ｂの一つの発光画素１０を例に取り、本発明の実施の形態に係る表示部６の有する発光画素１０の制御方法について説明する。

図４は、本発明の実施の形態に係る表示部の有する発光画素の制御方法の動作タイミングチャートの一例である。図４において、横軸は時間を表している。また縦方向には、上から順に、上部表示部６ａまたは下部表示部６ｂの一つの発光画素１０の走査線１７（ｘ）、走査線１８（ｘ）、及び信号線１６（ｙ）に発生する電圧の波形図が示されている。

また、図５Ａ〜図５Ｎは、本発明の実施の形態に係る表示部の有する発光画素制御方法の動作タイミングチャートを説明するための図であり、画素回路の導通状態を示す図である。以下、例えば、走査線１７（ｘ）及び走査線１８（ｘ）の電圧レベルのＨＩＧＨは共に＋２０Ｖ、ＬＯＷは共に−１０Ｖに設定されているとして説明するが、スイッチングトランジスタ１１、１２、１９の電気的特性に応じて走査線１７と走査線１８に別の電圧レベル（ＨＩＧＨ、ＬＯＷ）を与えてもよい。

まず、時刻ｔ０において、図４に示すように、走査線駆動回路４は、上部表示部６ａまたは下部表示部６ｂにおける全ての発光画素１０に対応する走査線１７（１）〜走査線１７（ｎ）の電圧レベルはＬＯＷに維持したままであるので、スイッチングトランジスタ１１及び１２はオフ状態のままである。一方、走査線駆動回路４は、上部表示部６ａまたは下部表示部６ｂにおける全ての発光画素１０に対応する走査線１８（１〜ｐ）及び走査線１８（ｐ＋１〜ｎ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１９をオフ状態とする。これにより、上部表示部６ａまたは下部表示部６ｂにおける全ての発光画素１０に対応する駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とは非導通の状態となる（例えば図５Ａ）。したがって、時刻ｔ０では、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とが非導通の状態となった直後であるので、静電保持容量１３の電極１３２には、静電保持容量２３により有機ＥＬ素子１５のアノードの電圧（ＶＥＬ１（ＯＮ））が保持され、駆動トランジスタ１４のゲート電圧も静電保持容量１３によりスイッチングトランジスタ１９がオン状態の際の電圧が保持されており、有機ＥＬ素子１５の発光は継続している。

次に、時刻ｔ１において、図３Ａ及び図４に示すように、発光画素１０の非表示期間を開始するとともに駆動トランジスタ１４のリセット期間を開始する。本実施の形態では、上部表示部６ａまたは下部表示部６ｂにおける全ての発光画素１０において、非表示期間及びリセット期間が開始されるが、ここではそのうちの一つの発光画素１０について説明する。

具体的には、図４及び図５Ｂに示すように、走査線駆動回路４は、走査線１８（ｘ）の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。また、走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７（ｘ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１をオン状態（導通状態）にさせる。

具体的には、時刻ｔ１において、駆動トランジスタ１４のゲートには参照電源線２０の参照電圧（ＶＲＥＦ１）が印加され、駆動トランジスタ１４のソース側には、負電源線２２の電圧（ＶＥＥ）と有機ＥＬ素子１５の発光閾値電圧の絶対値以上の電圧との合計に相当する電圧が印加されている。また、静電保持容量１３の電極１３１には参照電源線２０の参照電圧ＶＲＥＦ１が印加され、参照電源線２０の参照電圧（ＶＲＥＦ１）が保持される。このようにして、駆動トランジスタ１４がオフ状態となる。

換言すると、時刻ｔ１において、スイッチングトランジスタ１９がオフ状態（非導通の状態）であるため、駆動トランジスタ１４のソース電圧である有機ＥＬ素子１５のアノードの電位は、次第に負電源線２２の電圧（ＶＥＥ）と有機ＥＬ素子１５の発光閾値電圧の絶対値の電圧との合計に漸近していく。これにより、前フレーム（（Ｎ−１）フレーム）の非表示期間区間において駆動トランジスタ１４および有機ＥＬ素子１５に蓄積された不要な電荷の放電すなわち駆動トランジスタ１４のリセットが開始される。

また、駆動トランジスタ１４のソースには、負電源線２２の電位（ＶＥＥ）に対応した固定電圧が設定されはじめている。

ここで、負電源線２２の電位（ＶＥＥ）に対応した固定電圧とは、例えば、負電源線２２の電圧（ＶＥＥ）に（有機ＥＬ素子１５が発光開始する閾値電圧の絶対値（Ｖｔｈ（ＥＬ）））を加えた値である。そのため、ＶＥＥ＝５Ｖ、ＶＲＥＦ１＝５Ｖ、Ｖｔｈ（ＥＬ）＝２Ｖ、Ｖｔｈ（ＴＦＴ）＝１Ｖとすれば、駆動トランジスタ１４には、Ｖｇｓ−Ｖｔｈ（ＴＦＴ）＝ＶＲＥＦ１−（ＶＥＥ＋Ｖｔｈ（ＥＬ））−Ｖｔｈ（ＴＦＴ）＝−１＜０となる逆バイアス（一定の電圧）が印加されはじめる。

したがって、このとき駆動トランジスタ１４はオフ状態となり、駆動トランジスタ１４のソース−ドレイン電流は流れないので、有機ＥＬ素子１５は発光しない。つまり、時刻ｔ１において、有機ＥＬ素子１５の発光は停止している。これにより、スイッチングトランジスタ１９がオフ状態（非導通状態）において走査線１７を介してスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させた場合に、駆動トランジスタ１４のゲート−ソース間において逆バイアス（一定の電圧）が印加されることに相当するので、有機ＥＬ素子１５の自己放電による駆動トランジスタ１４のソース電位の収束（リセット期間）が確実に開始される。

次に、時刻ｔ２において、図４に示すように、走査線駆動回路４は、走査線１７（ｘ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１及び１２をオフ状態（非導通状態）とする。これにより、図５Ｃに示すように、静電保持容量１３の電極１３１と参照電源線２０とはオフ状態（非導通状態）となり、かつ、静電保持容量１３の電極１３２と信号線１６とはオフ状態（非導通状態）となる。また、駆動トランジスタ１４のソースには、負電源線２２の電位（ＶＥＥ）に対応した固定電圧が設定されはじめている。

より具体的には、時刻ｔ２において、走査線駆動回路４は、図４に示すように、走査線１８（ｘ）の電圧レベルをＬＯＷに維持しており、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７（ｘ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１をオフ状態（非導通の状態）にさせる。なお、駆動トランジスタ１４のリセットは継続されている。なぜなら、静電保持容量２３は、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオン状態（導通の状態）からオフ状態（非導通の状態）に切り替わった後も、静電保持容量２３の第１電極２３１すなわち静電保持容量１３の第２電極１３２の電位が変動するのを抑え、静電保持容量１３は、静電保持容量１３の第１電極１３１の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量１３及び静電保持容量２３により、スイッチングトランジスタ１２及びスイッチングトランジスタ１１がオフ状態（非導通の状態）となる時刻ｔ２以降も、駆動トランジスタ１４のゲート電位を安定的にＶＲＥＦ１に維持でき、駆動トランジスタ１４のゲート−ソース間において逆バイアス（一定の電圧）を印加し続ける。

次に、時刻ｔ３において、図４に示すように、静電保持容量１３の電極１３２への信号電圧の設定（書込期間）を開始する。

具体的には、図４及び図５Ｄに示すように、走査線駆動回路４は、走査線１８（ｘ）の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７（ｘ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１をオン状態（導通状態）にさせる。

このようにしても、駆動トランジスタ１４のリセットは継続されている。なぜなら、駆動トランジスタ１４のリセットは、駆動トランジスタ１４のゲート−ソース間に一定の電圧（逆バイアス）が掛けられているからである。

より具体的には、時刻ｔ３において、駆動トランジスタ１４のゲートには参照電源線２０の参照電圧（ＶＲＥＦ１）が印加され、駆動トランジスタ１４のソース側には、負電源線２２の電圧（ＶＥＥ）と有機ＥＬ素子１５の発光閾値電圧の絶対値以下の電圧との合計に相当する電圧が印加される。また、静電保持容量１３の電極１３１には参照電源線２０の参照電圧（ＶＲＥＦ１）が印加されており、参照電源線２０の参照電圧（ＶＲＥＦ１）が保持されている。そのため、駆動トランジスタ１４のリセットは継続される。

また、時刻ｔ３において、信号線駆動回路５は、信号線１６（ｙ）に信号電圧（Ｖｄａｔａ１）を印加する。すると、静電保持容量１３の電極１３２（電圧Ｖｘ）には、信号線１６の信号電圧（Ｖｄａｔａ１）が設定される。一方、静電保持容量１３の電極１３１には、参照電源線２０の参照電圧（ＶＲＥＦ１）が設定されている。これにより、静電保持容量１３には信号電圧（Ｖｄａｔａ）と参照電圧（ＶＲＥＦ１）との電位差に対応する電圧が保持される。

また、この参照電圧ＶＲＥＦ１は、駆動トランジスタ１４をオフ状態（非導通状態）にするオフ電圧である。駆動トランジスタ１４がオフ状態となるためには、有機ＥＬ素子１５の発光閾値電圧をＶｔｈ（ＥＬ）、駆動トランジスタ１４の閾値電圧をＶｔｈ（ＴＦＴ）として、ＶＲＥＦ１≦ＶＥＥ＋Ｖｔｈ（ＥＬ）＋Ｖｔｈ（ＴＦＴ）である。例えば駆動トランジスタ１４の閾値電圧を１Ｖ、有機ＥＬ素子１５の発光閾値電圧の絶対値を２Ｖとしたとき、正電源線２１の電圧を２５Ｖ、負電源線２２の電圧を５Ｖ、参照電源線２０の電圧を５Ｖと設定する。

そして、時刻ｔ３〜時刻ｔ４の期間、図４に示すように、走査線１７（ｘ）の電圧レベルがＨＩＧＨであるので、発光画素１０の電極１３２には信号線１６（ｘ）から信号電圧（Ｖｄａｔａ１）が印加され、同様に、発光画素１０を含む画素行に属する各発光画素に対し駆動トランジスタ１４のソースには、負電源線２２の電位（ＶＥＥ）に対応した固定電圧が設定されている。

この期間において、参照電源線２０には容量性負荷のみが接続されているので、走査線１７の電圧レベルがＨＩＧＨとなっている期間において定常電流は発生せず、電圧降下は発生しない。また、スイッチングトランジスタ１２のドレイン−ソース間に発生する電位差は、静電保持容量１３の充電が完了した際は０Ｖとなる。信号線１６とスイッチングトランジスタ１１についても同様である。よって、静電保持容量１３の電極１３１及び電極１３２には、それぞれ、信号電圧に対応した正確な参照電位（ＶＲＥＦ１）及び信号電圧（Ｖｄａｔａ）が書き込まれる。

次に、時刻ｔ４において、図４に示すように、走査線駆動回路４は、走査線１７（ｘ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１及び１２をオフ状態（非導通状態）とする。これにより、図５Ｅに示すように、静電保持容量１３の電極１３１と参照電源線２０とはオフ状態（非導通状態）となり、かつ、静電保持容量１３の電極１３２と信号線１６とはオフ状態（非導通状態）となる。

より具体的には、時刻ｔ４において、走査線駆動回路４は、図３Ａに示すように、走査線１８（ｘ）の電圧レベルをＬＯＷに維持しており、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７（ｘ）の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１をオフ状態（非導通の状態）にさせる。なお、駆動トランジスタ１４のリセットは継続されている。なぜなら、上述したように、静電保持容量１３および静電保持容量２３は、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオン状態（導通の状態）からオフ状態（非導通の状態）に切り替わった後も、静電保持容量１３の電極１３１の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量１３の電極１３１は、静電保持容量１３および静電保持容量２３により、スイッチングトランジスタ１２及びスイッチングトランジスタ１１が再度オフ状態（非導通の状態）となる時刻ｔ４以降も、保持している電位を維持できるからである。駆動トランジスタ１４のリセット期間を十分確保できれば、それだけ、駆動トランジスタ１４のソースの電位は、参照電圧ＶＲＥＦ１に対応した固定電圧（ＶＥＥ＋Ｖｔｈ（ＥＬ））に近づくことになり好ましく、本実施の形態では、時刻ｔ６までリセット期間が継続する。

ただし、本実施の形態では、駆動トランジスタ１４のソースの電位は、時刻ｔ５において、参照電圧（ＶＲＥＦ１）に対応した固定電圧（ＶＥＬ（ｏｆｆ）＝ＶＥＥ＋Ｖｔｈ（ＥＬ））に近づく（例えば図５Ｆ）。ここで、参照電圧（ＶＲＥＦ１）に対応した固定電圧は、駆動トランジスタ１４の電気特性、有機ＥＬ素子１５の電気特性、及び参照電圧ＶＲＥＦ１に基づいて決定される電位である。

次に、時刻ｔ６において、図４に示すように、駆動トランジスタ１４のリセット期間を終了し、表示期間を開始する。具体的には、図４に示すように、走査線駆動回路４は、走査線１７（ｘ）の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１１及びスイッチングトランジスタ１２はオフ状態（非導通の状態）に維持したまま、走査線１８（ｘ）の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１９をオン状態（導通の状態）にさせる。

すると、図５Ｇに示されているように、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とが導通する。また、静電保持容量１３の電極１３１は、参照電源線２０と遮断されており、電極１３２は信号線１６と遮断されている。

これにより、時刻ｔ６において、駆動トランジスタ１４のゲート−ソース間は静電保持容量１３と接続され、駆動トランジスタ１４のゲートには静電保持容量１３の電極１３１の電位（ＶＲＥＦ１−Ｖｄａｔａ＋ＶＥＬ（ｏｆｆ））が設定され、駆動トランジスタ１４のソースには静電保持容量１３の電極１３２の電位（ＶＥＬ２（ｏｆｆ））が設定される。換言すると、静電保持容量１３の電極１３１と電極１３２との間の電位差（ＶＲＥＦ１−Ｖｄａｔａ）が駆動トランジスタ１４のゲート・ソース電極間に印加される。それにより、駆動トランジスタ１４のゲート・ソース電極間電位差に応じて駆動トランジスタ１４のドレイン・ソース間に電流を流されるので有機ＥＬ素子１５が発光を開始する。有機ＥＬ素子１５が発光し始めると駆動トランジスタ１４のソースの電位は変化し、ＶＥＬ（ＯＮ）になる。そのとき、駆動トランジスタ１４のゲートには静電保持容量１３の電極１３１の電位（ＶＲＥＦ１−Ｖｄａｔａ＋ＶＥＬ（ｏｎ））が設定され、駆動トランジスタ１４のゲート・ソース電極間には静電保持容量１３の電極１３１と電極１３２との間の電位差（ＶＲＥＦ１−Ｖｄａｔａ）が印加され続ける。つまり、駆動トランジスタ１４のゲート電位はブートストラップ動作によりソース電位の変動と共に変化し、かつ、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ１−Ｖｄａｔａ）が印加されるので、この（ＶＲＥＦ１−Ｖｄａｔａ）に対応した信号電流が有機ＥＬ素子１５に流れ、有機ＥＬ素子１５が発光する。なお、本実施の形態において、例えば、駆動トランジスタ１４のソース電位はスイッチングトランジスタ１９の導通により、７Ｖから１０Ｖに変化する。

時刻ｔ６〜時刻ｔ７の期間（すなわち表示期間）では、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ１−Ｖｄａｔａ）が印加され続け、上記信号電流が流れることにより有機ＥＬ素子１５は発光を持続する。

なお、時刻ｔ０〜時刻ｔ７の期間は、表示装置１の有する全発光画素の発光強度が更新される１フレーム期間に相当し、時刻ｔ７以降においても時刻ｔ０〜時刻ｔ７の期間の動作が繰り返される。例えば、Ｎ＋１フレームにおける時刻ｔ７〜時刻ｔ１４は、上述した時刻ｔ０〜時刻ｔ７にそれぞれ相当する。なお、図４および図５Ｈ〜図５Ｎに示す時刻ｔ７〜時刻ｔ１４における表示部の有する発光画素の制御方法の動作は、時刻ｔ０〜時刻ｔ７と同様であるため、説明は省略する。

以上のように表示部６の有する発光画素１０は制御され、前フレームにおける発光期間において駆動トランジスタ１４に蓄積された電荷による閾値電圧の変動は解消される。つまり、上述したようにリセット期間を十分確保することにより駆動トランジスタ１４の閾値電圧が安定する。換言すると、発光開始時の駆動トランジスタ１４の電気特性は、上記のリセット期間が終了すると、前フレームの影響を受けることなく、有機ＥＬ素子１５に所望の電流を供給することが可能となる。

また、静電保持容量１３は、信号電圧（Ｖｄａｔａ１等）と参照電圧（ＶＲＥＦ１）との電位差に対応する電圧が保持されると共に、静電保持容量１３と静電保持容量２３による合成容量により駆動トランジスタ１４のゲートに参照電圧（ＶＲＥＦ１）を安定的に供給しリセットが開始される。そのため、１つの画素の１つの発光動作のために、信号線１６が消光データと発光データの２回分のデータ書き込みの時間だけ占有されることはない。その結果、１行の各画素に対し１回書き込むだけで済むので、設定された１フレーム期間に全行の書込動作を完了させるために、２倍の書込速度は要求されない。つまり、信号線１６および走査線１７、１８の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はない。したがって、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。

なお、上記書込期間の説明では、上部表示部６ａまたは下部表示部６ｂにおける発光画素１０の１つを例にとって説明したが、書込期間は、上部表示部６ａ及び下部表示部６ｂで一括に行われるものではない。この書込期間は、上述したように、上部表示部６ａにおける発光画素１０それぞれにおいて、実施されるものである。つまり、書込期間では、対応する発光画素１０の走査線１７（１）〜走査線１８（ｐ）それぞれに対して上記の時刻ｔ３〜時刻ｔ４に相当する期間となるように制御することにより、上部表示部６ａの全ての発光画素１０に所望の信号電圧の書き込みを行う。下部表示部６ｂについても同様である。なお、本実施の形態では、上部表示部６ａ及び下部表示部６ｂのそれぞれの発光画素１０に対して、所望の信号電圧の書き込みを行うが、図３Ａまたは図３Ｂに示したように、上部表示部６ａ及び下部表示部６ｂの対応する発光画素１０において同期をとって行ってもよい。

次に、上述したように、リセット期間を十分確保することにより、前フレームの影響を受けることなく、駆動トランジスタ１４の閾値電圧が安定するメカニズムについて説明する。

以下の説明では、一つの発光画素１０を例に挙げて説明するが、まず、前フレームにおける発光期間において駆動トランジスタ１４に蓄積された電荷による閾値電圧の変動が生じてしまうことについて説明し、その後、本実施の形態の表示装置の上述した制御によるリセット効果について説明する。

図６は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。図７は、駆動トランジスタに蓄積された電荷を模式的に示す図である。

図６において、縦軸は電流値のｌｏｇ値（Ｉｄ）を示しており、横軸はゲートに印加されるゲート電圧値を示している。

ここで、図６に示す線Ａは、駆動トランジスタの初期特性を示している。一方、図７（ａ）には、初期特性（線Ａ）を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。同様に、線Ｂは、ゲート・ソース間に印加された電圧ストレス（Ｖｇｓストレスとも呼ぶ）が小さい場合の駆動トランジスタ１４の特性を示している。図７（ｂ）には、この線Ｂの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。また、線Ｃは、Ｖｇｓストレスが大きい場合の駆動トランジスタの特性を示している。図７（ｃ）には、この線Ｃの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。

図６及び図７に示すように、駆動トランジスタに大きなＶｇｓストレスがかけられるほど、電荷が蓄積されていることがわかる。そして、電荷が蓄積されるほど（大きなＶｇｓストレスがかけられるほど）、駆動トランジスタの閾値の変化（Ｖｔｈシフト）が大きいことがわかる。つまり、この１フレーム期間での電荷の蓄積が、駆動トランジスタの電圧−電流特性に変動を示させる要因となっている。

また、この電荷の蓄積は、Ｖｇｓストレス下で、比較的時間をかけて行われ、電荷の蓄積の解消にも比較的時間を要することが知られている。リセット期間が十分に確保されないパネルでは、電荷の蓄積の解消が不十分であった。その結果、駆動トランジスタの特性変動による残像が発生してしまうという課題があった。

それに対して、上述した本実施の形態の表示装置及びその制御方法によれば、リセット期間を十分確保できるので、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。これを図８に模式的に示している。ここで、図８は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。なお、図８は、図７の構造を利用して模式的に示している。

図８（ａ）に示すように、初期状態の駆動トランジスタに対して、Ｖｇｓ＞０のＶｇｓストレスを印加する。すると、図８（ｂ）に示すように、駆動トランジスタのゲート絶縁膜の局在準位に電荷がトラップされ、電荷が蓄積する。ここで、Ｖｇｓ＞０のＶｇｓストレスとは、例えば、ソースに１２Ｖ、ドレインに２５Ｖ、ゲートに１０Ｖを印加した状態である。

そして、上述した制御方法により、十分確保したリセット期間を経過すると、図８（ｃ）に示すように、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出され、初期状態と同等になる。ここで、駆動トランジスタは、リセット期間において、例えば、ソースに０Ｖ、ドレインに５Ｖ、ゲートに５Ｖを印加し、Ｖｇｓ＜０のＶｇｓストレスが印加されている。それにより、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出される。

なお、上記では、駆動トランジスタの構造として、チャネルエッチ構造を例にとって説明したが、それに限らない。エッチングストッパ構造でもよい。

以上のように、実施の形態に係る表示装置によれば、簡単な画素回路で、駆動トランジスタの電気特性変動による残像を解消することができるだけでなく、表示領域を上下に分割して駆動する際に分割線が視認されないようにできる。

具体的には、実施の形態に係る表示装置では、上述したように、表示期間において、表示部６の表示領域を一括発光し、かつ、非表示期間において表示部６の表示領域を一括消光することにより、順次発光を行った場合における上下分割線上で途切れて見えてしまうという問題（白の縦バーを左右方向にスクロールした場合に顕著に現れる）を解消する。例えば、図９に示すように、表示部６の表示領域において、上部表示部６ａと下部表示部６ｂとを分割する上下分割線上では分割線が見えないという効果を奏する。ここで、図９は、本発明の表示装置の効果を示すための図である。

さらに、実施の形態に係る表示装置では、非表示期間はリセット期間を兼ねるので、リセット期間を十分確保することができる。それにより、電気特性変動による影響（残像）を軽減できる。

なお、上述したリセット期間は、１フレーム期間の、２０パーセント以上の期間が好ましい。このリセット期間は、上述した制御方法を用いることにより、非発光期間と同じ期間となっている。ここで、非発光期間は、例えば時刻ｔ１〜時刻ｔ７の期間であり、スイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させてから、スイッチングトランジスタ１１及びスイッチングトランジスタ１２が非導通の状態においてスイッチングトランジスタ１９を導通させるまでの期間に相当する。また、１フレーム期間とは、例えば時刻ｔ１〜時刻ｔ８の期間であり、スイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させてから（時刻ｔ１）、次にスイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させる（時刻ｔ８）までの期間に相当する。

以上、本発明によれば、簡単な画素回路で、表示領域を上下に分割して駆動する際に分割線が視認されないと共に、駆動トランジスタの電気特性変動による残像を解消することができる表示装置を実現することができる。

なお、以上述べた実施の形態では、駆動トランジスタ１４をｎ型トランジスタとして、有機ＥＬ素子１５のカソードが共通電源線に接続されたものとし記述しているが、駆動トランジスタ１４をｐ型トランジスタで形成し、有機ＥＬ素子１５のアノードが共通電源線に接続された表示装置でも、上述した各実施の形態と同様の効果を奏する。

また、例えば、本発明に係る表示装置は、図１０に記載されたような薄型フラットＴＶに内蔵される。本発明に係る表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。

本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１ 表示装置
２ 制御回路
３ メモリ
４ 走査線駆動回路
５、５ａ、５ｂ 信号線駆動回路
６ 表示部
１０ 発光画素
１１、１２、１９ スイッチングトランジスタ
１３、２３ 静電保持容量
１４ 駆動トランジスタ
１５、５０５ 有機ＥＬ素子
１６ 信号線
１７、１８ 走査線
２０、２４ 参照電源線
２１ 正電源線
２２ 負電源線
１３１、１３２、２３１、２３２ 電極
５００ 画素部
５０１ 第１スイッチング素子
５０２ 第２スイッチング素子
５０３ 容量素子
５０４ ｎ型薄膜トランジスタ（ｎ型ＴＦＴ）
５０６ データ線
５０７ 第１走査線
５０８ 第２走査線
５０９ 第３スイッチング素子

Claims (4)

1. 第１の表示部及び第２の表示部で構成される表示部と、前記第１の表示部及び前記第２の表示部を駆動する駆動部とを具備し、
   前記第１の表示部及び前記第２の表示部の各々は、マトリクス状に配置された複数の発光画素と、前記発光画素の行ごとに配置された走査線及び制御線と、前記発光画素の列ごとに配置されたデータ線と、前記発光画素に電源供給を行う第１電源線及び第２電源線とを備え、
   前記発光画素の各々は、
   一方の電極が前記第２電源線に接続された発光素子と、
   ソース電極が前記発光素子に接続され、ドレイン電極が前記第１電源線に接続された駆動トランジスタと、
   一方の電極が前記駆動トランジスタのゲート電極に接続された第１のキャパシタと、
   ゲート電極が前記走査線に接続され、所定の参照電位を供給する第１の参照電位線と前記駆動トランジスタのゲート電極との導通及び非導通を切り替える第１スイッチングトランジスタと、
   ゲート電極が前記走査線に接続され、前記データ線と前記第１のキャパシタの他方の電極との導通及び非導通を切り替える第２スイッチングトランジスタと、
   ゲート電極が前記制御線に接続され、前記第１のキャパシタの前記他方の電極と前記駆動トランジスタのソース電極との導通及び非導通を切り替える第３スイッチングトランジスタと、
   一方の電極が前記第１のキャパシタの前記他方の電極に接続され、他方の電極が所定の参照電位を供給する第２の参照電位線に接続された第２のキャパシタと、を備え、
   前記駆動部は、
   前記走査線を介して前記第１の表示部及び前記第２の表示部の全ての発光画素における前記第１スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することで、全ての前記発光画素が同時に消光される非表示期間を開始する制御を行い、
   前記制御線を介して、前記全ての発光画素における前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧を印加することにより、前記全ての発光画素が同時に発光される表示期間を開始する制御を行う、
   表示装置。
2. 前記非表示期間には、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、
   前記リセット期間は、
   前記駆動部が、前記制御線を介して、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記第３スイッチングトランジスタを非導通とし、かつ、前記走査線によって前記第１スイッチングトランジスタを導通させることで、前記第２電源線より前記発光素子を介して一定の電位が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位を印加することによって開始し、
   前記駆動部が、前記制御線を介して前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧を印加することによって終了する、
   請求項１に記載の表示装置。
3. 前記非表示期間には、前記第１の表示部及び前記第２の表示部の全ての前記発光画素における前記駆動トランジスタの初期化を行うリセット期間が含まれ、
   前記リセット期間は、
   前記駆動部が、前記データ線にリセット電圧を供給すると共に、前記走査線を介して前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタを導通させることで、前記リセット電圧が前記駆動トランジスタのソース電極に印加されると共に、前記駆動トランジスタのゲート電極に前記所定の参照電位が印加されることによって開始し、
   前記駆動部が、前記制御線を介して前記第３スイッチングトランジスタを導通させ、前記駆動トランジスタのゲート電極及びソース電極の間に前記第１のキャパシタに保持された信号電圧が印加されることによって終了する、
   請求項１に記載の表示装置。
4. 前記非表示期間には、
   前記全ての発光画素における前記第３スイッチングトランジスタが非導通である状態で、前記第１の表示部及び前記第２の表示部のそれぞれにおける全ての前記発光画素の前記第１のキャパシタそれぞれに、信号電圧を保持させる信号電圧書込期間が含まれ、
   前記信号電圧書込期間では、
   前記駆動部が、前記第１の表示部及び前記第２の表示部のそれぞれにおける前記発光画素の対応する行に配置された前記走査線を介して、対応する第１スイッチングトランジスタ及び前記第２スイッチングトランジスタを導通させ、かつ、対応する前記データ線から伝達される信号電圧を、対応する前記第１のキャパシタに保持させることにより、前記全ての発光画素における前記第１のキャパシタは前記信号電圧を保持する、
   請求項１に記載の表示装置。

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