JP5781544B2 - 画像表示装置 - Google Patents

Description

本発明は、画像表示装置に関し、特に電流駆動型の発光素子を用いた画像表示装置に関する。

電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた画像表示装置が知られている。この自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。

有機ＥＬ表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の行電極（走査線）と複数の列電極（データ線）との交点に有機ＥＬ素子を設け、選択した行電極と複数の列電極との間にデータ信号に相当する電圧を印加するようにして有機ＥＬ素子を駆動するものをパッシブマトリクス型の有機ＥＬディスプレイと呼ぶ。

一方、複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動素子のゲートを接続し、選択した走査線を通じてこのスイッチングＴＦＴをオンさせて信号線からデータ信号を駆動素子に入力する。この駆動素子によって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。

アクティブマトリクス型の有機ＥＬ表示装置は、各行電極（走査線）を選択している期間のみ、それに接続された有機ＥＬ素子が発光するパッシブマトリクス型の有機ＥＬ表示装置とは異なり、さらにゲート電極に印加される電圧により有機ＥＬ素子に供給する電流を制御する駆動ＴＦＴと、駆動ＴＦＴのゲート電圧を安定的に保持する静電保持容量を設けることにより、次の走査（選択）まで有機ＥＬ素子を発光させることが可能である。そのため、走査線数が増大してもディスプレイの輝度減少を招くようなことはない。従って、アクティブマトリクス型の有機ＥＬ表示装置は、低電圧で駆動でき、低消費電力化が可能となる。

ここで、駆動ＴＦＴにはゲート電圧の印加がストレスとなり、初期の電気的特性（閾値電圧）とは若干異なる安定状態へ遷移する。すなわち前の表示期間と後の表示期間において表示パターンが異なる場合には、駆動ＴＦＴのゲート電圧に印加される電圧が異なるため、前の表示期間のゲート電圧印加による駆動ＴＦＴの電気的特性の安定状態と、前の表示期間のゲート電圧印加とは異なるゲート電圧印加を印加する後の表示期間の駆動ＴＦＴの電気的特性の安定状態とは異なってしまう。それにより、前の表示期間から後の表示期間へと切り替わった瞬間に前の表示期間の影響を表示してしまうという表示ムラ（残像）が生じ、表示品質が下がってしまうという課題があった。

そこで、例えば特許文献１には、アクティブマトリクス型の有機ＥＬ表示装置における画素部の回路構成が開示されている。

図１５は、特許文献１に記載された従来の有機ＥＬ表示装置における画素部の回路構成図である。同図における画素部５００は、カソードが負電源線（電圧値はＶＥＥ）に接続された有機ＥＬ素子５０５、ドレインが正電源線（電圧値はＶＤＤ）に接続されソースが有機ＥＬ素子５０５のアノードに接続されたｎ型薄膜トランジスタ（ｎ型ＴＦＴ）５０４、ｎ型ＴＦＴ５０４のゲート−ソース間に接続されｎ型ＴＦＴ５０４のゲート電圧を保持する容量素子５０３、有機ＥＬ素子５０５の両端子間を略同電位とする第３スイッチング素子５０９、信号線５０６から映像信号を選択的にｎ型ＴＦＴ５０４のゲートに印加する第１スイッチング素子５０１、及びｎ型ＴＦＴ５０４のゲート電位を所定電位に初期化（リセット）する第２スイッチング素子５０２という簡単な回路素子により構成される。以下、画素部５００の発光動作を説明する。

この従来技術では、ｎ型ＴＦＴ５０４のリセットのために、まず、１フレーム期間の初めに、第２スイッチング素子５０２を、第２走査線５０８から供給される走査信号によりオン状態とし、参照電源線から供給される所定の電圧ＶＲＥＦをｎ型ＴＦＴ５０４のゲートに印加してｎ型ＴＦＴ５０４のソース−ドレイン間電流が流れないようｎ型ＴＦＴ５０４を初期化（リセット）する。

次に、第２スイッチング素子５０２を、第２走査線５０８から供給される走査信号によりオフ状態とする。

次に、第１スイッチング素子５０１をオン状態とし、信号線５０６から供給される信号電圧をｎ型ＴＦＴ５０４のゲートに印加する。

次に、第３スイッチング素子５０９をオフ状態とし、容量素子５０３に蓄積された電荷に対応する信号電流をｎ型ＴＦＴ５０４から有機ＥＬ素子５０５へ供給する。このとき、有機ＥＬ素子５０５が発光する。

特開２００５−４１７３号公報

しかしながら、上記のような画素部の回路構成では、次のような課題がある。すなわち、同じ電圧値が容量素子５０３に蓄積された場合でも、駆動トランジスタであるｎ型ＴＦＴ５０４に異なる電流値の電流が流れる場合がある。

具体的には、例えば、容量素子５０３の第１電極（参照電圧側）に０Ｖが設定され、容量素子５０３の第２電極（有機ＥＬ素子５０５側）に供給される電圧が３Ｖから６Ｖに上がった結果、容量素子５０３に保持された電位差が６Ｖになった場合のその電圧値に対応する電流値と、容量素子５０３の第２電極に供給される電圧が９Ｖから６Ｖに下がった結果、容量素子５０３に保持された電位差が６Ｖになった場合のその電圧値に対応する電流値とで異なる場合がある。これは、駆動トランジスタであるｎ型ＴＦＴ５０４の電圧−電流特性が、いわゆる閾値電圧の過渡応答特性を示すことに起因する。このように、駆動トランジスタの電圧−電流特性が閾値電圧の過渡応答特性を示す場合、前の表示期間で駆動トランジスタのゲート・ソース電極間に印加されていた電圧に応じて、所望の電流値より大きい電流が流れたり、また、小さい電流が流れたりする。

そして、所望の電流値により大きい電流が流れた場合には発光量が過剰となり、一方、所望の電流値により小さい電流が流れた場合には発光量が不足することになる。

そこで、上記課題に鑑み、本発明は、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る画像表示装置は、発光素子と、電圧を保持する第１コンデンサと、ゲート電極が前記第１コンデンサの第１電極に接続され、ソース電極が前記発光素子の第１電極に接続され、前記第１コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、第１電極が前記第１コンデンサの第２電極に接続された第２コンデンサと、前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第１電源線と、前記発光素子の第２電極に接続され、前記発光素子の第２電極の電位を決定する第２電源線と、前記第１コンデンサの第１電極と接続され、前記第１コンデンサの第１電極の電圧値を規定する参照電圧を供給する第３電源線と、前記第２コンデンサの第２電極と接続され、前記第２コンデンサの第２電極の電圧値を規定する第２参照電圧を供給する第４電源線と、前記第１コンデンサの第２電極に信号電圧を供給するデータ線と、前記第１コンデンサの第１電極と前記第３電源線との間に設けられ、前記第１コンデンサの第１電極に前記参照電圧を設定するための第１スイッチング素子と、一方の端子が前記データ線に電気的に接続され、他方の端子が前記第１コンデンサの第２電極に電気的に接続され、前記データ線と前記第１コンデンサの第２電極との導通及び非導通を切り替える第２スイッチング素子と、前記発光素子の第１電極と前記第１コンデンサの第２電極との間に設けられ、前記発光素子の第１電極と前記第１コンデンサの第２電極との導通及び非導通を切り替える第３スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する駆動回路と、前記第１スイッチング素子と前記第２スイッチング素子と前記駆動回路とが接続される第１走査線と、前記第３スイッチング素子と前記駆動回路とに接続される第２走査線と、を備え、前記駆動回路は、前記第３スイッチング素子が非導通の状態である非発光期間において、前記第１走査線にオン電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第１コンデンサの第２電極にデータ電圧を設定し始め、前記第１コンデンサの第１電極及び前記駆動トランジスタのゲート電極に前記第３電源線から前記参照電圧を設定し始め、かつ、前記第２電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、前記第１走査線にオフ電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を非導通とした後の前記非発光期間では前記第２電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、前記第１スイッチング素子及び前記第２スイッチング素子が非導通の状態、かつ、前記第２走査線を介して前記第３スイッチング素子を導通させた状態の期間である発光期間では、前記第１コンデンサの第１電極と第２電極との間の電位差を前記駆動トランジスタのゲート・ソース電極間に印加し、前記駆動トランジスタのゲート・ソース電極間の電位差に応じて前記駆動トランジスタのドレイン・ソース間に電流を流させることにより前記発光素子を発光させる。

本発明によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を実現することができる。

図１は、本発明の画像表示装置の電気的な構成を示すブロック図である。 図２は、本発明の実施の形態１に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。 図３Ａは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートの一例である。 図３Ｂは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートの別の一例である。 図４Ａは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｂは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｃは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｄは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｅは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｆは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｇは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｈは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｉは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図４Ｊは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するための図である。 図５は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。 図６は、駆動トランジスタに蓄積された電荷を模式的に示す図である。 図７は、駆動トランジスタのヒステリシス特性による残像の発生の例を示す図である。 図８は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。 図９は、図６に示す駆動トランジスタに蓄積された電荷に対するリセット効果を示す図である。 図１０は、エッチングストッパ構造を有する駆動トランジスタの構造を模式的に示す図である。 図１１は、本発明の実施の形態２に係る画像表示装置の制御方法の動作タイミングチャートの一例である。 図１２Ａは、本発明の実施の形態３における発光画素の配線レイアウトを示す図である。 図１２Ｂは、図１２Ａに示す配線レイアウトの領域Ｆの断面の例を模式的に示す図である。 図１２Ｃは、図１２Ａに示す配線レイアウトの回路構成を示す図である。 図１２Ｄは、図１２Ａに示す配線レイアウトの領域Ｆの断面の別の例を模式的に示す図である。 図１２Ｅは、図１２Ａに示す配線レイアウトの領域Ｆの断面の別の例を模式的に示す図である。 図１２Ｆは、図１２Ａに示す配線レイアウトの領域Ｆの断面の別の例を模式的に示す図である。 図１２Ｇは、図１２Ａに示す配線レイアウトの領域Ｆの断面の別の例を模式的に示す図である。 図１２Ｈは、図１２Ａに示す配線レイアウトの領域Ｆの断面の別の例を模式的に示す図である。 図１３は、本発明の実施の形態３における発光画素の配線レイアウトの別の例を示す図である。 図１４は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図１５は、特許文献１に記載された従来の有機ＥＬ表示装置における画素部の回路構成図である。

本発明の一態様に係る表示装置は、発光素子と、電圧を保持する第１コンデンサと、ゲート電極が前記第１コンデンサの第１電極に接続され、ソース電極が前記発光素子の第１電極に接続され、前記第１コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、第１電極が前記第１コンデンサの第２電極に接続された第２コンデンサと、前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第１電源線と、前記発光素子の第２電極に接続され、前記発光素子の第２電極の電位を決定する第２電源線と、前記第１コンデンサの第１電極と接続され、前記第１コンデンサの第１電極の電圧値を規定する参照電圧を供給する第３電源線と、前記第２コンデンサの第２電極と接続され、前記第２コンデンサの第２電極の電圧値を規定する第２参照電圧を供給する第４電源線と、前記第１コンデンサの第２電極に信号電圧を供給するデータ線と、前記第１コンデンサの第１電極と前記第３電源線との間に設けられ、前記第１コンデンサの第１電極に前記参照電圧を設定するための第１スイッチング素子と、一方の端子が前記データ線に電気的に接続され、他方の端子が前記第１コンデンサの第２電極に電気的に接続され、前記データ線と前記第１コンデンサの第２電極との導通及び非導通を切り替える第２スイッチング素子と、前記発光素子の第１電極と前記第１コンデンサの第２電極との間に設けられ、前記発光素子の第１電極と前記第１コンデンサの第２電極との導通及び非導通を切り替える第３スイッチング素子と、前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する駆動回路と、前記第１スイッチング素子と前記第２スイッチング素子と前記駆動回路とが接続される第１走査線と、前記第３スイッチング素子と前記駆動回路とに接続される第２走査線と、を備え、前記駆動回路は、前記第３スイッチング素子が非導通の状態である非発光期間において、前記第１走査線にオン電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第１コンデンサの第２電極にデータ電圧を設定し始め、前記第１コンデンサの第１電極及び前記駆動トランジスタのゲート電極に前記第３電源線から前記参照電圧を設定し始め、かつ、前記第２電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、前記第１走査線にオフ電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を非導通とした後の前記非発光期間では前記第２電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、前記第１スイッチング素子及び前記第２スイッチング素子が非導通の状態、かつ、前記第２走査線を介して前記第３スイッチング素子を導通させた状態の期間である発光期間では、前記第１コンデンサの第１電極と第２電極との間の電位差を前記駆動トランジスタのゲート・ソース電極間に印加し、前記駆動トランジスタのゲート・ソース電極間の電位差に応じて前記駆動トランジスタのドレイン・ソース間に電流を流させることにより前記発光素子を発光させる。

本態様によれば、前記第１スイッチング素子及び前記第２スイッチング素子は、共通の第１走査線を介して制御される。

具体的には、前記第３スイッチング素子が非導通の状態において前記第１走査線を介して前記第１スイッチング素子及び前記第２スイッチング素子を導通させる。

先ず、前記データ線から前記第１コンデンサの第２電極にデータ電圧を設定し、前記第３電源線から前記第１コンデンサの第１電極に前記参照電圧を設定する。すると、前記第１コンデンサには前記データ電圧と前記参照電圧との電位差に対応する電圧が保持される。これと同時に、前記第３電源線から前記駆動トランジスタのゲート電極に前記参照電圧を設定する。この場合、前記第３スイッチング素子が非導通の状態であるため、前記駆動トランジスタのソース電極には前記発光素子の第２電極の電位が設定される。これにより、前フレームによる発光期間区間において前記駆動トランジスタに蓄積された不要な電荷の放電（前記駆動トランジスタのリセット）が開始される。すなわち、前フレームにおける発光期間において駆動トランジスタに蓄積された電荷による閾値電圧の変動は解消され、リセット動作により駆動トランジスタの閾値電圧は安定となる。これにより、リセットが終了すると、発光開始時の駆動トランジスタの電気特性は前フレームの影響を受けることなく、発光素子に所望の電流を供給することが可能となる。

従って、前記第１コンデンサには前記データ電圧と前記参照電圧との電位差に対応する電圧が保持されると共に、前記駆動トランジスタのリセットが開始される。そのため、一つの画素の一つの発光動作のために、データ線が２回分のデータ書き込みの時間だけ占有されることはない。その結果、１行の各画素に対し１回書き込むだけで済むので、設定された１フレーム期間に全行の書込動作を完了させるために、２倍の書込速度は要求されない。これにより、データ線の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はないので、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。

次に、前記第３スイッチング素子が非導通の状態において前記第１スイッチング素子及び前記第２スイッチング素子を非導通とする。この間、前記駆動トランジスタのリセットが継続される。この期間を十分確保できれば、それだけ、前記駆動トランジスタのソース電極の電位は、前記参照電圧に対応した固定電圧に近づくことになる。

この際、前記第２コンデンサは、前記第１スイッチング素子及び前記第２スイッチング素子がオンからオフに切り替わって非導通となった後も、前記第１コンデンサに保持された電位が変動するのを抑える機能を果たす。そのため、前記第１スイッチング素子及び前記第２スイッチング素子を非導通としても、前記第１コンデンサに保持された電位を維持できる。

次に、前記第１スイッチング素子及び前記第２スイッチング素子が非導通の状態において前記第３スイッチング素子を導通させる。これにより、前記駆動トランジスタのゲート−ソース間は接続され、前記駆動トランジスタのゲートには前記第１コンデンサの第１電極の電位が設定され、前記駆動トランジスタのソースには第１コンデンサの第２電極の電位が設定される。すなわち、前記第１コンデンサの第１電極と第２電極との間の電位差が前記駆動トランジスタのゲート・ソース電極間に印加される。これにより、前記駆動トランジスタのゲート・ソース電極間電位差に応じて前記駆動トランジスタのドレイン・ソース間に電流を流させて前記発光素子が発光する。

以上のように、前記第１走査線による制御は、前記第１コンデンサの第２電極へのデータ電圧の設定と前記駆動トランジスタのリセットの開始とを兼ねる。

また、前記第２制御線を介して制御によって、前記発光素子の発光開始を遅らせれば、その分、前記駆動トランジスタのリセット期間を十分確保できる。

その結果、前記第１スイッチング素子及び前記第２スイッチング素子は共通の第１走査線を介して制御されるという簡易な構成において、前記第１コンデンサの第２電極へのデータ電圧の設定と前記駆動トランジスタのリセットの開始とを兼ね、前記発光素子の発光開始と前記駆動トランジスタのリセット動作の打ち切りを兼ねるという簡易な制御により、ヒステリシスにより影響を軽減できる。

ここで、前記非発光期間において、前記駆動トランジスタは、前記第２電源線の電位に対応した固定電圧と、前記参照電圧とにより、逆バイアスが印加されるとしてもよい。

これにより、前記第３スイッチング素子が非導通の状態において前記第１走査線を介して前記第１スイッチング素子及び前記第２スイッチング素子を導通させた場合に、前記駆動トランジスタのゲート−ソース間において電位差の収束が確実に開始される。

また、前記参照電圧に対応した固定電圧は、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧に基づいて決定される電位であるとしてもよい。

このように、本態様によれば、前記参照電圧に対応した固定電圧は、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧に基づいて決定される電圧である。

また、前記駆動回路は、前記第１走査線を介して、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態から非導通状態に切り替える際、まず前記オフ電圧より低い電圧であるオーバードライブ電圧を前記第１スイッチング素子及び前記第２スイッチング素子のゲート電極に印加し、次に前記オフ電圧を前記第１スイッチング素子及び前記第２スイッチング素子のゲート電極に印加するとしてもよい。

走査線の信号伝達遅延は、走査線自身の配線抵抗と他の制御線・電源線との間に形成される容量とで規定される。その結果、走査線を制御する制御回路の出力がオン電圧からオフ電圧に切り替わった場合、最も配線遅延の影響を受ける出力端から最も遠端の場所の電位は、ある時定数を持って漸近的にオフ電圧に近づいていく。

一方で、第１、第２スイッチング素子がオフとなる走査線の閾値電圧が存在し、これをＶｇｔｈとする。走査線が変化した際にオン電圧からＶｇｔｈとなる時間をｔ２１と定義し、データ線が第１データ電位から第２データ電位に変化する時間をｔ２２、データ電位と画素電位が等しくなるための時間をｔ２３、１水平期間の時間をｔ１Ｈとする。このとき、走査線駆動回路の出力端から最も遠端の場所の走査線電位がＶｇｔｈを下回るまで、データ線の電位を変化させることはできない。よって近似的に、「ｔ１Ｈ≧ｔ１＋ｔ２＋ｔ３」の関係が存在する。

そこで、本態様では、走査線をオン電圧から一旦オフ電圧よりも低いオーバードライブ電圧とした後、オフ電圧としている（オーバードライブ駆動）。これにより、走査線はオン電圧からオーバードライブ電圧に収束しようとするので、走査線をオン電圧から直接オフ電圧とした場合よりもｔ１を短くすることができる。即ち、ｔ１Ｈの最小値を小さくすることができる。これは１フレーム時間＝ｔ１Ｈ×（垂直本数）であることから、１フレーム期間を短くすることができるものである。その結果、表示のフレーム周波数を上げることができる。

また、前記オーバードライブ電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間は、前記オン電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間より短いとしてもよい。

前記オーバードライブ電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間（オーバードライブ期間）が長いと、前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のオフ特性が低下し、リーク電流が発生する。

本態様によると、オーバードライブ期間を、前記オン電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間より短く設定した。これにより、前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極がリークの発生する電圧に到達する前にオフ電圧に戻すので、第１、第２スイッチング素子がオン電圧から閾値電圧Ｖｇｔｈとなる時刻ｔ１を短くしつつ、リークを防止できる。

また、前記非発光期間は、前記非発光期間において前記第１スイッチング素子及び前記第２スイッチング素子を導通させてから、次の前記非発光期間において前記第１スイッチング素子及び前記第２スイッチング素子を導通させるまでの期間である１フレーム期間の、２５パーセント以上の期間であるとしてもよい。

本態様によると、前記第３スイッチング素子が非導通の状態において前記第１スイッチング素子及び前記第２スイッチング素子を非導通とする期間を十分に確保できる。これにより、前記駆動トランジスタのソース電極の電位を、前記参照電圧に対応した固定電圧に十分に近づける期間、前記駆動トランジスタのリセットを継続させることができる。

また、前記駆動トランジスタの半導体層は、非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含むとしてもよい。

この種の前記駆動トランジスタであれば、前記非発光期間が前記１フレーム期間の中の２５パーセント以上であれば、前記駆動トランジスタのソース電極の電位を、前記参照電圧に対応した固定電圧に十分に近づけることができる。

また、前記第１走査線は、前記第１コンデンサと、前記駆動トランジスタと、前記第２コンデンサと、前記第１スイッチング素子と、前記第２スイッチング素子と、前記第３スイッチング素子とが設けられた領域である一画素領域の外部に設けられているとしてもよい。

前記第１走査線がオン電圧からオフ電圧になった後、第１スイッチング素子は、リークすることなく第１コンデンサと共に安定的に駆動トランジスタのゲート電圧を保持することが重要な機能である。一方、第２スイッチング素子は、リークすることなく第１コンデンサと共に安定的に第１コンデンサに保持されたデータ電圧を保持し、また、リセット期間の間に第２コンデンサと共に安定的に第２コンデンサに保持されたデータ電圧を保持することが重要な機能である。

ここで、第１走査線は制御線であるため表示部の外から引き込まれている配線であるため、外部からの電気的ノイズを拾い易く、前回の発光終了から今回の発光の開始までの書込期間の間、ノイズによって電位が変動した場合、上記の第１スイッチング素子および第２スイッチング素子の機能を阻害する性質を有する。

ノイズによる電位の変動の影響が前記一画素内に影響を及ぶと、前記第１コンデンンサに保持された電圧若しくは前記第２コンデンサに保持された電圧を変動させるおそれがある。特に、本態様のように、前記第１走査線を介して前記第１スイッチング素子及び前記第２スイッチング素子を非導通とし且つ前記第２走査線を介して前記第３スイッチング素子を非導通とした期間を設けると、前記第１コンデンサ若しくは前記第２コンデンサは不安定になりやすいので、その影響を受けやすい。

そこで、本態様では、前記第１走査線は、前記一画素のレイアウト領域外に設けることにした。これにより、前記第１走査線が振れても、この振れが前記一画素内に伝わるおそれを軽減できる。そのため、前記第１コンデンンサに保持された電圧を変動させるおそれを軽減できる。

また、前記第２走査線は、前記一画素領域の内部を通るように設けられているとしてもよい。

このように、本態様の一態様として、前記第２制御線は、前記一画素のレイアウト領域内に設けてもよい。

また、前記第３電源線は、前記一画素領域の外部に設けられ、前記第１走査線は、前記第３電源線と前記第１トランジスタとを電気的に接続するためのコンタクト領域上に設けられているとしてもよい。

このように、本態様の一態様としては、前記第１走査線は、前記一画素外の前記第３電源線と前記一画素内の前記第１トランジスタとのコンタクト領域上に設けてもよい。

また、前記第２走査線は、前記第１コンデンサと、前記駆動トランジスタと、前記第２コンデンサと、前記第１スイッチング素子と、前記第２スイッチング素子と、前記第３スイッチング素子とが設けられた領域である一画素領域の外部に設けられているとしてもよい。

また、前記第２走査線は、前記駆動トランジスタのソース電極及び前記発光素子の間を接続するノードと、前記第２スイッチング素子と前記第３スイッチング素子との間を接続するノードと、の上に設けられているとしてもよい。

このように、本態様の一態様としては、前記第２走査線は、前記駆動トランジスタのソース電極と前記発光素子との間のノード（ｓ）と、前記発光素子前記第２スイッチング素子と前記第３スイッチング素子との間のノード（ａ）と、の上に設けてもよい。

また、前記第２コンデンサの第２電極と、前記第２スイッチング素子及び前記第３スイッチング素子のソース電極を延設する第１ノードと、前記駆動トランジスタのゲート電極を延設する第２ノードとは、前記第１電源線と垂直方向においてこの順番に重なるとしてもよい。

本態様によれば、配置領域を小さくできる。

また、前記第２コンデンサの第２電極と、前記第１ノードと、前記第２ノードとが、前記垂直方向においてこの順番に重なる領域では、前記第２ノードの幅は、前記第１ノードの幅より小さいとしてもよい。

本態様によると、前記ノードが存在しない領域で、前記第１電源線と前記ゲートノードとが重畳することはない。仮に、前記ノードが存在しない領域で、前記第１電源線と前記ゲートノードとが重畳すると、前記第１電源線と前記ゲートノードとの間に寄生容量が発生することになる。一方、前記第１電源線と前記ノードとの間の容量、及び、前記ノードと前記ゲートノードとの間の容量は必要な容量である。

それにより、寄生容量の発生を抑制することができる。

また、前記第１コンデンサは、前記第２ノードと、第１絶縁膜と、前記第１ノードとにより構成され、前記第２コンデンサは、前記第２電極と、第２絶縁膜と、前記第１ノードとにより構成されているとしてもよい。

以下、本発明の好ましい実施の形態を図に基づき説明する。なお、以下では、全ての図を通じて同一又は相当する要素には同じ符号を付して、その重複する説明を省略する。

また、前記第２コンデンサの第２電極は、前記第１電源線、前記第２電源線または前記第３電源線の一部に構成されるとしてもよい。

また、前記第２絶縁膜の直上に形成される配線層の膜厚は、前記第１コンデンサの第１電極または第２電極の膜厚より厚いとしてもよい。

本態様によると、第２絶縁膜直上の配線層で形成される第１電源線の膜厚や走査線の膜厚を前記第１コンデンサの第１電極もしくは第２電極の膜厚よりも厚い構成にしている。これにより、第１電源線や走査線の配線抵抗を下げることができる。したがって、第１電源線の電圧降下を抑制し、駆動トランジスタに安定した電源を供給したり、走査線の配線時定数を低減したりすることで、より表示品位を安定させることができる。

また、前記第２絶縁膜の直上に形成される配線層は、少なくとも２層からなり、少なくともいずれかの層は、前記第２コンデンサの第２電極を構成するとしてもよい。

本態様によると、第２絶縁膜直上の配線層を少なくとも２層以上の複数層から構成してもよい。

また、前記第２絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最上層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最上層を除いた層は、前記第２コンデンサの第２電極を構成するとしてもよい。

本態様によると、第２絶縁膜直上の配線層を複数の層で形成し、第２絶縁膜直上の配線層の最上層の膜厚を厚くするとともに、第２絶縁膜直上の配線層の最上層は第２コンデンサの領域に形成しない。これによると、第２絶縁膜直上の配線層の最上層を含んで第１電源線や走査線を形成すれば配線抵抗を低減しつつ、第２コンデンサの第２電極を薄く形成でき、第２コンデンサ全体の膜厚を薄くすることができる。したがって、第１電源線および第１走査線の配線抵抗を低減しつつ、第２コンデンサの形成領域の上方の平坦性を向上させることができる。

また、前記第２絶縁膜の直上に形成される配線層は、複数の層からなり、前記配線層の最下層は、前記複数の層のうち最も膜厚が厚く、前記複数の層のうち前記最下層を除いた層は、前記第２コンデンサの第２電極を構成するとしてもよい。

本態様によると、第２絶縁膜直上の配線層を複数の層で形成し、第１電源線や走査線の最下層の膜厚を厚くするとともに、第１電源線の最下層は第２コンデンサの領域に形成しない。これによると、第１電源線および第１走査線の配線抵抗を低減しつつ、第２コンデンサの第２電極を薄く形成でき、第２コンデンサ全体の膜厚を薄くすることができる。したがって、第１電源線の配線抵抗を低減しつつ、第２コンデンサの形成領域の上方の平坦性を向上させることができる。

また、前記第２コンデンサの第２電極は、前記第１電源線、前記第２電源線、前記第３電源線、前記駆動トランジスタのソースまたは第２走査線のいずれか一つと接続されているとしてもよい。

本態様によると、前記第２コンデンサの第２電極の電位を確定させるための電源線および電源を用意する必要がなくなり、画素配置および駆動回路を簡素化させることができる。

なお、非発光期間に第２コンデンサの第２電極に対して一定の電位を供給できればどの配線を用いてもよい。

（実施の形態１）
以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の画像表示装置の電気的な構成を示すブロック図である。図１における画像表示装置１は、制御回路２と、メモリ３と、走査線駆動回路４と、信号線駆動回路５と、表示部６とを備える。

また、図２は、本発明の実施の形態１に係る表示部の有する発光画素の回路構成及びその周辺回路との接続を示す図である。図２における発光画素１０は、スイッチングトランジスタ１１、１２及び１９と、静電保持容量１３及び２３と、駆動トランジスタ１４と、有機ＥＬ素子１５と、信号線１６と、走査線１７及び１８と、参照電源線２０及び２４と、正電源線２１と、負電源線２２とを備える。また、周辺回路は、走査線駆動回路４と、信号線駆動回路５とを備える。

なお、図２に示される回路構成は、ＷＯ２０１０／０４１４２６号公報に開示された回路構成と同じである。

図１及び図２に記載された構成要素について、以下、その接続関係および機能を説明する。

制御回路２は、走査線駆動回路４、信号線駆動回路５、及びメモリ３の制御を行う機能を有する。メモリ３には、各発光画素の補正データなどが記憶されており、制御回路２は、メモリ３に書き込まれた補正データを読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、信号線駆動回路５へと出力する。

走査線駆動回路４は、本発明の駆動回路の一例であり、スイッチングトランジスタ１１、スイッチングトランジスタ１２及びスイッチングトランジスタ１９を制御する。具体的には、走査線駆動回路４は、走査線１７及び走査線１８に接続されており、走査線１７及び走査線１８に走査信号を出力することにより、発光画素１０の有するスイッチングトランジスタ１１、スイッチングトランジスタ１２及びスイッチングトランジスタ１９の導通・非導通を制御する機能を有する。

信号線駆動回路５は、信号線１６に接続されており、映像信号に基づいた信号電圧を発光画素１０へ出力する機能を有する駆動回路である。

表示部６は、複数の発光画素１０を備え、外部から画像表示装置１へ入力された映像信号に基づいて画像を表示する。

スイッチングトランジスタ１１は、本発明の第２スイッチング素子の一例であり、一方の端子が信号線１６に電気的に接続され、他方の端子が静電保持容量１３の電極１３２に電気的に接続され、信号線１６と静電保持容量１３の電極１３２との導通及び非導通を切り替える。具体的には、スイッチングトランジスタ１１は、ゲートが走査線１７に接続され、ソース及びドレインの一方が信号線１６に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続された第２スイッチング素子である。スイッチングトランジスタ１１は、信号線１６と静電保持容量１３の電極１３２との導通及び非導通を制御することで静電保持容量１３の電極間に保持する電圧を決定する機能を有する。

スイッチングトランジスタ１２は、本発明の第１スイッチング素子の一例であり、静電保持容量１３の電極１３１と参照電源線２０との間に設けられ、静電保持容量１３の電極１３１に参照電圧を設定する。具体的には、スイッチングトランジスタ１２は、ゲートが走査線１７に接続され、ソース及びドレインの一方が参照電源線２０に接続され、ソース及びドレインの他方が静電保持容量１３の電極１３１に接続された第１スイッチング素子である。スイッチングトランジスタ１２は、参照電源線２０の参照電圧ＶＲＥＦ１を静電保持容量１３の電極１３１に印加するタイミングを決定する機能を有する。スイッチングトランジスタ１１及び１２は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成されるが、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）であってもよい。

静電保持容量１３は、第１電極及び第２電極を有する本発明の第１コンデンサの一例であり、電圧を保持する。具体的には、静電保持容量１３は、第１電極である電極１３１が駆動トランジスタ１４のゲートに接続され、第２電極である電極１３２がスイッチングトランジスタ１９を介して駆動トランジスタ１４のソースに接続された第１コンデンサである。静電保持容量１３は、信号線１６から供給された信号電圧に対応した電圧を保持し、例えば、スイッチングトランジスタ１１及び１２がオフ状態（非導通状態）となり、スイッチングトランジスタ１９がオン状態（導通状態）となった後に、駆動トランジスタ１４のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１４から有機ＥＬ素子１５へ供給する電流を安定化する機能を有する。

静電保持容量２３は、本発明の第２コンデンサの一例であり、その第１電極が静電保持容量１３の電極１３２に接続される。具体的には、静電保持容量２３は、第１電極である電極２３１が静電保持容量１３の電極１３２に接続され、第２電極である電極２３２が第１参照電源線である参照電源線２４に接続された第２コンデンサである。静電保持容量２３は、電極２３２が参照電源線２４の固定の参照電圧ＶＲＥＦ２と接続されていることにより、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオン状態（導通状態）からオフ状態（非導通状態）に切り替わった後も、静電保持容量１３および静電保持容量２３により静電保持容量１３の第１電極１３１に保持された電位ＶＲＥＦ１が変動するのを抑える機能を有する。つまり、静電保持容量２３は、スイッチングトランジスタ１１及びスイッチングトランジスタ１２がオフ状態（非導通状態）とされても、駆動トランジスタ１４のゲート電極に印加される電圧は安定的にＶＲＥＦ１となっている。

駆動トランジスタ１４は、本発明の発光素子の一例であり、ゲートが静電保持容量１３の電極１３１に接続され、ソースが有機ＥＬ素子１５のアノードに接続される。駆動トランジスタ１４は、静電保持容量１３に保持された電圧に応じたドレイン電流を有機ＥＬ素子１５に流し、有機ＥＬ素子１５を発光させる。具体的には、駆動トランジスタ１４は、ドレインが第２電源線である正電源線２１に接続され、ソースが有機ＥＬ素子１５のアノードに接続された駆動素子である。駆動トランジスタ１４は、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として有機ＥＬ素子１５に供給する。駆動トランジスタ１４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。また、駆動トランジスタ１４は、非晶質シリコン膜、または非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む半導体層を有してもよいし、ＩｎやＺｎ等を含む合金の酸化物からなる半導体層を有してもよい。

有機ＥＬ素子１５は、本発明の発光素子の一例である。具体的には、有機ＥＬ素子１５は、カソードが第２電源線である負電源線２２に接続された発光素子である。有機ＥＬ素子１５は、駆動トランジスタ１４により制御された上記信号電流が有機ＥＬ素子１５へ流れることにより発光する。

スイッチングトランジスタ１９は、本発明の第３スイッチング素子の一例であり、有機ＥＬ素子１５のアノードと静電保持容量１３の電極１３２との間に設けられ、有機ＥＬ素子１５のアノードと静電保持容量１３の電極１３２との導通及び非導通を切り替える。具体的には、スイッチングトランジスタ１９は、ゲートが走査線１８に接続され、ソース及びドレインの一方が駆動トランジスタ１４のソースに接続され、ソース及びドレインの他方が静電保持容量１３の電極１３２に接続された第３スイッチング素子である。スイッチングトランジスタ１９は、静電保持容量１３に保持された電位を駆動トランジスタ１４のゲート・ソース電極間に印加することにより、有機ＥＬ素子１５の発光開始タイミングを決定する機能を有する。スイッチングトランジスタ１９は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。なお、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）であってもよい。

信号線１６は、本発明のデータ線の一例であり、静電保持容量１３の電極１３２に信号電圧を供給する。具体的には、信号線１６は、信号線駆動回路５に接続され、発光画素１０を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。ここで、信号線１６は、画素列毎に構成されている。つまり、画像表示装置１は、画素列数分の信号線１６を備える。

走査線１７は、本発明の第１走査線の一例であり、スイッチングトランジスタ１１とスイッチングトランジスタ１２と走査線駆動回路４とに接続される。具体的には、走査線１７は、走査線駆動回路４に接続され、発光画素１０を含む画素行に属する各発光画素に接続されている。これにより、走査線１７は、発光画素１０を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ１４のゲートに参照電圧ＶＲＥＦ１を印加し、有機ＥＬ素子１５が発光を終了するタイミングを供給する機能を有する。

走査線１８は、本発明の第２走査線の一例であり、スイッチングトランジスタ１９と走査線駆動回路４とに接続される。具体的には、走査線１８は、走査線駆動回路４に接続され、静電保持容量１３の電極１３２の電位を駆動トランジスタ１４のソースに接続することにより、静電保持容量１３の電極間に保持されている輝度信号電圧を駆動トランジスタ１４のゲート・ソース電極間に印加し、有機ＥＬ素子１５が発光を開始するタイミングを供給する機能を有する。

また、画像表示装置１は、画素行数分の走査線１７及び１８を備える。

参照電源線２０は、本発明の第３電源線の一例であり、静電保持容量１３の電極１３１と接続され、静電保持容量１３の電極１３１の電圧値を規定する参照電圧ＶＲＥＦ１を供給する。ＶＲＥＦ１は駆動トランジスタ１４がオフ状態となる電圧に設定されている。

参照電源線２４は、本発明の第４電源線の一例であり、静電保持容量２３の電極２３２と接続され、静電保持容量２３の電極２３２の電圧値を規定する参照電圧ＶＲＥＦ２を供給する。また、走査線１７によりスイッチングトランジスタ１１とスイッチングトランジスタ１２が導通する直前の時間から、走査線１８によりスイッチングトランジスタ１９が導通する直前の時間まで、駆動トランジスタ１４のゲート電極の電圧が安定的に維持されていればよい。例えば、参照電源線２４は独立配線で給電されてもよいし、各発光画素１０の正電源線２１や負電源線２２や参照電源線２０や走査線１８であってもよい。

また、正電源線２１は、本発明の第１電源線の一例であり、駆動トランジスタ１４のドレインに接続され、駆動トランジスタ１４のドレインの電位（ＶＤＤ）を決定する。

また、負電源線２２は、本発明の第２電源線の一例であり、有機ＥＬ素子１５のカソードに接続され、有機ＥＬ素子１５のカソードの電位（ＶＥＥ）を決定する。

以上のように、画像表示装置１は構成される。

なお、図１、図２には記載されていないが、参照電源線２０及び参照電源線２４、第１電源線である正電源線２１及び第２電源線である負電源線２２は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。

また、静電保持容量２３の電極２３２は、参照電源線２４に接続されているとして説明したが、それに限らない。静電保持容量２３の電極２３２は、非発光期間に静電保持容量２３の電極２３２に対して一定の電位を供給できればよいので、正電源線２１、負電源線２２、または参照電源線２０、駆動トランジスタ１４のソース及び走査線１８のいずれか一つと接続されているとしてもよい。その場合、静電保持容量２３の電極２３２を確定させるための電源線および電源を用意する必要がなくなるので、画素配置および駆動回路を簡素化させることができるという効果を奏する。

次に、本実施の形態に係る画像表示装置１の制御方法について説明する。

図３Ａは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートの一例である。なお、図３Ｂは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートの別の一例である。図３Ａ及び図３Ｂにおいて、横軸は時間を表している。また縦方向には、上から順に、走査線１７、走査線１８、及び信号線１６に発生する電圧の波形図が示されている。

また、図４Ａ〜図４Ｊは、本発明の実施の形態１に係る画像表示装置の制御方法の動作タイミングチャートを説明するため図であり、画素回路の導通状態を示す図である。以下、例えば、走査線１７及び走査線１８の電圧レベルのＨＩＧＨは同じ＋２０Ｖ、ＬＯＷは同じ−１０Ｖに設定するとして説明するが、スイッチングトランジスタ１１、１２、１９の電気的特性に応じて走査線１７と走査線１８に別の電圧レベル（ＨＩＧＨ、ＬＯＷ）を与えてもよい。

まず、時刻ｔ０において、図３Ａに示すように、走査線駆動回路４は、走査線１７の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１１及び１２はオフ状態のままである。また、走査線駆動回路４は、走査線１８の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１９をオフ状態とする。これにより、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とはオフ状態（非導通の状態）となる（図４Ａ）。したがって、時刻ｔ０では、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とがオフ状態（非導通の状態）となった直後であるので、静電保持容量１３の電極１３２の電圧値は静電保持容量２３により有機ＥＬ素子１５のアノードの電圧（ＶＥＬ１（ＯＮ））が保持され、駆動トランジスタ１４のゲート電圧も静電保持容量１３によりスイッチングトランジスタ１９がオン状態の電圧が保持されており、有機ＥＬ素子１５の発光は継続している。

次に、時刻ｔ１において、図３Ａに示すように、静電保持容量１３の第２電極へのデータ電圧の設定を開始（書き込み期間を開始）するとともに駆動トランジスタ１４のリセット期間を開始する。

具体的には、図３Ａ及び図４Ｂに示すように、走査線駆動回路４は、走査線１８の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。また、走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１をオン状態（導通状態）にさせる。

具体的には、時刻ｔ１において、駆動トランジスタ１４のゲートには参照電源線２０の参照電圧（ＶＲＥＦ１）が印加され、駆動トランジスタ１４のソースには、負電源線２２の電圧（ＶＥＥ）と有機ＥＬ素子１５の発光閾値電圧の絶対値以上の電圧との合計に相当する電圧が印加されている。また、静電保持容量１３の電極１３１には参照電源線２０の参照電圧ＶＲＥＦ１が印加され、参照電源線２０の参照電圧（ＶＲＥＦ１）が保持される。このようにして、駆動トランジスタ１４がオフ状態となる。

換言すると、時刻ｔ１において、スイッチングトランジスタ１９がオフ状態（非導通の状態）であるため、駆動トランジスタ１４のソース電圧である有機ＥＬ素子１５のアノード電極は次第に負電源線２２の電圧（ＶＥＥ）と有機ＥＬ素子１５の発光閾値電圧の絶対値の電圧との合計に漸近していく。これにより、前フレーム（（Ｎ−１）フレーム）の非発光期間区間において駆動トランジスタ１４に蓄積された不要な電荷の放電すなわち駆動トランジスタ１４のリセットが開始される。

また、時刻ｔ１において、信号線駆動回路５は、信号線１６にデータ電圧（Ｖｄａｔａ１）を印加する。すると、静電保持容量１３の電極１３２（電圧Ｖｘ）には、信号線１６のデータ電圧（Ｖｄａｔａ１）が設定される。一方、静電保持容量１３の電極１３１には、参照電源線２０の参照電圧（ＶＲＥＦ１）が設定される。これにより、静電保持容量１３にはデータ電圧（Ｖｄａｔａ）と参照電圧（ＶＲＥＦ１）との電位差に対応する電圧が保持される。

また、参照電圧（ＶＲＥＦ１）は、駆動トランジスタ１４をオフ状態（非導通状態）にするオフ電圧である。駆動トランジスタ１４がオフ状態となるためには、有機ＥＬ素子１５の発光閾値電圧をＶｔｈ（ＥＬ）、駆動トランジスタ１４の閾値電圧をＶｔｈ（ＴＦＴ）として、ＶＲＥＦ１≦ＶＥＥ＋Ｖｔｈ（ＥＬ）＋Ｖｔｈ（ＴＦＴ）である。例えば駆動トランジスタ１４の閾値電圧を１Ｖ、有機ＥＬ素子１５の発光閾値電圧の絶対値を２Ｖとしたとき、正電源線２１の電圧を２５Ｖ、負電源線２２の電圧を１０Ｖ、参照電源線２０の電圧を１０Ｖと設定する。

また、駆動トランジスタ１４のソースには、負電源線２２の電位（ＶＥＥ）に対応した固定電圧が設定されはじめている。

ここで、負電源線２２の電位（ＶＥＥ）に対応した固定電圧とは、例えば、負電源線２２の電圧（ＶＥＥ）に有機ＥＬ素子１５が発光開始する閾値電圧の絶対値を加えた値である。そのため、駆動トランジスタ１４には、Ｖｇｓ−Ｖｔｈ＜０となる逆バイアス（一定の電圧）が印加されはじめる。

したがって、このとき、駆動トランジスタ１４のソース−ドレイン電流は流れないので、有機ＥＬ素子１５は発光しない。つまり、時刻ｔ１において、有機ＥＬ素子１５の発光は停止している。これにより、スイッチングトランジスタ１９がオフ状態（非導通状態）において走査線１７を介してスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させた場合に、駆動トランジスタ１４のゲート−ソース間において逆バイアス（一定の電圧）が印加されることに相当するので、有機ＥＬ素子１５の自己放電による駆動トランジスタ１４のソース電位の収束（リセット期間）が確実に開始される。

そして、時刻ｔ１〜時刻ｔ２の期間、図３Ａに示すように、走査線１７の電圧レベルがＨＩＧＨであるので、発光画素１０の電極１３２には信号線１６から信号電圧（Ｖｄａｔａ１）が印加され、同様に、発光画素１０を含む画素行に属する各発光画素に対し駆動トランジスタ１４のソースには、負電源線２２の電位（ＶＥＥ）に対応した固定電圧が設定されている。

この期間において、参照電源線２０には容量性負荷のみが接続されているので、走査線１７の電圧レベルがＨＩＧＨとなっている期間において定常電流は発生せず、電圧降下は発生しない。また、スイッチングトランジスタ１２のドレイン−ソース間に発生する電位差は、静電保持容量１３の充電が完了した際は０Ｖとなる。信号線１６とスイッチングトランジスタ１１についても同様である。よって、静電保持容量１３の電極１３１及び電極１３２には、それぞれ、信号電圧に対応した正確な参照電位（ＶＲＥＦ１）及び信号電圧（Ｖｄａｔａ）が書き込まれる。

次に、時刻ｔ２において、図３Ａに示すように、走査線駆動回路４は、走査線１７の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１１及び１２をオフ状態（非導通状態）とする。これにより、図４Ｃに示すように、静電保持容量１３の電極１３１と参照電源線２０とはオフ状態（非導通状態）となり、かつ、静電保持容量１３の電極１３２と信号線１６とはオフ状態（非導通状態）となる。

より具体的には、時刻ｔ２において、走査線駆動回路４は、図３Ａに示すように、走査線１８の電圧レベルをＬＯＷに維持しており、スイッチングトランジスタ１９はオフ状態（非導通の状態）のままである。走査線駆動回路４は、スイッチングトランジスタ１９がオフ状態（非導通の状態）において、走査線１７の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ１２及びスイッチングトランジスタ１１）をオフ状態（非導通の状態）にさせる。なお、駆動トランジスタ１４のリセットは継続されている。なぜなら、静電保持容量２３は、スイッチングトランジスタ１１及びスイッチングトランジスタ１１がオン状態（導通の状態）からオフ状態（非導通の状態）に切り替わった後も、静電保持容量２３の第１電極２３１すなわち静電保持容量１３の第２電極１３２の電位が変動するのを抑え、静電保持容量１３は、静電保持容量１３の第１電極１３１の電位が変動するのを抑える機能を果たすからである。つまり、静電保持容量１３及び静電保持容量２３により、スイッチングトランジスタ１２及びスイッチングトランジスタ１１）がオフ状態（非導通の状態）となる時刻ｔ２以降も、駆動トランジスタ１４のゲート電位を安定的にＶＲＥＦ１に維持でき、駆動トランジスタ１４のゲート−ソース間において逆バイアス（一定の電圧）を印加し続ける。従って、駆動トランジスタ１４のリセット期間を十分確保できれば、それだけ、駆動トランジスタ１４のソースの電位は、参照電圧（ＶＲＥＦ１）に対応した固定電圧（ＶＥＥ＋Ｖｔｈ（ＥＬ））に近づくことになり好ましく、本実施の形態では、時刻ｔ４までリセット期間が継続する。ただし、本実施の形態では、駆動トランジスタ１４のソースの電位は、時刻ｔ３において、参照電圧（ＶＲＥＦ１）に対応した固定電圧（ＶＥＬ（ｏｆｆ）＝ＶＥＥ＋Ｖｔｈ（ＥＬ））に近づく場合を示している（例えば図４Ｄ）。ここで、参照電圧（ＶＲＥＦ１）に対応した固定電圧は、駆動トランジスタ１４の電気特性、有機ＥＬ素子１５の電気特性、及び参照電圧（ＶＲＥＦ１）に基づいて決定される電位である。

次に、時刻ｔ４において、図３Ａに示すように、駆動トランジスタ１４のリセット期間を終了し、発光期間を開始する。具体的には、図３Ａ及び図４Ｅに示すように、走査線駆動回路４は、走査線１７の電圧レベルをＬＯＷに維持し、スイッチングトランジスタ１１及びスイッチングトランジスタ１２はオフ状態（非導通の状態）に維持したまま、走査線１８の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ１９をオン状態（導通の状態）にさせる。

すると、図４Ｅに示されているように、駆動トランジスタ１４のソースと静電保持容量１３の電極１３２とが導通する。また、静電保持容量１３の電極１３１は、参照電源線２０と遮断され、電極１３２は信号線１６と遮断されている。

これにより、駆動トランジスタ１４のゲート−ソース間は接続され、駆動トランジスタ１４のゲートには静電保持容量１３の電極１３１の電位（ＶＲＥＦ１−Ｖｄａｔａ＋ＶＥＬ（ｏｆｆ））が設定され、駆動トランジスタ１４のソースには静電保持容量１３の電極１３２の電位（ＶＥＬ（ｏｆｆ））が設定される。換言すると、静電保持容量１３の電極１３１と電極１３２との間の電位差（ＶＲＥＦ１−Ｖｄａｔａ）が駆動トランジスタ１４のゲート・ソース電極間に印加される。それにより、駆動トランジスタ１４のゲート・ソース電極間電位差に応じて駆動トランジスタ１４のドレイン・ソース間に電流を流されるので有機ＥＬ素子１５が発光する。有機ＥＬ素子１５が発光し始めると駆動トランジスタ１４のソースの電位は変化し、ＶＥＬ（ＯＮ）になる。そのとき、駆動トランジスタ１４のゲートには静電保持容量１３の電極１３１の電位（ＶＲＥＦ１−Ｖｄａｔａ＋ＶＥＬ（ｏｎ））が設定され、駆動トランジスタ１４のゲート・ソース電極間には静電保持容量１３の電極１３１と電極１３２との間の電位差（ＶＲＥＦ１−Ｖｄａｔａ）が印加され続ける。つまり、駆動トランジスタ１４のゲート電位はソース電位の変動と共に変化し、かつ、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ１−Ｖｄａｔａ）が印加されるので、この（ＶＲＥＦ１−Ｖｄａｔａ）に対応した信号電流が有機ＥＬ素子１５に流れ、有機ＥＬ素子１５が発光する。なお、本実施の形態において、例えば、駆動トランジスタ１４のソース電位はスイッチングトランジスタ１９の導通により、１２Ｖから１５Ｖに変化する。

時刻ｔ４〜時刻ｔ５の期間（すなわち発光期間）では、ゲート−ソース間には、静電保持容量１３の両端電圧である（ＶＲＥＦ１−Ｖｄａｔａ）が印加され続け、上記信号電流が流れることにより有機ＥＬ素子１５は発光を持続する。

なお、時刻ｔ０〜時刻ｔ５の期間は、画像表示装置１の有する全発光画素の発光強度が更新される１フレーム期間に相当し、時刻ｔ５以降においても時刻ｔ０〜時刻ｔ５の期間の動作が繰り返される。例えば、Ｎ＋１フレームにおける時刻ｔ５〜時刻ｔ９は、上述した時刻ｔ０〜時刻ｔ４にそれぞれ相当する。なお、図３Ａおよび図４Ｆ〜図４Ｊに示す時刻ｔ５〜時刻ｔ９における画像表示装置の制御方法の動作は、時刻ｔ０〜時刻ｔ４と同様であるため、説明は省略する。

以上のように画像表示装置は制御され、前フレームにおける発光期間において駆動トランジスタ１４に蓄積された電荷による閾値電圧の変動は解消される。つまり、上述したようにリセット期間を十分確保することにより駆動トランジスタ１４の閾値電圧が安定する。換言すると、発光開始時の駆動トランジスタ１４の電気特性は、上記のリセット期間が終了すると、前フレームの影響を受けることなく、有機ＥＬ素子１５に所望の電流を供給することが可能となる。

また、静電保持容量１３は、信号電圧（Ｖｄａｔａ１等）と参照電圧（ＶＲＥＦ１）との電位差に対応する電圧が保持されると共に、静電保持容量１３と静電保持容量２３による合成容量により駆動トランジスタ１４のゲートに参照電圧（ＶＲＥＦ１）を安定的に供給しリセットが開始される。そのため、１つの画素の１つの発光動作のために、信号線１６が２回分のデータ書き込みの時間だけ占有されることはない。その結果、１行の各画素に対し１回書き込むだけで済むので、設定された１フレーム期間に全行の書込動作を完了させるために、２倍の書込速度は要求されない。つまり、信号線１６および走査線１７、１８の配線時定数を低減させる必要もなく、配線膜厚又は配線間用絶縁膜の膜厚を厚く形成する必要はない。したがって、その分プロセス時間を短縮し、スループットを向上させ、コストの低減を図ることができる。

次に、上述したように、リセット期間を十分確保することにより、前フレームの影響を受けることなく、駆動トランジスタ１４の閾値電圧が安定するメカニズムについて説明する。

まず、前フレームにおける発光期間において駆動トランジスタ１４に蓄積された電荷による閾値電圧の変動が生じてしまうことについて説明し、その後、本実施の形態の画像表示装置及びその制御方法によるリセット効果について説明する。

図５は、駆動トランジスタに蓄積された電荷により閾値電圧の変動が生じることを示す特性図である。図６は、駆動トランジスタに蓄積された電荷を模式的に示す図である。また、図７は、駆動トランジスタのヒステリシス特性による残像の発生の例を示す図である。

図５において、縦軸は電流値のｌｏｇ値（Ｉｄ）を示しており、横軸はゲートに印加されるゲート電圧値を示している。

ここで、図５に示す線Ａは、駆動トランジスタの初期特性を示している。一方、図６（ｂ）には、初期特性（線Ａ）を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。同様に、線Ｂは、ゲート・ソース間に印加された電圧ストレス（Ｖｇｓストレスとも呼ぶ）が小さい場合の駆動トランジスタ１４の特性を示している。図６（ｂ）には、この線Ｂの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。また、線Ｃは、Ｖｇｓストレスが大きい場合の駆動トランジスタの特性を示している。図６（ｃ）には、この線Ｃの特性を示す場合の駆動トランジスタに蓄積された電荷を模式的に示している。

図５及び図６に示すように、駆動トランジスタに大きなＶｇｓストレスがかけられるほど、電荷が蓄積されていることがわかる。そして、電荷が蓄積されるほど（大きなＶｇｓストレスがかけられるほど）、駆動トランジスタの閾値の変化（Ｖｔｈシフト）が大きいことがわかる。つまり、この電荷の蓄積が、駆動トランジスタの電圧−電流特性にヒステリシスを示させる要因となっている。

また、この電荷の蓄積は、Ｖｇｓストレス下で、比較的時間をかけて行われ、電荷の蓄積の解消にも比較的時間を要することが知られている。そのため、リセット期間が十分に確保されないパネルでは、図７に示すように、駆動トランジスタのヒステリシス特性による残像が発生してしまうという課題があった。また、リセット期間設置のために、輝度信号電圧を書き込む工程と画素停止の信号電圧を書き込む工程を別途実施する場合は、信号線１６および走査線１７、１８の配線時定数を低減させる必要があった。

それに対して、上述した本実施の形態の画像表示装置及びその制御方法によれば、一度の書き込み工程において、画素停止の信号電圧（ＶＲＥＦ１）と輝度信号電圧（Ｖｄａｔａ）とを書き込むことを可能にし、信号線１６および走査線１７、１８の配線時定数を大幅に低減させる必要をなくした。また逆バイアスを印加するリセット期間を十分確保できるので、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。これを図８に模式的に示している。ここで、図８は、駆動トランジスタに蓄積された電荷を解消するリセット効果を模式的に示す図である。なお、図８は、図６の構造を利用して模式的に示している。

図８（ａ）に示すように、初期状態の駆動トランジスタに対して、Ｖｇｓ＞０のＶｇｓストレスを印加する。すると、図８（ｂ）に示すように、駆動トランジスタのゲート絶縁膜の局在準位に電荷がトラップされ、電荷が蓄積する。ここで、Ｖｇｓ＞０のＶｇｓストレスとは、例えば、ソースに０Ｖ、ドレインに５Ｖ、ゲートに５Ｖを印加した状態である。

そして、上述した制御方法により、十分確保したリセット期間を経過すると、図８（ｃ）に示すように、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出され、初期状態と同等になる。ここで、駆動トランジスタは、リセット期間において、例えば、ソースに１２Ｖ、ドレインに２５Ｖ、ゲートに１０Ｖを印加し、Ｖｇｓ＜０のＶｇｓストレスが印加されている。それにより、駆動トランジスタのゲート絶縁膜の局在準位にトラップされている電荷が放出される。

なお、図９は、図６に示す駆動トランジスタに蓄積された電荷に対するリセット効果を示す図である。図９に示すように、図６に示す駆動トランジスタに蓄積された電荷に対しても、リセット期間を十分確保することにより、電荷の蓄積を解消し、駆動トランジスタの特性を初期特定に戻すことができる。

また、上記では、駆動トランジスタの構造として、チャネルエッチ構造を例にとって説明したが、それに限らない。図１０に示すように、エッチングストッパ構造でもよい。ここで、図１０は、エッチングストッパ構造を有する駆動トランジスタの構造を模式的に示す図である。

以上のように、実施の形態１に係る画像表示装置およびその制御方法によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる。

具体的には、走査線１７による制御は、静電保持容量１３の電極１３２への信号電圧の設定と駆動トランジスタ１４のリセットの開始とを兼ねるので、信号線１６および走査線１７、１８の配線時定数を大幅に低減させることなく、リセット期間を十分確保することができる。また、走査線１８を制御することにより、有機ＥＬ素子１５の発光開始を遅らせれば、その分、駆動トランジスタ１４のリセット期間を十分確保できる。

その結果、スイッチングトランジスタ１１及びスイッチングトランジスタ１２は共通の走査線１７を介して制御されるという簡易な構成において、静電保持容量１３の電極１３２へのデータ電圧の設定と駆動トランジスタ１４のリセット動作の開始とを兼ね、有機ＥＬ素子１５の発光開始と駆動トランジスタ１４のリセット動作の終了を兼ねるという簡易な制御により、ヒステリシス特性による影響（残像）を軽減できる。

なお、上述したリセット期間は、１フレーム期間の、２０パーセント以上の期間が好ましい。このリセット期間は、上述した制御方法を用いることにより、非発光期間と同じ期間となっている。ここで、非発光期間は、例えば時刻ｔ１〜時刻ｔ４の期間であり、スイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させてから、スイッチングトランジスタ１１及びスイッチングトランジスタ１２が非導通の状態においてスイッチングトランジスタ１９を導通させるまでの期間に相当する。また、１フレーム期間とは、例えば時刻ｔ１〜時刻ｔ６の期間であり、スイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させてから（時刻ｔ１）、次にスイッチングトランジスタ１９が非導通の状態においてスイッチングトランジスタ１１及びスイッチングトランジスタ１２を導通させる（時刻ｔ６）までの期間に相当する。

（実施の形態２）
実施の形態１では、走査線駆動回路４がオン電圧を走査線１７に印加した際の信号伝達遅延を考慮していない場合の制御方法の例について説明した。それに対して、実施の形態２では、走査線１７の信号伝達遅延を考慮した制御方法の例について説明する。

まず、走査線１７の信号伝達遅延について、図１及び図２を用いて説明する。

走査線１７の信号伝達遅延は、走査線１７自身の配線抵抗と、例えば信号線１６、走査線１８、参照電源線２０、正電源線２１または負電源線２２などの他の制御線及び電源線との間に形成される容量とで規定される。つまり、走査線１７に印加される走査線駆動回路４の出力がオン電圧からオフ電圧に切り替わった場合、最も配線遅延の影響を受ける走査線駆動回路４の出力端から最も遠端の場所の走査線１７の電位すなわち図１に示す表示部６の右端部の走査線１７の電位は、ある時定数を持って漸近的にオフ電圧に近づいていく。

ここで、図２に示すスイッチングトランジスタ１１及びスイッチングトランジスタ１２がオン状態（導通状態）−オフ状態（非導通状態）と切り替わる閾値電圧をＶｇｔｈとする。図３Ａに示す時刻ｔ１または時刻ｔ６において、走査線１７の電圧レベルがＬＯＷからＨＩＧＨに変化する際にスイッチングトランジスタ１１及びスイッチングトランジスタ１２に走査線１７により印加される電圧がＶｇｔｈとなるまでの時間をＴ２１と定義する。

また、図３Ａに示す時刻ｔ１または時刻ｔ６において、信号線１６に印加される電圧がＶｄａｔａに変化する時間をＴ２２とする。信号線１６の電位と、発光画素１０の電位（静電保持容量１３の電極１３２の電位）とが等しくなるまでの時間をＴ２３とし、１水平期間の時間をＴ１Ｈとする。

このとき、図３Ａに示す時刻ｔ２または時刻ｔ７において、走査線駆動回路４の出力端から最も遠端の場所の走査線１７の電位もＶｇｔｈを下回るまで、信号線１６の電位を変化させることはできない。よって近似的に以下の式１による関係が存在する。

Ｔ１Ｈ≧Ｔ２１＋Ｔ２２＋Ｔ２３ （式１）

そこで、実施の形態２では、走査線１７の信号伝達遅延を考慮して、図３Ａに示す時刻ｔ２または時刻ｔ７において、オーバードライブ駆動方法を利用して画像表示装置の制御を行う。以下、それについて説明する。

図１１は、本発明の実施の形態２に係る画像表示装置の制御方法の動作タイミングチャートの一例である。図３Ａと同様の要素には同一の符号を付しており、詳細な説明は省略する。以下、走査線１７の電圧レベルがＨＩＧＨである定常状態の電圧をオン電圧、走査線１７の電圧レベルがＬＯＷである定常状態の電圧をオフ電圧とよぶ。

図１１に示すように、本実施の形態では、走査線１７の電圧レベルをＨＩＧＨ（オン電圧）からＬＯＷ（オフ電圧、例えば時刻ｔ４における走査線１７の電圧）に変化させるとき、時刻ｔ２または時刻ｔ７において、オン電圧から一旦オフ電圧よりも低いオーバードライブ電圧とした後、オフ電圧とするオーバードライブ駆動を行う。

換言すると、走査線駆動回路４は、走査線１７を介してスイッチングトランジスタ１１及びスイッチングトランジスタ１２をオン状態（導通状態）からオフ状態（非導通状態）に切り替える際、まずオフ電圧より低い電圧であるオーバードライブ電圧を走査線１７に印加して、次にオフ電圧を走査線１７に印加するオーバードライブ駆動を行う。

このようにオーバードライブ駆動を行うことにより、走査線１７はオン電圧からオーバードライブ電圧に収束してからオフ電圧となるので、走査線１７をオン電圧から直接オフ電圧とした場合よりも上記のＴ２１を短くすることができる。したがって、上述したＴ１Ｈの最小値を小さくすることができので、１フレーム時間がＴ１Ｈ×（垂直本数）であることから、１フレーム期間を短くすることができる。つまり、表示のフレーム周波数を上げたり、垂直本数を増やしたり、つまり表示画素数を増やしたりすることができる。

上記のように、オーバードライブ駆動を行うことにより、走査線１７を高速に動作させることができる。しかし、オーバードライブ電圧が印加されるＯＤ期間（図１１でｔ２〜ｔ２’、ｔ７〜ｔ７’の期間）を長くすると、ＯＤ期間に、スイッチングトランジスタ１１のゲート電極がオーバードライブ電圧となりスイッチングトランジスタ１１のオフ特性が低下し、リーク電流が発生する。すなわち、スイッチングトランジスタ１１が完全にオフ状態（非導通状態）とならない。そのため、信号線１６からのデータ電圧（Ｖｄａｔａ）が静電保持容量１３の電極１３２に正確に書き込まれず、例えば、クロストークなどの表示品位を低下させる課題が生じる。

そこで、本実施の形態では、図１１に示すように、ＯＤ期間の長さを走査線１７の配線時定数以下とする。換言すると、オーバードライブ電圧をスイッチングトランジスタ１１及びスイッチングトランジスタ１２のゲート電極に印加するＯＤ期間は、オン電圧をスイッチングトランジスタ１１及びスイッチングトランジスタ１２のゲートに印加する期間より短くする。

それにより、走査線１７の配線上の波形（図でＤ）はＯＤ電圧まで到達しないので、走査線１７がオン電圧からＶｇｔｈを下回る時間を短縮しつつ、スイッチングトランジスタ１１を高速かつ完全にオフ状態とすることができる。

つまり、スイッチングトランジスタ１１及びスイッチングトランジスタ１２のゲートにリークが発生する電圧に到達する前にオフ電圧に戻すことができるので、信号線１６および走査線１７、１８の配線時定数を大幅に低減させることなく、スイッチングトランジスタ１１、スイッチングトランジスタ１２がオン電圧から閾値電圧Ｖｇｔｈとなる時刻Ｔ２１を短くすることができる。

（実施の形態３）
実施の形態１及び２では、画像表示装置の制御方法の例について説明した。実施の形態３では、実施の形態１及び２に加えて、画像表示装置の配線レイアウトを適切に行うことで、駆動トランジスタのヒステリシス特性による残像を解消する場合について説明する。

以下では、まず、配線レイアウトが適切に行われない場合の課題について説明し、その後、本実施の形態における画像表示装置の配線レイアウトについて説明する。

例えば、スイッチングトランジスタ１２は、リセット期間において、リークすることなく静電保持容量１３と共に安定的に駆動トランジスタ１４のゲート電圧（ＶＲＥＦ１）を保持することが重要な機能である。ここで、リセット期間は、上述したように、走査線１７の電圧レベルがＨＩＧＨ（オン電圧）からＬＯＷ（オフ電圧）になった後（例えば図３Ａに示す時刻ｔ２）、走査線１８の電圧レベルがＬＯＷからＨＩＧＨになるまで（例えば図３Ａに示す時刻ｔ４）の期間である。

また、スイッチングトランジスタ１１は、リークすることなく静電保持容量１３と共に静電保持容量１３に保持されたデータ電圧（Ｖｄａｔａ）を安定的に保持すること、また、リセット期間の間には、静電保持容量２３と共に安定的に静電保持容量２３に保持されたデータ電圧（Ｖｄａｔａ）を保持することが重要な機能である。

しかし、走査線１７は制御線であり、表示部６の外から引き込まれている配線であるので、外部からの電気的ノイズを拾い易い。そのため、走査線１７の電位が、前回の発光期間終了時（例えば図３Ａで時刻ｔ０）から今回の発光期間開始時（例えば図３Ａで時刻ｔ４）までの書込期間の間に、電気的ノイズによって変動した場合、スイッチングトランジスタ１１及びスイッチングトランジスタ１２の機能を阻害してしまう。つまり、走査線１７の電位が電気的ノイズにより変動し、その影響が発光画素１０内に及ぶと、静電保持容量１３に保持された電圧値または静電保持容量２３に保持された電圧値を変動させるおそれがある。

特に、図３Ａに示す時刻ｔ２〜時刻ｔ４の期間には、静電保持容量１３または静電保持容量２３は不安定になりやすく、走査線１７の電位の変動の影響を受け、その変動量によってはスイッチングトランジスタ１１及びスイッチングトランジスタ１２が意図せずオン状態やオフ状態となり、結果としてクロストーク等の表示品位を低下させる場合がある。ここで、図３Ａに示す時刻ｔ２〜時刻ｔ４の期間は、上述したように、走査線１７を介してスイッチングトランジスタ１１及びスイッチングトランジスタ１２をオフ状態（非導通状態）に、かつ、走査線１８を介してスイッチングトランジスタ１９をオフ状態（非導通状態）に制御している期間である。

そのため、本実施の形態では、図１２Ａに示すように、走査線１７を、図１２Ｃに示す発光画素１０の一画素領域Ｆ外に設けている。ここで、図１２Ａは、本発明の実施の形態３における発光画素１０の配線レイアウトを示す図である。図１２Ｂ及び図１２Ｄ〜図１２Ｈは、図１２Ａに示す配線レイアウトの領域Ｆの断面の例を模式的に示す図である。図１２Ｃは、図１２Ａに示す配線レイアウトの回路構成を示す図である。なお、図１２Ｃは、発光画素１０の一画素領域Ｆを示す点を除くと図２に示す回路図と同じである。また、図１２Ａ〜図１２Ｃにおいて、図２と同様の要素には同一の符号を付しており、詳細な説明は省略する。

発光画素１０では、図１２Ａに示すように、スイッチングトランジスタ１１と、スイッチングトランジスタ１２と、静電保持容量１３と、駆動トランジスタ１４と、スイッチングトランジスタ１９と、静電保持容量２３とは一画素領域Ｆにレイアウトされている（設けられている）。

参照電源線２０は、一画素領域Ｆ外にレイアウトされている。

走査線１７は、一画素領域Ｆ外にレイアウトされる。これにより、走査線１７の電位が電気的ノイズなどで変動したとしても、その変動が一画素領域Ｆ内に伝達され影響されること（クロストーク）を抑制することができる。そのため、静電保持容量１３に保持される電圧の変動を防止することができる。

また、走査線１７は、図１２Ａに示すように、参照電源線２０とスイッチングトランジスタ１２とを電気的に接続するためのコンタクト領域上に設けられている。

走査線１８は、図１２Ａに示すように、一画素領域Ｆ内に引き込まれて（レイアウト）されており、ノードＮｓとノードＮａとの上に設けられている。ここで、ノードＮｓとは、駆動トランジスタ１４のソースと有機ＥＬ素子１５との間を電気的に接続するためのものである。また、ノードＮａとは、スイッチングトランジスタ１１とスイッチングトランジスタ１９との間を電気的に接続するためのものである。

静電保持容量１３と静電保持容量２３とは、図１２Ｂに示すように、発光画素１０の配線レイアウトの垂直方向において、別レイヤではあるが重なるように形成されており、静電保持容量１３の電極１３２と静電保持容量２３の電極２３１とは共用されている。また、静電保持容量１３上の第２絶縁膜１３２０と静電保持容量２３との上方には、さらに平坦化膜１３３０が形成されている。なお、静電保持容量１３の電極１３２と電極１３１とは、ゲート絶縁膜１３１０を挟んで形成されており、静電保持容量２３の電極２３２と電極２３１とは、第２絶縁膜１３２０を挟んで形成されている。

また、静電保持容量２３の電極２３２は、正電源線２１の一部である。

換言すると、静電保持容量２３の電極２３２と、スイッチングトランジスタ１１及びスイッチングトランジスタ１９とが接続されたノードＮｆと、駆動トランジスタ１４のゲートを延設するノードＮｇとは、配線レイアウト面の垂直方向でこの順番に重なるよう形成されている。ここで、ノードＮｆとは、ノードＮａの一部であって、静電保持容量１３の電極１３２と静電保持容量２３の電極２３１とが共用された電極層に対応する。同様にノードＮｇとは、静電保持容量１３の電極１３１と駆動トランジスタのゲートとが共用された電極層に対応する。また、静電保持容量２３の電極２３２は、正電源線２１の一部と共用されて構成されている。このように、配線レイアウト面の垂直方向で静電保持容量１３と静電保持容量２３が重なるように形成することにより、配置領域を小さくできる。

また、図１２Ｂに示すように、静電保持容量１３の電極１３１の幅ｗ１は、静電保持容量２３の電極２３１の幅ｗ２より狭くなるよう形成されている。

換言すると、静電保持容量２３の電極２３２と、スイッチングトランジスタ１１及びスイッチングトランジスタ１９とが接続されたノードＮｆと、駆動トランジスタ１４のゲートを延設するノードＮｇとがこの順番に重なる領域において、ノードＮｇの幅は、ノードＮｆの幅より小さい。

このように構成することにより、ノードＮｆが存在する領域では正電源線２１とノードＮｇとが配線レイアウト面の垂直方向で重畳するよう形成され、正電源線２１とノードＮｆとの間の容量は静電保持容量２３の容量を構成し、及び、ノードＮｆとノードＮｇとの間の容量は静電保持容量１３を構成しつつ、駆動トランジスタ１４を制御するゲート電極が接続されるノードＮｇを静電ノイズから保護し安定化することができる。

このように、配線レイアウトを構成することにより、必要でない場所での寄生容量の発生を抑制することができる。

なお、図１２Ａに示す配線レイアウトの領域Ｇの断面の例は、図１２Ｂに限らない。図１２Ｃ〜図１２Ｈに示す例でもよい。

例えば、図１２Ｄに示すように、静電保持容量２３を構成する第２絶縁膜１３２０の直上に形成される配線層の膜厚は、静電保持容量１３の電極１３１または電極１３２の膜厚より厚いとしてもよい。つまり、第２絶縁膜１３２０の直上の配線層で形成される正電源線２１の膜厚や走査線の膜厚を静電保持容量１３の電極１３１または電極１３２の膜厚よりも厚い構成にしてもよい。

これにより、正電源線２１や走査線の配線抵抗を下げることができるので、正電源線２１の電圧降下を抑制し、駆動トランジスタ１４に安定した電源を供給したり、走査線の配線時定数を低減したりすることで、より表示品位を安定させることができる。

また、例えば図１２Ｅに示すように、第２絶縁膜１３２０の直上に形成される配線層は少なくとも２層からなり、少なくともいずれかの層は、静電保持容量２３の電極２３２を構成するとしてもよい。具体的には、静電保持容量２３の電極２３２及びその一部と共用される正電源線２１の構成において、正電源線２１（静電保持容量２３の電極２３２）を下層２１ａ及び上層２１ｂからなる２層構造としてもよい。

ここで、例えば、下層２１ａをＩＴＯ、上層２１ｂをＡｌ、Ｃｕまたはそれらを含む合金としてもよい。

これにより、上記同様に、第１電源線や走査線の配線抵抗を下げることができる。

また、例えば図１２Ｆに示すように、第２絶縁膜１３２０の直上に形成される配線層は、複数の層からなり、配線層の最上層は、複数の層のうち最も膜厚が厚く、複数の層のうち前記最上層を除いた層は、静電保持容量２３の電極２３２を構成するとしてもよい。具体的には、第２絶縁膜１３２０の直上の配線層を複数の層で形成し、第２絶縁膜１３２０の直上の配線層の最上層の膜厚を厚くするとともに、第２絶縁膜１３２０の直上の配線層の最上層は静電保持容量２３の領域に形成しない。つまり、上記上層２１ｃを下層２１ａの上に一部だけ形成される構成でもよい。この構成において、下層２１ａは、静電保持容量２３の電極２３２の機能を果たすので、静電保持容量２３の機能は果たされる。

これにより、第２絶縁膜１３２０の直上の配線層の最上層を含んで正電源線２１や走査線を形成するので、配線抵抗を低減しつつ、静電保持容量２３の電極２３２を薄く形成できる。また、静電保持容量１３および静電保持容量２３が重なった領域の厚みを薄くすることができ、配線パターンの存在しない領域との高低差を低減できる。したがって、正電源線２１および走査線１７の配線抵抗を低減しつつ、画素領域Ｆの上方に配置する平坦化膜１３２０の平坦性を向上させることができる。

また、例えば図１２Ｇに示すように、第２絶縁膜１３２０の直上に形成される配線層は、複数の層からなり、配線層の最下層は、複数の層のうち最も膜厚が厚く、複数の層のうち最下層を除いた層は、静電保持容量２３の電極２３２を構成するとしてもよい。

具体的には、第２絶縁膜１３２０の直上の配線層を複数の層で形成し、正電源線２１や走査線の最下層の膜厚を厚くするとともに、正電源線２１の最下層は静電保持容量２３の領域に形成しない。

これによれば、正電源線２１および走査線１７の配線抵抗を低減しつつ、第２コンデンサの第２電極を薄く形成でき、静電保持容量１３および静電保持容量２３が重なった領域の厚みを薄くすることができ、配線パターンの存在しない領域との高低差を低減できる。したがって、正電源線２１の配線抵抗を低減しつつ、画素領域Ｆの上方に配置する平坦化膜１３２０の平坦性を向上させることができる。

なお、図１２Ｆの上層２１ｃと下層２１ａは同じ材料でも良いし、図１２Ｇの上層２１ｄと下層２１ｅは同じ材料でも良い。

同様に、静電保持容量１３および静電保持容量２３が重なる領域の電極の厚さを薄くする構成を静電保持容量２３の電極２３１（１３２）又は静電保持容量１３の電極１３１に、好適に対応させ、組合せることができる。それにより、静電保持容量１３および静電保持容量２３が重なった領域の厚みを抑制することができる。その具体例を図１２Ｈに示す。図１２Ｈでは、静電保持容量１３および静電保持容量２３の重なった領域の、静電保持容量１３の電極１３２および静電保持容量２３の電極２３１の厚みを低減させた例である。もちろん、好適に対応させた組合せのパターンは、これら具体例に限られず、例えば静電保持容量１３の電極１３１の厚みを低減する等でも良く、種々の組合せがあることは言うまでもない。

いずれの構成によっても、配線パターンの存在しない領域との高低差をより一層低減できるという効果を奏する。

以上、実施の形態１及び２に加えて、画像表示装置の配線レイアウトを適切に行うことで、駆動トランジスタのヒステリシス特性による残像を解消するだけでなく、安定的に駆動トランジスタ１４のゲート電圧、並びに、静電保持容量１３及び静電保持容量２３に保持された電圧を安定的に保持することができる。

以上、本発明によれば、簡単な画素回路で、駆動トランジスタのヒステリシス特性による残像を解消することができる画像表示装置を実現することができる。

なお、以上述べた実施の形態では、駆動トランジスタ１４をｎ型トランジスタとし、有機ＥＬ素子１５のカソードが共通電源線に接続されたものとして記述しているが、駆動トランジスタ１４をｐ型トランジスタで形成し、有機ＥＬ素子１５のアノードが共通電源線に接続された画像表示装置でも、上述した各実施の形態と同様の効果を奏する。

また、本実施の形態では、図１２Ａに示すように、走査線１７を、図１２Ｇに示す発光画素１０の一画素領域Ｆ外に設けているとして説明したが、それに限られない。図１３に示すように、走査線１７の代わりに走査線１８を、発光画素１０の一画素領域Ｆ外に設けるとしてもよい。

また、例えば、本発明に係る表示装置は、図１４に記載されたような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、映像信号を反映した高精度な画像表示が可能な薄型フラットＴＶが実現される。

本発明は、特に、画素信号電流により画素の発光強度を制御することで輝度を変動させるアクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１ 画像表示装置
２ 制御回路
３ メモリ
４ 走査線駆動回路
５ 信号線駆動回路
６ 表示部
１０ 発光画素
１１、１２、１９ スイッチングトランジスタ
１３、２３ 静電保持容量
１４ 駆動トランジスタ
１５ 有機ＥＬ素子
１６、５０６ 信号線
１７、１８ 走査線
２０、２４ 参照電源線
２１ 正電源線
２２ 負電源線
１３１、１３２、２３１、２３２ 電極
５００ 画素部
５０１ 第１スイッチング素子
５０２ 第２スイッチング素子
５０３ 容量素子
５０４ ｎ型薄膜トランジスタ（ｎ型ＴＦＴ）
５０７ 第１走査線
５０８ 第２走査線
５０９ 第３スイッチング素子

Claims (22)

1. 発光素子と、
   電圧を保持する第１コンデンサと、
   ゲート電極が前記第１コンデンサの第１電極に接続され、ソース電極が前記発光素子の第１電極に接続され、前記第１コンデンサに保持された電圧に応じたドレイン電流を前記発光素子に流すことにより前記発光素子を発光させる駆動トランジスタと、
   第１電極が前記第１コンデンサの第２電極に接続された第２コンデンサと、
   前記駆動トランジスタのドレイン電極に接続され、前記駆動トランジスタのドレイン電極の電位を決定する第１電源線と、
   前記発光素子の第２電極に接続され、前記発光素子の第２電極の電位を決定する第２電源線と、
   前記第１コンデンサの第１電極と接続され、前記第１コンデンサの第１電極の電圧値を規定する参照電圧を供給する第３電源線と、
   前記第２コンデンサの第２電極と接続され、前記第２コンデンサの第２電極の電圧値を規定する第２参照電圧を供給する第４電源線と、
   前記第１コンデンサの第２電極に信号電圧を供給するデータ線と、
   前記第１コンデンサの第１電極と前記第３電源線との間に設けられ、前記第１コンデンサの第１電極に前記参照電圧を設定するための第１スイッチング素子と、
   一方の端子が前記データ線に電気的に接続され、他方の端子が前記第１コンデンサの第２電極に電気的に接続され、前記データ線と前記第１コンデンサの第２電極との導通及び非導通を切り替える第２スイッチング素子と、
   前記発光素子の第１電極と前記第１コンデンサの第２電極との間に設けられ、前記発光素子の第１電極と前記第１コンデンサの第２電極との導通及び非導通を切り替える第３スイッチング素子と、
   前記第１スイッチング素子、前記第２スイッチング素子及び前記第３スイッチング素子を制御する駆動回路と、
   前記第１スイッチング素子と前記第２スイッチング素子と前記駆動回路とが接続される第１走査線と、
   前記第３スイッチング素子と前記駆動回路とに接続される第２走査線と、を備え、
   前記駆動回路は、
   前記第３スイッチング素子が非導通の状態である非発光期間において、前記第１走査線にオン電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を導通させたリセット期間開始時に、前記データ線から前記第１コンデンサの第２電極にデータ電圧を設定し始め、前記第１コンデンサの第１電極及び前記駆動トランジスタのゲート電極に前記第３電源線から前記参照電圧を設定し始め、かつ、前記第２電源線の電位に対応した固定電圧を前記駆動トランジスタのソース電極に設定し始め、
   前記第１走査線にオフ電圧を印加して前記第１スイッチング素子及び前記第２スイッチング素子を非導通とした後の前記非発光期間では前記第２電源線の電位に対応した固定電圧が前記駆動トランジスタのソース電極に設定され、
   前記第１スイッチング素子及び前記第２スイッチング素子が非導通の状態、かつ、前記第２走査線を介して前記第３スイッチング素子を導通させた状態の期間である発光期間では、前記第１コンデンサの第１電極と第２電極との間の電位差を前記駆動トランジスタのゲート・ソース電極間に印加し、前記駆動トランジスタのゲート・ソース電極間の電位差に応じて前記駆動トランジスタのドレイン・ソース間に電流を流させることにより前記発光素子を発光させる、
   画像表示装置。
2. 前記非発光期間において、
   前記駆動トランジスタは、前記第２電源線の電位に対応した固定電圧と、前記参照電圧とにより、逆バイアスが印加される、
   請求項１に記載の画像表示装置。
3. 前記参照電圧が設定された前記第１電極と前記第２電源線との電位差は、前記駆動トランジスタの閾値電圧の絶対値と前記発光素子の発光のための閾値電圧との和以下である、
   請求項１または２に記載の画像表示装置。
4. 前記参照電圧は固定電圧であって、前記駆動トランジスタの電気特性、前記発光素子の電気特性、及び前記参照電圧の関係に基づいて決定される電位である、
   請求項１〜３のいずれか１項に記載の画像表示装置。
5. 前記駆動回路は、
   前記第１走査線を介して、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態から非導通状態に切り替える際、まず前記オフ電圧より低い電圧であるオーバードライブ電圧を前記第１スイッチング素子及び前記第２スイッチング素子のゲート電極に印加し、次に前記オフ電圧を前記第１スイッチング素子及び前記第２スイッチング素子のゲート電極に印加する、
   請求項１〜４のいずれか１項に記載の画像表示装置。
6. 前記オーバードライブ電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間は、前記オン電圧を前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に印加する期間より短い、
   請求項５に記載の画像表示装置。
7. 前記非発光期間は、
   前記非発光期間において前記第１スイッチング素子及び前記第２スイッチング素子を導通させてから、次の前記非発光期間において前記第１スイッチング素子及び前記第２スイッチング素子を導通させるまでの期間である１フレーム期間の、２５パーセント以上の期間である、
   請求項１〜６のいずれか１項に記載の画像表示装置。
8. 前記駆動トランジスタの半導体層は、非晶質シリコン膜をレーザアニールして結晶化した結晶性シリコン層を含む、
   請求項７に記載の画像表示装置。
9. 前記第１走査線は、
   前記第１コンデンサと、前記駆動トランジスタと、前記第２コンデンサと、前記第１スイッチング素子と、前記第２スイッチング素子と、前記第３スイッチング素子とが設けられた領域である一画素領域の外部に、設けられている、
   請求項１〜８のいずれか１に記載の画像表示装置。
10. 前記第２走査線は、
    前記第１コンデンサと、前記駆動トランジスタと、前記第２コンデンサと、前記第１スイッチング素子と、前記第２スイッチング素子と、前記第３スイッチング素子とが設けられた領域である一画素領域の外部に、設けられている、
    請求項１〜８のいずれか１項に記載の画像表示装置。
11. 前記第２走査線は、前記一画素領域の内部を通るように設けられている、
    請求項９に記載の画像表示装置。
12. 前記第３電源線は、前記一画素領域の外部に設けられ、
    前記第１走査線は、前記第３電源線と前記第１トランジスタとを電気的に接続するためのコンタクト領域上に設けられている、
    請求項９または１１に記載の画像表示装置。
13. 前記第２走査線は、前記駆動トランジスタのソース電極及び前記発光素子の間を接続するノードと、前記第２スイッチング素子と前記第３スイッチング素子との間を接続するノードと、の上に設けられている、
    請求項１２に記載の画像表示装置。
14. 前記第２コンデンサの第２電極と、前記第２スイッチング素子及び前記第３スイッチング素子のソース電極を延設する第１ノードと、前記駆動トランジスタのゲート電極を延設する第２ノードとは、前記第１電源線が設けられる基板に対して垂直な方向においてこの順番に重なる、
    請求項９〜１３のいずれか１項に記載の画像表示装置。
15. 前記第２コンデンサの第２電極と、前記第１ノードと、前記第２ノードとが、前記垂直な方向においてこの順番に重なる領域では、
    前記基板に平行な面に対して垂直な垂直断面における前記第２ノードの幅は、前記基板に平行な面に対して垂直な垂直断面における前記第１ノードの幅より小さい、
    請求項１４に記載の画像表示装置。
16. 前記第１コンデンサは、前記第２ノードと、第１絶縁膜と、前記第１ノードとにより構成され、
    前記第２コンデンサは、前記第２電極と、第２絶縁膜と、前記第１ノードとにより構成されている、
    請求項１５に記載の画像表示装置。
17. 前記第４電源線は、前記第１電源線、前記第２電源線または前記第３電源線のいずれかと兼用される、
    請求項９〜１６のいずれか１項に記載の画像表示装置。
18. 前記第２絶縁膜の直上に形成される配線層の膜厚は、前記第１コンデンサの第１電極または第２電極の膜厚より厚い、
    請求項１６または１７に記載の画像表示装置。
19. 前記第２絶縁膜の直上に形成される配線層は、少なくとも２層からなり、
    少なくともいずれかの層は、前記第２コンデンサの第２電極を構成する、
    請求項１６または１７に記載の画像表示装置。
20. 前記第２絶縁膜の直上に形成される配線層は、複数の層からなり、
    前記配線層の最上層は、前記複数の層のうち最も膜厚が厚く、
    前記複数の層のうち前記最上層を除いた層は、前記第２コンデンサの第２電極を構成する、
    請求項１６または１７に記載の画像表示装置。
21. 前記第２絶縁膜の直上に形成される配線層は、複数の層からなり、
    前記配線層の最下層は、前記複数の層のうち最も膜厚が厚く、
    前記複数の層のうち前記最下層を除いた層は、前記第２コンデンサの第２電極を構成する、
    請求項１６または１７に記載の画像表示装置。
22. 前記４電源線は、前記第１電源線、前記第２電源線、前記第３電源線、前記駆動トランジスタのソースまたは第２走査線のいずれか一つと兼用されている、
    請求項９〜２１のいずれか１項に記載の画像表示装置。

Images