JP2009037100A - 表示装置 - Google Patents

Abstract

【課題】有機ＥＬ表示装置において、並走する配線間に形成される線間容量に起因するクロストークノイズを防止する。
【解決手段】映像信号線１０６HSを第２配線層Ｌ２に形成し、駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１に形成することで、各配線を別レイヤに配置する。映像信号線１０６HSとゲート配線３１２と間に形成される線間容量３１４の容量値が従前よりも小さくできる。映像信号線１０６HS上の映像信号Ｖsig が線間容量３１４を介してゲート配線３１２に飛び込む現象を緩和することができ、線間容量３１４を起因とする映像信号飛込みノイズに基づく表示画面上の縦クロストークノイズを軽減・防止できるようになる。
【選択図】図１０Ａ

Description

本発明は、電気光学素子（表示素子や発光素子とも称される）を具備する画素回路（画素とも称される）が行列状に配列された画素アレイ部を有する表示装置に関する。より詳細には、駆動信号の大小によって輝度が変化する電気光学素子を表示素子として有する画素回路が行列状に配置されてなり、画素回路ごとに能動素子を有して当該能動素子によって画素単位で表示駆動が行なわれるアクティブマトリクス型の表示装置に関する。

画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。

有機ＥＬ素子は有機薄膜に電界をかけると発光する現象を利用した電気光学素子である。有機ＥＬ素子は比較的低い印加電圧（たとえば１０Ｖ以下）で駆動できるため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は非常に高速である（たとえば数μｓ程度）ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機ＥＬ素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。

ところで、液晶表示素子を用いた液晶表示装置や有機ＥＬ素子を用いた有機ＥＬ表示装置を始めとする電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。

このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。

ここで、画素回路内の電気光学素子を発光させる際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ（サンプリングトランジスタと称する）で駆動トランジスタのゲート端（制御入力端子）に設けられた保持容量（画素容量とも称する）に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。

電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる有機ＥＬ表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。

有機ＥＬ素子を代表例とする電流駆動型の電気光学素子では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となる。たとえば、有機ＥＬ素子に駆動電流を供給する駆動方式としては、定電流駆動方式と定電圧駆動方式とに大別できる（周知の技術であるので、ここでは公知文献の提示はしない）。

有機ＥＬ素子の電圧−電流特性は傾きの大きい特性を有するので、定電圧駆動を行なうと、僅かな電圧のばらつきや素子特性のばらつきが大きな電流のばらつきを生じ大きな輝度ばらつきをもたらす。よって、一般的には、駆動トランジスタを飽和領域で使用する定電流駆動が用いられる。もちろん、定電流駆動でも、電流変動があれば輝度ばらつきを招くが、小さな電流ばらつきであれば小さな輝度ばらつきしか生じない。

逆に言えば、定電流駆動方式であっても、電気光学素子の発光輝度が不変であるためには、入力画像信号に応じて保持容量に書き込まれ保持される駆動信号が一定であることが重要となる。たとえば、有機ＥＬ素子の発光輝度が不変であるためには、入力画像信号に応じた駆動電流が一定であることが重要となる。

ところが、プロセス変動により電気光学素子を駆動する能動素子（駆動トランジスタ）の閾値電圧や移動度がばらついてしまう。また、有機ＥＬ素子などの電気光学素子の特性が経時的に変動する。特に、低温ポリシリコンＴＦＴ基板などを用いる場合、トランジスタの閾値特性や移動度特性のばらつきが大きい。このような駆動用の能動素子の特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。

このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている（特許文献１参照）。

特開２００６−２１５２１３号公報

たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。

これら閾値補正機能や移動度補正機能などを実現するには、サンプリングトランジスタあるいは閾値補正用や移動度補正用に追加する各トランジスタをパルス信号によって所定のタイミングでオンオフさせることが必要となる。

なお、閾値補正動作や移動度補正動作を実現するに当たっては、画素回路の構成や駆動タイミングとして様々な仕組みが考えられており、閾値補正期間や移動度補正期間は、１つのトランジスタのオン期間もしくはオフ期間のみで決定される場合もあれば、２つのトランジスタのオン期間同士もしくはオフ期間同士あるいはオン期間とオフ期間の各重なり期間で決定される場合もある。

しかしながら、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタをオン／オフ制御する必要があり、そのために各種の走査線を画素アレイ部に縦方向や横方向に形成する必要がある。

各走査線と画素回路を構成するトランジスタのレイアウトによっては、走査線とトランジスタとが近接して配置されることがある。このとき、走査線とトランジスタの端子配線と間に形成される線間容量（寄生容量あるいはフリンジング容量と称する）を介して、その走査線の電位に対応した不要な信号（ノイズ）がトランジスタのたとえば制御入力端（ゲート）や入出力端（ソースあるいはドレイン）に飛び込む現象が生じ得る。

たとえば駆動トランジスタのゲート側に飛び込むような事象が生じると、駆動電流に影響を与え、表示画面上にノイズ（輝度ムラやカラー表示の場合は色ムラ）となって現われてしまう。どのような場合に飛込みノイズが駆動トランジスタのゲート側にまで飛び込むかは、回路構成を要因とする並走する走査線の種類が何であるのかや駆動方式にも関係すると考えられる。全ての組合せの並走配線において必ず問題が生じると言うことにはならないと考えられる。

また、特許文献１に記載の仕組みでは、補正用の電位を供給する配線と、補正用のスイッチングトランジスタと、それを駆動するスイッチング用のパルスが必要であり、駆動トランジスタおよびサンプリングトランジスタを含めると５つのトランジスタを使用する５ＴＲ駆動の構成を採っており、画素回路の構成が複雑である。画素回路の構成要素が多いことから、表示装置の高精細化の妨げとなる。その結果、５ＴＲ駆動の構成では、携帯機器（モバイル機器）などの小型の電子機器で用いられる表示装置への適用が困難になる。

このため、画素回路の簡素化を図りつつ、並走する配線間に形成される線間容量を介したノイズに起因する画質に与える影響（輝度ムラや色むら）を抑制する仕組みの開発要求がある。この際には、並走する配線間に形成される線間容量を起因とするノイズを防止するとともに、画素回路の簡素化に伴って、５ＴＲ駆動の構成では生じていない問題が新たに発生することがないようにすることも考慮されるべきである。

本発明は、上記事情に鑑みてなされたもので、先ず、駆動トランジスタのゲート配線と並走する走査線と間に形成される線間容量を介したノイズに起因する画質に与える影響（輝度ムラや色むら）を緩和し、表示特性の向上を図ることのできる仕組みを提供することを目的とする。

さらに好ましくは、画素回路の簡素化により表示装置の高精細化を可能にする仕組みを提供することを目的とする。

また、画素回路の簡素化に当たっては、好ましくは、駆動トランジスタや電気光学素子の特性ばらつきによる輝度変化を抑制することの可能な仕組みを提供することを目的とする。

本発明に係る表示装置の一実施形態は、駆動電流を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号電位（詳しくは信号振幅）に応じた情報を保持する保持容量、および映像信号の信号振幅に応じた情報を保持容量に書き込むサンプリングトランジスタを具備し、保持容量に保持された情報に基づく駆動電流を駆動トランジスタで生成して電気光学素子に流すことで電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部を備える。

また、当該表示装置は、サンプリングトランジスタを水平周期で順次制御することで画素回路を線順次走査して１行分の各保持容量に映像信号の信号振幅に応じた情報を書き込むための書込走査パルスをサンプリングトランジスタに出力する書込走査部、書込走査部での線順次走査に合わせて１行分の映像信号を映像信号線に供給する水平駆動部を具備する制御部を備える。

ここで、画素回路を構成するトランジスタや走査線を配置する際には、映像信号線と駆動トランジスタとが並走する場合がある。この場合、駆動トランジスタの制御入力端側の配線と映像信号線とが並走するようになり、この並走部分に線間容量が形成され、線間容量を介して、映像信号線上の映像信号が制御入力端側の配線に飛び込む現象が生じる。この制御入力端側の配線に飛び込んだ信号を映像信号飛込みノイズと称する。この映像信号飛込みノイズが駆動トランジスタの制御入力端に生じるとゲート・ソース間電圧が変動してしまい輝度ムラが生じてしまう。

そこで、本発明に係る画素回路および表示装置の一実施形態における特徴的な事項として、第１の手法としては、各配線の位置関係の観点からの規定手法として、映像信号線と駆動トランジスタの制御入力端側の配線を別の配線層に形成する。基本的な考え方は、各配線の対向面積を極力小さくすることであり、その典型例として、別レイヤに配置するのである。別レイヤに配置すれば、対向面積を小さくできるだけでなく、同一層で配置する場合よりも配線間に配される物質（誘電体）の比誘電率を小さくすることができる利点も享受できる。

映像信号線と駆動トランジスタの制御入力端側の配線を別の配線層に形成すれば、両配線間に形成される線間容量の容量値は、十分に小さくなる。

好ましくは、平面上において横方向の別の位置に設ける。簡単に言えば、両配線をオーバーラップさせないと言うことである。

また、第２の手法としては、映像信号線と制御入力端側の配線と間に形成される線間容量を起因とする輝度ムラに着目したとき、黒ウィンドウ表示における各白表示部分の輝度差が１％以下となるようなレイアウトとする。これは、一般的に、人間の目で輝度差約１％以内であれば視認されないと言われていることに基づくものである。

本発明の一実施形態における第１の手法によれば、映像信号線と駆動トランジスタの制御入力端側の配線を別の配線層に形成するようにしたので、本構成を有していない場合に比べて、両配線間に形成される線間容量を小さくできる。その結果、映像信号線上の映像信号が線間容量を介して制御入力端側の配線に飛び込む現象を緩和することができる。並走配線間の線間容量を起因とする映像信号飛込みノイズに基づく表示画面上のノイズを軽減・防止できるようになる。

本発明の一実施形態における第２の手法によれば、輝度ムラの観点から、黒ウィンドウ表示時の各白表示部分の輝度差が１％以下となるようにするので、たとえ映像信号飛込み飛込みノイズがあったとしても視認されず、表示画面上のノイズを防止できる。

ここで、閾値補正機能およびそれに先立つ閾値補正準備機能（初期化機能）や移動度補正機能を実現するに当たって、駆動トランジスタの電源供給端を第１電位と第２電位と間で遷移させる、つまり電源電圧をスイッチングパルスとして使用することが有効に機能する。すなわち、閾値補正機能や移動度補正機能を組み込むため、各画素回路の駆動トランジスタに供給する電源電圧をスイッチングパルスとして使用すると、補正用のスイッチングトランジスタやその制御入力端を制御する走査線が不要になる。

結果として、２ＴＲ駆動の構成をベースとして各トランジスタの駆動タイミングなどの変形を加えるだけでよく、画素回路の構成素子数と配線本数が大幅に削減でき、画素アレイ部を縮小することができ、表示装置の高精細化を達成し易くなる。画素回路の簡素化を図りつつ、映像信号線と駆動トランジスタの制御入力端側の配線と間に形成される線間容量を起因とする映像信号飛込みノイズの問題を防止することができる。素子数や配線数が少ないため高精細化に適しており、高精細の表示が求められる小型の表示装置を容易に実現できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として有機ＥＬ素子を、能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に採って説明する。

なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する全ての実施形態が同様に適用できる。

図１に示すように、表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部（いわゆるタイミングジェネレータ）２００と、映像信号処理部２２０を備えている。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。

なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置１として提供することも可能である。また、このような表示装置１は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。

表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２と、画素回路Ｐを垂直方向に走査する垂直駆動部１０３と、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６と、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部１３０と、外部接続用の端子部（パッド部）１０８などが集積形成されている。すなわち、垂直駆動部１０３や水平駆動部１０６やインタフェース部１３０などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に形成された構成となっている。

インタフェース部１３０は、垂直駆動部１０３と外部回路とのインタフェースをとる垂直ＩＦ部１３３と、水平駆動部１０６と外部回路とのインタフェースをとる水平ＩＦ部１３６を有する。

垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。この制御部１０９とインタフェース部１３０（垂直ＩＦ部１３３や水平ＩＦ部１３６）を含めて、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路を構成している。

垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。 画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。

端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig （カラー表示の場合には色別の映像信号Ｖsig_Ｒ，Ｇ，Ｂ）が供給されるようになっている。

一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。

端子部１０８の各端子は、配線１０９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。

画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。

たとえば、画素アレイ部１０２には、走査線（ゲート線）１０４WSと映像信号線（データ線）１０６HSが形成されている。両者の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。

具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。

書込走査部１０４および駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。

水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。

本実施形態の表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。

なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。

なお、本例では、シフトスタートパルスSPDS，SPWS、垂直走査クロックCKDS，CKWSや水平スタートパルスSPH 、水平走査クロックCKH などのパルス信号を表示パネル部１００の外部から入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を表示パネル部１００上に搭載することも可能である。

＜画素回路＞
図２および図２Ａは、本実施形態の基本構成の画素回路Ｐと、当該画素回路Ｐを備えた有機ＥＬ表示装置の一実施形態を示す図である。本実施形態の基本構成の画素回路Ｐを画素アレイ部１０２に備える表示装置１を本実施形態の基本構成の表示装置１と称する。図２は基本構成を示し、図２Ａは具体的な構成を示す。なお、表示パネル部１００の基板１０１上において画素回路Ｐの周辺部に設けられた垂直駆動部１０３と水平駆動部１０６も合わせて示している。図３は、有機ＥＬ素子１２７や駆動トランジスタ１２１の特性ばらつきが駆動電流Ｉdsに与える影響を説明する図であり、図３Ａは、その改善手法の概念を説明する図である。

ｐチャネル型のトランジスタではなく、ｎチャネル型のトランジスタで駆動トランジスタを構成することができれば、トランジスタ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、トランジスタ基板の低コスト化が可能となり、このような構成の画素回路Ｐの開発が期待される。

駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタを使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端およびドレイン端の何れか一方（ここではソース端とする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端とする）として取り扱う。

図２および図２Ａに示す本実施形態の画素回路Ｐは、基本的にｎチャネル型の薄膜電界効果トランジスタでドライブトランジスタが構成されている点に特徴を有する。また、有機ＥＬ素子の経時劣化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備え、また駆動トランジスタの特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用した点に特徴を有する。

駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。

また、本実施形態の画素回路Ｐは、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。

また本実施形態の画素回路Ｐは、保持容量１２０の接続態様に特徴を有し、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えた点に特徴を有するのである。

詳細は後述するが、本実施形態の画素回路Ｐは、書込みゲインやブートストラップゲインや移動度補正期間に関係する補助容量を備える。ただし、この補助容量を備えることは必須ではない。本実施形態の画素回路Ｐを駆動するに当たっての基本的な制御動作は、補助容量を備えていない画素回路Ｐに対するものと同様である。

具体的には図２および図２Ａに示すように、本実施形態の画素回路Ｐは、それぞれｎチャネル型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７とを有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。

駆動トランジスタ１２１は、ドレイン端Ｄが第１電源電位を供給する電源供給線DSL に接続され、ソース端（出力端）Ｓが、有機ＥＬ素子１２７のアノード端Ａに接続され（その接続点をノードＮＤ１２１とする）、有機ＥＬ素子１２７のカソード端Ｋが基準電位を供給する全画素共通の接地配線Ｖcath（GND ）に接続されている。

なお、接地配線Ｖcathは、それ用の単一層の配線（上層配線）のみとしてもよいし、たとえばアノード用の配線が形成されるアノード層に、カソード配線用の補助配線を設けてカソード配線の抵抗値を低減するようにしてもよい。この補助配線は、表示エリア内に格子状または列または行状に配線され、上層配線と同電位で固定電位である。

サンプリングトランジスタ１２５は、ゲート端Ｇが書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端Ｄが映像信号線１０６HSに接続され、ソース端Ｓが駆動トランジスタ１２１のゲート端Ｇに接続されている（その接続点をノードＮＤ１２２とする）。サンプリングトランジスタ１２５のゲート端Ｇには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端Ｓとドレイン端Ｄとを逆転させた接続態様とすることもできる。

駆動トランジスタ１２１のドレイン端Ｄは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。

駆動走査部１０５は、駆動トランジスタ１２１のドレイン端Ｄに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと閾値補正に先立つ準備動作に利用される低電圧側の第２電位Ｖcc_L（初期化電圧もしくはイニシャル電圧Ｖini とも称される）とを切り替えて供給する。

駆動トランジスタ１２１のドレイン端Ｄ側を第１電位Ｖcc_Hと第２電位Ｖcc_Lの２値をとる電源駆動パルスDSL で駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。

第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位Ｖｏ（オフセット電圧Ｖofs とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、基準電位Ｖｏ（Ｖofs ）は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。

このような画素回路Ｐでは、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄに第１電位Ｖcc_Hが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

このような画素回路Ｐを採用する場合、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ点に特徴を有する。

加えて、本実施形態の表示装置１においては、画素回路Ｐごとに、ノードＮＤ１２１（駆動トランジスタ１２１のソース端Ｓおよび保持容量１２０の一方の端子と有機ＥＬ素子１２７のアノード端Ａの接続点）に容量値Ｃsub の容量素子である補助容量３１０を追加し、補助容量３１０の他方の端子（ノードＮＤ３１０と称する）の接続箇所を自行（自段）の電源供給線１０５DSL とする点に特徴を有する。補助容量３１０は、有機ＥＬ素子１２７（その寄生容量Ｃel）と電気回路的に並列接続されたものとなる。

本実施形態では、図２Ａに具体例を示すように、ノードＮＤ３１０を有機ＥＬ素子１２７のカソード配線に接続することにする。ノードＮＤ３１０の接続点は、本実施形態では、有機ＥＬ素子１２７のカソード配線としているが、これ以外にも、たとえば自段（行）の電源供給線１０５DSL とすることや、自段（行）以外の電源供給線１０５DSL とすることや、任意の値（接地電位を含む）の固定電位とすることも考えられる。ノードＮＤ３１０の接続点が何れであるかによって、それぞれ長短（利点と欠点）があるが、ここではその説明を割愛する。

自行以外としては、当該行の電源供給線１０５DSL より前段側に属する別の電源供給線１０５DSL とすることや、当該行の電源供給線１０５DSL より後段側に属する別の電源供給線１０５DSL とすることが考えられる。たとえば、直前よりもさらにその前の電源供給線１０５DSL に接続してもよい。もちろん、ノードＮＤ３１０を直後の行（１水平期間後：後側の隣接行）の電源供給線１０５DSL に接続してもよい。ただしこれらは前段側や後段側の一例であって、これに限られるものではなく、たとえば、直前よりもさらにその前の電源供給線１０５DSL あるいは直後よりもさらにその後ろの電源供給線１０５DSL に接続してもよい。ただし、隣接行以外ではその分配線長が長くなり配線抵抗やクロストークノイズなどの難点が懸念される。この点においては自段以外に接続する際には、ノードＮＤ３１０を隣接行の電源供給線１０５DSL に接続するのがよい。

また、ノードＮＤ３１０を固定電位にする際には、たとえば、全ての有機ＥＬ素子１２７のカソード端Ｋが接続される全画素共通の接地配線Ｖcath（上層配線でもよいし補助配線でもよい）とすることも考えられる。あるいは、ノードＮＤ３１０用に専用の固定電位を与えるため、ＴＦＴ層で配線を設けてもよい。なお、このＴＦＴ層の補助容量３１０用の配線をカソード配線と兼用してもよい。

＜基本動作＞
先ず、図２および図２Ａに示す本実施形態の画素回路Ｐの特徴を説明する上での比較例として、図示を割愛するが、補助容量３１０を備えておらず、保持容量１２０は、一方の端子がノードＮＤ１２２に接続され、他方の端子が全画素共通の接地配線Ｖcath（GND ）に接続されている場合での動作について説明する。以下、このような画素回路Ｐを第１比較例の画素回路Ｐと称する。またここでは図示を割愛するが（後述の図５を参照）、本実施形態の画素回路Ｐから補助容量３１０を外した構成を第２比較例の画素回路Ｐと称する。

第１比較例の画素回路Ｐに対する変形例として、発光期間を制御する発光制御トランジスタを追加した３ＴＲ型とする場合、たとえば、駆動トランジスタ１２１のソース端をｎチャネル型の発光制御トランジスタのドレイン端Ｄに接続し、発光制御トランジスタのソース端Ｓを有機ＥＬ素子１２７のアノード端に接続する。

第１比較例（３ＴＲ型とした変形例も含む）の画素回路Ｐでは、発光制御トランジスタを設けるか否かに関わらず、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端Ｄ側が第１電源電位に接続され、ソース端Ｓが有機ＥＬ素子１２７のアノード端Ａ側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

第１比較例の画素回路Ｐを駆動する際のタイミングチャートの図示は割愛するが、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位にある時間帯に、書込走査線WSの電位が高レベルに遷移することで、ｎチャネル型のサンプリングトランジスタ１２５はオン状態となり、信号線HSから供給される映像信号線電位を保持容量１２０に充電する。この期間が映像信号Ｖsig のサンプリング期間となり、それ以降が保持期間となる。これにより駆動トランジスタ１２１のゲート端Ｇの電位（ゲート電位Ｖｇ）は上昇を開始し、ドレイン電流を流し始める。そのため、有機ＥＬ素子１２７のアノード電位は上昇し発光を開始する。

この後、書込駆動パルスWSが低レベルに遷移すると、保持容量１２０にその時点の映像信号線電位、つまり、映像信号Ｖsig の電位の内の有効期間の電位（信号電位）が保持される。これによって、駆動トランジスタ１２１のゲート電位Ｖｇが一定となり、発光輝度が次のフレーム（またはフィールド）まで一定に維持される。

ここで、第１比較例の画素回路Ｐでは、駆動トランジスタ１２１のソース端Ｓの電位（ソース電位Ｖｓ）は、駆動トランジスタ１２１と有機ＥＬ素子１２７との動作点で決まり、その電圧値は駆動トランジスタ１２１のゲート電位Ｖｇによって異なる値を持ってしまう。

一般的に、ＭＯＳ型の駆動トランジスタ１２１は飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン端−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣoxは、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御される。

＜有機ＥＬ素子のＩ−Ｖ特性＞
図３（１）に示す有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に有機ＥＬ素子のＩ−Ｖ特性は、グラフに示すように時間が経過すると劣化する。

第１比較例の画素回路Ｐでは、この経時劣化により動作点が変化してしまい、同じゲート電位Ｖｇを印加しても駆動トランジスタ１２１のソース電位Ｖｓは変化してしまう。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは変化してしまう。特性式（１）から明らかなように、ゲート・ソース間電圧Ｖgsが変動すると、たとえゲート電位Ｖｇが一定であっても駆動電流Ｉdsが変動し、同時に有機ＥＬ素子１２７に流れる電流値も変化する。このように有機ＥＬ素子１２７のＩ−Ｖ特性が変化すると、図２に示したソースフォロワ構成を持つ第１比較例の画素回路Ｐでは、有機ＥＬ素子１２７の発光輝度が経時的に変化してしまう。

駆動トランジスタ１２１としてｎチャネル型を使用した単純な回路では、ソース端Ｓが有機ＥＬ素子１２７側に接続されてしまうため、有機ＥＬ素子１２７の経時変化とともに、ゲート・ソース間電圧Ｖgsが変化してしまい、有機ＥＬ素子１２７に流れる電流量が変化し、その結果、発光輝度は変化してしまうのである。

発光素子の一例である有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動は、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの変動となって現れ、ドレイン電流（駆動電流Ｉds）の変動を引き起こす。この原因による駆動電流の変動は画素回路Ｐごとの発光輝度のばらつきとなって現れ、画質の劣化が起きる。

これに対して、詳細は後述するが、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓの変動にゲート端Ｇの電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとすることで、有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまりソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることで、画面輝度の均一性（ユニフォーミティ）を確保できる。ブートストラップ機能が、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時劣化補正能力を向上させることができる。

もちろん、このブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。

＜駆動トランジスタのＶgs−Ｉds特性＞
また、駆動トランジスタ１２１の製造プロセスのばらつきにより、画素回路Ｐごとに閾値電圧や移動度などの特性変動がある。駆動トランジスタ１２１を飽和領域で駆動する場合においても、この特性変動により、駆動トランジスタ１２１に同一のゲート電位を与えても、画素回路Ｐごとにドレイン電流（駆動電流Ｉds）が変動し、発光輝度のばらつきになって現れる。

たとえば、図３（２）は、駆動トランジスタ１２１の閾値ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。閾値電圧がＶth１とＶth２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。

前述のように、駆動トランジスタ１２１が飽和領域で動作しているときのドレイン電流Ｉdsは、特性式（１）で表される。特性式（１）から明らかなように、閾値電圧Ｖthが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、閾値電圧Ｖthのばらつきに対して何ら対策を施さないと、図３（２）に示すように、閾値電圧がＶth１のときＶgsに対応する駆動電流がＩds１となるのに対して、閾値電圧がＶth２のときの同じゲート電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。

また、図３（３）は、駆動トランジスタ１２１の移動度ばらつきに着目した電圧電流（Ｖgs−Ｉds）特性を示す図である。移動度がμ１とμ２で異なる２個の駆動トランジスタ１２１について、それぞれ特性カーブを挙げてある。

特性式（１）から明らかなように、移動度μが変動すると、ゲート・ソース間電圧Ｖgsが一定であってもドレイン電流Ｉdsが変動する。つまり、移動度μのばらつきに対して何ら対策を施さないと、図３（３）に示すように、移動度がμ１のときゲート・ソース間電圧Ｖgsに対応する駆動電流がＩds１となるのに対して、移動度がμ２のときの同じゲート・ソース間電圧Ｖgsに対応する駆動電流Ｉds２はＩds１と異なってしまう。

＜閾値補正および移動度補正の概念＞
これに対して、閾値補正機能および移動度補正機能を実現する駆動タイミング（詳細は後述する）とすることで、図３Ａの各図から理解されるように、それらの変動の影響を抑制でき、画面輝度の均一性（ユニフォーミティ）を確保できる。

本実施形態の閾値補正動作および移動度補正動作では、詳細は後述するが、書込みゲインが１（理想値）であると仮定した場合、発光時のゲート・ソース間電圧Ｖgsが“Ｖin＋Ｖth−ΔＶ”で表されるようにすることで、ドレイン・ソース間電流Ｉdsが、閾値電圧Ｖthのばらつきや変動に依存しないようにするとともに、移動度μのばらつきや変動に依存しないようにする。結果として、閾値電圧Ｖthや移動度μが製造プロセスにより変動しても、駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。

たとえば、図３Ａの各図においては、駆動トランジスタ１２１の電流電圧特性を、横軸に信号振幅Ｖinをとり、縦軸に駆動電流Ｉdsをとって、閾値電圧Ｖthが比較的低く移動度μが比較的大きい駆動トランジスタ１２１で構成された画素回路Ｐａ（実線のカーブ）と、逆に閾値電圧Ｖthが比較的高く移動度μが比較的小さい駆動トランジスタ１２１で構成された画素回路Ｐｂ（点線のカーブ）について、それぞれ特性カーブを挙げてある。

図３Ａ（１）は、閾値補正および移動度補正ともに実行しない場合である。このときには画素回路Ｐａおよび画素回路Ｐｂで閾値電圧Ｖthおよび移動度μの補正が全く実行されないため、閾値電圧Ｖthや移動度μの違いでＶin−Ｉds特性に大きな違いが出てしまう。したがって、同じ信号振幅Ｖinを与えても、駆動電流Ｉdsすなわち発光輝度が異なってしまい、画面輝度の均一性（ユニフォーミティ）が得られない。

図３Ａ（２）は、閾値補正を実行する一方、移動度補正を実行しない場合である。このとき画素回路Ｐａと画素回路Ｐｂで閾値電圧Ｖthの違いはキャンセルされる。しかしながら移動度μの相違はそのまま現れている。したがって信号振幅Ｖinが高い領域（すなわち輝度が高い領域）で、移動度μの違いが顕著に現れ、同じ階調でも輝度が違ってしまう。具体的には、同じ階調（同じ信号振幅Ｖin）で、移動度μの大きい画素回路Ｐａの輝度（駆動電流Ｉds）は高く、移動度μの小さい画素回路Ｐｂの輝度は低くなる。

図３Ａ（３）は閾値補正および移動度補正ともに実行する場合である。閾値電圧Ｖthおよび移動度μの相違は完全に補正され、その結果、画素回路Ｐａと画素回路ＰｂのＶin−Ｉds特性は一致する。したがって、全ての階調（信号振幅Ｖin）で輝度（Ｉds）が同一レベルとなり、画面輝度の均一性（ユニフォーミティ）が顕著に改善される。

図３Ａ（４）は、閾値補正および移動度補正ともに実行するものの、閾値電圧Ｖthの補正が不十分な場合である。たとえば、１回の閾値補正動作では駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を十分に保持容量１２０へ保持させることができない場合がその一例である。このときには、閾値電圧Ｖthの差が除去されないため、画素回路Ｐａと画素回路Ｐｂでは低階調の領域で輝度（駆動電流Ｉds）に差が出てしまう。よって、閾値電圧Ｖthの補正が不十分な場合は低階調で輝度のムラが現れ画質を損なうことになる。

＜画素回路の動作＞
第１比較例の画素回路Ｐにおける有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路（ブートストラップ回路）を搭載し、また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ駆動方式を採用したのが図２および図２Ａに示す本実施形態や図示しない第２比較例（補助容量３１０を備えていない構成）の画素回路Ｐである。

第２比較例（事実上、本実施形態の画素回路Ｐも同様；以下駆動タイミングに関して同様）の画素回路Ｐにおいて、駆動タイミングとしては、先ず、サンプリングトランジスタ１２５は、書込走査線１０４WSから供給された書込駆動パルスWSに応じて導通し、映像信号線１０６HSから供給された映像信号Ｖsig をサンプリングして保持容量１２０に保持する。この点は、基本的には、第１比較例の画素回路Ｐを駆動する場合と同じである。

以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定して、保持容量１２０に信号振幅Ｖinの情報を、書き込む、保持する、あるいはサンプリングするなどと簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅Ｖinの大きさそのものではなく、信号振幅Ｖinの大きさに対応するゲイン倍された情報が保持されることになる。

なお、第２比較例の画素回路Ｐにおける駆動タイミングは、映像信号Ｖsig の信号振幅Ｖinの情報を保持容量１２０に書き込む際に、順次走査の観点からは、１行分の映像信号を同時に各列の映像信号線１０６HSに伝達する線順次駆動を行なう。

駆動トランジスタ１２１は、第１電位（高電位側）にある電源供給線１０５DSL から電流の供給を受け保持容量１２０に保持された信号電位（映像信号Ｖsig の有効期間の電位に対応する電位）に応じて駆動電流Ｉdsを有機ＥＬ素子１２７に流す。

垂直駆動部１０３は、電源供給線１０５DSL が第１電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）にある時間帯でサンプリングトランジスタ１２５を導通させる制御信号として書込駆動パルスWSを出力して、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持しておく。この動作が閾値補正機能を実現する。この閾値補正機能により、画素回路Ｐごとにばらつく駆動トランジスタ１２１の閾値電圧Ｖthの影響をキャンセルすることができる。

第２比較例の画素回路Ｐにおける駆動タイミングとしては、垂直駆動部１０３は、映像信号Ｖsig の内の信号振幅Ｖinのサンプリングに先行する複数の水平期間で閾値補正動作を繰り返し実行して確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持するようにするのがよい。

このように、第２比較例の画素回路Ｐにおいて、閾値補正動作を複数回実行することで、十分に長い書込み時間を確保する。こうすることで、駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を確実に保持容量１２０に予め保持することができる。

この保持された閾値電圧Ｖthに相当する電圧は駆動トランジスタ１２１の閾値電圧Ｖthのキャンセルに用いられる。したがって、画素回路Ｐごとに駆動トランジスタ１２１の閾値電圧Ｖthがばらついていても、画素回路Ｐごとに完全にキャンセルされるため、画像のユニフォーミティすなわち表示装置の画面全体に亘る発光輝度の均一性が高まる。特に信号電位が低階調のときに現れがちな輝度ムラを防ぐことができる。

好ましくは、垂直駆動部１０３は、閾値補正動作に先立って、電源供給線１０５DSL が第２電位にありかつ映像信号線１０６HSが映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）にある時間帯で、書込駆動パルスWSをアクティブ（本例ではＨレベル）にしてサンプリングトランジスタ１２５を導通させ、その後に書込駆動パルスWSをアクティブＨにしたままで電源供給線１０５DSL を第１電位に設定する。

こうすることで、駆動トランジスタ１２１のゲート端Ｇを基準電位Ｖｏ（Ｖofs ）にセットしかつソース端Ｓを第２電位にセットしてから閾値補正動作を開始する。このようなゲート電位およびソース電位のリセット動作（初期化動作）により、後続する閾値補正動作を確実に実行することが可能になる。

また、第２比較例の画素回路Ｐにおいては、閾値補正機能に加えて、移動度補正機能を備えている。すなわち、垂直駆動部１０３は、映像信号線１０６HSが映像信号Ｖsig の有効期間である信号電位（基準電位Ｖｏ＋信号振幅Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするため、書込走査線１０４WSに供給する書込駆動パルスWSを、上述の時間帯より短い期間だけアクティブ（本例ではＨレベル）にする。この書込駆動パルスWSのアクティブ期間（サンプリング期間でもあり移動度補正期間でもある）を適切に設定することで、保持容量１２０に信号電位Ｖsig を保持する際、同時に駆動トランジスタ１２１の移動度μに対する補正を信号電位Ｖsig に加える。

特に、第２比較例の画素回路Ｐにおける駆動タイミングでは、電源供給線１０５DSL が高電位側である第１電位にあり、かつ、映像信号Ｖsig が有効期間にある時間帯内で書込駆動パルスWSをアクティブにしている。つまり、その結果、移動度補正時間（サンプリング期間も）は、映像信号線１０６HSの電位が、映像信号Ｖsig の有効期間の電位（信号線電位）にある時間幅と書込駆動パルスWSのアクティブ期間の両者が重なった範囲で決まる。特に、本実施形態では、映像信号線１０６HSが信号電位にある時間幅の中に入るように書込駆動パルスWSのアクティブ期間幅を細めに決めているため、結果的に移動度補正時間は書込駆動パルスWSで決まる。

正確には、移動度補正時間（サンプリング期間も）は、書込駆動パルスWS立ち上がってサンプリングトランジスタ１２５がオンしてから、同じく書込駆動パルスWSが立ち下がってサンプリングトランジスタ１２５がオフするまでの時間となる。

また、第２比較例の画素回路Ｐにおいては、ブートストラップ機能も備えている。すなわち、書込走査部１０４は、保持容量１２０に信号振幅Ｖinの情報が保持された段階で書込走査線１０４WSに対する書込駆動パルスWSの印加を解除し（すなわちインアクティブＬ（ロー）にして）、サンプリングトランジスタ１２５を非導通状態にして駆動トランジスタ１２１のゲート端Ｇを映像信号線１０６HSから電気的に切り離す。

駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するようになり、ゲート・ソース間電圧Ｖgsを一定に維持することができる。

＜タイミングチャート：第２比較例＞
図４は、第２比較例や図２および図２Ａに示した本実施形態の画素回路Ｐに関する駆動タイミングの一例として、線順次方式で信号振幅Ｖinの情報を保持容量１２０に書き込む際の動作を説明するタイミングチャートである。

図４においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、１行分（図では１行目）について駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。

基本的には、書込走査線１０４WSや電源供給線１０５DSL の１行ごとに、１水平走査期間だけ遅れて同じような駆動を行なう。図４における各タイミングや信号は、処理対象行を問わず、第１行目のタイミングや信号と同じタイミングや信号で示す。そして、説明中において区別が必要とされるときには、そのタイミングや信号に、処理対象行を“_ ”付きの参照子で示すことで区別する。

また、第２比較例の画素回路Ｐにおける駆動タイミングでは、映像信号Ｖsig が非有効期間である基準電位Ｖｏ（Ｖofs ）にある期間を１水平期間の前半部とし、有効期間である信号電位（Ｖofs ＋Ｖin）にある期間を１水平期間の後半部とする。

ここでは、閾値補正動作を１回のみ実行する事例で説明するが、このことは必須ではない。１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしてもよい。

なお、閾値補正動作を複数回実行する場合に、１水平期間が閾値補正動作の処理サイクルとなるのは、行ごとに、サンプリングトランジスタ１２５が信号振幅Ｖinの情報を保持容量１２０にサンプリングする前に、閾値補正動作に先立って、電源供給線１０５DSL の電位を第２電位Ｖcc_Lにセットし、また駆動トランジスタ１２１のゲートを基準電位Ｖinにセットし、さらにソース電位を第２電位Ｖcc_Lにセットする初期化動作を経てから、電源供給線１０５DSL の電位が第１電位Ｖcc_Hにある状態でかつ映像信号線１０６HSが基準電位Ｖｏ（Ｖofs ）にある時間帯でサンプリングトランジスタ１２５を導通させて駆動トランジスタ１２１の閾値電圧Ｖthに対応する電圧を保持容量１２０に保持させようとする閾値補正動作を行なうからである。

必然的に、閾値補正期間は、１水平期間よりも短くなってしまう。したがって、保持容量１２０の容量Ｃｓや第２電位Ｖcc_Lの大きさ関係やその他の要因で、この短い１回分の閾値補正動作期間では、閾値電圧Ｖthに対応する正確な電圧を保持容量１２０に保持仕切れないケースも起こり得る。閾値補正動作を複数回実行するのが好ましいのは、この対処のためである。すなわち、信号振幅Ｖinの保持容量１２０へのサンプリング（信号書込み）に先行する複数の水平周期で、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるのである。

ある行（ここでは第１行目とする）について、タイミングｔ１１以前の前フィールドの発光期間Ｂでは、書込駆動パルスWSがインアクティブＬでありサンプリングトランジスタ１２５が非導通状態である一方、電源駆動パルスDSL は高電位の電源電圧側である第１電位Ｖcc_Hにある。

したがって、映像信号線１０６HSの電位に関わらず、前フィールドの動作によって保持容量１２０に保持されている電圧状態（駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs）に応じて有機ＥＬ素子１２７に駆動トランジスタ１２１から駆動電流Ｉdsが供給され、全画素共通の接地配線Ｖcath（GND ）に流れ込むことで、有機ＥＬ素子１２７が発光状態にある。

この後、線順次走査の新しいフィールドに入って、先ず、駆動走査部１０５は、書込駆動パルスWSがインアクティブＬにある状態で、１行目の電源供給線１０５DSL_1 に与える電源駆動パルスDSL_1 を高低電位側の第１電位Ｖcc_Hから低電位側の第２電位Ｖcc_Lに切り替える（ｔ１１_1）。

このタイミング（ｔ１１_1）は、図４に示す態様では、映像信号Ｖsig が有効期間の信号電位（Ｖofs ＋Ｖin）にある期間内としている。たとえば、１行目については、タイミングｔ１５Ｖ〜ｔ１３Ｖの範囲内である。ただし、このことは必須ではなく、映像信号Ｖsig が非効期間の基準電位Ｖｏ（Ｖofs ）にあるときにしてもよい。１行目については、タイミングｔ１３Ｖ〜ｔ１５Ｖの範囲内とすればよい。

次に、書込走査部１０４は、電源供給線１０５DSL_1 が第２電位Ｖcc_Lにある状態のままで、書込駆動パルスWSをアクティブＨに切り替える（ｔ１３Ｗ）。このタイミング（ｔ１３Ｗ）は、直前の水平期間における映像信号Ｖsig が非有効期間である基準電位Ｖｏ（Ｖofs ）から有効期間の信号電位（Ｖofs ＋Ｖin）に切り替わり（ｔ１５Ｖ）、その後に、当該水平期間における映像信号Ｖsig の有効期間の信号電位（Ｖofs ＋Ｖin）から非有効期間である基準電位Ｖｏ（Ｖofs ）に切り替わるタイミング（ｔ１３Ｖ）と同じかそれよりも少し遅れたタイミングにする。この後に書込駆動パルスWSをインアクティブＬに切り替えるタイミング（ｔ１５Ｗ）は、映像信号Ｖsig が非有効期間である基準電位Ｖｏ（Ｖofs ）から有効期間の信号電位（Ｖofs ＋Ｖin）に切り替わるタイミング（ｔ１５Ｖ）と同じかそれよりも少し前のタイミングにする。

つまり、好ましくは、書込駆動パルスWSをアクティブＨにする期間（ｔ１３Ｗ〜ｔ１５Ｗ）は、映像信号Ｖsig が非有効期間である基準電位Ｖｏ（Ｖofs ）にある時間帯（ｔ１３Ｖ〜ｔ１５Ｖ）内とする。これは、電源供給線１０５DSL が第１電位Ｖcc_Hにある状態のときで映像信号Ｖsig が信号電位（Ｖofs ＋Ｖin）にあるときに書込駆動パルスWSをアクティブＨにすると信号振幅Ｖinの保持容量１２０へのサンプリング動作（信号電位の書込み動作）がなされてしまい、閾値補正動作としては不都合が生じるからである。

タイミングｔ１１_1〜ｔ１３Ｗ（放電期間Ｃと称する）では、電源供給線１０５DSL の電位は第２電位Ｖcc_Lまで放電され、さらに駆動トランジスタ１２１のソース電位Ｖｓは第２電位Ｖcc_Lに近い電位まで遷移する。さらに、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果によって、駆動トランジスタ１２１のソース電位Ｖｓの変動にゲート電位Ｖｇが連動する。

電源供給線１０５DSL の配線容量が大きい場合は比較的早いタイミングで電源供給線１０５DSL を高電位Ｖcc_Hから低電位Ｖcc_Lに切り替えるとよい。この放電期間Ｃ（ｔ１１_1〜ｔ１３Ｗ）を十分に確保することで、配線容量やその他の画素寄生容量の影響を受けないようにしておく。

電源駆動パルスDSL を低電位側の第２電位Ｖcc_Lにしたままで、書込駆動パルスWSをアクティブＨに切り替えると（ｔ１３Ｗ）、サンプリングトランジスタ１２５が導通状態になる。

このとき、映像信号線１０６HSは基準電位Ｖｏ（Ｖofs ）にある。したがって、駆動トランジスタ１２１のゲート電位Ｖｇは導通したサンプリングトランジスタ１２５を通じて映像信号線１０６HSの基準電位Ｖｏ（Ｖofs ）となる。これと同時に、駆動トランジスタ１２１がオンすることで、駆動トランジスタ１２１のソース電位Ｖｓは即座に低電位側の第２電位Ｖcc_Lに固定される。

つまり、電源供給線１０５DSL の電位が高電位側の第１電位Ｖcc_Hから映像信号線１０６HSの基準電位Ｖｏ（Ｖofs ）より十分低い第２電位Ｖcc_Lにあることで、駆動トランジスタ１２１のソース電位Ｖｓが映像信号線１０６HSの基準電位Ｖｏ（Ｖofs ）より十分低い第２電位Ｖcc_Lに初期化（リセット）される。このようにして、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓを初期化することで、閾値補正動作の準備が完了する。次に電源駆動パルスDSL を高電位側の第１電位Ｖcc_Hにするまでの期間（ｔ１３Ｗ〜ｔ１４_1）が、初期化期間Ｄとなる。なお、放電期間Ｃと初期化期間Ｄとを合わせて、駆動トランジスタ１２１のゲート電位Ｖｇとソース電位Ｖｓを初期化する閾値補正準備期間とも称する。

次に、書込駆動パルスWSをアクティブＨにしたままで、電源供給線１０５DSL に与える電源駆動パルスDSL を第１電位Ｖcc_Hに切り替える（ｔ１４_1）。駆動走査部１０５は、それ以降は、次のフレーム（あるいはフィールド）の処理まで、電源供給線１０５DSL の電位を第１電位Ｖcc_Hに保持しておく。

これにより、ドレイン電流が保持容量１２０に流れ込み、駆動トランジスタ１２１の閾値電圧Ｖthを補正（キャンセル）する閾値補正期間Ｅに入る。この閾値補正期間Ｅは、書込駆動パルスWSがインアクティブＬにされるタイミング（ｔ１５Ｗ）まで継続する。

タイミング（ｔ１４_1）以降の閾値補正期間Ｅでは、電源供給線１０５DSL の電位が低電位側の第２電位Ｖcc_Lから高電位側の第１電位Ｖcc_Hに遷移することで、駆動トランジスタ１２１のソース電位Ｖｓが上昇を開始する。

すなわち、駆動トランジスタ１２１のゲート端Ｇは映像信号Ｖsig の基準電位Ｖｏ（Ｖofs ）に保持されており、駆動トランジスタ１２１のソース端Ｓの電位Ｖｓが上昇して駆動トランジスタ１２１がカットオフするまでドレイン電流が流れようとする。カットオフすると駆動トランジスタ１２１のソース電位Ｖｓは“Ｖｏ−Ｖth”となる。

なお、閾値補正期間Ｅでは、ドレイン電流が専ら保持容量１２０側（Ｃｓ＜＜Ｃel時）に流れ、有機ＥＬ素子１２７側には流れないようにするため、有機ＥＬ素子１２７がカットオフとなるように共通接地配線cathの電位Ｖcathを設定しておく。

有機ＥＬ素子１２７の等価回路はダイオードと寄生容量Ｃelの並列回路で表されるため、“Ｖel≦Ｖcath＋ＶthEL”である限り、つまり、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の電流は保持容量１２０と寄生容量Ｃelを充電するために使われる。

この結果、駆動トランジスタ１２１を流れるドレイン電流の電流路が遮断されると、有機ＥＬ素子１２７のアノード端Ａの電圧ＶelつまりノードＮＤ１２１の電位は、時間とともに上昇してゆく。そして、ノードＮＤ１２１の電位（ソース電位Ｖｓ）とノードＮＤ１２２の電圧（ゲート電位Ｖｇ）との電位差がちょうど閾値電圧Ｖthとなったところで駆動トランジスタ１２１はオン状態からオフ状態となり、ドレイン電流は流れなくなり、閾値補正期間が終了する。つまり、一定時間経過後、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。

ここで、実際には、閾値電圧Ｖthに相当する電圧が、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に接続された保持容量１２０に書き込まれることになる。しかしながら、閾値補正期間Ｅは、書込駆動パルスWSをアクティブＨにしたタイミング（ｔ１３Ｗ）（詳しくはその後に電源駆動パルスDSL を第１電位Ｖcc_Hに戻した時点ｔ１４）からインアクティブＬに戻すタイミング（ｔ１５Ｗ）までであり、この期間が十分に確保されていないときには、それ以前に終了してしまうこととなる。この問題を解消するには、閾値補正動作を複数回繰り返すのがよい。ここでは、そのタイミングについては図示を割愛する。

次に、駆動走査部１０５は、１水平期間の後半部で、書込駆動パルスWSをインアクティブＬに切り替え（ｔ１５Ｗ）、さらに水平駆動部１０６は、映像信号線１０６HSの電位を基準電位Ｖｏ（Ｖofs ）から信号振幅Ｖin分上昇させる（ｔ１５Ｖ）。これにより、タイミングｔ１５Ｗ〜ｔ１５Ｖにおいては、映像信号線１０６HSが基準電位Ｖｏ（Ｖofs ）にある状態で、書込走査線１０４WSの電位（書込駆動パルスWS）はローレベルになる。

この後、水平駆動部１０６により映像信号線１０６HSに信号電位（Ｖofs ＋Ｖin）を実際に供給して、書込駆動パルスWSをアクティブＨにする期間を、保持容量１２０への信号振幅Ｖinの情報の書込み期間（サンプリング期間とも称する）とする。この信号振幅Ｖinの情報は駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。

この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは、“Ｖsig ＋Ｖth”＝“Ｖin＋Ｖth”となる。また、同時に、このサンプリング期間で移動度補正を実行する。すなわち、第２比較例の画素回路Ｐにおける駆動タイミングにおいて、サンプリング期間は移動度補正期間を兼ねることとなる。

具体的には、先ず、書込駆動パルスWSをインアクティブＬに切り替えた後（ｔ１５Ｗ）、さらに水平駆動部１０６は、映像信号線１０６HSの電位を基準電位Ｖｏ（Ｖofs ）から信号電位（Ｖofs ＋Ｖin）に切り替える（ｔ１５Ｖ）。こうすることで、サンプリングトランジスタ１２５が非導通（オフ）状態とされた状態で、次のサンプリング動作および移動度補正動作の準備が完了する。次に書込駆動パルスWSをアクティブＨにするタイミング（ｔ１６_1）まで期間を書込み＆移動度補正準備期間Ｇと称する。

次に、電源供給線１０５DSL の電位を第１電位Ｖcc_Hにし、かつ、映像信号線１０６HSの電位を信号電位（Ｖofs ＋Ｖin）に保持したままで、書込走査部１０４は、書込駆動パルスWSをアクティブＨに切り替え（ｔ１６_1）、水平駆動部１０６が映像信号線１０６HSの電位を信号電位（Ｖofs ＋Ｖin）から基準電位Ｖｏ（Ｖofs ）に切り替えるタイミング（ｔ１８_1）までの間での適当なタイミングで、つまり、映像信号線１０６HSが信号電位（Ｖofs ＋Ｖin）にある時間帯での適当なとき、インアクティブＬに切り替える（ｔ１７_1）。この書込駆動パルスWSがアクティブＨにある期間（ｔ１６_1〜ｔ１７_1）を、書込み（サンプリング）＆移動度補正期間Ｈと称する。

これにより、駆動トランジスタ１２１のゲート電位Ｖｇが信号電位（Ｖofs ＋Ｖin）にある状態でサンプリングトランジスタ１２５が導通（オン）状態となる。したがって、書込み＆移動度補正期間Ｈでは、駆動トランジスタ１２１のゲート端Ｇが映像信号Ｖsig の信号電位（Ｖofs ＋Ｖin）に固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。

ここで、有機ＥＬ素子１２７の閾値電圧をＶthELとしたとき、“Ｖｏ−Ｖth＜ＶthEL”と設定しておくことで、有機ＥＬ素子１２７は、逆バイアス状態におかれ、カットオフ状態（ハイインピーダンス状態）にあるため、発光することはなく、また、ダイオード特性ではなく単純な容量特性を示すようになる。よって駆動トランジスタ１２１に流れるドレイン電流（駆動電流Ｉds）は保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量（等価容量）Ｃelの容量値Ｃelの両者を結合した容量“Ｃ＝Ｃｓ＋Ｃel”に書き込まれていく。これにより、駆動トランジスタ１２１のドレイン電流は有機ＥＬ素子１２７の寄生容量Ｃelに流れ込み充電を開始する。その結果、駆動トランジスタ１２１のソース電位Ｖｓは上昇していく。

図４のタイミングチャートでは、この上昇分をΔＶで表してある。この上昇分、すなわち移動度補正パラメータである負帰還量ΔＶは、閾値補正によって保持容量１２０に保持されるゲート・ソース間電圧“Ｖgs＝Ｖin＋Ｖth”から差し引かれることになり、“Ｖgs＝Ｖin−ΔＶ＋Ｖth”となるので、負帰還をかけたことになる。このとき、駆動トランジスタ１２１のソース電位Ｖｓは、ゲート電位Ｖｇ（＝Ｖin）から保持容量に保持される電圧“Ｖgs＝Ｖin−ΔＶ＋Ｖth”を差し引いた値“−Ｖth＋ΔＶ”となる。

このようにして、第２比較例の画素回路Ｐにおける駆動タイミングでは、書込み＆移動度補正期間Ｈ（ｔ１６〜ｔ１７）において、信号振幅Ｖinのサンプリングと移動度μを補正する負帰還量（移動度補正パラメータ）ΔＶの調整が行なわれる。書込走査部１０４は、書込み＆移動度補正期間Ｈの時間幅を調整可能であり、これにより保持容量１２０に対する駆動電流Ｉdsの負帰還量を最適化することができる。

ここで「負帰還量を最適化する」とは、映像信号電位の黒レベルから白レベルまでの範囲で、どのレベルにおいても適切に移動度補正を行なうことができるようにすることを意味する。ゲート・ソース間電圧Ｖgsにかける負帰還量は、ドレイン電流Ｉdsの取り出し時間すなわち書込み＆移動度補正期間Ｈに依存しており、この期間を長くとる程、負帰還量が大きくなる。負帰還量ΔＶはΔＶ＝Ｉds・Ｃel／ｔである。

この式から明らかなように、駆動トランジスタ１２１のドレイン・ソース間電流である駆動電流Ｉdsが大きい程、負帰還量ΔＶは大きくなる。逆に、駆動トランジスタ１２１の駆動電流Ｉdsが小さいとき、負帰還量ΔＶは小さくなる。このように、負帰還量ΔＶは駆動電流Ｉdsに応じて決まる。

また、信号振幅Ｖinが大きいほど駆動電流Ｉdsは大きくなり、負帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正を実現できる。その際、書込み＆移動度補正期間Ｈは必ずしも一定である必要はなく、逆に駆動電流Ｉdsに応じて調整することが好ましい場合がある。たとえば、駆動電流Ｉdsが大きい場合、移動度補正期間ｔは短めにし、逆に駆動電流Ｉdsが小さくなると、書込み＆移動度補正期間Ｈは長めに設定するのがよい。

また、負帰還量ΔＶは、Ｉds・Ｃel／ｔであり、画素回路Ｐごとに移動度μのばらつきに起因して駆動電流Ｉdsがばらつく場合でも、それぞれに応じた負帰還量ΔＶとなるので、画素回路Ｐごとの移動度μのばらつきを補正することができる。つまり、信号振幅Ｖinを一定とした場合、駆動トランジスタ１２１の移動度μが大きいほど負帰還量ΔＶの絶対値が大きくなる。換言すると、移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素回路Ｐごとの移動度μのばらつきを取り除くことができる。

このようにして、第２比較例の画素回路Ｐにおける駆動タイミングでは、書込み＆移動度補正期間Ｈにて、信号振幅Ｖinのサンプリングと移動度μのばらつきを補正するための負帰還量ΔＶの調整が同時に行なわれる。もちろん、負帰還量ΔＶは書込み＆移動度補正期間Ｈの時間幅を調整することで最適化可能である。

次に、書込走査部１０４は、映像信号線１０６HSの電位が信号電位（Ｖofs ＋Ｖin）にある状態で、書込駆動パルスWSをインアクティブＬに切り替える（ｔ１７_1）。これにより、サンプリングトランジスタ１２５が非導通（オフ）状態となり発光期間Ｉに進む。水平駆動部１０６は、その後の適当な時点で映像信号線１０６HSの電位を基準電位Ｖｏ（Ｖofs ）に戻す（ｔ１８_1）。この後、次のフレーム（もしくはフィールド）に移って、再び、閾値補正準備動作、閾値補正動作、移動度補正動作、および発光動作が繰り返される。

この結果、駆動トランジスタ１２１のゲート端Ｇは映像信号線１０６HSから切り離される。駆動トランジスタ１２１のゲート端Ｇへの信号電位（Ｖofs ＋Ｖin）の印加が解除されるので、駆動トランジスタ１２１のゲート電位Ｖｇは上昇可能となる。

このとき、駆動トランジスタ１２１に流れる駆動電流Ｉdsは有機ＥＬ素子１２７に流れ、有機ＥＬ素子１２７のアノード電位は駆動電流Ｉdsに応じて上昇する。この上昇分をＶelとする。やがて、ソース電位Ｖｓの上昇に伴い、有機ＥＬ素子１２７の逆バイアス状態は解消されるので、駆動電流Ｉdsの流入により有機ＥＬ素子１２７は実際に発光を開始する。このときの有機ＥＬ素子１２７のアノード電位の上昇（Ｖel）は、駆動トランジスタ１２１のソース電位Ｖｓの上昇に他ならず、駆動トランジスタ１２１のソース電位Ｖｓは、“−Ｖth＋ΔＶ＋Ｖel”となる。

駆動電流Ｉds対ゲート電圧Ｖgsの関係は、先のトランジスタ特性を表した式（１）のＶgsに“Ｖin−ΔＶ＋Ｖth”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。

この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは映像信号Ｖsig の信号振幅Ｖin（詳しくは信号振幅Ｖinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs_121）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅Ｖinに応じた輝度で発光することになる。

その際、保持容量１２０に保持される信号振幅Ｖinの情報は帰還量ΔＶで補正されている。この補正量ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。したがって、駆動電流Ｉdsは実質的に信号振幅Ｖinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthに依存しないので、閾値電圧Ｖthが製造プロセスにより変動しても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。

また、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間には保持容量１２０が接続されており、その保持容量１２０による効果により、発光期間の最初でブートストラップ動作が行なわれる。ブートストラップゲインが１（理想値）であると仮定した場合、駆動トランジスタ１２１のゲート・ソース間電圧“Ｖgs＝Ｖin−ΔＶ＋Ｖth”を一定に維持したまま、駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓが上昇する。駆動トランジスタ１２１のソース電位Ｖｓが“−Ｖth＋ΔＶ＋Ｖel”となることで、ゲート電位Ｖｇは“Ｖin＋Ｖel”となる。

このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は、一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流す。その結果、電圧降下が生じ、有機ＥＬ素子１２７のアノード端Ａの電位Ｖel（＝ノードＮＤ１２１の電位）は、有機ＥＬ素子１２７に飽和状態での駆動電流Ｉdsという電流が流れ得る電圧まで上昇する。

ここで、有機ＥＬ素子１２７は、発光時間が長くなるとそのＩ−Ｖ特性が変化してしまう。そのため、時間の経過とともに、ノードＮＤ１２１の電位も変化する。しかしながら、このような有機ＥＬ素子１２７の経時劣化によりそのアノード電位が変動しても、保持容量１２０に保持されたゲート・ソース間電圧Ｖgsは常に“Ｖin−ΔＶ＋Ｖth”で一定に維持される。

駆動トランジスタ１２１が定電流源として動作することから、有機ＥＬ素子１２７のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ１２１のソース電位Ｖｓが変化したとしても、保持容量１２０によって駆動トランジスタ１２１のゲート・ソース間電位Ｖgsが一定（≒Ｖin−ΔＶ＋Ｖth）に保たれているため、有機ＥＬ素子１２７に流れる電流は変わらず、したがって有機ＥＬ素子１２７の発光輝度も一定に保たれる。

このような、有機ＥＬ素子１２７の特性変動に拘らず、駆動トランジスタ１２１のゲート・ソース間電圧を一定に維持し輝度を一定に維持する補正のための動作（保持容量１２０の効果による動作）をブートストラップ動作と呼ぶ。このブートストラップ動作により、有機ＥＬ素子１２７のＩ−Ｖ特性が経時的に変化しても、それに伴う輝度劣化のない画像表示が可能になる。

つまり、第２比較例の画素回路Ｐとそれを駆動する駆動タイミングでは、電気光学素子の一例である有機ＥＬ素子１２７の電流−電圧特性の変化を補正して駆動電流を一定に維持する駆動信号一定化回路の一例であるブートストラップ回路が構成され、ブートストラップ動作が機能するようになっているのである。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても一定電流Ｉdsが常に流れ続けるため、有機ＥＬ素子１２７は画素信号Ｖsig に応じた輝度で発光を続けることになり輝度が変化することはない。

また、第２比較例の画素回路Ｐとそれを駆動する駆動タイミングでは、駆動トランジスタ１２１の閾値電圧Ｖthを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である閾値補正回路が構成され閾値補正動作が機能するようになっている。駆動トランジスタ１２１の閾値電圧Ｖthを反映させたゲート・ソース間電位Ｖgsとして、当該閾値電圧Ｖthのばらつきの影響を受けない一定電流Ｉdsを流すことができる。

特に、図示を割愛しているが、１回の閾値補正動作の処理サイクルを１水平期間とし、複数回に亘って閾値補正動作を繰り返すようにすれば、確実に閾値電圧Ｖthを保持容量１２０に保持させることができる。閾値電圧Ｖthの画素間差が確実に除去され、階調に拘らず閾値電圧Ｖthのばらつきに起因する輝度ムラを抑制できる。

これに対して、閾値補正動作を１回にするなど閾値電圧Ｖthの補正が不十分な場合は、つまり閾値電圧Ｖthが保持容量１２０に保持されていない場合には、異なる画素回路Ｐの間で、低階調の領域では輝度（駆動電流Ｉds）に差が出てしまう。よって閾値電圧の補正が不十分な場合は、低階調で輝度のムラが現れ画質を損なうことになる。

加えて、第２比較例の画素回路Ｐにおける駆動タイミングでは、サンプリングトランジスタ１２５による信号振幅Ｖinの保持容量１２０への書込み動作と連動して駆動トランジスタ１２１の移動度μを補正して駆動電流を一定に維持する駆動信号一定化回路の一例である移動度補正回路が構成され移動度補正動作が機能するようになっている。駆動トランジスタ１２１のキャリア移動度μを反映させたゲート・ソース間電位Ｖgsとして、当該キャリア移動度μのばらつきの影響を受けない一定電流Ｉdsを流すことができる。

つまり、第２比較例の画素回路Ｐは、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成され、駆動トランジスタ１２１の特性ばらつき（本例では閾値電圧Ｖthおよびキャリア移動度μのばらつき）による駆動電流Ｉdsに与える影響を防ぐために、閾値電圧Ｖthおよびキャリア移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっているのである。

ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、有機ＥＬ素子１２７の発光輝度は駆動トランジスタ１２１の閾値電圧Ｖthや移動度μのばらつきの影響を受けることがないし、有機ＥＬ素子１２７の経時劣化の影響も受けない。入力される信号振幅Ｖinに対応する安定した階調で表示でき、高画質の画像を得ることができる。

また、第２比較例の画素回路Ｐは、ｎチャネル型の駆動トランジスタ１２１を用いたソースフォロア回路によって構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、有機ＥＬ素子１２７の駆動が可能になる。

また、駆動トランジスタ１２１およびその周辺部のサンプリングトランジスタ１２５をも含めてｎチャネル型のみのトランジスタを用いて画素回路Ｐを構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。

＜書込みゲインとブートストラップゲインの関係＞
図５は、保持容量１２０への信号振幅Ｖinの情報の書込み動作時の書込みゲインと、信号書込み後のブートストラップ動作時のブートストラップゲインと、駆動トランジスタ１２１のゲート端Ｇに生じる寄生容量との関係を説明する図である。

ここでは、一例として、補助容量３１０を備えていない第２比較例の構成において、駆動トランジスタ１２１のゲート端Ｇには、寄生容量として、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に形成される寄生容量Ｃ１２５gs（容量値をＣgsとする）と、駆動トランジスタ１２１のゲート端Ｇとドレイン端Ｄと間に形成される寄生容量Ｃ１２５gd（容量値をＣgdとする）と、サンプリングトランジスタ１２５の拡散容量としてのゲート端Ｇとソース端Ｓ（ソース端Ｓを映像信号線１０６HS側とする場合はドレイン端Ｄ）と間に形成される寄生容量Ｃ１２５gs（容量値をＣwsとする）とが存在するものとして示している。

ブートストラップ動作が機能する発光期間Ｂ，Ｌでは、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓと間に保持容量１２０が接続されているので、ソース電位Ｖｓの上昇時に、カップリング電圧がゲート端Ｇに加わる。ソース電位Ｖｓの上昇に対するゲート電位Ｖｇへのカップリング上昇が１００％に近いほど、有機ＥＬ素子１２７の特性変化（劣化を含む）に伴う駆動電圧上昇時の輝度落ちが抑制される。

このソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇率をブートストラップゲイン（ブートストラップ動作能力）Ｇbst0と称する。ブートストラップゲインＧbst0は、保持容量１２０の容量値Ｃｓ、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの容量値Ｃgs、寄生容量Ｃ１２１gdの容量値Ｃgd、および寄生容量Ｃ１２５gsの容量値Ｃwsを用いて、式（３）のように表すことができる。

したがって、ブートストラップゲインＧbst0は、寄生容量Ｃ１２１gdの容量値Ｃgdや寄生容量Ｃ１２５gsの容量値Ｃwsが保持容量１２０の容量値Ｃｓに対して十分に小さければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは容量値Ｃｓ）が大きいほど限りなく“１”に近いことになり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力が高い。

つまり、画素回路の簡素化を図りつつ、素子の特性ばらつきによる輝度変化を抑制する閾値補正動作や移動度補正動作を実現する方式の開発に当たり、駆動トランジスタ１２１のゲート端Ｇに接続される保持容量１２０以外の素子数を最小限のサンプリングトランジスタ１２５のみに留めた画素回路Ｐとすることで、駆動トランジスタ１２１のゲート端Ｇに寄生する容量を限りなく小さくでき、このことはブートストラップ動作の補助となり、有機ＥＬ素子１２７の電流電圧特性の経時変動に対する駆動電流Ｉdsの補正能力を向上させることが可能となる。

一方、書込み＆移動度補正期間Ｈにおける信号書込み動作時には、信号振幅Ｖinの情報を如何に大きく保持容量１２０に書き込むかが肝要となる。信号振幅Ｖinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインＧinput と称する。

ここで、書込みゲインＧinput は、具体的には、電気回路的に保持容量１２０と並列に配置される寄生容量を含めた全容量Ｃ１と、電気回路的に保持容量１２０と直列に配置される全容量Ｃ２との容量直列回路において、信号振幅Ｖinを容量直列回路に供給したときに容量Ｃ１に配分される電荷量に関係する。式で表せば、書込みゲインＧinput ＝Ｃ２／（Ｃ１＋Ｃ２）＝１−Ｃ１／（Ｃ１＋Ｃ２）となる。

たとえば、図４に示した駆動タイミングでは、書込み＆移動度補正期間Ｈにて、電源駆動パルスDSL が第１電位Ｖcc_Hの状態で信号書込み（サンプリング）が行なわれるために、書込み動作が開始し、駆動トランジスタ１２１のゲート電位Ｖｇが上昇した瞬間、ドレイン・ソース間に駆動電流Ｉdsが流れ、この駆動電流Ｉdsが有機ＥＬ素子１２７の寄生容量Ｃelを充電することでソース電位Ｖｓが上昇する。このため、書込み＆移動度補正期間Ｈが長いほどソース電位Ｖｓの上場度合いが大きくなり、発光時の駆動トランジスタ１２１のゲート・ソース電圧Ｖgsが小さくなり輝度が取れなくなる。

そこで、書込み＆移動度補正期間Ｈを一般的な書込み期間よりも短くする必要がある。輝度が最も取れるのは、駆動トランジスタ１２１のゲート電位Ｖｇの上昇カーブとソース電位Ｖｓの上昇カーブの傾きが一致した点であり、そのポイントで書込み動作を終了する必要がある。

映像信号Ｖsig の信号振幅Ｖinに対して効率よく輝度を取るためには、書込み時に駆動トランジスタ１２１のゲート電位Ｖｇの上昇とともに駆動電流Ｉdsが流れてソース電位Ｖｓが上昇しない条件下、すなわち書込み時に駆動トランジスタ１２１のソース電位Ｖｓが低い状況での、映像信号Ｖsig （特に信号振幅Ｖin）に対する容量値Ｃｓの保持容量１２０に保持される電圧割合（書込みゲインＧinput ）をなるべく高くする必要がある。

このような条件下における書込みゲインＧinput0は、保持容量１２０の容量値Ｃｓ、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの容量値Ｃgs、および有機ＥＬ素子１２７の寄生容量Ｃelを用いて、式（４）のように表すことができる。

寄生容量Ｃ１２１gsの容量値Ｃgsは、保持容量１２０の容量値Ｃｓや有機ＥＬ素子１２７の寄生容量Ｃelに比べると小さいと考えてよく、したがって、書込みゲインＧinput0は、保持容量１２０の容量値Ｃｓに対して有機ＥＬ素子１２７の寄生容量Ｃelが十分に大きければ、換言すれば、駆動トランジスタ１２１のゲート端Ｇとソース端Ｓの間に付加される容量値（ここでは保持容量１２０の容量値Ｃｓ）を小さくするか、もしくは、駆動トランジスタ１２１のソース端Ｓ（つまり有機ＥＬ素子１２７のアノード端Ａ）と接地配線Ｖcath（つまり有機ＥＬ素子１２７のカソード端Ｋ）の間に付加される容量値（ここでは有機ＥＬ素子１２７の寄生容量Ｃel）を大きくすると、限りなく“１”に近いことになり、より信号振幅Ｖinの大きさに近い電圧情報を保持容量１２０に書き込むことができる。

ブートストラップゲインＧbst0と書込みゲインＧinput0との関係を考える。たとえば、ブートストラップゲインＧbst0を大きく取ることを考え、保持容量１２０の容量値Ｃｓをレイアウト上大きく取ると、有機ＥＬ素子１２７の寄生容量Ｃelに対して保持容量１２０の容量値Ｃｓが大きくなり、書込みゲインＧinput0が小さくなってしまう。書込みゲインＧinput0が小さくなると、保持容量１２０に大きな情報を書き込むには信号振幅Ｖinのダイナミックレンジを大きく取らなければならなく、消費電力増大に繋がる。

逆に、書込みゲインＧinput0を大きく取るために保持容量１２０の容量値Ｃｓを小さくすると、寄生容量Ｃ１２１gdの容量値Ｃgdや寄生容量Ｃ１２５gsの容量値Ｃwsに対して保持容量１２０の容量値Ｃｓが小さくなり、ブートストラップゲインＧbst0が小さくなってしまい、有機ＥＬ素子１２７の特性変動に対する補正効果が低下し、特性劣化時の輝度落ちが顕著になる。

このように、第２比較例の画素回路Ｐとそれを駆動する駆動タイミングでは、書込みゲインＧinputとブートストラップゲインＧbst0とはトレードオフの関係にあり、何れか一方を大きくしようとすると他方が小さくなってしまい、他方に対して悪影響を与えることなく（他方を小さくせずに）、一方を大きくするということができない。

片方のゲインを重視すれば、その分だけもう片方のゲインが疎かにならざるを得ないことはもちろんのこととして、どちらも高いゲインを得ることは不可能である。このため、実際の所は、競合関係となる書込みゲインＧinput とブートストラップゲインＧbst の間で折り合いを付け、各ゲインが適度なものとなるように、保持容量１２０の容量値Ｃｓと有機ＥＬ素子１２７の寄生容量Ｃelの容量値Ｃelを決定する。

本実施形態では、図２や図２Ａに示したように、補助容量３１０を備えており、書込みゲインＧinputを調整できるようになっている。画素回路Ｐとしては、電気回路上、等価的には、補助容量３１０が有機ＥＬ素子１２７の寄生容量Ｃelと並列に接続されたものとして動作する。これにより、映像信号線１０６HSが信号電位（基準電位Ｖｏ＋信号振幅Ｖin）にある時間帯にサンプリングトランジスタ１２５を導通状態にするタイミングで書込駆動パルスWSを書込走査線１０４WSに出力することで保持容量１２０に信号振幅Ｖinの情報を書き込むと同時に駆動トランジスタ１２１の移動度μに対する補正情報を保持容量１２０に保持される情報に加える移動度補正を行なう際に、補助容量３１０を追加したことで、保持容量１２０に信号振幅Ｖinの情報を保持するときの書込みゲインＧinput を高めることができるようになる。

具体的に説明すると以下の通りである。本実施形態を適用しない比較例２の画素回路Ｐの場合は、信号振幅Ｖinに対する、実際に保持される電圧割合（書込みゲインＧinput0）は前述の式（４）で表されるのに対して、補助容量３１０を追加する本実施形態を適用することで、書込みゲインＧinput1は、保持容量１２０の容量値Ｃｓ、補助容量３１０の容量値Ｃsub 、駆動トランジスタ１２１のゲート端Ｇに形成される寄生容量Ｃ１２１gsの容量値Ｃgs、および有機ＥＬ素子１２７の寄生容量Ｃelを用いて、式（５）のように表すことができる。

前述のように寄生容量Ｃ１２１gsの容量値Ｃgsは相対的に他の容量値に比べて小さいと考えてよい。書込みゲインＧinput1は、補助容量３１０の追加により、等価回路的には、有機ＥＬ素子１２７のアノード端Ａとカソード端Ｋの間に付加される容量値を、有機ＥＬ素子１２７の寄生容量Ｃelと補助容量３１０の容量値Ｃsub の合成分（Ｃel＋Ｃsub ）にすることができる。

その結果、書込みゲインＧinput1は書込みゲインＧinput0よりも大きくなるので、 第２比較例の画素回路Ｐよりも、信号振幅Ｖinの大きさにより近い電圧情報を保持容量１２０に書き込むことができる。これにより、第２比較例の画素回路Ｐよりも低い信号振幅で所望の輝度を出すことができ、信号振幅の低減が実現され、低消費電力化に寄与する。

式（５）から明らかなように、補助容量３１０の容量値Ｃsub が大きいほど書込みゲインＧinput1は１に近くなる。換言すれば、容量値Ｃsub を調整することで書込みゲインＧinput1を調節できる。このことを利用すると、ＲＧＢ３画素間で容量値Ｃsub を相対的に調整することで、ホワイトバランスを取ることもできる。すなわち、Ｒ，Ｇ，Ｂの各色用の有機ＥＬ素子１２７の発光効率が異なるので、補助容量３１０がない場合には、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにはホワイトバランスが取れないので、色別に信号振幅Ｖinを異ならせることでホワイトバランスを取ることになる。これに対して、補助容量３１０の容量値Ｃsub をＲＧＢ３画素間で相対的に調整することで、同一の駆動電流Ｉds（つまり同一の信号振幅Ｖin）のときにでもホワイトバランスが取れるようになる。

加えて、補助容量３１０を追加することで、閾値補正動作に影響を与えることなく、移動度μの補正に要する時間（移動度補正時間）を調整することができるようにもなる。補助容量３１０を利用して移動度補正時間を調整可能にすることで、画素回路Ｐの駆動が高速化しても、十分に移動度の補正を行なうことができるようになる。

すなわち、駆動トランジスタ１２１のドレイン電流をＩds、移動度補正により補正される電圧分をΔＶとした場合、移動度補正時間ｔは（Ｃel＋Ｃsub ）×ΔＶ／Ｉdsで表される。よって、補助容量３１０の設定により、保持容量１２０に保持されるホールド電位Ｖgsばかりでなく移動度補正時間を調整することができるのである。一般に、画素アレイ部１０２が高精細対応になるほど、画素回路Ｐと有機ＥＬ素子１２７（発光素子）の接続部の開口率は小さくなり、有機ＥＬ素子１２７の寄生容量Ｃelが小さくなる。すると、補助容量３１０を配置しない場合にホールド電位Ｖgsは映像信号Ｖsig の信号振幅Ｖinから大きく損失した値となってしまう。このためにも、補助容量３１０を追加することの効果が大きい。

ところで、補助容量３１０を備えるか否かに関わらず、閾値補正機能や、移動度補正機能や、ブートストラップ機能を働かせるためには、各種のトランジスタ（本実施形態の画素回路Ｐではサンプリングトランジスタ１２５）をオン／オフ制御する必要があり、そのために各種の走査線（本実施形態では書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）を画素アレイ部１０２に縦方向や横方向に形成する必要がある。

各走査線と画素回路Ｐを構成するトランジスタ（駆動トランジスタ１２１、サンプリングトランジスタ１２５）のレイアウトによっては、走査線とトランジスタとが近接して配置されることがある。このとき、走査線とトランジスタの端子配線と間に形成される静電容量を介して、その走査線の電位に対応した不要な信号（ノイズ）がトランジスタのたとえば制御入力端（ゲート）や入出力端（ソースあるいはドレイン）に飛び込む現象が生じ得る。

たとえば、映像信号線１０６HSの映像信号Ｖsig の情報がサンプリングトランジスタ１２５を介さずに寄生容量を介して駆動トランジスタ１２１の制御入力端側の配線（つまりゲート配線）に飛び込むような事象が生じると、駆動電流Ｉdsに影響を与え、表示画面上にノイズ（縦方向の輝度ムラやカラー表示の場合は色ムラ：縦クロストークと称する）となって現われてしまうということが分った。以下、この問題点とその対策手法について説明する。

＜＜走査線と画素内配線について＞＞
図６〜図８Ｂは、画素アレイ部１０２の走査線（垂直配線と水平配線）や画素内の端子配線の配線形態（レイアウト）を説明する図である。ここで、図６は、有機ＥＬ素子１２７や補助容量３１０などの配置を説明する図である。詳しくは、図６は、一般的な有機ＥＬ表示装置における１画素分の層構造の概略を示した図である。ここで、図６（１）は１画素分の平面図であり、図６（２）は図６（１）におけるＡ−Ａ’線の断面図である。

図７および図７Ａは、走査線を含む画素回路Ｐの従来のレイアウト例を示し、図７Ｂは、その従来のレイアウト例での画素回路Ｐの等価回路図である。ここで、図７は、従来のレイアウト例の基本概念を示し、図７Ａは図７（２）に対応した詳細例である。

図８〜図８Ｃは、図７の構成において、黒レベルのウィンドウを表示した場合の各エリアにおける映像信号サンプリング時の駆動トランジスタ１２１のゲート電位とソース電位について説明する図である。詳細には、図８は、黒ウィンドウパターンBWの一例であり、図８Ａは、黒ウィンドウパターン表示時のカップリング現象を画素回路Ｐの等価回路図上で示したものである。図８Ｂは、黒ウィンドウパターン表示時に生じ得る輝度ムラ（特に縦クロストーク）の問題点を説明するタイミングチャートである。

図６（１）に示す１画素分の平面図のように、基板１０１上に下部電極（たとえばアノード電極）５０４が配置され、その下部電極５０４上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部と称する）１２７ａが形成されている。下部電極５０４には接続孔（たとえばＴＦＴ−アノードコンタクト）５０４ａが設けられ、この接続孔５０４ａを介して下部電極５０４下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。

下部電極５０４の周囲は絶縁膜パターン５０５で覆われて、有機ＥＬ素子１２７を構成する下部電極５０４、有機層５０６、上部電極５０８が積層されている部分のみが発光有効領域１２７ｂとなるように広く露出したＥＬ開口部１２７ａとされている。

図６（２）には、図６（１）におけるＡ−Ａ’線の断面図が示されている。図６（２）に示すように、基板１０１上の各画素回路Ｐに対応する位置に、画素回路を構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタＱや保持容量１２０（容量値Ｃｓ）や補助容量３１０（容量値Ｃsub ）が配置され、その上部に層間絶縁膜５０２ａ，５０２ｂ（酸化膜）が設けられている。

層間絶縁膜５０２のさらに上部には、薄膜トランジスタＱに接続されたソース電極線Ｑｓおよびドレイン電極線Ｑｄが設けられている。また、各素子（薄膜トランジスタＱ，保持容量１２０）を構成する導電層、およびソース電極線Ｑｓおよびドレイン電極線Ｑｄ（図では駆動トランジスタ１２１のソース電極１２１ｓのみを示す）を構成する導電層により、画素回路Ｐを構成する他の配線（図示省略）が形成されている。

そして、ソース電極線Ｑｓおよびドレイン電極線Ｑｄの層を覆う状態で、さらに上層の平坦化膜として機能する層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成されている。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４、有機層５０６、および上部電極（たとえばカソード電極）５０８で構成されており、下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。

下部電極５０４は、画素電極としてパターン形成されており、層間絶縁膜５０２に形成された接続孔５０４ａを介して駆動トランジスタ１２１のソース電極１２１ｓに接続されている。また、下部電極５０４と対向する上部電極５０８は全ての画素回路Ｐを覆うベタ膜として形成されている。

このような層構造を持つ有機ＥＬ表示装置１においては、有機ＥＬ素子１２７が配列形成された基板１０１と反対側から発光光Ｌ１を取り出すいわゆるトップエミッション方式として構成することが、有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタＱのレイアウトには依存しない。このため、さらに複数の薄膜トランジスタＱや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。

下部電極５０４は、画素回路Ｐの配列に対応してマトリクス状に配置される。そして、この下部電極５０４の隣接画素間には、下部電極５０４と同一層で構成された補助配線５０５（補助電極）が配線された構成となっている。補助配線５０５は、図示を割愛したコンタクトを介して上部電極５０８のカソード配線と電気的な接続がとられる。

図示を割愛した基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタＱ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。たとえば、保持容量１２０（容量値Ｃｓ）は、一方の電極が第１配線層Ｌ１に形成され、それに対向する電極がポリシリコンで層間絶縁膜５０２ａ，５０２ｂ間に形成されている。補助容量３１０（容量値Ｃsub ）は、一方の電極が第１配線層Ｌ１および第２配線層Ｌ２に形成され、それらに対向する電極がポリシリコンで層間絶縁膜５０２ａ，５０２ｂ間に形成されている。

第１配線層Ｌ１の電極とポリシリコンで第１の補助容量３１０ａが形成され、第２配線層Ｌ２の電極とポリシリコンで第２の補助容量３１０ｂが形成され、第１配線層Ｌ１の電極と第２配線層Ｌ１の電極とがコンタクトにより接続されることで、第１の補助容量３１０ａと第２の補助容量３１０ｂが並列接続された状態となっている。本実施形態の画素回路Ｐでは、補助容量３１０のノードＮＤ３１０を有機ＥＬ素子１２７のカソード配線に接続するようにしているので、第１配線層Ｌ１の電極と第２配線層Ｌ１の電極を、さらにコンタクトにより補助配線５０５に接続することで、最終的に上部電極５０８と接続されるようにしている。

この表示装置１は、基板１０１と反対側から発光光を取り出すトプエミッション型であるため、下部電極５０４は遮光性が高く、かつ反射率の高い材料で構成される。一方、上部電極５０８は、光透過性の高い材料を用いて構成される。したがって、上部電極５０８の配線抵抗が大きくなる。ベタ配線としても抵抗値の低減には限界がある。補助配線５０５は、この高抵抗の上部電極５０８と並列に配線することで、全体としての抵抗値を低減するのに寄与する。

ところで、図２および図２Ａに示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用の配線（以下カソード配線Ｗcathと称する）が横配線もしくは縦配線となる。

ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。

画面の左右方向について考察した場合、詳細説明図は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。

同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード配線Ｗcath）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。

これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層（第１配線層Ｌ１，第２配線層Ｌ２）の金属配線が必要になる。

２層の金属配線を利用して各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS、カソード配線Ｗcath）を配置する場合、何れを第１配線層Ｌ１に配置し何れを第２配線層Ｌ２に配置するかで、様々な配線（レイアウト）形態を採り得る。

たとえば、書込走査線１０４WSと電源供給線１０５DSL とを上層側および下層側の一方の金属配線にすることが考えられる。このとき、映像信号線１０６HSに関しては、第１の手法として図７（１）に示すように、画素回路Ｐ部分では上層側および下層側の一方の金属配線（図では第２配線層Ｌ２）にすると、同一層の書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方の金属配線にしてブリッジさせる（異なる層の金属配線をコンタクトで繋ぐ）必要がある。

また、第２の手法として図７（２）に示すように、水平駆動部１０６Ｓの全体を上層側および下層側の他方（図では第１配線層Ｌ１）の金属配線にすることも考えられる。こうすることで、第１の手法のような他層の金属配線（第２配線層Ｌ２）とのブリッジを避けることができる。第１の手法との対比においては、縦配線である映像信号線１０６HSと横配線との下層側の金属配線とのブリッジの回数を少なくできるので、映像信号線１０６HSの負荷を軽減することができる利点がある。

第１および第２の手法の何れにおいても、書込走査線１０４WSと電源供給線１０５DSL は同一層の金属配線で同一方向にレイアウトされることになり、１画素内では離して（画素回路Ｐの上端と下端にて）並走させたとしても、隣接する画素回路Ｐとの関係においては同一層（同じレイヤ）でごく近くを並走（隣接）することになる。また、前述のように、書込走査線１０４WSおよび電源供給線１０５DSL は、画素アレイ部１０２周辺（パネル端）の対応する書込走査部１０４、駆動走査部１０５までレイアウトされるため、非常に長い。したがって、配線間スペースが狭いと、対向面積が大きくなり、配線間に形成される静電容量（寄生容量）が大きくなる。また、走査線同士に限らず、走査線と画素内配線と間でも、同様のことが懸念される。

たとえば、図７に示すように、走査線や画素内配線を形成する際に用いられるのは、半導体基板側の第１配線層と、第１配線層Ｌ１の上層側に絶縁体（層間絶縁膜５０２，５０３：画素回路Ｐの各構成要素を形成するためのものを含む）を挟んで配される第２配線層Ｌ２の２層である。ここで、第２配線層Ｌ２の配線はアルミAlなどの低抵抗材料が用いられるのに対して、第１配線層Ｌ１の配線は、低抵抗とは言っても、第２配線層Ｌ２の配線と比較して抵抗が高い材料（高抵抗材料）、たとえばモリブデンＭｏなどが使用される。

画素回路Ｐにおいては、映像信号線１０６HSは信号振幅Ｖinの情報を、サンプリングトランジスタ１２５を介して保持容量１２０に書き込む必要があり低インピーダンスであることが好ましく、また、電源供給線１０５DSL はそれそのものが駆動トランジスタ１２１に対して電源供給能力を持つ必要があり低インピーダンスであることが好ましく、何れも低抵抗化するため、第２配線層Ｌ２に設定する。

映像信号線１０６HSは列方向に延在する縦配線であるのに対して、電源供給線１０５DSL は、水平期間ごとに第１電位Ｖcc_Hと第２電位Ｖcc_Lとでスイッチングするため、行方向に延在する横配線とする。映像信号線１０６HSと電源供給線１０５DSL をともに第２配線層Ｌ２に設定するには、必然的に、映像信号線１０６HSと電源供給線１０５DSL は直交（交差）しなければならない。このような低抵抗線同士が交差する配線態様を実現するためには、第２配線層Ｌ２に関しても多層配線技術が必要となる。実際の所は、ブリッジ部分を第１配線層Ｌ１を利用して形成することになる。

一方、画素内配線に関しては、配線長が短く配線抵抗の分布特性が問題となることは殆どないので、基本的には、第１配線層Ｌ１および第２配線層Ｌ２の何れをも採用することができる。そのため、従来のレイアウト例では、図７（１）や図７（２）あるいは図７Ａに示すように、トランジスタの端子に接続される配線と同一層に形成している。

このため、画素回路Ｐ内において、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２と間で線間容量３１４（容量値Ｃｐ_0）が寄生容量として形成されてしまう。これは、レイアウト効率を考慮してゲート配線３１２を映像信号線１０６HSと同一層で形成する場合に並走してしまい、並走部の平行平板容量によって線間容量３１４が形成されるのである。

したがって、映像信号線１０６HSの映像信号Ｖsig の情報がサンプリングトランジスタ１２５を介さずに線間容量３１４を介して駆動トランジスタ１２１のゲート配線３１２に直接に飛び込むような事象が生じる。この事象が生じると、駆動電流Ｉdsに影響を与え、表示画面上にノイズとなって現われてしまう。

図８〜図８Ｂは、この現象の典型例を説明するもので、黒ウィンドウパターン表示時の状態を示す。ここでは、黒ウィンドウパターンBWを表示したときに、画面とラインごとの動作を説明している。具体的には、画面の上部と下部に全白が表示される行を配し、画面中央部の黒が表示される行では、１水平期間における中央部の黒の表示期間とその左右に配される白の表示期間とが１：１となる５０％表示をしたときの場合を示している。同様に、画面中央部の黒が表示される列では、１垂直期間における中央部の黒の表示期間とその左右上下に配される白の表示期間とが１：１となる５０％表示をしたときの場合を示している。なお、ここでは、上下左右の白表示と黒表示が１：１となる５０％表示の例で示しているが、黒ウィンドウパターン表示は、この例に限らず、上下あるいは左右の白表示と黒表示が１：１以外の場合であってもよい。

このような黒ウィンドウパターンの映像信号Ｖsig が映像信号線１０６HS上に供給されたときに、線間容量３１４を介してゲート配線３１２に飛び込むと（図８ＡのＳ１）、駆動トランジスタ１２１のゲート電圧Ｖｇが映像信号Ｖsig に応じて変化し、白表示部分も輝度が変化し、輝度ムラの一例である縦クロストークが起こってしまう。

詳しくは、図８（２）に示すように、画面の上部と下部に全白が表示される行と画面中央部の黒が表示される行とが存在すると、発光時の駆動トランジスタ１２１のゲート電圧Ｖｇの波形を見ると、図８Ｂに示すように、白表示しているＡ部分では正常であるが（図８Ｂ（２））、黒ウィンドウ表示したＢ点ではウィンドウ部分に位置する映像信号線１０６HSからゲート配線３１２への線間容量３１４を介したフリンジ（容量カップリング）によって電圧降下している（図８Ｂ（３））。

そのため、画面の左部と右部に全白が表示される列（以下１００％表示の列と称する）と、画面中央部の白と黒が表示される列（以下５０％表示の列と称する）との比較では、正常な白表示部分である１００％表示の列と比べ、５０％表示の列の白表示部分が暗くなる。つまり、同じ大きさの信号振幅Ｖinに基づく白表示部であっても、１００％表示の列の白よりも５０％表示の列の白の方が輝度が低下してしまい、表示画像上では、縦クロストークとして視認される。

このように、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を同一層で形成すると、映像信号線１０６HSとゲート配線３１２が並走することで形成される線間容量３１４を介して映像信号線１０６HS上の映像信号Ｖsig がゲート配線３１２に飛び込むことに起因する列方向のシェーディング（典型例としてはウィンドウパターンによって生じる縦クロストーク）などの輝度ムラが生じてしまうことが問題となる。

＜改善手法：基本概念＞
図９は、映像信号線１０６HSとゲート配線３１２が並走することで形成される線間容量３１４に基づく縦クロストークを改善する手法の基本概念を説明する図である。ここで、図９（１）は、図７に示した従来のレイアウトにおいて、映像信号線１０６HSとゲート配線３１２が並走している部分の構造を説明するものである。図９（２）は、本実施形態で採用する改善手法を説明する図である。

図９（１）に示すように、ガラス基板上に層間絶縁膜（酸化膜）が形成され、その上層に第２配線層Ｌ２が設けられる。第２配線層Ｌ２の空き部分は平坦化膜として機能する層間絶縁膜５０３で覆われる。ここで、前述のように、映像信号線１０６HSとゲート配線３１２は同一層に形成される。このため、図９（１）に示すように、並走部の平行平板構造によって線間容量３１４（容量値Ｃｐ_0）が形成される。なお、図９（１）は図７（１）に対応して第２配線層Ｌ２で線間容量３１４が形成される状態であるが、図７（２）や図７Ａに対応した場合でも同様であり、第１配線層Ｌ１で線間容量３１４が形成されることになる。

前述の説明から理解されるように、映像信号線１０６HS上の映像信号Ｖsig に対応したノイズ（以下映像信号飛込みノイズとも称する）が、映像信号線１０６HSとゲート配線３１２と間の線間容量３１４を介して駆動トランジスタ１２１のゲート配線３１２に飛び込むことのそもそもの原因は、映像信号線１０６HSとゲート配線３１２とが近接して並走することで比較的大きな容量値の線間容量３１４が形成され、この線間容量３１４を介して映像信号飛込みノイズが駆動トランジスタ１２１のゲート配線３１２に伝達されることにある。したがって、この観点から対策を採ることで、前述の映像信号飛込みノイズに基づく縦クロストークを改善できると考えられる。具体的には、線間容量３１４の容量値を小さくすればよい。

平行平板電極間によって形成される線間容量３１４の容量値Ｃｐ_0は、導体間に形成される静電容量の定義式に基づき特定できる。すなわち、コンデンサは、対応した電極を持ち、電極間に誘電体が介在することで形成される。その静電容量Ｃは、コンデンサの導板（複数）の内の１枚の電荷Ｑをそれらの導板の間の電位差Ｖで除した値で、その他の導体の影響は無視してよい。具体的には、各導体（電極）の対向間隔ｔ、対向面積Ａ、電極間の物質の比誘電率εとしたとき、Ｃ＝Ｑ／Ｖ＝εＡ／ｔで規定される。図９に示した例では、導体間の物質は平坦化膜となる。

したがって、静電容量Ｃ（つまり線間容量３０２の容量値Ｃｐ_0）を低減するには、比誘電率εの小さな物質を極板間に介在させるか（ε_0＞ε_1：第１の手法と称する）、または、段差を設けて極板の対向面積Ａを減少させるか（Ａ_0＞Ａ_1：第２の手法と称する）、または、極板間の距離ｔを大きくすればよい（ｔ_0＜ｔ_1：第３の手法と称する）ことが分る。もちろん、図９（２）に示すように、これらの３つの手法を任意に組み合わせてもよい（第４の手法と称する）。

上記を踏まえれば、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２と間に形成される寄生容量を十分に小さくなるようにレイアウトする手法としては前記の第１〜第４の手法の何れを採用してもよいのであるが、後述する本実施形態では、特に第４の手法を採用する場合について詳しく説明する。

第４の手法を採用する場合について詳しく説明することにしたのは、以下の理由による。第１の手法において、比誘電率εを変えるには材料を変更する必要があり、これにともない、膜厚、均質性などさまざまなことを考慮しなければならず、簡単にはできない。第２の手法において、たとえば現状のように両配線をアルミニウムＡｌで配線する場合、この手法では事実上、プロセス数が増加・複雑化する。第３の手法では、現状工程数を変えることなく実現可能であるが、特に横方向は狭く、十分に離すことが難しい。これに対して、第４の手法は、現状工程数を変えることなく実現可能である。また、レイヤが異なるため容量を格段に小さくできる利点もある。

よって、詳細例として説明する本実施形態の改善手法の基本的な考え方は、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を異なる配線層（別レイヤ）に形成（レイアウト）する点にある。映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤに形成するものである限り、基本的には、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２の横方向の位置は不問である。ただし、平面上において横方向の位置に重なりを持ち、縦方向（厚さ方向）で平行平板構造を呈するようになり、容量値が大きくなる。

この点においては、極板の対向間隔ｔや極板間に介在させる物質の比誘電率εが従前と同じであるものとして、線間容量３１４の容量値Ｃｐ_1を、一般的な対向面積Ａ_0における従前の容量値Ｃｐ_0よりも小さくできる方向であって、現実的なレベルで、対向面積Ａ_1の方が従前の対向面積Ａ_0よりも十分に小さいと言える程度にすればよい。

また、別の観点からの規定の手法としては、白表示部分とウィンドウ表示部分の輝度差の側面から規定することが考えられる。すなわち、一般的に、人間の目で輝度差約１％以内であれば視認されないと言われている。したがって、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２と間に形成される線間容量３１４の容量値Ｃｐ_1（換言すれば両配線間隔ｔ_1）が、線間容量３１４を起因とする映像信号飛込みノイズによる白表示部分とウィンドウ表示部分の白表示エリア同士の輝度差が１．０％以下となるようなものとする。こうすることで、線間容量３１４の容量値Ｃｐ_1にある程度の大きさを持っていても、実質的には、縦クロストークが視認されないレベルとなる。

なお、白表示エリア同士の輝度差が１．０％以下となる線間容量３１４の容量値Ｃｐ_1は、画素定数、ＥＬ特性、映像信号Ｖsig の基準電位Ｖｏと信号振幅Ｖinとの差（映像振幅）によって変化する。

つまり、一般的には、レイアウト効率を考慮した場合に、パターンルールの限界を考慮した最小パターン間隔で各走査線や画素内配線を配置するので、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤに形成するときには完全に重ねて配線することが可能となってしまう。たとえば、映像信号線１０６HSを第２配線層Ｌ２（アルミニウムＡｌ）、ゲート配線３１２を第１配線層Ｌ１（モリブデンＭｏ）で構成することや、逆にゲート配線３１２を第２配線層Ｌ２（アルミニウムＡｌ）、映像信号線１０６HSを第１配線層Ｌ１（モリブデンＭｏ）で構成することができる。モリブデンＭｏ上にアルミニウムＡｌ層を作ることができるのである。

このことにより、層間絶縁膜５０２を挟んで平行平板容量が形成されてしまうと、別レイヤにして線間容量３１４の容量値Ｃｐ_1を小さくしようとした効果が低減してしまう。このような事態を避けるには、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤに形成すると言うだけでなく、平面上において横方向の別の位置に設ける、つまりオーバーラップさせないことが望ましい。横方向の対向間隔ｔ_1を従前の対向間隔ｔ_0を維持するようにして別レイヤに配置するようにすれば確実である。

こうすることで、極板の対向間隔ｔや極板間に介在させる物質の比誘電率εが従前と同じであっても、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２と間に形成される線間容量３１４の容量値Ｃｐ_1を従前の容量値Ｃｐ_0よりも格段に小さくできる。その結果、線間容量３１４を介した映像信号飛込みノイズのゲート配線３１２への飛込みの影響を抑えることができる。以下、第４の手法を採用した本実施形態の対策手法について具体的に説明する。

＜改善手法：第１実施形態＞
図１０および図１０Ａは、映像信号飛込みノイズに基づく縦クロストークを改善し得るようにした回路配置（レイアウト）の第１実施形態を説明する図である。ここで、図１０は、画素回路Ｐの第１実施形態のレイアウト例の基本概念を示し、図１０Ａは図１０に対応した詳細例（配線の上下関係は無視する）である。

第１実施形態の改善手法のポイントは、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤにレイアウトする点にある。加えて、好ましくは、オーバーラップさせないようにする。後述する第２実施形態との相違点として、映像信号線１０６HSを第２配線層Ｌ２に配置し、駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１に配置するようにした点に特徴を有する。

たとえば、白表示の信号電圧：５Ｖ、黒表示の信号電圧：０Ｖとし、図７（２）に示す第２の手法のように、映像信号線１０６HSおよび駆動トランジスタ１２１のゲート配線３１２のそれぞれをモリブデンＭｏで同一層に配線した場合の線間容量３１４の容量値Ｃｐ_0は１．５ｆＦ（フェムトファラッド）であるとする。この場合、黒ウィンドウ表示における白表示部分（１００％表示の列）とウィンドウ表示部分（５０％表示の列）の発光時の駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの差は約０．０１５Ｖとなり、白表示エリア同士の輝度差が約２〜３％となった。

表示画面上における各種のノイズに関しては、一般的に、人間の目で輝度差約１％以内であれば視認されないと言われている。したがって、このままでは、映像信号線１０６HSとゲート配線３１２と間に形成される線間容量３１４を起因とする映像信号飛込みノイズによる縦クロストークが視認されてしまうので問題である。

これに対して、前例と同一の画素定数で、白表示の信号電圧：５Ｖ、黒表示の信号電圧：０Ｖとし、図１０や図１０Ａに示す第１実施形態のレイアウト手法のように、映像信号線１０６HSを第２配線層Ｌ２にアルミニウムＡｌで配置し、駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１にモリブデンＭｏで配置することで、それぞれを別レイヤに配線した場合の線間容量３１４の容量値Ｃｐ_1は１．０ｆＦとなった。

これにより、黒ウィンドウ表示における白表示部分（１００％表示の列）とウィンドウ表示部分（５０％表示の列）の発光時の駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの差は約０．０１Ｖとなり、白表示エリア同士の輝度差が約１％となった。その結果、映像信号線１０６HSとゲート配線３１２と間に形成される線間容量３１４を起因とする映像信号飛込みノイズによる縦クロストークが視認されないレベルとなった。

よって、前例の画素定数の場合には、駆動トランジスタ１２１のゲート配線３１２と映像信号線１０６HSの並走部分に形成されるゲート配線３１２の容量値Ｃｐを１ｆＦ以下にすることが望ましい。

なお、白表示エリア同士の輝度差が１．０％以下となる線間容量３１４の容量値Ｃｐ_1は、画素定数、ＥＬ特性、映像信号Ｖsig の基準電位Ｖｏと信号振幅Ｖinとの差（映像振幅）によって変化するので、別の条件となるときには、それに合わせて、線間容量３１４の容量値Ｃｐ_1が輝度差１％以下を実現するようなレイアウトにする必要が生じる。

このように線間容量３１４の低容量化を実現する方法としては、この第１実施形態のレイアウト手法のように、ゲート配線３１２と映像信号線１０６HSの並走部分を別レイヤで配線することで実現できる。

このとき、映像信号線１０６HSを第２配線層Ｌ２にアルミニウムＡｌで、駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１にモリブデンＭｏで配置すると、モリブデンＭｏ上にアルミニウムＡｌ層を作ることができるが、そのことのよって縦方向（厚さ方向）に平行平板構造が形成され大きな容量を形成するようになるため、映像信号線１０６HSとゲート配線３１２はオーバーラップさせないようにすることが望ましい。

このように、画素回路Ｐを駆動する際、従来レイアウトでは映像信号線１０６HSの電位変動が駆動トランジスタ１２１のゲート配線３１２に影響を与え、縦クロストークとして視認されるという問題があったが、第１実施形態のレイアウトを採り、映像信号線１０６HSとゲート配線３１２の並走部分を別レイヤで配線し、線間容量３１４をたとえば１ｆＦ以下のように十分に小さくすることができる。これにより、駆動トランジスタ１２１のゲート配線３１２と映像信号線１０６HSの並走部分にできる寄生容量（線間容量３１４）をそもそもの原因とするフリンジングによる縦クロストークを、認識不可能な程度に減少させる（抑制する）ことができる。

＜改善手法：第２実施形態＞
図１１および図１１Ａは、映像信号飛込みノイズに基づく縦クロストークを改善し得るようにした回路配置（レイアウト）の第２実施形態を説明する図である。ここで、図１１は、画素回路Ｐの第２実施形態のレイアウト例の基本概念を示し、図１１Ａは図１１に対応した詳細例（配線の上下関係は無視する）である。

第２実施形態の改善手法のポイントは、第１実施形態と同様に、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤにレイアウトする点にある。加えて、好ましくは、オーバーラップさせないようにする。前述の第１実施形態との相違点として、映像信号線１０６HSを第１配線層Ｌ１に配置し、駆動トランジスタ１２１のゲート配線３１２を第２配線層Ｌ２に配置するようにした点に特徴を有する。

この第２実施形態のように、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を配するレイヤ（層）を第１実施形態に対して逆にする場合でも、第１実施形態と同様に、それぞれを別レイヤに配線しており、前例と同一の画素定数のときの線間容量３１４の容量値Ｃｐ_1は１．０ｆＦとなった。白表示の信号電圧：５Ｖ、黒表示の信号電圧：０Ｖとしたときの黒ウィンドウ表示における白表示部分（１００％表示の列）とウィンドウ表示部分（５０％表示の列）の発光時の駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsの差は約０．０１Ｖとなり、白表示エリア同士の輝度差が約１％となった。その結果、映像信号線１０６HSとゲート配線３１２と間に形成される線間容量３１４を起因とする映像信号飛込みノイズによる縦クロストークが視認されないレベルとなる。

映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を第１配線層Ｌ１と第２配線層Ｌ２の何れに配置するかを問わず、それらを別レイヤに配置し、好ましくはオーバーラップさせない（好ましくは横方向の配線間隔を従前と同じに維持する）ことで、両配線間に生じる寄生容量（線間容量３１４）を無視できる程度に十分に小さくでき、線間容量３１４を介したフリンジングによる縦クロストークを解消できるようになる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

＜駆動タイミングの変形例＞
たとえば、画素回路Ｐが同じであっても、駆動タイミングの側面から様々な変形が可能である。たとえば、電源供給線１０５DSL の電位が第２電位Ｖcc_Lから第１電位Ｖcc_Hに遷移するタイミングを映像信号Ｖsig の非有効期間である基準電位Ｖｏ（Ｖofs ）の期間としつつ、様々な変形が可能である。

たとえば、一変形例として、図示を割愛するが、図４に示した駆動タイミングに対して、書込み＆移動度補正期間Ｈの設定方法を変形することができる。具体的には、先ず映像信号Ｖsig が基準電位Ｖｏ（Ｖofs ）から信号振幅Ｖinに遷移するタイミングｔ１５Ｖを図４に示した駆動タイミングよりも１水平期間の後半側にシフトさせて、有効期間である信号振幅Ｖinの期間を狭くする。

また、閾値補正動作の完了時（閾値補正期間Ｅの完了時）には、先ず、書込駆動パルスWSをアクティブＨにしたままで、水平駆動部１０６により映像信号線１０６HSに映像信号Ｖsig の信号振幅Ｖinを供給して（ｔ１６）、書込駆動パルスWSをインアクティブＬにするまで（ｔ１７）の間を、保持容量１２０への画素信号Ｖsig の書き込み期間とする。この信号振幅Ｖinは駆動トランジスタ１２１の閾値電圧Ｖthに足し込む形で保持される。この結果、駆動トランジスタ１２１の閾値電圧Ｖthの変動は常にキャンセルされる形となるので、閾値補正を行なっていることになる。この閾値補正動作によって、保持容量１２０に保持されるゲート・ソース間電圧Ｖgsは“Ｖsig ＋Ｖth”となる。また、同時に、信号書込期間ｔ１６〜ｔ１７で移動度補正を実行する。すなわち、タイミングｔ１６〜ｔ１７は、信号書込期間と移動度補正期間の双方を兼ねることとなる。

なお、この移動度補正を実行する期間ｔ１６〜ｔ１７では、有機ＥＬ素子１２７は実際には逆バイアス状態にあるので発光することはない。この移動度補正期間ｔ１６〜ｔ１７では、駆動トランジスタ１２１のゲート端Ｇが映像信号Ｖsig のレベルに固定された状態で、駆動トランジスタ１２１に駆動電流Ｉdsが流れる。以下、図４に示した駆動タイミングと同様である。

この変形例の駆動タイミングでも、駆動トランジスタ１２１のドレイン端Ｄに対する電源供給のスイッチング動作は図４に示した駆動タイミングと完全に同じであり、輝度ムラ（特に縦クロストーク）に対する抑制効果は前述の本実施形態と同様に享受できる。

各駆動部（１０４，１０５，１０６）は、水平駆動部１０６が映像信号線１０６HSに供給する映像信号Ｖsig と書込走査部１０４が供給する書込駆動パルスWSとの相対的な位相差を調整して、移動度補正期間を最適化することができる。補助容量３１０の容量値Ｃsub を調整することでその移動度補正期間を調整できる。

ただし、書込み＆移動度補正準備期間Ｇが存在せずに、タイミングｔ１６Ｖ〜ｔ１７Ｗが書込み＆移動度補正期間Ｈとなる。このため、書込走査線１０４WSや映像信号線１０６HSの配線抵抗や配線容量の距離依存の影響に起因する波形特性の相違が書込み＆移動度補正期間Ｈに影響を与えてしまう可能性がある。画面の書込走査部１０４に近い側と遠い側（すなわち画面の左右）でサンプリング電位や移動度補正時間が異なることになるので、画面の左右で輝度差が生じ、シェーディングとして視認される難点が懸念される。

＜画素回路の変形例＞
また、画素回路Ｐの側面からの変更も可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、図２および図２Ａに示した画素回路Ｐがｎチャネル型のトランジスタを用いて構成しているのに対し、ｐチャネル型のトランジスタを用いて画素回路Ｐを構成する。これに合わせて映像信号Ｖsig の基準電位Ｖｏ（Ｖofs ）に対する信号振幅Ｖinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。

たとえば「双対の理」に従った変形態様の画素回路Ｐでは、ｐチャネル型の駆動トランジスタ（以下ｐ型駆動トランジスタ１２１ｐと称する）のゲート端Ｇとソース端Ｓと間に保持容量１２０を接続し、ｐ型駆動トランジスタ１２１ｐのソース端Ｓを直接に有機ＥＬ素子１２７のカソード端Ｋに接続する。有機ＥＬ素子１２７のアノード端Ａは基準電位としてのアノード電位Ｖanode にする。このアノード電位Ｖanode は、基準電位を供給する全画素共通の基準電源（高電位側）に接続する。

ｐ型駆動トランジスタ１２１ｐは、そのドレイン端Ｄが低電圧側の電源電位Ｖcc_Lに接続され、有機ＥＬ素子１２７を発光させる駆動電流Ｉdsを流す。映像信号線１０６HSと書込走査線１０４WSとの交差部にはｐチャネル型のサンプリングトランジスタ（以下ｐ型サンプリングトランジスタ１２５ｐと称する）を配する。ｐ型サンプリングトランジスタ１２５ｐは、ゲート端Ｇを書込走査部１０４からの書込走査線１０４WSに接続し、ドレイン端Ｄ（もしくはソース端Ｓ）を映像信号線１０６HSに接続し、ソース端Ｓ（もしくはドレイン端Ｄ）をｐ型駆動トランジスタ１２１ｐのゲート端Ｇと保持容量１２０の一方の端子との接続点に接続する。ｐ型サンプリングトランジスタ１２５ｐのゲート端Ｇには書込走査部１０４からアクティブＬの書込駆動パルスWSを供給する。

このような双対の理を適用してトランジスタをｐ型にした変形例の有機ＥＬ表示装置においても、前述のｎ型にした有機ＥＬ表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができる。

もちろん、画素回路Ｐごとに補助容量３１０を追加することで、書込みゲインやブートストラップゲインを調整したり、あるいは移動度補正期間を調整したり、あるいはカラー表示の場合にはホワイトバランスをとることができる。

このような画素回路Ｐを駆動する際に、映像信号線１０６HSの電位変動が駆動トランジスタ１２１のゲート配線３１２に影響を与えることで生じ得る縦クロストークに関しては、前述の第１あるいは第２実施形態のレイアウト手法を適用して、映像信号線１０６HSと駆動トランジスタ１２１のゲート配線３１２を別レイヤに配置し、好ましくはオーバーラップさせないことで、両配線間に生じる線間容量３１４を無視できる程度に十分に小さくでき、線間容量３１４を介した映像信号飛込みノイズに基づく表示画面上のノイズ（縦クロストーク）を防止できる。

なお、ここで説明した画素回路Ｐの変形例は、図２および図２Ａに示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正動作を実行するに当たり、書込走査部１０４での線順次走査に合わせて各水平周期内で基準電位Ｖｏ（Ｖofs ）と信号電位（Ｖofs ＋Ｖin）で切り替わる映像信号Ｖsig が映像信号線１０６HSに伝達されるように駆動を行なうものである限り、２ＴＲ構成であるか否かは不問でありトランジスタ数が３個以上であってもよく、それらの全てに、前述の本実施形態の各改善手法を適用できる。こうすることで、線間容量３１４を介した輝度ムラ（縦クロストーク）を抑制するという本実施形態の思想を適用することができる。

本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。 本実施形態の画素回路を示す図（基本構成）である。 本実施形態の画素回路を示す図（具体例）である。 有機ＥＬ素子や駆動トランジスタの特性ばらつきが駆動電流に与える影響を説明する図である。 駆動トランジスタの特性ばらつきが駆動電流に与える影響の改善手法の概念を説明する図である。 第２比較例や本実施形態の画素回路に関する駆動タイミングの基本例を説明するタイミングチャートである。 書込みゲインとブートストラップゲインとトランジスタの寄生容量との関係を説明する図である。 有機ＥＬ素子や補助容量などの配置を説明する図である。 画素回路の従来のレイアウト例を示す図（基本概念）である。 図７（２）に対応した詳細例である。 従来のレイアウト例での画素回路の等価回路図である。 黒ウィンドウパターンの一例を示す図である。 黒ウィンドウパターン表示時のカップリング現象を画素回路Ｐの等価回路図上で示した図である。 黒ウィンドウパターン表示時に生じ得る輝度ムラ（特に縦クロストーク）の問題点を説明するタイミングチャートである。 映像信号飛込みノイズに基づく縦クロストークを改善する手法の基本概念を説明する図である。 画素回路の第１実施形態のレイアウト例を示す図である。 第１実施形態のレイアウト例での画素回路の等価回路図である。 画素回路の第２実施形態のレイアウト例を示す図である。 第２実施形態のレイアウト例での画素回路の等価回路図である。

符号の説明

１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線 、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、１３０…インタフェース部、１３３…垂直ＩＦ部、１３６…水平ＩＦ部、２００…駆動信号生成部、２２０…映像信号処理部、３１０…補助容量、３１２…駆動トランジスタのゲート配線、３１４…線間容量（寄生容量）、Ｃel…寄生容量、Ｐ…画素回路、ＮＤ１２１，ＮＤ１２２，ＮＤ３１０…ノード

Claims (7)

1. 駆動電流を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記映像信号の信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、
   前記サンプリングトランジスタを水平周期で順次制御することで前記画素回路を線順次走査して１行分の各保持容量に映像信号の信号振幅に応じた情報を書き込むための書込走査パルスを前記サンプリングトランジスタに出力する書込走査部、前記書込走査部での前記線順次走査に合わせて１行分の映像信号を前記映像信号線に供給する水平駆動部を具備する制御部とを備え
   前記画素アレイ部は、
   前記映像信号を前記サンプリングトランジスタに伝達するための映像信号線と、前記駆動トランジスタの制御入力端側の配線が、別の配線層に形成されている
   ことを特徴とする表示装置。
2. 前記映像信号を前記サンプリングトランジスタに伝達するための映像信号線と、前記駆動トランジスタの制御入力端側の配線が、平面上において別の位置に設けられている
   ことを特徴とする請求項１に記載の表示装置。
3. 駆動電流を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記映像信号の信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備し、前記保持容量に保持された情報に基づく駆動電流を前記駆動トランジスタで生成して前記電気光学素子に流すことで当該電気光学素子が発光する画素回路が行列状に配置されている画素アレイ部と、
   前記サンプリングトランジスタを水平周期で順次制御することで前記画素回路を線順次走査して１行分の各保持容量に映像信号の信号振幅に応じた情報を書き込むための書込走査パルスを前記サンプリングトランジスタに出力する書込走査部、前記書込走査部での前記線順次走査に合わせて１行分の映像信号を前記映像信号線に供給する水平駆動部を具備する制御部とを備え
   前記画素アレイ部は、前記映像信号を前記サンプリングトランジスタに伝達するための映像信号線と前記駆動トランジスタの制御入力端側の配線と間に形成される線間容量の容量値が、黒ウィンドウパターン表示時において、前記線間容量を起因とする映像信号飛込みノイズによる白表示エリア同士の輝度差が１％以下となるように設定されている
   ことを特徴とする表示装置。
4. 前記駆動電流を一定に維持する駆動信号一定化回路をさらに備えている
   ことを特徴とする請求項１または３に記載の表示装置。
5. 前記駆動信号一定化回路は、基準電位と信号電位で切り替わる映像信号を前記サンプリングトランジスタに供給するとともに、駆動電流を前記電気光学素子に流すために使用される第１電位に対応する電圧が前記駆動トランジスタの前記電源供給端に供給されかつ映像信号における基準電位が前記サンプリングトランジスタに供給されている時間帯で前記サンプリングトランジスタを導通させることで前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能を実現するように構成されたものである
   ことを特徴とする請求項４に記載の表示装置。
6. 前記駆動信号一定化回路は、前記駆動トランジスタの閾値電圧に対応する電圧を前記保持容量に保持させる閾値補正機能と、閾値補正動作の後に、前記サンプリングトランジスタを導通させることで前記保持容量に信号振幅に応じた情報を書き込む際、前記駆動トランジスタの移動度に対する補正分を前記保持容量に書き込まれる信号に加える移動度補正機能とを実現するように構成されたものである
   ことを特徴とする請求項４に記載の表示装置。
7. 前記駆動信号一定化回路は、前記保持容量が前記駆動トランジスタの制御入力端と前記駆動電流出力端の間に接続されることでブートストラップ機能を実現するように構成されたものである
   ことを特徴とする請求項４に記載の表示装置。

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