JP2008250003A - 表示装置 - Google Patents
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Abstract
【課題】トランジスタのゲートとドレイン(またはソース)間に短絡が生じた場合に致命欠陥(線表示欠陥)となることによる製造歩留および信頼性の低下を防止する。
【解決手段】電位差を持つ第1および第2の電源Vdd,Vssに接続されて電流駆動される発光素子(有機発光ダイオードOLED)と、有機発光ダイオードOLEDの電流駆動経路に接続され上記電流駆動経路の電流量を制御する第1トランジスタM1と、上記電流駆動経路に接続され有機発光ダイオードOLEDの発光期間を制御する第2トランジスタM2と、第2駆動トランジスタM2のゲートと発光期間制御信号源(例えば、ゲート制御信号の入力端子DS)との間に接続されている抵抗素子RESと、を有する。
【選択図】図1
【解決手段】電位差を持つ第1および第2の電源Vdd,Vssに接続されて電流駆動される発光素子(有機発光ダイオードOLED)と、有機発光ダイオードOLEDの電流駆動経路に接続され上記電流駆動経路の電流量を制御する第1トランジスタM1と、上記電流駆動経路に接続され有機発光ダイオードOLEDの発光期間を制御する第2トランジスタM2と、第2駆動トランジスタM2のゲートと発光期間制御信号源(例えば、ゲート制御信号の入力端子DS)との間に接続されている抵抗素子RESと、を有する。
【選択図】図1
Description
本発明は、電流駆動の発光素子により画素の階調表示を行う表示装置に関する。
アクティブマトリクス有機ELディスプレイにおいて、信頼性、動画性能、輝度調整能力向上のために、ラインごとのデューティ比制御(発光制御)が行われている。
しかし、このデューティ比制御を(逆)スタガ型のTFTを用いて行い、このTFTと、直列に接続された階調制御用の別のTFTとを介して、EL素子に電流を流すことで画素を発光させる場合、次のような問題が生じることが判った。
しかし、このデューティ比制御を(逆)スタガ型のTFTを用いて行い、このTFTと、直列に接続された階調制御用の別のTFTとを介して、EL素子に電流を流すことで画素を発光させる場合、次のような問題が生じることが判った。
すなわち、デューティ比制御用TFTのゲート電極とドレイン(またはソース)電極との間には大きな電位差が長時間与えられ、またTFTには大きな電流が流れるため発熱量も大きい。このため、ゲート絶縁膜に微小欠陥があるとゲート・ドレイン(またはソース)間に絶縁破壊が発生しやすく、製造歩留の低下や故障発生率の増加が起こるという問題である。
一度絶縁破壊が生じると、電源からデューティ比制御信号配線に異常な電位が与えられ、線欠陥などの表示不良、異常な発熱、駆動回路の故障などが生じてしまう。
一度絶縁破壊が生じると、電源からデューティ比制御信号配線に異常な電位が与えられ、線欠陥などの表示不良、異常な発熱、駆動回路の故障などが生じてしまう。
図11は、ラインごとのデューティ比制御を行うアクティブマトリクス有機ELディスプレイの画素部分の等価回路の一例である。
この例の画素は、有機発光ダイオードOLEDに与える電流量を制御する第1トランジスタM11と、表示データに対応するデータ電圧Vsigを第1トランジスタM11のゲート電極に接続された蓄積キャパシタCsに書き込み、与えられた電荷を保持させることで、第1トランジスタM11のソース・ドレイン間に流すことのできる電流量を制御するためのトランジスタMsと、ラインごとのデューティ比制御を行うために設けられ、第1電源電圧Vddから供給された電流を、第1トランジスタM11を介して有機発光ダイオードOLEDに与えるための第2トランジスタM12とからなる。
この例の画素は、有機発光ダイオードOLEDに与える電流量を制御する第1トランジスタM11と、表示データに対応するデータ電圧Vsigを第1トランジスタM11のゲート電極に接続された蓄積キャパシタCsに書き込み、与えられた電荷を保持させることで、第1トランジスタM11のソース・ドレイン間に流すことのできる電流量を制御するためのトランジスタMsと、ラインごとのデューティ比制御を行うために設けられ、第1電源電圧Vddから供給された電流を、第1トランジスタM11を介して有機発光ダイオードOLEDに与えるための第2トランジスタM12とからなる。
また、各画素の発光素子を走査線単位で強制的に消灯するための停止制御線を有する画像表示装置が知られている(例えば、特許文献1参照)。
図11に類似した画素回路、表示装置の例は多数開示されている(例えば、特許文献2,3あるいは非特許文献1,2参照)。
図11に類似した画素回路、表示装置の例は多数開示されている(例えば、特許文献2,3あるいは非特許文献1,2参照)。
上記特許文献2,3あるいは非特許文献1,2に記載の技術は、以下の不利益がある。
即ち図11に示す画素回路で説明すると、第2トランジスタM12のドレイン・ゲート間に絶縁破壊が生じて短絡が発生しやすい。ここに短絡が生じると、有機発光ダイオードOLEDに与える電流の入力端子(第1電源電圧Vddの印加端子)と第2トランジスタM12のゲートに供給される終点制御信号の入力端子DSとが低抵抗で接続されることとなる。すると、短絡が発生した画素以外の、同一終点制御信号配線に接続されている画素についても正常な動作が保たれず、線欠陥という致命的表示不良となってしまう。
即ち図11に示す画素回路で説明すると、第2トランジスタM12のドレイン・ゲート間に絶縁破壊が生じて短絡が発生しやすい。ここに短絡が生じると、有機発光ダイオードOLEDに与える電流の入力端子(第1電源電圧Vddの印加端子)と第2トランジスタM12のゲートに供給される終点制御信号の入力端子DSとが低抵抗で接続されることとなる。すると、短絡が発生した画素以外の、同一終点制御信号配線に接続されている画素についても正常な動作が保たれず、線欠陥という致命的表示不良となってしまう。
この画素回路に対する異常な電位印加を回避する方法としては、ゲート絶縁膜を厚くすること、最大印加電圧を小さくすることなどが挙げられるが、いずれの方法もTFTに流すことのできる電流、すなわちEL素子に流すことのできる電流量が小さくなるため、他の回避策が求められる。
本発明が解決しようとする課題は、電流駆動の発光素子を用いる表示装置において、トランジスタのゲートとドレイン(またはソース)間に短絡が生じた場合に致命的欠陥となることによる製造歩留および信頼性の低下を防止することである。
本発明に係る表示装置は、電位差を持つ第1および第2の電源に接続されて電流駆動される発光素子と、前記発光素子の電流駆動経路に接続され、前記発光素子に流す電流量を制御する第1トランジスタと、前記発光素子の電流駆動経路に接続され、前記発光素子の発光期間を制御する第2トランジスタと、前記第2駆動トランジスタのゲートと発光期間制御信号源との間に接続されている抵抗素子と、を有する。
本発明では好適に、マトリクス状に複数の画素が配置されている表示部を備え、前記抵抗素子を前記画素ごとに有する。
本発明では好適に、マトリクス状に複数の画素が配置されている表示部を備え、前記抵抗素子を前記画素ごとに有する。
本発明では好適に、前記抵抗素子は、それぞれがダイオード接続されて互いに逆向きに接続されている2つの第3,第4トランジスタにより構成されている。
さらに好適に、前記第3,第4トランジスタは、一方のソースが他方のドレインと接続されている2つの金属−絶縁膜(酸化膜)−半導体(MIS(MOS))電界効果トランジスタであり、前記第3トランジスタはドレインにゲートが接続され、前記第4トランジスタもドレインにゲートが接続されている。
さらに好適に、前記第3,第4トランジスタは、一方のソースが他方のドレインと接続されている2つの金属−絶縁膜(酸化膜)−半導体(MIS(MOS))電界効果トランジスタであり、前記第3トランジスタはドレインにゲートが接続され、前記第4トランジスタもドレインにゲートが接続されている。
以上の構成によれば、発光期間の制御を行う第2トランジスタのゲートに抵抗素子が設けられている。第1および第2電源に所定の電位差が与えられ、発光画素の第1トランジスタはオン状態に制御される。次に、第2トランジスタがオン状態となると、即ち抵抗素子を介して第2トランジスタがオンするようにバイアスされると、第1および第2電源間に所定の電流が流れ、これにより発光素子が発光する。一方、発光停止は、第2トランジスタに抵抗素子を介して与えられるバイアスが解除され、当該第2トランジスタがオフすることによって行われる。
この回路において、第2トランジスタのゲートとドレインまたはソースとの間に短絡が生じた場合、抵抗素子の抵抗値に応じても異なるが、発光期間の制御を行う画素の制御入力の電位が、当該抵抗素子がない場合に比べると変化しにくくなる。これにより当該画素の短絡欠陥があっても当該発光期間の制御を行う配線を介して他の画素に与える影響が抑制または実質上排除される。
一方、抵抗素子を設けると第2トランジスタの応答性が、その分、低下する。この応答性に関し、第1トランジスタへの表示階調に応じたバイアス印加タイミングは1画面を構成する画素数(厳密には表示ライン数)の制約を大きく受け、その画素数が大きいほどバイアス印加タイミングの制御も精度よく行う必要がある。一方、発光期間制御の応答性は、表示階調に応じたバイアス印加タイミング制御の応答性より数桁低くても実用上許容できる。よって、当該抵抗素子の追加は応答性に関する表示品質の低下を伴わない。
一方、抵抗素子を設けると第2トランジスタの応答性が、その分、低下する。この応答性に関し、第1トランジスタへの表示階調に応じたバイアス印加タイミングは1画面を構成する画素数(厳密には表示ライン数)の制約を大きく受け、その画素数が大きいほどバイアス印加タイミングの制御も精度よく行う必要がある。一方、発光期間制御の応答性は、表示階調に応じたバイアス印加タイミング制御の応答性より数桁低くても実用上許容できる。よって、当該抵抗素子の追加は応答性に関する表示品質の低下を伴わない。
本発明によれば、トランジスタのゲートとドレイン(またはソース)間に短絡が生じた場合に致命欠陥となることによる製造歩留および信頼性の低下を防止することができるという利益が得られる。
以下、本発明の実施形態を、アクティブマトリクス駆動の有機EL表示装置を例として図面を参照して説明する。
《第1実施形態》
図1は、第1実施形態に関わる表示装置の画素の等価回路図である。
図解する画素回路は、発光素子としての有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、それぞれがNMOSタイプの薄膜トランジスタからなる3つのトランジスタM1,M2,Ms、蓄積キャパシタCs、および、抵抗素子RESを有する。
図1は、第1実施形態に関わる表示装置の画素の等価回路図である。
図解する画素回路は、発光素子としての有機発光ダイオードOLEDを制御する回路である。画素回路は、有機発光ダイオードOLEDの他に、それぞれがNMOSタイプの薄膜トランジスタからなる3つのトランジスタM1,M2,Ms、蓄積キャパシタCs、および、抵抗素子RESを有する。
有機発光ダイオードOLEDは、特に図示しないが、例えば、透明ガラス等からなる基板の上に、第1電極(アノード電極)、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機膜を構成する積層体を形成し、この積層体の上に第2電極(カソード電極)を形成した構造を有する。アノード電極が正側の第1電源に接続され、カソード電極が負側の第2電源に接続される。なお、第2電源が正側、第1電源が負側の電源でもよい。その場合、アノード電極が第2電源に接続され、カソード電極が第1電源に接続される。
有機発光ダイオードOLEDのアノードとカソードの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。有機発光ダイオードOLEDは、有機膜を構成する有機材料を適宜選択することで赤(R),緑(G),青(B)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にR,G,Bの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でR,G,Bの区別を行ってもよい。R,G,Bの他にW(ホワイト)を加えた4色構成でもよい。
トランジスタM1は、発光素子(有機発光ダイオードOLED)に流す電流量を制御して表示階調を規定する本発明における“第1トランジスタ”に該当する。以下、トランジスタM1を“第1トランジスタM1”と称する。
トランジスタMsは、画素階調を決めるデータ電圧Vsigの供給線(不図示)と上記第1トランジスタM1のゲートとの間に接続されている。すなわち、トランジスタMsのソースとドレインの一方が第1トランジスタM1のゲートに接続され、もう片方がデータ電圧Vsigの供給線に接続されている。この供給線に、不図示のデータドライバ回路等からデータ電圧Vsigが印加される。トランジスタMsは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電圧Vsigを持つデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
図1の画素回路では、有機発光ダイオードOLEDのカソードが第2電源電圧Vssの供給線に接続され、アノードが第1トランジスタM1のソースに接続されている。第1トランジスタM1のドレインと第1電源電圧Vddの供給線との間に、表示部における表示行ごとのデューティ比、すなわち発光時間と非発光時間との比を制御するために設けられている第2トランジスタM2が接続されている。
第2トランジスタM2は、第1トランジスタM1のゲートバイアスが表示階調に応じた状態に定められた後にオンされ、これにより発光表示の開始点は第2トランジスタM2がオンするタイミングにより規定される。また、第2トランジスタM2がオフするタイミングで発光制御の終点を規定する。第2トランジスタM2は、そのゲートに供給される発光期間制御信号のハイレベルでオンし、ローレベルでオフする。
第2トランジスタM2は、第1トランジスタM1のゲートバイアスが表示階調に応じた状態に定められた後にオンされ、これにより発光表示の開始点は第2トランジスタM2がオンするタイミングにより規定される。また、第2トランジスタM2がオフするタイミングで発光制御の終点を規定する。第2トランジスタM2は、そのゲートに供給される発光期間制御信号のハイレベルでオンし、ローレベルでオフする。
発光期間制御信号の入力端子DSと、第2トランジスタM2のゲートとの間に抵抗素子RESが接続されている。抵抗素子RESは、2つのNMOSタイプの薄膜トランジスタからなる第3および第4トランジスタM3,M4とから構成されている。第3および第4トランジスタM3,M4は、互いに逆向きの双方向ダイオードとして機能するように、それぞれがダイオード接続されている。第3および第4トランジスタM3,M4は、一方のドレインが他方のソースと接続され、かつ、第3トランジスタM3のゲートが発光期間制御信号の入力端子DSに接続され、第4トランジスタM4のゲートが第2トランジスタM2のゲートに接続されている。
第3および第4トランジスタM3,M4の大きさは、第2トランジスタM2のゲート電極(容量:Cg2)に、ゲートの選択電位VGHと非選択電位VGLを所定の時間内に伝達可能に充放電の電流を短時間で流すことができる大きさに定められる。第2トランジスタM2のゲート容量Cg2は、第1トランジスタM1のゲート電極の容量Cg1と、第1トランジスタM1のゲート電極に接続される蓄積キャパシタCsの和に比べて小さい。そのため、第3および第4トランジスタM3,M4の大きさは、表示データに対応するデータ電圧Vsigを蓄積キャパシタCsに書き込む際にオンするトランジスタMsの大きさに比べて、極端に大きくなることはない。
この構成によれば、第2トランジスタM2のドレイン・ゲート間に短絡が生じた場合にも、有機発光ダイオードOLEDに与える電流の入力端子第1電源電圧Vddと第2トランジスタM2の発光期間制御信号の入力端子DSとが致命的な短絡をすることを避けることができる。また、第3および第4トランジスタM3,M4により構成される抵抗素子RESが各画素の第2トランジスタM2のゲート電極ごとにそれぞれ接続されている形態においては、第2トランジスタM2のドレイン・ゲート間に短絡が生じた画素以外の、同一発光期間制御信号配線に接続されている画素については、正常な動作が保たれる。このため、第2トランジスタM2のドレイン・ゲート間に短絡が生じた場合にも、線欠陥という致命的表示不良とはならないので、高い製造歩留と高い信頼性が得られる。
一方、抵抗素子RESを設けると第2トランジスタM2の応答性が、その分、低下する。この応答性に関し、第1トランジスタM1への表示階調に応じたバイアス印加タイミングは1画面を構成する画素数(厳密には表示ライン数)の制約を大きく受け、その画素数が大きいほどバイアス印加タイミングの制御も精度よく行う必要がある。一方、発光期間制御の応答性は、表示階調に応じたバイアス印加タイミング制御の応答性より数桁低くても実用上許容できる。よって、当該抵抗素子RESの追加は応答性に関する表示品質の低下を伴わない。
この構成の別の利用方法としては次のようなことが考えられる。すなわち、第2トランジスタM2のドレイン・ゲート間の短絡を避けるためだけにゲート絶縁膜を厚くするという必要がないことを利用して、最大印加電圧を小さくする、TFTサイズを小さくする、あるいは、最大表示輝度を高くする、などの利点を得ることもできる。
つぎに、第1実施形態にかかる図1に示す構成の画素部分について、その動作の一例を、図2を用いながら説明する。
図2は、図1に示す画素回路のシミュレーションによる動作波形図である。
図2に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図2に示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSはローレベルの非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
図2に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図2に示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSはローレベルの非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
期間T1において走査信号WSがハイレベルの選択電位となり、第1トランジスタM1のゲート電極に表示データに対応するデータ電圧Vsigが書き込まれる。ここではデータ電圧Vsigが第1トランジスタM1の閾値電圧以上の電位をゲート電極に与えるため、第1トランジスタM1がオンする。第1トランジスタM1がオンすると、当該第1トランジスタM1のソース・ドレイン間の抵抗が低下する。すると、第1電源電圧Vddと第2電源電圧Vssとの間の第1および第2トランジスタM1,M2を等価的に表す2つのソース・ドレイン間抵抗の分割比で定められる第1トランジスタM1のドレイン電極電位が、ソース電極電位に近づく。第2トランジスタM2のゲート電極電位はソース電極、即ち第1トランジスタM1のドレイン電極との容量結合によって、発光期間制御信号の非選択電位(ローレベル)より更に低い電位に一旦低下する。しかし、第2トランジスタM2のゲート電極の電位が低下すると、当該ゲート電極電位と発光期間制御信号の入力端子DSとの電位差が生じる。このため第3トランジスタM3に電流が流れ、再び、第2トランジスタM2のゲート電極電位は、発光期間制御信号の非選択電位(ローレベル)に収束する。
期間T2において、走査信号WSはローレベルの非選択電位となり、第1トランジスタM1のゲート電極電位は、蓄積キャパシタCsによって表示データに対応した所定の値に保持される。
期間T3において、発光期間制御信号の入力端子DSはハイレベルの選択電位に遷移する。すると、第3および第4トランジスタM3,M4を介して第2トランジスタM2のゲート電極電位もハイレベルの選択電位となることで、第2トランジスタM2がオンする。第2トランジスタM2がオンすると、そのソース・ドレイン間の抵抗が低下し、第1電源電圧Vddと第2電源電圧Vssとの間の抵抗分割比で定められる第1トランジスタM1のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードOLEDに電流が流れるようになり、有機発光ダイオードOLEDが発光する。また、第2トランジスタM2のゲート電極電位は、そのソース電極、即ち第1トランジスタM1のドレイン電極との間の容量結合によっても上昇するため、発光期間制御信号の入力端子DSのハイレベルの選択電位に第2トランジスタM2のゲート電極電位が達することが当初の想定より早くなることが判明した。
当初の想定では、第3および第4トランジスタM3,M4の各々がゲートとドレインを接続したダイオード接続であるため、第2トランジスタM2のゲート電極の電位が、与えられた発光期間制御信号の入力端子DSのハイレベル電位に対して、短時間にはしきい電圧Vth分だけ未到達となると考え、発光期間制御信号の入力端子DSには従来よりもVthの2倍だけ大きい振幅が与えられることが望ましいと予想した。しかし実際には、第2トランジスタM2のゲート電極と第1トランジスタM1のドレイン電極との間の容量結合の効果により第2トランジスタM2のゲート電極電位も上昇するため、発光期間制御信号の入力端子DSの振幅は必ずしも大きくなくても良いことが、当該シミュレーションから分かった。
なお、容量結合は、ゲート電位の伝達にも効果がある。この効果を大きくするために、容量(キャパシタ)を抵抗素子RESと並列に接続してもよい。
《第2実施形態》
図3は、第2実施形態に関わる表示装置の構成図である。図3において図1と共通する構成は同一符号を付して、その説明を省略する。以下、図1と異なる図3の構成と、図3の回路動作を説明する。
図3は、第2実施形態に関わる表示装置の構成図である。図3において図1と共通する構成は同一符号を付して、その説明を省略する。以下、図1と異なる図3の構成と、図3の回路動作を説明する。
図解する本実施形態に関わる画素回路(PIX)3Aが、有機発光ダイオードOLED、それぞれがNMOSタイプの薄膜トランジスタからなる3つのトランジスタM1,M2,Ms、蓄積キャパシタCs、および、抵抗素子RESを有することは第1実施形態に関わる図1の画素回路3と共通する。
本実施形態に関わる画素回路3Aは、蓄積キャパシタCsが第1トランジスタM1のソースとゲートの間に接続されている。この点で、図3に示す画素回路3Aは、蓄積キャパシタCsの一方電極が固定電位に接続されている図1に示す画素回路3と異なる。
本実施形態に関わる画素回路3Aは、蓄積キャパシタCsが第1トランジスタM1のソースとゲートの間に接続されている。この点で、図3に示す画素回路3Aは、蓄積キャパシタCsの一方電極が固定電位に接続されている図1に示す画素回路3と異なる。
第1トランジスタM1の特性、特に閾値電圧Vtは、有機発光ダイオードOLEDの駆動電流量に直接的に影響し、この閾値電圧Vtがばらつくと、有機発光ダイオードOLEDの発光輝度もばらつく。
蓄積キャパシタCsが第1トランジスタM1のゲートとソース間に接続されている本実施形態の構成は、上記第1トランジスタM1の閾値電圧Vtの補正と関係する。詳細な説明は省略するが、このように蓄積キャパシタCsが接続されていると、蓄積キャパシタCsに第1トランジスタM1の閾値電圧Vtを保持でき、その閾値電圧Vtの大きさに殆ど依存しない第1トランジスタM1の駆動が可能となる。なお、閾値電圧Vtの補正は本発明に関する限り本質的でないため、ここでの詳しい説明を省略する。
本実施形態は、蓄積キャパシタCsの接続に関し、図1の汎用性が高い接続法のほかに、例えば第1トランジスタM1の閾値電圧Vt補正に適した接続法も可能であることを示すものである。
本実施形態は、蓄積キャパシタCsの接続に関し、図1の汎用性が高い接続法のほかに、例えば第1トランジスタM1の閾値電圧Vt補正に適した接続法も可能であることを示すものである。
図3は、さらに画素回路3Aに対し接続されている周辺回路の構成も例示している。
より詳細には、画素回路3Aの第1電源電圧Vddの供給ノードに第1電源回路(PS1)51が接続され、画素回路3Aの第2電源電圧Vssの供給ノードに第2電源回路(PS2)52が接続されている。画素回路3Aのデータ電圧Vsigの供給ノードは、垂直方向(図の縦方向)に配線されているデータ線2を介して水平選択回路(HSEL)41に接続されている。トランジスタMsのゲートは書き込み信号走査回路(WSCN)42に接続されている。また、発光期間制御信号の入力端子DSに発光期間制御信号走査回路(DSCN)43が接続されている。
より詳細には、画素回路3Aの第1電源電圧Vddの供給ノードに第1電源回路(PS1)51が接続され、画素回路3Aの第2電源電圧Vssの供給ノードに第2電源回路(PS2)52が接続されている。画素回路3Aのデータ電圧Vsigの供給ノードは、垂直方向(図の縦方向)に配線されているデータ線2を介して水平選択回路(HSEL)41に接続されている。トランジスタMsのゲートは書き込み信号走査回路(WSCN)42に接続されている。また、発光期間制御信号の入力端子DSに発光期間制御信号走査回路(DSCN)43が接続されている。
これらの2つの電源回路、即ち第1電源回路51と第2電源回路52、ならびに、3つの走査回路、即ち水平選択回路41、書き込み信号走査回路42および発光期間制御信号走査回路43は、本実施形態において有機ELディスプレイ1内の基板上に、例えばTFTプロセスを用いて形成されている。
なお、画素回路3Aについて図3は1画素部分のみを図示しているが、実際は複数の画素回路3Aがマトリクス状に配列されている。そして、列(カラム)方向の複数の画素回路が1本のデータ線2に共通接続されている。また、書き込み信号走査回路42は、行(ロウ)方向の複数の画素回路の複数のトランジスタMsを同時制御可能に接続され、発光期間制御信号走査回路43は、ロウ方向の複数の画素回路の複数の第2トランジスタM2を同時制御可能に接続されている。さらに、第1電源回路51および第2電源回路52は、複数の画素回路に電源供給可能に接続されている。
なお、画素回路3Aについて図3は1画素部分のみを図示しているが、実際は複数の画素回路3Aがマトリクス状に配列されている。そして、列(カラム)方向の複数の画素回路が1本のデータ線2に共通接続されている。また、書き込み信号走査回路42は、行(ロウ)方向の複数の画素回路の複数のトランジスタMsを同時制御可能に接続され、発光期間制御信号走査回路43は、ロウ方向の複数の画素回路の複数の第2トランジスタM2を同時制御可能に接続されている。さらに、第1電源回路51および第2電源回路52は、複数の画素回路に電源供給可能に接続されている。
図4は、図3に示す画素回路のシミュレーションによる動作波形図である。
図4に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図2に示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSは非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
図4に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図2に示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSは非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
期間T1において書き込み信号走査回路42から出力される走査信号WSがハイレベルの選択電位となり、第1トランジスタM1のゲート電極に、水平選択回路41から出力され、表示データに対応するデータ電圧Vsigが書き込まれる。ここではデータ電圧Vsigが第1トランジスタM1の閾値電圧以上の電位をゲート電極に与えるため、第1トランジスタM1がオンする。第1トランジスタM1がオンすると、当該第1トランジスタM1のソース・ドレイン間の抵抗が低下する。すると、第1電源電圧Vddと第2電源電圧Vssとの間の第1および第2トランジスタM1,M2を等価的に表す2つのソース・ドレイン間抵抗の分割比で定められる第1トランジスタM1のドレイン電極電位が、ソース電極電位に近づく。第2トランジスタM2のゲート電極電位はソース電極、即ち第1トランジスタM1のドレイン電極との容量結合によって発光期間制御信号の非選択電位(ローレベル)より更に低い電位に一旦低下する。しかし、第2トランジスタM2のゲート電極の電位が低下すると、当該ゲート電極電位と発光期間制御信号走査回路43から出力される発光期間制御信号との電位差が生じる。このため第3トランジスタM3に電流が流れ、再び、第2トランジスタM2のゲート電極電位は、発光期間制御信号の非選択電位(ローレベル)に収束する。
期間T2において、走査信号WSはローレベルの非選択電位となり、第1トランジスタM1のゲート電極電位は、蓄積キャパシタCsによって表示データに対応した所定の値に保持される。
期間T3において、発光期間制御信号走査回路43による制御によって発光期間制御信号の入力端子DSはハイレベルの選択電位に遷移する。すると、第3および第4トランジスタM3,M4を介して第2トランジスタM2のゲート電極電位もハイレベルの選択電位となることで、第2トランジスタM2がオンする。第2トランジスタM2がオンすると、そのソース・ドレイン間の抵抗が低下し、第1電源電圧Vddと第2電源電圧Vssとの間の抵抗分割比で定められる第1トランジスタM1のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードOLEDに電流が流れるようになり、有機発光ダイオードOLEDが発光する。また、第2トランジスタM2のゲート電極電位は、そのソース電極、即ち第1トランジスタM1のドレイン電極との間の容量結合によっても上昇するため、発光期間制御信号の入力端子DSのハイレベルの選択電位に第2トランジスタM2のゲート電極電位が達することが当初の想定より早くなることが判明した。
第1実施形態の場合と同様に、当初の想定では、第3および第4トランジスタM3,M4の各々がゲートとドレインを接続したダイオード接続であるため、第2トランジスタM2のゲート電極の電位が、与えられた発光期間制御信号の入力端子DSのハイレベル電位に対して、短時間にはしきい電圧Vth分だけ未到達となると考え、発光期間制御信号の入力端子DSには従来よりもVthの2倍だけ大きい振幅が与えられることが望ましいと予想した。しかし実際には、第2トランジスタM2のゲート電極と第1トランジスタM1のドレイン電極との間の容量結合の効果により、第2トランジスタM2のゲート電極電位も上昇するため、発光期間制御信号の入力端子DSの振幅は必ずしも大きくなくても良いことが、当該シミュレーションから分かった。
なお、容量結合は、ゲート電位の伝達にも効果がある。この効果を大きくするために、容量(キャパシタ)を抵抗素子RESと並列に接続してもよい。
本実施形態では、第1実施形態と同様に、第2トランジスタM2のドレイン・ゲート間に短絡が生じた場合にも、有機発光ダイオードOLEDに与える電流の入力端子第1電源電圧Vddと第2トランジスタM2の発光期間制御信号の入力端子DSとが致命的な短絡をすることを避けることができる。また、第3および第4トランジスタM3,M4により構成される抵抗素子RESが各画素の第2トランジスタM2のゲート電極ごとにそれぞれ接続されている形態においては、第2トランジスタM2のドレイン・ゲート間に短絡が生じた画素以外の、同一の発光期間制御信号配線に接続されている画素については、正常な動作が保たれる。このため、第2トランジスタM2のドレイン・ゲート間に短絡が生じた場合にも、線欠陥という致命的表示不良とはならないので、高い製造歩留と高い信頼性が得られる。
さらに本実施の形態では、蓄積キャパシタCsの一方の電極が第1トランジスタM1のソース電極に接続されているため、蓄積キャパシタCsを介した容量結合により、期間T3でのソース電極電位上昇に伴って、第1トランジスタM1のゲート電極電位が上昇する。これにより、有機発光ダイオードOLEDの発光期間に、第1トランジスタM1のゲート電極電位がデータ電圧Vsigよりも高い電位となるため、第1トランジスタM1のソース・ドレイン間抵抗が低下する。この結果、第1トランジスタM1に流すことのできる電流量が増加すると同時に、第1電源電圧Vddと第2電源電圧Vssとの間の抵抗分割比で定められる、有機発光ダイオードOLEDに印加される電圧も大きくなり、効率の良い発光特性が得られる。
なお、本実施の形態では、図3に示す、複数の画素回路3A、水平選択回路41、書き込み信号走査回路42、発光期間制御信号走査回路43、第1電源回路51および第2電源回路52が有機ELディスプレイ1内の基板上に配置されている例を挙げているが、これらのうち、一部の回路、例えば電源回路を基板上ではなく、基板外部に設置してもよい。
また、電源回路の一方、例えば第2電源回路52は接地電位などの基準電位を供給する回路であってもよい。
また、電源回路の一方、例えば第2電源回路52は接地電位などの基準電位を供給する回路であってもよい。
《第3実施形態》
図5は、第3実施形態に関わる表示装置の構成図である。図5において図1,図3と共通する構成は同一符号を付して、その説明を省略する。以下、図1,図3と異なる図5の構成を説明する。なお、回路動作例は第2実施形態と同様であるため、ここでの説明を省略する。
図5は、第3実施形態に関わる表示装置の構成図である。図5において図1,図3と共通する構成は同一符号を付して、その説明を省略する。以下、図1,図3と異なる図5の構成を説明する。なお、回路動作例は第2実施形態と同様であるため、ここでの説明を省略する。
第3実施形態にかかる図5に示す構成の有機ELディスプレイは、図3において基板上に配置されていた水平選択回路41、書き込み信号走査回路42、発光期間制御信号走査回路43、ならびに、第1電源回路51、第2電源回路52が、基板の外部に設置され、それぞれの回路と基板との間に配線が設けられている点で図3の構成と異なる。
なお、ここでも画素回路3Aについて1画素部分のみを図示しているが、実際は複数の画素回路3Aがマトリクス状に配列されている。
なお、ここでも画素回路3Aについて1画素部分のみを図示しているが、実際は複数の画素回路3Aがマトリクス状に配列されている。
本実施形態の効果は、第2実施形態と同様である。
《第4実施形態》
第4実施形態は、前述の第1〜第3実施形態における抵抗素子RESについて、可能な変化形(variation)を示すものである。
第1〜第3実施形態においては、抵抗素子RESとして、図6に示すような、2つの2端子動作TFTで構成される双方向ダイオードを用いている。本実施形態で示すように、抵抗素子RESとしては、2つの2端子動作TFTで構成される双方向ダイオード以外にも、適正な抵抗値を持つ如何なる抵抗素子でもよい。
第4実施形態は、前述の第1〜第3実施形態における抵抗素子RESについて、可能な変化形(variation)を示すものである。
第1〜第3実施形態においては、抵抗素子RESとして、図6に示すような、2つの2端子動作TFTで構成される双方向ダイオードを用いている。本実施形態で示すように、抵抗素子RESとしては、2つの2端子動作TFTで構成される双方向ダイオード以外にも、適正な抵抗値を持つ如何なる抵抗素子でもよい。
図7および図8は、図1、図3または図5における、図6に示す部分を置き換えることが可能な抵抗素子RESの他の構成を示す回路図である。
図7に示す抵抗素子RESは、双方向ダイオードを一般化して表現している。ダイオード素子D3,D4が互いに逆向きに並列接続されている。ここに用いるダイオード素子D3,D4の例としては、MIM(Metal-Insulator-Metal)ダイオードを挙げることができる。ただし、MIMダイオードの電極はメタルに限らず、導電化されたポリシリコン等の半導体材料でもよい。また、ダイオード素子D3,D4の他の例としては、TFD(Thin Film Diode)がある。TFDは通常、導電化されたポリシリコン等の薄膜内にPN接合ダイオードを形成して用いる。
図7に示す抵抗素子RESは、双方向ダイオードを一般化して表現している。ダイオード素子D3,D4が互いに逆向きに並列接続されている。ここに用いるダイオード素子D3,D4の例としては、MIM(Metal-Insulator-Metal)ダイオードを挙げることができる。ただし、MIMダイオードの電極はメタルに限らず、導電化されたポリシリコン等の半導体材料でもよい。また、ダイオード素子D3,D4の他の例としては、TFD(Thin Film Diode)がある。TFDは通常、導電化されたポリシリコン等の薄膜内にPN接合ダイオードを形成して用いる。
図8に示す抵抗素子RESは、さらに一般化して抵抗素子Rで表現している。例えば、ポリシリコンの導電率を制御して用いれば抵抗素子Rが実現可能である。
以上の第1〜第4実施形態において、抵抗素子RESの適正な抵抗値としては、発光期間制御信号駆動回路、即ち図3,図5に示す発光期間制御信号走査回路43の出力抵抗の100倍以上あることが望ましい。
そのとき、第2トランジスタM2のゲートとドレイン(またはソース)間に短絡が生じた場合にも、発光期間制御信号配線の電位(ゲート制御信号の入力端子DSの電位)は、抵抗素子が接続されるTFT(第2トランジスタM2)のドレイン電極またはソース電極との間の、短絡がない場合の本来の電位差に対して、高々1[%]の変動に抑えられる。このため、発光期間制御信号走査回路43の出力が共通接続される短絡を起こしていない他の画素回路3または3Aに対し、発光期間制御信号走査回路43がほぼ正常な駆動を行うことができ、その結果、線欠陥という致命的な表示不良を回避することができる。
以上より、線欠陥という表示不良による致命欠陥を生じることなく、高い性能、高い製造歩留、高い信頼性のアクティブマトリクス駆動の表示デバイスを提供することができる。
なお、発光期間制御信号走査回路43の出力抵抗が500Ωである場合、その100倍以上とは50kΩ以上となる。
そのとき、第2トランジスタM2のゲートとドレイン(またはソース)間に短絡が生じた場合にも、発光期間制御信号配線の電位(ゲート制御信号の入力端子DSの電位)は、抵抗素子が接続されるTFT(第2トランジスタM2)のドレイン電極またはソース電極との間の、短絡がない場合の本来の電位差に対して、高々1[%]の変動に抑えられる。このため、発光期間制御信号走査回路43の出力が共通接続される短絡を起こしていない他の画素回路3または3Aに対し、発光期間制御信号走査回路43がほぼ正常な駆動を行うことができ、その結果、線欠陥という致命的な表示不良を回避することができる。
以上より、線欠陥という表示不良による致命欠陥を生じることなく、高い性能、高い製造歩留、高い信頼性のアクティブマトリクス駆動の表示デバイスを提供することができる。
なお、発光期間制御信号走査回路43の出力抵抗が500Ωである場合、その100倍以上とは50kΩ以上となる。
《第5実施形態》
図9は、第5実施形態に関わる表示装置の画素の等価回路図である。図9は、図1に示す画素回路3の変形例(画素回路3B)を示すものである。この変形は、図3,図5に示す画素回路3Aに対しても同様に適用できる。図9において図1と共通する構成は同一符号を付して、その説明を省略する。以下、図1と異なる図9の構成と、図9の回路動作を説明する。
図9は、第5実施形態に関わる表示装置の画素の等価回路図である。図9は、図1に示す画素回路3の変形例(画素回路3B)を示すものである。この変形は、図3,図5に示す画素回路3Aに対しても同様に適用できる。図9において図1と共通する構成は同一符号を付して、その説明を省略する。以下、図1と異なる図9の構成と、図9の回路動作を説明する。
図解する本実施形態に関わる画素回路(PIX)3Bが、有機発光ダイオードOLED、それぞれがNMOSタイプの薄膜トランジスタからなる3つのトランジスタM1,M2,Ms、蓄積キャパシタCs、および、抵抗素子RESを有すること自体は第1実施形態に関わる図1の画素回路3と共通する。
本実施形態に関わる画素回路3Bは、有機発光ダイオードOLEDのアノードと電源電圧Vddの供給点との接続経路における、第1トランジスタM1と第2トランジスタM2の位置が図1に示す画素回路3と逆になっている。つまり、本実施形態に関わる画素回路3Bでは、第1トランジスタM1のドレインが電源電圧Vddの供給ノードに接続され、第1トランジスタM1のソースと有機発光ダイオードOLEDとの間に第2トランジスタM2が接続されている。第2トランジスタM2のゲートに抵抗素子RESが接続され、抵抗素子RESを介してゲート制御信号が入力可能に、入力端子DSが設けられている点は第1実施形態と共通する。
本実施形態に関わる画素回路3Bは、有機発光ダイオードOLEDのアノードと電源電圧Vddの供給点との接続経路における、第1トランジスタM1と第2トランジスタM2の位置が図1に示す画素回路3と逆になっている。つまり、本実施形態に関わる画素回路3Bでは、第1トランジスタM1のドレインが電源電圧Vddの供給ノードに接続され、第1トランジスタM1のソースと有機発光ダイオードOLEDとの間に第2トランジスタM2が接続されている。第2トランジスタM2のゲートに抵抗素子RESが接続され、抵抗素子RESを介してゲート制御信号が入力可能に、入力端子DSが設けられている点は第1実施形態と共通する。
図10は、図9に示す画素回路のシミュレーションによる動作波形図である。
図10に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図10示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSは非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
図10に示す期間T0において、第1トランジスタM1のゲート電極電位は、前のフレームにおける表示データに対応する電位となっている。また、図10示す期間T0〜T2の範囲では発光期間制御信号の入力端子DSは非選択電位となっているので、表示データによらず、有機発光ダイオードOLEDは発光しない。
期間T1において走査信号WSがハイレベルの選択電位となり、第1トランジスタM1のゲート電極に表示データに対応するデータ電圧Vsigが書き込まれる。ここではデータ電圧Vsigが第1トランジスタM1の閾値電圧以上の電位をゲート電極に与えるため、第1トランジスタM1がオンする。第2トランジスタM2のドレイン電極電位、即ち第1トランジスタM1のソース電極電位が、上記書き込み時の第1トランジスタM1のゲート・ソース間の容量結合により上昇し、その後、第1トランジスタM1がオンすると当該第1トランジスタM1のソース・ドレイン間の抵抗が低下し、第1電源電圧Vddと第2電源電圧Vssとの間の抵抗分割比で定められる電位に近づく。第2トランジスタM2のゲート電極電位は、そのドレイン電極、即ち第1トランジスタM1のソース電極との容量結合によっていったん上昇するが、発光期間制御信号の入力端子DSとの電位差が生じるため第4トランジスタM4に電流が流れ、再び、第2トランジスタM2のゲート電極電位は、発光期間制御信号の入力端子DSの非選択電位(ローレベル)に収束する。
期間T2において、走査信号WSはローレベルの非選択電位となり、第1トランジスタM1のゲート電極電位は、蓄積キャパシタCsによって表示データに対応した所定の値に保持される。
期間T3において、発光期間制御信号の入力端子DSはハイレベルの選択電位に遷移する。すると、第3および第4トランジスタM3,M4を介して第2トランジスタM2のゲート電極電位もハイレベルの選択電位となることで、第2トランジスタM2がオンする。第2トランジスタM2がオンすると、そのソース・ドレイン間の抵抗が低下し、第1電源電圧Vddと第2電源電圧Vssとの間の抵抗分割比で定められる第2トランジスタM2のドレイン電極電位およびソース電極電位がそれぞれ上昇する。これに伴い、有機発光ダイオードOLEDに電流が流れるようになり、有機発光ダイオードOLEDが発光する。
本実施の形態においては、第3および第4トランジスタM3,M4の各々がゲートとドレインを接続したダイオード接続であるため、第2トランジスタM2のゲート電極の電位が、与えられた発光期間制御信号の入力端子DS電位に対して、短時間にはしきい電圧Vth分だけ未到達となる。そのため、発光期間制御信号の入力端子DSには従来よりも大きい振幅が与えられることが望ましい。
また、本実施の形態においては、第3および第4トランジスタM3,M4を用いない従来の構造であっても、TFT部分に絶縁破壊が生じる可能性は第1〜第3実施形態に比べると相対的に低い。ただし、一度第2トランジスタM2のゲートとソース間が短絡すると、有機発光ダイオードOLEDに高電圧や逆バイアスが印加されることで、有機発光ダイオードOLEDにも絶縁破壊が生じてしまい、発光期間制御信号の入力端子DSと第2電源電圧Vss間の短絡による致命欠陥となることが想定される。
本実施形態では、この観点から、第2トランジスタM2のゲート電極に抵抗素子RESを接続する利点がある。
本実施形態では、この観点から、第2トランジスタM2のゲート電極に抵抗素子RESを接続する利点がある。
なお、本実施の形態においても、水平選択回路41、書き込み信号走査回路42、発光期間制御信号走査回路43、第1電源回路51および第2電源回路52を基板上に設けるか否かの変形、さらには、第4実施形態に示す図7および図8の変形が可能である。
ところで、本発明が効果を奏するのは、上述の各実施の形態に限定されるものではない。
例えば、画素回路(PIX)は、様々な回路構成に置き換えることができる。一例を挙げると、トランジスタの閾値電圧Vtの補正を行うためのオフセットレベル(初期レベル)を取り込むトランジスタを設ける場合、このトランジスタとトランジスタMsが兼用されることがある。その場合、データ電圧Vsigの供給線にオフセットレベルとデータ電圧レベルを交互に印加する必要があり、その役目は水平選択回路41が担い、オフセットタイミング制御は書き込み信号走査回路42が担う。
例えば、画素回路(PIX)は、様々な回路構成に置き換えることができる。一例を挙げると、トランジスタの閾値電圧Vtの補正を行うためのオフセットレベル(初期レベル)を取り込むトランジスタを設ける場合、このトランジスタとトランジスタMsが兼用されることがある。その場合、データ電圧Vsigの供給線にオフセットレベルとデータ電圧レベルを交互に印加する必要があり、その役目は水平選択回路41が担い、オフセットタイミング制御は書き込み信号走査回路42が担う。
また、抵抗素子RESが接続されるのは、デューティ比制御を行うTFTのゲート電極とは限らず、他の制御を行うTFTのゲート電極であっても良い。
さらに、ゲート電極に抵抗素子RESが接続されているTFTのソース電極(またはドレイン電極)は、接地電位などの基準電位を包含する概念の電源回路に限らず、表示信号線に接続されていてもよい。
本発明の技術は、アクティブマトリクス有機ELディスプレイに限らず、同様のTFT構造を持つあらゆるアクティブマトリクス表示装置に適用できる。
さらに、ゲート電極に抵抗素子RESが接続されているTFTのソース電極(またはドレイン電極)は、接地電位などの基準電位を包含する概念の電源回路に限らず、表示信号線に接続されていてもよい。
本発明の技術は、アクティブマトリクス有機ELディスプレイに限らず、同様のTFT構造を持つあらゆるアクティブマトリクス表示装置に適用できる。
1…有機ELディスプレイ、2…データ線、3,3A,3B…画素回路、41…水平選択回路、42…書き込み信号走査回路、43…発光期間制御信号走査回路、51…第1電源回路、52…第2電源回路、M1…第1トランジスタ、M2…第2トランジスタ、M3…第3トランジスタ、M4…第4トランジスタ、Ms…トランジスタ、WS…走査信号の入力端子、DS…ゲート制御信号の入力端子、OLED…有機発光ダイオード、Cs…蓄積キャパシタ、Vsig…データ電圧、Vdd…第1電源電圧、Vss…第2電源電圧、D3,D4…ダイオード素子、R…抵抗、RES…抵抗素子
Claims (6)
- 電位差を持つ第1および第2の電源に接続されて電流駆動される発光素子と、
前記発光素子の電流駆動経路に接続され、前記発光素子に流す電流量を制御する第1トランジスタと、
前記発光素子の電流駆動経路に接続され、前記発光素子の発光期間を制御する第2トランジスタと、
前記第2駆動トランジスタのゲートと発光期間制御信号源との間に接続されている抵抗素子と、
を有する表示装置。 - マトリクス状に複数の画素が配置されている表示部を備え、
前記抵抗素子を前記画素ごとに有する
請求項1に記載の表示装置。 - 前記抵抗素子は、それぞれがダイオード接続されて互いに逆向きに接続されている2つの第3,第4トランジスタにより構成されている
請求項1または2に記載の表示装置。 - 前記第3,第4トランジスタは、一方のソースが他方のドレインと接続されている2つの金属−絶縁膜(酸化膜)−半導体(MIS(MOS))電界効果トランジスタであり、前記第3トランジスタはドレインにゲートが接続され、前記第4トランジスタもドレインにゲートが接続されている
請求項3に記載の表示装置。 - 前記抵抗素子は、ポリシリコンで構成されている
請求項1または2に記載の表示装置。 - 前記抵抗素子はダイオード素子である
請求項1または2に記載の表示装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2010097915A1 (ja) * | 2009-02-25 | 2010-09-02 | パイオニア株式会社 | 有機el表示装置およびそのマザー基板、並びにその検査方法 |
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