JP2016062076A - 画素回路、その駆動方法及び表示装置 - Google Patents
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Abstract
Description
発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする。
図1Aは実施形態1の画素回路の構成を示す回路図であり、図1Bは実施形態1の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。
第1期間T1の後の第2期間T2に、基準電圧用トランジスタ(M5)をオンにして駆動トランジスタ(M1)の閾値電圧Vthを含む電圧をコンデンサ部12に保持させる。
第2期間T2の後の第3期間T3に、データ電圧用トランジスタ(M1)をオンにして、データ電圧Vdataをコンデンサ部12に供給して、閾値電圧Vth及びデータ電圧Vdataを含む電圧をコンデンサ部12に保持させる。
第3期間T3の後の第4期間T4に、駆動トランジスタ(M3)にコンデンサ部12で保持された電圧を印加することにより、データ電圧Vdataに応じた電流を発光素子11へ供給する。
第2期間T2に、基準電圧用トランジスタ(M5)をオンかつデータ電圧用トランジスタ(M1)をオフにすることにより、駆動トランジスタ(M3)の閾値電圧Vthを含む電圧をコンデンサ部12に保持させる。
第3期間T3に、基準電圧用トランジスタ(M5)をオフかつデータ電圧用トランジスタ(M1)をオンにすることにより、データ電圧Vdataをコンデンサ部12に供給して、閾値電圧Vth及びデータ電圧Vdataを含む電圧をコンデンサ部12に保持させる。
第4期間T4に、駆動トランジスタ(M3)のゲート端子とソース端子との間にコンデンサ部12で保持された電圧を印加することにより、データ電圧Vdataに応じた電流を発光素子11へ供給する。
VA=Vref
VB=VDD
VA=Vref
VB=Vref+Vth
VA=Vdata
VB=Vref+Vth+K(Vdata−Vref)
K=C1/(C1+C2)
ここで、C1<C2すなわちK<1/2とする。その理由は、後述する式からわかるように、第3トランジスタM3に印加されるVdataの項を大きくするためである。
VA=Vdata+(VDD−Vref−Vth−K(Vdata−Vref))
=(1−K)Vdata+(K−1)Vref−Vth+VDD
VB=VDD
I=1/2β((VB−VA)−Vth)2
=1/2β(VDD−((1−K)Vdata+(K−1)Vref−Vth+VDD)−Vth)2
=1/2β((1−K)Vref−(1−K)Vdata)2
図8は、実施形態2の画素回路の構成を示す回路図である。図9は、実施形態2の画素回路の動作を示すタイミング図である。以下、これらの図面に基づき説明する。
図10Aは実施形態3の表示装置の一部を示す回路図であり、図10Bは実施形態3の表示装置の動作を示すタイミング図である。以下、これらの図面に基づき説明する。
以上、本発明を上記各実施形態に即して説明したが、本発明は、上記各実施形態の構成や動作にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得ることが可能な各種変形及び修正を含むことはもちろんである。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする画素回路。
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子に接続された前記発光素子へ供給し、
前記コンデンサ部は、前記閾値電圧及び前記データ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタの前記ゲート端子と前記ソース端子との間に印加し、
前記スイッチ部は、
前記基準電圧用トランジスタ及び前記データ電圧用トランジスタを含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、前記コンデンサ部に、前記閾値電圧を含む電圧を保持させ、その後に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、かつ、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給し、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、1水平走査期間以上の時間にわたって前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧を前記コンデンサ部へ供給することにより、前記駆動トランジスタを一時的にオンにする、
ことを特徴とする画素回路。
前記データ線、第1乃至第4制御線及び第1乃至第3電源線に電気的に接続され、第1乃至第5トランジスタ、第1乃至第2コンデンサ及び前記発光素子を備え、
前記第3電源線が前記基準電圧電源線に相当し、前記第1、第2、第4及び第5トランジスタが前記スイッチ部を構成し、前記第1トランジスタが前記データ電圧用トランジスタに相当し、前記第5トランジスタが前記基準電圧用トランジスタに相当し、前記第3トランジスタが前記駆動トランジスタに相当し、前記第1及び第2コンデンサが前記コンデンサ部を構成し、
前記第1トランジスタは、前記データ線に電気的に接続された第1端子と、第2端子と、前記第1制御線に電気的に接続された制御端子とを有し、
前記第2トランジスタは、前記第1電源線に電気的に接続された第1端子と、第2端子と、前記第2制御線に電気的に接続された制御端子とを有し、
前記第3トランジスタは、前記第2トランジスタの前記第2端子に電気的に接続されるとともに前記ソース端子に相当する第1端子と、前記ドレイン端子に相当する第2端子と、前記第1トランジスタの前記第2端子に電気的に接続されるとともに前記ゲート端子に相当する制御端子とを有し、
前記第4トランジスタは、前記第3トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第3制御線に電気的に接続された制御端子とを有し、
前記第5トランジスタは、前記第3電源線に電気的に接続された第1端子と、前記第1トランジスタの前記第2端子に電気的に接続された第2端子と、前記第4制御線に電気的に接続された制御端子とを有し、
前記第1コンデンサは、前記第1トランジスタの前記第2端子に電気的に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記第2コンデンサは、前記第3電源線に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記発光素子は、前記第4トランジスタの前記第2端子に電気的に接続された第1端子と、前記第2電源線に電気的に接続された第2端子とを有する、
ことを特徴とする画素回路。
前記第1トランジスタは、前記データ線から供給される前記データ電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成され、
前記第2トランジスタは、前記第1電源線から供給される第1電源電圧を、前記第3トランジスタの前記第1端子、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子へ選択的に供給するように構成され、
前記第3トランジスタは、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子を前記第4トランジスタの前記第1端子に選択的に接続するように構成され、
前記第4トランジスタは、前記第3トランジスタの前記第2端子を前記発光素子の前記第1端子に選択的に接続するように構成され、
前記第5トランジスタは、前記第3電源線から供給されるとともに前記基準電圧に相当する第3電源電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
前記第1トランジスタは、前記データ線に電気的に接続された第1端子と、第2端子と、前記第1制御線に電気的に接続された制御端子とを有し、
前記第2トランジスタは、前記第1電源線に電気的に接続された第1端子と、第2端子と、前記第2制御線に電気的に接続された制御端子とを有し、
前記第3トランジスタは、前記第2トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第1トランジスタの前記第2端子に電気的に接続された制御端子とを有し、
前記第4トランジスタは、前記第3トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第3制御線に電気的に接続された制御端子とを有し、
前記第5トランジスタは、前記第3電源線に電気的に接続された第1端子と、前記第1トランジスタの前記第2端子に電気的に接続された第2端子と、前記第4制御線に電気的に接続された制御端子とを有し、
前記第1コンデンサは、前記第1トランジスタの前記第2端子に電気的に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記第2コンデンサは、前記第3電源線に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記発光素子は、前記第4トランジスタの前記第2端子に電気的に接続された第1端子と、前記第2電源線に電気的に接続された第2端子とを有する、
ことを特徴とする画素回路。
前記第1トランジスタは、前記データ線から供給されるデータ電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成され、
前記第2トランジスタは、前記第1電源線から供給される第1電源電圧を、前記第3トランジスタの前記第1端子、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子へ選択的に供給するように構成され、
前記第3トランジスタは、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子を前記第4トランジスタの前記第1端子に選択的に接続するように構成され、
前記第4トランジスタは、前記第3トランジスタの第2端子を前記発光素子の前記第1端子に選択的に接続するように構成され、
前記第5トランジスタは、前記第3電源線から供給される第3電源電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
前記第1乃至第5トランジスタはpチャネル型トランジスタである、
ことを特徴とする画素回路。
前記発光素子は有機発光ダイオードである、
ことを特徴とする画素回路。
備えたことを特徴とする表示装置。
前記画素回路をサブ画素とした場合、2以上の一定数の前記サブ画素から1画素が構成されるとき、一定数の前記画素回路にそれぞれ接続する一定数の前記データ線の中から一本のデータ線を順次選択し、選択された一本の前記データ線を前記データ電圧の供給源に接続された他の一本のデータ線に接続するデマルチプレクサを、
更に備えたことを特徴とする表示装置。
前記スイッチ部は、
前記第1期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第1期間の後の前記第2期間に、前記基準電圧用トランジスタをオンにして前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第2期間の後の前記第3期間に、前記データ電圧用トランジスタをオンにして、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第3期間の後の前記第4期間に、前記駆動トランジスタに前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
前記スイッチ部は、
前記第1期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第1期間の後の前記第2期間に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第2期間の後の前記第3期間に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第3期間の後の前記第4期間に、前記駆動トランジスタのゲート端子とソース端子との間に前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
前記第1期間では、前記第1トランジスタ及び前記第4トランジスタをオフにし、前記第2トランジスタ、前記第3トランジスタ及び前記第5トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、
前記第1期間の後の前記第2期間では、前記第1トランジスタ及び前記第2トランジスタをオフにし、前記第3トランジスタ、前記第4トランジスタ及び前記第5トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、
前記第2期間の後の前記第3期間では、前記第2トランジスタ、前記第4トランジスタ及び前記第5トランジスタをオフにし、前記第1トランジスタ及び前記第3トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、かつ、前記データ線からデータ電圧を供給し、
前記第3期間の後の前記第4期間では、前記第1トランジスタ及び前記第5トランジスタをオフにし、前記第2トランジスタ、前記第3トランジスタ及び前記第4トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定する、
ことを特徴とする画素回路の駆動方法。
前記第2期間は1水平走査期間以上の時間である、
ことを特徴とする画素回路の駆動方法。
10 画素回路
11 発光素子
12 コンデンサ部
13 スイッチ部
21 第1コンデンサ
22 第2コンデンサ
M1 第1トランジスタ(データ電圧用トランジスタ)
M2 第2トランジスタ
M3 第3トランジスタ
M4 第4トランジスタ
M5 第5トランジスタ(基準電圧用トランジスタ)
D データ線
P1 第1電源線
P2 第2電源線
P3 第3電源線
S1 第1制御線
S2 第2制御線
S3 第3制御線
S4 第4制御線
A,B ノード
Vdata データ電圧
VDD 第1電源電圧
VSS 第2電源電圧
Vref 第3電源電圧(基準電圧)
Scan 第1制御信号
EM 第2制御信号
BP 第3制御信号
Reset 第4制御信号
30 表示装置
100 TFT基板
101 ガラス基板
102 下地絶縁膜
103 ポリシリコン層
104 ゲート絶縁膜
105 第1金属層
106 層間絶縁膜
107 第2金属層
108 TFT領域
109 コンデンサ領域
110 平坦化膜
111 アノード電極
112 素子分離膜
113 有機EL層
114 カソード電極
114a カソード電極形成領域
115 キャップ層
116 アクティブマトリクス部
131 走査ドライバ
132 エミッション制御ドライバ
133 データ線ESD保護回路
134 デマルチプレクサ
135 データドライバIC
136 FPC
200 封止ガラス基板
201 λ/4位相差板
202 偏光板
300 ガラスフリットシール部
301 乾燥空気
<実施形態2>
10_n,10_n+1 画素回路
Scan_n,Scan_n+1 第1制御信号
EM_n,EM_n+1 第2制御信号
BP_n,BP_n+1 第3制御信号
Reset_n,Reset_n+1 第4制御信号
<実施形態3>
Dn,Dnr,Dng,Dnb データ線
Mnr、Mng,Mnb トランジスタ
Rr,Rg,Rb データ電圧
R_set,G_set,G_set 第5制御信号
<関連技術>
900 画素回路
901 スイッチTFT
902 駆動TFT
903 コンデンサ
904 OLED
905 走査線
906 データ線
907,908 電力供給線
Claims (16)
- 発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする画素回路。 - 請求項1記載の画素回路において、
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子に接続された前記発光素子へ供給し、
前記コンデンサ部は、前記閾値電圧及び前記データ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタの前記ゲート端子と前記ソース端子との間に印加し、
前記スイッチ部は、
前記基準電圧用トランジスタ及び前記データ電圧用トランジスタを含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、前記コンデンサ部に、前記閾値電圧を含む電圧を保持させ、その後に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、かつ、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給し、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。 - 請求項2記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、1水平走査期間以上の時間にわたって前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。 - 請求項2又は3記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧を前記コンデンサ部へ供給することにより、前記駆動トランジスタを一時的にオンにする、
ことを特徴とする画素回路。 - 請求項2乃至4のいずれか一つに記載の画素回路において、
前記データ線、第1乃至第4制御線及び第1乃至第3電源線に電気的に接続され、第1乃至第5トランジスタ、第1乃至第2コンデンサ及び前記発光素子を備え、
前記第3電源線が前記基準電圧電源線に相当し、前記第1、第2、第4及び第5トランジスタが前記スイッチ部を構成し、前記第1トランジスタが前記データ電圧用トランジスタに相当し、前記第5トランジスタが前記基準電圧用トランジスタに相当し、前記第3トランジスタが前記駆動トランジスタに相当し、前記第1及び第2コンデンサが前記コンデンサ部を構成し、
前記第1トランジスタは、前記データ線に電気的に接続された第1端子と、第2端子と、前記第1制御線に電気的に接続された制御端子とを有し、
前記第2トランジスタは、前記第1電源線に電気的に接続された第1端子と、第2端子と、前記第2制御線に電気的に接続された制御端子とを有し、
前記第3トランジスタは、前記第2トランジスタの前記第2端子に電気的に接続されるとともに前記ソース端子に相当する第1端子と、前記ドレイン端子に相当する第2端子と、前記第1トランジスタの前記第2端子に電気的に接続されるとともに前記ゲート端子に相当する制御端子とを有し、
前記第4トランジスタは、前記第3トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第3制御線に電気的に接続された制御端子とを有し、
前記第5トランジスタは、前記第3電源線に電気的に接続された第1端子と、前記第1トランジスタの前記第2端子に電気的に接続された第2端子と、前記第4制御線に電気的に接続された制御端子とを有し、
前記第1コンデンサは、前記第1トランジスタの前記第2端子に電気的に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記第2コンデンサは、前記第3電源線に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記発光素子は、前記第4トランジスタの前記第2端子に電気的に接続された第1端子と、前記第2電源線に電気的に接続された第2端子とを有する、
ことを特徴とする画素回路。 - 請求項5記載の画素回路において、
前記第1トランジスタは、前記データ線から供給される前記データ電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成され、
前記第2トランジスタは、前記第1電源線から供給される第1電源電圧を、前記第3トランジスタの前記第1端子、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子へ選択的に供給するように構成され、
前記第3トランジスタは、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子を前記第4トランジスタの前記第1端子に選択的に接続するように構成され、
前記第4トランジスタは、前記第3トランジスタの前記第2端子を前記発光素子の前記第1端子に選択的に接続するように構成され、
前記第5トランジスタは、前記第3電源線から供給されるとともに前記基準電圧に相当する第3電源電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。 - データ線、第1乃至第4制御線及び第1乃至第3電源線に電気的に接続され、第1乃至第5トランジスタ、第1乃至第2コンデンサ及び発光素子を備えた画素回路であって、
前記第1トランジスタは、前記データ線に電気的に接続された第1端子と、第2端子と、前記第1制御線に電気的に接続された制御端子とを有し、
前記第2トランジスタは、前記第1電源線に電気的に接続された第1端子と、第2端子と、前記第2制御線に電気的に接続された制御端子とを有し、
前記第3トランジスタは、前記第2トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第1トランジスタの前記第2端子に電気的に接続された制御端子とを有し、
前記第4トランジスタは、前記第3トランジスタの前記第2端子に電気的に接続された第1端子と、第2端子と、前記第3制御線に電気的に接続された制御端子とを有し、
前記第5トランジスタは、前記第3電源線に電気的に接続された第1端子と、前記第1トランジスタの前記第2端子に電気的に接続された第2端子と、前記第4制御線に電気的に接続された制御端子とを有し、
前記第1コンデンサは、前記第1トランジスタの前記第2端子に電気的に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記第2コンデンサは、前記第3電源線に接続された第1端子と、前記第3トランジスタの前記第1端子に電気的に接続された第2端子とを有し、
前記発光素子は、前記第4トランジスタの前記第2端子に電気的に接続された第1端子と、前記第2電源線に電気的に接続された第2端子とを有する、
ことを特徴とする画素回路。 - 請求項7記載の画素回路において、
前記第1トランジスタは、前記データ線から供給されるデータ電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成され、
前記第2トランジスタは、前記第1電源線から供給される第1電源電圧を、前記第3トランジスタの前記第1端子、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子へ選択的に供給するように構成され、
前記第3トランジスタは、前記第1コンデンサの前記第2端子及び前記第2コンデンサの前記第2端子を前記第4トランジスタの前記第1端子に選択的に接続するように構成され、
前記第4トランジスタは、前記第3トランジスタの第2端子を前記発光素子の前記第1端子に選択的に接続するように構成され、
前記第5トランジスタは、前記第3電源線から供給される第3電源電圧を、前記第1コンデンサの前記第1端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。 - 請求項5乃至8のいずか一つに記載の画素回路において、
前記第1乃至第5トランジスタはpチャネル型トランジスタである、
ことを特徴とする画素回路。 - 請求項1乃至9のいずれか一つに記載の画素回路において、
前記発光素子は有機発光ダイオードである、
ことを特徴とする画素回路。 - マトリクス状に配置された複数の請求項1乃至9のいずれか一つに記載の画素回路を、
備えたことを特徴とする表示装置。 - 請求項11記載の表示装置において、
前記画素回路をサブ画素とした場合、2以上の一定数の前記サブ画素から1画素が構成されるとき、一定数の前記画素回路にそれぞれ接続する一定数の前記データ線の中から一本のデータ線を順次選択し、選択された一本の前記データ線を前記データ電圧の供給源に接続された他の一本のデータ線に接続するデマルチプレクサを、
更に備えたことを特徴とする表示装置。 - 第1乃至第4期間を含み、請求項1記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第1期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第1期間の後の前記第2期間に、前記基準電圧用トランジスタをオンにして前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第2期間の後の前記第3期間に、前記データ電圧用トランジスタをオンにして、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第3期間の後の前記第4期間に、前記駆動トランジスタに前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。 - 第1乃至第4期間を含み、請求項2乃至4のいずれか一つに記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第1期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第1期間の後の前記第2期間に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第2期間の後の前記第3期間に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第3期間の後の前記第4期間に、前記駆動トランジスタのゲート端子とソース端子との間に前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。 - 第1乃至第4期間を含み、請求項5乃至10のいずれか一つに記載の画素回路を駆動する方法であって、
前記第1期間では、前記第1トランジスタ及び前記第4トランジスタをオフにし、前記第2トランジスタ、前記第3トランジスタ及び前記第5トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、
前記第1期間の後の前記第2期間では、前記第1トランジスタ及び前記第2トランジスタをオフにし、前記第3トランジスタ、前記第4トランジスタ及び前記第5トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、
前記第2期間の後の前記第3期間では、前記第2トランジスタ、前記第4トランジスタ及び前記第5トランジスタをオフにし、前記第1トランジスタ及び前記第3トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定し、かつ、前記データ線からデータ電圧を供給し、
前記第3期間の後の前記第4期間では、前記第1トランジスタ及び前記第5トランジスタをオフにし、前記第2トランジスタ、前記第3トランジスタ及び前記第4トランジスタをオンにするように前記第1乃至第4制御線の電圧を設定する、
ことを特徴とする画素回路の駆動方法。 - 請求項13乃至15のいずれか一つに記載の画素回路の駆動方法において、
前記第2期間は1水平走査期間以上の時間である、
ことを特徴とする画素回路の駆動方法。
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