JP2016062076A5

JP2016062076A5 -

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Publication number: JP2016062076A5
Application number: JP2014192644A
Authority: JP
Filing date: 2014-09-22
Publication date: 2017-10-19

Claims

発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、
基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有し、
前記発光素子を駆動する前に、前記駆動トランジスタをオンにして第1電源線からの電流を前記駆動トランジスタに流す、
ことを特徴とする画素回路。
請求項１記載の画素回路において、
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子に接続された前記発光素子へ供給し、
前記コンデンサ部は、前記閾値電圧及び前記データ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタの前記ゲート端子と前記ソース端子との間に印加し、
前記スイッチ部は、
前記基準電圧用トランジスタ及び前記データ電圧用トランジスタを含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、前記コンデンサ部に、前記閾値電圧を含む電圧を保持させ、その後に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、かつ、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給し、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
請求項２記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、１水平走査期間以上の時間にわたって前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
請求項２又は３記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧を前記コンデンサ部へ供給することにより、前記駆動トランジスタを一時的にオンにする、
ことを特徴とする画素回路。
請求項２乃至４のいずれか一つに記載の画素回路において、
前記データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び前記発光素子を備え、
前記第３電源線が前記基準電圧電源線に相当し、前記第１、第２、第４及び第５トランジスタが前記スイッチ部を構成し、前記第１トランジスタが前記データ電圧用トランジスタに相当し、前記第５トランジスタが前記基準電圧用トランジスタに相当し、前記第３トランジスタが前記駆動トランジスタに相当し、前記第１及び第２コンデンサが前記コンデンサ部を構成し、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続されるとともに前記ソース端子に相当する第１端子と、前記ドレイン端子に相当する第２端子と、前記第１トランジスタの前記第２端子に電気的に接続されるとともに前記ゲート端子に相当する制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
請求項５記載の画素回路において、
前記第１トランジスタは、前記データ線から供給される前記データ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの前記第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給されるとともに前記基準電圧に相当する第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び発光素子を備えた画素回路であって、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第１トランジスタの前記第２端子に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
請求項７記載の画素回路において、
前記第１トランジスタは、前記データ線から供給されるデータ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給される第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
請求項５乃至８のいずか一つに記載の画素回路において、
前記第１乃至第５トランジスタはｐチャネル型トランジスタである、
ことを特徴とする画素回路。
請求項１乃至９のいずれか一つに記載の画素回路において、
前記発光素子は有機発光ダイオードである、
ことを特徴とする画素回路。
マトリクス状に配置された複数の請求項１乃至９のいずれか一つに記載の画素回路を、
備えたことを特徴とする表示装置。
請求項１１記載の表示装置において、
前記画素回路をサブ画素とした場合、２以上の一定数の前記サブ画素から１画素が構成されるとき、一定数の前記画素回路にそれぞれ接続する一定数の前記データ線の中から一本のデータ線を順次選択し、選択された一本の前記データ線を前記データ電圧の供給源に接続された他の一本のデータ線に接続するデマルチプレクサを、
更に備えたことを特徴とする表示装置。
第１乃至第４期間を含み、請求項１記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンにして前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記データ電圧用トランジスタをオンにして、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタに前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
第１乃至第４期間を含み、請求項２乃至４のいずれか一つに記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタのゲート端子とソース端子との間に前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
第１乃至第４期間を含み、請求項５乃至１０のいずれか一つに記載の画素回路を駆動する方法であって、
前記第１期間では、前記第１トランジスタ及び前記第４トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第１期間の後の前記第２期間では、前記第１トランジスタ及び前記第２トランジスタをオフにし、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第２期間の後の前記第３期間では、前記第２トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオフにし、前記第１トランジスタ及び前記第３トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、かつ、前記データ線からデータ電圧を供給し、
前記第３期間の後の前記第４期間では、前記第１トランジスタ及び前記第５トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定する、
ことを特徴とする画素回路の駆動方法。
請求項１３乃至１５のいずれか一つに記載の画素回路の駆動方法において、
前記第２期間は１水平走査期間以上の時間である、
ことを特徴とする画素回路の駆動方法。
請求項１の画素回路において、
前記スイッチ部は、前記発光素子を駆動する前に、前記駆動トランジスタのヒステリシス特性が初期化されることを防ぐのに十分な量の電流を前記第１電源線から前記駆動トランジスタに流す、
ことを特徴とする画素回路。