KR102356593B1 - 유기 발광 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따르면, 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀 및 한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고, 상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하는 유기 발광 표시 장치를 개시한다.

Description

유기 발광 표시 장치 및 그 구동 방법{Organic light-emitting display apparatus and driving method thereof}
본 발명의 실시 예들은 유기 발광 표시 장치 및 유기 발광 표시 장치의 구동 방법에 관한 것이다.
표시 장치, 특히 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하며, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기 발광 표시 장치(예컨대, 액티브 매트릭스형 유기 발광 표시 장치)는 복수의 스캔 라인, 복수의 데이터 라인 및 복수의 전원 라인과, 상기 라인들에 연결되어 매트릭스 형태로 배열되는 복수의 픽셀들을 포함한다.
전원 배선들은 표시 패널의 외곽으로부터 공급되는 전원 전압을 복수의 픽셀들에 제공하는데, 이때 전원 배선에서의 전압강하로 인한 픽셀의 위치에 따른 휘도 불균일이 문제된다.
본 발명의 실시 예들은 유기 발광 표시 장치 및 유기 발광 표시 장치의 구동 방법을 제공한다.
본 발명의 일 실시 예에 따르면, 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀 및 한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고, 상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하는 유기 발광 표시 장치를 개시한다.
본 실시 예에 있어서, 상기 픽셀은, 상기 데이터 라인과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터, 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터, 상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터, 상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터 및 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고, 상기 유기 발광 다이오드의 애노드 전극은 상기 제3 노드에 접속되고, 상기 유기 발광 다이오드의 캐소드 전극은 제2 전원에 접속될 수 있다.
본 실시 예에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 데이터 라인으로부터 공급된 리셋 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 픽셀은, 기준 전원과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터, 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터, 상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터, 상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터 및 상기 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고, 상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속될 수 있다.
본 실시 예에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 픽셀은, 설정 전원과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터, 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터, 상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터, 상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터 및 상기 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고, 상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속될 수 있다.
본 실시 예에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 설정 전원으로부터 공급된 설정 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 제2 커패시터는 상기 제5 트랜지스터가 턴 온될 때 상기 제2 데이터 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 픽셀은, 상기 데이터 라인과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터, 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터, 상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터, 기준 전원과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터, 상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터 및 상기 데이터 라인과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고, 상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속될 수 있다.
본 실시 예에 있어서, 상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압, 상기 데이터 라인으로부터 공급된 리셋 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 제2 커패시터는 상기 제5 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압 및 상기 제2 데이터 전압을 충전할 수 있다.
본 실시 예에 있어서, 상기 제1 내지 제5 트랜지스터는 NMOS(Negative Metal Oxide Semiconductor)로 구현될 수 있다.
본 발명의 다른 실시 예에 따르면, 스캔 라인, 데이터, 라인, 및 전원 라인에 접속되고, 유기 발광 다이오드, 및 스캔 신호 및 데이터 신호에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터를 포함하는 픽셀을 포함하는 유기 발광 표시 장치의 구동 방법에 있어서, 상기 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 리셋하는 단계, 상기 게이트 전극에 제1 데이터 전압을 인가하고, 상기 구동 트랜지스터의 문턱 전압을 보상하는 단계, 상기 유기 발광 다이오드가 상기 제1 데이터 전압에 대응되는 휘도로 발광하는 단계 및 제2 데이터 전압을 홀드하는 단계를 포함하고, 상기 제1 데이터 전압은 제1 프레임의 기간 동안 적용되고, 상기 제2 데이터 전압은 상기 제1 프레임의 다음 프레임인 제2 프레임의 기간 동안 적용되고, 상기 발광하는 단계, 및 상기 제2 데이터 전압을 홀드하는 단계는 동시에 수행되는 유기 발광 표시 장치의 구동 방법을 개시한다.
본 실시 예에 있어서, 상기 리셋하는 단계는, 상기 게이트 전극에 상기 데이터 라인으로부터 공급된 리셋 전압을 인가하는 단계이고, 상기 문턱 전압을 보상하는 단계는, 상기 구동 전류를 공급하기 위하여, 상기 리셋 전압, 상기 제1 데이터 전압 및 상기 문턱 전압을 저장하는 단계이고, 상기 발광하는 단계는, 상기 리셋 전압, 및 상기 제1 데이터 전압에 따른 구동 전류를 상기 유기 발광 다이오드에 공급하는 단계일 수 있다.
본 실시 예에 있어서, 상기 리셋하는 단계는, 상기 게이트 전극에 기준 전압을 인가하는 단계이고, 상기 문턱 전압을 보상하는 단계는, 상기 구동 전류를 공급하기 위하여, 상기 기준 전압, 상기 제1 데이터 전압 및 상기 문턱 전압을 저장하는 단계이고, 상기 발광하는 단계는, 상기 기준 전압, 및 상기 제1 데이터 전압에 따른 구동 전류를 상기 유기 발광 다이오드에 공급하는 단계일 수 있다.
본 실시 예에 있어서, 상기 리셋하는 단계는, 상기 게이트 전극에 설정 전압을 인가하는 단계이고, 상기 문턱 전압을 보상하는 단계는, 상기 구동 전류를 공급하기 위하여, 상기 설정 전압, 상기 제1 데이터 전압 및 상기 문턱 전압을 저장하는 단계이고, 상기 발광하는 단계는, 상기 설정 전압, 및 상기 제1 데이터 전압에 따른 구동 전류를 상기 유기 발광 다이오드에 공급하는 단계일 수 있다.
본 실시 예에 있어서, 상기 리셋하는 단계는, 상기 게이트 전극에 상기 데이터 라인으로부터 공급된 리셋 전압을 인가하는 단계이고, 상기 문턱 전압을 보상하는 단계는, 상기 구동 전류를 공급하기 위하여, 상기 리셋 전압, 스캔 신호에 따라 공급되는 기준 전압, 상기 제1 데이터 전압, 및 상기 문턱 전압을 저장하는 단계이고, 상기 발광하는 단계는, 상기 제1 데이터 전압, 및 상기 기준 전압에 따른 구동 전류를 상기 유기 발광 다이오드에 공급하는 단계일 수 있다.
본 실시 예에 있어서, 상기 유기 발광 표시 장치의 구동 방법의 각 단계를 수행함에 있어서, 상기 유기 발광 표시 장치를 구성하는 픽셀 전체에 대해 각각 미리 설정된 레벨의 전압 값을 갖는 제1 전원, 스캔 신호, 제어 신호, 및 데이터 신호를 일괄적으로 동시에 인가할 수 있다.
본 실시 예에 있어서, 상기 구동 트랜지스터는 NMOS(Negative Metal Oxide Semiconductor)로 구현될 수 있다.
본 발명의 다양한 실시 예들에 따르면, 표시 휘도의 균일성(uniformity)이 향상된다.
도 1은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 픽셀의 구동 타이밍도이다.
도 4는 본 발명의 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 블록도이다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시 패널(110), 스캔 구동부(120), 데이터 구동부(130), 제어부(140) 및 전원공급부(150)를 포함한다.
본 발명의 일 실시 예에 따른 표시 패널(110)은 디지털 구동 방식으로 동작할 수 있으며, 픽셀들(P), 스캔 라인들(SL), 데이터 라인들(DL) 및 전원 배선들(VL)을 포함한다.
픽셀들(P)은 행 방향과 열 방향을 따라 매트릭스로 배열된다. 데이터 라인들(DL) 각각은 동일 열의 픽셀들(P)에 연결되어, 동일 열의 픽셀들(P)에 데이터 신호(DATA)를 전달한다. 스캔 라인들(SL) 각각은 동일 행의 픽셀들(P)에 연결되어, 동일 행의 픽셀들(P)에 스캔 신호를 전달한다. 전원 배선들(power line)(VL) 각각은 픽셀(P) 열마다 구비되어 동일 열의 픽셀들(P)에 전원 전압을 전달한다. 도 1의 예에서는 전원 배선들(VL)이 픽셀 열마다 구비된 것으로 도시되었으나, 전원 배선들(VL)은 픽셀 행마다 구비될 수도 있으며, 이 경우 전원 배선들(VL) 각각은 동일 행의 픽셀들(P)에 연결되어, 동일 행의 픽셀들(P)에 전원 전압을 전달할 수 있다. 픽셀(P)은 표시 영역(DA)에 구비된다. 전원 배선(VL)은 표시 영역(DA) 외곽에 구비된 글로벌 전원 배선(global power line)(GVL)으로부터 전원 전압을 공급받을 수 있다. 글로벌 전원 배선(GVL)은 전원공급부(150)로부터 전원 전압을 공급받고, 이를 전원 배선(VL)에 전달할 수 있다. 글로벌 전원 배선(GVL)의 형태는 특별히 한정되지 않으며, 필름배선, 와이어배선 등이 적용될 수 있다.
데이터 신호(DATA)는 온(on) 레벨 또는 오프(off) 레벨을 갖는 디지털 신호일 수 있고, 디지털 신호를 수신한 픽셀(P)은 디지털 신호의 논리 레벨에 따라 발광하거나 발광하지 않는다. 본 명세서에서, 상기 디지털 데이터 신호가 온 레벨을 갖는 경우에 상기 디지털 데이터 신호를 수신한 픽셀(P)이 발광하고, 상기 디지털 데이터 신호가 오프 레벨을 갖는 경우 상기 픽셀(P)이 발광하지 않는 것으로 가정한다. 픽셀(P)의 회로 구성에 따라, 상기 온 레벨은 하이(high) 레벨일 수 있다. 다른 예에 따르면 상기 온 레벨은 로우(low) 레벨일 수 있다.
이하에서는 유기 발광 표시 장치(100)가 디지털 구동 방식으로 동작하는 경우의 예를 들어 본 발명의 실시 예들을 설명하기로 한다. 이에 따르면 픽셀(P)의 발광
소자의 상태는 발광 또는 비발광으로 구분된다. 그러나 본 발명의 실시 예들은 아날로그 구동 방식으로 동작하는 유기 발광 표시 장치에도 적용 가능하다. 유기 발광 표시 장치(100)가 디지털 구동 방식으로 동작하는 경우, 한 프레임(frame)은 복수의 서브필드(subfield)로 구성되고, 각 서브필드에 설정된 가중치에 따라 각 서브필드의 길이(예컨대, 표시 지속 시간)이 결정된다. 각 서브필드(subfield)는 온 레벨 또는 오프 레벨의 이미지 신호를 포함할 수 있다.
픽셀들(P) 각각은 픽셀 회로 및 상기 픽셀 회로에 연결되는 발광 소자를 포함할 수 있다. 픽셀(P)에 대하여서는 도 2, 도 4 내지 도 8을 참조로 자세히 후술하기로 한다.
제어부(140)는 외부로부터 영상 데이터를 수신하고, 스캔 구동부(120) 및 데이터 구동부(130)를 제어한다. 제어부(140)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS) 등과 같은 복수의 제어 신호들 및 디지털 데이터를 생성한다. 제어부(140)는 스캔 제어 신호(SCS)를 스캔 구동부(120)에 제공하고, 데이터 제어 신호(DCS)와 디지털 데이터를 데이터 구동부(130)에 제공한다.
스캔 구동부(120)는 스캔 제어 신호(SCS)에 응답하여 미리 결정된 순서에 따라 스캔 라인들(SL)을 구동한다. 예를 들어 스캔 구동부(120)는 스캔 신호를 생성하고, 스캔 라인(SL)을 통해 픽셀들(P)에 스캔 신호를 제공할 수 있다.
전원공급부(150)는 한 프레임의 기간 동안 서로 다른 레벨의 전원을 픽셀들(P) 각각에 인가한다.
데이터 구동부(130)는 데이터 제어 신호(DCS) 및 디지털 데이터에 응답하여 데이터 라인들(DL)을 구동한다. 데이터 구동부(130)는 데이터 라인들(DL) 각각에 대응하는 데이터 신호(DATA)를 생성하여 데이터 라인들(DL)을 통해 픽셀(P)에 데이터 신호(DATA)를 제공할 수 있다.
본 발명의 실시 예들에 따른 유기 발광 표시 장치(100)는 동시 발광(Simultaneous Emission) 방식으로 구동될 수 있다. 예컨대, 한 프레임의 기간 동안 데이터가 순차적으로 입력되고, 데이터 입력이 완료된 이후 한 프레임의 데이터가 표시 영역(DA)에 구비된 모든 픽셀들(P)을 통해 일괄적으로 점등될 수 있다. 즉, 본 발명의 실시 예들에 따르면, 데이터 입력은 순차적으로 수행되고, 발광은 데이터 입력이 완료된 후 전체적으로 일괄 수행될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P1)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 픽셀 회로를 포함한다. 설명의 편의를 위하여, 도 2에 도시된 픽셀(P1)은 n번째 스캔 라인 및, m번째 데이터 라인에 접속된 것으로 가정한다.
유기 발광 다이오드(OLED)에 전류를 공급하기 위한 회로는 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
유기 발광 다이오드(OLED)의 애노드 전극은 픽셀 회로에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 유기 발광 다이오드(OLED)는 픽셀 회로로부터 공급되는 전류에 대응하여 소정의 휘도로 발광할 수 있다.
본 발명의 실시 예에 따라 제1 전극은 트랜지스터의 드레인 전극 또는 소스 전극일 수 있고, 제2 전극은 트랜지스터의 소스 전극 또는 드레인 전극일 수 있다. 이러한 설명은, 후술할 트랜지스터의 제1 전극 및 제2 전극에 대한 설명에 공통적으로 적용될 수 있다.
제1 트랜지스터(M1)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다. 제3 트랜지스터(M3)는 한 프레임의 기간 동안 제1 데이터 전압에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 데이터 라인(DL)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 기준 전원(Vref)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 3은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치의 픽셀의 구동 타이밍도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 한 프레임(1 frame)의 기간은, 리셋 구간(Reset), 문턱 전압 보상 구간(Vth), 스캔 및 데이터 입력 구간(Scan) 및 발광 구간(Emission)으로 구분된다.
이때, 스캔 및 데이터 입력 구간(Scan)에서는 스캔 신호가 각 스캔 라인에 대해 순차적으로 입력되고, 이에 대응하여 픽셀들(P) 각각에 데이터 신호(Data)가 순차적으로 입력된다. 다만, 리셋 구간(Reset), 문턱 전압 보상 구간(Vth), 및 발광 구간(Emission)에서는 미리 설정된 레벨의 전압 값을 갖는 신호 예컨대, 제1 전원(ELVDD), 스캔 신호(Sn), 리셋 제어 신호(GR), 발광 제어 신호(GE), 기입 제어 신호(GW) 및 데이터 신호(Data)가 표시 패널(110)을 구성하는 전체 픽셀들(P)에 일괄적으로 인가된다.
도 2 및 도 3을 참조하여 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset) 동안, 제2 전원(ELVSS), 발광 제어 신호(GE), 및 리셋 제어 신호(GR)가 하이 레벨로 인가되고, 제1 전원(ELVDD), 스캔 신호(Sn), 및 기입 제어 신호(GW)가 로우 레벨로 인가되며, 데이터 신호(Data)가 예컨대, 리셋 전압(Vsus)으로 인가된다.
따라서, 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 리셋 전압(Vsus)이 인가된다.
이때, 리셋 전압(Vsus)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)의 게이트 전극에 리셋 전압(Vsus)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
제3 노드(N3)에 로우 레벨의 제1 전원(ELVDD)이 인가되고, 제2 전원(ELVSS)이 하이 레벨로 인가됨에 따라, 제1 커패시터(Cst)가 리셋 전압(Vsus)으로 충전될 수 있다.
리셋 구간(Reset)에서는, 제2 전원(ELVSS)이 하이 레벨로 인가되었기 때문에, 유기 발광 다이오드(OLED)는 발광하지 않는다.
이처럼, 리셋 구간(Reset)은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P1)에 인가된 데이터 전압이 리셋되는 구간으로서, 저장 커패시터를 리셋하고, 유기 발광 다이오드(OLED)가 발광하지 않도록 유기 발광 다이오드(OLDE)의 애노드 전극의 전압을 캐소드 전극의 전압 이하로 떨어뜨리는 단계를 의미할 수 있다.
다음으로 문턱 전압 보상 구간(Vth) 동안, 제1 전원(ELVDD), 제2 전원(ELVSS), 기입 제어 신호(GW), 및 리셋 제어 신호(GR)가 하이 레벨로 인가되고, 스캔 신호(Sn), 및 발광 제어 신호(GE)가 로우 레벨로 인가되며, 데이터 신호(Data)가 예컨대, 리셋 전압(Vsus)으로 인가된다.
따라서, 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 리셋 전압(Vsus)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
동시 발광 방식으로 구동되는 유기 발광 표시 장치(100)는 이전 프레임에서, 현재 프레임의 기간 동안 적용하기 위해 제1 데이터 전압(Vdata1)을 인가받고, 제1 데이터 전압(Vdata1)을 제2 커패시터(Chold)에 홀드한다. 제2 커패시터(Chold)에 홀드된 제1 데이터 전압(Vdata1)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써, 제3 트랜지스터(M3)가 턴 온된다.
또한, 문턱 전압 보상 구간(Vth)에서는, 제1 전원(ELVDD)의 레벨이 로우 레벨에서 하이 레벨로 변경됨으로써, 제3 트랜지스터(M3)를 통하여 전류가 흐르고, 최종적으로 제3 노드(N3)에, 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vdata1-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vsus-(Vdata1-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 리셋 전압(Vsus), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
이처럼, 문턱 전압 보상 구간(Vth)은 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P1)에 구비된 구동 트랜지스터의 문턱 전압이 커패시터에 저장되는 구간으로서, 구동 트랜지스터의 특성 편차에 의한 휘도 불균일을 개선하는 단계를 의미할 수 있다. 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)는 구동 트랜지스터를 NMOS로 구현하여, 구동 트랜지스터의 문턱 전압이 음의 값을 갖는 경우에도 문턱 전압을 보상할 수 있다.
다음으로 발광 구간(Emission) 동안, 제1 전원(ELVDD), 발광 제어 신호(GE)가 하이 레벨로 인가되고, 제2 전원(ELVSS), 기입 제어 신호(GW), 및 리셋 제어 신호(GR)가 로우 레벨로 인가되며, 데이터 신호(Data)가 예컨대, 제2 데이터 전압(Vdata2)으로 인가된다.
따라서, 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vsus-(Vdata1-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 1을 참조한다.
Figure 112015003989885-pat00001
Figure 112015003989885-pat00002
K는 상수로서, Cox는 게이트 정전 용량, μ는 정공의 이동도, W는 구동 트랜지스터의 채널 폭, L은 구동 트랜지스터의 채널 길이를 의미한다.
이처럼, 본 발명의 일 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 리셋 전압(Vsus) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
본 발명의 일 실시 예에 따르면, 제1 전원(ELVDD) 및 제2 전원(ELVSS) 사이에 구동 트랜지스터 및 유기 발광 다이오드(OLED)만 구현되어, 발광 소비 전력이 감소된다.
다음으로 스캔 및 데이터 입력 구간(Scan) 동안, 제1 전원(ELVDD), 발광 제어 신호(GE)가 하이 레벨로 인가되고, 제2 전원(ELVSS), 기입 제어 신호(GW), 및 리셋 제어 신호(GR)가 로우 레벨로 인가되며, 데이터 신호(Data)가 예컨대, 제2 데이터 전압(Vdata2)으로 인가된다. 이때, 스캔 신호(S1 내지 Sn)가 각 스캔 라인(SL)에 대해 순차적으로 입력되면, 이에 대응하여 픽셀들(P) 각각에 데이터 신호(Data)가 순차적으로 입력된다.
스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 커패시터(Chold)가 제2 데이터 전압(Vdata2)을 홀드한다. 즉, 제2 커패시터(Chold)는 제5 트랜지스터(M5)가 턴 온될 때 제2 데이터 전압(Vdata2)을 충전할 수 있다.
이하에서는, 도 2 및 도 3을 참조하여 앞서 설명한 부분과 동일한 부분에 대한 설명은 생략하거나, 간략하게 한다.
도 4는 본 발명의 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 4를 참조하면, 본 발명의 다른 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P2)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
제1 트랜지스터(M1)의 제1 전극은 기준 전원(Vref)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 기준 전원(Vref)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 데이터 라인(DL)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 제1 트랜지트서(M1)의 제1 전극이 접속된 기준 전원(Vref)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 4 및 도 3을 참조하여 본 발명의 다른 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 기준 전압(Vref)이 인가된다. 기준 전압(Vref)은 데이터 라인에서 공급받는 신호가 아닌 외부 신호를 의미할 수 있다.
이때, 기준 전압(Vref)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)의 게이트 전극에 기준 전압(Vref)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
리셋 구간(Reset)에서는, 제1 커패시터(Cst)가 기준 전압(Vref)으로 리셋되고, 유기 발광 다이오드(OLED)는 발광하지 않는다.
다음으로 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 기준 전압(Vref)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
이전 프레임에서 제2 커패시터(Chold)에 홀드된 제1 데이터 전압(Vdata1)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써, 제3 트랜지스터(M3)가 턴 온되고, 제3 트랜지스터(M3)를 통하여 전류가 흐른다. 최종적으로 제3 노드(N3)에 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vdata1-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vref-(Vdata1-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 기준 전압(Vref), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
다음으로 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vref-(Vdata1-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 2를 참조한다.
Figure 112015003989885-pat00003
이처럼, 본 발명의 다른 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 기준 전압(Vref) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
다음으로 스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 커패시터(Chold)가 제2 데이터 전압(Vdata2)을 홀드한다. 즉, 제2 커패시터(Chold)는 제5 트랜지스터(M5)가 턴 온될 때 제2 데이터 전압(Vdata2)을 충전할 수 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 5를 참조하면, 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P3)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
제1 트랜지스터(M1)의 제1 전극은 설정 전원(Vset)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 설정 전원(Vset)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 데이터 라인(DL)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 기준 전원(Vref)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 5 및 도 3을 참조하여 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 설정 전압(Vset)이 인가된다. 설정 전압(Vset)은 데이터 라인에서 공급받는 신호가 아닌 외부 신호를 의미할 수 있다.
이때, 설정 전압(Vset)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)의 게이트 전극에 설정 전압(Vset)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
리셋 구간(Reset)에서는, 제1 커패시터(Cst)가 설정 전압(Vset)으로 리셋되고, 유기 발광 다이오드(OLED)는 발광하지 않는다.
다음으로 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 설정 전압(Vset)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
이전 프레임에서, 제2 커패시터(Chold)에 홀드된 제1 데이터 전압(Vdata1)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써, 제3 트랜지스터(M3)가 턴 온되고, 제3 트랜지스터(M3)를 통하여 전류가 흐른다. 최종적으로 제3 노드(N3)에 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vdata1-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vset-(Vdata1-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 설정 전압(Vset), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
다음으로 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vset-(Vdata1-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 3을 참조한다.
Figure 112015003989885-pat00004
이처럼, 본 발명의 또 다른 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 설정 전압(Vset) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
다음으로 스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 커패시터(Chold)가 제2 데이터 전압(Vdata2)을 홀드한다. 즉, 제2 커패시터(Chold)는 제5 트랜지스터(M5)가 턴 온될 때 제2 데이터 전압(Vdata2)을 충전할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P1)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
제1 트랜지스터(M1)의 제1 전극은 데이터 라인(DL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다. 제3 트랜지스터(M3)는 한 프레임의 기간 동안 제1 데이터 전압에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 기준 전원(Vref)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 기준 전원(Vref)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 데이터 라인(DL)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 6 및 도 3을 참조하여 본 발명의 일 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 리셋 전압(Vsus)이 인가된다.
이때, 리셋 전압(Vsus)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)의 게이트 전극에 리셋 전압(Vsus)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
리셋 구간(Reset)에서는, 제1 커패시터(Cst)를 기준 전압(Vref)으로 리셋하고, 유기 발광 다이오드(OLED)는 발광하지 않는다.
다음으로 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 리셋 전압(Vsus)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
이전 프레임에서 제2 커패시터(Chold)에 홀드된 기준 전압과 제1 데이터 전압의 차이(Vref-Vdata1)와, 제2 커패시터(Chold)의 일단에 접속된 데이터 라인(DL)으로부터 공급되는 리셋 전압(Vsus)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 최종적으로 제3 노드(N3)에는, 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vref-Vdata1+Vsus-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vsus-(Vref-Vdata1+Vsus-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 기준 전압(Vref), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
다음으로 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vsus-(Vref-Vdata1+Vsus-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 4를 참조한다.
Figure 112015003989885-pat00005
이처럼, 본 발명의 일 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 기준 전압(Vref) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
다음으로 스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 데이터 전압(Vdata2)을 제2 커패시터(Chold)에 홀드한다.
도 7은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 7을 참조하면, 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P5)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
제1 트랜지스터(M1)의 제1 전극은 기준 전원(Vref)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 기준 전원(Vref)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 기준 전원(Vref)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 기준 전원(Vref)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 데이터 라인(DL)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 7 및 도 3을 참조하여 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 기준 전압(Vref)이 인가된다.
이때, 기준 전압(Vref)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)는 게이트 전극에 기준 전압(Vref)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
리셋 구간(Reset)에서는, 제1 커패시터(Cst)를 기준 전압(Vref)으로 리셋하고, 유기 발광 다이오드(OLED)는 발광하지 않는다.
다음으로 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 기준 전압(Vref)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
이전 프레임에서, 제2 커패시터(Chold)에 홀드된 기준 전압과 제1 데이터 전압의 차이(Vref-Vdata1)와, 제2 커패시터(Chold)의 일단에 접속된 데이터 라인(DL)으로부터 공급되는 리셋 전압(Vsus)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 최종적으로 제3 노드(N3)에는, 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vref-Vdata1+Vsus-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vref-(Vref-Vdata1+Vsus-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 리셋 전압(Vsus), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
다음으로 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vref-(Vref-Vdata1+Vsus-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 5를 참조한다.
Figure 112015003989885-pat00006
이처럼, 본 발명의 일 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 리셋 전압(Vsus) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
다음으로 스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 데이터 전압(Vdata2)을 제2 커패시터(Chold)에 홀드한다.
도 8은 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치의 픽셀의 회로 구성도이다.
도 8을 참조하면, 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 픽셀(P3)은 유기 발광 다이오드(OLED), 및 유기 발광 다이오드(OLED)에 전류를 공급하기 위한 제1 내지 제5 트랜지스터(M1 내지 M5)와 제1 및 제2 커패시터(Cst, Chold)를 포함한다.
제1 트랜지스터(M1)의 제1 전극은 설정 전원(Vset)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(M1)는 리셋 제어 신호(GR)가 공급될 때 턴 온되어 기준 전원(Vref)과 제1 노드(N1)를 전기적으로 접속시킨다.
제2 트랜지스터(M2)의 제1 전극은 제1 노드(N1)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제2 트랜지스터(M2)는 발광 제어 신호(GE)가 공급될 때 턴 온되어 제1 노드(N1)와 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(M3)의 게이트 전극은 제2 노드(N2)에 접속되고, 제1 전극은 제1 전원(ELVDD)에 접속되고, 제2 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(M4)의 제1 전극은 제4 노드(N4)에 접속되고, 제2 전극은 제2 노드(N2)에 접속된다. 제4 트랜지스터(M4)는 기입 제어 신호(GW)가 공급될 때 턴 온되어 제2 노드(N2)와 제4 노트(N4)를 전기적으로 접속시킨다.
제5 트랜지스터(M5)의 제1 전극은 기준 전원(Vref)에 접속되고, 제2 전극은 제4 노드(N4)에 접속된다. 제5 트랜지스터(M5)는 스캔 신호(Sn)가 공급될 때 턴 온되어 기준 전원(Vref)과 제4 노드(N4)를 전기적으로 접속시킨다.
제1 커패시터(Cst)의 일단은 제1 노드(N1)에 접속되고, 타단은 제3 노드(N3)에 접속된다.
제2 커패시터(Chold)의 일단은 데이터 라인(DL)과 접속되고, 타단은 제4 노드(N4)에 접속된다.
도 8 및 도 3을 참조하여 본 발명의 또 다른 실시 예에 따른 유기 발광 표시 장치(100)의 구동 방법을 상세하게 설명하면, 먼저 리셋 구간(Reset)에서는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 턴 온되어, 제1 노드(N1) 및 제2 노드(N2) 각각에 설정 전압(Vset)이 인가된다. 설정 전압(Vset)은 데이터 라인에서 공급받는 신호가 아닌 외부 신호를 의미할 수 있다.
이때, 설정 전압(Vset)은 제3 트랜지스터(M3)가 턴 온될 수 있는 소정의 전압일 수 있고, 제3 트랜지스터(M3)의 게이트 전극에 설정 전압(Vset)이 인가됨에 따라, 제3 노드(N3)에 제1 전원(ELVDD)이 인가된다.
리셋 구간(Reset)에서는, 제1 커패시터(Cst)가 설정 전압(Vset)으로 리셋되고, 유기 발광 다이오드(OLED)는 발광하지 않는다.
다음으로 문턱 전압 보상 구간(Vth)에서는, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 턴 온되어, 제1 노드(N1)에 설정 전압(Vset)이 인가되고, 제2 노드(N2)가 제4 노드(N4)와 전기적으로 접속되어 제4 노드(N4)의 전압이 제2 노드(N2)에 인가된다.
이전 프레임에서, 제2 커패시터(Chold)에 홀드된 기준 전압과 제1 데이터 전압의 차이(Vref-Vdata1)와, 제2 커패시터(Chold)의 일단에 접속된 데이터 라인(DL)으로부터 공급되는 리셋 전압(Vsus)은, 문턱 전압 보상 구간(Vth)에서 제4 트랜지스터(M4)가 턴 온됨으로써, 제2 노드(N2)에 인가된다. 최종적으로 제3 노드(N3)에는, 제2 노드(N2)의 전압과 제3 트랜지스터의 문턱 전압의 차이(Vref-Vdata1+Vsus-Vth)가 인가된다.
결과적으로, 제1 커패시터(Cst)는 제1 노드(N1)에 인가된 전압과 제3 노드(N3)에 인가된 전압의 차이(Vset-(Vref-Vdata1+Vsus-Vth))를 충전한다. 즉, 제1 커패시터(Cst)는 문턱 전압 보상 구간(Vth)에서 설정 전압(Vset), 리셋 전압(Vsus), 기준 전압(Vref), 제1 데이터 전압, 및 제3 트랜지스터의 문턱 전압(Vth)을 충전한다.
다음으로 발광 구간(Emission)에서는, 제2 트랜지스터(M2)가 턴 온되어, 제1 커패시터(Cst)의 전압은 전압 보상 구간(Vth)에서 충전된 전압과 동일하게 유지되고, 제2 노드(N2)와 제3 노드(N3) 사이 즉, 제3 트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 제1 커패시터(Cst)의 전압(Vset-(Vref-Vdata1+Vsus-Vth))이 인가된다.
발광 구간(Emission)에서는, 제2 노드(N2)에 제1 데이터 전압(Vdata1)이 인가됨으로써 제3 트랜지스터(M3)가 턴 온되고, 제1 전원(ELVDD)이 하이 레벨로 인가되고, 제2 전원(ELVSS)이 로우 레벨로 인가되어, 제3 트랜지스터(M3)가 제1 데이터 전압(Vdata1)에 기초하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
구동 전류의 계산은 수학식 6을 참조한다.
Figure 112015003989885-pat00007
이처럼, 본 발명의 일 실시 예에 따르면, 유기 발광 표시 장치(100)를 구성하는 유기 발광 다이오드(OLED)는, 제1 전압(ELVDD) 또는 구동 트랜지스터의 문턱 전압과 무관한, 기준 전압(Vref), 설정 전압(Vset), 리셋 전압(Vsus) 및 제1 데이터 전압(Vdata1)에 기초하여 발광함으로써, 휘도의 균일성을 향상시킬 수 있다.
다음으로 스캔 및 데이터 입력 구간(Scan)에서는 다음 프레임의 기간 동안 적용하기 위해, 예컨대, 다음 프레임의 문턱 전압 보상 구간(Vth)에서 제2 노드(N2)에 인가하기 위해, 제2 데이터 전압(Vdata2)을 제2 커패시터(Chold)에 홀드한다.
도 2, 도 4 내지 도 8에 도시된 본 발명의 실시 예들의 경우, 제1 내지 제5 트랜지스터(M1 내지 M5)는 모두 NMOS(Negative Metal Oxide Semiconductor)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실시 예들에 따르면, 발광 동작과 데이터 기입(예컨대, 데이터 홀딩) 동작이 동시에 수행될 수 있으므로, 한 프레임의 기간 동안 데이터 기입(예컨대, 데이터 홀딩) 시간이 변경될 수 있다. 따라서, 충전 및 발광 시간 확보에 유리하며, 고해상도 대형 패널에 적용 가능하다.
또한, 본 발명의 실시 예들에 따르면, 충전 및 발광 시간이 충분히 확보된다.
또한, 본 발명의 실시 예들에 따르면, 발광 소비 전력이 감소한다.
또한, 본 발명의 실시 예들에 따르면, 현재 프레임의 기간에, 다름 프레임의 가간 동안 적용하기 위한 제2 데이터 전압을 홀드 커패시터(Chold)에 홀드할 때, 제1 커패시터 및 제2 커패시터의 직렬 연결에 의한 전압 스케일링(scaling)이 없으므로, 홀드 커패시터(Chold)의 크기가 줄어들고, 따라서, 개구율을 용이하게 확보할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 유기 발광 표시 장치
110: 표시 패널
120: 스캔 구동부
130: 데이터 구동부
140: 제어부
150: 전원 공급부

Claims (19)

  1. 삭제
  2. 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀; 및
    한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고,
    상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하고,
    상기 픽셀은,
    상기 데이터 라인과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터;
    제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터;
    상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및
    상기 제1 전원과 별개인 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고,
    상기 유기 발광 다이오드의 애노드 전극은 상기 제3 노드에 접속되고, 상기 유기 발광 다이오드의 캐소드 전극은 제2 전원에 접속되고,
    리셋 구간에, 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 데이터 라인으로부터의 리셋 전압이 상기 제1 노드와 상기 제 2노드에 인가되고, 상기 리셋 전압에 의해 상기 제3 트랜지스터가 턴온되어 로우 레벨의 제1 전원이 상기 제3 노드에 인가되는, 유기 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 데이터 라인으로부터 공급된 리셋 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전하는 유기 발광 표시 장치.
  4. 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀; 및
    한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고,
    상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하고,
    상기 픽셀은,
    기준 전원과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터;
    상기 기준 전원과 별개인 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터;
    상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및
    상기 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고,
    상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속되고,
    리셋 구간에, 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 기준 전원으로부터의 기준 전압이 상기 제1 노드와 상기 제 2노드에 인가되고, 상기 기준 전압에 의해 상기 제3 트랜지스터가 턴온되어 로우 레벨의 제1 전원이 상기 제3 노드에 인가되는, 유기 발광 표시 장치.
  5. 제4항에 있어서,
    상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전하는 유기 발광 표시 장치.
  6. 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀; 및
    한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고,
    상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하고,
    상기 픽셀은,
    설정 전원과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터;
    상기 설정 전원과 별개인 제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터;
    상기 데이터 라인과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및
    상기 설정 전원 및 상기 제1 전원과 별개인 기준 전원과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고,
    상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속되고,
    리셋 구간에, 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 설정 전원으로부터의 설정 전압이 상기 제1 노드와 상기 제 2노드에 인가되고, 상기 설정 전압에 의해 상기 제3 트랜지스터가 턴온되어 로우 레벨의 제1 전원이 상기 제3 노드에 인가되는, 유기 발광 표시 장치.
  7. 제6항에 있어서,
    상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 설정 전원으로부터 공급된 설정 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전하는 유기 발광 표시 장치.
  8. 제2항, 제4항 및 제6항 중 어느 한 항에 있어서,
    상기 제2 커패시터는 상기 제5 트랜지스터가 턴 온될 때 상기 제2 데이터 전압을 충전하는 유기 발광 표시 장치.
  9. 스캔 라인, 데이터 라인, 및 전원 라인에 접속되고, 제1 데이터 전압에 기초하여 발광하는 유기 발광 다이오드를 포함하는 픽셀; 및
    한 프레임의 기간 동안 서로 다른 레벨의 전원을 상기 픽셀에 인가하는 전원 공급부를 포함하고,
    상기 픽셀은 상기 유기 발광 다이오드가 상기 한 프레임의 기간 동안 상기 제1 데이터 전압에 기초하여 발광할 때 다음 프레임의 기간 동안 적용되는 제2 데이터 전압을 홀드하고,
    상기 픽셀은,
    상기 데이터 라인과 제1 노드 사이에 접속되고, 리셋 제어 신호가 공급될 때 턴 온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 접속되고, 발광 제어 신호가 공급될 때 턴 온되는 제2 트랜지스터;
    제1 전원과 제3 노드 사이에 접속되고, 상기 제1 데이터 전압에 기초하여 상기 유기 발광 다이오드에 구동 전류를 공급하는 제3 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 접속되고, 기입 제어 신호가 공급될 때 턴 온되는 제4 트랜지스터;
    상기 제1 전원과 별개인 기준 전원과 상기 제4 노드 사이에 접속되고, 스캔 신호가 공급될 때 턴 온되는 제5 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및
    상기 데이터 라인과 상기 제4 노드 사이에 접속되는 제2 커패시터를 포함하고,
    상기 유기 발광 다이오드는 애노드 전극이 상기 제3 노드에 접속되고, 캐소드 전극이 제2 전원에 접속되고,
    리셋 구간에, 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 데이터 라인으로부터의 리셋 전압이 상기 제1 노드와 상기 제 2노드에 인가되고, 상기 리셋 전압에 의해 상기 제3 트랜지스터가 턴온되어 로우 레벨의 제1 전원이 상기 제3 노드에 인가되는, 유기 발광 표시 장치.
  10. 제9항에 있어서,
    상기 제1 커패시터는 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압, 상기 데이터 라인으로부터 공급된 리셋 전압, 상기 제1 데이터 전압, 및 상기 제3 트랜지스터의 문턱 전압을 충전하는 유기 발광 표시 장치.
  11. 제9항에 있어서,
    상기 제2 커패시터는 상기 제5 트랜지스터가 턴 온될 때 상기 기준 전원으로부터 공급된 기준 전압 및 상기 제2 데이터 전압을 충전하는 유기 발광 표시 장치.
  12. 제2항, 제4항, 제6항 및 제9항 중 어느 한 항에 있어서,
    상기 제1 내지 제5 트랜지스터는 NMOS(Negative Metal Oxide Semiconductor)로 구현되는 유기 발광 표시 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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