JP3301422B2 - ディスプレイの駆動方法及びその回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、ディスプレイの
駆動方法及びその回路に関し、詳しくは、液晶パネルや
エレクトロルミネセンス（electroluminescence）・パ
ネル（ＥＬパネル）等のディスプレイの駆動方法及びそ
の回路に関する。
駆動方法及びその回路に関し、詳しくは、液晶パネルや
エレクトロルミネセンス（electroluminescence）・パ
ネル（ＥＬパネル）等のディスプレイの駆動方法及びそ
の回路に関する。
【０００２】
【従来の技術】図７は、特開平１１−１４３４３２号公
報に開示された従来の液晶パネル１及びディスプレイの
駆動回路の電気的構成例を示すブロック図である。この
例の液晶パネル１は、薄膜トランジスタ（ＴＦＴ）をス
イッチ素子に用いたアクティブ・マトリックス駆動方式
の液晶パネルであり、行方向に所定間隔で設けられたｎ
本（ｎは正の整数）の走査電極２１〜２ｎ（ゲート線）
と列方向に所定間隔で設けられたｍ本（ｍは正の整数）
のデータ電極３１〜３ｍ（ソース線）との交点を画素と
し、各画素毎に、等価的に容量性負荷である液晶セル４
と、対応する液晶セル４を駆動するＴＦＴ５と、データ
電荷を１垂直同期期間の間蓄積するコンデンサ６とを配
列し、デジタルの映像データを構成する赤データＤＲ、
緑データＤＧ、青データＤＢに基づいて生成されたデー
タ赤信号、データ緑信号、データ青信号がデータ電極３
１〜３ｍに順次印加されると共に、走査信号が走査電極
２１〜２ｎに順次印加されることにより、文字や画像等
を表示するものである。
報に開示された従来の液晶パネル１及びディスプレイの
駆動回路の電気的構成例を示すブロック図である。この
例の液晶パネル１は、薄膜トランジスタ（ＴＦＴ）をス
イッチ素子に用いたアクティブ・マトリックス駆動方式
の液晶パネルであり、行方向に所定間隔で設けられたｎ
本（ｎは正の整数）の走査電極２１〜２ｎ（ゲート線）
と列方向に所定間隔で設けられたｍ本（ｍは正の整数）
のデータ電極３１〜３ｍ（ソース線）との交点を画素と
し、各画素毎に、等価的に容量性負荷である液晶セル４
と、対応する液晶セル４を駆動するＴＦＴ５と、データ
電荷を１垂直同期期間の間蓄積するコンデンサ６とを配
列し、デジタルの映像データを構成する赤データＤＲ、
緑データＤＧ、青データＤＢに基づいて生成されたデー
タ赤信号、データ緑信号、データ青信号がデータ電極３
１〜３ｍに順次印加されると共に、走査信号が走査電極
２１〜２ｎに順次印加されることにより、文字や画像等
を表示するものである。
【０００３】また、この例のディスプレイの駆動回路
は、ＣＭＯＳ構成の半導体集積回路からなり、コントロ
ーラ７と、データ電極駆動回路８と、走査電極駆動回路
９とから概略構成されている。コントローラ７は、デー
タ電極駆動回路８に供給するためのスタートパルスＳＰ
１及びシフトクロックＣＫ１と、走査電極駆動回路９に
供給するためのスタートパルスＳＰ２、シフトクロック
ＣＫ２及びイネーブル信号ＥＮとをそれぞれ発生する。
データ電極駆動回路８は、図示しないが、シフトレジス
タと、データレジスタと、ラッチと、レベルシフタと、
デジタル・アナログ・コンバータ（ＤＡＣ）と、複数個
のドライバとから概略構成されている。データ電極駆動
回路８は、スタートパルスＳＰ１に基づいて、シフトク
ロックＣＫ１に同期した赤データＤＲ、緑データＤＧ、
青データＤＢのシフトレジスタへの取り込みを開始し、
シフトクロックＣＫ１の立ち上がりでシフトレジスタの
出力データをデータレジスタに取り込み、ラッチに一時
保持し、レベルシフタで所定の電圧に変換し、ＤＡＣで
アナログのデータ赤信号、データ緑信号、データ青信号
に変換し、複数個のドライバで増幅及び緩衝して液晶パ
ネル１の対応するデータ電極３１〜３ｍに順次印加す
る。
は、ＣＭＯＳ構成の半導体集積回路からなり、コントロ
ーラ７と、データ電極駆動回路８と、走査電極駆動回路
９とから概略構成されている。コントローラ７は、デー
タ電極駆動回路８に供給するためのスタートパルスＳＰ
１及びシフトクロックＣＫ１と、走査電極駆動回路９に
供給するためのスタートパルスＳＰ２、シフトクロック
ＣＫ２及びイネーブル信号ＥＮとをそれぞれ発生する。
データ電極駆動回路８は、図示しないが、シフトレジス
タと、データレジスタと、ラッチと、レベルシフタと、
デジタル・アナログ・コンバータ（ＤＡＣ）と、複数個
のドライバとから概略構成されている。データ電極駆動
回路８は、スタートパルスＳＰ１に基づいて、シフトク
ロックＣＫ１に同期した赤データＤＲ、緑データＤＧ、
青データＤＢのシフトレジスタへの取り込みを開始し、
シフトクロックＣＫ１の立ち上がりでシフトレジスタの
出力データをデータレジスタに取り込み、ラッチに一時
保持し、レベルシフタで所定の電圧に変換し、ＤＡＣで
アナログのデータ赤信号、データ緑信号、データ青信号
に変換し、複数個のドライバで増幅及び緩衝して液晶パ
ネル１の対応するデータ電極３１〜３ｍに順次印加す
る。
【０００４】走査電極駆動回路９は、図８に示すよう
に、シフトレジスタ１０と、ナンドゲート１１１〜１１
ｎと、ドライバ１２１〜１２ｎとから概略構成されてい
る。シフトレジスタ１０は、ｎ個のディレイ・フリップ
フロップ（ＤＦＦ）で構成されたシリアルイン・パラレ
ルアウト型のシフトレジスタであり、電源電圧ＶＣ Ｃに
基づいてシフトクロックＣＫ２に同期してスタートパル
スＳＰ２をシフトするシフト動作を行うと共に、ｎビッ
トのパラレルのデータの各ビットをナンドゲート１１１
〜１１ｎのそれぞれの第２の入力端に供給する。ナンド
ゲート１１１〜１１ｎは、コントローラ７からそれぞれ
の第１の入力端に供給されるイネーブル信号ＥＮが"Ｈ"
レベルの時、シフトレジスタ１０から供給されるｎビッ
トのパラレルのデータの各ビットを反転して対応するド
ライバ１２１〜１２ｎに供給する。ドライバ１２１〜１
２ｎは、対応するナンドゲート１１１〜１１ｎから反転
して供給されるｎビットのパラレルのデータの各ビット
を増幅及び緩衝してｎ個の走査信号として、液晶パネル
１の対応する走査電極２１〜２ｎに順次印加する。
に、シフトレジスタ１０と、ナンドゲート１１１〜１１
ｎと、ドライバ１２１〜１２ｎとから概略構成されてい
る。シフトレジスタ１０は、ｎ個のディレイ・フリップ
フロップ（ＤＦＦ）で構成されたシリアルイン・パラレ
ルアウト型のシフトレジスタであり、電源電圧ＶＣ Ｃに
基づいてシフトクロックＣＫ２に同期してスタートパル
スＳＰ２をシフトするシフト動作を行うと共に、ｎビッ
トのパラレルのデータの各ビットをナンドゲート１１１
〜１１ｎのそれぞれの第２の入力端に供給する。ナンド
ゲート１１１〜１１ｎは、コントローラ７からそれぞれ
の第１の入力端に供給されるイネーブル信号ＥＮが"Ｈ"
レベルの時、シフトレジスタ１０から供給されるｎビッ
トのパラレルのデータの各ビットを反転して対応するド
ライバ１２１〜１２ｎに供給する。ドライバ１２１〜１
２ｎは、対応するナンドゲート１１１〜１１ｎから反転
して供給されるｎビットのパラレルのデータの各ビット
を増幅及び緩衝してｎ個の走査信号として、液晶パネル
１の対応する走査電極２１〜２ｎに順次印加する。
【０００５】次に、上記構成のディスプレイの駆動回路
の動作の一部について説明する。まず、電源が投入され
ると、走査電極駆動回路９を構成するシフトレジスタ１
０に電源電圧ＶＣＣが印加される。この場合、走査電極
駆動回路９におけるラッチアップを回避するために、コ
ントローラ７は、電源投入後から電源電圧ＶＣＣが安定
状態となる一定時間が経過するまで各種制御パルスを出
力しないようにパワーオンリセットをかけている。ここ
で、ラッチアップとは、ＣＭＯＳ構成の半導体集積回路
において、電源電圧を下げない限り、電源端子から接地
端子まで電流が流れ続ける現象をいう。走査電極駆動回
路９においてラッチアップが発生する理由について説明
する。電源投入直後では、シフトレジスタ１０の出力デ
ータが不定であるため、そのような不定な出力データを
そのままドライバ１２１〜１２ｎに供給すると、最悪の
場合、すなわち、シフトレジスタ１０のすべての出力デ
ータが異なっていると、通常動作時の数倍であってドラ
イバ１２１〜１２ｎの電流供給能力を越える不定な過渡
電流がすべてのドライバ１２１〜１２ｎに流れることに
なり、大きな電圧降下が生じてラッチアップが発生する
のである。
の動作の一部について説明する。まず、電源が投入され
ると、走査電極駆動回路９を構成するシフトレジスタ１
０に電源電圧ＶＣＣが印加される。この場合、走査電極
駆動回路９におけるラッチアップを回避するために、コ
ントローラ７は、電源投入後から電源電圧ＶＣＣが安定
状態となる一定時間が経過するまで各種制御パルスを出
力しないようにパワーオンリセットをかけている。ここ
で、ラッチアップとは、ＣＭＯＳ構成の半導体集積回路
において、電源電圧を下げない限り、電源端子から接地
端子まで電流が流れ続ける現象をいう。走査電極駆動回
路９においてラッチアップが発生する理由について説明
する。電源投入直後では、シフトレジスタ１０の出力デ
ータが不定であるため、そのような不定な出力データを
そのままドライバ１２１〜１２ｎに供給すると、最悪の
場合、すなわち、シフトレジスタ１０のすべての出力デ
ータが異なっていると、通常動作時の数倍であってドラ
イバ１２１〜１２ｎの電流供給能力を越える不定な過渡
電流がすべてのドライバ１２１〜１２ｎに流れることに
なり、大きな電圧降下が生じてラッチアップが発生する
のである。
【０００６】そして、その一定時間が経過してパワーオ
ンリセットが解除された後、コントローラ７は、１垂直
同期周期のスタートパルスＳＰ２及び１水平同期周期の
シフトクロックＣＫ２をシフトレジスタ１０に供給する
と共に、"Ｌ"レベルのイネーブル信号ＥＮをナンドゲー
ト１１１〜１１ｎのそれぞれの第１の入力端に供給す
る。これにより、シフトレジスタ１０は、通常のシフト
動作を開始するが、イネーブル信号ＥＮが"Ｌ"レベルで
あるので、シフトレジスタ１０から出力されるｎビット
のパラレルのデータの各ビットがどのような状態であっ
ても、ナンドゲート１１１〜１１ｎのすべての出力
は、"Ｈ"レベルのままである。
ンリセットが解除された後、コントローラ７は、１垂直
同期周期のスタートパルスＳＰ２及び１水平同期周期の
シフトクロックＣＫ２をシフトレジスタ１０に供給する
と共に、"Ｌ"レベルのイネーブル信号ＥＮをナンドゲー
ト１１１〜１１ｎのそれぞれの第１の入力端に供給す
る。これにより、シフトレジスタ１０は、通常のシフト
動作を開始するが、イネーブル信号ＥＮが"Ｌ"レベルで
あるので、シフトレジスタ１０から出力されるｎビット
のパラレルのデータの各ビットがどのような状態であっ
ても、ナンドゲート１１１〜１１ｎのすべての出力
は、"Ｈ"レベルのままである。
【０００７】次に、シフトレジスタ１０が通常のシフト
動作を開始してから液晶パネル１の表示領域の少なくと
も１垂直同期周期だけ経過した後、コントローラ７は、
イネーブル信号ＥＮを"Ｈ"レベルとする。これにより、
ナンドゲート１１１〜１１ｎは、シフトレジスタ１０か
ら供給されるｎビットのパラレルのデータの各ビットを
反転して出力することが可能となるので、次のスタート
パルスＳＰ２がコントローラ７から供給されると、ドラ
イバ１２１〜１２ｎは、対応するナンドゲート１１１〜
１１ｎから反転して供給されるｎビットのパラレルのデ
ータの各ビットを増幅及び緩衝してｎ個の走査信号とし
て、液晶パネル１の対応する走査電極２ １〜２ｎに順次
印加する。
動作を開始してから液晶パネル１の表示領域の少なくと
も１垂直同期周期だけ経過した後、コントローラ７は、
イネーブル信号ＥＮを"Ｈ"レベルとする。これにより、
ナンドゲート１１１〜１１ｎは、シフトレジスタ１０か
ら供給されるｎビットのパラレルのデータの各ビットを
反転して出力することが可能となるので、次のスタート
パルスＳＰ２がコントローラ７から供給されると、ドラ
イバ１２１〜１２ｎは、対応するナンドゲート１１１〜
１１ｎから反転して供給されるｎビットのパラレルのデ
ータの各ビットを増幅及び緩衝してｎ個の走査信号とし
て、液晶パネル１の対応する走査電極２ １〜２ｎに順次
印加する。
【０００８】このように、この例の構成によれば、コン
トローラ７のパワーオンリセットが解除された直後にお
けるシフトレジスタ１０の不定な出力データが一掃され
るまでは、シフトレジスタ１０の出力データがドライバ
１２１〜１２ｎに転送されないので、ドライバ１２１〜
１２ｎの不定な過渡電流の発生を防止して定常値の電流
とすることができ、ラッチアップの発生を完全に防止す
ることができる。
トローラ７のパワーオンリセットが解除された直後にお
けるシフトレジスタ１０の不定な出力データが一掃され
るまでは、シフトレジスタ１０の出力データがドライバ
１２１〜１２ｎに転送されないので、ドライバ１２１〜
１２ｎの不定な過渡電流の発生を防止して定常値の電流
とすることができ、ラッチアップの発生を完全に防止す
ることができる。
【０００９】
【発明が解決しようとする課題】ところで、上記した従
来のディスプレイの駆動回路においては、シフトレジス
タ１０が通常のシフト動作を開始してから液晶パネル１
の表示領域の少なくとも１垂直同期周期の間は、１水平
同期周期のシフトクロックＣＫ２をシフトレジスタ１０
に供給することにより、電源投入直後のシフトレジスタ
１０の不定な出力データを一掃してシフトレジスタ１０
を初期化している。このようなシフトレジスタ１０の初
期化では、液晶パネル１の表示領域の少なくとも１垂直
同期周期の間は、走査信号が液晶パネル１のすべての走
査電極２１〜２ｎに印加されないので、長い間、液晶パ
ネル１に文字や画像等を表示することができないという
欠点があった。
来のディスプレイの駆動回路においては、シフトレジス
タ１０が通常のシフト動作を開始してから液晶パネル１
の表示領域の少なくとも１垂直同期周期の間は、１水平
同期周期のシフトクロックＣＫ２をシフトレジスタ１０
に供給することにより、電源投入直後のシフトレジスタ
１０の不定な出力データを一掃してシフトレジスタ１０
を初期化している。このようなシフトレジスタ１０の初
期化では、液晶パネル１の表示領域の少なくとも１垂直
同期周期の間は、走査信号が液晶パネル１のすべての走
査電極２１〜２ｎに印加されないので、長い間、液晶パ
ネル１に文字や画像等を表示することができないという
欠点があった。
【００１０】この発明は、上述の事情に鑑みてなされた
もので、電源投入後直ちにディスプレイに文字や画像等
を表示することができるディスプレイの駆動方法及びそ
の回路を提供することを目的としている。
もので、電源投入後直ちにディスプレイに文字や画像等
を表示することができるディスプレイの駆動方法及びそ
の回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、行方向に所定間隔で設けら
れたｎ本（ｎは正の整数）の走査電極と列方向に所定間
隔で設けられたｍ本（ｍは正の整数）の信号電極との各
交点に（ｎ×ｍ）個の画素が配列されたディスプレイ
の、上記ｎ本の走査電極に１水平同期周期の第１のシフ
トクロックに同期してスタートパルスをシフトするシフ
トレジスタのｎビットのパラレルの出力データの各ビッ
トをｎ個のドライバを介して印加すると共に、上記ｍ本
の信号電極にｍ個のデータ信号を印加して上記ディスプ
レイを駆動するディスプレイの駆動方法に係り、電源投
入後、上記１水平同期周期より短い周期の第２のシフト
クロックを、少なくともｎ周期分、上記第１のシフトク
ロックに代えて上記シフトレジスタに供給すると共に、
少なくとも上記ｎ周期分に相当する期間、上記シフトレ
ジスタの出力データの各ビットの上記ｎ個のドライバへ
の転送を停止することを特徴としている。
に、請求項１記載の発明は、行方向に所定間隔で設けら
れたｎ本（ｎは正の整数）の走査電極と列方向に所定間
隔で設けられたｍ本（ｍは正の整数）の信号電極との各
交点に（ｎ×ｍ）個の画素が配列されたディスプレイ
の、上記ｎ本の走査電極に１水平同期周期の第１のシフ
トクロックに同期してスタートパルスをシフトするシフ
トレジスタのｎビットのパラレルの出力データの各ビッ
トをｎ個のドライバを介して印加すると共に、上記ｍ本
の信号電極にｍ個のデータ信号を印加して上記ディスプ
レイを駆動するディスプレイの駆動方法に係り、電源投
入後、上記１水平同期周期より短い周期の第２のシフト
クロックを、少なくともｎ周期分、上記第１のシフトク
ロックに代えて上記シフトレジスタに供給すると共に、
少なくとも上記ｎ周期分に相当する期間、上記シフトレ
ジスタの出力データの各ビットの上記ｎ個のドライバへ
の転送を停止することを特徴としている。
【００１２】また、請求項２記載の発明は、行方向に所
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極の同一の走査電極
の両端にそれぞれ１水平同期周期の第１のシフトクロッ
クに同期して同一のスタートパルスをシフトする２個の
シフトレジスタのそれぞれのｎビットのパラレルの出力
データの対応するビットをそれぞれｎ個のドライバの対
応するドライバを介して同時に印加すると共に、上記ｍ
本の信号電極にｍ個のデータ信号を印加して上記ディス
プレイを駆動するディスプレイの駆動方法に係り、電源
投入後、上記１水平同期周期より短い周期の第２のシフ
トクロックを、少なくともｎ周期分、上記第１のシフト
クロックに代えて上記２個のシフトレジスタに同時に供
給すると共に、少なくとも上記ｎ周期分に相当する期
間、上記２個のシフトレジスタのそれぞれの出力データ
の各ビットのそれぞれ対応するｎ個のドライバへの転送
を停止することを特徴としている。
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極の同一の走査電極
の両端にそれぞれ１水平同期周期の第１のシフトクロッ
クに同期して同一のスタートパルスをシフトする２個の
シフトレジスタのそれぞれのｎビットのパラレルの出力
データの対応するビットをそれぞれｎ個のドライバの対
応するドライバを介して同時に印加すると共に、上記ｍ
本の信号電極にｍ個のデータ信号を印加して上記ディス
プレイを駆動するディスプレイの駆動方法に係り、電源
投入後、上記１水平同期周期より短い周期の第２のシフ
トクロックを、少なくともｎ周期分、上記第１のシフト
クロックに代えて上記２個のシフトレジスタに同時に供
給すると共に、少なくとも上記ｎ周期分に相当する期
間、上記２個のシフトレジスタのそれぞれの出力データ
の各ビットのそれぞれ対応するｎ個のドライバへの転送
を停止することを特徴としている。
【００１３】また、請求項３記載の発明は、請求項１記
載のディスプレイの駆動方法に係り、上記シフトレジス
タの出力データの各ビットの上記ｎ個のドライバへの転
送を停止することにより、上記ｎ個のドライバのいずれ
もをオフ電圧出力状態又はオン電圧出力状態のいずれか
とすることを特徴としている。
載のディスプレイの駆動方法に係り、上記シフトレジス
タの出力データの各ビットの上記ｎ個のドライバへの転
送を停止することにより、上記ｎ個のドライバのいずれ
もをオフ電圧出力状態又はオン電圧出力状態のいずれか
とすることを特徴としている。
【００１４】また、請求項４記載の発明は、請求項２記
載のディスプレイの駆動方法に係り、上記２個のシフト
レジスタのそれぞれの出力データの各ビットのそれぞれ
対応するｎ個のドライバへの転送を停止することによ
り、２ｎ個のドライバのいずれもをオフ電圧出力状態又
はオン電圧出力状態のいずれかとすることを特徴として
いる。
載のディスプレイの駆動方法に係り、上記２個のシフト
レジスタのそれぞれの出力データの各ビットのそれぞれ
対応するｎ個のドライバへの転送を停止することによ
り、２ｎ個のドライバのいずれもをオフ電圧出力状態又
はオン電圧出力状態のいずれかとすることを特徴として
いる。
【００１５】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載のディスプレイの駆動方法に係
り、上記第２のシフトクロックの周期は、１μｓである
ことを特徴としている。
至４のいずれか１に記載のディスプレイの駆動方法に係
り、上記第２のシフトクロックの周期は、１μｓである
ことを特徴としている。
【００１６】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載のディスプレイの駆動方法に係
り、上記ディスプレイは、液晶パネル又はエレクトロル
ミネセンス・パネルであることを特徴としている。
至５のいずれか１に記載のディスプレイの駆動方法に係
り、上記ディスプレイは、液晶パネル又はエレクトロル
ミネセンス・パネルであることを特徴としている。
【００１７】また、請求項７記載の発明は、行方向に所
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極にｎ個の走査信号
を印加すると共に、上記ｍ本の信号電極にｍ個のデータ
信号を印加して上記ディスプレイを駆動するディスプレ
イの駆動回路に係り、１水平同期周期の第１のシフトク
ロックを発生する第１のシフトクロック発生回路と、上
記１水平同期周期より短い周期の第２のシフトクロック
を発生する第２のシフトクロック発生回路と、上記第１
又は第２のシフトクロックに同期してスタートパルスを
シフトしてｎビットのパラレルの出力データを出力する
シフトレジスタと、電源投入後、少なくとも上記第２の
シフトクロックのｎ周期分に相当する所定期間、ノンア
クティブ状態となるイネーブル信号を発生するイネーブ
ル信号発生回路と、上記シフトレジスタの出力データの
ｎ個のビットが供給され、上記イネーブル信号がアクテ
ィブ状態である時、上記シフトレジスタの出力データの
ｎ個のビットを出力し、上記イネーブル信号がノンアク
ティブ状態である時、上記シフトレジスタの出力データ
のｎ個のビットを出力しないｎ個のゲート回路と、上記
ｎ個のゲート回路を介して供給される上記シフトレジス
タの出力データの各ビットを増幅及び緩衝して上記ｎ個
の走査信号として出力するｎ個のドライバと、上記イネ
ーブル信号がノンアクティブ状態である時、上記第２の
シフトクロックを上記シフトレジスタに供給し、上記所
定期間経過後、上記第１のシフトクロックを上記シフト
レジスタに供給するシフトクロック切換回路とを備えて
なることを特徴としている。
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極にｎ個の走査信号
を印加すると共に、上記ｍ本の信号電極にｍ個のデータ
信号を印加して上記ディスプレイを駆動するディスプレ
イの駆動回路に係り、１水平同期周期の第１のシフトク
ロックを発生する第１のシフトクロック発生回路と、上
記１水平同期周期より短い周期の第２のシフトクロック
を発生する第２のシフトクロック発生回路と、上記第１
又は第２のシフトクロックに同期してスタートパルスを
シフトしてｎビットのパラレルの出力データを出力する
シフトレジスタと、電源投入後、少なくとも上記第２の
シフトクロックのｎ周期分に相当する所定期間、ノンア
クティブ状態となるイネーブル信号を発生するイネーブ
ル信号発生回路と、上記シフトレジスタの出力データの
ｎ個のビットが供給され、上記イネーブル信号がアクテ
ィブ状態である時、上記シフトレジスタの出力データの
ｎ個のビットを出力し、上記イネーブル信号がノンアク
ティブ状態である時、上記シフトレジスタの出力データ
のｎ個のビットを出力しないｎ個のゲート回路と、上記
ｎ個のゲート回路を介して供給される上記シフトレジス
タの出力データの各ビットを増幅及び緩衝して上記ｎ個
の走査信号として出力するｎ個のドライバと、上記イネ
ーブル信号がノンアクティブ状態である時、上記第２の
シフトクロックを上記シフトレジスタに供給し、上記所
定期間経過後、上記第１のシフトクロックを上記シフト
レジスタに供給するシフトクロック切換回路とを備えて
なることを特徴としている。
【００１８】また、請求項８記載の発明は、行方向に所
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極の同一の走査電極
の両端にそれぞれｎ個の走査信号の対応する走査信号を
同時に印加すると共に、上記ｍ本の信号電極にｍ個のデ
ータ信号を印加して上記ディスプレイを駆動するディス
プレイの駆動回路に係り、１水平同期周期の第１のシフ
トクロックを発生する第１のシフトクロック発生回路
と、上記１水平同期周期より短い周期の第２のシフトク
ロックを発生する第２のシフトクロック発生回路と、上
記第１又は第２のシフトクロックに同期して同一のスタ
ートパルスをシフトしてそれぞれｎビットのパラレルの
出力データを出力する第１及び第２のシフトレジスタ
と、電源投入後、少なくとも上記第２のシフトクロック
のｎ周期分に相当する所定期間、ノンアクティブ状態と
なるイネーブル信号を発生するイネーブル信号発生回路
と、上記第１及び第２のシフトレジスタに対応してｎ個
ずつ設けられ、対応するシフトレジスタの出力データの
それぞれｎ個のビットが供給され、上記イネーブル信号
がアクティブ状態である時、対応するシフトレジスタの
出力データのｎ個のビットを出力し、上記イネーブル信
号がノンアクティブ状態である時、対応するシフトレジ
スタの出力データのｎ個のビットを出力しない２ｎ個の
ゲート回路と、上記２ｎ個のゲート回路に対応して設け
られ、対応するゲート回路を介して供給される対応する
シフトレジスタの出力データの対応するビットを増幅及
び緩衝して対応する走査信号として出力する２ｎ個のド
ライバと、上記イネーブル信号がノンアクティブ状態で
ある時、上記第２のシフトクロックを上記第１及び第２
のシフトレジスタに同時に供給し、上記所定期間経過
後、上記第１のシフトクロックを上記第１及び第２のシ
フトレジスタに同時に供給するシフトクロック切換回路
とを備えてなることを特徴としている。
定間隔で設けられたｎ本（ｎは正の整数）の走査電極と
列方向に所定間隔で設けられたｍ本（ｍは正の整数）の
信号電極との各交点に（ｎ×ｍ）個の画素が配列された
ディスプレイの、上記ｎ本の走査電極の同一の走査電極
の両端にそれぞれｎ個の走査信号の対応する走査信号を
同時に印加すると共に、上記ｍ本の信号電極にｍ個のデ
ータ信号を印加して上記ディスプレイを駆動するディス
プレイの駆動回路に係り、１水平同期周期の第１のシフ
トクロックを発生する第１のシフトクロック発生回路
と、上記１水平同期周期より短い周期の第２のシフトク
ロックを発生する第２のシフトクロック発生回路と、上
記第１又は第２のシフトクロックに同期して同一のスタ
ートパルスをシフトしてそれぞれｎビットのパラレルの
出力データを出力する第１及び第２のシフトレジスタ
と、電源投入後、少なくとも上記第２のシフトクロック
のｎ周期分に相当する所定期間、ノンアクティブ状態と
なるイネーブル信号を発生するイネーブル信号発生回路
と、上記第１及び第２のシフトレジスタに対応してｎ個
ずつ設けられ、対応するシフトレジスタの出力データの
それぞれｎ個のビットが供給され、上記イネーブル信号
がアクティブ状態である時、対応するシフトレジスタの
出力データのｎ個のビットを出力し、上記イネーブル信
号がノンアクティブ状態である時、対応するシフトレジ
スタの出力データのｎ個のビットを出力しない２ｎ個の
ゲート回路と、上記２ｎ個のゲート回路に対応して設け
られ、対応するゲート回路を介して供給される対応する
シフトレジスタの出力データの対応するビットを増幅及
び緩衝して対応する走査信号として出力する２ｎ個のド
ライバと、上記イネーブル信号がノンアクティブ状態で
ある時、上記第２のシフトクロックを上記第１及び第２
のシフトレジスタに同時に供給し、上記所定期間経過
後、上記第１のシフトクロックを上記第１及び第２のシ
フトレジスタに同時に供給するシフトクロック切換回路
とを備えてなることを特徴としている。
【００１９】また、請求項９記載の発明は、請求項７記
載のディスプレイの駆動回路に係り、上記ｎ個のドライ
バは、上記イネーブル信号がノンアクティブ状態であ
り、上記ｎ個のゲート回路が上記シフトレジスタの出力
データのｎ個のビットを出力しない時、いずれもオフ電
圧出力状態又はオン電圧出力状態のいずれかとなること
を特徴としている。
載のディスプレイの駆動回路に係り、上記ｎ個のドライ
バは、上記イネーブル信号がノンアクティブ状態であ
り、上記ｎ個のゲート回路が上記シフトレジスタの出力
データのｎ個のビットを出力しない時、いずれもオフ電
圧出力状態又はオン電圧出力状態のいずれかとなること
を特徴としている。
【００２０】また、請求項１０記載の発明は、請求項８
記載のディスプレイの駆動回路に係り、上記２ｎ個のド
ライバは、上記イネーブル信号がノンアクティブ状態で
あり、対応するゲート回路が対応するシフトレジスタの
出力データの対応するビットを出力しない時、いずれも
オフ電圧出力状態又はオン電圧出力状態のいずれかとな
ることを特徴としている。
記載のディスプレイの駆動回路に係り、上記２ｎ個のド
ライバは、上記イネーブル信号がノンアクティブ状態で
あり、対応するゲート回路が対応するシフトレジスタの
出力データの対応するビットを出力しない時、いずれも
オフ電圧出力状態又はオン電圧出力状態のいずれかとな
ることを特徴としている。
【００２１】また、請求項１１記載の発明は、請求項７
乃至１０のいずれか１に記載のディスプレイの駆動回路
に係り、上記イネーブル信号発生回路は、電源投入時の
電源電圧の立ち上がりエッジを波形整形してクリア信号
として出力するクリア回路と、上記クリア信号と上記イ
ネーブル信号との論理積をカウンタイネーブル信号とし
て出力するアンドゲートと、上記クリア信号が立ち上が
る際にクリアされ、カウンタイネーブル信号によって動
作可能となり、上記第２のシフトクロックの立ち上がり
でカウントアップしてそのカウントデータを出力するカ
ウンタと、上記クリア信号が立ち上がる際にクリアさ
れ、上記カウントデータと、予め設定された上記所定期
間に対応した設定データとを比較し、一致した場合に上
記イネーブル信号を出力する比較器とを備えてなること
を特徴としている。
乃至１０のいずれか１に記載のディスプレイの駆動回路
に係り、上記イネーブル信号発生回路は、電源投入時の
電源電圧の立ち上がりエッジを波形整形してクリア信号
として出力するクリア回路と、上記クリア信号と上記イ
ネーブル信号との論理積をカウンタイネーブル信号とし
て出力するアンドゲートと、上記クリア信号が立ち上が
る際にクリアされ、カウンタイネーブル信号によって動
作可能となり、上記第２のシフトクロックの立ち上がり
でカウントアップしてそのカウントデータを出力するカ
ウンタと、上記クリア信号が立ち上がる際にクリアさ
れ、上記カウントデータと、予め設定された上記所定期
間に対応した設定データとを比較し、一致した場合に上
記イネーブル信号を出力する比較器とを備えてなること
を特徴としている。
【００２２】また、請求項１２記載の発明は、請求項７
乃至１１のいずれか１に記載のディスプレイの駆動回路
に係り、上記ゲート回路は、ノアゲート、ナンドゲー
ト、あるいはスリーステイト・バッファであることを特
徴としている。
乃至１１のいずれか１に記載のディスプレイの駆動回路
に係り、上記ゲート回路は、ノアゲート、ナンドゲー
ト、あるいはスリーステイト・バッファであることを特
徴としている。
【００２３】また、請求項１３記載の発明は、請求項７
乃至１２のいずれか１に記載のディスプレイの駆動回路
に係り、上記第２のシフトクロックの周期は、１μｓで
あることを特徴としている。
乃至１２のいずれか１に記載のディスプレイの駆動回路
に係り、上記第２のシフトクロックの周期は、１μｓで
あることを特徴としている。
【００２４】また、請求項１４記載の発明は、請求項７
乃至１３のいずれか１に記載のディスプレイの駆動回路
に係り、上記ディスプレイは、液晶パネル又はエレクト
ロルミネセンス・パネルであることを特徴としている。
乃至１３のいずれか１に記載のディスプレイの駆動回路
に係り、上記ディスプレイは、液晶パネル又はエレクト
ロルミネセンス・パネルであることを特徴としている。
【００２５】
【作用】この発明の構成によれば、電源投入後直ちにデ
ィスプレイに文字や画像等を表示することができる。
ィスプレイに文字や画像等を表示することができる。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である液
晶パネル２１及びディスプレイの駆動回路の電気的構成
を示すブロック図である。この例の液晶パネル２１は、
１８インチ以上の大画面の液晶パネルであり、表示面積
が広いことに伴ってデータ電極２、走査電極３、液晶セ
ル４、ＴＦＴ５及びコンデンサ６が多数個設けられてい
ると共に、図中左右両側に同一構成及び同一機能を有す
る２個の走査電極駆動回路２４１及び２４２が接続可能
に構成されている他はその構成及び機能は液晶パネル１
と略同様である。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である液
晶パネル２１及びディスプレイの駆動回路の電気的構成
を示すブロック図である。この例の液晶パネル２１は、
１８インチ以上の大画面の液晶パネルであり、表示面積
が広いことに伴ってデータ電極２、走査電極３、液晶セ
ル４、ＴＦＴ５及びコンデンサ６が多数個設けられてい
ると共に、図中左右両側に同一構成及び同一機能を有す
る２個の走査電極駆動回路２４１及び２４２が接続可能
に構成されている他はその構成及び機能は液晶パネル１
と略同様である。
【００２７】また、この例のディスプレイの駆動回路
は、ＣＭＯＳ構成の半導体集積回路からなり、コントロ
ーラ２２と、データ電極駆動回路２３と、走査電極駆動
回路２４１及び２４２とから概略構成されている。コン
トローラ２２は、図２に示すように、データ電極駆動回
路２３に供給するためのスタートパルスＳＰ１を発生す
るスタートパルス発生回路３１と、データ電極駆動回路
２３に供給するためのシフトクロックＣＫ１を発生する
シフトクロック発生回路３２と、走査電極駆動回路２４
１及び２４２に供給するための１垂直同期周期のスター
トパルスＳＰ２を発生するスタートパルス発生回路３３
と、通常動作時の走査電極駆動回路２４１及び２４２が
用いる１水平同期周期（約６３．５μｓ）のシフトクロ
ックＣＫＮ２を発生するシフトクロック発生回路３４
と、電源投入直後の初期動作時の走査電極駆動回路２４
１及び２４２が用いる、シフトクロックＣＫＮ２の周期
より短い周期（例えば、１μｓ）のシフトクロックＣＫ
Ｉ２を発生するシフトクロック発生回路３５と、走査電
極駆動回路２４１及び２４２に供給するためのイネーブ
ル信号ＥＮを発生するイネーブル信号発生回路３６と、
インバータ３７と、アンドゲート３８及び３９と、オア
ゲート４０とから概略構成されている。
は、ＣＭＯＳ構成の半導体集積回路からなり、コントロ
ーラ２２と、データ電極駆動回路２３と、走査電極駆動
回路２４１及び２４２とから概略構成されている。コン
トローラ２２は、図２に示すように、データ電極駆動回
路２３に供給するためのスタートパルスＳＰ１を発生す
るスタートパルス発生回路３１と、データ電極駆動回路
２３に供給するためのシフトクロックＣＫ１を発生する
シフトクロック発生回路３２と、走査電極駆動回路２４
１及び２４２に供給するための１垂直同期周期のスター
トパルスＳＰ２を発生するスタートパルス発生回路３３
と、通常動作時の走査電極駆動回路２４１及び２４２が
用いる１水平同期周期（約６３．５μｓ）のシフトクロ
ックＣＫＮ２を発生するシフトクロック発生回路３４
と、電源投入直後の初期動作時の走査電極駆動回路２４
１及び２４２が用いる、シフトクロックＣＫＮ２の周期
より短い周期（例えば、１μｓ）のシフトクロックＣＫ
Ｉ２を発生するシフトクロック発生回路３５と、走査電
極駆動回路２４１及び２４２に供給するためのイネーブ
ル信号ＥＮを発生するイネーブル信号発生回路３６と、
インバータ３７と、アンドゲート３８及び３９と、オア
ゲート４０とから概略構成されている。
【００２８】ここで、図３にイネーブル信号発生回路３
６の電気的構成の一例のブロック図を示す。この例のイ
ネーブル信号発生回路３６は、抵抗４１と、クリア回路
４２と、アンドゲート４３と、カウンタ４４と、比較器
４５と、ＤＦＦ４６とから概略構成されている。クリア
回路４２は、電源投入時に抵抗４１を介して印加される
電源電圧ＶＣＣの立ち上がりエッジを波形整形して"Ｈ"
レベルのクリア信号ＳＣＬとして出力する。アンドゲー
ト４３は、第１の入力端に供給されるクリア信号ＳＣＬ
と、第２の入力端に供給されるイネーブル信号ＥＮとの
論理積をとってその結果をカウンタイネーブル信号ＥＮ
Ｃとしてカウンタ４４に供給する。カウンタ４４は、１
２ビットの非同期カウンタであり、クリア信号ＳＣＬが
立ち上がる際にクリアされ、"Ｈ"レベルのカウンタイネ
ーブル信号ＥＮＣによって動作可能となり、シフトクロ
ックＣＫＩ２の立ち上がりでカウントアップしてそのカ
ウントデータＤＣを比較器４５の第１の入力端Ａに供給
する。
６の電気的構成の一例のブロック図を示す。この例のイ
ネーブル信号発生回路３６は、抵抗４１と、クリア回路
４２と、アンドゲート４３と、カウンタ４４と、比較器
４５と、ＤＦＦ４６とから概略構成されている。クリア
回路４２は、電源投入時に抵抗４１を介して印加される
電源電圧ＶＣＣの立ち上がりエッジを波形整形して"Ｈ"
レベルのクリア信号ＳＣＬとして出力する。アンドゲー
ト４３は、第１の入力端に供給されるクリア信号ＳＣＬ
と、第２の入力端に供給されるイネーブル信号ＥＮとの
論理積をとってその結果をカウンタイネーブル信号ＥＮ
Ｃとしてカウンタ４４に供給する。カウンタ４４は、１
２ビットの非同期カウンタであり、クリア信号ＳＣＬが
立ち上がる際にクリアされ、"Ｈ"レベルのカウンタイネ
ーブル信号ＥＮＣによって動作可能となり、シフトクロ
ックＣＫＩ２の立ち上がりでカウントアップしてそのカ
ウントデータＤＣを比較器４５の第１の入力端Ａに供給
する。
【００２９】比較器４５は、クリア信号ＳＣＬが立ち上
がる際にクリアされ、第１の入力端Ａに供給されるカウ
ントデータＤＣと、予め設定された１２ビットの設定デ
ータＤＳとを比較し、一致した場合には"Ｈ"レベルの一
致信号ＳＡをＤＦＦ４６のデータ入力端Ｄに供給する。
この場合、設定データＤＳとしては、電源投入直後に走
査電極駆動回路２４１及び２４２を構成するシフトレジ
スタ５１を初期化する必要があるため、少なくとも、ｎ
個のＤＦＦにより構成されるシフトレジスタ５１の段数
（ｎ個）、すなわち、液晶パネル２１を構成する走査電
極の本数（ｎ本）より１だけ少ない値とする。というの
は、後述するＤＦＦ４６において一致信号ＳＡをシフト
クロックＣＫＩ２の立ち上がりで保持するため、さらに
シフトクロックＣＫＩ２１個分の遅延が加わるので、結
局イネーブル信号ＥＮが"Ｈ"レベルの間にｎ個のシフト
クロックＣＫＩ２がシフトクロックＣＫ２としてシフト
レジスタ５１に供給されるからである。なお、タイミン
グのずれ等により、ｎ個のシフトクロックＣＫＩ２を供
給するだけではシフトレジスタ５１を構成するすべての
ＤＦＦが初期化されない場合もあり得るので、設定デー
タＤＳは、余裕を見て、（ｎ−１）より２又は３程度大
きい値に設定しても良い。ＤＦＦ４６は、クリア信号Ｓ
ＣＬが立ち上がる際にクリアされ、データ入力端に供給
される一致信号ＳＡをシフトクロックＣＫＩ２の立ち上
がりで保持して反転出力／Ｑをイネーブル信号ＥＮとし
て出力する。
がる際にクリアされ、第１の入力端Ａに供給されるカウ
ントデータＤＣと、予め設定された１２ビットの設定デ
ータＤＳとを比較し、一致した場合には"Ｈ"レベルの一
致信号ＳＡをＤＦＦ４６のデータ入力端Ｄに供給する。
この場合、設定データＤＳとしては、電源投入直後に走
査電極駆動回路２４１及び２４２を構成するシフトレジ
スタ５１を初期化する必要があるため、少なくとも、ｎ
個のＤＦＦにより構成されるシフトレジスタ５１の段数
（ｎ個）、すなわち、液晶パネル２１を構成する走査電
極の本数（ｎ本）より１だけ少ない値とする。というの
は、後述するＤＦＦ４６において一致信号ＳＡをシフト
クロックＣＫＩ２の立ち上がりで保持するため、さらに
シフトクロックＣＫＩ２１個分の遅延が加わるので、結
局イネーブル信号ＥＮが"Ｈ"レベルの間にｎ個のシフト
クロックＣＫＩ２がシフトクロックＣＫ２としてシフト
レジスタ５１に供給されるからである。なお、タイミン
グのずれ等により、ｎ個のシフトクロックＣＫＩ２を供
給するだけではシフトレジスタ５１を構成するすべての
ＤＦＦが初期化されない場合もあり得るので、設定デー
タＤＳは、余裕を見て、（ｎ−１）より２又は３程度大
きい値に設定しても良い。ＤＦＦ４６は、クリア信号Ｓ
ＣＬが立ち上がる際にクリアされ、データ入力端に供給
される一致信号ＳＡをシフトクロックＣＫＩ２の立ち上
がりで保持して反転出力／Ｑをイネーブル信号ＥＮとし
て出力する。
【００３０】また、図２において、インバータ３７、ア
ンドゲート３８及び３９並びにオアゲート４０は、イネ
ーブル信号発生回路３６から供給されるイネーブル信号
ＥＮに基づいて、電源投入直後の初期動作時には、シフ
トクロックＣＫＩ２をシフトクロックＣＫ２として走査
電極駆動回路２４１及び２４２に供給し、通常動作時に
は、シフトクロックＣＫＮ２をシフトクロックＣＫ２と
して走査電極駆動回路２４１及び２４２に供給するシフ
トクロック切換回路を構成している。
ンドゲート３８及び３９並びにオアゲート４０は、イネ
ーブル信号発生回路３６から供給されるイネーブル信号
ＥＮに基づいて、電源投入直後の初期動作時には、シフ
トクロックＣＫＩ２をシフトクロックＣＫ２として走査
電極駆動回路２４１及び２４２に供給し、通常動作時に
は、シフトクロックＣＫＮ２をシフトクロックＣＫ２と
して走査電極駆動回路２４１及び２４２に供給するシフ
トクロック切換回路を構成している。
【００３１】また、図１に示すデータ電極駆動回路２３
は、図示しないが、シフトレジスタと、データレジスタ
と、ラッチと、レベルシフタと、ＤＡＣと、複数個のド
ライバとから概略構成されている。データ電極駆動回路
２３は、スタートパルスＳＰ１に基づいて、シフトクロ
ックＣＫ１に同期した赤データＤＲ、緑データＤＧ、青
データＤＢのシフトレジスタへの取り込みを開始し、シ
フトクロックＣＫ１の立ち上がりでシフトレジスタの出
力データをデータレジスタに取り込み、ラッチに一時保
持し、レベルシフタで所定の電圧に変換し、ＤＡＣでア
ナログのデータ赤信号、データ緑信号、データ青信号に
変換し、複数個のドライバで増幅及び緩衝して液晶パネ
ル２１の対応するデータ電極に順次印加する。
は、図示しないが、シフトレジスタと、データレジスタ
と、ラッチと、レベルシフタと、ＤＡＣと、複数個のド
ライバとから概略構成されている。データ電極駆動回路
２３は、スタートパルスＳＰ１に基づいて、シフトクロ
ックＣＫ１に同期した赤データＤＲ、緑データＤＧ、青
データＤＢのシフトレジスタへの取り込みを開始し、シ
フトクロックＣＫ１の立ち上がりでシフトレジスタの出
力データをデータレジスタに取り込み、ラッチに一時保
持し、レベルシフタで所定の電圧に変換し、ＤＡＣでア
ナログのデータ赤信号、データ緑信号、データ青信号に
変換し、複数個のドライバで増幅及び緩衝して液晶パネ
ル２１の対応するデータ電極に順次印加する。
【００３２】図１に示す走査電極駆動回路２４１及び２
４２は、同一構成及び機能を有し、図４に示すように、
シフトレジスタ５１と、ノアゲート５２１〜５２ｎと、
ドライバ５３１〜５３ｎとから概略構成されている。シ
フトレジスタ５１は、ｎ個のＤＦＦで構成されたシリア
ルイン・パラレルアウト型のシフトレジスタであり、電
源電圧ＶＣＣに基づいてシフトクロックＣＫ ２に同期し
てスタートパルスＳＰ２をシフトするシフト動作を行う
と共に、ｎビットのパラレルのデータの各ビットをノア
ゲート５２１〜５２ｎのそれぞれの第２の入力端に供給
する。ノアゲート５２１〜５２ｎは、コントローラ２２
からそれぞれの第１の入力端に供給されるイネーブル信
号ＥＮが"Ｌ"レベルの時（アクティブ状態）、シフトレ
ジスタ５１から供給されるｎビットのパラレルのデータ
の各ビットを反転して対応するドライバ５３１〜５３ｎ
に供給する。ドライバ５３１〜５３ｎは、対応するノア
ゲート５２１〜５２ｎから反転して供給されるｎビット
のパラレルのデータの各ビットを増幅及び緩衝してｎ個
の走査信号として、液晶パネル２１の対応する走査電極
２１〜２ｎに順次印加する。このように、液晶パネル２
１の左右両側に同一構成及び機能を有する２個の走査電
極駆動回路２４１及び２４２を設けて同一の走査信号を
同一の走査電極に同時に印加するように構成しているの
は、以下の理由による。すなわち、液晶パネル２１が大
画面であると、その分液晶パネル２１を構成する走査電
極の長さも長くなる。このため、従来のように、液晶パ
ネル２１の左側に設けられた走査電極駆動回路２４１か
らだけ走査信号を供給すると、走査信号の伝達に遅延が
生じ、同一の走査電極にそのゲートが接続された複数個
のＴＦＴであっても、画面の右端近傍に設けられたＴＦ
Ｔは、当該水平同期期間中にオンすることができず、当
該水平同期期間中に表示されるべき画像が表示されなく
なってしまう虞がある。そこで、液晶パネル２１の左右
両側に同一構成及び機能を有する２個の走査電極駆動回
路２４１及び２４２を設けて同一の走査信号を同一の走
査電極に同時に印加することにより、同一の走査電極に
そのゲートが接続されたすべてのＴＦＴを略同時にオン
させるようにしているのである。
４２は、同一構成及び機能を有し、図４に示すように、
シフトレジスタ５１と、ノアゲート５２１〜５２ｎと、
ドライバ５３１〜５３ｎとから概略構成されている。シ
フトレジスタ５１は、ｎ個のＤＦＦで構成されたシリア
ルイン・パラレルアウト型のシフトレジスタであり、電
源電圧ＶＣＣに基づいてシフトクロックＣＫ ２に同期し
てスタートパルスＳＰ２をシフトするシフト動作を行う
と共に、ｎビットのパラレルのデータの各ビットをノア
ゲート５２１〜５２ｎのそれぞれの第２の入力端に供給
する。ノアゲート５２１〜５２ｎは、コントローラ２２
からそれぞれの第１の入力端に供給されるイネーブル信
号ＥＮが"Ｌ"レベルの時（アクティブ状態）、シフトレ
ジスタ５１から供給されるｎビットのパラレルのデータ
の各ビットを反転して対応するドライバ５３１〜５３ｎ
に供給する。ドライバ５３１〜５３ｎは、対応するノア
ゲート５２１〜５２ｎから反転して供給されるｎビット
のパラレルのデータの各ビットを増幅及び緩衝してｎ個
の走査信号として、液晶パネル２１の対応する走査電極
２１〜２ｎに順次印加する。このように、液晶パネル２
１の左右両側に同一構成及び機能を有する２個の走査電
極駆動回路２４１及び２４２を設けて同一の走査信号を
同一の走査電極に同時に印加するように構成しているの
は、以下の理由による。すなわち、液晶パネル２１が大
画面であると、その分液晶パネル２１を構成する走査電
極の長さも長くなる。このため、従来のように、液晶パ
ネル２１の左側に設けられた走査電極駆動回路２４１か
らだけ走査信号を供給すると、走査信号の伝達に遅延が
生じ、同一の走査電極にそのゲートが接続された複数個
のＴＦＴであっても、画面の右端近傍に設けられたＴＦ
Ｔは、当該水平同期期間中にオンすることができず、当
該水平同期期間中に表示されるべき画像が表示されなく
なってしまう虞がある。そこで、液晶パネル２１の左右
両側に同一構成及び機能を有する２個の走査電極駆動回
路２４１及び２４２を設けて同一の走査信号を同一の走
査電極に同時に印加することにより、同一の走査電極に
そのゲートが接続されたすべてのＴＦＴを略同時にオン
させるようにしているのである。
【００３３】次に、上記構成のディスプレイの駆動回路
の動作の一部について、図４に示すタイミング・チャー
トを参照して説明する。まず、電源が投入されると、走
査電極駆動回路２４１及び２４２を構成するシフトレジ
スタ５１に電源電圧ＶＣＣが印加される。この場合、走
査電極駆動回路２４１及び２４２におけるラッチアップ
を回避するために、コントローラ２２は、電源投入後か
ら電源電圧ＶＣＣが安定状態となる一定時間が経過する
まで各種制御パルスを出力しないようにパワーオンリセ
ットをかけている。
の動作の一部について、図４に示すタイミング・チャー
トを参照して説明する。まず、電源が投入されると、走
査電極駆動回路２４１及び２４２を構成するシフトレジ
スタ５１に電源電圧ＶＣＣが印加される。この場合、走
査電極駆動回路２４１及び２４２におけるラッチアップ
を回避するために、コントローラ２２は、電源投入後か
ら電源電圧ＶＣＣが安定状態となる一定時間が経過する
まで各種制御パルスを出力しないようにパワーオンリセ
ットをかけている。
【００３４】そして、その一定時間が経過してパワーオ
ンリセットが解除された後、コントローラ２２におい
て、スタートパルス発生回路３１及びシフトクロック発
生回路３２は、それぞれスタートパルスＳＰ１及びシフ
トクロックＣＫ１をデータ電極駆動回路２３に供給し、
スタートパルス発生回路３３は、１垂直同期周期のスタ
ートパルスＳＰ２を走査電極駆動回路２４１及び２４２
に供給する。また、コントローラ２２において、シフト
クロック発生回路３４は、１水平同期周期のスタートパ
ルスＳＰ２を発生し、シフトクロック発生回路３５は、
例えば、１μｓの周期を有するシフトクロックＣＫＩ２
を発生する。
ンリセットが解除された後、コントローラ２２におい
て、スタートパルス発生回路３１及びシフトクロック発
生回路３２は、それぞれスタートパルスＳＰ１及びシフ
トクロックＣＫ１をデータ電極駆動回路２３に供給し、
スタートパルス発生回路３３は、１垂直同期周期のスタ
ートパルスＳＰ２を走査電極駆動回路２４１及び２４２
に供給する。また、コントローラ２２において、シフト
クロック発生回路３４は、１水平同期周期のスタートパ
ルスＳＰ２を発生し、シフトクロック発生回路３５は、
例えば、１μｓの周期を有するシフトクロックＣＫＩ２
を発生する。
【００３５】さらに、図３に示すイネーブル信号発生回
路３６において、クリア回路４２は、図５（１）に示す
ように、抵抗４１を介して印加される電源電圧ＶＣＣの
立ち上がりエッジを波形整形して"Ｈ"レベルのクリア信
号ＳＣＬとして出力する。したがって、カウンタ４４、
比較器４５及びＤＦＦ４６は、クリア信号ＳＣＬが立ち
上がる際にクリアされるので、図５（２）に示すよう
に、ＤＦＦ４６の反転出力／Ｑであるイネーブル信号Ｅ
Ｎが"Ｈ"レベルとなり（ノンアクティブ状態）、インバ
ータ３７の入力端、アンドゲート３９の第２の入力端及
び走査電極駆動回路２４１及び２４２に供給される。こ
れにより、図２に示すコントローラ２２において、イン
バータ３７、アンドゲート３８及び３９並びにオアゲー
ト４０は、イネーブル信号発生回路３６から供給され
る"Ｈ"レベルのイネーブル信号ＥＮに基づいて、シフト
クロックＣＫＩ ２をシフトクロックＣＫ２として走査電
極駆動回路２４１及び２４２に供給するので、走査電極
駆動回路２４１及び２４２を構成するそれぞれのシフト
レジスタ５１は、スタートパルスＳＰ２をシフトクロッ
クＣＫ２の立ち上がりでシフトするシフト動作を開始す
るが、イネーブル信号ＥＮが"Ｈ"レベルである（ノンア
クティブ状態）ので、それぞれのシフトレジスタ５１か
ら出力されるｎビットのパラレルのデータの各ビットが
どのような状態であっても、ノアゲート５２１〜５２ｎ
のすべての出力は、"Ｌ"レベルのままである（出力ディ
セーブル状態）。したがって、走査電極駆動回路２４１
及び２４２を構成するすべてのドライバ５３ １〜５３ｎ
は、オフ電圧出力状態となり、不定な過渡電流が流れる
ことはない。例えば、図６に示すように、液晶パネル２
１の同一の走査電極２１の両側に接続されるドライバ５
３１は、共にオフ電圧出力状態であるから、走査電極２
１には流れるとしても微小な電流が流れるに過ぎない。
これに対し、ノアゲート５２１〜５２ｎを設けない場合
には、シフトレジスタ５１から出力されるｎビットのパ
ラレルのデータの各ビットの状態が不定であるため、例
えば、図６に示すように、液晶パネル２１の同一の走査
電極２１の両側に接続されるドライバ５３１のうち、図
中左側のドライバ５３１がオフ電圧出力状態であるの
に、図中右側のドライバ５３１がオン電圧出力状態であ
ると、図中右側のオン電圧出力状態のドライバ５３１か
ら走査電極２１を介して図中左側のオフ電圧出力状態の
ドライバ５３１に通常動作時の数倍であってドライバ５
３１の電流供給能力を越える不定な過渡電流が流れ、大
きな電圧降下が生じてラッチアップが発生する。この場
合、図中右側のオン電圧出力状態のドライバ５３１が破
壊され、動作不良となってしまう。
路３６において、クリア回路４２は、図５（１）に示す
ように、抵抗４１を介して印加される電源電圧ＶＣＣの
立ち上がりエッジを波形整形して"Ｈ"レベルのクリア信
号ＳＣＬとして出力する。したがって、カウンタ４４、
比較器４５及びＤＦＦ４６は、クリア信号ＳＣＬが立ち
上がる際にクリアされるので、図５（２）に示すよう
に、ＤＦＦ４６の反転出力／Ｑであるイネーブル信号Ｅ
Ｎが"Ｈ"レベルとなり（ノンアクティブ状態）、インバ
ータ３７の入力端、アンドゲート３９の第２の入力端及
び走査電極駆動回路２４１及び２４２に供給される。こ
れにより、図２に示すコントローラ２２において、イン
バータ３７、アンドゲート３８及び３９並びにオアゲー
ト４０は、イネーブル信号発生回路３６から供給され
る"Ｈ"レベルのイネーブル信号ＥＮに基づいて、シフト
クロックＣＫＩ ２をシフトクロックＣＫ２として走査電
極駆動回路２４１及び２４２に供給するので、走査電極
駆動回路２４１及び２４２を構成するそれぞれのシフト
レジスタ５１は、スタートパルスＳＰ２をシフトクロッ
クＣＫ２の立ち上がりでシフトするシフト動作を開始す
るが、イネーブル信号ＥＮが"Ｈ"レベルである（ノンア
クティブ状態）ので、それぞれのシフトレジスタ５１か
ら出力されるｎビットのパラレルのデータの各ビットが
どのような状態であっても、ノアゲート５２１〜５２ｎ
のすべての出力は、"Ｌ"レベルのままである（出力ディ
セーブル状態）。したがって、走査電極駆動回路２４１
及び２４２を構成するすべてのドライバ５３ １〜５３ｎ
は、オフ電圧出力状態となり、不定な過渡電流が流れる
ことはない。例えば、図６に示すように、液晶パネル２
１の同一の走査電極２１の両側に接続されるドライバ５
３１は、共にオフ電圧出力状態であるから、走査電極２
１には流れるとしても微小な電流が流れるに過ぎない。
これに対し、ノアゲート５２１〜５２ｎを設けない場合
には、シフトレジスタ５１から出力されるｎビットのパ
ラレルのデータの各ビットの状態が不定であるため、例
えば、図６に示すように、液晶パネル２１の同一の走査
電極２１の両側に接続されるドライバ５３１のうち、図
中左側のドライバ５３１がオフ電圧出力状態であるの
に、図中右側のドライバ５３１がオン電圧出力状態であ
ると、図中右側のオン電圧出力状態のドライバ５３１か
ら走査電極２１を介して図中左側のオフ電圧出力状態の
ドライバ５３１に通常動作時の数倍であってドライバ５
３１の電流供給能力を越える不定な過渡電流が流れ、大
きな電圧降下が生じてラッチアップが発生する。この場
合、図中右側のオン電圧出力状態のドライバ５３１が破
壊され、動作不良となってしまう。
【００３６】一方、イネーブル信号発生回路３６におい
て、アンドゲート４３は、第１の入力端に供給される"
Ｈ"レベルのクリア信号ＳＣＬと、第２の入力端に供給
される"Ｈ"レベルのイネーブル信号ＥＮとの論理積をと
ってその結果を"Ｈ"レベルのカウンタイネーブル信号Ｅ
ＮＣとしてカウンタ４４に供給するので、カウンタ４４
は、"Ｈ"レベルのカウンタイネーブル信号ＥＮＣによっ
て動作可能となり、シフトクロック発生回路３５から供
給される１μｓの周期を有するシフトクロックＣＫＩ２
の各パルスｐの立ち上がり（図５（３）参照）でカウン
トアップしてそのカウントデータＤＣを比較器４５の第
１の入力端Ａに供給する。比較器４５は、第１の入力端
Ａに供給される１２ビットのカウントデータＤＣと、予
め設定された１２ビットの設定データＤＳ（例えば、
（ｎ−１））とを常時比較している。したがって、図５
（３）に示すように、シフトクロックＣＫＩ ２の第（ｎ
−１）番目のパルスｐｎ−１がカウンタ４４に供給され
ると、カウンタ４４がカウントデータＤＣとして（ｎ−
１）を比較器４５に供給するので、比較器４５は、一致
信号ＳＡをＤＦＦ４６のデータ入力端Ｄに供給する。こ
れにより、ＤＦＦ４６は、データ入力入力端に供給され
る一致信号ＳＡをシフトクロックＣＫＩ２の第ｎ番目の
パルスｐｎの立ち上がり（図５（３）参照）で保持して
反転出力／Ｑを"Ｌ"レベル（アクティブ状態）のイネー
ブル信号ＥＮとして出力し（図５（２）参照）、インバ
ータ３７の入力端、アンドゲート３９の第２の入力端及
び走査電極駆動回路２４１及び２４２に供給する。
て、アンドゲート４３は、第１の入力端に供給される"
Ｈ"レベルのクリア信号ＳＣＬと、第２の入力端に供給
される"Ｈ"レベルのイネーブル信号ＥＮとの論理積をと
ってその結果を"Ｈ"レベルのカウンタイネーブル信号Ｅ
ＮＣとしてカウンタ４４に供給するので、カウンタ４４
は、"Ｈ"レベルのカウンタイネーブル信号ＥＮＣによっ
て動作可能となり、シフトクロック発生回路３５から供
給される１μｓの周期を有するシフトクロックＣＫＩ２
の各パルスｐの立ち上がり（図５（３）参照）でカウン
トアップしてそのカウントデータＤＣを比較器４５の第
１の入力端Ａに供給する。比較器４５は、第１の入力端
Ａに供給される１２ビットのカウントデータＤＣと、予
め設定された１２ビットの設定データＤＳ（例えば、
（ｎ−１））とを常時比較している。したがって、図５
（３）に示すように、シフトクロックＣＫＩ ２の第（ｎ
−１）番目のパルスｐｎ−１がカウンタ４４に供給され
ると、カウンタ４４がカウントデータＤＣとして（ｎ−
１）を比較器４５に供給するので、比較器４５は、一致
信号ＳＡをＤＦＦ４６のデータ入力端Ｄに供給する。こ
れにより、ＤＦＦ４６は、データ入力入力端に供給され
る一致信号ＳＡをシフトクロックＣＫＩ２の第ｎ番目の
パルスｐｎの立ち上がり（図５（３）参照）で保持して
反転出力／Ｑを"Ｌ"レベル（アクティブ状態）のイネー
ブル信号ＥＮとして出力し（図５（２）参照）、インバ
ータ３７の入力端、アンドゲート３９の第２の入力端及
び走査電極駆動回路２４１及び２４２に供給する。
【００３７】これにより、図２に示すコントローラ２２
において、インバータ３７、アンドゲート３８及び３９
並びにオアゲート４０は、イネーブル信号発生回路３６
から供給される"Ｌ"レベルのイネーブル信号ＥＮに基づ
いて、シフトクロックＣＫＮ ２をシフトクロックＣＫ２
として走査電極駆動回路２４１及び２４２に供給するの
で、それぞれのシフトレジスタ５１は、スタートパルス
ＳＰ２をシフトクロックＣＫ２の立ち上がりでシフトす
る通常のシフト動作に移行する。一方、走査電極駆動回
路２４１及び２４２を構成するそれぞれのノアゲート５
２１〜５２ｎは、"Ｌ"レベル（アクティブ状態）のイネ
ーブル信号ＥＮが供給されたことにより、それぞれのシ
フトレジスタ５１から供給されるｎビットのパラレルの
データの各ビットを反転して出力することが可能となる
（出力イネーブル状態）。したがって、次のスタートパ
ルスＳＰ２がコントローラ２２から供給されると、走査
電極駆動回路２４１及び２４２を構成するそれぞれのド
ライバ５３１〜５３ｎは、対応するノアゲート５２１〜
５２ｎから反転して供給されるｎビットのパラレルのデ
ータの各ビットを増幅及び緩衝してｎ個の走査信号とし
て、液晶パネル２１の対応する走査電極２１〜２ｎに同
時に印加する。
において、インバータ３７、アンドゲート３８及び３９
並びにオアゲート４０は、イネーブル信号発生回路３６
から供給される"Ｌ"レベルのイネーブル信号ＥＮに基づ
いて、シフトクロックＣＫＮ ２をシフトクロックＣＫ２
として走査電極駆動回路２４１及び２４２に供給するの
で、それぞれのシフトレジスタ５１は、スタートパルス
ＳＰ２をシフトクロックＣＫ２の立ち上がりでシフトす
る通常のシフト動作に移行する。一方、走査電極駆動回
路２４１及び２４２を構成するそれぞれのノアゲート５
２１〜５２ｎは、"Ｌ"レベル（アクティブ状態）のイネ
ーブル信号ＥＮが供給されたことにより、それぞれのシ
フトレジスタ５１から供給されるｎビットのパラレルの
データの各ビットを反転して出力することが可能となる
（出力イネーブル状態）。したがって、次のスタートパ
ルスＳＰ２がコントローラ２２から供給されると、走査
電極駆動回路２４１及び２４２を構成するそれぞれのド
ライバ５３１〜５３ｎは、対応するノアゲート５２１〜
５２ｎから反転して供給されるｎビットのパラレルのデ
ータの各ビットを増幅及び緩衝してｎ個の走査信号とし
て、液晶パネル２１の対応する走査電極２１〜２ｎに同
時に印加する。
【００３８】このように、この例の構成によれば、コン
トローラ２２のパワーオンリセットが解除された直後に
おけるシフトレジスタ５１の不定な出力データが短時間
で一掃され、その間は、シフトレジスタ５１の出力デー
タがドライバ５３１〜５３ｎに転送されないので、ドラ
イバ５３１〜５３ｎの不定な過渡電流の発生を防止して
定常値の電流とすることができ、ラッチアップの発生を
完全に防止することができると共に、電源投入後直ちに
液晶パネル２１に文字や画像等を表示することができ
る。例えば、ＸＧＡ（extended graphics array）と呼
ばれる解像度が１０２４×７６８画素の液晶パネルの場
合、従来のように、液晶パネル１の表示領域の少なくと
も１垂直同期周期の間に、通常のシフト動作時に用いら
れる１水平同期周期（約６３．５μｓ）のシフトクロッ
クＣＫＮ２でシフトレジスタ５１を初期化した場合、約
１６．７ｍｓもかかってしまうが、この例では、１μｓ
の周期を有するシフトクロックＣＫＩ２でシフトレジス
タ５１を初期化するので、最短では、７６８μｓしかか
からない。
トローラ２２のパワーオンリセットが解除された直後に
おけるシフトレジスタ５１の不定な出力データが短時間
で一掃され、その間は、シフトレジスタ５１の出力デー
タがドライバ５３１〜５３ｎに転送されないので、ドラ
イバ５３１〜５３ｎの不定な過渡電流の発生を防止して
定常値の電流とすることができ、ラッチアップの発生を
完全に防止することができると共に、電源投入後直ちに
液晶パネル２１に文字や画像等を表示することができ
る。例えば、ＸＧＡ（extended graphics array）と呼
ばれる解像度が１０２４×７６８画素の液晶パネルの場
合、従来のように、液晶パネル１の表示領域の少なくと
も１垂直同期周期の間に、通常のシフト動作時に用いら
れる１水平同期周期（約６３．５μｓ）のシフトクロッ
クＣＫＮ２でシフトレジスタ５１を初期化した場合、約
１６．７ｍｓもかかってしまうが、この例では、１μｓ
の周期を有するシフトクロックＣＫＩ２でシフトレジス
タ５１を初期化するので、最短では、７６８μｓしかか
からない。
【００３９】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、この発明を１８インチ以上の大画
面であり、左右両側に同一構成及び同一機能を有する２
個の走査電極駆動回路２４１及び２４２が接続可能に構
成されている液晶パネル２１を駆動する駆動回路に適用
する例を示したが、これに限定されず、この発明は、１
８インチ未満の画面であり、片側にのみ走査電極駆動回
路が接続可能に構成されている液晶パネルを駆動する駆
動回路に適用しても良い。また、上述の実施例において
は、この発明をＴＦＴをスイッチ素子に用いたアクティ
ブ・マトリックス駆動方式の液晶パネル２１に適用する
例を示したが、これに限定されず、この発明は、どのよ
うな構成及び機能を有する液晶パネルにも適用すること
ができる。また、上述の実施例においては、この発明を
液晶パネル２１を駆動する駆動回路に適用する例を示し
たが、これに限定されず、この発明は、ＥＬパネルを駆
動する駆動回路に適用しても良い。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、この発明を１８インチ以上の大画
面であり、左右両側に同一構成及び同一機能を有する２
個の走査電極駆動回路２４１及び２４２が接続可能に構
成されている液晶パネル２１を駆動する駆動回路に適用
する例を示したが、これに限定されず、この発明は、１
８インチ未満の画面であり、片側にのみ走査電極駆動回
路が接続可能に構成されている液晶パネルを駆動する駆
動回路に適用しても良い。また、上述の実施例において
は、この発明をＴＦＴをスイッチ素子に用いたアクティ
ブ・マトリックス駆動方式の液晶パネル２１に適用する
例を示したが、これに限定されず、この発明は、どのよ
うな構成及び機能を有する液晶パネルにも適用すること
ができる。また、上述の実施例においては、この発明を
液晶パネル２１を駆動する駆動回路に適用する例を示し
たが、これに限定されず、この発明は、ＥＬパネルを駆
動する駆動回路に適用しても良い。
【００４０】また、上述の実施例においては、走査電極
駆動回路を構成するシフトレジスタ５１の後段に設ける
ゲート回路としてノアゲート５２１〜５２ｎを用いる例
を示したが、これに限定されず、イネーブル信号ＥＮ
が"Ｈ"レベルの時に高インピーダンス状態となるスリー
ステイト・バッファをゲート回路として用いても良い。
また、上述の実施例において、イネーブル信号ＥＮが
Ｌ"レベルである期間を決定する１２ビットの設定デー
タＤＳは、工場出荷時に予め固定的に設定するように構
成しても良いし、使用者が操作部やディップスイッチ等
を操作して自由に設定及び変更できるように構成しても
良い。
駆動回路を構成するシフトレジスタ５１の後段に設ける
ゲート回路としてノアゲート５２１〜５２ｎを用いる例
を示したが、これに限定されず、イネーブル信号ＥＮ
が"Ｈ"レベルの時に高インピーダンス状態となるスリー
ステイト・バッファをゲート回路として用いても良い。
また、上述の実施例において、イネーブル信号ＥＮが
Ｌ"レベルである期間を決定する１２ビットの設定デー
タＤＳは、工場出荷時に予め固定的に設定するように構
成しても良いし、使用者が操作部やディップスイッチ等
を操作して自由に設定及び変更できるように構成しても
良い。
【００４１】また、上述の実施例においては、走査電極
駆動回路２４１及び２４２は、"Ｌ"レベルのイネーブル
信号ＥＮが供給される時に出力イネーブル状態となる場
合について説明したが、これに限定されず、"Ｈ"レベル
のイネーブル信号ＥＮが供給される時に出力イネーブル
状態となるように構成しても良いことは言うまでもな
い。例えば、図３においては、ＤＦＦ４６の非反転出力
Ｑからイネーブル信号ＥＮを取り出すと共に、図２にお
いては、インバータ３７をアンドゲート３８の前段では
なく、アンドゲート３９の前段に設け、図４において
は、ノアゲート５２ １〜５２ｎに代えてナンドゲートを
設ける。この場合、走査電極駆動回路２４１及び２４２
を構成するすべてのドライバ５３１〜５３ｎは、オン電
圧出力状態となる。また、上述の実施例において、イネ
ーブル信号発生回路３６を構成するカウンタを非同期カ
ウンタとした例を示したが、これに限定されず、同期カ
ウンタとしても良い。この場合、ＤＦＦ４６を取り除
き、比較器４５から出力される一致信号ＳＡ又は一致信
号ＳＡをインバータを介した信号をイネーブル信号ＥＮ
とすると共に、設定データＤＳは、シフトレジスタ５１
の段数（ｎ個）、すなわち、液晶パネル２１を構成する
走査電極の本数（ｎ本）と同一の値ｎ、あるいは値ｎよ
り２又は３程度大きい値に設定する。
駆動回路２４１及び２４２は、"Ｌ"レベルのイネーブル
信号ＥＮが供給される時に出力イネーブル状態となる場
合について説明したが、これに限定されず、"Ｈ"レベル
のイネーブル信号ＥＮが供給される時に出力イネーブル
状態となるように構成しても良いことは言うまでもな
い。例えば、図３においては、ＤＦＦ４６の非反転出力
Ｑからイネーブル信号ＥＮを取り出すと共に、図２にお
いては、インバータ３７をアンドゲート３８の前段では
なく、アンドゲート３９の前段に設け、図４において
は、ノアゲート５２ １〜５２ｎに代えてナンドゲートを
設ける。この場合、走査電極駆動回路２４１及び２４２
を構成するすべてのドライバ５３１〜５３ｎは、オン電
圧出力状態となる。また、上述の実施例において、イネ
ーブル信号発生回路３６を構成するカウンタを非同期カ
ウンタとした例を示したが、これに限定されず、同期カ
ウンタとしても良い。この場合、ＤＦＦ４６を取り除
き、比較器４５から出力される一致信号ＳＡ又は一致信
号ＳＡをインバータを介した信号をイネーブル信号ＥＮ
とすると共に、設定データＤＳは、シフトレジスタ５１
の段数（ｎ個）、すなわち、液晶パネル２１を構成する
走査電極の本数（ｎ本）と同一の値ｎ、あるいは値ｎよ
り２又は３程度大きい値に設定する。
【００４２】
【発明の効果】以上説明したように、この発明の構成に
よれば、電源投入後、１水平同期周期より短い周期の第
２のシフトクロックを、少なくともｎ周期分、１水平同
期周期の第１のシフトクロックに代えてシフトレジスタ
に供給すると共に、少なくともｎ周期分に相当する期
間、シフトレジスタの出力データの各ビットのｎ個のド
ライバへの転送を停止するように構成したので、ｎ個の
ドライバの不定な過渡電流の発生を防止して定常値の電
流とすることができ、ラッチアップの発生を完全に防止
することができると共に、電源投入後直ちにディスプレ
イに文字や画像等を表示することができる。また、この
発明の別の構成によれば、電源投入後、１水平同期周期
より短い周期の第２のシフトクロックを、少なくともｎ
周期分、１水平同期周期の第１のシフトクロックに代え
て、それぞれ同一のスタートパルスをシフトしてそれぞ
れのｎビットのパラレルの出力データの対応するビット
をそれぞれｎ個のドライバの対応するドライバを介して
ｎ本の走査電極の同一の走査電極の両端に同時に印加す
る２個のシフトレジスタに同時に供給すると共に、少な
くともｎ周期分に相当する期間、２個のシフトレジスタ
のそれぞれの出力データの各ビットのそれぞれ対応する
ｎ個のドライバへの転送を停止するように構成したの
で、大画面のディスプレイであっても、ｎ個のドライバ
の不定な過渡電流の発生を防止して定常値の電流とする
ことができ、ラッチアップの発生を完全に防止すること
ができると共に、電源投入後直ちに文字や画像等を表示
することができる。
よれば、電源投入後、１水平同期周期より短い周期の第
２のシフトクロックを、少なくともｎ周期分、１水平同
期周期の第１のシフトクロックに代えてシフトレジスタ
に供給すると共に、少なくともｎ周期分に相当する期
間、シフトレジスタの出力データの各ビットのｎ個のド
ライバへの転送を停止するように構成したので、ｎ個の
ドライバの不定な過渡電流の発生を防止して定常値の電
流とすることができ、ラッチアップの発生を完全に防止
することができると共に、電源投入後直ちにディスプレ
イに文字や画像等を表示することができる。また、この
発明の別の構成によれば、電源投入後、１水平同期周期
より短い周期の第２のシフトクロックを、少なくともｎ
周期分、１水平同期周期の第１のシフトクロックに代え
て、それぞれ同一のスタートパルスをシフトしてそれぞ
れのｎビットのパラレルの出力データの対応するビット
をそれぞれｎ個のドライバの対応するドライバを介して
ｎ本の走査電極の同一の走査電極の両端に同時に印加す
る２個のシフトレジスタに同時に供給すると共に、少な
くともｎ周期分に相当する期間、２個のシフトレジスタ
のそれぞれの出力データの各ビットのそれぞれ対応する
ｎ個のドライバへの転送を停止するように構成したの
で、大画面のディスプレイであっても、ｎ個のドライバ
の不定な過渡電流の発生を防止して定常値の電流とする
ことができ、ラッチアップの発生を完全に防止すること
ができると共に、電源投入後直ちに文字や画像等を表示
することができる。
【図１】この発明の一実施例である液晶パネル及びディ
スプレイの駆動回路の電気的構成を示すブロック図であ
る。
スプレイの駆動回路の電気的構成を示すブロック図であ
る。
【図２】同回路を構成するコントローラの電気的構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図３】コントローラを構成するイネーブル信号発生回
路の電気的構成の一例を示すブロック図である。
路の電気的構成の一例を示すブロック図である。
【図４】同回路を構成する走査電極駆動回路の電気的構
成例を示すブロック図である。
成例を示すブロック図である。
【図５】同駆動回路の動作の一部を説明するためのタイ
ミング・チャートである。
ミング・チャートである。
【図６】同駆動回路の動作の一部を説明するための部分
ブロック図である。
ブロック図である。
【図７】従来の液晶パネル及びディスプレイの駆動回路
の電気的構成例を示すブロック図である。
の電気的構成例を示すブロック図である。
【図８】同回路を構成する走査電極駆動回路の電気的構
成例を示すブロック図である。
成例を示すブロック図である。
【符号の説明】 ２１ 液晶パネル ２２ コントローラ ２３ データ電極駆動回路 ２４１，２４２ 走査電極駆動回路 ３４ シフトクロック発生回路（第１のシフト
クロック発生回路） ３５ シフトクロック発生回路（第２のシフト
クロック発生回路） ３６ イネーブル信号発生回路 ３７ インバータ（シフトクロック切換回路） ３８，３９ アンドゲート（シフトクロック切換回
路） ４０ オアゲート（シフトクロック切換回路） ５１ シフトレジスタ ５２１〜５２ｎ ノアゲート（ゲート回路） ５３１〜５３ｎ ドライバ
クロック発生回路） ３５ シフトクロック発生回路（第２のシフト
クロック発生回路） ３６ イネーブル信号発生回路 ３７ インバータ（シフトクロック切換回路） ３８，３９ アンドゲート（シフトクロック切換回
路） ４０ オアゲート（シフトクロック切換回路） ５１ シフトレジスタ ５２１〜５２ｎ ノアゲート（ゲート回路） ５３１〜５３ｎ ドライバ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ 9/30 9/30 (56)参考文献 特開 平11−143432（ＪＰ，Ａ) 特開 平２−88（ＪＰ，Ａ) 特開 平８−304773（ＪＰ，Ａ) 特開 平１−200288（ＪＰ，Ａ) 特開 平７−219480（ＪＰ，Ａ) 特開 昭63−304228（ＪＰ，Ａ) 特開 平３−153294（ＪＰ，Ａ) 特開 平４−204993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 670 G09G 3/20 622 G02F 1/133 550 G09G 3/30 G09G 3/36 H04N 5/66 102 H04N 9/30
Claims (14)
- 【請求項１】 行方向に所定間隔で設けられたｎ本（ｎ
は正の整数）の走査電極と列方向に所定間隔で設けられ
たｍ本（ｍは正の整数）の信号電極との各交点に（ｎ×
ｍ）個の画素が配列されたディスプレイの、前記ｎ本の
走査電極に１水平同期周期の第１のシフトクロックに同
期してスタートパルスをシフトするシフトレジスタのｎ
ビットのパラレルの出力データの各ビットをｎ個のドラ
イバを介して印加すると共に、前記ｍ本の信号電極にｍ
個のデータ信号を印加して前記ディスプレイを駆動する
ディスプレイの駆動方法であって、 電源投入後、前記１水平同期周期より短い周期の第２の
シフトクロックを、少なくともｎ周期分、前記第１のシ
フトクロックに代えて前記シフトレジスタに供給すると
共に、少なくとも前記ｎ周期分に相当する期間、前記シ
フトレジスタの出力データの各ビットの前記ｎ個のドラ
イバへの転送を停止することを特徴とするディスプレイ
の駆動方法。 - 【請求項２】 行方向に所定間隔で設けられたｎ本（ｎ
は正の整数）の走査電極と列方向に所定間隔で設けられ
たｍ本（ｍは正の整数）の信号電極との各交点に（ｎ×
ｍ）個の画素が配列されたディスプレイの、前記ｎ本の
走査電極の同一の走査電極の両端にそれぞれ１水平同期
周期の第１のシフトクロックに同期して同一のスタート
パルスをシフトする２個のシフトレジスタのそれぞれの
ｎビットのパラレルの出力データの対応するビットをそ
れぞれｎ個のドライバの対応するドライバを介して同時
に印加すると共に、前記ｍ本の信号電極にｍ個のデータ
信号を印加して前記ディスプレイを駆動するディスプレ
イの駆動方法であって、 電源投入後、前記１水平同期周期より短い周期の第２の
シフトクロックを、少なくともｎ周期分、前記第１のシ
フトクロックに代えて前記２個のシフトレジスタに同時
に供給すると共に、少なくとも前記ｎ周期分に相当する
期間、前記２個のシフトレジスタのそれぞれの出力デー
タの各ビットのそれぞれ対応するｎ個のドライバへの転
送を停止することを特徴とするディスプレイの駆動方
法。 - 【請求項３】 前記シフトレジスタの出力データの各ビ
ットの前記ｎ個のドライバへの転送を停止することによ
り、前記ｎ個のドライバのいずれもをオフ電圧出力状態
又はオン電圧出力状態のいずれかとすることを特徴とす
る請求項１記載のディスプレイの駆動方法。 - 【請求項４】 前記２個のシフトレジスタのそれぞれの
出力データの各ビットのそれぞれ対応するｎ個のドライ
バへの転送を停止することにより、２ｎ個のドライバの
いずれもをオフ電圧出力状態又はオン電圧出力状態のい
ずれかとすることを特徴とする請求項２記載のディスプ
レイの駆動方法。 - 【請求項５】 前記第２のシフトクロックの周期は、１
μｓであることを特徴とする請求項１乃至４のいずれか
１に記載のディスプレイの駆動方法。 - 【請求項６】 前記ディスプレイは、液晶パネル又はエ
レクトロルミネセンス・パネルであることを特徴とする
請求項１乃至５のいずれか１に記載のディスプレイの駆
動方法。 - 【請求項７】 行方向に所定間隔で設けられたｎ本（ｎ
は正の整数）の走査電極と列方向に所定間隔で設けられ
たｍ本（ｍは正の整数）の信号電極との各交点に（ｎ×
ｍ）個の画素が配列されたディスプレイの、前記ｎ本の
走査電極にｎ個の走査信号を印加すると共に、前記ｍ本
の信号電極にｍ個のデータ信号を印加して前記ディスプ
レイを駆動するディスプレイの駆動回路であって、 １水平同期周期の第１のシフトクロックを発生する第１
のシフトクロック発生回路と、 前記１水平同期周期より短い周期の第２のシフトクロッ
クを発生する第２のシフトクロック発生回路と、 前記第１又は第２のシフトクロックに同期してスタート
パルスをシフトしてｎビットのパラレルの出力データを
出力するシフトレジスタと、 電源投入後、少なくとも前記第２のシフトクロックのｎ
周期分に相当する所定期間、ノンアクティブ状態となる
イネーブル信号を発生するイネーブル信号発生回路と、 前記シフトレジスタの出力データのｎ個のビットが供給
され、前記イネーブル信号がアクティブ状態である時、
前記シフトレジスタの出力データのｎ個のビットを出力
し、前記イネーブル信号がノンアクティブ状態である
時、前記シフトレジスタの出力データのｎ個のビットを
出力しないｎ個のゲート回路と、 前記ｎ個のゲート回路を介して供給される前記シフトレ
ジスタの出力データの各ビットを増幅及び緩衝して前記
ｎ個の走査信号として出力するｎ個のドライバと、 前記イネーブル信号がノンアクティブ状態である時、前
記第２のシフトクロックを前記シフトレジスタに供給
し、前記所定期間経過後、前記第１のシフトクロックを
前記シフトレジスタに供給するシフトクロック切換回路
とを備えてなることを特徴とするディスプレイの駆動回
路。 - 【請求項８】 行方向に所定間隔で設けられたｎ本（ｎ
は正の整数）の走査電極と列方向に所定間隔で設けられ
たｍ本（ｍは正の整数）の信号電極との各交点に（ｎ×
ｍ）個の画素が配列されたディスプレイの、前記ｎ本の
走査電極の同一の走査電極の両端にそれぞれｎ個の走査
信号の対応する走査信号を同時に印加すると共に、前記
ｍ本の信号電極にｍ個のデータ信号を印加して前記ディ
スプレイを駆動するディスプレイの駆動回路であって、 １水平同期周期の第１のシフトクロックを発生する第１
のシフトクロック発生回路と、 前記１水平同期周期より短い周期の第２のシフトクロッ
クを発生する第２のシフトクロック発生回路と、 前記第１又は第２のシフトクロックに同期して同一のス
タートパルスをシフトしてそれぞれｎビットのパラレル
の出力データを出力する第１及び第２のシフトレジスタ
と、 電源投入後、少なくとも前記第２のシフトクロックのｎ
周期分に相当する所定期間、ノンアクティブ状態となる
イネーブル信号を発生するイネーブル信号発生回路と、 前記第１及び第２のシフトレジスタに対応してｎ個ずつ
設けられ、対応するシフトレジスタの出力データのそれ
ぞれｎ個のビットが供給され、前記イネーブル信号がア
クティブ状態である時、対応するシフトレジスタの出力
データのｎ個のビットを出力し、前記イネーブル信号が
ノンアクティブ状態である時、対応するシフトレジスタ
の出力データのｎ個のビットを出力しない２ｎ個のゲー
ト回路と、 前記２ｎ個のゲート回路に対応して設けられ、対応する
ゲート回路を介して供給される対応するシフトレジスタ
の出力データの対応するビットを増幅及び緩衝して対応
する走査信号として出力する２ｎ個のドライバと、 前記イネーブル信号がノンアクティブ状態である時、前
記第２のシフトクロックを前記第１及び第２のシフトレ
ジスタに同時に供給し、前記所定期間経過後、前記第１
のシフトクロックを前記第１及び第２のシフトレジスタ
に同時に供給するシフトクロック切換回路とを備えてな
ることを特徴とするディスプレイの駆動回路。 - 【請求項９】 前記ｎ個のドライバは、前記イネーブル
信号がノンアクティブ状態であり、前記ｎ個のゲート回
路が前記シフトレジスタの出力データのｎ個のビットを
出力しない時、いずれもオフ電圧出力状態又はオン電圧
出力状態のいずれかとなることを特徴とする請求項７記
載のディスプレイの駆動回路。 - 【請求項１０】 前記２ｎ個のドライバは、前記イネー
ブル信号がノンアクティブ状態であり、対応するゲート
回路が対応するシフトレジスタの出力データの対応する
ビットを出力しない時、いずれもオフ電圧出力状態又は
オン電圧出力状態のいずれかとなることを特徴とする請
求項８記載のディスプレイの駆動回路。 - 【請求項１１】 前記イネーブル信号発生回路は、 電源投入時の電源電圧の立ち上がりエッジを波形整形し
てクリア信号として出力するクリア回路と、 前記クリア信号と前記イネーブル信号との論理積をカウ
ンタイネーブル信号として出力するアンドゲートと、 前記クリア信号が立ち上がる際にクリアされ、カウンタ
イネーブル信号によって動作可能となり、前記第２のシ
フトクロックの立ち上がりでカウントアップしてそのカ
ウントデータを出力するカウンタと、 前記クリア信号が立ち上がる際にクリアされ、前記カウ
ントデータと、予め設定された前記所定期間に対応した
設定データとを比較し、一致した場合に前記イネーブル
信号を出力する比較器とを備えてなることを特徴とする
請求項７乃至１０のいずれか１に記載のディスプレイの
駆動回路。 - 【請求項１２】 前記ゲート回路は、ノアゲート、ナン
ドゲート、あるいはスリーステイト・バッファであるこ
とを特徴とする請求項７乃至１１のいずれか１に記載の
ディスプレイの駆動回路。 - 【請求項１３】 前記第２のシフトクロックの周期は、
１μｓであることを特徴とする請求項７乃至１２のいず
れか１に記載のディスプレイの駆動回路。 - 【請求項１４】 前記ディスプレイは、液晶パネル又は
エレクトロルミネセンス・パネルであることを特徴とす
る請求項７乃至１３のいずれか１に記載のディスプレイ
の駆動回路。
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