JPH11143432A - 液晶パネル駆動装置 - Google Patents
液晶パネル駆動装置Info
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- JPH11143432A JPH11143432A JP30478797A JP30478797A JPH11143432A JP H11143432 A JPH11143432 A JP H11143432A JP 30478797 A JP30478797 A JP 30478797A JP 30478797 A JP30478797 A JP 30478797A JP H11143432 A JPH11143432 A JP H11143432A
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Abstract
(57)【要約】
【課題】 パワーオンリセットが解除された直後のシフ
トレジスタの不定な出力によって、出力バッファ群に流
れる過渡電流が定常状態の出力段数倍となり、走査駆動
回路のラッチアップを誘発する問題を解消する。 【解決手段】 シフトレジスタの各出力と出力バッファ
の間にゲート回路を介装するとともに、前記シフトレジ
スタのシフト動作の開始時刻ｔ２から少なくとも１垂直
周期だけ遅れた時刻ｔ３に前記ゲート回路をイネーブル
にする信号ＯＥＶを発生する信号発生手段を設けたもの
である。
トレジスタの不定な出力によって、出力バッファ群に流
れる過渡電流が定常状態の出力段数倍となり、走査駆動
回路のラッチアップを誘発する問題を解消する。 【解決手段】 シフトレジスタの各出力と出力バッファ
の間にゲート回路を介装するとともに、前記シフトレジ
スタのシフト動作の開始時刻ｔ２から少なくとも１垂直
周期だけ遅れた時刻ｔ３に前記ゲート回路をイネーブル
にする信号ＯＥＶを発生する信号発生手段を設けたもの
である。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネルモジュ
ールに用いられている液晶パネル駆動装置に関するもの
である。
ールに用いられている液晶パネル駆動装置に関するもの
である。
【０００２】
【従来の技術】近年、液晶パネルモジュールは、小型軽
量でかつ薄型となり、ノートパソコン等の情報機器や、
カーナビゲーションまたはビデオムービ等の映像機器に
広く使用されている。
量でかつ薄型となり、ノートパソコン等の情報機器や、
カーナビゲーションまたはビデオムービ等の映像機器に
広く使用されている。
【０００３】従来の液晶パネルモジュール７は、図２に
示すように、表示パネル１と液晶パネル駆動装置とで構
成されている。この液晶パネル駆動装置は、データ駆動
回路３と走査駆動回路２と制御パルス発生回路９とで構
成されている。
示すように、表示パネル１と液晶パネル駆動装置とで構
成されている。この液晶パネル駆動装置は、データ駆動
回路３と走査駆動回路２と制御パルス発生回路９とで構
成されている。
【０００４】表示パネル１には、表示領域の垂直方向に
配列された走査線４と水平方向に配列された信号線５と
の交点毎に画素１ａが形成されている。走査駆動回路２
は走査線４を介して垂直方向の画素に沿って走査を行
い、データ駆動回路３は信号線５を介して水平方向の画
素１に沿って表示信号の印加を行う。
配列された走査線４と水平方向に配列された信号線５と
の交点毎に画素１ａが形成されている。走査駆動回路２
は走査線４を介して垂直方向の画素に沿って走査を行
い、データ駆動回路３は信号線５を介して水平方向の画
素１に沿って表示信号の印加を行う。
【０００５】この走査駆動回路２とデータ駆動回路３と
は、消費電力を小さく抑える必要性によりその殆どがＣ
ＭＯＳで構成されている。ＣＭＯＳは、低消費電力であ
るのでメリットが大きいが、電源電圧や各種制御パルス
の印加タイミングおよび印加シーケンスによっては、ラ
ッチアップや異常発振などの動作不具合を引き起こしや
すいといったデメリットも持ち合わせている。
は、消費電力を小さく抑える必要性によりその殆どがＣ
ＭＯＳで構成されている。ＣＭＯＳは、低消費電力であ
るのでメリットが大きいが、電源電圧や各種制御パルス
の印加タイミングおよび印加シーケンスによっては、ラ
ッチアップや異常発振などの動作不具合を引き起こしや
すいといったデメリットも持ち合わせている。
【０００６】制御パルス発生回路９は、入力配線６で走
査駆動回路２とデータ駆動回路３とに接続されていて、
各種制御パルスを発生させて出力する。なお、電源供給
ライン８は液晶パネルモジュール７に電源供給する外部
接続ラインである。
査駆動回路２とデータ駆動回路３とに接続されていて、
各種制御パルスを発生させて出力する。なお、電源供給
ライン８は液晶パネルモジュール７に電源供給する外部
接続ラインである。
【０００７】電源供給ライン８から供給される電源電圧
と制御パルス発生回路９の各種制御パルスに基づいて走
査駆動回路２とデータ駆動回路３とが動作し、表示領域
の各画素１ａにそれぞれ所望の電圧信号が書き込まれ
て、表示パネル１の液晶表示を行う。
と制御パルス発生回路９の各種制御パルスに基づいて走
査駆動回路２とデータ駆動回路３とが動作し、表示領域
の各画素１ａにそれぞれ所望の電圧信号が書き込まれ
て、表示パネル１の液晶表示を行う。
【０００８】走査駆動回路２は、図３に示すように、シ
フトレジスタ１０とゲート回路１１と出力バッファ群１
２とで構成されている。シフトレジスタ１０は、Ｄフリ
ップフロップで構成されたシリアルインパラレルアウト
型シフトレジスタである。
フトレジスタ１０とゲート回路１１と出力バッファ群１
２とで構成されている。シフトレジスタ１０は、Ｄフリ
ップフロップで構成されたシリアルインパラレルアウト
型シフトレジスタである。
【０００９】ゲート回路１１には、表示領域の垂直方向
の画素分のＮＡＮＤゲートが設けられている。出力バッ
ファ群１２には、表示領域の垂直方向の画素分の出力バ
ッファが設けられていて、各出力バッファの出力が出力
端子群２０にそれぞれ接続されている。この出力バッフ
ァは、プリドライバ段１２ａ，１２ｂと出力段１２ｃと
から構成されている。
の画素分のＮＡＮＤゲートが設けられている。出力バッ
ファ群１２には、表示領域の垂直方向の画素分の出力バ
ッファが設けられていて、各出力バッファの出力が出力
端子群２０にそれぞれ接続されている。この出力バッフ
ァは、プリドライバ段１２ａ，１２ｂと出力段１２ｃと
から構成されている。
【００１０】前述のように、出力バッファ群１２の段数
は、使用する表示パネル１の表示領域の垂直方向の画素
数と同等であり、映像表示用としては２４０段程度が一
般的である。
は、使用する表示パネル１の表示領域の垂直方向の画素
数と同等であり、映像表示用としては２４０段程度が一
般的である。
【００１１】走査駆動回路２の入力端子には、出力バッ
ファ正電源（ＶＧＨ）端子１３と、出力段イネーブル
（ＯＥＶ）端子１４と、シフトレジスタ用ロジック正電
源（ＶＤＤ）端子１５と、シフトレジスタ１０のスター
トパルス（ＳＴＶ）端子１６と、シフトレジスタ１０の
クロックパルス（ＣＰＶ）端子１７と、シフトレジスタ
および出力バッファの負電源（ＶＳＳ）端子１８と、走
査駆動回路出力の非選択信号電圧（ＶＧＬ）端子１９と
が備えられている。
ファ正電源（ＶＧＨ）端子１３と、出力段イネーブル
（ＯＥＶ）端子１４と、シフトレジスタ用ロジック正電
源（ＶＤＤ）端子１５と、シフトレジスタ１０のスター
トパルス（ＳＴＶ）端子１６と、シフトレジスタ１０の
クロックパルス（ＣＰＶ）端子１７と、シフトレジスタ
および出力バッファの負電源（ＶＳＳ）端子１８と、走
査駆動回路出力の非選択信号電圧（ＶＧＬ）端子１９と
が備えられている。
【００１２】なお、走査駆動回路２の入力端子１３〜１
９の前段には、それぞれ配線抵抗Ｒ１３〜Ｒ１９が存在
している。以上のように構成された液晶パネルモジュー
ル７について、電源および各種制御パルス印加直後の走
査駆動回路２の動作を説明する。
９の前段には、それぞれ配線抵抗Ｒ１３〜Ｒ１９が存在
している。以上のように構成された液晶パネルモジュー
ル７について、電源および各種制御パルス印加直後の走
査駆動回路２の動作を説明する。
【００１３】図４に示すように、時刻ｔ１で電源をオン
にすると、出力バッファ正電源ＶＧＨ、シフトレジスタ
正電源ＶＤＤ、シフトレジスタおよび出力バッファの負
電源ＶＳＳがそれぞれ印加される。
にすると、出力バッファ正電源ＶＧＨ、シフトレジスタ
正電源ＶＤＤ、シフトレジスタおよび出力バッファの負
電源ＶＳＳがそれぞれ印加される。
【００１４】シフトレジスタ１０に入力される各種制御
パルスは、ラッチアップ回避のために、電源電圧が印加
されて安定状態となった後に入力されるのが一般的であ
る。そのため、制御パルス発生回路９では、電源印加後
から一定時間経過するまでは各種制御パルスを出力しな
いように、パワーオンリセットをかけている。
パルスは、ラッチアップ回避のために、電源電圧が印加
されて安定状態となった後に入力されるのが一般的であ
る。そのため、制御パルス発生回路９では、電源印加後
から一定時間経過するまでは各種制御パルスを出力しな
いように、パワーオンリセットをかけている。
【００１５】パワーオンリセットが解除された時刻ｔ２
で各種制御パルスとしてのシフトレジスタスタートパル
スＳＴＶとシフトレジスタクロックパルスＣＰＶと出力
段イネーブルパルスＯＥＶとが印加された後に、走査駆
動回路２として通常動作に移行する。
で各種制御パルスとしてのシフトレジスタスタートパル
スＳＴＶとシフトレジスタクロックパルスＣＰＶと出力
段イネーブルパルスＯＥＶとが印加された後に、走査駆
動回路２として通常動作に移行する。
【００１６】
【発明が解決しようとする課題】しかしながら従来の液
晶パネル駆動装置では、走査駆動回路２内のシフトレジ
スタ１０の出力の状態が電源印加直後において不定であ
り、パワーオンリセットが解除された時点でシフトレジ
スタクロックパルスＣＰＶが入力されて、シフトレジス
タ１０の不定の出力がゲート回路１１を介して出力バッ
ファ群１２に転送されて、出力バッファ群１２に最大で
出力段数倍の不定の過渡電流が流れる問題がある。
晶パネル駆動装置では、走査駆動回路２内のシフトレジ
スタ１０の出力の状態が電源印加直後において不定であ
り、パワーオンリセットが解除された時点でシフトレジ
スタクロックパルスＣＰＶが入力されて、シフトレジス
タ１０の不定の出力がゲート回路１１を介して出力バッ
ファ群１２に転送されて、出力バッファ群１２に最大で
出力段数倍の不定の過渡電流が流れる問題がある。
【００１７】パワーオンリセットが解除された直後の出
力バッファ群１２に流れる電流値は、電源印加直後のシ
フトレジスタ１０の出力状態が１段毎に異なる場合で
は、シフトレジスタクロックパルスＣＰＶが入力される
とシフトレジスタ１０の２４０段全ての出力データが反
転し、この反転により出力バッファ群１２の２４０段の
出力バッファ全てに過渡電流が流れて最大となる。この
ときの過渡電流は、一般に定常状態の出力段の数倍、こ
の映像表示用の場合では２４０倍程度となる。
力バッファ群１２に流れる電流値は、電源印加直後のシ
フトレジスタ１０の出力状態が１段毎に異なる場合で
は、シフトレジスタクロックパルスＣＰＶが入力される
とシフトレジスタ１０の２４０段全ての出力データが反
転し、この反転により出力バッファ群１２の２４０段の
出力バッファ全てに過渡電流が流れて最大となる。この
ときの過渡電流は、一般に定常状態の出力段の数倍、こ
の映像表示用の場合では２４０倍程度となる。
【００１８】また、電源印加直後のシフトレジスタ１０
の出力状態がすべて同じ場合では、シフトレジスタクロ
ックパルスＣＰＶが入力されても、シフトレジスタ１０
の２４０段全ての出力データが反転しないので、出力バ
ッファ群１２の２４０段の出力バッファに過渡電流は流
れず、定常状態以下となり最小となる。
の出力状態がすべて同じ場合では、シフトレジスタクロ
ックパルスＣＰＶが入力されても、シフトレジスタ１０
の２４０段全ての出力データが反転しないので、出力バ
ッファ群１２の２４０段の出力バッファに過渡電流は流
れず、定常状態以下となり最小となる。
【００１９】定常状態では、シフトレジスタ１０の２４
０段の出力が異なるのは、各時間において、１段だけで
その他は全て同じ出力であるので、シフトレジスタクロ
ックパルスＣＰＶが入力されても、シフトレジスタ１０
の１段の出力データのみが反転するだけで、出力バッフ
ァ群１２に流れる過渡電流も僅かである。
０段の出力が異なるのは、各時間において、１段だけで
その他は全て同じ出力であるので、シフトレジスタクロ
ックパルスＣＰＶが入力されても、シフトレジスタ１０
の１段の出力データのみが反転するだけで、出力バッフ
ァ群１２に流れる過渡電流も僅かである。
【００２０】このようにパワーオンリセットが解除され
た直後の出力バッファ群１２の電流、すなわちＶＧＨラ
インの電流ＩＧＨおよびＶＳＳラインの電流ＩＳＳは、
電源をオンする度にシフトレジスタ１０の出力が異なる
ことにより不定で、図４に示すように、シフトレジスタ
１０の出力状態によっては殆どゼロから定常状態の出力
段数倍に亘る不定な過渡電流Ｘ１，Ｙ１が発生する。
た直後の出力バッファ群１２の電流、すなわちＶＧＨラ
インの電流ＩＧＨおよびＶＳＳラインの電流ＩＳＳは、
電源をオンする度にシフトレジスタ１０の出力が異なる
ことにより不定で、図４に示すように、シフトレジスタ
１０の出力状態によっては殆どゼロから定常状態の出力
段数倍に亘る不定な過渡電流Ｘ１，Ｙ１が発生する。
【００２１】出力バッファ群１２に流れるこの不定な過
渡電流は、図３に示す配線抵抗Ｒ１３，Ｒ１８を介して
流れるので、走査駆動回路２の入力端子１３，１８の電
圧は配線抵抗Ｒ１３，Ｒ１８による電圧降下が生じる。
渡電流は、図３に示す配線抵抗Ｒ１３，Ｒ１８を介して
流れるので、走査駆動回路２の入力端子１３，１８の電
圧は配線抵抗Ｒ１３，Ｒ１８による電圧降下が生じる。
【００２２】この電圧降下が大きい場合は、ＣＭＯＳで
構成された走査駆動回路２でラッチアップが発生するこ
とがある。特に走査駆動回路２をガラス上に直接実装す
るＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式、および
走査駆動回路２を直接ガラス上に作り込むポリシリコン
プロセスを採用する場合は、配線領域のスペースの制約
から配線抵抗を小さくすることが困難であるため、ラッ
チアップの発生する確率が高くなる。
構成された走査駆動回路２でラッチアップが発生するこ
とがある。特に走査駆動回路２をガラス上に直接実装す
るＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式、および
走査駆動回路２を直接ガラス上に作り込むポリシリコン
プロセスを採用する場合は、配線領域のスペースの制約
から配線抵抗を小さくすることが困難であるため、ラッ
チアップの発生する確率が高くなる。
【００２３】上述した理由により、従来の液晶パネル駆
動装置では、電源電圧印加後の制御パルス印加時にラッ
チアップの発生する危険性を内在している。また、この
問題点を回避するために、走査駆動回路２のシフトレジ
スタ１０にパワーオンリセットの機能を設けることが考
えられるが、シフトレジスタ１０の回路規模が大きくな
ること、および外部にリセット端子を引き出す必要があ
ることにより、走査駆動回路２のコストアップ、および
スペース増加といった問題が発生することになる。
動装置では、電源電圧印加後の制御パルス印加時にラッ
チアップの発生する危険性を内在している。また、この
問題点を回避するために、走査駆動回路２のシフトレジ
スタ１０にパワーオンリセットの機能を設けることが考
えられるが、シフトレジスタ１０の回路規模が大きくな
ること、および外部にリセット端子を引き出す必要があ
ることにより、走査駆動回路２のコストアップ、および
スペース増加といった問題が発生することになる。
【００２４】本発明は、走査駆動回路のラッチアップの
発生する危険性を完全に解消した液晶パネル駆動装置を
提供することを目的とする。
発生する危険性を完全に解消した液晶パネル駆動装置を
提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明の液晶パネル駆動
装置は、シフトレジスタの各出力と出力バッファの間に
ゲート回路を介装するとともに、前記シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
前記ゲート回路をイネーブルにする信号を発生する信号
発生手段を設けたものである。
装置は、シフトレジスタの各出力と出力バッファの間に
ゲート回路を介装するとともに、前記シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
前記ゲート回路をイネーブルにする信号を発生する信号
発生手段を設けたものである。
【００２６】本発明によると、走査駆動回路のラッチア
ップの発生する危険性を完全に解消した液晶パネル駆動
装置を得ることができる。
ップの発生する危険性を完全に解消した液晶パネル駆動
装置を得ることができる。
【００２７】
【発明の実施の形態】請求項１記載の液晶パネル駆動装
置は、表示領域の垂直方向に配列された走査線と水平方
向に配列された信号線との交点に画素を形成した液晶パ
ネルの各走査線に、シリアルインパラレルアウト型シフ
トレジスタの出力データを、それぞれ出力バッファを介
して入力して垂直走査する液晶パネル駆動装置におい
て、シフトレジスタの各出力と前記出力バッファの間に
ゲート回路を介装するとともに、前記シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
前記ゲート回路をイネーブルにする信号を発生する信号
発生手段を設けたものであり、電源印加直後のシフトレ
ジスタ出力の不定なデータがすべて掃き出されるまで、
出力バッファの動作を停止させて、不定な電流の発生を
防止することができる。
置は、表示領域の垂直方向に配列された走査線と水平方
向に配列された信号線との交点に画素を形成した液晶パ
ネルの各走査線に、シリアルインパラレルアウト型シフ
トレジスタの出力データを、それぞれ出力バッファを介
して入力して垂直走査する液晶パネル駆動装置におい
て、シフトレジスタの各出力と前記出力バッファの間に
ゲート回路を介装するとともに、前記シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
前記ゲート回路をイネーブルにする信号を発生する信号
発生手段を設けたものであり、電源印加直後のシフトレ
ジスタ出力の不定なデータがすべて掃き出されるまで、
出力バッファの動作を停止させて、不定な電流の発生を
防止することができる。
【００２８】請求項２記載の液晶パネル駆動装置は、Ｃ
ＯＧ実装によってベアチップの形で液晶パネルに装着し
た請求項１記載の液晶パネル駆動装置としたものであ
る。請求項３記載の液晶パネル駆動装置は、ポリシリコ
ンプロセスによって液晶パネルに装着した請求項１記載
の液晶パネル駆動装置としたものである。
ＯＧ実装によってベアチップの形で液晶パネルに装着し
た請求項１記載の液晶パネル駆動装置としたものであ
る。請求項３記載の液晶パネル駆動装置は、ポリシリコ
ンプロセスによって液晶パネルに装着した請求項１記載
の液晶パネル駆動装置としたものである。
【００２９】以下、本発明の液晶パネル駆動装置を具体
的な実施の形態に基づいて説明する。 （実施の形態）本発明の実施の形態における液晶パネル
駆動装置の構成、および走査駆動回路の内部構成は従来
例と同一であり、それぞれ図２、図３に示す。
的な実施の形態に基づいて説明する。 （実施の形態）本発明の実施の形態における液晶パネル
駆動装置の構成、および走査駆動回路の内部構成は従来
例と同一であり、それぞれ図２、図３に示す。
【００３０】図１に示すように、時刻ｔ１で電源をオン
にすると、出力バッファ正電源ＶＧＨ、シフトレジスタ
正電源ＶＤＤ、シフトレジスタおよび出力バッファの負
電源ＶＳＳがそれぞれ印加される。
にすると、出力バッファ正電源ＶＧＨ、シフトレジスタ
正電源ＶＤＤ、シフトレジスタおよび出力バッファの負
電源ＶＳＳがそれぞれ印加される。
【００３１】シフトレジスタ１０に入力される各種制御
パルスは、ラッチアップ回避のために、電源電圧が印加
されて安定状態となった後に入力される。そのため、制
御パルス発生回路９では電源印加後から一定時間経過す
るまでは各種制御パルスを出力しないように、パワーオ
ンリセットをかけている。
パルスは、ラッチアップ回避のために、電源電圧が印加
されて安定状態となった後に入力される。そのため、制
御パルス発生回路９では電源印加後から一定時間経過す
るまでは各種制御パルスを出力しないように、パワーオ
ンリセットをかけている。
【００３２】各種制御パルスとしての１垂直周期のシフ
トレジスタスタートパルスＳＴＶと１水平周期のシフト
レジスタクロックパルスＣＰＶとをパワーオンリセット
が解除された時刻ｔ２で従来例と同様に印加する。
トレジスタスタートパルスＳＴＶと１水平周期のシフト
レジスタクロックパルスＣＰＶとをパワーオンリセット
が解除された時刻ｔ２で従来例と同様に印加する。
【００３３】本実施の形態の液晶パネル駆動装置では、
シフトレジスタ１０のシフト動作の開始から表示パネル
１の表示領域の少なくとも１垂直周期だけ遅れてゲート
回路１１をイネーブルにする信号を発生する信号発生手
段を制御パルス発生回路９に設けている。
シフトレジスタ１０のシフト動作の開始から表示パネル
１の表示領域の少なくとも１垂直周期だけ遅れてゲート
回路１１をイネーブルにする信号を発生する信号発生手
段を制御パルス発生回路９に設けている。
【００３４】具体的には、電源印加直後におけるシフト
レジスタ１０の不定な出力状態にかかわらず、パワーオ
ンリセットが解除された（シフトレジスタ１０のシフト
動作が開始した）時刻ｔ２から少なくとも表示領域の１
垂直周期が経過した時刻ｔ３までの間は、出力段イネー
ブルパルスＯＥＶをＬｏｗの状態に保ちゲート回路１１
を閉じた状態とし、シフトレジスタクロックパルスＣＰ
Ｖに基づくシフトレジスタの出力データはゲート回路１
１で閉ざされて出力バッファに転送されない。よって、
出力バッファの電流は、静電流だけとなり、極めて小さ
な値となる。
レジスタ１０の不定な出力状態にかかわらず、パワーオ
ンリセットが解除された（シフトレジスタ１０のシフト
動作が開始した）時刻ｔ２から少なくとも表示領域の１
垂直周期が経過した時刻ｔ３までの間は、出力段イネー
ブルパルスＯＥＶをＬｏｗの状態に保ちゲート回路１１
を閉じた状態とし、シフトレジスタクロックパルスＣＰ
Ｖに基づくシフトレジスタの出力データはゲート回路１
１で閉ざされて出力バッファに転送されない。よって、
出力バッファの電流は、静電流だけとなり、極めて小さ
な値となる。
【００３５】時刻ｔ３で出力段イネーブルパルスＯＥＶ
がＨｉになり、次のシフトレジスタスタートパルスＳＴ
Ｖが来た時刻ｔ４で走査駆動回路２は通常動作に移行す
ることになる。
がＨｉになり、次のシフトレジスタスタートパルスＳＴ
Ｖが来た時刻ｔ４で走査駆動回路２は通常動作に移行す
ることになる。
【００３６】このときの出力バッファ群１２に流れる電
流、すなわちＶＧＨラインの電流ＩＧＨおよびＶＳＳラ
インの電流ＩＳＳは、図４に示す従来例のように殆どゼ
ロから定常状態の出力段数倍に亘る不定な過渡電流Ｘ
１，Ｙ１は発生せず、図１に示すように安定した定常電
流Ｘ２，Ｙ２が流れることになる。
流、すなわちＶＧＨラインの電流ＩＧＨおよびＶＳＳラ
インの電流ＩＳＳは、図４に示す従来例のように殆どゼ
ロから定常状態の出力段数倍に亘る不定な過渡電流Ｘ
１，Ｙ１は発生せず、図１に示すように安定した定常電
流Ｘ２，Ｙ２が流れることになる。
【００３７】以上のことから、制御パルス発生回路９の
パワーオンリセットが解除された直後におけるシフトレ
ジスタ１０の不定な出力データが一掃されるまでは、シ
フトレジスタ１０の出力データが出力バッファに転送さ
れないので、出力バッファ群１２の不定な過渡電流の発
生を防止し、定常値の電流とすることができ、ラッチア
ップの発生を完全に解消することができる。
パワーオンリセットが解除された直後におけるシフトレ
ジスタ１０の不定な出力データが一掃されるまでは、シ
フトレジスタ１０の出力データが出力バッファに転送さ
れないので、出力バッファ群１２の不定な過渡電流の発
生を防止し、定常値の電流とすることができ、ラッチア
ップの発生を完全に解消することができる。
【００３８】この実施の形態においての液晶パネル駆動
装置をＣＯＧ実装によってベアチップの形で液晶パネル
に装着した場合またはポリシリコンプロセスによって液
晶パネルに装着した場合であっても、出力バッファに不
定な過渡電流が流れないので、ラッチアップが発生する
ことなく、安定した状態で動作する液晶パネル駆動装置
を実現できる。
装置をＣＯＧ実装によってベアチップの形で液晶パネル
に装着した場合またはポリシリコンプロセスによって液
晶パネルに装着した場合であっても、出力バッファに不
定な過渡電流が流れないので、ラッチアップが発生する
ことなく、安定した状態で動作する液晶パネル駆動装置
を実現できる。
【００３９】具体例として、ＣＯＧ実装やポリシリコン
プロセスを採用した場合は、ＣＭＯＳで構成された走査
駆動回路の入力配線をてガラス上に設けているため入力
配線の抵抗値が大きくなるが、このような液晶パネル駆
動装置とした場合においては一層大きな効果を有する。
プロセスを採用した場合は、ＣＭＯＳで構成された走査
駆動回路の入力配線をてガラス上に設けているため入力
配線の抵抗値が大きくなるが、このような液晶パネル駆
動装置とした場合においては一層大きな効果を有する。
【００４０】
【発明の効果】以上のように本発明の液晶パネル駆動装
置によれば、シフトレジスタの各出力と出力バッファの
間にゲート回路を介装するとともに、シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
ゲート回路をイネーブルにする信号を発生する信号発生
手段を設けたことにより、制御パルス発生回路のパワー
オンリセットが解除された後にクロックパルスＣＰＶが
印加されたシフトレジスタの電源印加直後の不定なデー
タをすべて掃き出すまでは、ゲート回路をディスイネー
ブルとしてシフトレジスタの出力を出力バッファに転送
せず出力バッファを動作させず、不定なデータの一掃後
にゲート回路をイネーブルにしてシフトレジスタの出力
を出力バッファに転送して出力バッファが動作するの
で、シフトレジスタの不定な出力データによる出力バッ
ファの過渡電流の発生を防止し、極めて小さな定常値電
流とすることができ、出力バッファ群に定常状態の出力
段数倍の不定な過渡電流が流れることによるラッチアッ
プの発生を完全に解消した液晶パネル駆動装置を提供す
ることができる。
置によれば、シフトレジスタの各出力と出力バッファの
間にゲート回路を介装するとともに、シフトレジスタの
シフト動作の開始から少なくとも１垂直周期だけ遅れて
ゲート回路をイネーブルにする信号を発生する信号発生
手段を設けたことにより、制御パルス発生回路のパワー
オンリセットが解除された後にクロックパルスＣＰＶが
印加されたシフトレジスタの電源印加直後の不定なデー
タをすべて掃き出すまでは、ゲート回路をディスイネー
ブルとしてシフトレジスタの出力を出力バッファに転送
せず出力バッファを動作させず、不定なデータの一掃後
にゲート回路をイネーブルにしてシフトレジスタの出力
を出力バッファに転送して出力バッファが動作するの
で、シフトレジスタの不定な出力データによる出力バッ
ファの過渡電流の発生を防止し、極めて小さな定常値電
流とすることができ、出力バッファ群に定常状態の出力
段数倍の不定な過渡電流が流れることによるラッチアッ
プの発生を完全に解消した液晶パネル駆動装置を提供す
ることができる。
【図１】本発明の実施の形態の走査駆動回路の動作を示
すタイミングチャート図
すタイミングチャート図
【図２】従来の液晶パネルモジュールのブロック図
【図３】従来の液晶パネルモジュールの走査駆動回路の
ブロック図
ブロック図
【図４】従来の走査駆動回路の動作を示すタイミングチ
ャート図
ャート図
１ 表示パネル １ａ 画素 ２ 走査駆動回路 ３ データ駆動回路 ７ 液晶パネルモジュール ９ 制御パルス発生回路 １０ シフトレジスタ １１ ゲート回路 １２ 出力バッファ群 １２ａ，１２ｂ プリドライバ段 １２ｃ 出力段 １３〜１９ 走査駆動回路の入力端子 １３ａ〜１９ａ 液晶パネルモジュール入力端子
Claims (3)
- 【請求項１】 表示領域の垂直方向に配列された走査線
と水平方向に配列された信号線との交点に画素を形成し
た液晶パネルの各走査線に、シリアルインパラレルアウ
ト型シフトレジスタの出力データを、それぞれ出力バッ
ファを介して入力して垂直走査する液晶パネル駆動装置
において、 シフトレジスタの各出力と前記出力バッファの間にゲー
ト回路を介装するとともに、前記シフトレジスタのシフ
ト動作の開始から少なくとも１垂直周期だけ遅れて前記
ゲート回路をイネーブルにする信号を発生する信号発生
手段を設けた液晶パネル駆動装置。 - 【請求項２】 ＣＯＧ実装によってベアチップの形で液
晶パネルに装着した請求項１記載の液晶パネル駆動装
置。 - 【請求項３】 ポリシリコンプロセスによって液晶パネ
ルに装着した請求項１記載の液晶パネル駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30478797A JPH11143432A (ja) | 1997-11-07 | 1997-11-07 | 液晶パネル駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30478797A JPH11143432A (ja) | 1997-11-07 | 1997-11-07 | 液晶パネル駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143432A true JPH11143432A (ja) | 1999-05-28 |
Family
ID=17937237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30478797A Pending JPH11143432A (ja) | 1997-11-07 | 1997-11-07 | 液晶パネル駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143432A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-11-07 JP JP30478797A patent/JPH11143432A/ja active Pending
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