WO2015140862A1 - ゲートドライバｉｃ、チップオンフィルム基板および表示装置 - Google Patents

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WO2015140862A1
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power supply
terminals
power
substrate
film substrate
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PCT/JP2014/006422
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中川　博文
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株式会社Ｊｏｌｅｄ
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Definitions

  • the present invention relates to a gate driver IC that generates a gate signal to be supplied to a display panel substrate, a chip-on-film substrate, and a display device.
  • an anisotropic conductive film ACF (Anisotropic Conductive Film) is used to connect the display panel substrate and the COF (Chip On Film) substrate on which the driver IC is mounted.
  • ACF is a material formed in a tape shape by mixing conductive particles with an adhesive.
  • the ACF is sandwiched between the terminals of different substrates and thermocompression bonded to electrically connect the terminals in the vertical direction via the conductive particles and at the same time insulate the terminals on the same substrate. Then, the substrates are bonded together by curing the adhesive.
  • Such an ACF connection can be used as an alternative to the connection by a connector, and enables connection with a multi-pin, low profile and narrow pitch compared to the connector.
  • Patent Document 1 discloses a flexible circuit board which is a COF board with reduced wiring resistance.
  • the flexible circuit board has a base board, a driving chip, an input transmission line, an output transmission line, and a connection transmission line.
  • the driving chip is disposed on one surface of the base substrate.
  • the input transmission line is formed on one surface of the base substrate and is electrically connected to the input terminal of the driving chip.
  • the output transmission line is formed on one surface of the base substrate and is electrically connected to the output terminal of the driving chip.
  • the connection transmission line electrically connects the input transmission line and the output transmission line.
  • connection transmission line that electrically connects the input transmission line and the output transmission line is formed, so that the wiring resistance in the flexible circuit substrate is further reduced.
  • wirings such as an input transmission line, an output transmission line, and a connection transmission line on the COF substrate are formed on one surface of the film-like base substrate without the wires crossing each other.
  • the wiring layer in the COF substrate is a single layer, cost reduction is achieved.
  • the wiring around the display panel substrate (for example, a glass substrate) is also formed on one surface of the display panel substrate without the wirings crossing each other. Therefore, there is a problem that the degree of freedom in connection design of the power supply wiring between the display panel substrate and the COF substrate is small.
  • the present disclosure provides a gate driver IC, a chip-on-film substrate, and a display device with higher versatility by increasing the degree of freedom in connection design of power supply wiring in the connection between a COF substrate or a gate driver IC and a display panel substrate. Objective.
  • a display device includes N (N is a natural number) shift registers that generate gate signals to be supplied to the display panel substrate, and N + k (k is a natural number) for external power supply.
  • N + k internal wirings connected to the N + k power supply terminals, and N internal wirings of the N + k internal wirings out of the N + k power supply terminals.
  • N power terminals and N shift registers are respectively connected, and k internal wirings of the N + k internal wirings excluding the N internal wirings are connected to the N + k power terminals.
  • K power terminals excluding the N power terminals are connected to k internal wirings selected from the N internal wirings.
  • FIG. 1A is a diagram illustrating a connection example between a display panel substrate and a COF substrate in a conventional flat panel display device.
  • FIG. 1B is a block diagram illustrating a configuration example of the gate driver IC.
  • FIG. 2 is a block diagram illustrating a configuration example of the display device and the pixel circuit in Embodiment 1.
  • FIG. 3 is a diagram illustrating a substrate configuration example of the display device in the first embodiment.
  • FIG. 4 is a diagram illustrating a configuration example of the COF substrate and the gate driver IC in the first embodiment.
  • FIG. 1A is a diagram illustrating a connection example between a display panel substrate and a COF substrate in a conventional flat panel display device.
  • FIG. 1B is a block diagram illustrating a configuration example of the gate driver IC.
  • FIG. 2 is a block diagram illustrating a configuration example of the display device and the pixel circuit in Embodiment 1.
  • FIG. 3 is a diagram illustrating a substrate configuration example
  • FIG. 5 is a diagram illustrating a combination of a shift register to which power supply voltage V1 is supplied and a shift register to which power supply voltage V2 is supplied when the number of power supply voltages in Embodiment 1 is reduced to two.
  • FIG. 6 is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations in FIG. 5 in the first embodiment.
  • FIG. 7 is a diagram illustrating combinations of shift registers to which power supply voltages V1, V2, and V3 are supplied when the number of power supply voltages is reduced to three in the first embodiment.
  • FIG. 8 is a diagram illustrating connection examples of power supply wirings corresponding to the combinations of FIG. 7 in the first embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of the COF substrate and the gate driver IC in the second embodiment.
  • FIG. 10 is a diagram illustrating a combination of a shift register to which the power supply voltage V1 is supplied and a shift register to which the power supply voltage V2 is supplied when the number of power supply voltages in Embodiment 2 is reduced to two.
  • FIG. 11 is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations in FIG. 10 according to the second embodiment.
  • FIG. 12 is a diagram illustrating a configuration example of the COF substrate and the gate driver IC in the third embodiment.
  • FIG. 13 is a diagram illustrating a combination of a shift register to which the power supply voltage V1 is supplied and a shift register to which the power supply voltage V2 is supplied when the number of power supply voltages in Embodiment 3 is reduced to two.
  • FIG. 14A is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations of FIG. 13 in the third embodiment.
  • FIG. 14B is a diagram illustrating a wiring example subsequent to FIG. 14A in the third embodiment.
  • FIG. 15 is a diagram illustrating a combination of shift registers to which power supply voltages V1, V2, and V3 are supplied when the number of power supply voltages in Embodiment 3 is reduced to three.
  • FIG. 14A is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations of FIG. 13 in the third embodiment.
  • FIG. 14B is a diagram illustrating a wiring example subsequent to FIG. 14A in the third embodiment.
  • FIG. 15 is a diagram illustrating a
  • FIG. 16A is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations in FIG. 15 according to the third embodiment.
  • FIG. 16B is a diagram illustrating a wiring example subsequent to FIG. 16A according to the third embodiment.
  • FIG. 16C is a diagram illustrating a wiring example subsequent to FIG. 16B in the third embodiment.
  • FIG. 17 is a diagram illustrating combinations of shift registers to which power supply voltages V1 to V4 are supplied when the number of power supply voltages in Embodiment 3 is reduced to four.
  • 18 is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations of FIG. 17 in the third embodiment.
  • FIG. 17 is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations of FIG. 17 in the third embodiment.
  • FIG. 19 is a diagram illustrating a configuration example of a COF substrate and a gate driver IC in a modification of the third embodiment.
  • 20A is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations of FIG. 15 according to the third embodiment.
  • FIG. 20B is a diagram illustrating a wiring example subsequent to FIG. 16A in the third embodiment.
  • FIG. 20C is a diagram illustrating a wiring example subsequent to FIG. 16B in the third embodiment.
  • FIG. 21 is a diagram illustrating a substrate configuration example in a display device having a COG configuration.
  • FIG. 1A is a diagram showing an example of connection between a display panel substrate and a COF substrate in a conventional flat panel display device.
  • FIG. 1B is a block diagram illustrating a configuration example of the gate driver IC.
  • the flat panel display device of FIG. 1A includes a voltage / signal supply unit 901, a display panel substrate 920, and a COF substrate 934.
  • the voltage / signal supply unit 901 is a film-like substrate, the lower part is connected to the display panel substrate 920 by ACF, and the upper part is connected to the printed circuit board by ACF (Anisotropic Conductive Film).
  • the voltage / signal supply unit 901 has a power supply group to be supplied to the film substrate 934 and a wiring group for relaying various signals from a display control circuit called TCON (Timing Controller) on the printed circuit board.
  • TCON Display Control circuit
  • the four wires connected to the voltage / signal supply unit 901 in FIG. 1A are power supply wires. Wiring for various signals other than the power supply wiring connected to the voltage / signal supply unit 901 is omitted.
  • the film substrate 934 is a COF (Chip On Film) substrate on which the gate driver IC 921 is mounted.
  • a gate driver IC 921 of FIG. 1B is mounted on a rectangular broken line frame of the film substrate 934.
  • the power supply wiring formed on the film substrate 934 is clearly shown.
  • the wiring connected to the right side of the rectangular broken line frame is various gate signal lines supplied to the display panel substrate 920.
  • the right side of the film substrate 934 has a pad row that is ACF connected to the display panel substrate 920.
  • pads excluding the uppermost four and the lowermost four on the right side of each film substrate 934 are gate signal output pads.
  • the uppermost four pads in the pad row are connected to the four power supply wirings of the display panel substrate 920, and are supplied with the power supply voltage from the voltage / signal supply unit 101. These four pads are connected to the lowermost four pads in the film substrate 934 via pads RA1 to RD1 and pads RA2 to RD2.
  • Pads RA1 to RD1 and pads RA2 to RD2 are connected to power supply terminals PA1 to PD1 and PA2 to PD2 of the gate driver IC 921, respectively.
  • the lowermost four pads in the pad row are for supplying a power supply voltage to the lower film substrate 934.
  • the gate driver IC 921 in FIG. 1B has four shift registers 922A to 922D and power supply terminals PA1 to PD1 and PA2 to PD2 for inputting a power supply voltage from the outside.
  • the power supply voltages input to the power supply terminals PA1 to PD1 and PA2 to PD2 are supplied as power supply voltages for the shift registers 922A to 922D, respectively, via wiring.
  • each pixel circuit 16 has four switch transistors and is driven by four types of gate signals. Since the voltage applied to the drain or source of the switch transistor in the pixel circuit 16 is often different, the voltage applied to the gate should also be a corresponding voltage.
  • Each of shift registers 922A to 922D outputs a gate signal for turning on and off the corresponding switch transistor. For this reason, the shift registers 922A to 922D are individually provided with four types of power supply terminals so that the power supply voltages can be individually supplied. That is, the four types of power supply terminals are individually connected to the shift registers 922A to 922D, respectively, so that different power supply voltages can be supplied.
  • connection design of the power supply wiring is small in the connection between the gate driver IC and the display panel substrate, and the versatility of the gate driver IC and the COF substrate is poor. is there.
  • a common power supply voltage may be possible.
  • the shift register 922A and the shift register 922C can share the same power supply voltage, four power supply wirings on the display panel substrate 20 are necessary, and the number of wirings cannot be reduced. If the shift register 922A and the shift register 922B can share the same power supply voltage, three power supply wirings on the display panel substrate 20 are sufficient, and the number of wirings can be reduced.
  • the wiring design can be made by reducing the power supply wirings on the display panel substrate 920.
  • the power supply voltages of two power supply wires that are not adjacent to each other are made common, it is impossible to design a wiring with a reduced number of power supply wires. This is based on the premise that wiring that does not intersect around the display panel substrate 920, that is, one-layer wiring is used.
  • the power supply wiring is generally thicker than other signal lines, a large width is required around the display panel substrate 920. If the number of power supply lines can be reduced, it will help to narrow the frame of the display device. Further, if the number of power supply lines can be reduced or not reduced, and the degree of freedom is high, the versatility of the gate driver IC and the COF substrate is enhanced. That is, it can be applied to different types of display panel substrates.
  • the present inventor provides a gate driver IC, a COF substrate, and a display device that can be selected from designs that reduce the number of power supply wirings and designs that do not reduce the power supply wiring connection flexibility and that are highly versatile.
  • the gate driver IC includes N (N is a natural number) shift registers that generate gate signals to be supplied to the display panel substrate, and N + k (k is a natural number) for power supply from the outside. ) Power supply terminals and N + k internal wirings connected to the N + k power supply terminals.
  • N internal wirings connect the N power terminals of the N + k power terminals and the N shift registers, respectively.
  • k internal wirings excluding the N internal wirings are k power terminals excluding the N power terminals among the N + k power terminals, and the N power terminals. K internal wirings selected from the internal wirings are respectively connected.
  • k power supply terminals are redundantly provided, k internal wirings include k power supply terminals, and k internal wirings selected from the N internal wirings. Connected. Therefore, it is possible to share the power supply voltage between power supply terminals that are not adjacent to each other among the N power supply terminals. That is, in the gate driver IC, the COF substrate, and the display device, a design that reduces the number of power supply wirings or a design that does not reduce the power supply wirings can be selected.
  • N is the maximum number of power supply voltages supplied to the gate driver IC, and is also the number of shift registers in the gate driver.
  • k is the number of power supply terminals provided redundantly in the gate driver IC, and is also the number of redundant internal wirings. This redundancy increases the degree of freedom of power supply wiring.
  • FIG. 2 is a block diagram illustrating a configuration example of the display device and the pixel circuit in Embodiment 1.
  • the display device 1 in FIG. 1 includes a display panel substrate 20, gate drive circuits 12a and 12b, a source drive circuit 14, a control unit 33, and a panel power supply unit 32.
  • the display panel substrate 20 includes a plurality of pixel circuits 16 arranged in a matrix.
  • the plurality of pixel circuits 16 are formed on the display panel substrate 20 by a semiconductor process.
  • the material of the display panel substrate 20 is glass or resin (for example, acrylic).
  • the plurality of pixel circuits 16 are arranged in n rows and m columns. n and m vary depending on the size and resolution of the display panel substrate 20. For example, when the pixel circuit 16 corresponding to the RGB three primary colors is adjacent in a row at a resolution called HD (High Definition), n is at least 1080 rows and m is at least 1920 ⁇ 3 columns.
  • HD High Definition
  • Each pixel circuit 16 constitutes a light emitting pixel of any of the three primary colors RGB.
  • the pixel circuit 16 includes a light emitting element 21, a drive transistor 22, an enable switch 23, a scan switch 24, a capacitive element 25, a REF switch 26, and an INI switch 27.
  • the pixel circuits 16 belonging to the i-th (i is an integer from 1 to n) -th row are connected to the ENB (i) signal line, the REF (i) signal line, the INI (i) signal line, and the SCN (i) signal line. Connected. To these signal lines, an enable signal, a REF control signal, an INI control signal, and a scan signal are supplied from the gate drive circuits 12a and 12b.
  • the ENB (i) signal line transmits an enable signal for controlling light emission and non-light emission of the pixel circuits 16 belonging to the i-th row.
  • the enable signal controls ON / OFF of the enable switch 23 in the corresponding pixel circuit 16.
  • the SCN (i) signal line transmits a scan signal (also referred to as a write signal) that controls writing of pixel data to the pixel circuits 16 belonging to the i-th row.
  • the scan signal controls ON / OFF of the scan switch 24 in the corresponding pixel circuit 16.
  • the REF (i) signal line transmits a REF control signal for controlling the supply of the reference voltage to the pixel circuits 16 belonging to the i-th row.
  • This REF control signal controls ON / OFF of the REF switch 26 in the corresponding pixel circuit 16.
  • the INI (i) signal line transmits an INI control signal for controlling the supply of the initialization voltage to the pixel circuits 16 belonging to the i-th row.
  • This INI control signal controls ON / OFF of the INI switch 27 in the corresponding pixel circuit 16.
  • the pixel circuit 16 belonging to the jth column (j is an integer from 1 to m) is connected to the D (j) signal line.
  • a voltage corresponding to the luminance to be emitted is supplied from the source drive circuit 14 to the D (j) signal line.
  • the D (j) signal line is a data line that transmits a voltage representing the brightness of the pixel as pixel data to the pixel circuit 16 belonging to the jth column. This pixel data is given to the capacitive element 25 via the scan switch 24 under the control of the scan signal.
  • the light-emitting element 21 is an organic EL element, which is an example of a light-emitting element that is also called OLED (Organic / Light / Emitting / Diode), and emits light with brightness according to the magnitude of current flowing through the light-emitting element 21.
  • OLED Organic / Light / Emitting / Diode
  • the anode of the light emitting element 21 is connected to the source of the drive transistor 22, and the cathode of the light emitting element 21 is connected to the power supply line VEL.
  • the drive transistor 22 is a driver that supplies current to the light emitting element 21.
  • the gate of the driving transistor 22 is connected to one electrode of the capacitive element 25, and the source is connected to the other electrode of the capacitive element 25 and the anode of the light emitting element 21.
  • a voltage held in the capacitor 25, that is, a voltage representing the brightness of the pixel is applied between the gate and the source of the driving transistor 22. Accordingly, the drive transistor 22 supplies the light emitting element 21 with an amount of current corresponding to the voltage of the capacitive element 25.
  • the enable switch 23 is a switch transistor that turns on and off the current supply to the light emitting element 21 by the driving transistor 22.
  • the enable switch 23 is turned on and off according to the enable signal.
  • the scan switch 24 is a switch transistor for writing a voltage representing the brightness of the pixel to the capacitive element 25 as pixel data.
  • the scan signal is a write signal for selecting a plurality of pixel circuits 16 in a matrix form in units of rows and writing a voltage representing luminance to the pixel circuits 16 belonging to the selected row.
  • the capacitive element 25 holds a voltage representing pixel brightness between the gate and source of the driving transistor 22 as pixel data.
  • the REF switch 26 is a switch transistor for applying a reference voltage VREF to one electrode of the capacitive element 25.
  • the INI switch 27 is a switch transistor for applying the initialization voltage VINI to the other electrode of the capacitive element 25.
  • the REF switch 26 and the INI switch 27 are used for threshold compensation operation in which the capacitor 25 holds a voltage corresponding to the actual threshold voltage of the drive transistor 22 to which the capacitor 25 is connected.
  • the display panel substrate 20 shown in FIG. 2 has a circuit configuration as described above.
  • the gate drive circuits 12a and 12b drive the same gate signal to the display panel substrate 20 at the same timing. This is to suppress signal deterioration due to the wiring capacity of each signal line in a large display device. In a small display device, only one gate driving circuit 12 is required.
  • the gate signal is a signal input to the gate of each switch transistor in the pixel circuit 16.
  • the gate signal there are four types of gate signals: an enable signal, a REF control signal, an INI control signal, and a scan signal.
  • the gate drive circuit 12b has the same configuration as the gate drive circuit 12a, and outputs the same signal as the gate drive circuit 12a at the same timing.
  • the source drive circuit 14 supplies a voltage representing the brightness of the pixels belonging to each column to the D (1) signal line to the D (m) signal line based on the video signal input from the control unit 33.
  • the supplied voltage is written into the pixel circuit 16 belonging to the row selected by the scan signal line.
  • the video signal input from the control unit 33 to the source driving circuit 14 is input as digital serial data for each of the three primary colors of RGB, for example, converted into parallel data in units of rows in the source driving circuit 14, and Converted to analog data in units.
  • a large display device may include two source driving circuits above and below and output the same signal at the same timing.
  • the control unit 33 controls the operation of the entire display device.
  • the control unit 33 instructs the gate drive circuits 12a and 12b to start scanning in accordance with the vertical and horizontal synchronization signals of the video signal from the outside, and supplies the digital serial data to the source drive circuit 14. To do.
  • the panel power supply unit 32 supplies various voltages to each pixel circuit 16 of the display panel substrate 20.
  • the various voltages referred to here are VTFT, VEL, VREF, and VINI in the pixel circuit example shown in FIG.
  • the panel power supply unit 32 can turn on and off the supply of each voltage under the control of the control unit 33.
  • FIG. 3 is a diagram illustrating a substrate configuration example of the display device.
  • the display device 1 includes a display panel substrate 20, a plurality of film substrates 34, a plurality of film substrates 35, printed circuit boards 24a to 24d, and four voltage / signal supply units 101.
  • the plurality of film substrates 34 connected to the left side of the display panel substrate 20 constitute the gate drive circuit 12a of FIG.
  • the plurality of film substrates 34 constituting the gate drive circuit 12a is an example of a PCB-less configuration that is not connected to a PCB (Printed Circuit Circuit Board), that is, a printed circuit board.
  • Various power supply voltages and various control signals to the film substrate 34 are supplied from the control unit 33 through power supply wiring and signal wiring via the printed circuit board 24a or 24b, the voltage / signal supply unit 101, and the display panel substrate 20.
  • the plurality of film substrates 34 connected to the right side of the display panel substrate 20 constitute the gate drive circuit 12b of FIG.
  • the gate drive circuit 12b also has a PCB-less configuration.
  • the plurality of film substrates 35 connected to the upper side of the display panel substrate 20 constitute the source drive circuit 14 of FIG.
  • the plurality of film substrates 35 constituting the source drive circuit 14 are also connected to a PCB (Printed Circuit Board), that is, printed circuit boards 24a and 24b, and the power supply wiring and signal wiring connected to the plurality of film substrates 35 are printed. They are connected via the substrates 24a and 24b. This is not a PCB-less configuration.
  • the plurality of film substrates 35 connected to the lower side of the display panel substrate 20 among the plurality of film substrates 35 are not illustrated in FIG. 2, but include a source drive circuit on the lower side of the display panel substrate 20. Constitutes the source driving circuit.
  • the printed circuit boards 24a to 24d include the control unit 33 and the panel power supply unit 32 shown in FIG.
  • the voltage / signal supply unit 101 is a film-like substrate, and supplies various power supply voltages and various control signals from one of the printed substrates 24a to 24d to the nearest film substrate 34 via the display panel substrate 20. More specifically, the voltage / signal supply unit 101 includes a power supply wiring for supplying various voltages generated by the panel power supply unit 32 to the nearest film substrate 34 through the display panel substrate 20 as a power supply voltage, and a control unit. And signal wiring for supplying various control signals generated by 33 to the nearest film substrate 34.
  • the power supply wiring is supplied to the display panel substrate 20 from both the voltage / signal supply unit 101 on the upper side and the lower side of the display panel substrate 20.
  • the control signal is not necessarily supplied from both, but is supplied from only one of the voltage / signal supply unit 101 on the upper side and the lower side depending on the type.
  • the voltage / signal supply unit 101 is not required unless the gate drive circuits 12a and 12b have a PCB-less configuration. This is because, in the case of a PCB-less configuration, various power supply wirings and various signal wirings are supplied from the PCB to the film substrate 34.
  • the above is a substrate configuration example of the display device 1.
  • FIG. 4 is a diagram illustrating a configuration example of the film substrate 34 and the gate driver IC 121 which are the COF substrates in the first embodiment.
  • terminals other than the power supply terminal of the gate driver IC 121 and wirings other than the internal wiring of the power supply are omitted for easy understanding.
  • N + k power terminals PA1 to PD1, Pa1, and Pc1 are referred to as a first power terminal group.
  • the N + k power terminals PA2 to PD2, Pa2, and Pc2 are referred to as a second power terminal group.
  • the N shift registers 122A to 122D generate various gate signals to be supplied to the display panel substrate 20.
  • the reason why the shift registers 122A to 122D are four is that the pixel circuit 16 drives the four switch transistors (that is, the enable switch 23, the scan switch 24, the REF switch 26, and the INI switch 27) with four types of gate signals. Is assumed. Since the voltages applied to the drains or sources of the four switch transistors in the pixel circuit 16 are often different, the voltage applied to the gate should also be a corresponding voltage.
  • Each of the shift registers 122A to 122D outputs a gate signal for turning on and off the corresponding switch transistor.
  • the power supply terminals PA to PD are individually provided in the shift registers 122A to 122D so that the power supply voltage can be individually supplied. That is, the power supply terminals PA1 to PD1 are individually connected to the shift registers 922A to 922D, respectively, so that different power supply voltages can be supplied.
  • the first power supply terminal group has six (that is, N + k) power supply terminals PA1 to PD1, Pa1, and Pc1 that are supplied with power supply voltage from the outside (from the film substrate 34 in FIG. 4).
  • Six (that is, N + k) power supply terminals PA1 to PD1, Pa1, and Pc1 are connected to six (that is, N + k) internal wirings.
  • Four (that is, N) internal wirings connected to the power supply terminals PA1 to PD1 are connected to four (that is, N) shift registers 122A to 122D, respectively, to supply a power supply voltage.
  • two (that is, k) internal wirings Ia1 and Ic1 connected to the power supply terminals Pa1 and Pc1 are selected from four (that is, N) internal wirings connected to the power supply terminals PA1 to PD1. Connect the internal wiring of each book.
  • the selected k internal wirings are two internal wirings connected to the power supply terminals PA1 and PC1.
  • the redundantly provided k power supply terminals Pa1 and Pc1 are connected to the power supply terminals PA1 and PC1 by the internal wirings Ia1 and Ic1.
  • the supply of the power supply voltage to the power supply terminal Pa1 is equivalent to the supply of the power supply voltage to the power supply terminal PA1. That is, the power supply voltage can be supplied to the shift register 122A from either the power supply terminal Pa1 or the power supply terminal PA1. Similarly, the power supply voltage can be supplied to the shift register 122C from either the power supply terminal Pc1 or the power supply terminal PC1.
  • the gate driver IC 121 has such redundant k power supply terminals, thereby increasing the degree of freedom in power supply wiring design.
  • the second power supply terminal group in FIG. 4 has N + k power supply terminals PA2 to PD2, Pa2, and Pc2 that are supplied with the power supply voltage from the outside (from the film substrate 34 in FIG. 4).
  • the power supply terminals PA2 to PD2, Pa2, and Pc2 of the second power supply terminal group are connected to the power supply terminals PA1 to PD1, Pa1, and Pc1 of the first power supply terminal group, respectively, by internal wiring.
  • redundantly provided k power supply terminals Pa2 and Pc2 are connected to power supply terminals PA2 and PC2 by internal wirings Ia2 and Ic2, as shown in FIG.
  • the reason why the second power supply terminal group is provided in pairs with the first power supply terminal group is as follows. That is, first, when a plurality of gate driver ICs 121 and film substrates 34 are required for the display panel substrate 20, it is necessary to relay the power supply voltage to the adjacent (lower in FIG. 4) gate driver IC 121 and film substrate 34. Because there is. Second, it is based on the premise that the wiring of the film substrate 34 is a single layer that cannot intersect.
  • the film substrate 34 includes power input terminals TA1 to TD1, Ta1, Tc1, power output terminals TA2 to TD2, Ta2, Tc2, pads RA1 to RD1, Ra1, Rc1, RA2 to RD2, Ra2, Rc2, and power output terminals TA2 to TD2. , Ta2, Tc2, first power supply wires WA1 to WD1, Wa1, Wc1, second power supply wires WA2 to WD2, Wa2, Wc2, and third power supply wires WA3 to WD3, Wa3, Wc3.
  • N + k power input terminals TA1 to TD1, Ta1, and Tc1 are referred to as a power input terminal group.
  • N + k power supply output terminals TA2 to TD2, Ta2, and Tc2 are referred to as a power supply output terminal group.
  • the N + k pads RA1 to RD1, Ra1, and Rc1 are referred to as a first pad group.
  • the N + k pads RA2 to RD2, Ra2, and Rc2 are referred to as a second pad group.
  • N + k power supply output terminals TA2 to TD2, Ta2, and Tc2 are referred to as a power supply output terminal group.
  • the first power supply lines WA1 to WD1, Wa1, and Wc1 are referred to as a first power supply terminal group.
  • the second power supply lines WA2 to WD2, Wa2, and Wc2 are referred to as a second power supply line group.
  • the third power supply lines WA3 to WD3, Wa3, and Wc3 are referred to as a third power supply line group.
  • signal lines other than the power supply wiring for example, a clock signal, a control signal, etc.
  • the power input terminal group has N + k power input terminals TA1 to TD1, Ta1, and Tc1.
  • N power supply input terminals correspond to the power supply voltages of the N shift registers.
  • the k power input terminals are power input terminals provided redundantly in order to increase the degree of freedom in designing the power supply wiring of the display panel substrate 20.
  • Each power input terminal is a pad formed on the film substrate 34, is ACF-connected to the pad of the display panel substrate 20, and can receive power supply voltage from the power supply wiring of the display panel substrate 20.
  • the first pad group has N + k pads RA1 to RD1, Ra1, and Rc1 formed on the film substrate 34, and is connected to the power supply terminals PA1 to PD1, Pa1, and Pc1 of the gate driver IC 121.
  • the second pad group has N + k pads RA2 to RD2, Ra2, and Rc2 formed on the film substrate 34, and is connected to the power supply terminals PA2 to PD2, Pa2, and Pc2 of the gate driver IC 121.
  • the first power supply lines WA1 to WD1, Wa1, and Wc1 of the first power supply line group include the power input terminals TA1 to TD1, Ta1, and Tc1 of the power input terminal group and the pads RA1 to RD1, Ra1, and Rc1 of the first pad group. Connect each one.
  • the second power supply lines WA2 to WD2, Wa2, and Wc2 of the second power supply line group are the pads RA2 to RD2, Ra2, and Rc2 of the second pad group, and the power output terminals TA2 to TD2, Ta2, and Tc2 of the power supply output terminal group. Connect each.
  • the third power supply lines WA3 to WD3, Wa3, and Wc3 connect the pads RA1 to RD1, Ra1, and Rc1 of the first pad group and the pads RA2 to RD2, Ra2, and Rc2 of the second pad group, respectively.
  • the first to third power supply wiring groups supply the power supply voltage to the gate driver IC 121 and supply the power supply voltage to the adjacent film substrate 34.
  • the film substrate 34 has k power input terminals Ta1 and Tc1 redundantly provided and k power output terminals Ta2 and Tc2.
  • the supply of the power supply voltage to the power supply input terminal Ta1 is equivalent to the supply of the power supply voltage to the power supply input terminal TA1. That is, the power supply voltage can be supplied to the shift register 122A from either the power input terminal Ta1 or the power input terminal TA1. Similarly, the power supply voltage can be supplied to the shift register 122C from either the power input terminal Tc1 or the power input terminal TC1. In this way, the degree of freedom of power supply wiring design in the display panel substrate 20 can be increased.
  • the output of the power supply voltage from the power supply output terminal Ta2 is equivalent to the output of the power supply voltage from the power supply output terminal TA2.
  • the output of the power supply voltage from the power supply output terminal Tc2 is equivalent to the output of the power supply voltage from the power supply output terminal TC2.
  • the power wiring design at the power output terminal can have the same degree of freedom as the power input terminal.
  • FIG. 5 is a diagram showing a combination of a shift register supplied with the power supply voltage V1 and a shift register supplied with the power supply voltage V2 when the number of power supply voltages is reduced to two in this embodiment.
  • the voltage / signal supply unit 101 supplies two different power supply voltages V1 and V2.
  • “A” in the drawing corresponds to the power supply system of the shift register 122A, power input terminals TA1, TA2, pads RA1, RA2, power supply terminals PA1, PA2, and wirings WA1, WA2, WA3.
  • BD WA1, WA2, WA3.
  • FIG. 6 is a diagram showing connection examples of power supply wirings corresponding to the combinations in FIG. “A to D” in FIG. 6 has the same meaning as in FIG. “A” in FIG. 6 corresponds to power supply systems of redundantly provided power input terminals Ta1 and Ta2, pads Ra1 and Ra2, power supply terminals Pa1 and Pa2, and wirings Wa1, Wa2, and Wa3. The same applies to “c” in the figure.
  • the power supply wiring of the power supply voltage V1 on the display panel substrate 20 is connected to the power input terminal TA1, and the cascade connection on the display panel substrate 20 is connected to the power output terminal TA2.
  • the power supply wiring corresponding to the power supply voltage V1 is connected.
  • the notation to which [] is added means that the power input terminal is not connected to any power supply wiring of the display panel substrate 20.
  • (1) in FIG. 6 shows an example in which the power supply voltage is not shared. That is, in (1) of FIG. 6, four types of power supply voltages V1 to V4 are supplied from the voltage / signal supply unit 101, and power supply voltages V1 to V4 are supplied to A to D (shift registers 122A to 122D), respectively. An example is shown. In this case, the supply of the power supply voltage to the shift registers 122A to 122D is equivalent to FIG. 1A.
  • FIG. 6A the power supply input terminal TA1 is connected to the power supply wiring of the power supply voltage V1 on the display panel substrate 20, and the power supply input terminals TB1 to TD1 are connected to the power supply voltage V2 on the display panel substrate 20. Each is connected to the power supply wiring.
  • the power input terminals Ta1 and Tc1 are not connected.
  • connection examples that are possible even in FIG. 1A because redundant power input terminals Ta1 and Tc1 are not connected. Further, (c), (d), (f), and (g) to which # is added in FIG. 5 and FIG. 6 cannot be connected without using redundant power input terminal Ta1 or Tc1. In other words, the connection example to which # is added can be connected for the first time by providing a redundant power input terminal.
  • FIG. 1A in the prior art, three types of connections (a), (b), and (e) are possible, but in the connection example in FIG. 6, seven types of connections (a) to (g) Is possible.
  • the degree of freedom in power supply wiring design when the number of power supply voltages is reduced to two is increased from three to seven.
  • FIG. 7 is a diagram showing a combination of shift registers to which power supply voltages V1, V2, and V3 are supplied when the number of power supply voltages is reduced to three in the present embodiment.
  • the voltage / signal supply unit 101 supplies three different power supply voltages V1, V2, and V3. Also, A to D in the figure are the same as in FIG.
  • FIG. 8 is a diagram showing connection examples of power supply wirings corresponding to the combinations in FIG.
  • (1) in FIG. 8 shows an example in which the power supply voltage is not shared.
  • the degree of freedom in power supply wiring design is increased as follows. That is, in the conventional FIG. 1A, three connections (a), (b), and (e) are possible, but in the connection example in FIG. 8, six connections (a) to (f) are possible. It has become. That is, the degree of freedom in power supply wiring design when the number of power supply voltages is reduced to three in the first embodiment is increased from three to six.
  • k power supply terminals are redundantly provided, k internal wirings are among k power supply terminals and N internal wirings. Are connected to k internal wirings selected from the above. Therefore, it is possible to share the power supply voltage between power supply terminals that are not adjacent to each other among the N power supply terminals. That is, in the gate driver IC, the COF substrate, and the display device, a design that reduces the number of power supply voltages to be supplied, that is, the number of power supply wirings on the display panel substrate, or a design that does not reduce can be selected. And high versatility.
  • the power supply system “a” including the power input terminal Ta1 and the power supply system “c” including the power input terminal Tc1 are redundantly provided.
  • the present invention is not limited thereto.
  • power supply systems “b” and “d” may be provided on the power input terminal Ta1 side instead of the power supply systems “a” and “c”.
  • the gate driver IC 121 includes an internal wiring Ib1 that connects the power supply terminal PB1 and the power supply terminal Pb1, an internal wiring Ib2 that connects the power supply terminal PB2 and the power supply terminal Pb2, and an internal connection that connects the power supply terminal PD1 and the power supply terminal Pd1.
  • the wiring Id1 and the internal wiring Id2 for connecting the power supply terminal Pd2 and the power supply terminal Pd2 may be provided.
  • FIG. 9 is a diagram illustrating a configuration example of the COF substrate and the gate driver IC in the second embodiment.
  • the configuration of FIG. 4 is a system of “D”, that is, shift register 122D, power supply terminals PD1, PD2, power input terminal TA1, pads RD1, RD2, power output terminal TD2, power supply wirings WD1, WD2, WD3.
  • the system of “c”, that is, the power supply terminals Pc1 and Pc2, the power supply input terminal Tc1, the pads Rc1 and Rc2, the power supply output terminal Tc2, and the power supply lines Wc1, Wc2, and Wc3 are deleted.
  • the difference is that the internal wirings Ic1 and Ic2 are deleted.
  • This configuration is based on the premise that the number of switch transistors in the pixel circuit 16 is three. In FIG. 9, the redundant system a increases the degree of freedom of power supply wiring.
  • FIG. 10 shows a shift register to which the power supply voltage V1 is supplied and a shift register to which the power supply voltage V2 is supplied when the number of power supply voltages supplied to the shift registers 122A to 122C is reduced to two in the second embodiment. It is a figure which shows the combination. As shown in the figure, there are three combinations (a) to (c) of the shift registers to which the power supply voltages V1 and V2 are supplied.
  • FIG. 11 is a diagram illustrating a connection example of power supply wirings corresponding to each of the combinations in FIG.
  • (1) in FIG. 11 shows a connection example in which the power supply voltage is not shared.
  • the wiring examples (a) and (b) in the figure are possible even without the redundant power input terminal Ta1, and the wiring example (c) to which # is added has no redundant power input terminal Ta1. Connection is not possible.
  • the degree of freedom in power supply wiring design when the number of power supply voltages is reduced to two increases from two to three.
  • the power supply system “a” including the power input terminal Ta1 is redundantly provided, but the present invention is not limited to this.
  • a power supply system “c” including the power supply input terminal Tc may be provided redundantly next to the power supply input terminal TA1.
  • FIG. 12 is a diagram illustrating a configuration example of the COF substrate and the gate driver IC in the third embodiment. 4 differs from the configuration of FIG. 4 in that a system of “E” and a system of “d” are added and that internal wirings Id1 and Id2 are added. This configuration is based on the premise that the pixel circuit 16 has five switch transistors.
  • FIG. 13 is a diagram showing a combination of a shift register to which the power supply voltage V1 is supplied and a shift register to which the power supply voltage V2 is supplied when the number of power supply voltages is reduced to two in this embodiment.
  • the voltage / signal supply unit 101 supplies two different power supply voltages V1 and V2. As shown in the figure, there are 15 combinations (a) to (o) of the shift register supplied with the power supply voltage V1 and the shift register supplied with the power supply voltage V2.
  • FIG. 14A and 14B are diagrams showing connection examples of power supply wirings corresponding to the combinations in FIG.
  • (1) in FIG. 14A shows a connection example in which the power supply voltage is not shared.
  • 14A and 14B show connection examples in which the power supply voltage is not reduced.
  • 14A and 14B there are four wiring examples (a), (b), (f), and (i) that can be connected without redundant power supply input terminals Ta1, Tc1, and Td1.
  • examples of wiring that cannot be connected without redundant power input terminals Ta1, Tc1, and Td1 are those of (c) to (e), (g) to (k), and (m) to (o) to which # is added.
  • FIG. 15 is a diagram showing a combination of shift registers to which power supply voltages V1, V2, and V3 are supplied when the number of power supply voltages is reduced to three in the present embodiment.
  • the voltage / signal supply unit 101 supplies three different power supply voltages V1, V2, and V3.
  • 16A, 16B, and 16C are diagrams showing connection examples of power supply wirings corresponding to the combinations in FIG.
  • the five wiring examples (a), (b), (d), (n), and (w) in these figures are possible without redundant power input terminals Ta1, Tc1, and Td1, and # is
  • the added 19 wiring examples of (c), (e) to (h), (j) to (m), (o) to (v), (x), (y) are redundant power input terminals. Connection is not possible without Ta1, Tc1, and Td1.
  • the combination of (i) to which * is added cannot be connected in the configuration of FIG.
  • the degree of freedom in power supply wiring design when the number of power supply voltages is reduced to three has increased from five to 24.
  • FIG. 17 is a diagram showing a combination of shift registers to which power supply voltages V1 to V4 are supplied when the number of power supply voltages is reduced to four in the present embodiment.
  • the voltage / signal supply unit 101 supplies four different power supply voltages V1 to V4.
  • FIG. 18 is a diagram showing connection examples of power supply wirings corresponding to the combinations in FIG.
  • the four connection examples (a), (b), (f), and (i) in the same figure are possible without redundant power supply input terminals Ta1, Tc1, and Td1, and # is added (c ) To (e), (g), and (h) cannot be connected without redundant power input terminals Ta1, Tc1, and Td1.
  • the power supply system “a” including the power input terminal Ta1, the power supply system “c” including the power input terminal Tc1, and the power supply system “d” including the power input terminal Td1 are redundantly provided.
  • the number k of redundant power supply systems is not limited to 3, and may be 1 or 4 or another number.
  • Each redundant power supply system is connected to one of the non-redundant power supply systems (that is, a power supply system selected from “A” to “D”) by an internal wiring in the gate driver IC 121. That's fine.
  • FIG. 19 is a diagram illustrating a configuration example of the COF substrate 34 and the gate driver IC 121 according to the modification of the third embodiment.
  • the modified example of FIG. 12 includes power supply terminals Pcc1 and Pcc2, internal wirings Icc1 and Icc2, and internal wirings connecting the power supply terminals Pcc1 and Pcc2 in the gate driver IC 121, and a COF substrate.
  • power input terminals Tcc1 and Tcc2, pads Rcc1 and Rcc2, and first to third power supply lines Wcc1, Wcc2, and Wcc3 are added.
  • different points will be mainly described.
  • the power terminals Pcc1 and Pcc2 are redundant power terminals.
  • the internal wiring Icc1 is a wiring inside the gate driver IC 121 that connects the power supply terminal Pcc1 and the power supply terminal Pc1 or PC1.
  • the power supply terminal Pcc1 becomes the same potential as the power supply terminals PC1 and Pc1.
  • Pcc1 is a redundant power supply terminal maintained at the same potential as the power supply terminal PC1, and is also a redundant power supply terminal maintained at the same potential as the redundant power supply terminal Pc1, and supplies power to the shift register 122C. This is a supply terminal.
  • the internal wiring Icc2 connects the power supply terminal Pcc2 and the power supply terminal Pc2 or PC2.
  • a power supply system connected in this order of the power supply input terminal Tcc1, the first power supply wiring Wcc1, the pad Rcc1, the third power supply wiring Wcc3, the pad Rcc2, the second power supply wiring Wcc2, and the power supply input terminal Tcc2 is referred to as a power supply system “cc”.
  • the power supply system “cc” Since the power supply system “cc” is connected to the power supply system “C” by the internal wirings Icc1 and Icc2, it is substantially the same as the power supply system “C” and is substantially the same as the redundant power supply system “c”. Are identical. In other words, redundant power supply systems “cc” and “c” are provided for the power supply system “C” in order to increase the degree of freedom in power supply wiring design.
  • FIG. 12 three redundant power supply systems “a”, “c”, and “d” are provided, whereas in FIG. 19, a redundant power supply system “cc” is further added. Thereby, it is possible to connect the case (i) in FIG. 16A.
  • 20A to 20C are diagrams showing connection examples of power supply wirings corresponding to the combinations in FIG. 20A to 20C have power input terminals Tcc1 and Tcc2 added as compared to FIGS. 16A to 16C.
  • the power input terminal Tcc1 (Tcc2) is not connected, and the other power input terminals are connected in the same manner as in FIGS. 16A to 16C.
  • the combination of the power supply voltages in (i) of FIG. 15 is realized by wiring to the power supply input terminal Tcc1 (Tcc2). That is, (i) in FIG. 15 is not connectable in (i) in FIG. 16A, but is connectable in FIG. 20A.
  • FIGS. 20A to 20C are possible without redundant power input terminals Ta1, Tc1, Td1, and Tcc1.
  • FIG. 21 is a diagram illustrating a substrate configuration example in a display device having a COG configuration.
  • the gate driver IC 121 is directly mounted on the display panel substrate 20 without using a film substrate.
  • the redundant power supply system in the gate driver IC 121 can increase the degree of freedom in designing the power supply wiring of the display panel substrate 20.
  • N, k (4, 2), (3, 1), (5, 3), (5, 4) have been described.
  • N, k) is not limited to this.
  • k power supply terminals are redundantly provided, k internal wirings include k power supply terminals, and k internal wirings selected from the N internal wirings. Connected. Therefore, it is possible to share the power supply voltage between power supply terminals that are not adjacent to each other among the N power supply terminals. That is, in the gate driver IC, the COF substrate, and the display device, a design that reduces the number of power supply wirings or a design that does not reduce the power supply wirings can be selected.
  • the gate driver IC includes a first power supply terminal group including the N + k power supply terminals and a second power supply terminal group including N + k power supply terminals for supplying power from the outside, and the second power supply.
  • the N + k power supply terminals of the terminal group may be connected to the N + k internal wirings, respectively.
  • This configuration is suitable for cascading a plurality of gate driver ICs.
  • a chip-on-film substrate in one embodiment of the present disclosure is formed on the gate driver IC, the film substrate on which the gate driver IC is mounted, and the film substrate, and is supplied with a power supply voltage from the display panel substrate.
  • the supply of the power supply voltage to one of the redundant power supply input terminals is equivalent to the supply of the power supply voltage to one of the non-redundant power supply input terminals. That is, the supply of the power supply voltage to a certain shift register can be performed from either a redundant power supply input terminal or a non-redundant power supply input terminal. In this way, the degree of freedom of power supply wiring design in the display panel substrate 20 can be increased.
  • the gate driver IC includes a first power supply terminal group including the N + k power supply terminals and a second power supply terminal group including N + k (k is a natural number) power supply terminals for supplying power from the outside.
  • the N + k internal wirings connect the N + k power terminals of the first power terminal group and the N + k power terminals of the second power terminal group, respectively, and the chip-on-film substrate includes: A power input terminal group composed of the N + k power input terminals formed on the film substrate; a power output terminal group composed of N + k power output terminals formed on the film substrate; and A first pad group formed and connected to the first power supply terminal group; a second pad group formed on the film substrate and connected to the second power supply terminal group; and formed on the film substrate.
  • This configuration is suitable for cascading a plurality of chip-on films.
  • a display device that supplies a power supply voltage to at least N power input terminals of the chip-on-film substrate and the N + k power input terminals of the film substrate. A substrate.
  • 1 to k power input terminals of the N + k power input terminals may be disconnected from any wiring formed on the display panel substrate.
  • a display device includes the gate driver IC and a display panel substrate that supplies a power supply voltage to at least N power terminals among the N + k power terminals.
  • 1 to k power terminals of the N + k connection terminals may be disconnected from any wiring formed on the display panel substrate.
  • the gate driver IC As described above, the gate driver IC, the chip-on-film substrate, and the display device using the gate driver IC have been described based on the embodiment. However, the present disclosure is not limited to this embodiment. Unless it deviates from the gist of the present disclosure, various modifications conceived by those skilled in the art have been made in this embodiment, and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. It may be included.
  • the present disclosure can be used for a gate driver IC of a flat panel display device such as a television receiver or an information device, a COF substrate, and a display device using the gate driver IC.

Abstract

　ゲートドライバＩＣ（１２１）は、Ｎ（Ｎは自然数）個のシフトレジスタ（１２２Ａ～１２２Ｄ）と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子（ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１）と、Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、Ｎ個のシフトレジスタ（１２２Ａ～１２２Ｄ）とをそれぞれ接続し、Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線を除くｋ本の内部配線（Ｉａ１、Ｉｃ１）は、Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子を除くｋ個の電源端子と、Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。

Description

ゲートドライバＩＣ、チップオンフィルム基板および表示装置
　表示パネル基板に供給すべきゲート信号を生成するゲートドライバＩＣ、チップオンフィルム基板および表示装置に関する。
　液晶表示装置や有機ＥＬ表示装置などのフラットパネル表示装置において、表示パネル基板と、ドライバＩＣを搭載したＣＯＦ（Chip On Film）基板との接続に異方性導電フィルムＡＣＦ（Anisotropic Conductive Film）を用いた熱圧着が利用されている。ここで、ＡＣＦとは、接着剤に導電性粒子を混ぜ合わせてテープ状に形成した材料である。ＡＣＦ接続では、異なる基板の端子部の間にＡＣＦを挟んで熱圧着することにより、導電性粒子を介して上下方向の端子間を電気的に接続するのと同時に同一基板内の端子間を絶縁し、接着剤の硬化により基板同士を接合する。このようなＡＣＦ接続はコネクタによる接続の代替として使用でき、コネクタに比べ多ピン、低背、狭ピッチでの接続を可能にする。
　特許文献１（図５）は、配線抵抗を減少させたＣＯＦ基板であるフレキシブル回路基板を開示している。このフレキシブル回路基板は、ベース基板、駆動チップ、入力伝送ライン、出力伝送ライン、及び連結伝送ラインを有している。駆動チップは、ベース基板の一面に配置される。入力伝送ラインはベース基板の一面に形成され、駆動チップの入力端子と電気的に連結される。出力伝送ラインはベース基板の一面に形成され、駆動チップの出力端子と電気的に連結される。連結伝送ラインは、入力伝送ライン及び出力伝送ラインを電気的に連結する。
　このように、特許文献１のフレキシブル基板では、入力伝送ライン及び出力伝送ラインを電気的に連結する連結伝送ラインが形成されることにより、フレキシブル回路基板内の配線抵抗をより減少している。
特開２００７－１８８０７８号公報
　しかしながら、従来のＣＯＦ基板と表示パネル基板との接続において電源配線の接続設計の自由度が小さいという問題がある。
　より詳しくは、ＣＯＦ基板における、入力伝送ライン、出力伝送ライン、連結伝送ライン等の配線は、配線同士が交差することなくフィルム状のベース基板の一面に形成される。このように、ＣＯＦ基板における配線層が単層であるため、低コスト化を図っている。また、表示パネル基板（例えばガラス基板）の周辺における配線も配線同士が交差することなく表示パネル基板の一面に形成される。そのため、表示パネル基板とＣＯＦ基板との電源配線の接続設計の自由度が小さいという問題がある。
　本開示は、ＣＯＦ基板またはゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度を高め、より汎用性の高いゲートドライバＩＣ、チップオンフィルム基板および表示装置を提供することを目的とする。
　上記課題を解決するために本開示における表示装置は、表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
　この構成によれば、チップオンフィルム基板と表示パネル基板との接続において、および、ゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度を高めることができ、より汎用性を高めることができる。
図１Ａは、従来のフラットパネル表示装置における表示パネル基板とＣＯＦ基板との接続例を示す図である。 図１Ｂは、ゲートドライバＩＣの構成例を示すブロック図である。 図２は、実施の形態１における表示装置および画素回路の構成例を示すブロック図である。 図３は、実施の形態１における表示装置の基板構成例を示す図である。 図４は、実施の形態１におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。 図５は、実施の形態１における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。 図６は、実施の形態１における図５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図７は、実施の形態１において電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。 図８は、実施の形態１における図７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図９は、実施の形態２におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。 図１０は、実施の形態２における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。 図１１は、実施の形態２における図１０の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図１２は、実施の形態３におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。 図１３は、実施の形態３における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。 図１４Ａは、実施の形態３における図１３の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図１４Ｂは、実施の形態３における図１４Ａの続きの配線例を示す図である。 図１５は、実施の形態３における電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。 図１６Ａは、実施の形態３における図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図１６Ｂは、実施の形態３における図１６Ａの続きの配線例を示す図である。 図１６Ｃは、実施の形態３における図１６Ｂの続きの配線例を示す図である。 図１７は、実施の形態３における電源電圧数を４つに減らす場合に、電源電圧Ｖ１～Ｖ４が供給されるシフトレジスタの組み合わせを示す図である。 図１８は、実施の形態３における図１７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図１９は、実施の形態３の変形例におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。 図２０Ａは、実施の形態３における図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。 図２０Ｂは、実施の形態３における図１６Ａの続きの配線例を示す図である。 図２０Ｃは、実施の形態３における図１６Ｂの続きの配線例を示す図である。 図２１は、ＣＯＧ構成の表示装置における基板構成例を示す図である。
　（本発明の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した従来のフラットパネル表示装置に関し、以下の問題が生じることを見出した。この問題について図１Ａ、図１Ｂを用いて説明する。
　図１Ａは、従来のフラットパネル表示装置における表示パネル基板とＣＯＦ基板との接続例を示す図である。図１Ｂは、ゲートドライバＩＣの構成例を示すブロック図である。
　図１Ａのフラットパネル表示装置は、電圧・信号供給部９０１、表示パネル基板９２０、ＣＯＦ基板９３４を備える。
　電圧・信号供給部９０１は、フィルム状の基板であって、下部が表示パネル基板９２０にＡＣＦ接続され、上部がプリント基板にＡＣＦ（Anisotropic Conductive Film）接続されている。電圧・信号供給部９０１は、プリント基板上のＴＣＯＮ（Timing Controller）と呼ばれる表示制御回路から、フィルム基板９３４に供給すべき電源および各種信号を中継する配線群を有している。図１Ａの電圧・信号供給部９０１に接続された４本の配線は、電源配線を図示している。電圧・信号供給部９０１に接続される電源配線以外の各種信号用の配線は省略している。
　フィルム基板９３４は、ゲートドライバＩＣ９２１を搭載するＣＯＦ（Chip On Film）基板である。フィルム基板９３４の矩形破線枠には、図１ＢのゲートドライバＩＣ９２１が実装される。図１Ａの矩形破線枠ではフィルム基板９３４に形成された電源配線を明記してある。また、矩形破線枠の右辺に接続されている配線は、表示パネル基板９２０に供給される各種ゲート信号線である。
　フィルム基板９３４の右辺には表示パネル基板９２０にＡＣＦ接続されるパッド列を有している。パッド列のうち、各フィルム基板９３４右辺の最も上の４つと最も下の４つを除くパッドは、ゲート信号出力用のパッドである。
　パッド列のうち最も上の４つのパッドは、表示パネル基板９２０の４本の電源配線に接続され、電圧・信号供給部１０１から電源電圧の供給を受ける。この４つのパッドは、フィルム基板９３４内で、パッドＲＡ１～ＲＤ１、パッドＲＡ２～ＲＤ２を介して、最も下の４つのパッドに接続される。
　パッドＲＡ１～ＲＤ１、パッドＲＡ２～ＲＤ２は、ゲートドライバＩＣ９２１の電源端子ＰＡ１～ＰＤ１、ＰＡ２～ＰＤ２にそれぞれ接続される。
　また、パッド列の最も下の４つのパッドは、下のフィルム基板９３４への電源電圧供給用である。
　図１ＢのゲートドライバＩＣ９２１は、４つのシフトレジスタ９２２Ａ～９２２Ｄと、外部から電源電圧を入力する電源端子ＰＡ１～ＰＤ１、ＰＡ２～ＰＤ２を有する。電源端子ＰＡ１～ＰＤ１、ＰＡ２～ＰＤ２に入力された電源電圧は配線を介してシフトレジスタ９２２Ａ～９２２Ｄの電源電圧としてそれぞれ供給される。
　４つのシフトレジスタ９２２Ａ～９２２Ｄを備えているのは、各画素回路１６が４つのスイッチトランジスタを有し、４種類のゲート信号により駆動されることを前提としているからである。画素回路１６内のスイッチトランジスタのドレインまたはソースに印加される電圧は異なっていることが多いので、ゲートに印加される電圧も対応する電圧にすべきである。シフトレジスタ９２２Ａ～９２２Ｄのそれぞれは、対応するスイッチトランジスタをオンおよびオフさせるゲート信号を出力する。このことから、シフトレジスタ９２２Ａ～９２２Ｄには個別に電源電圧を供給可能にするために、４種類の電源端子が個別に設けられている。すなわち、４種類の電源端子は、シフトレジスタ９２２Ａ～９２２Ｄにそれぞれ個別に接続され、互いに異なる電源電圧を供給可能な構成になっている。
　しかしながら、図１Ａのような構成では上述したように、ゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度が小さく、ゲートドライバＩＣおよびＣＯＦ基板の汎用性が乏しいという問題がある。
　具体的には、シフトレジスタ９２２Ａ～９２２Ｄの中には、電源電圧の共通化が可能な場合がある。
　例えば、シフトレジスタ９２２Ａとシフトレジスタ９２２Ｃに同じ電源電圧にする共通化が可能である場合でも、表示パネル基板２０上の電源配線は４本が必要であり、その配線数を減らすことができない。シフトレジスタ９２２Ａとシフトレジスタ９２２Ｂに同じ電源電圧にする共通化が可能である場合には、表示パネル基板２０上の電源配線は３本で足りるので、その配線数を減らすことができる。
　言い換えれば、隣り合う２つの電源配線の電源電圧を共通化する場合には、表示パネル基板９２０上の電源配線を減らした配線設計をすることができる。しかし、隣り合わない２つの電源配線の電源電圧を共通化する場合には、電源配線を減らした配線設計をすることができない。これは、表示パネル基板９２０の周辺では交差しない配線つまり一層の配線を用いるとことを前提にしている。
　電源配線は一般に他の信号線よりも太く形成されるので、表示パネル基板９２０の周辺では大きな幅を必要とする。もし、電源配線数を減らすことができれば、表示装置の狭額縁化に役立つ。また、電源配線数を減らすことも減らさないことも選択可能で自由度が高ければ、ゲートドライバＩＣおよびＣＯＦ基板の汎用性を高める。つまり異なる種類の表示パネル基板に適用可能になる。
　そこで、本発明者は、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性の高いゲートドライバＩＣ、ＣＯＦ基板および表示装置を提供する。
　この目的を達成するため、本開示におけるゲートドライバＩＣは、表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備える。前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続する。前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
　この構成によれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、前記Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　以下、本発明の実施の形態における表示装置について、図面を用いて説明する。
　（実施の形態１）
　本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（４、２）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。ここで、Ｎは、ゲートドライバＩＣに供給される電源電圧の最大数であり、ゲートドライバ内のシフトレジスタの数でもある。ｋは、ゲートドライバＩＣに冗長に設けられた電源端子の数であり、冗長な内部配線の本数でもある。この冗長さが電源配線の自由度を高めることになる。
　まずは、表示装置の全体の構成について説明する。
　［１．表示装置の構成］
　図２は、実施の形態１における表示装置および画素回路の構成例を示すブロック図である。同図の表示装置１は、表示パネル基板２０、ゲート駆動回路１２ａ、１２ｂ、ソース駆動回路１４、制御部３３、パネル電源供給部３２を備える。
　［１－１．表示パネル基板の構成］
　ここで、表示パネル基板２０の回路構成例について説明する。
　表示パネル基板２０は、行列状に配置された複数の画素回路１６を備える。複数の画素回路１６は、半導体プロセスによって表示パネル基板２０に形成されている。表示パネル基板２０の素材は、ガラス、または樹脂（例えばアクリル等）である。
　複数の画素回路１６は、ｎ行ｍ列に配置されている。ｎ、ｍは、表示パネル基板２０のサイズおよび解像度により異なる。例えば、ＨＤ（ＨｉｇｈＤｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路１６が隣接する場合、ｎは少なくとも１０８０行であり、ｍは少なくとも１９２０×３列である。
　各画素回路１６は、ＲＧＢ三原色の何れかの発光画素を構成する。画素回路１６は、発光素子２１、駆動トランジスタ２２、イネーブルスイッチ２３、スキャンスイッチ２４、容量素子２５、ＲＥＦスイッチ２６、ＩＮＩスイッチ２７を備える。
　また、ｉ（ｉは１～ｎの整数）番目の行に属する画素回路１６は、ＥＮＢ（ｉ）信号線、ＲＥＦ（ｉ）信号線、ＩＮＩ(ｉ)信号線、ＳＣＮ（ｉ）信号線に接続される。これらに信号線には、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号、スキャン信号がゲート駆動回路１２ａ、１２ｂから供給される。
　ＥＮＢ（ｉ）信号線は、ｉ番目の行に属する画素回路１６の発光および非発光を制御するイネーブル信号を伝達する。イネーブル信号は、該当する画素回路１６内のイネーブルスイッチ２３のオンおよびオフを制御する。
　ＳＣＮ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への画素データの書き込みを制御するスキャン信号（書き込み信号とも呼ぶ）を伝達する。スキャン信号は、該当する画素回路１６内のスキャンスイッチ２４のオンおよびオフを制御する。
　ＲＥＦ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への基準電圧の供給を制御するＲＥＦ制御信号を伝達する。このＲＥＦ制御信号は、該当する画素回路１６内のＲＥＦスイッチ２６のオンおよびオフを制御する。
　ＩＮＩ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への初期化電圧の供給を制御するＩＮＩ制御信号を伝達する。このＩＮＩ制御信号は、該当する画素回路１６内のＩＮＩスイッチ２７のオンおよびオフを制御する。
　また、ｊ（ｊは１～ｍの整数）番目の列に属する画素回路１６は、Ｄ（ｊ）信号線に接続される。Ｄ（ｊ）信号線には、発光すべき輝度に応じた電圧がソース駆動回路１４から供給される。
　Ｄ（ｊ）信号線は、ｊ番目の列に属する画素回路１６への、画素の明るさを表す電圧を画素データとして伝達するデータ線である。この画素データは、スキャン信号の制御によって、スキャンスイッチ２４を介して容量素子２５に与えられる。
　以下、上記各種信号線の名称中の（ｉ）、（ｊ）は、特に画素回路１６の位置を特定しない場合には表記を省略する。
　図１の画素回路１６において、発光素子２１は、有機ＥＬ素子であり、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）とも呼ばれる発光素子の一例であり、自身を流れる電流の大きさに応じた明るさで発光する。発光素子２１のアノードは駆動トランジスタ２２のソースに接続され、発光素子２１のカソードは電源線ＶＥＬに接続されている。
　駆動トランジスタ２２は、発光素子２１に電流を供給するドライバである。駆動トランジスタ２２のゲートには容量素子２５の一方の電極に接続され、ソースは容量素子２５の他方の電極および発光素子２１のアノードに接続される。この接続により、駆動トランジスタ２２のゲートとソースとの間には容量素子２５に保持された電圧つまり画素の明るさを表す電圧が印加される。これにより、駆動トランジスタ２２は、容量素子２５の電圧に応じた量の電流を発光素子２１に供給する。
　イネーブルスイッチ２３は、駆動トランジスタ２２による発光素子２１への電流供給をオンおよびオフするスイッチトランジスタである。イネーブルスイッチ２３は、イネーブル信号に従ってオンおよびオフする。
　スキャンスイッチ２４は、容量素子２５に画素の明るさを表す電圧を画素データとして書き込むためのスイッチトランジスタである。スキャン信号は、行列状の複数の画素回路１６を行単位に選択し、選択された行に属する画素回路１６に輝度を表す電圧を書き込むための書き込み信号である。
　容量素子２５は、駆動トランジスタ２２のゲート－ソース間に画素の明るさを表す電圧を画素データとして保持する。
　ＲＥＦスイッチ２６は、基準電圧ＶＲＥＦを容量素子２５の一方の電極に与えるためのスイッチトランジスタである。また、ＩＮＩスイッチ２７は、初期化電圧ＶＩＮＩを容量素子２５の他方の電極に与えるためのスイッチトランジスタである。ＲＥＦスイッチ２６およびＩＮＩスイッチ２７は、容量素子２５に、それが接続された駆動トランジスタ２２の実際のしきい値電圧に相当する電圧を保持させるしきい値補償動作に用いられる。
　図２に示した表示パネル基板２０は以上のように回路構成されている。
　［１－２．表示パネル基板２０以外の構成］
　次に、表示パネル基板２０周辺の構成について説明する。
　ゲート駆動回路１２ａ、１２ｂは、表示パネル基板２０に対して同じゲート信号を同じタイミングで駆動する。これは、大型の表示装置における各信号線の配線容量による信号劣化を抑制するためである。小型の表示装置ではゲート駆動回路１２は１つだけでよい。
　ここで、ゲート信号とは、画素回路１６内の各スイッチトランジスタのゲートに入力される信号をいう。図２の画素回路１６の場合、ゲート信号は、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号、スキャン信号の４種類である。
　ゲート駆動回路１２ｂは、ゲート駆動回路１２ａと同じ構成であり、ゲート駆動回路１２ａと同じ信号を同じタイミングで出力する。
　ソース駆動回路１４は、制御部３３から入力される映像信号に基づいて、Ｄ（１）信号線～Ｄ（ｍ）信号線に、それぞれの列に属する画素の明るさを表す電圧を供給する。供給された電圧は、スキャン信号線により選択された行に属する画素回路１６に書き込まれる。また、制御部３３からソース駆動回路１４に入力される映像信号は、例えば、ＲＧＢ３原色の色毎のデジタルシリアルデータとして入力され、ソース駆動回路１４内部で行単位のパラレルデータに変換され、さらに行単位のアナログデータに変換される。
　なお、ソース駆動回路１４は、図２では１つだけ図示しているが、大型の表示装置では上下に２つのソース駆動回路を備え、同じ信号を同じタイミングで出力してもよい。
　制御部３３は、表示装置全体の動作を制御する。外部からの映像信号の垂直同期信号、水平同期信号に従って、制御部３３は、ゲート駆動回路１２ａ、１２ｂに対して走査の開始を指示し、ソース駆動回路１４に対して上記のデジタルシリアルデータを供給する。
　パネル電源供給部３２は、表示パネル基板２０の各画素回路１６に各種電圧を供給する。ここでいう各種電圧は、図２に示した画素回路例では、ＶＴＦＴ、ＶＥＬ、ＶＲＥＦ、ＶＩＮＩである。パネル電源供給部３２は、制御部３３の制御により、上記電圧のそれぞれの供給をオンおよびオフすることが可能である。
　［１－３.表示装置の基板構成］
　図３は、表示装置の基板構成例を示す図である。同図において表示装置１は、表示パネル基板２０と、複数のフィルム基板３４と、複数のフィルム基板３５と、プリント基板２４ａ～２４ｄと、４つの電圧・信号供給部１０１とを備える。
　複数のフィルム基板３４のうちの表示パネル基板２０の左辺に接続された複数のフィルム基板３４は、図２のゲート駆動回路１２ａを構成する。このゲート駆動回路１２ａを構成する複数のフィルム基板３４は、ＰＣＢ（Printed Circuit Board）つまりプリント基板に接続されないＰＣＢレス構成の例である。フィルム基板３４への各種電源電圧や各種制御信号は、プリント基板２４ａまたは２４ｂ、電圧・信号供給部１０１および表示パネル基板２０を経由する電源配線および信号配線により、制御部３３から供給される。
　複数のフィルム基板３４のうちの表示パネル基板２０の右辺に接続された複数のフィルム基板３４は、図２のゲート駆動回路１２ｂを構成する。ゲート駆動回路１２ｂもＰＣＢレス構成である。
　複数のフィルム基板３５のうちの表示パネル基板２０の上辺に接続された複数のフィルム基板３５は、図２のソース駆動回路１４を構成する。このソース駆動回路１４を構成する複数のフィルム基板３５は、ＰＣＢ（Printed Circuit Board）つまりプリント基板２４ａ、２４ｂにも接続されており、複数のフィルム基板３５に接続される電源配線、信号配線はプリント基板２４ａ、２４ｂを経由して接続される。これはＰＣＢレス構成ではない。
　複数のフィルム基板３５のうちの表示パネル基板２０の下辺に接続された複数のフィルム基板３５は、図２には図示していないが、表示パネル基板２０の下辺にもソース駆動回路を備える場合には、当該ソース駆動回路を構成する。
　プリント基板２４ａ～２４ｄは、図２の制御部３３およびパネル電源供給部３２を備える。
　電圧・信号供給部１０１は、フィルム状の基板であり、各種電源電圧および各種制御信号を、プリント基板２４ａ～２４ｄの１つから表示パネル基板２０を介して直近のフィルム基板３４に供給する。より詳しくは、電圧・信号供給部１０１は、パネル電源供給部３２により生成される各種電圧を電源電圧として表示パネル基板２０を介して直近のフィルム基板３４に供給するための電源配線と、制御部３３により生成される各種制御信号を直近のフィルム基板３４に供給する信号配線とを有する。
　ただし、電源配線は、表示パネル基板２０の上辺および下辺の電圧・信号供給部１０１の両方から表示パネル基板２０に供給される。制御信号は、必ずしも両方から供給されるとは限らず、その種類によって上辺および下辺の電圧・信号供給部１０１の一方のみから供給される。
　電圧・信号供給部１０１は、ゲート駆動回路１２ａ、１２ｂがＰＣＢレス構成でなければ不要である。ＰＣＢレス構成でない場合は、各種電源配線も各種信号配線もＰＣＢからフィルム基板３４に供給されるからである。
　以上が、表示装置１の基板構成例である。
　［１－４.ＣＯＦ基板およびゲートドライバＩＣの構成］
　次に、フィルム基板３４およびゲートドライバＩＣ１２１の構成と、それらの電源配線の接続について説明する。
　図４は、実施の形態１におけるＣＯＦ基板であるフィルム基板３４およびゲートドライバＩＣ１２１の構成例を示す図である。同図においてゲートドライバＩＣ１２１は、Ｎ（本実施の形態ではＮ＝４）個のシフトレジスタ１２２Ａ～１２２Ｄと、電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１、電源端子ＰＡ２～ＰＤ２、Ｐａ２、Ｐｃ２、内部配線Ｉａ１、Ｉｃ１、Ｉａ２、Ｉｃ２等を有する。なお、同図では、ゲートドライバＩＣ１２１の電源端子以外の端子、電源の内部配線以外の配線については、説明を分かり易くするために省略している。
　このうち、Ｎ＋ｋ個の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１を第１電源端子群と呼ぶ。また、Ｎ＋ｋ個の電源端子ＰＡ２～ＰＤ２、Ｐａ２、Ｐｃ２を第２電源端子群と呼ぶ。
　Ｎ個のシフトレジスタ１２２Ａ～１２２Ｄは、表示パネル基板２０に供給すべき各種ゲート信号を生成する。シフトレジスタ１２２Ａ～１２２Ｄが４つであるのは、画素回路１６が４つのスイッチトランジスタ（つまりイネーブルスイッチ２３、スキャンスイッチ２４、ＲＥＦスイッチ２６、ＩＮＩスイッチ２７）に、４種類のゲート信号により駆動することを前提としている。画素回路１６内の４つスイッチトランジスタのドレインまたはソースに印加される電圧は異なっていることが多いので、ゲートに印加される電圧も対応する電圧にすべきである。シフトレジスタ１２２Ａ～１２２Ｄのそれぞれは、対応するスイッチトランジスタをオンおよびオフさせるゲート信号を出力する。このことから、シフトレジスタ１２２Ａ～１２２Ｄには個別に電源電圧を供給可能にするために、電源端子ＰＡ～ＰＤが個別に設けられている。すなわち、電源端子ＰＡ１～ＰＤ１は、シフトレジスタ９２２Ａ～９２２Ｄにそれぞれ個別に接続され、互いに異なる電源電圧を供給可能な構成になっている。
　さらに、ｋ（本実施の形態ではｋ＝２）個の電源端子Ｐａ１、Ｐｃ１は、冗長な電源端子として設けられている。これは、表示パネル基板２０とフィルム基板３４とを接続する電源配線の設計の自由度を増加させるためである。
　第１電源端子群は外部から（図４ではフィルム基板３４から）の電源電圧の供給を受ける６個（つまりＮ＋ｋ個）の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１を有する。６個（つまりＮ＋ｋ個）の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１は、６本（つまりＮ＋ｋ本）の内部配線に接続されている。電源端子ＰＡ１～ＰＤ１に接続された４本（つまりＮ本）の内部配線は、４個（つまりＮ個）のシフトレジスタ１２２Ａ～１２２Ｄにそれぞれ接続され、電源電圧を供給する。また、電源端子Ｐａ１、Ｐｃ１に接続された２本（つまりｋ本）の内部配線Ｉａ１、Ｉｃ１は、電源端子ＰＡ１～ＰＤ１に接続された４本（つまりＮ本）の内部配線から選択されたｋ本の内部配線をそれぞれ接続する。この選択されたｋ本の内部配線は、図４では、電源端子ＰＡ１、ＰＣ１に接続された２本の内部配線である。
　このように、冗長に設けられたｋ個の電源端子Ｐａ１、Ｐｃ１は、内部配線Ｉａ１、Ｉｃ１によって電源端子ＰＡ１、ＰＣ１に接続されている。これにより、電源端子Ｐａ１への電源電圧の供給は、電源端子ＰＡ１への電源電圧の供給と等価である。つまり、シフトレジスタ１２２Ａへの電源電圧の供給は、電源端子Ｐａ１と電源端子ＰＡ１の何れからでも可能である。同様に、シフトレジスタ１２２Ｃへの電源電圧の供給は、電源端子Ｐｃ１と電源端子ＰＣ１の何れからでも可能である。
　ゲートドライバＩＣ１２１は、このような冗長なｋ個の電源端子を有することにより、電源配線設計の自由度を増加させている。
　また、図４における第２電源端子群は、外部から（図４ではフィルム基板３４から）の電源電圧の供給を受けるＮ＋ｋ個の電源端子ＰＡ２～ＰＤ２、Ｐａ２、Ｐｃ２を有する。第２電源端子群の電源端子ＰＡ２～ＰＤ２、Ｐａ２、Ｐｃ２は、第１電源端子群の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１とそれぞれ内部配線により接続されている。第２電源端子群のうち冗長に設けられたｋ個の電源端子Ｐａ２、Ｐｃ２は、図４のように内部配線Ｉａ２、Ｉｃ２によって電源端子ＰＡ２、ＰＣ２に接続されている。
　第２電源端子群が第１電源端子群と対になって設けられているのは次の理由による。すなわち、第１に、表示パネル基板２０にゲートドライバＩＣ１２１およびフィルム基板３４がそれぞれ複数必要な場合には、隣りの（図４では下の）ゲートドライバＩＣ１２１およびフィルム基板３４に電源電圧を中継する必要があるからである。第２に、フィルム基板３４の配線が交差できない単層であることを前提にしているからである。
　続いて、図４のフィルム基板について説明する。
　フィルム基板３４は、電源入力端子ＴＡ１～ＴＤ１、Ｔａ１、Ｔｃ１、電源出力端子ＴＡ２～ＴＤ２、Ｔａ２、Ｔｃ２、パッドＲＡ１～ＲＤ１、Ｒａ１、Ｒｃ１、ＲＡ２～ＲＤ２、Ｒａ２、Ｒｃ２、電源出力端子ＴＡ２～ＴＤ２、Ｔａ２、Ｔｃ２、第１電源配線ＷＡ１～ＷＤ１、Ｗａ１、Ｗｃ１、第２電源配線ＷＡ２～ＷＤ２、Ｗａ２、Ｗｃ２、第３電源配線ＷＡ３～ＷＤ３、Ｗａ３、Ｗｃ３を有する。
　このうち、Ｎ＋ｋ個の電源入力端子ＴＡ１～ＴＤ１、Ｔａ１、Ｔｃ１を電源入力端子群と呼ぶ。Ｎ＋ｋ個の電源出力端子ＴＡ２～ＴＤ２、Ｔａ２、Ｔｃ２を電源出力端子群と呼ぶ。Ｎ＋ｋ個のパッドＲＡ１～ＲＤ１、Ｒａ１、Ｒｃ１を第１パッド群と呼ぶ。Ｎ＋ｋ個のパッドＲＡ２～ＲＤ２、Ｒａ２、Ｒｃ２を第２パッド群と呼ぶ。Ｎ＋ｋ個の電源出力端子ＴＡ２～ＴＤ２、Ｔａ２、Ｔｃ２を電源出力端子群と呼ぶ。第１電源配線ＷＡ１～ＷＤ１、Ｗａ１、Ｗｃ１を第１電源端子群と呼ぶ。第２電源配線ＷＡ２～ＷＤ２、Ｗａ２、Ｗｃ２を第２電源配線群と呼ぶ。第３電源配線ＷＡ３～ＷＤ３、Ｗａ３、Ｗｃ３を第３電源配線群と呼ぶ。なお、図４では、電源配線以外の信号線（例えばクロック信号、制御信号等）は、説明を分かり易くするために省略している。
　電源入力端子群は、Ｎ＋ｋ個の電源入力端子ＴＡ１～ＴＤ１、Ｔａ１、Ｔｃ１を有する。本実施の形態ではＮ＝４、ｋ＝２である。Ｎ個の電源入力端子は、Ｎ個のシフトレジスタの電源電圧に対応している。ｋ個の電源入力端子は、表示パネル基板２０の電源配線設計の自由度を増やすために冗長に設けられた電源入力端子である。各電源入力端子は、フィルム基板３４に形成されたパッドであり、表示パネル基板２０のパッドとＡＣＦ接続され、表示パネル基板２０の電源配線から電源電圧の供給を受けることが可能である。
　第１パッド群は、フィルム基板３４に形成されたＮ＋ｋ個のパッドＲＡ１～ＲＤ１、Ｒａ１、Ｒｃ１を有し、ゲートドライバＩＣ１２１の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１と接続される。
　第２パッド群は、フィルム基板３４に形成されたＮ＋ｋ個のパッドＲＡ２～ＲＤ２、Ｒａ２、Ｒｃ２を有し、ゲートドライバＩＣ１２１の電源端子ＰＡ２～ＰＤ２、Ｐａ２、Ｐｃ２と接続される。
　第１電源配線群の第１電源配線ＷＡ１～ＷＤ１、Ｗａ１、Ｗｃ１は、電源入力端子群の電源入力端子ＴＡ１～ＴＤ１、Ｔａ１、Ｔｃ１と第１パッド群のパッドＲＡ１～ＲＤ１、Ｒａ１、Ｒｃ１とをそれぞれ接続する。
　第２電源配線群の第２電源配線ＷＡ２～ＷＤ２、Ｗａ２、Ｗｃ２は、第２パッド群のパッドＲＡ２～ＲＤ２、Ｒａ２、Ｒｃ２と、電源出力端子群の電源出力端子ＴＡ２～ＴＤ２、Ｔａ２、Ｔｃ２とをそれぞれ接続する。
　第３電源配線ＷＡ３～ＷＤ３、Ｗａ３、Ｗｃ３は、第１パッド群のパッドＲＡ１～ＲＤ１、Ｒａ１、Ｒｃ１と、第２パッド群のパッドＲＡ２～ＲＤ２、Ｒａ２、Ｒｃ２とをそれぞれ接続する。
　第１～第３電源配線群の各電源配線が、図４のように回り込んで配線されているのは、フィルム基板３４の配線層が単層だからである。また、第１～第３電源配線群は、ゲートドライバＩＣ１２１に電源電圧と供給し、かつ、隣り合うフィルム基板３４への電源電圧を供給する。
　上記のように、フィルム基板３４は、冗長に設けられたｋ個の電源入力端子Ｔａ１、Ｔｃ１、ｋ個の電源出力端子Ｔａ２、Ｔｃ２を有している。これにより、電源入力端子Ｔａ１への電源電圧の供給は、電源入力端子ＴＡ１への電源電圧の供給と等価である。つまり、シフトレジスタ１２２Ａへの電源電圧の供給は、電源入力端子Ｔａ１と電源入力端子ＴＡ１の何れからでも可能である。同様に、シフトレジスタ１２２Ｃへの電源電圧の供給は、電源入力端子Ｔｃ１と電源入力端子ＴＣ１の何れからでも可能である。こうして、表示パネル基板２０における電源配線設計の自由度を高めることができる。
　さらに、電源出力端子Ｔａ２からの電源電圧の出力は、電源出力端子ＴＡ２からの電源電圧の出力と等価である。同様に、電源出力端子Ｔｃ２からの電源電圧の出力は、電源出力端子ＴＣ２からの電源電圧の出力と等価である。こうして、電源出力端子における電源配線設計も、電源入力端子と同じ自由度を持つことができる。
　［１－５.電源配線例］
　つづいて、シフトレジスタ１２２Ａ～１２２Ｄにおいて電源電圧を共通化することができる組み合わせについて具体例を挙げて説明する。
　まず、本実施の形態においてシフトレジスタ１２２Ａ～１２２Ｄに供給される電源電圧数を２つに減らす例について説明する。
　図５は、本実施の形態において、電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２の２つを供給するものとする。図中の「Ａ」は、シフトレジスタ１２２Ａ、電源入力端子ＴＡ１、ＴＡ２、パッドＲＡ１、ＲＡ２、電源端子ＰＡ１、ＰＡ２、配線ＷＡ１、ＷＡ２、ＷＡ３の電源系統に対応する。図中の「Ｂ～Ｄ」についても同様である。
　図５に示すように、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせは、（ａ）～（ｇ）の７通り存在する。
　図６は、図５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。図６中の「Ａ～Ｄ」は図５と同じ意味である。図６中の「ａ」は冗長に設けられた電源入力端子Ｔａ１、Ｔａ２、パッドＲａ１、Ｒａ２、電源端子Ｐａ１、Ｐａ２、配線Ｗａ１、Ｗａ２、Ｗａ３の電源系統に対応する。図中の「ｃ」も同様である。
　また、図６中のＡ＝Ｖ１の表記は、電源入力端子ＴＡ１に表示パネル基板２０上の電源電圧Ｖ１の電源配線が接続されていて、電源出力端子ＴＡ２に表示パネル基板２０上のカスケード接続用の電源電圧Ｖ１に対応する電源配線が接続されていることを意味する。ただし、［　］が付加されている表記は、その電源入力端子が表示パネル基板２０のいずれの電源配線とも未接続であることを意味する。例えば、［Ａ＝Ｖ２］の表記は、電源入力端子ＴＡ１、電源出力端子ＴＡ２は共に未接続であることを意味し、ａの電源入力端子Ｔａ１と表示パネル基板２０の電源配線との接続によって、Ａには実質的に電源電圧Ｖ２が供給されることを意味する。
　図６の（１）は、電源電圧を共通化しない例を示す。すなわち、図６の(１)は、電圧・信号供給部１０１から４種類の電源電圧Ｖ１～Ｖ４が供給され、Ａ～Ｄ（シフトレジスタ１２２Ａ～１２２Ｄ）に電源電圧Ｖ１～Ｖ４がそれぞれ供給される例を示している。この場合、シフトレジスタ１２２Ａ～１２２Ｄへの電源電圧の供給は、図１Ａと等価である。
　図６の（ａ）～（ｇ）は、図５の（ａ）～（ｇ）に対応している。例えば、図６の（ａ）は、電源入力端子ＴＡ１は、表示パネル基板２０上の電源電圧Ｖ１の電源配線に接続され、電源入力端子ＴＢ１～ＴＤ１は、表示パネル基板２０上の電源電圧Ｖ２の電源配線にそれぞれ接続されている。電源入力端子Ｔａ１、Ｔｃ１は共に未接続である。
　図６の（ａ）、（ｂ）、（ｅ）の接続例は、冗長な電源入力端子Ｔａ１、Ｔｃ１が共に未接続であるので、図１Ａでも可能な接続である。また、図５および図６において＃を付加してある（ｃ）、（ｄ）、（ｆ）、（ｇ）は、冗長な電源入力端子Ｔａ１またはＴｃ１を用いなければ接続できない。言い換えれば、＃を付加している接続例は、冗長な電源入力端子を設けることによって、はじめて接続可能になっている。
　このように、従来の図１Ａでは（ａ）、（ｂ）、（ｅ）の３通りの接続が可能であるが、図６の接続例では、（ａ）～（ｇ）の７通りの接続が可能になっている。実施の形態１において電源電圧数を２つに減らす場合の電源配線設計の自由度が３通りから７通りに増加している。
　次に、本実施の形態においてシフトレジスタ１２２Ａ～１２２Ｄに供給される電源電圧数を３つに減らす例について説明する。
　図７は、本実施の形態において、電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２、Ｖ３の３つを供給するものとする。また、同図のＡ～Ｄは、図５と同様である。
　図７に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタそれぞれの組み合わせは、（ａ）～（ｆ）の６通り存在する。
　図８は、図７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図８の（１）は、電源電圧を共通化しない例を示す。図８（ａ）～（ｆ）に示されるように、電源配線設計の自由度は次のように増加している。すなわち、従来の図１Ａでは（ａ）、（ｂ）、（ｅ）の３通りの接続が可能であるが、図８の接続例では、（ａ）～（ｆ）の６通りの接続が可能になっている。すなわち、実施の形態１において電源電圧数を３つに減らす場合の電源配線設計の自由度が３通りから６通りに増加している。
　以上説明してきたように、本実施の形態のおけるゲートドライバＩＣによれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、供給すべき電源電圧の数つまり表示パネル基板上の電源配線数を減らす設計も減らさない設計も選択可能であり、電源配線の接続設計の自由度が高く、汎用性の高くすることができる。
　なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」と、電源入力端子Ｔｃ１を含む電源系統「ｃ」とを冗長に設けているが、これに限らない。例えば、電源系統「ａ」および「ｃ」の代わりに、電源系統「ｂ」および「ｄ」を、電源入力端子Ｔａ１側に設けてもよい。この場合、ゲートドライバＩＣ１２１は、電源端子ＰＢ１と電源端子Ｐｂ１とを接続する内部配線Ｉｂ１、電源端子ＰＢ２と電源端子Ｐｂ２とを接続する内部配線Ｉｂ２、電源端子ＰＤ１と電源端子Ｐｄ１とを接続する内部配線Ｉｄ１、電源端子Ｐｄ２と電源端子Ｐｄ２とを接続する内部配線Ｉｄ２を備えればよい。
　また、冗長な電源系統の数ｋは２に限らない。例えばｋ＝１であっても電源配線の接続設計の自由度を増加させることができる。
　（実施の形態２）
　本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（３、１）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。
　図９は、実施の形態２におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。同図の構成は、図４と比べて、「Ｄ」の系統すなわちシフトレジスタ１２２Ｄ、電源端子ＰＤ１、ＰＤ２、電源入力端子ＴＡ１、パッドＲＤ１、ＲＤ２、電源出力端子ＴＤ２、電源配線ＷＤ１、ＷＤ２、ＷＤ３が削除されている点と、「ｃ」の系統すなわち電源端子Ｐｃ１、Ｐｃ２、電源入力端子Ｔｃ１、パッドＲｃ１、Ｒｃ２、電源出力端子Ｔｃ２、電源配線Ｗｃ１、Ｗｃ２、Ｗｃ３が削除されている点と、内部配線Ｉｃ１、Ｉｃ２が削除されている点とが異なる。この構成は、画素回路１６内のスイッチトランジスタの数が３であることを前提としている。図９において冗長に設けられたａの系統は、電源配線の自由度を増加させる。
　図１０は、実施の形態２における、シフトレジスタ１２２Ａ～１２２Ｃに供給される電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。同図のように、電源電圧Ｖ１、Ｖ２が供給されるシフトレジスタそれぞれの組み合わせは、（ａ）～（ｃ）の３通り存在する。
　図１１は、図１０の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図１１の（１）は、電源電圧を共通化しない接続例を示している。同図の（ａ）、（ｂ）の配線例は、冗長な電源入力端子Ｔａ１がなくても可能であり、＃が付加された（ｃ）の配線例は、冗長な電源入力端子Ｔａ１がなければ接続できない。
　このように、本実施の形態において電源電圧数を２つに減らす場合の電源配線設計の自由度が２通りから３通りに増加している。
　なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」を冗長に設けているが、これに限らない。例えば、電源系統「ａ」の代わりに、電源入力端子ＴＡ１の横に、電源入力端子Ｔｃを含む電源系統「ｃ」を冗長に設けてもよい。
　（実施の形態３）
　本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（５、３）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。
　図１２は、実施の形態３におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。同図の構成は、図４と比べて、「Ｅ」の系統と「ｄ」の系統とが追加されている点と、内部配線Ｉｄ１、Ｉｄ２が追加されている点とが異なる。この構成は、画素回路１６が、５つのスイッチトランジスタを有することを前提とする。
　まず、本実施の形態においてシフトレジスタ１２２Ａ～１２２Ｅに供給される電源電圧数を２つに減らす例について説明する。
　図１３は、本実施の形態において、電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２の２つを供給するものとする。同図に示すように、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせは、（ａ）～（ｏ）の１５通り存在する。
　図１４Ａおよび図１４Ｂは、図１３の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図１４Ａの（１）は、電源電圧を共通化しない接続例を示している。図１４Ａおよび図１４Ｂにおいて、電源電圧を減らさない接続例を示している。図１４Ａおよび図１４Ｂにおいて、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても接続できる配線例は、（ａ）、（ｂ）、（ｆ）、（ｉ）の４通り存在する。一方、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない配線例は、＃が付加された（ｃ）～（ｅ）、（ｇ）～（ｋ）、（ｍ）～（ｏ）の１１通り存在する。すなわち、実施の形態２において電源電圧数を２つに減らす場合の電源配線設計の自由度が４通りから１５通りに増加している。
　つぎに、本実施の形態においてシフトレジスタ１２２Ａ～１２２Ｅに供給される電源電圧数を３つに減らす例について説明する。
　図１５は、本実施の形態において、電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２、Ｖ３の３つを供給するものとする。
　図１５に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせは、（ａ）～（ｙ）の２５通り存在する。
　図１６Ａ、図１６Ｂおよび図１６Ｃは、図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。これらの図の（ａ）、（ｂ）、（ｄ）、（ｎ）、（ｗ）の５つ配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても可能であり、＃が付加された（ｃ）、（ｅ）～（ｈ）、（ｊ）～（ｍ）、（ｏ）～（ｖ）、（ｘ）、（ｙ）の１９の配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない。また、＊が付加された（ｉ）の組み合わせは、図１２の構成では接続不可能である。
　このように、本実施の形態において電源電圧数を３つに減らす場合の電源配線設計の自由度は５通りから２４通りに増加している。
　つづいて、本実施の形態においてシフトレジスタ１２２Ａ～１２２Ｅに供給される電源電圧数を４つに減らす例について説明する。
　図１７は、本実施の形態において、電源電圧数を４つに減らす場合に、電源電圧Ｖ１～Ｖ４が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１～Ｖ４の４つを供給するものとする。
　図１７に示すように、電源電圧Ｖ１～Ｖ４が供給されるシフトレジスタの組み合わせは、（ａ）～（ｊ）の１０通り存在する。
　図１８は、図１７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。同図の（ａ）、（ｂ）、（ｆ）、（ｉ）の４つ接続例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても可能であり、＃が付加された（ｃ）～（ｅ）、（ｇ）、（ｈ）の６つの配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない。
　このように、本実施の形態において電源電圧数を４つに減らす場合の電源配線設計の自由度は４通りから１０通りに増加している。
　なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」と、電源入力端子Ｔｃ１を含む電源系統「ｃ」と、電源入力端子Ｔｄ１を含む電源系統「ｄ」とを冗長に設けているが、これに限らない。冗長な電源系統の数ｋは、３に限らず１でも４でも他の数でもよい。また、冗長な電源系統のそれぞれは、ゲートドライバＩＣ１２１内の内部配線により、冗長でない電源系統の１つ（つまり「Ａ」～「Ｄ」の電源系統から選択された電源系統）に接続されていればよい。
　次に、実施の形態３の変形例について図面を用いて説明する。実施の形態３における図１２に示したＣＯＦ基板およびゲートドライバＩＣの構成例では、電源系統「ａ」、「ｃ」、「ｄ」の３の電源系統を冗長に設ける例について説明した。つまり、元々存在する５つの電源系統「Ａ」～「Ｅ」に、「ａ、ｃ、ｄ」の冗長な電源系統を追加した例を説明した。この構成例では、図１６Ａ中の＊を付加した（ｉ）において接続できないケースが存在する。実施の形態３の変形例では、図１６Ａ中の（ｉ）のケースについても接続可能な構成例について説明する。
　図１９は、実施の形態３の変形例におけるＣＯＦ基板３４およびゲートドライバＩＣ１２１の構成例を示す図である。同図の変形例は、図１２と比べて、ゲートドライバＩＣ１２１において電源端子Ｐｃｃ１、Ｐｃｃ２、内部配線Ｉｃｃ１、Ｉｃｃ２、電源端子Ｐｃｃ１とＰｃｃ２とを接続する内部配線が追加されている点と、ＣＯＦ基板３４において電源入力端子Ｔｃｃ１、Ｔｃｃ２、パッドＲｃｃ１、Ｒｃｃ２、第１～第３電源配線Ｗｃｃ１、Ｗｃｃ２、Ｗｃｃ３が追加されている点とが異なる。以下、異なる点を中心に説明する。
　電源端子Ｐｃｃ１、Ｐｃｃ２は、それぞれ冗長に設けられた電源端子である。
　内部配線Ｉｃｃ１は、電源端子Ｐｃｃ１と、電源端子Ｐｃ１またはＰＣ１とを接続するゲートドライバＩＣ１２１内部の配線である。これにより、電源端子Ｐｃｃ１は、電源端子ＰＣ１、Ｐｃ１と同じ電位になる。言い換えれば、Ｐｃｃ１は、電源端子ＰＣ１と同じ電位に維持される冗長な電源端子であり、また、冗長な電源端子Ｐｃ１と同じ電位に維持される冗長な電源端子でもあり、シフトレジスタ１２２Ｃへの電源供給用の端子である。
　内部配線Ｉｃｃ２も同様に、電源端子Ｐｃｃ２と、電源端子Ｐｃ２またはＰＣ２とを接続する。
　電源入力端子Ｔｃｃ１、第１電源配線Ｗｃｃ１、パッドＲｃｃ１、第３電源配線Ｗｃｃ３、パッドＲｃｃ２、第２電源配線Ｗｃｃ２、電源入力端子Ｔｃｃ２の順に接続された電源系統を、電源系統「ｃｃ」と呼ぶ。
　電源系統「ｃｃ」は、電源系統「Ｃ」と内部配線Ｉｃｃ１およびＩｃｃ２によって接続されているので、電源系統「Ｃ」と実質的に同一であり、冗長に設けられた電源系統「ｃ」とも実質的に同一である。つまり、電源配線設計の自由度を高めるために、電源系統「Ｃ」に対して、冗長な電源系統「ｃｃ」および「ｃ」が設けられている。
　図１２では３つの冗長な電源系統「ａ」、「ｃ」、「ｄ」が設けられているのに対して、図１９では、さらに冗長な電源系統「ｃｃ」が追加されている。これにより、図１６Ａ中の（ｉ）のケースについても接続可能にする。
　図２０Ａ～図２０Ｃは、図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。図２０Ａ～図２０Ｃは、図１６Ａ～図１６Ｃと比べて、電源入力端子Ｔｃｃ１、Ｔｃｃ２が追加されている。また、図２０Ａ～図２０Ｃ中の（ｉ）以外の接続例において、電源入力端子Ｔｃｃ１（Ｔｃｃ２）は未接続であり、他の電源入力端子は図１６Ａ～図１６Ｃと同様に接続されている。
　図２０Ａの（ｉ）の接続例において、電源入力端子Ｔｃｃ１（Ｔｃｃ２）に配線することにより、図１５の（ｉ）の電源電圧の組み合わせを実現している。つまり、図１５の（ｉ）は、図１６Ａの（ｉ）では接続不可能であったが、図２０Ａでは接続可能にしている。
　図１５に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせは、（ａ）～（ｙ）の２５通り存在する。
　図２０Ａ～図２０Ｃの（ａ）、（ｂ）、（ｄ）、（ｎ）、（ｗ）の５つ配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１がなくても可能であり、これ以外の全ての（ｃ）、（ｅ）～（ｍ）、（ｏ）～（ｖ）、（ｘ）、（ｙ）の２０の配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１がなければ接続できない。
　このように、本変形例において電源電圧数を５から３に減らす場合の電源配線設計の自由度は５通りから２５通りに増加しており、図１５の全ての組み合わせが配線可能である。
　なお、上記各実施の形態ではＣＯＦ基板を備えるＰＣＢ基板レス構成のゲート駆動回路について説明したが、ＣＯＧ（Chip On Glass）構成のゲート駆動回路でもよい。図２１は、ＣＯＧ構成の表示装置における基板構成例を示す図である。同図のように、ゲートドライバＩＣ１２１は、フィルム基板を介さずに表示パネル基板２０上に直接実装される。この構成においても、各実施の形態と同様に、ゲートドライバＩＣ１２１内の冗長な電源系統は、表示パネル基板２０の電源配線設計の自由度を高めることができる。
　また、実施の形態１、２、３では（Ｎ、ｋ）＝（４、２）、（３、１）、（５、３）、（５、４）の例についてそれぞれ説明してきたが、（Ｎ、ｋ）はこれに限らない。
　以上説明してきたように、本開示の一態様におけるゲートドライバＩＣは、表示パネル基板２０に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタ１２２Ａ～１２２Ｄ（Ｎ＝４の場合）と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子ＰＡ１～ＰＤ１、Ｐａ１、Ｐｃ１（ｋ＝２の場合）と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線Ｉａ２、Ｉｃ２（ｋ＝２の場合）は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
　この構成によれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、前記Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
　ここで、前記ゲートドライバＩＣは、前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、外部からの給電用のＮ＋ｋ個の電源端子からなる第２電源端子群とを備え、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子は、前記Ｎ＋ｋ本の内部配線にそれぞれ接続されてもよい。
　この構成によれば、複数のゲートドライバＩＣをカスケード接続するのに適している。
　また、本開示の一態様におけるチップオンフィルム基板は、上記のゲートドライバＩＣと、前記ゲートドライバＩＣを実装したフィルム基板と、前記フィルム基板に形成され、前記表示パネル基板から電源電圧の供給を受けるＮ＋ｋ個の電源入力端子と、前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源端子に接続されるＮ＋ｋ個のパッドと、前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源入力端子と前記Ｎ＋ｋ個のパッドとをそれぞれ接続するＮ＋ｋ本の第１電源配線とを備える。
　この構成によれば、冗長に設けられたｋ個の電源入力端子、ｋ個の電源出力端子を有している。これにより、冗長に設けられた電源入力端子の１つへの電源電圧の供給は、冗長でない電源入力端子の１つへの電源電圧の供給と等価である。つまり、あるシフトレジスタへの電源電圧の供給は、冗長に設けられた電源入力端子と冗長でない電源入力端子の何れからでも可能である。こうして、表示パネル基板２０における電源配線設計の自由度を高めることができる。
　ここで、前記ゲートドライバＩＣは、前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子からなる第２電源端子群とを備え、前記Ｎ＋ｋ本の内部配線は、前記第１電源端子群の前記Ｎ＋ｋ個の電源端子と、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子とをそれぞれ接続し、前記チップオンフィルム基板は、前記フィルム基板上に形成された前記Ｎ＋ｋ個の電源入力端子からなる電源入力端子群と、前記フィルム基板上に形成されたＮ＋ｋ個の電源出力端子からなる電源出力端子群と、前記フィルム基板上に形成され、前記第１電源端子群に接続される第１パッド群と、前記フィルム基板上に形成され、前記第２電源端子群に接続される第２パッド群と、前記フィルム基板上に形成され、前記電源入力端子群の電源入力端子と、前記第１パッド群のパッドとをそれぞれ接続するＮ＋ｋ本の第１配線群と、前記フィルム基板上に形成され、前記第２パッド群のパッドと、前記電源出力端子群の電源出力端子とをそれぞれ接続するＮ＋ｋ本の第２配線群と、前記フィルム基板上に形成され、前記第１パッド群のパッドと、前記第２パッド群のパッドとをそれぞれ接続する第３配線群とを備えてもよい。
　この構成によれば、複数のチップオンフィルムをカスケード接続するのに適している。
　また、本開示の一態様における表示装置は、上記のチップオンフィルム基板と、前記フィルム基板の前記Ｎ＋ｋ個の電源入力端子のうちの少なくともＮ個の電源入力端子に電源電圧を供給する前記表示パネル基板とを備える。
　この構成によれば、表示パネル基板とチップオンフィルム基板との間の電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
　ここで、前記Ｎ＋ｋ個の電源入力端子のうちの１以上ｋ個以下の電源入力端子は、前記表示パネル基板に形成されたいずれの配線とも非接続でもよい。
　また、本開示の他の一態様における表示装置は、上記のゲートドライバＩＣと、前記Ｎ＋ｋ個の電源端子のうちの少なくともＮ個の電源端子に電源電圧を供給する表示パネル基板とを備える。
　この構成によれば、表示パネル基板とゲートドライバＩＣとの間の電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
　ここで、前記Ｎ＋ｋ個の接続端子のうちの１以上ｋ個以下の電源端子は、前記表示パネル基板に形成されたいずれの配線とも非接続でもよい。
　以上、ゲートドライバＩＣ、チップオンフィルム基板、それを用いた表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれても良い。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、テレビ受像機、情報機器などのフラットパネル型の表示装置のゲートドライバＩＣ、ＣＯＦ基板およびそれを用いた表示装置に利用できる。
　１　表示装置
１２ａ、１２ｂ　ゲート駆動回路
１４　ソース駆動回路
１６　画素回路
２０　表示パネル基板
２１　発光素子
２２　駆動トランジスタ
２３　イネーブルスイッチ
２４　スキャンスイッチ
２４ａ～２４ｄ　プリント基板
２５　容量素子
２６　ＲＥＦスイッチ
２７　ＩＮＩスイッチ
３２　パネル電源供給部
３３　制御部
３４　フィルム基板
３５　フィルム基板
１０１　電圧・信号供給部
１２１　ゲートドライバＩＣ
１２２Ａ～１２２Ｅ　シフトレジスタ
Ｉａ１、Ｉｃ１、Ｉｄ１、Ｉｃｃ１　内部配線
Ｉａ２、Ｉｃ２、Ｉｄ２、Ｉｃｃ２　内部配線
ＰＡ１～ＰＥ１、Ｐａ１、Ｐｃ１、Ｐｄ１、Ｐｃｃ１　電源端子
ＰＡ２～ＰＥ２、Ｐａ２、Ｐｃ２、Ｐｄ２、Ｐｃｃ２　電源端子
ＲＡ１～ＲＥ１、Ｒａ１、Ｒｃ１、Ｒｄ１、Ｒｃｃ１　パッド
ＲＡ２～ＲＥ２、Ｒａ２、Ｒｃ２、Ｒｄ２、Ｒｃｃ２　パッド
ＴＡ１～ＴＥ１、Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１　電源入力端子
ＴＡ２～ＴＥ２、Ｔａ２、Ｔｃ２、Ｔｄ２、Ｔｃｃ２　電源入力端子
ＷＡ１～ＷＥ１、Ｗａ１、Ｗｃ１、Ｗｄ１、Ｗｃｃ１　第１電源配線
ＷＡ２～ＷＥ２、Ｗａ２、Ｗｃ２、Ｗｄ２、Ｗｃｃ２　第２電源配線
ＷＡ３～ＷＥ３、Ｗａ３、Ｗｃ３、Ｗｄ３、Ｗｃｃ３　第３電源配線

Claims (8)

  1. 　表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、
    　外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、
    　前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線と
    を備え、
    　前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、
    　前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する
    ゲートドライバＩＣ。
  2. 　前記ゲートドライバＩＣは、
    　前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、
    　外部からの給電用のＮ＋ｋ個の電源端子からなる第２電源端子群とを備え、
    　前記第２電源端子群の前記Ｎ＋ｋ個の電源端子は、前記Ｎ＋ｋ本の内部配線にそれぞれ接続される
    請求項１に記載のゲートドライバＩＣ。
  3. 　請求項１に記載のゲートドライバＩＣと、
    　前記ゲートドライバＩＣを実装したフィルム基板と、
    　前記フィルム基板に形成され、前記表示パネル基板から電源電圧の供給を受けるＮ＋ｋ個の電源入力端子と、
    　前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源端子に接続されるＮ＋ｋ個のパッドと、
    　前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源入力端子と前記Ｎ＋ｋ個のパッドとをそれぞれ接続するＮ＋ｋ本の第１電源配線とを備える
    チップオンフィルム基板。
  4. 　前記ゲートドライバＩＣは、
    　前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、
    　外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子からなる第２電源端子群と
    を備え、
    　前記Ｎ＋ｋ本の内部配線は、前記第１電源端子群の前記Ｎ＋ｋ個の電源端子と、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子とをそれぞれ接続し、
    　前記チップオンフィルム基板は、
    　前記フィルム基板上に形成された前記Ｎ＋ｋ個の電源入力端子からなる電源入力端子群と、
    　前記フィルム基板上に形成されたＮ＋ｋ個の電源出力端子からなる電源出力端子群と、
    　前記フィルム基板上に形成され、前記第１電源端子群に接続される第１パッド群と、
    　前記フィルム基板上に形成され、前記第２電源端子群に接続される第２パッド群と、
    　前記フィルム基板上に形成され、前記電源入力端子群の電源入力端子と、前記第１パッド群のパッドとをそれぞれ接続するＮ＋ｋ本の第１配線群と、
    　前記フィルム基板上に形成され、前記第２パッド群のパッドと、前記電源出力端子群の電源出力端子とをそれぞれ接続するＮ＋ｋ本の第２配線群と、
    　前記フィルム基板上に形成され、前記第１パッド群のパッドと、前記第２パッド群のパッドとをそれぞれ接続する第３配線群とを備える
    請求項３に記載のチップオンフィルム基板。
  5. 　請求項３または４に記載のチップオンフィルム基板と、
    　前記フィルム基板の前記Ｎ＋ｋ個の電源入力端子のうちの少なくともＮ個の電源入力端子に電源電圧を供給する前記表示パネル基板とを備える
    表示装置。
  6. 　前記Ｎ＋ｋ個の電源入力端子のうちの１以上ｋ個以下の電源入力端子は、前記表示パネル基板に形成されたいずれの配線とも非接続である
    請求項５に記載の表示装置。
  7. 　請求項１または２に記載のゲートドライバＩＣと、
    　前記Ｎ＋ｋ個の電源端子のうちの少なくともＮ個の電源端子に電源電圧を供給する表示パネル基板と
    を備える表示装置。
  8. 　前記Ｎ＋ｋ個の接続端子のうちの１以上ｋ個以下の電源端子は、前記表示パネル基板に形成されたいずれの配線とも非接続である
    請求項７に記載の表示装置。
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