WO2015140861A1 - 画像表示装置及び表示制御方法 - Google Patents

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WO2015140861A1
WO2015140861A1 PCT/JP2014/006354 JP2014006354W WO2015140861A1 WO 2015140861 A1 WO2015140861 A1 WO 2015140861A1 JP 2014006354 W JP2014006354 W JP 2014006354W WO 2015140861 A1 WO2015140861 A1 WO 2015140861A1
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signal
driver circuit
delay time
driver circuits
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PCT/JP2014/006354
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西村　賢
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株式会社Ｊｏｌｅｄ
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Definitions

  • the present disclosure relates to an image display device and a display control method.
  • a conventional display device includes a plurality of scanning lines (a plurality of gate signal lines), a plurality of signal lines (a plurality of source signal lines), a plurality of display pixels, a driving circuit, and the like. Each of the plurality of display pixels is disposed at an intersection of the gate signal line and the source signal line.
  • the signal transmitted through each signal line is delayed by the wiring resistance. For this reason, the phase of the source signal line and the gate signal line is different for a certain pixel.
  • the delay of the signal transmitted through the source signal line and the gate signal line is considered, but the delay due to other wiring is not considered. For this reason, when a signal delay occurs due to other wiring, the image quality of the display image is deteriorated.
  • the present disclosure provides an image display device and a display control method that can improve the image quality of a display image.
  • an image display device includes a display panel substrate having a plurality of pixels arranged in a matrix, a control unit that outputs a clock signal, and a plurality of pixels in synchronization with the clock signal.
  • a plurality of gate driver circuits that output control signals for each row and wiring provided on the display panel substrate, and by connecting the control unit and the plurality of gate driver circuits in cascade, a plurality of clock signals are transmitted.
  • a wiring to be supplied to the gate driver circuit and one or more source driver circuits that delay and output a pixel signal with a first delay time that differs for each gate driver circuit are provided for each of the plurality of pixels.
  • an image display device and a display control method that can improve the image quality of a display image.
  • FIG. 1 is a schematic diagram illustrating an example of an image display device according to an embodiment.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the embodiment.
  • FIG. 3 is a diagram illustrating a part of the image display apparatus according to the embodiment.
  • FIG. 4A is a diagram for explaining signal delay for each gate driver circuit according to the embodiment.
  • FIG. 4B is a diagram for explaining signal delay for each gate driver circuit according to the embodiment.
  • FIG. 5A is a diagram illustrating a delay time set in the source driver circuit according to the embodiment.
  • FIG. 5B is a diagram illustrating an example of the first delay time and the second delay time according to the embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of the source driver circuit according to the embodiment.
  • FIG. 1 is a schematic diagram illustrating an example of an image display device according to an embodiment.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel according to the embodiment.
  • FIG. 3 is
  • FIG. 7 is a schematic diagram illustrating an example of an image display device according to a modification of the embodiment.
  • FIG. 8 is a diagram illustrating a delay time set in the source driver circuit according to the modification of the embodiment.
  • FIG. 9 is a schematic diagram illustrating an example of an image display device according to another modification of the embodiment.
  • FIG. 10 is a diagram illustrating a product example of the image display device according to the embodiment.
  • an organic EL display using an organic EL (Electro-Luminescence) element is known as a display device using a current-driven light emitting element.
  • An organic EL display has the advantages of good viewing angle characteristics and low power consumption.
  • An organic EL display unlike a liquid crystal display, does not require a backlight for image display, and thus the thickness of the display panel can be reduced.
  • PCB printed Circuit Board
  • wiring such as power supply wiring and control signal lines used by the gate driver circuit is provided on a film substrate (COF (Chip On Film) substrate) on which the gate driver circuit is mounted and a display panel substrate. It will be. At this time, wirings provided on the COF substrate and the display panel substrate cannot cross each other, or there is a problem that there is a large risk of short circuit at the intersection when crossing. Therefore, the wiring is required to connect a plurality of gate driver circuits with a single stroke.
  • COF Chip On Film
  • the wiring resistance of the wiring formed on the display panel substrate is larger than the wiring resistance of the wiring on the COF substrate.
  • the wiring resistance on the COF substrate is about 0.1 ⁇ to several ⁇ , whereas the wiring resistance on the display panel substrate is several hundred ⁇ to several k ⁇ . This increases the signal delay between the COF substrates. As a result of the delay between the COF substrates, there is a problem that block streaks occur in the display image and the image quality of the display image deteriorates.
  • an image display device and a display control method capable of suppressing deterioration in the image quality of a display image due to signal wiring delay between COF substrates and improving the image quality. I will provide a.
  • an image display device includes a display panel substrate having a plurality of pixels arranged in a matrix, a control unit that outputs a clock signal, and a plurality of pixels in synchronization with the clock signal.
  • a plurality of gate driver circuits that output control signals for each row of pixels and wirings provided on the display panel substrate, wherein a plurality of clock signals are generated by cascading the control unit and the plurality of gate driver circuits.
  • Each of the plurality of pixels includes one or more source driver circuits that output the pixel signal after being delayed by a first delay time that is different for each gate driver circuit.
  • FIG. 1 is a diagram showing a configuration of an image display apparatus 1 according to the present embodiment.
  • the image display device 1 includes a display panel substrate 20, a plurality of gate driver circuits 30, a plurality of source driver circuits 40, a plurality of first COF substrates 50, and a plurality of second COF substrates 60. And a plurality of PCBs 70.
  • a plurality of pixels 10 are arranged in a matrix in the display area 21 of the display panel substrate 20.
  • the image display device 1 has a PCB-less configuration. Specifically, the image display device 1 does not include a PCB for providing wirings that connect the plurality of gate driver circuits 30. That is, the wiring for connecting the plurality of gate driver circuits 30 is provided on the display panel substrate 20.
  • the gate driver circuit 30 and the first COF substrate 50 correspond one-to-one, and one corresponding gate driver circuit 30 is mounted on each of the plurality of first COF substrates 50.
  • the source driver circuit 40 and the second COF substrate 60 correspond one to one, and one corresponding source driver circuit 40 is mounted on each of the plurality of second COF substrates 60.
  • the image display device 1 includes, for example, 12 gate driver circuits 30 and first COF substrates 50 on the left and right sides of the display panel substrate 20.
  • the twelve gate driver circuits 30 are assigned IC1 to IC12 in order from the top.
  • the gate driver circuits 30 provided on the left and right sides are connected by the same control line between the corresponding gate driver circuits 30 and perform the same operation.
  • the left IC 1 and the right IC 1 are connected.
  • the image display apparatus 1 includes 16 source driver circuits 40 and 16 second COF substrates 60 on the upper and lower sides of the display panel substrate 20 as an example.
  • the 16 source driver circuits 40 are assigned SD1 to SD16 in order from the left.
  • the source driver circuits 40 provided on both upper and lower sides are connected by the same signal line between the corresponding source driver circuits 40 and perform the same operation.
  • the upper SD1 and the lower SD1 are connected.
  • top, bottom, left, and right indicate directions on the paper surface in FIG. Each direction is an example, and the present invention is not limited to this.
  • FIG. 2 is a circuit diagram of the pixel 10 according to the present embodiment.
  • the plurality of pixels 10 are arranged in a matrix of m rows and n columns, for example.
  • m and n differ depending on the size and resolution of the display area 21. For example, when a subpixel corresponding to the three primary colors of RGB is adjacent in a row at a resolution called 4k ⁇ 2k, m is 1920 and n is 3840 ⁇ 3.
  • the pixel 10 constitutes, for example, one of the RGB three primary colors. That is, the pixel 10 here corresponds to a sub-pixel. As shown in FIG. 2, the pixel 10 includes a light emitting element 11, a driving transistor 12, an enable switch 13, a scan switch 14, a capacitor element 15, a REF switch 16, and an INI switch 17.
  • Pixels 10 belonging to the i-th row (i is an integer from 1 to m) are connected to the ENB (i) signal line, the REF (i) signal line, the INI (i) signal line, and the SCN (i) signal line.
  • a predetermined control signal is supplied from the gate driver circuit 30 to each signal line.
  • the predetermined control signals are an enable signal, a REF control signal, an INI control signal, and a scan signal.
  • the pixel 10 belonging to the jth column (j is an integer from 1 to n) is connected to the D (j) signal line.
  • a voltage corresponding to the luminance to be emitted is supplied from the source driver circuit 40 to the D (j) signal line as a pixel signal.
  • the ENB (i) signal line transmits an enable signal for controlling light emission and non-light emission of the pixels 10 belonging to the i-th row.
  • the enable signal controls ON / OFF of the enable switch 13 in the corresponding pixel 10.
  • the SCN (i) signal line transmits a scan signal (also referred to as a write signal) that controls writing of pixel data to the pixels 10 belonging to the i-th row.
  • the scan signal controls ON / OFF of the scan switch 14 in the corresponding pixel 10.
  • the REF (i) signal line transmits a REF control signal for controlling the supply of the reference voltage to the pixels 10 belonging to the i-th row.
  • the REF control signal controls ON / OFF of the REF switch 16 in the corresponding pixel 10.
  • the INI (i) signal line transmits an INI control signal for controlling the supply of the initialization voltage to the pixels 10 belonging to the i-th row.
  • the INI control signal controls ON / OFF of the INI switch 17 in the corresponding pixel 10.
  • the D (j) signal line is a data line that transmits a voltage corresponding to the luminance to be emitted to the pixels 10 belonging to the jth column as a pixel signal.
  • the pixel signal is given to the capacitive element 15 via the scan switch 14 under the control of the scan signal.
  • the light-emitting element 11 is an organic EL element, and is an example of a light-emitting element that is also referred to as OLED (Organic Light Emitting Diode).
  • the light-emitting element 11 is an example of a current-driven light-emitting element that emits light with brightness corresponding to the magnitude of a flowing current.
  • the anode of the light emitting element 11 is connected to the source of the driving transistor 12, and the cathode of the light emitting element 11 is connected to the power supply line VEL.
  • the drive transistor 12 is a driver that supplies current to the light emitting element 11.
  • the gate of the driving transistor 12 is connected to one electrode of the capacitor 15, and the source is connected to the other electrode of the capacitor 15 and the anode of the light emitting element 11.
  • a voltage held in the capacitive element 15, that is, a voltage indicating luminance to be emitted is applied between the gate and the source of the driving transistor 12. Accordingly, the drive transistor 12 supplies the light emitting element 11 with an amount of current corresponding to the voltage of the capacitive element 15.
  • the enable switch 13 is a switch transistor that turns on and off the current supply to the light emitting element 11 by the driving transistor 12.
  • the enable switch 13 is turned on and off according to the enable signal.
  • the enable signal enables and disables light emission of the pixels 10 for each row of the plurality of pixels 10 in a matrix.
  • the enable switch 13 when the ENB signal line is at a high level, the enable switch 13 is in an on state and supplies the voltage VTFT to the drain of the drive transistor 12. When the enable signal line is at a low level, the enable switch 13 is in an off state, and the supply of the voltage VTFT to the drain of the drive transistor 12 is cut off.
  • the scan switch 14 is a switch transistor for writing a voltage representing luminance to the capacitive element 15 as pixel data.
  • the scan signal is a write signal for selecting a plurality of matrix-like pixels 10 in units of rows and writing a voltage representing luminance to the pixels 10 belonging to the selected row.
  • the scan switch 14 when the SCN signal line is at a high level, the scan switch 14 is in an on state, and the voltage of the data line (D (j) signal line) is written into the capacitor 15 as pixel data.
  • the scan switch 14 When the SCN signal line is at a low level, the scan switch 14 is off, and the connection between the SCN signal line and the capacitor 15 is electrically cut off.
  • the capacitor element 15 holds a voltage representing luminance between the gate and source of the driving transistor 12 as pixel data.
  • the REF switch 16 is a switch transistor for applying a reference voltage VREF to one electrode of the capacitive element 15.
  • the INI switch 17 is a switch transistor for applying the initialization voltage VINI to the other electrode of the capacitive element 15.
  • the REF switch 16 and the INI switch 17 are used for threshold compensation operation.
  • the threshold compensation operation is an operation in which the capacitive element 15 holds a voltage corresponding to the actual threshold voltage of the drive transistor 12. More specifically, the threshold compensation operation refers to an operation for compensating for a threshold shift of the driving transistor 12 in the pixel 10.
  • the reference voltage VREF and the initialization voltage VINI are used as the initialization voltage for the threshold voltage compensation operation, and the maximum threshold voltage (that is, the voltage that is regarded as the maximum value when a threshold shift occurs) in the capacitive element 15. ) Is set. Furthermore, by passing a current through the driving transistor 12 while the light emitting element 11 is not emitting light, the set initialization voltage is lowered to a voltage corresponding to the actual threshold voltage of the driving transistor 12. This is the threshold compensation operation.
  • the capacitive element 15 holds a voltage corresponding to the actual threshold voltage of the corresponding drive transistor 12. In this state, writing is performed so that the voltage of the pixel data is added to the capacitive element 15.
  • the threshold compensation operation is an operation for compensating variation in threshold due to threshold shift as a change with time in the pixel 10, and is executed immediately before writing pixel data to the capacitive element 15.
  • the drive transistor 12 and each switch provided in the pixel 10 are configured by, for example, a thin film transistor (TFT: Thin Film Transistor).
  • TFT Thin Film Transistor
  • the driving transistor 12 and each switch may be either an n-type TFT or a p-type TFT.
  • FIG. 3 is a diagram showing a part of the image display device 1 according to the present embodiment.
  • the image display apparatus 1 includes a wiring 80, a film substrate 90, and a control unit 100 in addition to the components shown in FIG. Below, the detail is demonstrated about each component with which the image display apparatus 1 is provided.
  • the display panel substrate 20 is a panel substrate having a plurality of pixels 10 arranged in a matrix. Specifically, the display panel substrate 20 is provided with a plurality of gate signal lines arranged for each row and a plurality of source signal lines arranged for each column. The plurality of pixels 10 are arranged in a matrix at each intersection of the gate signal line and the source signal line.
  • the gate signal lines are, for example, the ENB signal line, the REF signal line, the INI signal line, and the SCN signal line shown in FIG.
  • the source signal line is, for example, a D signal line.
  • the display panel substrate 20 is, for example, a glass substrate.
  • the display panel substrate 20 may be a resin substrate such as acrylic.
  • an example in which the display panel substrate 20 is rectangular will be described, but the present invention is not limited to this.
  • the display panel substrate 20 may have other shapes such as a circle.
  • the gate driver circuit 30 outputs a control signal for each row of the plurality of pixels 10 in synchronization with the clock signal supplied from the control unit 100.
  • the control signal is, for example, an enable signal, a scan signal, a REF control signal, and an INI control signal.
  • the gate driver circuit 30 includes an ENB (1) signal line to an ENB (m) signal line, an SCN (1) signal line to an SCN (m) signal line, and a REF (1) signal line to REF (m).
  • ENB (1) signal line to an ENB (m) signal line an SCN (1) signal line to an SCN (m) signal line
  • REF (1) signal line to REF (m) The signal lines and the INI (1) signal line to the INI (m) signal line are scanned.
  • the gate driver circuit 30 outputs an enable signal, a scan signal, a REF control signal, and an INI control signal for each row of the pixels 10.
  • the source driver circuit 40 delays and outputs a pixel signal to each of the plurality of pixels 10 with a different delay time for each gate driver circuit 30. Details of the delay will be described later.
  • the source driver circuit 40 synchronizes with the clock signal supplied from the control unit 100 to the D (1) signal line to the D (n) signal line for the brightness of the pixels 10 belonging to each column.
  • a voltage representing (luminance value) is supplied as a pixel signal.
  • the first COF substrate 50 is an example of a film substrate connected to the display panel substrate 20, and the gate driver circuit 30 is mounted thereon.
  • a metal wiring 51 for transmitting a clock signal and a terminal portion are formed on the first COF substrate 50.
  • the metal wiring 51 is electrically connected to the wiring 80 provided on the display panel substrate 20 through the terminal portion.
  • the first COF substrate 50 is formed with metal wiring and a terminal portion for transmitting a control signal output from the gate driver circuit 30.
  • the metal wiring is electrically connected to a plurality of signal lines (ENB signal line, REF signal line, INI signal line, and SCN signal line) provided on the display panel substrate 20 through the terminal portion.
  • the second COF substrate 60 is an example of a film substrate connected to the display panel substrate 20, and the source driver circuit 40 is mounted thereon. Although not shown, the second COF substrate 60 is formed with metal wiring and a terminal portion, and the metal wiring is connected to the wiring provided on the PCB 70 and the signal line (provided on the display panel substrate 20) via the terminal portion. D signal line).
  • the film substrate 90 is connected to the display panel substrate 20 and the PCB 70 similarly to the second COF substrate 60. Although not shown, the film substrate 90 is provided with wiring for electrically connecting the wiring 80 and the wiring provided on the PCB 70.
  • the first COF substrate 50, the second COF substrate 60, and the film substrate 90 are composed of, for example, a base and cover lay using an insulating material, a metal foil, and an adhesive.
  • a material of the base and coverlay of the second COF substrate 60 and the film substrate 90 of the first COF substrate 50 for example, polyimide is used.
  • a material of the metal foil for example, a copper foil or the like is used.
  • an adhesive material for example, an epoxy adhesive is used.
  • the first COF substrate 50, the second COF substrate 60, and the film substrate 90 are connected to the display panel substrate 20 by using, for example, an anisotropic conductive film (ACF: Anisotropic Conductive Film).
  • ACF Anisotropic Conductive Film
  • the second COF substrate 60 and the film substrate 90 are also connected to the PCB 70 using ACF or the like.
  • the PCB 70 is a printed board that connects the control unit 100 and the second COF board 60. Further, the PCB 70 connects the control unit 100 and the film substrate 90. The PCB 70 is connected to the control unit 100 via a cable such as FFC (Flexible Flat Cable).
  • FFC Flexible Flat Cable
  • the PCB 70 is provided with wiring for transmitting various signals such as a clock signal, a control signal, and a video signal output from the control unit 100 to the gate driver circuit 30 and the source driver circuit 40.
  • the wiring 80 is a wiring provided on the display panel substrate 20, and supplies a clock signal to the plurality of gate driver circuits 30 by cascading the control unit 100 and the plurality of gate driver circuits 30.
  • the wiring 80 and the metal wiring 51 provided on the first COF substrate 50 are cascade-connected to the control unit 100 and the plurality of gate driver circuits 30.
  • the wiring 80 is connected to the control unit 100 via a film substrate 90, a PCB 70, and a cable such as FFC.
  • the wiring 80 is made of, for example, aluminum, copper, silver, indium tin oxide (ITO), or the like.
  • the control unit 100 outputs a clock signal.
  • the control unit 100 is a timing controller (TCON) and controls the operation timing of the gate driver circuit 30 and the source driver circuit 40.
  • control unit 100 supplies a clock signal to the gate driver circuit 30 and the source driver circuit 40.
  • control unit 100 supplies two clock signals synchronized with each other to the gate driver circuit 30 and the source driver circuit 40.
  • control unit 100 generates two clock signals synchronized with each other based on one clock signal.
  • the frequency of the clock signal supplied to the gate driver circuit 30 is 150 kHz to 300 kHz.
  • the control unit 100 is located on the uppermost stream of the plurality of gate driver circuits 30 that are cascade-connected.
  • the frequency of the clock signal supplied to the source driver circuit 40 is a frequency on the order of MHz to GHz. Note that the control unit 100 may generate the clock signal from the data signal by the clock recovery method without supplying the clock signal to the source driver circuit 40.
  • control unit 100 may supply the same clock signal to the gate driver circuit 30 and the source driver circuit 40.
  • control unit 100 supplies the original signal of the signal supplied to the signal line to which each pixel 10 is connected to the gate driver circuit 30. Specifically, the control unit 100 supplies the original signals of the enable signal, the REF control signal, the INI control signal, and the scan signal to the first gate driver circuit 30 in the cascade connection.
  • control unit 100 supplies a video signal based on the video data to the source driver circuit 40. Furthermore, the control unit 100 supplies parameters used for setting the delay time to the source driver circuit 40.
  • FIG. 4A is a diagram for explaining the signal delay for each gate driver circuit 30 according to the present embodiment.
  • FIG. 4B is a diagram illustrating the delay of the clock signal for each gate driver circuit 30 according to the present embodiment.
  • the image display device 1 has a PCB-less configuration. For this reason, the wiring 80 for transmitting the clock signal is provided on the display panel substrate 20.
  • the clock signal output from the control unit 100 is supplied to the gate driver circuit 30 (IC1) via the cable connecting the control unit 100 and the PCB 70, the PCB 70, the film substrate 90, the wiring 80, and the metal wiring 51. ).
  • the clock signal supplied to the IC 1 is sequentially transmitted to the subsequent gate driver circuit 30 (IC 2, IC 3, etc.) via the wiring 80 and the metal wiring 51.
  • the signal transmitted through the wiring is delayed by the wiring resistance and stray capacitance.
  • the amount of delay increases in proportion to the product of wiring resistance and stray capacitance. Accordingly, the delay amount of the clock signal output from the control unit 100 increases as the gate driver circuit 30 is farther from the control unit 100.
  • the wiring resistance of the cable connecting the control unit 100 and the PCB 70, the PCB 70, the film substrate 90, and the metal wiring 51 is small enough to be ignored.
  • the wiring 80 has a resistance value that is not negligible compared to the wiring resistance of the metal wiring 51 and the like.
  • the wiring resistance of the metal wiring 51 is, for example, about 0.1 ⁇ to several ⁇
  • the wiring resistance of the wiring 80 is, for example, about several hundred ⁇ to several k ⁇ .
  • the clock signal CLK output from the control unit 100 is first input to the first gate driver circuit 30 (IC1).
  • IC1 the clock signal output from IC1 (OUT of IC1) as shown in FIG. 4B.
  • the delay amount T1 at this time is a period corresponding to the resistance value R1.
  • T1 is a value of 1 ⁇ sec or less.
  • the clock signal that has passed through IC1 passes through IC2 and IC3 in this order.
  • the clock signal (OUT of IC2) output from IC2 is transmitted through the portion of the wiring 80 having the resistance value R2, as shown in FIG. 4B, it is delayed by the delay amount T2.
  • the delay amount T2 at this time is a period corresponding to the resistance value R1 + R2.
  • the clock signal (OUT of IC3) output from IC3 is further transmitted by the portion of resistance R3 in the wiring 80, so that it is delayed by a delay amount T3 as shown in FIG. 4B.
  • the delay amount T3 at this time is a period corresponding to the resistance value R1 + R2 + R3.
  • each gate driver circuit 30 is delayed by an amount corresponding to the wiring resistance of the portion of the wiring 80 where the clock signal is transmitted.
  • the delay amount of the clock signal output from the predetermined gate driver circuit 30 is an amount corresponding to the wiring resistance of the portion of the wiring 80 that cascade-connects from the control unit 100 to the target gate driver circuit 30. It is. Note that the delay amount due to the metal wiring 51 of the first COF substrate 50 is negligible, and therefore, between the clock signal output from the predetermined gate driver circuit 30 and the clock signal input to the gate driver circuit 30. It can be assumed that there is no delay. That is, it can be considered that there is no delay of the clock signal in the gate driver circuit 30.
  • the wiring resistance of the wiring 80 is large, the delay of the clock signal caused by the wiring 80 becomes a problem when the phase of the control signal and the pixel signal supplied to each pixel 10 is matched.
  • FIG. 5A is a diagram showing a delay time set in the source driver circuit 40 according to the present embodiment.
  • FIG. 5B is a diagram showing an example of the first delay time and the second delay time according to the present embodiment.
  • the source driver circuit 40 may output a pixel signal for each column in synchronization with a scan signal for the gate driver circuit 30 to select the pixel 10.
  • the source driver circuit 40 may supply a voltage indicating luminance to the D signal line at the timing when the potential of the SCN signal line changes from low to high.
  • the operation timing of the gate driver circuit 30 and the source driver circuit 40 is controlled by the control unit 100. Specifically, in synchronization with a clock signal output from the control unit 100, the gate driver circuit 30 outputs a scan signal, and the source driver circuit 40 outputs a pixel signal.
  • the clock signal is delayed by a different delay amount for each gate driver circuit 30. Therefore, the source driver circuit 40 according to the present embodiment delays and outputs the pixel signal to each of the plurality of pixels 10 with a first delay time that differs for each gate driver circuit 30.
  • the first delay time at this time is the time from the timing when the corresponding gate driver circuit 30 outputs the scan signal when the delay due to the wiring 80 does not occur.
  • the first delay time is a delay time from the timing when the pulse is output from the control unit 100.
  • the first delay time is a delay time corresponding to each of the plurality of gate driver circuits 30. Specifically, the first delay time is a time corresponding to the wiring resistance of a portion of the wiring 80 that cascade-connects from the control unit 100 to the corresponding gate driver circuit 30.
  • the source driver circuit 40 delays from the pulse at the time of output from the control unit 100 by a delay time corresponding to T 1.
  • the source driver circuit 40 delays the pulse at the time point output from the control unit 100 by a delay time corresponding to T 2.
  • the first delay time increases in the order of IC1 to IC12. That is, the first delay time increases so that the mountain-shaped graph shown in FIG. 5A moves in parallel.
  • the difference (T2 ⁇ T1) between the first delay time corresponding to IC1 and the first delay time corresponding to IC2 depends on the wiring resistance (resistance value R2) of the portion of the wiring 80 between IC1 and IC2. Value.
  • the wiring resistance between the gate driver circuits 30 is cumulatively increased, the first delay time is also increased in the order of IC1 to IC12. Note that IC1 is located on the most upstream side of the cascade connection of the plurality of gate driver circuits 30, and IC12 is located on the most downstream side.
  • the source driver circuit 40 further varies the delay time for each column group including one or more columns of the plurality of pixels 10. That is, the source driver circuit 40 delays and outputs the pixel signal by the total delay time that is the sum of the first delay time described above and the second delay time that differs for each column group of the plurality of pixels 10.
  • FIG. 5B shows the delay time corresponding to IC2 as an example.
  • the delay time by the source driver circuit 40 is a total delay time that is the sum of the first delay time corresponding to the delay amount T2 corresponding to the resistor R1 + R2 and the second delay time that differs for each column group.
  • the second delay time increases as the corresponding column group moves away from the gate driver circuit 30.
  • the second delay time is different for each column of the plurality of pixels 10 will be described.
  • the delay of the clock signal output from the control unit 100 by the wiring 80 can be eliminated by the first delay time as described above.
  • the scan signal output from the gate driver circuit 30 is similarly delayed when the SCN signal line is transmitted.
  • the source driver circuit 40 delays the pixel signal for each column based on the second delay time that increases as the corresponding column moves away from the gate driver circuit 30. Output.
  • the gate driver circuit 30 is provided on both the left and right sides of the display panel substrate 20, the pixel 10 having the largest distance from the gate driver circuit 30 is located in the central portion of the display region 21.
  • the graph is not a mountain shape but a straight line in the horizontal direction. That is, the source driver circuit 40 delays and outputs the pixel signal only for the first delay time. In other words, the source driver circuit 40 does not delay the output of the pixel signal for each column group of the plurality of pixels 10, but delays the output according to only the gate driver circuit 30.
  • FIG. 6 is a diagram showing a configuration of the source driver circuit 40 according to the present embodiment.
  • the source driver circuit 40 includes a data receiving / decoding unit 41, a shift register 42, a latch circuit 43, a DA converter 44, a gamma setting circuit 45, an output buffer 46, and a switch 47.
  • the digital data of the video signal is input to the data receiving / decoding unit 41.
  • the data reception decoding unit 41 receives the differential input signals DP0 and DN0 as video signals, performs processing such as serial-parallel conversion, and outputs the processed signals to the latch circuit 43.
  • the data reception decoding unit 41 receives a clock signal output from the control unit 100.
  • DIR is applied to the shift register 42 to switch the shift direction.
  • DIR is a 1-bit value for setting the direction in which the video signal output from the data receiving / decoding unit 41 is taken into the latch circuit 43.
  • the latch circuit 43 latches the input video signal. For example, the latch circuit 43 holds the video signal for a certain period according to the signal output from the control unit 100. The latch circuit 43 outputs data latched at a predetermined timing to the DA converter 44.
  • the DA converter 44 outputs an analog voltage generated by gamma-converting the video signal according to the voltage set in the gamma setting circuit 45 to the output buffer 46.
  • the analog voltage corresponds to a pixel signal supplied for each pixel.
  • the gamma setting circuit 45 sets a gamma curve based on, for example, input voltages of 8 points for each of RGB.
  • the gamma setting circuit 45 is a circuit that determines the relationship between the video signal and 4096 gradation analog voltages based on the gamma curve.
  • the output buffer 46 is a delay circuit for delaying the pixel signal for a predetermined delay time. Specifically, a predetermined parameter for setting a delay time is input to the output buffer 46 from the control unit 100. The output buffer 46 delays the pixel signal by a predetermined delay time based on the input parameters and the clock signal, and outputs the pixel signal to the switch 47.
  • the switch 47 is a switch circuit that selects and outputs either the precharge voltage or the pixel signal. For example, when the switch 47 selects the precharge voltage, the precharge voltage is applied to the D signal line, and the charge accumulated in the D signal line is forcibly charged / discharged.
  • the number of output channels for one source driver circuit 40 is 720, OUT1 to OUT720, but is not limited thereto.
  • a direction parameter, a first delay time parameter, and a second delay time parameter are input to the output buffer 46 as parameters for setting the delay time.
  • the direction parameter is a parameter that determines the direction in which the delay operation is started.
  • the direction parameter is a 1-bit value. When “0”, the delay operation is started from OUT1, and when “1”, the delay operation is started from OUT720.
  • the first delay time parameter is a parameter that determines the first delay time of the delay operation.
  • the first delay time parameter is set with 9-bit data.
  • the first delay time parameter corresponds to a parameter for setting the first delay time shown in FIG. 5B. That is, the first delay time parameter is a parameter for setting the delay time for each row of the plurality of pixels 10, and specifically, the delay time for each gate driver circuit 30 can be set. In other words, the first delay time parameter can set a delay time for each horizontal scanning period.
  • the second delay time parameter is a parameter that determines the delay time from the beginning of the delay operation.
  • the second delay time parameter is set with 32-bit data.
  • the second delay time parameter corresponds to a parameter for setting the second delay time shown in FIG. 5B. That is, the second delay time parameter is a parameter for setting the delay time for each column of the plurality of pixels 10, and specifically, the delay time for each column group of the plurality of pixels 10 can be set. .
  • the direction parameter is set to “0”, and in SD16, the direction parameter is set to “1”.
  • the delay operation starts from the left side of the display area 21 in FIG. 1
  • the delay operation starts from the right side of the display area 21.
  • the first delay time parameter is set to the delay amount T1 (time corresponding to the resistor R1).
  • the second delay time parameter is set to a delay amount for each column group (a time corresponding to the resistance value of the signal line between the column groups).
  • the delay time set for each parameter for example, the delay amount of the clock signal or the scan signal is measured or calculated in advance, and the measured or calculated delay amount can be set.
  • pixel signals are output with a delay of T1 from the left side of the display area 21, and pixel signals are sequentially output with a predetermined delay time for each column group.
  • pixel signals are output with a delay amount T1 from the right side of the display area 21, and pixel signals are sequentially output with a predetermined delay time for each column group. In this manner, the mountain-shaped delay time shown in FIGS. 5A and 5B can be set.
  • the image display device 1 is synchronized with the display panel substrate 20 including the plurality of pixels 10 arranged in a matrix, the control unit 100 that outputs the clock signal, and the clock signal.
  • a plurality of gate driver circuits 30 for outputting control signals for each row of the plurality of pixels 10, and wiring provided on the display panel substrate 20, wherein the control unit 100 and the plurality of gate driver circuits 30 are cascade-connected.
  • the pixel signal is output to each of the wiring 80 for supplying the clock signal to the plurality of gate driver circuits 30 and the plurality of pixels 10 while being delayed by a different first delay time for each gate driver circuit 30 1
  • the above source driver circuit 40 is provided.
  • the source driver circuit 40 outputs the pixel signal with a different delay time for each gate driver circuit 30, the pixel 10 can be driven so as to absorb the delay of the clock signal due to the wiring 80. That is, since the phase of the control signal output from the gate driver circuit 30 and the pixel signal output from the source driver circuit 40 can be matched, deterioration in display quality can be suppressed.
  • the image display device 1 further includes a plurality of first COF substrates 50 connected to the display panel substrate 20 and each mounted with one of the plurality of gate driver circuits 30.
  • the gate driver circuit 30 is mounted on the first COF substrate 50, for example, by arranging the first COF substrate 50 on the back side of the display panel substrate 20, it is possible to realize a narrow frame.
  • the first delay time is a time corresponding to the wiring resistance of the portion of the wiring 80 that cascade-connects from the control unit 100 to the corresponding gate driver circuit 30.
  • the delay time can be appropriately set for each gate driver circuit 30, the display quality can be improved.
  • the first delay time is larger as the corresponding gate driver circuit 30 is downstream of the cascade connection.
  • the delay time can be appropriately set for each gate driver circuit 30, the display quality can be improved.
  • the plurality of source driver circuits 40 have a total delay time that is the sum of the first delay time and the second delay time that differs for each column group including one or more columns of the plurality of pixels 10.
  • the pixel signal is delayed for each column group and output.
  • the pixel 10 can be driven so as to absorb the delay of the control signal output from the gate driver circuit 30.
  • the delay time can be set according to the position of the pixel in the display area 21, the phase of the control signal output from the gate driver circuit 30 and the pixel signal output from the source driver circuit 40 is further increased. Can be adjusted appropriately. Therefore, display quality can be further improved.
  • the second delay time increases as the corresponding column group moves away from the gate driver circuit 30.
  • the delay time can be appropriately set for each column group of the plurality of pixels 10, the display quality can be improved.
  • the display control method is a display control method for controlling the image display device 1, and the image display device 1 includes a display panel substrate 20 having a plurality of pixels 10 arranged in a matrix.
  • a control unit 100, a plurality of gate driver circuits 30, one or more source driver circuits 40, and wiring provided on the display panel substrate 20, and the control unit 100 and the plurality of gate driver circuits 30 are cascade-connected.
  • the control unit 100 outputs a clock signal
  • the plurality of gate driver circuits 30 are connected to the plurality of pixels 10 in synchronization with the clock signal supplied via the wiring 80.
  • a control signal is output for each row, and one or more source driver circuits 40 send a pixel signal to each of the plurality of pixels 10 and a delay time different for each gate driver circuit 30. And then outputs the delay.
  • the source driver circuit 40 outputs the pixel signal with a different delay time for each gate driver circuit 30, the pixel 10 can be driven so as to absorb the delay of the clock signal due to the wiring 80. That is, since the phase of the control signal output from the gate driver circuit 30 and the pixel signal output from the source driver circuit 40 can be matched, deterioration in display quality can be suppressed.
  • a recording medium such as a system, an apparatus, an integrated circuit, a computer program, or a computer-readable CD-ROM.
  • the system, the apparatus, the integrated circuit, and the computer program Also, any combination of recording media may be realized.
  • the gate driver circuits 30 are provided on the left and right sides of the display area 21 and the source driver circuits 40 are provided on the upper and lower sides of the display area 21, but this is not restrictive. At least one of the gate driver circuit 30 and the source driver circuit 40 may be provided only on one side.
  • FIG. 7 is a schematic diagram showing an image display device 1a according to a modification of the embodiment.
  • the image display device 1 a includes a plurality of gate driver circuits 30 and a first COF substrate 50 only on the left side of the display area 21, and a plurality of source driver circuits 40 and a second COF only on the upper side of the display area 21.
  • a substrate 60 may be provided.
  • control signal output from the gate driver circuit 30 is transmitted from the left side to the right side of the display area 21.
  • the wiring delay of the control signal becomes larger as the right side of the display area 21.
  • the delay amount set in the source driver circuit 40 is a graph that rises to the right as shown in FIG.
  • FIG. 8 is a diagram showing delay times corresponding to the source driver circuit 40 and the gate driver circuit 30 according to this modification.
  • the gate driver circuit 30 is mounted on the first COF substrate 50.
  • the present invention is not limited to this.
  • the gate driver circuit 30 may be mounted on the display panel substrate 20.
  • FIG. 9 is a schematic diagram showing an image display device 1b according to another modification of the embodiment.
  • the plurality of gate driver circuits 30 are mounted on the periphery of the display area 21 of the display panel substrate 20.
  • the image display device 1b employs a so-called COG (Chip On Glass) configuration.
  • the image display devices 1, 1 a, and 1 b may include only one source driver circuit 40 and the second COF substrate 60.
  • the gate driver circuit 30 may be a one-chip driver IC or may include a two-chip or more driver IC. In other words, a plurality of driver ICs may be mounted on one first COF substrate 50.
  • FIG. 2 illustrates a configuration in which the enable switch 13, the drive transistor 12, and the light emitting element 11 are arranged in this order between the anode power supply line (VTFT) and the cathode power supply line (VEL) of the light emitting element 11.
  • VTFT anode power supply line
  • VEL cathode power supply line
  • each switch and the drive transistor 12 included in the pixel 10 is a TFT having a gate electrode, a source electrode, and a drain electrode.
  • these transistors include a base, A bipolar transistor having a collector and an emitter may be applied.
  • control unit 100 included in the image display device is typically realized as an LSI (Large Scale Integration) which is an integrated circuit.
  • LSI Large Scale Integration
  • a part of the control unit 100 included in the image display device can be integrated on the display panel substrate 20.
  • the control unit 100 may be realized by a dedicated circuit or a general-purpose processor.
  • an FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of the circuit cells inside the LSI may be used.
  • a processor such as a CPU (Central Processing Unit) executing a program. May be.
  • CPU Central Processing Unit
  • the display device described above can be used, for example, as a flat panel display device as shown in FIG.
  • the present invention can be applied to all electronic devices having a display device such as a television receiver, a personal computer, and a mobile phone.
  • the image display device described above is not limited to an organic EL display device, and may be a flat panel display device such as a liquid crystal display device or a PDP (Plasma Display Panel) display device.
  • a flat panel display device such as a liquid crystal display device or a PDP (Plasma Display Panel) display device.
  • the image display device and the display control method according to the present disclosure can be used for various display devices such as a television receiver and a display of information equipment.

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Abstract

　本発明は、表示画像の画質を向上させることができる画像表示装置を提供することを目的とする。　本発明の画像表示装置は、行列状に配置された複数の画素（１０）を有する表示パネル基板（２０）と、クロック信号を出力する制御部（１００）と、クロック信号に同期して複数の画素（１０）の行毎に、制御信号を出力する複数のゲートドライバ回路（３０）と、表示パネル基板（２０）に設けられた配線（８０）であって、制御部（１００）と複数のゲートドライバ回路（３０）とをカスケード接続することで、クロック信号を複数のゲートドライバ回路（３０）に供給する配線（８０）と、複数の画素（１０）のそれぞれに、画素信号を、ゲートドライバ回路（３０）毎に異なる遅延時間で遅延させて出力する１以上のソースドライバ回路（４０）とを備える。

Description

画像表示装置及び表示制御方法
　本開示は、画像表示装置及び表示制御方法に関する。
　従来の表示装置は、複数の走査線（複数のゲート信号線）、複数の信号線（複数のソース信号線）、複数の表示画素及び駆動回路などを備えている。複数の表示画素のそれぞれは、ゲート信号線とソース信号線との交差点に配置されている。
　一般的に、表示パネルの内部では、配線抵抗により各信号線を伝達する信号が遅延していく。このため、ある画素に対しては、ソース信号線とゲート信号線との位相が異なってしまう。
　これに対して、例えば、特許文献１及び２に示すように、液晶ディスプレイでは、表示画素の位置に応じてソースドライバ回路の出力タイミングを異ならせることで、ソース信号線とゲート信号線との位相差（タイミングのずれ）を補正している。
特開２００４－０９４０１４号公報 特開２００４－３２５８０８号公報
　しかしながら、上記従来の表示装置では、ソース信号線及びゲート信号線を伝達する信号の遅延については考慮されているものの、他の配線による遅延が考慮されていない。このため、他の配線によって信号の遅延が発生した場合には、表示画像の画質が悪くなってしまう。
　そこで、本開示は、表示画像の画質を向上させることができる画像表示装置及び表示制御方法を提供する。
　上記課題を解決するため、本開示に係る画像表示装置は、行列状に配置された複数の画素を有する表示パネル基板と、クロック信号を出力する制御部と、クロック信号に同期して複数の画素の行毎に、制御信号を出力する複数のゲートドライバ回路と、表示パネル基板に設けられた配線であって、制御部と複数のゲートドライバ回路とをカスケード接続することで、クロック信号を複数のゲートドライバ回路に供給する配線と、複数の画素のそれぞれに、画素信号を、ゲートドライバ回路毎に異なる第１遅延時間で遅延させて出力する１以上のソースドライバ回路とを備える。
　本開示によれば、表示画像の画質を向上させることができる画像表示装置及び表示制御方法を提供することができる。
図１は、実施の形態に係る画像表示装置の一例を示す概略図である。 図２は、実施の形態に係る画素の一例を示す回路図である。 図３は、実施の形態に係る画像表示装置の一部を示す図である。 図４Ａは、実施の形態に係るゲートドライバ回路毎の信号遅延を説明するための図である。 図４Ｂは、実施の形態に係るゲートドライバ回路毎の信号遅延を説明するための図である。 図５Ａは、実施の形態に係るソースドライバ回路に設定される遅延時間を示す図である。 図５Ｂは、実施の形態に係る第１遅延時間と第２遅延時間との一例を示す図である。 図６は、実施の形態に係るソースドライバ回路の構成例を示す図である。 図７は、実施の形態の変形例に係る画像表示装置の一例を示す概略図である。 図８は、実施の形態の変形例に係るソースドライバ回路に設定される遅延時間を示す図である。 図９は、実施の形態の別の変形例に係る画像表示装置の一例を示す概略図である。 図１０は、実施の形態に係る画像表示装置の製品例を示す図である。
　（本開示の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した従来の画像表示装置に関し、以下の問題が生じることを見出した。
　近年、電流駆動型の発光素子を用いた表示装置として、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機ＥＬディスプレイが知られている。有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有する。
　有機ＥＬディスプレイでは、液晶ディスプレイとは異なり、画像表示にバックライトが必要ではないため、表示パネルの厚みを薄くすることができる。この利点を活かすため、ゲートドライバ回路にはプリント基板（ＰＣＢ：Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ）を使用しない構成（ＰＣＢレス構成）を採用することが好ましい。
　ＰＣＢレス構成の有機ＥＬディスプレイでは、ゲートドライバ回路が使用する電源配線及び制御信号線などの配線を、ゲートドライバ回路が実装されるフィルム基板（ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）基板）及び表示パネル基板に設けることになる。このとき、ＣＯＦ基板及び表示パネル基板に設けられる配線は、交差することができない、あるいは、交差させた場合には交差部における短絡のリスクが大きいという問題がある。したがって、配線は、複数のゲートドライバ回路を一筆書きで接続することが求められる。
　このとき、表示パネル基板上に形成される配線の配線抵抗が、ＣＯＦ基板上の配線の配線抵抗に比べて大きいという問題がある。例えば、ＣＯＦ基板上の配線抵抗が０．１Ω～数Ω程度であるのに対して、表示パネル基板上の配線の配線抵抗は、数百Ω～数ｋΩである。このため、ＣＯＦ基板間での信号の遅延が大きくなってしまう。ＣＯＦ基板間での遅延が生じる結果、表示画像にブロック筋が発生し、表示画像の画質が劣化するという問題がある。
　そこで、このような問題を解決するために、本開示では、ＣＯＦ基板間での信号の配線遅延による表示画像の画質の劣化を抑制し、画質を向上させることができる画像表示装置及び表示制御方法を提供する。
　具体的には、本開示の一態様に係る画像表示装置は、行列状に配置された複数の画素を有する表示パネル基板と、クロック信号を出力する制御部と、クロック信号に同期して複数の画素の行毎に、制御信号を出力する複数のゲートドライバ回路と、表示パネル基板に設けられた配線であって、制御部と複数のゲートドライバ回路とをカスケード接続することで、クロック信号を複数のゲートドライバ回路に供給する配線と、複数の画素のそれぞれに、画素信号を、ゲートドライバ回路毎に異なる第１遅延時間で遅延させて出力する１以上のソースドライバ回路とを備える。
　これにより、ゲートドライバ回路間の信号遅延による表示品質の劣化を抑制することができる。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
　（実施の形態）
　［１．画像表示装置の概要］
　まず、本実施の形態に係る画像表示装置１の概要について、図１を用いて説明する。図１は、本実施の形態に係る画像表示装置１の構成を示す図である。
　図１に示すように、画像表示装置１は、表示パネル基板２０と、複数のゲートドライバ回路３０と、複数のソースドライバ回路４０と、複数の第１ＣＯＦ基板５０と、複数の第２ＣＯＦ基板６０と、複数のＰＣＢ７０とを備える。なお、図１には示していないが、表示パネル基板２０の表示領域２１には、複数の画素１０（図２及び図３参照）が行列状に配置されている。
　本実施の形態に係る画像表示装置１は、ＰＣＢレス構成である。具体的には、画像表示装置１は、複数のゲートドライバ回路３０を接続する配線を設けるためのＰＣＢを備えない。すなわち、複数のゲートドライバ回路３０を接続する配線は、表示パネル基板２０に設けられる。
　なお、本実施の形態では、ゲートドライバ回路３０と第１ＣＯＦ基板５０とは、一対一に対応し、複数の第１ＣＯＦ基板５０のそれぞれには、対応する１つのゲートドライバ回路３０が実装される。
　同様に、ソースドライバ回路４０と第２ＣＯＦ基板６０とは、一対一に対応し、複数の第２ＣＯＦ基板６０のそれぞれには、対応する１つのソースドライバ回路４０が実装される。
　また、本実施の形態に係る画像表示装置１は、一例として、ゲートドライバ回路３０と第１ＣＯＦ基板５０とを、表示パネル基板２０の左右に１２個ずつ備える。１２個のゲートドライバ回路３０には、上から順にＩＣ１～ＩＣ１２と付している。左右の両側に設けられたゲートドライバ回路３０は、互いに対応するゲートドライバ回路３０同士で同一の制御線によって接続され、同一の動作を行う。例えば、左のＩＣ１と右のＩＣ１とが接続されている。
　同様に、本実施の形態に係る画像表示装置１は、一例として、ソースドライバ回路４０と第２ＣＯＦ基板６０とを、表示パネル基板２０の上下に１６個ずつ備える。１６個のソースドライバ回路４０には、左から順にＳＤ１～ＳＤ１６と付している。上下の両側に設けられたソースドライバ回路４０は、互いに対応するソースドライバ回路４０同士で同一の信号線によって接続され、同一の動作を行う。例えば、上のＳＤ１と下のＳＤ１とが接続されている。
　なお、上下左右は、図１における紙面における方向を示している。各方向は一例であり、これに限定されない。
　［２．画素］
　まず、本実施の形態に係る複数の画素１０について、図２を用いて説明する。図２は、本実施の形態に係る画素１０の回路図である。
　複数の画素１０は、例えば、ｍ行ｎ列の行列状に配置されている。ｍ及びｎは、表示領域２１のサイズ及び解像度によって異なっている。例えば、４ｋ×２ｋと呼ばれる解像度で、行内にＲＧＢ三原色に対応するサブ画素が隣接する場合、ｍは１９２０であり、ｎは３８４０×３である。
　画素１０は、例えば、ＲＧＢ三原色のいずれかの発光画素を構成する。すなわち、ここでいう画素１０は、サブ画素に相当する。画素１０は、図２に示すように、発光素子１１と、駆動トランジスタ１２と、イネーブルスイッチ１３と、スキャンスイッチ１４と、容量素子１５と、ＲＥＦスイッチ１６と、ＩＮＩスイッチ１７とを備える。
　ｉ（ｉは１～ｍの整数）番目の行に属する画素１０は、ＥＮＢ（ｉ）信号線、ＲＥＦ（ｉ）信号線、ＩＮＩ（ｉ）信号線及びＳＣＮ（ｉ）信号線に接続される。各信号線には、所定の制御信号がゲートドライバ回路３０から供給される。所定の制御信号は、具体的には、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号及びスキャン信号である。
　また、ｊ（ｊは１～ｎの整数）番目の列に属する画素１０は、Ｄ（ｊ）信号線に接続される。Ｄ（ｊ）信号線には、発光すべき輝度に応じた電圧が画素信号としてソースドライバ回路４０から供給される。
　ＥＮＢ（ｉ）信号線は、ｉ番目の行に属する画素１０の発光及び非発光を制御するイネーブル信号を伝達する。イネーブル信号は、該当する画素１０内のイネーブルスイッチ１３のオン及びオフを制御する。
　ＳＣＮ（ｉ）信号線は、ｉ番目の行に属する画素１０への画素データの書き込みを制御するスキャン信号（書き込み信号とも呼ぶ）を伝達する。スキャン信号は、該当する画素１０内のスキャンスイッチ１４のオン及びオフを制御する。
　ＲＥＦ（ｉ）信号線は、ｉ番目の行に属する画素１０への基準電圧の供給を制御するＲＥＦ制御信号を伝達する。ＲＥＦ制御信号は、該当する画素１０内のＲＥＦスイッチ１６のオン及びオフを制御する。
　ＩＮＩ（ｉ）信号線は、ｉ番目の行に属する画素１０への初期化電圧の供給を制御するＩＮＩ制御信号を伝達する。ＩＮＩ制御信号は、該当する画素１０内のＩＮＩスイッチ１７のオン及びオフを制御する。
　Ｄ（ｊ）信号線は、ｊ番目の列に属する画素１０への、発光すべき輝度に応じた電圧を画素信号として伝達するデータ線である。画素信号は、スキャン信号の制御によって、スキャンスイッチ１４を介して容量素子１５に与えられる。
　以下、上記各種信号線の名称中の（ｉ）、（ｊ）は、特に画素１０の位置を特定しない場合には表記を省略する。
　図２に示す画素１０において、発光素子１１は、有機ＥＬ素子であり、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）とも呼ばれる発光素子の一例である。発光素子１１は、流れる電流の大きさに応じた明るさで発光する電流駆動型の発光素子の一例である。発光素子１１のアノードは、駆動トランジスタ１２のソースに接続され、発光素子１１のカソードは、電源線ＶＥＬに接続される。
　駆動トランジスタ１２は、発光素子１１に電流を供給するドライバである。駆動トランジスタ１２のゲートは、容量素子１５の一方の電極に接続され、ソースは、容量素子１５の他方の電極及び発光素子１１のアノードに接続される。
　この接続により、駆動トランジスタ１２のゲートとソースとの間には容量素子１５に保持された電圧、つまり、発光すべき輝度を示す電圧が印加される。これにより、駆動トランジスタ１２は、容量素子１５の電圧に応じた量の電流を発光素子１１に供給する。
　イネーブルスイッチ１３は、駆動トランジスタ１２による発光素子１１への電流供給をオン及びオフするスイッチトランジスタである。イネーブルスイッチ１３は、イネーブル信号に従ってオン及びオフする。イネーブル信号は、行列状の複数の画素１０の行毎に画素１０の発光をイネーブル及びディスエーブルする。
　具体的には、ＥＮＢ信号線がハイレベルのときに、イネーブルスイッチ１３は、オン状態であり、駆動トランジスタ１２のドレインに電圧ＶＴＦＴを供給する。また、イネーブル信号線がローレベルのときに、イネーブルスイッチ１３は、オフ状態であり、駆動トランジスタ１２のドレインへの電圧ＶＴＦＴの供給を遮断する。
　スキャンスイッチ１４は、容量素子１５に輝度を表す電圧を画素データとして書き込むためのスイッチトランジスタである。スキャン信号は、行列状の複数の画素１０を行単位に選択し、選択された行に属する画素１０に輝度を表す電圧を書き込むための書き込み信号である。
　具体的には、ＳＣＮ信号線がハイレベルのときに、スキャンスイッチ１４は、オン状態であり、データ線（Ｄ（ｊ）信号線）の電圧を画素データとして容量素子１５に書き込む。また、ＳＣＮ信号線がローレベルのときに、スキャンスイッチ１４は、オフであり、ＳＣＮ信号線と容量素子１５との接続を電気的に遮断する。
　容量素子１５は、駆動トランジスタ１２のゲート－ソース間に輝度を表す電圧を画素データとして保持する。
　ＲＥＦスイッチ１６は、基準電圧ＶＲＥＦを容量素子１５の一方の電極に与えるためのスイッチトランジスタである。また、ＩＮＩスイッチ１７は、初期化電圧ＶＩＮＩを容量素子１５の他方の電極に与えるためのスイッチトランジスタである。ＲＥＦスイッチ１６及びＩＮＩスイッチ１７は、閾値補償動作に用いられる。
　閾値補償動作とは、容量素子１５に、駆動トランジスタ１２の実際の閾値電圧に相当する電圧を保持させる動作である。より詳しくは、閾値補償動作とは、画素１０における駆動トランジスタ１２の閾値シフトを補償する動作をいう。
　このため、まず、基準電圧ＶＲＥＦ及び初期化電圧ＶＩＮＩを用いて、閾値電圧補償動作の初期化電圧として、容量素子１５に最大閾値電圧（つまり、閾値シフトが起きた場合の最大値とみなされる電圧）を設定する。さらに、発光素子１１が非発光の状態で駆動トランジスタ１２に電流を流すことによって、設定された初期化電圧を駆動トランジスタ１２の実際の閾値電圧に相当する電圧にまで低下させる。ここまでが、閾値補償動作である。
　これにより、容量素子１５は、対応する駆動トランジスタ１２の実際の閾値電圧に相当する電圧を保持する。この状態で、容量素子１５へ画素データの電圧を上乗せするように書き込む。このように、閾値補償動作は、画素１０における経時変化としての閾値シフトによる閾値のばらつきを補償するための動作であり、容量素子１５への画素データの書き込み毎に、その直前に実行される。
　なお、画素１０に設けられる駆動トランジスタ１２及び各スイッチは、例えば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）で構成される。このとき、駆動トランジスタ１２及び各スイッチは、ｎ型ＴＦＴ及びｐ型ＴＦＴのいずれでもよい。
　［３．画像表示装置の詳細な構成］
　続いて、本実施の形態に係る画像表示装置１の詳細な構成について、図１及び図３を用いて説明する。図３は、本実施の形態に係る画像表示装置１の一部を示す図である。
　図３に示すように、画像表示装置１は、図１に示す構成要素に加えて、配線８０と、フィルム基板９０と、制御部１００とを備える。以下では、画像表示装置１が備える各構成要素について詳細を説明する。
　［３－１．表示パネル基板］
　表示パネル基板２０は、行列状に配置された複数の画素１０を有するパネル基板である。具体的には、表示パネル基板２０には、行毎に配置された複数のゲート信号線と、列毎に配置された複数のソース信号線とが設けられている。複数の画素１０は、ゲート信号線とソース信号線との交差点のそれぞれに行列状に配置されている。ゲート信号線は、例えば、図２に示すＥＮＢ信号線、ＲＥＦ信号線、ＩＮＩ信号線及びＳＣＮ信号線である。ソース信号線は、例えば、Ｄ信号線である。
　表示パネル基板２０は、例えば、ガラス基板である。あるいは、表示パネル基板２０は、アクリルなどの樹脂基板でもよい。また、本実施の形態では、表示パネル基板２０が矩形である例について説明するが、これに限らない。表示パネル基板２０は、円形などその他の形状でもよい。
　［３－２．ドライバ回路］
　ゲートドライバ回路３０は、制御部１００から供給されるクロック信号に同期して複数の画素１０の行毎に、制御信号を出力する。制御信号は、例えば、イネーブル信号、スキャン信号、ＲＥＦ制御信号及びＩＮＩ制御信号である。
　具体的には、ゲートドライバ回路３０は、ＥＮＢ（１）信号線～ＥＮＢ（ｍ）信号線、ＳＣＮ（１）信号線～ＳＣＮ（ｍ）信号線、ＲＥＦ（１）信号線～ＲＥＦ（ｍ）信号線、及び、ＩＮＩ（１）信号線～ＩＮＩ（ｍ）信号線を走査する。言い換えれば、ゲートドライバ回路３０は、画素１０の行単位に、イネーブル信号、スキャン信号、ＲＥＦ制御信号及びＩＮＩ制御信号を出力する。
　ソースドライバ回路４０は、複数の画素１０のそれぞれに、画素信号を、ゲートドライバ回路３０毎に異なる遅延時間で遅延させて出力する。なお、遅延の詳細については、後で説明する。
　具体的には、ソースドライバ回路４０は、制御部１００から供給されるクロック信号に同期して、Ｄ（１）信号線～Ｄ（ｎ）信号線に、それぞれの列に属する画素１０の明るさ（輝度値）を表す電圧を、画素信号として供給する。ソースドライバ回路４０の詳細な構成についても、後で説明する。
　［３－３．ＣＯＦ基板及びフィルム基板］
　第１ＣＯＦ基板５０は、表示パネル基板２０に接続されるフィルム基板の一例であり、ゲートドライバ回路３０が実装される。第１ＣＯＦ基板５０には、クロック信号を伝送するための金属配線５１と、端子部（図示せず）とが形成される。金属配線５１は、端子部を介して、表示パネル基板２０に設けられた配線８０と電気的に接続される。
　また、図示しないが、第１ＣＯＦ基板５０には、ゲートドライバ回路３０から出力される制御信号を伝送するための金属配線と端子部とが形成される。当該金属配線は、当該端子部を介して、表示パネル基板２０に設けられた複数の信号線（ＥＮＢ信号線、ＲＥＦ信号線、ＩＮＩ信号線及びＳＣＮ信号線）に電気的に接続される。
　第２ＣＯＦ基板６０は、表示パネル基板２０に接続されるフィルム基板の一例であり、ソースドライバ回路４０が実装される。図示しないが、第２ＣＯＦ基板６０には、金属配線と端子部とが形成され、金属配線は、端子部を介して、ＰＣＢ７０に設けられた配線、及び、表示パネル基板２０に設けられる信号線（Ｄ信号線）に接続される。
　フィルム基板９０は、第２ＣＯＦ基板６０と同様に、表示パネル基板２０とＰＣＢ７０とに接続される。図示しないが、フィルム基板９０には、配線８０と、ＰＣＢ７０に設けられた配線とを電気的に接続するための配線が設けられている。
　第１ＣＯＦ基板５０、第２ＣＯＦ基板６０及びフィルム基板９０は、例えば、絶縁材料を用いたベース及びカバーレイと、金属箔と、接着剤とから構成されている。第１ＣＯＦ基板５０の、第２ＣＯＦ基板６０及びフィルム基板９０のベース及びカバーレイの材料としては、例えば、ポリイミドなどが使用される。金属箔の材料としては、例えば、銅箔などが使用される。接着剤の材料としては、例えば、エポキシ系接着剤などが使用される。
　第１ＣＯＦ基板５０、第２ＣＯＦ基板６０及びフィルム基板９０は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）などを用いて、表示パネル基板２０に接続される。また、第２ＣＯＦ基板６０及びフィルム基板９０は、ＡＣＦなどを用いてＰＣＢ７０にも接続される。
　［３－４．ＰＣＢ］
　ＰＣＢ７０は、制御部１００と第２ＣＯＦ基板６０とを接続するプリント基板である。さらに、ＰＣＢ７０は、制御部１００とフィルム基板９０とを接続する。なお、ＰＣＢ７０は、ＦＦＣ（Ｆｌｅｘｉｂｌｅ　Ｆｌａｔ　Ｃａｂｌｅ）などのケーブルによって制御部１００と接続されている。
　図示しないが、ＰＣＢ７０には、制御部１００から出力されるクロック信号、制御信号及び映像信号などの各種信号を、ゲートドライバ回路３０及びソースドライバ回路４０に伝送するための配線が設けられている。
　［３－５．配線］
　配線８０は、表示パネル基板２０に設けられた配線であり、制御部１００と複数のゲートドライバ回路３０とをカスケード接続することで、クロック信号を複数のゲートドライバ回路３０に供給する。具体的には、図３に示すように、配線８０は、第１ＣＯＦ基板５０に設けられた金属配線５１とともに、制御部１００と複数のゲートドライバ回路３０とをカスケード接続する。より具体的には、配線８０は、フィルム基板９０と、ＰＣＢ７０と、ＦＦＣなどのケーブルとを介して制御部１００に接続される。配線８０は、例えば、アルミニウム、銅、銀、酸化インジウムスズ（ＩＴＯ）などで構成される。
　［３－６．制御部］
　制御部１００は、クロック信号を出力する。例えば、制御部１００は、タイミングコントローラ（ＴＣＯＮ）であり、ゲートドライバ回路３０とソースドライバ回路４０との動作タイミングを制御する。
　具体的には、制御部１００は、クロック信号をゲートドライバ回路３０及びソースドライバ回路４０に供給する。例えば、制御部１００は、互いに同期した２つのクロック信号を、ゲートドライバ回路３０及びソースドライバ回路４０に供給する。例えば、制御部１００は、互いに同期した２つのクロック信号を、１つのクロック信号に基づいて生成する。
　例えば、ゲートドライバ回路３０に供給されるクロック信号の周波数は、１５０ｋＨｚ～３００ｋＨｚである。制御部１００は、カスケード接続される複数のゲートドライバ回路３０の最上流に位置する。また、例えば、ソースドライバ回路４０に供給されるクロック信号の周波数は、ＭＨｚ～ＧＨｚオーダーの周波数である。なお、制御部１００は、ソースドライバ回路４０にクロック信号を供給せずに、ソースドライバ回路４０が、クロックリカバリ方式によりデータ信号からクロック信号を生成してもよい。
　あるいは、制御部１００は、同一のクロック信号を、ゲートドライバ回路３０及びソースドライバ回路４０に供給してもよい。
　また、制御部１００は、各画素１０が接続される信号線に供給する信号の原信号をゲートドライバ回路３０に供給する。具体的には、制御部１００は、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号及びスキャン信号のそれぞれの原信号を、カスケード接続の一番目のゲートドライバ回路３０に供給する。
　また、制御部１００は、映像データに基づいた映像信号をソースドライバ回路４０に供給する。さらに、制御部１００は、ソースドライバ回路４０に遅延時間の設定に用いるパラメータを供給する。
　［４．ゲートドライバ回路間の信号遅延］
　続いて、ゲートドライバ回路３０間の信号遅延について、図４Ａ及び図４Ｂを用いて説明する。図４Ａは、本実施の形態に係るゲートドライバ回路３０毎の信号遅延を説明するための図である。図４Ｂは、本実施の形態に係るゲートドライバ回路３０毎のクロック信号の遅延を示す図である。
　上述したように、本実施の形態に係る画像表示装置１は、ＰＣＢレス構成である。このため、クロック信号を伝送する配線８０は、表示パネル基板２０に設けられる。
　具体的には、制御部１００が出力したクロック信号は、制御部１００とＰＣＢ７０とを接続するケーブル、ＰＣＢ７０、フィルム基板９０、配線８０、及び、金属配線５１を介して、ゲートドライバ回路３０（ＩＣ１）に供給される。ＩＣ１に供給されたクロック信号は、順次、配線８０及び金属配線５１を介して、後段のゲートドライバ回路３０（ＩＣ２、ＩＣ３など）に伝送される。
　通常、配線を伝送される信号は、配線抵抗と浮遊容量とによって遅延する。遅延量は、配線抵抗と浮遊容量との積に比例して大きくなる。したがって、制御部１００から出力されるクロック信号は、制御部１００から遠いゲートドライバ回路３０程、その遅延量が大きくなる。
　このとき、制御部１００とＰＣＢ７０とを接続するケーブル、ＰＣＢ７０、フィルム基板９０、及び、金属配線５１の配線抵抗は、無視できる程度に小さい。言い換えると、配線８０は、金属配線５１などの配線抵抗に比べて、無視できない程度に抵抗値が大きい。例えば、上述したように、金属配線５１の配線抵抗は、例えば、０．１Ω～数Ω程度であるのに対して、配線８０の配線抵抗は、例えば、数百Ω～数ｋΩ程度である。
　制御部１００から出力されたクロック信号ＣＬＫは、まず、一番目のゲートドライバ回路３０（ＩＣ１）に入力される。このとき、図４Ａに示すように、クロック信号ＣＬＫは、配線８０のうち抵抗値がＲ１の部分を伝送されるので、図４Ｂに示すように、ＩＣ１から出力されるクロック信号（ＩＣ１のＯＵＴ）は、遅延量Ｔ１だけ遅延する。このときの遅延量Ｔ１は、抵抗値Ｒ１に相当する期間である。例えば、Ｔ１は１μ秒以下の値である。
　同様に、ＩＣ１を通過したクロック信号は、ＩＣ２、ＩＣ３と順に通過する。ＩＣ２から出力されるクロック信号（ＩＣ２のＯＵＴ）は、さらに、配線８０のうち、抵抗値がＲ２の部分を伝送されるので、図４Ｂに示すように、遅延量Ｔ２だけ遅延する。このときの遅延量Ｔ２は、抵抗値Ｒ１＋Ｒ２に相当する期間である。ＩＣ３から出力されるクロック信号（ＩＣ３のＯＵＴ）は、さらに、配線８０のうち、抵抗値がＲ３の部分を伝送されるので、図４Ｂに示すように、遅延量Ｔ３だけ遅延する。このときの遅延量Ｔ３は、抵抗値Ｒ１＋Ｒ２＋Ｒ３に相当する期間である。
　以降、同様にして、配線８０のうち、クロック信号が伝送される部分の配線抵抗に応じた遅延量だけ、各ゲートドライバ回路３０の出力は遅延する。言い換えると、所定のゲートドライバ回路３０から出力されるクロック信号の遅延量は、配線８０のうち、制御部１００から、対象となるゲートドライバ回路３０までをカスケード接続する部分の配線抵抗に応じた量である。なお、第１ＣＯＦ基板５０の金属配線５１による遅延量は、無視できる程度であるため、所定のゲートドライバ回路３０から出力されるクロック信号と、当該ゲートドライバ回路３０へ入力されるクロック信号との間に遅延はないものとみなすことができる。つまり、ゲートドライバ回路３０内でのクロック信号の遅延はないものとみなすことができる。
　以上のように、配線８０の配線抵抗が大きいために、配線８０によるクロック信号の遅延が、各画素１０へ供給する制御信号及び画素信号の位相を合わせる際に問題となる。
　［５．ソースドライバ回路に設定される遅延時間］
　続いて、本実施の形態に係るソースドライバ回路４０に設定される遅延時間について、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、本実施の形態に係るソースドライバ回路４０に設定される遅延時間を示す図である。図５Ｂは、本実施の形態に係る第１遅延時間と第２遅延時間との一例を示す図である。
　いずれの配線でも遅延が発生しない理想的な画像表示装置では、ゲートドライバ回路３０が画素１０を選択するスキャン信号に同期させて、ソースドライバ回路４０は、列毎に画素信号を出力すればよい。例えば、ＳＣＮ信号線の電位がローからハイになるタイミングで、ソースドライバ回路４０は、輝度を示す電圧をＤ信号線に供給すればよい。
　ゲートドライバ回路３０及びソースドライバ回路４０の動作タイミングは、制御部１００によって制御される。具体的には、制御部１００が出力するクロック信号に同期して、ゲートドライバ回路３０はスキャン信号を出力し、ソースドライバ回路４０は画素信号を出力する。
　本実施の形態に係る画像表示装置１では、図４Ｂに示すように、ゲートドライバ回路３０毎に異なる遅延量でクロック信号が遅延する。このため、本実施の形態に係るソースドライバ回路４０は、複数の画素１０のそれぞれに、画素信号を、ゲートドライバ回路３０毎に異なる第１遅延時間で遅延させて出力する。
　このときの第１遅延時間は、配線８０による遅延が生じない場合に、対応するゲートドライバ回路３０がスキャン信号を出力するタイミングからの時間である。例えば、クロック信号の所定のパルスの立ち上がりに応じて、ゲートドライバ回路３０のスキャン信号を出力する場合、第１遅延時間は、当該パルスが制御部１００から出力されたタイミングからの遅延時間である。
　第１遅延時間は、複数のゲートドライバ回路３０のそれぞれに対応する遅延時間である。具体的には、第１遅延時間は、配線８０のうち、制御部１００から、対応するゲートドライバ回路３０までをカスケード接続する部分の配線抵抗に応じた時間である。
　例えば、ソースドライバ回路４０は、ＩＣ１の走査タイミングに応じて画素信号を出力する場合は、Ｔ１に相当する遅延時間だけ、制御部１００から出力された時点のパルスから遅延させる。同様に、ソースドライバ回路４０は、ＩＣ２の走査タイミングに応じて画素信号を出力する場合は、Ｔ２に相当する遅延時間だけ、制御部１００から出力された時点のパルスから遅延させる。
　ゲートドライバ回路３０が制御部１００から離れる程、配線８０のうち、クロック信号が伝送される部分の配線抵抗が大きくなる。つまり、ゲートドライバ回路３０では、制御部１００から離れる程、入力されるクロック信号の遅延は大きくなる。言い換えると、ゲートドライバ回路３０に入力されるクロック信号は、カスケード接続の下流である程、大きく遅延する。したがって、第１遅延時間は、対応するゲートドライバ回路３０がカスケード接続の下流である程、大きな値である。
　具体的には、図５Ａに示すように、ＩＣ１～ＩＣ１２の順に、第１遅延時間（Ｔ１～Ｔ１２）が大きくなっている。つまり、図５Ａに示す山型のグラフが平行移動するように第１遅延時間が大きくなる。例えば、ＩＣ１に対応する第１遅延時間とＩＣ２に対応する第１遅延時間との差（Ｔ２－Ｔ１）は、ＩＣ１とＩＣ２との間の配線８０の部分の配線抵抗（抵抗値Ｒ２）に応じた値である。各ゲートドライバ回路３０間の配線抵抗が累積して大きくなることで、ＩＣ１～ＩＣ１２の順に第１遅延時間も大きくなる。なお、ＩＣ１が、複数のゲートドライバ回路３０のカスケード接続の最上流に位置し、ＩＣ１２が最下流に位置する。
　本実施の形態に係るソースドライバ回路４０は、さらに、複数の画素１０の１以上の列を含む列群毎に遅延時間を異ならせている。すなわち、ソースドライバ回路４０は、上述した第１遅延時間と、複数の画素１０の列群毎に異なる第２遅延時間との和である合計遅延時間で、画素信号を遅延させて出力する。
　例えば、図５Ｂに、一例として、ＩＣ２に対応する遅延時間について示している。ソースドライバ回路４０による遅延時間は、抵抗Ｒ１＋Ｒ２に対応する遅延量Ｔ２に相当する第１遅延時間と、列群毎に異なる第２遅延時間との和である合計遅延時間である。
　第２遅延時間は、対応する列群がゲートドライバ回路３０から離れる程、大きな値である。以下では、説明を簡単にするため、第２遅延時間は、複数の画素１０の列毎に異なる時間である例について説明する。
　制御部１００から出力されるクロック信号が配線８０によって遅延することについては、上述したように第１遅延時間によって解消することができる。しかしながら、ゲートドライバ回路３０から出力されるスキャン信号も同様に、ＳＣＮ信号線を伝送する際に遅延する。
　このため、本実施の形態に係るソースドライバ回路４０は、対応する列がゲートドライバ回路３０から離れる程、大きな値となるような第２遅延時間に基づいて、列毎に画素信号を遅延させて出力する。
　図１に示すように、ゲートドライバ回路３０は、表示パネル基板２０の左右の両側に設けられるので、ゲートドライバ回路３０からの距離が最も大きくなる画素１０は、表示領域２１の中央部分に位置する画素である。具体的には、図１に示すＳＤ８及びＳＤ９から画素信号の供給を受ける画素である。したがって、図５Ａ及び図５Ｂに示すように、遅延時間を示すグラフは、中央部で遅延が大きくなる山型のグラフになる。
　なお、表示領域２１内の配線抵抗が無視できる程度に小さい場合、グラフは山型ではなく、水平方向の直線状になる。すなわち、ソースドライバ回路４０は、第１遅延時間のみ、画素信号を遅延させて出力する。言い換えると、ソースドライバ回路４０は、画素信号の出力を複数の画素１０の列群毎には遅延させず、ゲートドライバ回路３０のみに応じて遅延させる。
　［６．ソースドライバ回路の詳細な構成］
　続いて、上述したように、遅延量を設定可能なソースドライバ回路４０の詳細な構成について、図６を用いて説明する。図６は、本実施の形態に係るソースドライバ回路４０の構成を示す図である。
　図６に示すように、ソースドライバ回路４０は、データ受信復号部４１と、シフトレジスタ４２と、ラッチ回路４３と、ＤＡコンバータ４４と、ガンマ設定回路４５と、出力バッファ４６と、スイッチ４７とを備える。
　データ受信復号部４１には、映像信号のデジタルデータが入力される。データ受信復号部４１は、例えば、差動入力信号ＤＰ０及びＤＮ０を映像信号として受け取り、シリアル－パラレル変換などの処理を行ってラッチ回路４３に出力する。また、データ受信復号部４１には、制御部１００から出力されるクロック信号が入力される。
　シフトレジスタ４２には、シフト方向を切り替えるＤＩＲが印加される。ＤＩＲは、データ受信復号部４１から出力された映像信号をラッチ回路４３に取り込ませる方向を設定するための１ビットの値である。
　ラッチ回路４３は、入力された映像信号をラッチする。例えば、ラッチ回路４３は、制御部１００から出力される信号に応じて映像信号を一定の期間保持する。ラッチ回路４３には、所定のタイミングでラッチしたデータをＤＡコンバータ４４に出力する。
　ＤＡコンバータ４４は、ガンマ設定回路４５に設定されている電圧に従って映像信号をガンマ変換することで生成されるアナログ電圧を出力バッファ４６に出力する。当該アナログ電圧が、画素毎に供給される画素信号に相当する。
　ガンマ設定回路４５は、例えば、ＲＧＢ各８点の入力電圧を元にガンマカーブを設定する。そして、ガンマ設定回路４５は、ガンマカーブを元に、映像信号と４０９６階調のアナログ電圧との関係を決定する回路である。
　出力バッファ４６は、所定の遅延時間、画素信号を遅延させるための遅延回路である。具体的には、出力バッファ４６には、制御部１００から遅延時間を設定するための所定のパラメータが入力される。出力バッファ４６は、入力されたパラメータと、クロック信号とに基づいて、画素信号を所定の遅延時間遅延させてスイッチ４７に出力する。
　スイッチ４７は、プリチャージ電圧と画素信号とのいずれかを選択して出力するスイッチ回路である。例えば、スイッチ４７がプリチャージ電圧を選択した場合、プリチャージ電圧がＤ信号線に印加され、Ｄ信号線に蓄積された電荷を強制的に充放電させる。
　なお、図６に示す例では、１つのソースドライバ回路４０に対する出力チャンネル数がＯＵＴ１～ＯＵＴ７２０の７２０個であるが、これに限らない。
　［７．遅延設定のパラメータ］
　以下では、遅延時間を設定するためのパラメータについて説明する。出力バッファ４６には、遅延時間を設定するためのパラメータとして、方向パラメータ、第１遅延時間パラメータ、及び、第２遅延時間パラメータが入力される。
　方向パラメータは、遅延動作を開始させる方向を定めるパラメータである。例えば、方向パラメータは、１ビットの値であり、「０」の場合は、ＯＵＴ１から遅延動作が開始され、「１」の場合は、ＯＵＴ７２０から遅延動作が開始される。
　第１遅延時間パラメータは、遅延動作の先頭の遅延時間を定めるパラメータである。例えば、第１遅延時間パラメータは、９ビットのデータで設定される。第１遅延時間パラメータは、図５Ｂに示す第１遅延時間を設定するためのパラメータに相当する。つまり、第１遅延時間パラメータは、複数の画素１０の行毎の遅延時間を設定するためのパラメータであり、具体的には、ゲートドライバ回路３０毎の遅延時間を設定することができる。言い換えると、第１遅延時間パラメータは、１水平走査期間毎に、遅延時間を設定することができる。
　第２遅延時間パラメータは、遅延動作の先頭からの遅延時間を定めるパラメータである。例えば、第２遅延時間パラメータは、３２ビットのデータで設定される。第２遅延時間パラメータは、図５Ｂに示す第２遅延時間を設定するためのパラメータに相当する。つまり、第２遅延時間パラメータは、複数の画素１０の列毎の遅延時間を設定するためのパラメータであり、具体的には、複数の画素１０の列群毎の遅延時間を設定することができる。
　以下では、具体的な例として、図１において最もゲートドライバ回路３０に近いＳＤ１及びＳＤ１６の動作について説明する。
　ＳＤ１では、方向パラメータが「０」に設定され、ＳＤ１６では、方向パラメータが「１」に設定される。これにより、ＳＤ１では、図１における表示領域２１の左側から遅延動作を開始し、ＳＤ１６では、表示領域２１の右側から遅延動作を開始する。
　さらに、ＳＤ１及びＳＤ１６では、ＩＣ１からのスキャン信号との位相を合わせる場合、第１遅延時間パラメータを遅延量Ｔ１（抵抗Ｒ１に相当する時間）に設定する。また、第２遅延時間パラメータを列群毎の遅延量（列群間の信号線の抵抗値に相当する時間）に設定する。各パラメータに設定する遅延時間は、例えば、クロック信号又はスキャン信号の遅延量を予め測定又は算出し、測定又は算出した遅延量を設定することができる。
　これにより、ＳＤ１では、表示領域２１の左側から、遅延量Ｔ１遅れて画素信号が出力され、列群毎に、所定の遅延時間遅れて画素信号が順次出力される。ＳＤ１６では、表示領域２１の右側から、遅延量Ｔ１遅れて画素信号が出力され、列群毎に、所定の遅延時間遅れて画素信号が順次出力される。このようにして、図５Ａ及び図５Ｂに示す山型の遅延時間を設定することができる。
　［８．まとめ］
　以上のように、本実施の形態に係る画像表示装置１は、行列状に配置された複数の画素１０を有する表示パネル基板２０と、クロック信号を出力する制御部１００と、クロック信号に同期して複数の画素１０の行毎に、制御信号を出力する複数のゲートドライバ回路３０と、表示パネル基板２０に設けられた配線であって、制御部１００と複数のゲートドライバ回路３０とをカスケード接続することで、クロック信号を複数のゲートドライバ回路３０に供給する配線８０と、複数の画素１０のそれぞれに、画素信号を、ゲートドライバ回路３０毎に異なる第１遅延時間で遅延させて出力する１以上のソースドライバ回路４０とを備える。
　これにより、ソースドライバ回路４０が、ゲートドライバ回路３０毎に異なる遅延時間で画素信号を出力するので、配線８０によるクロック信号の遅延を吸収するように、画素１０の駆動を行うことができる。つまり、ゲートドライバ回路３０から出力される制御信号と、ソースドライバ回路４０から出力される画素信号との位相を合わせることができるので、表示品質の劣化を抑制することができる。
　また、本実施の形態では、画像表示装置１は、さらに、表示パネル基板２０に接続され、各々に、複数のゲートドライバ回路３０の１つが実装された複数の第１ＣＯＦ基板５０を備える。
　これにより、ゲートドライバ回路３０を第１ＣＯＦ基板５０に実装するので、例えば、第１ＣＯＦ基板５０を表示パネル基板２０の裏側に配置することにより、狭額縁化を実現することができる。
　また、本実施の形態では、第１遅延時間は、配線８０のうち、制御部１００から、対応するゲートドライバ回路３０までをカスケード接続する部分の配線抵抗に応じた時間である。
　これにより、ゲートドライバ回路３０毎に遅延時間を適切に設定することができるので、表示品質を向上させることができる。
　また、本実施の形態では、第１遅延時間は、対応するゲートドライバ回路３０がカスケード接続の下流である程、大きな値である。
　これにより、ゲートドライバ回路３０毎に遅延時間を適切に設定することができるので、表示品質を向上させることができる。
　また、本実施の形態では、複数のソースドライバ回路４０は、第１遅延時間と、複数の画素１０の１以上の列を含む列群毎に異なる第２遅延時間との和である合計遅延時間で、画素信号を列群毎に遅延させて出力する。
　これにより、ゲートドライバ回路３０から出力される制御信号の遅延を吸収するように、画素１０の駆動を行うことができる。これにより、表示領域２１の画素の位置に応じて遅延時間を設定することができるので、ゲートドライバ回路３０から出力される制御信号と、ソースドライバ回路４０から出力される画素信号との位相をより適切に合わせることができる。したがって、表示品質をより向上させることができる。
　また、本実施の形態では、第２遅延時間は、対応する列群がゲートドライバ回路３０から離れる程、大きな値である。
　これにより、複数の画素１０の列群毎に遅延時間を適切に設定することができるので、表示品質を向上させることができる。
　また、本実施の形態に係る表示制御方法は、画像表示装置１を制御する表示制御方法であって、画像表示装置１は、行列状に配置された複数の画素１０を有する表示パネル基板２０と、制御部１００と、複数のゲートドライバ回路３０と、１以上のソースドライバ回路４０と、表示パネル基板２０に設けられた配線であって、制御部１００と複数のゲートドライバ回路３０とをカスケード接続する配線８０とを備え、表示制御方法では、制御部１００が、クロック信号を出力し、複数のゲートドライバ回路３０が、配線８０を介して供給されたクロック信号に同期して複数の画素１０の行毎に制御信号を出力し、１以上のソースドライバ回路４０が、複数の画素１０のそれぞれに、画素信号を、ゲートドライバ回路３０毎に異なる遅延時間で遅延させて出力する。
　これにより、ソースドライバ回路４０が、ゲートドライバ回路３０毎に異なる遅延時間で画素信号を出力するので、配線８０によるクロック信号の遅延を吸収するように、画素１０の駆動を行うことができる。つまり、ゲートドライバ回路３０から出力される制御信号と、ソースドライバ回路４０から出力される画素信号との位相を合わせることができるので、表示品質の劣化を抑制することができる。
　なお、これらの包括的又は具体的な態様は、システム、装置、集積回路、コンピュータプログラム又はコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、装置、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
　そこで、以下では、他の実施の形態を例示する。
　例えば、上記実施の形態では、図１に示すように、ゲートドライバ回路３０を表示領域２１の左右両側に、ソースドライバ回路４０を表示領域２１の上下両側に設けたが、これに限らない。ゲートドライバ回路３０及びソースドライバ回路４０の少なくとも一方は、片側にだけ設けられていてもよい。
　図７は、実施の形態の変形例に係る画像表示装置１ａを示す概略図である。図７に示すように、画像表示装置１ａは、表示領域２１の左側のみに複数のゲートドライバ回路３０及び第１ＣＯＦ基板５０を備え、表示領域２１の上側のみに複数のソースドライバ回路４０及び第２ＣＯＦ基板６０を備えてもよい。
　この場合、ゲートドライバ回路３０から出力される制御信号は、表示領域２１の左側から右側にかけて伝送される。このため、当該制御信号の配線遅延は、表示領域２１の右側である程大きくなる。
　したがって、ソースドライバ回路４０に設定される遅延量は、図８に示すように、右肩上がりのグラフとなる。なお、図８は、本変形例に係るソースドライバ回路４０とゲートドライバ回路３０とに対応する遅延時間を示す図である。
　また、上記実施の形態では、ゲートドライバ回路３０が第１ＣＯＦ基板５０に実装される例について示したが、これに限らない。例えば、ゲートドライバ回路３０は、表示パネル基板２０に実装されてもよい。
　図９は、実施の形態の別の変形例に係る画像表示装置１ｂを示す概略図である。図９に示すように、複数のゲートドライバ回路３０は、表示パネル基板２０の表示領域２１の周縁に実装されている。つまり、画像表示装置１ｂは、いわゆるＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）構成を採用している。
　また、上記実施の形態では、ソースドライバ回路４０及び第２ＣＯＦ基板６０を複数設ける例について示したが、これに限らない。上記実施の形態及び変形例に係る画像表示装置１、１ａ及び１ｂは、１つのみのソースドライバ回路４０及び第２ＣＯＦ基板６０を備えてもよい。
　また、ゲートドライバ回路３０は、１チップのドライバＩＣでもよく、２チップ以上のドライバＩＣを含んでもよい。言い換えると、１つの第１ＣＯＦ基板５０に複数のドライバＩＣを実装してもよい。
　また、上記実施の形態では、本開示に係る画像表示装置が有する画素の回路構成について図２を用いて説明したが、画素１０の回路構成はこれに限らない。例えば、図２では、発光素子１１のアノード電源線（ＶＴＦＴ）とカソード電源線（ＶＥＬ）との間に、イネーブルスイッチ１３、駆動トランジスタ１２及び発光素子１１が、この順に配置される構成を例示したが、これらの素子は異なる順で配置されてもよい。
　また、上記実施の形態では、画素１０が有する各スイッチ及び駆動トランジスタ１２は、ゲート電極、ソース電極及びドレイン電極を有するＴＦＴであることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタ及びエミッタを有するバイポーラトランジスタが適用されてもよい。
　また、上記実施の形態に係る画像表示装置に含まれる制御部１００は、典型的には集積回路であるＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）として実現される。なお、上記画像表示装置に含まれる制御部１００の一部を、表示パネル基板２０上に集積することも可能である。また、制御部１００は、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又は、ＬＳＩ内部の回路セルの接続及び設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記実施の形態に係る有機ＥＬ表示装置に含まれるゲート駆動部、データ駆動部、及び制御部の機能の一部を、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサがプログラムを実行することにより実現してもよい。
　上述した表示装置は、例えば、図１０に示すようなフラットパネルディスプレイ装置として利用することができる。また、テレビ受像機、パーソナルコンピュータ、携帯電話機など、表示装置を有するあらゆる電子機器に適用することができる。
　なお、上述した画像表示装置は、有機ＥＬ表示装置に限らず、例えば、液晶表示装置、ＰＤＰ（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ）表示装置などのフラットパネル表示装置でもよい。
　以上のように、本開示における技術の例示として、実施の形態及びその変形例を説明した。そのために、添付図面及び詳細な説明を提供した。
　したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る画像表示装置及び表示制御方法は、例えば、テレビ受像機、情報機器のディスプレイなどの各種表示装置に利用することができる。
１、１ａ、１ｂ　画像表示装置
１０　画素
１１　発光素子
１２　駆動トランジスタ
１３　イネーブルスイッチ
１４　スキャンスイッチ
１５　容量素子
１６　ＲＥＦスイッチ
１７　ＩＮＩスイッチ
２０　表示パネル基板
２１　表示領域
３０　ゲートドライバ回路
４０　ソースドライバ回路
４１　データ受信復号部
４２　シフトレジスタ
４３　ラッチ回路
４４　ＤＡコンバータ
４５　ガンマ設定回路
４６　出力バッファ
４７　スイッチ
５０　第１ＣＯＦ基板
５１　金属配線
６０　第２ＣＯＦ基板
７０　ＰＣＢ
８０　配線
９０　フィルム基板
１００　制御部
 

Claims (7)

  1. 　行列状に配置された複数の画素を有する表示パネル基板と、
    　クロック信号を出力する制御部と、
    　前記クロック信号に同期して前記複数の画素の行毎に、制御信号を出力する複数のゲートドライバ回路と、
    　前記表示パネル基板に設けられた配線であって、前記制御部と前記複数のゲートドライバ回路とをカスケード接続することで、前記クロック信号を前記複数のゲートドライバ回路に供給する配線と、
    　前記複数の画素のそれぞれに、画素信号を、前記ゲートドライバ回路毎に異なる第１遅延時間で遅延させて出力する１以上のソースドライバ回路とを備える
    　画像表示装置。
  2. 　前記画像表示装置は、さらに、前記表示パネル基板に接続され、各々に、前記複数のゲートドライバ回路の１つが実装された複数のフィルム基板を備える
    　請求項１に記載の画像表示装置。
  3. 　前記第１遅延時間は、前記配線のうち、前記制御部から、対応する前記ゲートドライバ回路までをカスケード接続する部分の配線抵抗に応じた時間である
    　請求項１又は２に記載の画像表示装置。
  4. 　前記第１遅延時間は、対応する前記ゲートドライバ回路がカスケード接続の下流である程、大きな値である
    　請求項１～３のいずれか１項に記載の画像表示装置。
  5. 　前記１以上のソースドライバ回路は、前記第１遅延時間と、前記複数の画素の１以上の列を含む列群毎に異なる第２遅延時間との和である合計遅延時間で、前記画素信号を前記列群毎に遅延させて出力する
    　請求項１～４のいずれか１項に記載の画像表示装置。
  6. 　前記第２遅延時間は、対応する前記列群が前記ゲートドライバ回路から離れる程、大きな値である
    　請求項５に記載の画像表示装置。
  7. 　画像表示装置を制御する表示制御方法であって、
    　前記画像表示装置は、
    　行列状に配置された複数の画素を有する表示パネル基板と、
    　制御部と、
    　複数のゲートドライバ回路と、
    　１以上のソースドライバ回路と、
    　前記表示パネル基板に設けられた配線であって、前記制御部と前記複数のゲートドライバ回路とをカスケード接続する配線とを備え、
    　前記表示制御方法では、
    　前記制御部が、クロック信号を出力し、
    　前記複数のゲートドライバ回路が、前記配線を介して供給された前記クロック信号に同期して前記複数の画素の行毎に制御信号を出力し、
    　前記１以上のソースドライバ回路が、前記複数の画素のそれぞれに、画素信号を、前記ゲートドライバ回路毎に異なる遅延時間で遅延させて出力する
    　表示制御方法。
     
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