JP5617542B2 - マトリクス表示装置、およびマトリクス表示装置の駆動方法 - Google Patents

マトリクス表示装置、およびマトリクス表示装置の駆動方法 Download PDF

Info

Publication number
JP5617542B2
JP5617542B2 JP2010247541A JP2010247541A JP5617542B2 JP 5617542 B2 JP5617542 B2 JP 5617542B2 JP 2010247541 A JP2010247541 A JP 2010247541A JP 2010247541 A JP2010247541 A JP 2010247541A JP 5617542 B2 JP5617542 B2 JP 5617542B2
Authority
JP
Japan
Prior art keywords
signal line
video signal
driving circuit
line driving
sth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010247541A
Other languages
English (en)
Other versions
JP2012098608A5 (ja
JP2012098608A (ja
Inventor
南 昭宏
昭宏 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010247541A priority Critical patent/JP5617542B2/ja
Priority to US13/238,031 priority patent/US8823626B2/en
Publication of JP2012098608A publication Critical patent/JP2012098608A/ja
Publication of JP2012098608A5 publication Critical patent/JP2012098608A5/ja
Application granted granted Critical
Publication of JP5617542B2 publication Critical patent/JP5617542B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3648Control of matrices with row and column drivers using an active matrix

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

本発明は、マトリクス表示装置およびその駆動方法に関するものであり、特に、マトリクス表示装置に内蔵されて映像信号線駆動回路、走査線駆動回路およびこれらを制御するタイミングコントローラにおいて好適に使用することができる。
従来、液晶表示装置に内蔵するタイミングコントローラにおいて、多様な解像度の液晶パネルに対応する技術が周知である(特許文献1)。これらのタイミングコントローラでは、映像信号線駆動回路および走査線駆動回路を制御するために、その内部で制御信号を生成する際、前記液晶パネルの縦方向および横方向の解像度をパラメータとして、保持しておく必要があった。さらに、このパラメータを使って、前記タイミングコントローラの内部に設けたカウンタ回路を用いて、少なくとも解像度近傍までは、そのカウンタ回路をカウントアップ動作させる必要があった。
前記カウンタのカウント値を用いることで、映像信号線駆動回路および走査線駆動回路を制御するための制御信号の生成タイミングを計り、各種制御信号を適宜生成することができる。
この横方向(映像信号線駆動回路)の制御に必要な信号で、主なものには、画像表示データ信号(赤、緑、青のデジタル画像信号を表しており、それぞれは、数ビット幅のバスになっている。また、以降1つの赤または1つの緑または1つ青のピクセル画像が表示される領域を1画素と表する。)、およびこれらの処理を行うための基準となる水平クロックと共に、映像信号線駆動回路が、有効な画像表示データ信号の取り込み始めを確定するために用いる水平スタートパルス、液晶を駆動する際の極性を表す極性切換信号、画像表示データ信号を映像信号線駆動回路の出力側に伝えるためのラッチパルスなどが含まれる。
特許文献1は、横方向の走引における最終段の映像信号線駆動回路の出力側から、出力されたパルスを映像信号線駆動回路もしくはタイミングコントローラの中で再利用することによって、ラッチパルスを生成する特長を有して、タイミングコントローラ内で横方向の解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で保持するためのレジスタやメモリを持つ必要がない。また、解像度を保持するためのタイミングコントローラ外部メモリも必要ないことを示している。
しかし、上述の方法だけでは、縦方向の走査には対応できない。特に、従来から縦方向の走査においては、基本的に走査線ごとの書き込み時間は、同じである必要があり、そのため、縦方向の走査に用いる、垂直クロックは、同じ周期およびデューティ比で(走査線数+1)回以上、繰り返す必要がある。そのため、タイミングコントローラ内で走査線数を認識するパラメータを持つレジスタまたはメモリとカウンタ回路が必要である。
特開2009−265132号公報
本発明は、以上のような課題を解決するためになされたものであり、簡素な回路構成のマトリクス表示装置およびその駆動方法を得ることを目的とし、詳しくは走査線駆動回路へ出力する垂直クロックを生成するためのカウンタ回路を必要としない簡素な回路構成のタイミングコントローラを得るためのものである。
また、多様な解像度のマトリクス表示パネルに対応して汎用性を上げるために縦方向の解像度(ライン数)をパラメータとして保持し、駆動ライン数をカウントするカウンタを持つことなく、簡素な回路構成のマトリクス表示装置およびその駆動方法を得ることを目的とする。
本発明によるマトリクス表示装置は、m本の走査線およびn本の映像信号線とで囲まれる複数の画素が行列状に配置され、該画素に接続された複数の画素トランジスタを前記走査線により供給されるゲート信号によって導通制御し、前記画素トランジスタを介して、前記映像信号線により供給される画素書き込み電圧を前記画素に供給するようにしたマトリクス基板と、前記m本の走査線に前記ゲート信号を供給する走査線駆動回路部と、前記n本の映像信号線に前記画素書き込み電圧を供給する信号線駆動回路部と、この信号線駆動回路部に対して取り込み開始パルスを含む表示制御データ信号を出力するとともに、前記走査線駆動回路部に垂直クロックを含む水平走査制御信号を出力するタイミング制御部とを備えたマトリクス表示装置において、前記信号線駆動回路部は縦続接続された複数段の映像信号線駆動回路から構成され、前記各段の映像信号線駆動回路は、スタートパルスの入力を受けて所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力するよう構成され、前記タイミング制御部から出力した前記取り込み開始パルスは、前記スタートパルスとして前記信号線駆動回路部のなかの初段の映像信号線駆動回路に入力し、前記シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとなって、その映像信号線駆動回路に入力し、前記垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の1つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とする。
また、本発明によるマトリクス表示装置の駆動方法は、マトリクス表示装置の信号線駆動回路部は、縦続接続された複数段の映像信号線駆動回路から構成され、前記各段の映像信号線駆動回路は、スタートパルスを入力して所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力し、該シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとして、その映像信号線駆動回路に入力し、前記マトリクス表示装置の走査線駆動回路部へ入力する垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の1つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とする。
本発明に係るマトリクス表示装置においては、タイミングコントローラ内で解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で表示解像度を保持するためのレジスタやメモリを持つ必要がない。また、解像度を保持するためにタイミングコントローラの外部にメモリも必要がない。
さらに、これまでと比べて、カウンタの数を削減することができるため、タイミングコントローラの回路規模を小さくすることができる。
さらに、タイミングコントローラの回路規模を小さくすることができ、それによって映像信号線駆動回路や走査線駆動回路に、このタイミングコントローラを内蔵することが容易になる。
本発明の実施の形態1に係る液晶表示装置の構成図である。 本発明の実施の形態1に係る映像信号線駆動回路の構成を表すブロック図である。 図2の映像信号線駆動回路における内部シフトレジスタがシフトする様子を示した波形図である。 本発明の実施の形態1に係る走査線駆動回路の構成を表すブロック図である。 図4の走査線駆動回路の入出力タイミング示した波形図である。 図1で示した液晶表示装置内部の主たる信号のタイミング図である。 本発明の実施の形態1または2におけるSTH補償回路の構成例である。 本発明の実施の形態2に係る液晶表示装置内部の主たる信号のタイミング図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。
実施の形態1.
図1は実施の形態1における液晶表示装置1の回路構成を示しており、m本の走査線31(mは2以上の自然数)とn本の映像信号線32(nは2以上の自然数)と、それらの交差部に画素33がマトリクス状に形成されたマトリクス基板と、図示しない対向基板との間に液晶層を挟持するよう構成された液晶パネル2、を駆動するための周辺回路の構成を示すものである。
液晶表示装置1の液晶パネル2の映像信号線32を駆動するために配置したそれぞれx本の出力を有する映像信号線駆動回路6〜13(以降、” 映像信号線駆動回路”をソースドライバと称す)と、走査線31を駆動するためにそれぞれy本の出力を有する走査線駆動回路3〜5(以降” 走査線駆動回路”をゲートドライバと称す)と、それらの各ドライバを制御するためのタイミングコントローラ14(以降、”タイミングコントローラ”をT−CONと称す)へは、外部から与えられた、画像表示データ入力V−Dataと制御基準となる複数の制御信号と、これらの処理を行うための基準となるドットクロック(以降”ドットクロック”をDCLKと称す)と、が共に入力される。
なお、上述の制御基準となる複数の信号には、液晶パネル2の水平方向の同期を取るための基準信号として用いられる水平同期信号(以降、”水平同期信号”をHDと称す)、液晶パネル2の垂直方向の同期を取るための基準信号として用いられる垂直同期信号(以降、”垂直同期信号”をVDと称す)、画像表示データ入力V−Dataが有効である期間を示すデータイネーブル信号(以降、”データイネーブル信号”をDENAと称する)などが含まれている。
このT−CON14は、内蔵するタイミング制御部30において符号6〜13で示されたソースドライバおよび符号3〜5で示されたゲートドライバを駆動するためのドライバ制御信号を生成している。なお、ソースドライバ6〜13は、複数の画素33に映像を表示するために対応する複数の映像信号線32に画素書き込み電圧を印加する。したがってソースドライバ6〜13は、それぞれこの映像信号線32に接続される複数の駆動回路(非図示)を集積している。
同様にゲートドライバ3〜5は複数の走査線31を駆動するため、この走査線31を駆動する回路(非図示)を複数集積している。さらに、これらの集積回路を複数個使うことによって液晶パネル2のn本の映像信号線32およびm本の走査線31に対応している。(図1では走査線31は第一番目の配線を、映像信号線32は最も左の配線を代表して図示、その他の配線は省略している。)
さらに詳しく述べれば、タイミング制御部30から出力されるドライバ制御信号の内、ソースドライバ6〜13を制御するための表示制御データ信号には、主に画像表示データ信号(以降RGB−dataと称す:R、G、Bはそれぞれ赤、緑、青のデジタル画像信号を表しており、それぞれは、数ビット幅のバスになっている。また、以降1つのRまたは1つのGまたは1つのBのピクセル画像が表示される領域を1画素と表する。)と、信号処理を行うための基準水平クロック(以降、水平クロックをCLKHと称す)、上記RGB-dataの水平方向の始まりを示す水平スタートパルスSTH(以降、"水平スタートパルスSTH"をSTHと標記する)、RGB-dataをソースドライバ6〜13の出力側に伝えるためのラッチパルスLP、および液晶を駆動する際の極性を表す極性切換信号(以降、"極性切換信号"をPOLと称す)などの制御信号が含まれている。
以下では説明の便宜のため、T−CON14が出力するSTHをシフト開始パルスSTH、ソースドライバ6、7、8、、10、11、12が次段(後段)へ出力するスタートパルス(=シフト完了パルス)をそれぞれ単位スタートパルスSTH、STH、STH、STH、STH、STH、STHと表す(図1参照)。
また、タイミング制御部30から出力されるドライバ制御信号の内、ゲートドライバ3〜5を制御するための水平走査制御信号には、主に、ゲートドライバ3〜5で信号処理を行うための垂直クロック(以降”垂直クロック”をCLKVと称す)、垂直走査の始まりを示す垂直スタートパルスSTV(以降、”垂直スタートパルスSTV”をSTVと称す)などが含まれる。
さらにタイミング制御部30からゲートドライバ3〜5へは画素33への書き込みのタイミングや期間を調整するため、/ゲートドライバ出力イネーブル信号(以降”ゲートドライバ出力イネーブル信号”はOEと称す。また、符号” / ”は、それに続く信号が負論理であることを表すものとする。)が出力され、当該信号によってゲートドライバ3〜5出力のHighレベル/Lowレベル(すなわち活性化/非活性化)が制御される。(以降、”Highレベル”を”High”と、”Lowレベル”を”Low”と称する)ゲートドライバは/OEとしてHighが入力するとその間は全出力端子からLowを走査線31に印加する。一方、/OEがLow時は通常の出力動作を行う。
なお、通常、前記ソースドライバ6〜13は、前記ゲートドライバ3〜5によってHighになった走査線31に対応する各画素に対して、この画素に接続された画素トランジスタ34(以降、画素トランジスタをTFTと称す)を介してそれぞれ所望の画像表示電圧を書き込んでいく。この制御を走査線31毎に順次行うことで、全体の画像表示を行っている。なお、図1において液晶パネル2の各画素は、第一行、一列目の画素33およびTFT34のみ図示し、その他は省略して図示した。
ここで、前記タイミング制御部30は、画像を表示するための入力される画像信号のうち、制御基準となる複数の信号(HD、VD、DENA)を基準として、さらにDCLKを使ってソースドライバおよびゲートドライバに対する前記制御信号を作っている。
前記ソースドライバ6〜13は、例えば一つにつきx本の映像信号線32を駆動するため、その内部に前記映像信号線32に接続される駆動回路をx個集積している。それぞれのソースドライバ6〜13は、図2に示す内部構成をしており、各々のソースドライバは、シフトレジスタ部201、データレジスタ部202、ラッチ回路部203および出力段部204から構成されている。シフトレジスタ部201、データレジスタ部202、ラッチ回路部203および出力段部204は、映像信号線32のそれぞれに対応してx個の単位シフトレジスタC,C,・・・Cx−1,C、単位データレジスタ(非図示)、単位ラッチ回路(非図示)および出力段(非図示)の各単位回路から成っている。ここで、シフトレジスタ部201、データレジスタ部202、ラッチ回路部203および出力段部204のそれぞれの機能については、従来と同一であるので詳しい説明は省略する。図3に、この流れのタイミングチャート概要図を示す。また、一本の映像信号線32に対応する単位シフトレジスタ、単位データレジスタ、単位ラッチ回路および出力段の組を単位ソースドライバと称し、一つのソースドライバはx個の単位ソースドライバが縦続接続(カスケード接続)されている。
ここで、それぞれソースドライバ6〜13に入力される単位スタートパルスSTH(以降、STHと称す。符号iは0〜7を採る)は、一つのCLKH当たり1組のRGB-dataのソースドライバへの取り込みの開始タイミングを制御する。さらに、シフトレジスタ部201を構成する単位シフトレジスタ(C,C, …,Cx−1,C)のシフト動作が完了し、ソースドライバ全体に取り込みが完了したのと同時期に、後段用の単位スタートパルスSTHi+1(以降STHi+1と称す。符号iは0〜7を採る)が出力され(=シフト完了パルス)、後段に縦続接続されたソースドライバの単位スタートパルスSTHとなる。例えば、図1のソースドライバ10においては、単位スタートパルスSTHがソースドライバ9から入力して、単位スタートパルスSTHが次段(後段)のソースドライバ11用のスタートパルスとして出力される。
このようにソースドライバ6〜13の各単位スタートパルスSTHは、単位スタートパルスSTH〜STHとしてソースドライバ6〜13間で縦続接続されており、一方、RGB-data、CLKHおよびラッチパルスLPはソースドライバ6〜13に亘り共通に並列接続されている。
上記単位スタートパルスSTH〜STH7、RGB-data、CLKHおよびラッチパルスLPのソースドライバ6〜13間の配線接続により、ソースドライバ6〜13へのRGB-dataの取り込みを、8個のソースドライバ6〜13にて順次実行することができる。
なお、特に図1の単位スタートパルスSTH(非図示)については、符号STH61として記載されたように一旦T−CON14に戻して、単位スタートパルスSTH62として、縦続接続されている次段(後段)のソースドライバ12に戻しているが、通常表示期間については、単位スタートパルスSTH61をそのまま縦続スタートパルスSTH62としてソースドライバ12に戻している。本実施の形態では、縦方向の走査の最後の期間に割り込み(例外処理)を行うが、その詳細については後述する。
ここで、タイミング制御部30が生成するソースドライバ6〜13の制御信号には、CLKH、STH、ラッチパルスLPなどが含まれる。CLKHは、ソースドライバ6〜13の動作タイミングを規定する。
STHは、タイミング制御部30が出力するRGB-dataにおける各水平期間の先頭に対応して活性化されるパルス信号であり、ソースドライバ6〜13に集積された前記各単位ソースドライバにおけるRGB-dataの取り込み開始タイミングがこれにより規定される。
T−CON14から出力されたSTHは、縦続接続の最前段である初段のソースドライバ6にシフト開始パルスSTHとしてソースドライバ6に入力される。当該シフト開始パルスSTHは、ソースドライバ6にて所定のシフト数(RGB―Data読み取り)のシフトが完了すると、単位スタートパルスSTHとしてソースドライバ6から出力され、同様にソースドライバ7,…,13の順に転送されてそれらを一巡し、最終段のソースドライバ13からシフト完了パルスSTHとして出力する。
このようにソースドライバ6〜13の内部では、縦続接続した単位ソースドライバのそれぞれが、自己の前段から送られてきたSTHに同調して、T−CON14からのRGB-dataを取り込みつつ、そのSTHi+1を後段へ送出する。
図3に示したように、この単位ソースドライバの動作は、CLKHに同期して行われる。それにより、ソースドライバ6〜13内の個々の単位ソースドライバは、CLKHに同期してシリアルに送信されてくるRGB-dataを、各々所定の取込タイミング(hshift,hshift,…,hshiftx−1,hshift)で順次取り込むことが可能になる。
またラッチパルスLPは、RGB-dataの1水平期間の最後に対応するパルス信号であり、ソースドライバ6〜13が取り込んで保持している1水平ライン分のRGB-dataを液晶パネル2の映像信号線32に画素書き込み電圧として出力段部204から出力する出力開始タイミングを規定する信号である。ラッチパルスLPはソースドライバ6〜13の各々に並列に入力される。その他、T−CON14が出力する制御信号には、液晶を駆動する際の極性を表すPOLなども含まれる。T−CON14は、RGB-dataと共にこれらの制御信号をソースドライバ6〜13に送信する。
一方、図1に示したゲートドライバ3〜5のゲートドライバ内部は、図4に示す内部構成をしており、各々のゲートドライバは、シフトレジスタ部210、制御回路部211および出力回路部212から構成されている。シフトレジスタ部210、制御回路部211および出力回路部212は、走査線31のそれぞれに対応するy個の単位ゲートドライバから成っている。この単位ゲートドライバのそれぞれは、単位シフトレジスタ(C,C, …,Cy−1,C)、制御回路(非図示)および出力回路(非図示)の各単位回路から成っている。ここで、シフトレジスタ部210、制御回路部211および出力回路部212のそれぞれの機能については、従来と同一であるので詳しい説明を省略する。また、一本の走査線31に対応する単位シフトレジスタ、単位制御回路および単位出力回路の組を単位ゲートドライバと称し、一つのゲートドライバはy個の単位ゲートドライバが縦続接続されている。
ここで、ゲートドライバに入力された単位スタートパルスSTV(以降、”単位スタートパルスSTV”をSTVと称す。符号iは0〜2を採る)は、一つのCLKVが入力する毎に書き込みの対象となる出力ラインG,G,…,Gy−1,Gを確定して、次の出力ラインにシフトして行く。さらに、一つのゲートドライバ全体のシフトが完了したのとほぼ同時に、単位スタートパルスSTVi+1(以降”単位スタートパルスSTVi+1を”STVi+1と称す)として出力され、後段のゲートドライバのSTVと縦続接続される。
図5に、この流れのタイミングチャート概要図を示す。
更に詳細に述べれば、図1における前記ゲートドライバ3〜5はそれぞれy本の走査線31を駆動するため、この走査線31に接続されるy個の単位ゲートドライバを集積している。そのため、その集積されたゲートドライバから後段のゲートドライバへ、前段のゲートドライバに接続された全出力ライン(y本)の駆動が完了したのと同時期に出力される前記STVi+1を、後段のゲートドライバのSTVに縦続接続することによって、ゲートドライバ3〜5全体で液晶パネル2のm本の走査線31を駆動することができる。ここで、STVからSTVi+1への縦続接続配線は、図1中の符号STVおよびSTVで示されている。
ゲートドライバ3〜5の制御信号には、ゲートドライバ3〜5の動作タイミングを規定するCLKV、垂直走査の開始タイミングを規定するSTV、ゲートドライバ3〜5の出力のオン、オフを切り替えるための/OEなどが含まれる。
STVは、T−CON14が出力するRGB-dataにおける各フレーム期間の先頭に対応して活性化されるパルス信号である。T−CON14が出力したSTVは、垂直シフト開始パルスSTVとして縦続接続の最前段であるゲートドライバ3に入力される。当該開始パルスSTVは、ゲートドライバ4、5の順に転送されてそれらを一巡し、最終段のゲートドライバ5から垂直シフト完了パルスSTVとして出力する。このときゲートドライバ3〜5の内部では、縦続接続した単位ゲートドライバのそれぞれが、自己の前段から送られてきたSTViに同調して対応する走査線31を駆動しつつ、そのSTVi+1を後段へ送る。
上述した走査線31の駆動信号(ゲート信号)の活性化動作は、CLKVに同期して行われる。その結果、複数の走査線31はCLKVに同期して順番に活性化(すなわちHighとなる)され(即ち、液晶パネル2が走査される)、応じて走査線31のそれぞれに接続したTFT34が、走査線31単位で順番にオン状態になる。
なお、/OEは、制御回路部211内で、画素33へのRGB-dataの書き込み可能な期間を調整するためのものであり、これによってゲートドライバ3〜5の出力のオン、オフが切り替えられる。/OEは負論理の信号であり、ゲートドライバ3〜5は、/OEがLowのときは上記の通常動作(走査線31の走査)を行うが、/OEがHighになると全て走査線31をLowにする(即ち全てのTFT34をオフにして画素33へのRGB-dataの書き込みを禁止する)。
次に上述のソースドライバ6〜13およびゲートドライバ3〜5を図1の本実施の形態に適応して、駆動させたときのタイミングチャートを図6に示す。また、T−CON14内のタイミング制御部30は、その内部にSTH補償回路40を内蔵しており、その回路構成例を図7に示した。
図7において、符号41で示された(DCLKまたはCLKHをカウントする)カウンタは、シフト完了パルスSTHの入力でカウントを開始し、単位スタートパルスSTH62を入力するとカウント動作を停止すよう構成されており、そのカウント値countをレジスタA42と比較器44に出力する。符号42はレジスタAを示しており、単位スタートパルスSTH61を入力した時点のカウント値countを記憶する。符号43は、レジスタBを示しており、シフト完了パルスSTHを入力するとHighとなり、STH(シフト開始パルスSTH)を入力するとLowとなる出力を有するフリップフロップ回路であり、その出力値はdisplayとして示されている。符号44は、レジスタA42の出力値keepと、カウンタ41の出力値countとを比較する比較器であり、レジスタB43の出力値displayがHighの期間において比較動作を実行し、前記keep値とcount値が一致した期間、1パルスの補償パルス(1CLKH期間Highの一致パルス)をOR回路45に出力する。このOR回路45は、単位スタートパルスSTH61と比較器44からの補償パルスの論理和をとり、単位スタートパルスSTH62として出力する。
次に、図6を用いて、制御フローおよびSTH補償回路40の動作について説明する。図6中の符号STH、STH61,STH62,STH,STV,STV,CLKVおよび/OEは、図1で説明した各信号と同一である。
また、図6中の符号shift0−6はソースドライバ内の状態を示しており、STHがソースドライバ6に入力されてから、ソースドライバ11から単位スタートパルスSTH61が出力されるまで、ソースドライバ6〜11内部のシフトレジスタがシフトしている様子を総括して記述している(前記各ソースドライバの符号hshift〜hshiftの動作を模式的に表している。網掛けしている部分がシフト動作を行っており、それ以外の空白部分は、シフト動作を行っていないことを示している。)同様に、符号shift6−8もソースドライバ内の状態を示しており、単位スタートパルスSTH62がソースドライバ12に入力されてから、ソースドライバ13からシフト完了パルスSTHが出力されるまで、ソースドライバ12,13内部のシフトレジスタがシフトしている様子を総括して記述している。(網掛けしている部分がシフト動作を行っており、それ以外の空白部分は、シフト制御を行っていないことを示している。)
信号countはSTH補償回路40内のカウンタ41のカウント値を示しており、シフト完了パルスSTHがSTH補償回路40に入力されてから、単位スタートパルスSTH62が入力されるまでの期間、(DCLKまたはCLKH信号を)カウントアップしている。(網掛けしている部分がカウントアップ動作を行っており、それ以外の空白部分は、カウントアップを行っていないことを示している。)さらに、単位スタートパルスSTH61が入力されると信号countの値は、レジスタA42に入力され、その保持値が信号keepとなる。また、同時にカウンタ41のカウント値countはリセットされる。なお、レジスタB43の出力値displayは、シフト完了パルスSTHに同期してHighとなり、STH(シフト開始パルスSTH)に同期してLowになる、STH補償回路40内の内部信号である。
符号SG1,SG2,SG3,・・・,SGmは、ゲートドライバ3〜5からの出力信号(ゲート信号)を表しており、Highのとき、液晶パネル2のゲート信号が活性化し、Lowのときパネル2のゲート信号が非活性化状態であることを示している。なお、ここでは縦にmラインの走査線31を持っているものとして説明する。
上述の図6および7中の各信号のそれぞれの動きを、制御の流れに沿って以下に説明する。ただし、上述のゲートドライバおよびソースドライバの動作など、既に説明した部分と重複する箇所は煩雑となるので詳細な説明はこれを省略する。
まず、通常の表示期間において、前記STHは、タイミング制御部30より、表示データRGB-dataに合わせて、各ラインごとに出力される。この信号STHは、ソースドライバ6〜11内をシフト(shift0−6)して、ソースドライバ11より、単位スタートパルスSTH61として、出力され、タイミング制御部30に一旦入力する。さらに詳しくはSTH補償回路40に入力する。ここで、表示開始(1ライン目)からm個目までの単位スタートパルスSTH61は、STH補償回路40のOR回路45を経由して単位スタートパルスSTH62として、タイミング制御部30からソースドライバ12へ再出力される。この単位スタートパルスSTH62は、ソースドライバ12,13内を順にシフト(shift6−8)して、シフト完了パルスSTHとして出力され、タイミング制御部30に入力する。
ここで、CLKVは、シフト完了パルスSTHに同期して立ち上がり、単位スタートパルスSTH62に同期して立ち下がる。(但し、このCLKVは、水平方向の制御信号ラッチパルスLPなどとタイミング調節するために、CLKH(またはDCLK)をカウントして数クロック遅延させても良い。)
また、本実施の形態で採用しているゲートドライバ3〜5は、1ライン目(の走査開始)に合わせて、T−CON14から入力されたSTVをCLKVの立ち上がりに同期して、シフトしていき、1ラインずつ順番にゲート信号を活性化にしていくよう構成されている。(ただし、/OE=Highの期間は、その出力が非活性化状態になっている。)したがって、通常表示期間(1ライン目からm−1ライン目まで)は、前記CLKVをシフト完了パルスSTHに同期して立ち上げ、単位スタートパルスSTH62に同期して立ち下げることによって、一定間隔で、また一定のデューティ比でCLKVを生成することができ、その結果1ラインずつゲート信号(SG1,SG2,SG3,…,SGm−1)を活性化状態にしていくことができる。
このように縦続接続されたソースドライバ6〜13内のシフトレジスタを用いてCLKVの周期が決定され、また、複数のソースドライバ6〜13中のどのソースドライバから単位スタートパルス(例えばSTH61)を一旦引き出してくるかでCLKVのデューティ比が決定される。したがってT−CON14内に上記CLKVの生成に用いる専用のカウンタ回路は不要となる(ソースドライバ6〜11内部のシフトレジスタが前記カウンタ回路の代用となるので、この動作に専用カウンタは不要である)。
ところで、この動作はm個目のCLKVの立ち上がりまでは、可能であるが(図6中の(1)のタイミング)、通常、STH(シフト開始パルスSTH)がm個までしか出力されない都合上、(垂直走査の終了処理として)m個目のCLKVを立ち下げるために必要な、m+1個目の単位スタートパルスSTH62が生成されず、したがってシフト完了パルスSTHも生成されない。
そこで、タイミング制御部30の内部信号を利用する。上述したSTH補償回路40内の信号displayは、シフト完了パルスSTHに同期してHighとなり、STHに同期してLowになる信号であり、1ライン目からm−1回目は立ち上がり立ち下がりを繰り返すが、m回目以降は、垂直ブランキング期間となりHDがT−CON14に入力せず、STHが生成されないので立ち上がったままである(図6中の(2))。そこで、カウンタ41のカウント値countが、レジスタA42のkeep値と同じ数値になって且つ信号displayがhighである場合、単位スタートパルスSTH62をSTH補償回路40にて擬似的に生成する。すなわち比較器44にてdisplay信号がhighで、且つ、レジスタA42のkeep値=カウント値countのときに1クロックの補償パルスを出力することにより、この補償パルスがOR回路45を通じて擬似的な単位スタートパルスSTH62となり、垂直ブランキング期間であっても次段(後段)ソースドライバ12へ単位スタートパルスSTH62を出力することができる(図6中(3)のタイミング)。この単位スタートパルスSTH62がソースドライバ12に入力し、m+1個目のシフト完了パルスSTHを補償することができる(図6中の(4)のタイミング)。これによって、これまでの表示期間と同タイミングで、m個目のCLKVを立ち下げることができる(図6中の(5)のタイミング)。
さらに、上述のようにm+1個目のシフト完了パルスSTHが補償されたので、m+1番目のCLKVはシフト完了パルスSTHに同期して立ち上がり(図6中の(6)のタイミング)、単位スタートパルスSTH62に同期して立ち下げて(図6中の(8)のタイミング)、一定間隔で、1ラインずつゲート信号を活性化状態にしていくことができる(図6中の波形SGmの(7)のタイミング)。
したがってm+1個目のCLKVもm個目と同じタイミングで生成することができる(図6中の(5)、(6)、(8)のタイミング)。
このように、ゲート信号SGmは、それまでの表示期間の、SG1,SG2,SG3,…,SGm−1と同じ期間だけ、High(活性化)にすることができるため、最終ラインの表示も他のラインの表示と同じ品位にすることができる。
したがって、縦の解像度をどこかで保持していなくても、外部から入力するHD、VD、DENAの期間長に応じて最終ラインまで、一様の走査線駆動が可能となる。このように本実施の形態によれば、タイミングコントローラ内で縦横の解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で表示解像度を保持するためのレジスタやメモリを持つ必要がない。したがって解像度を保持するためにタイミングコントローラの外部にメモリも必要がない。
図示していないが、上記説明で、垂直ブランキング期間に入ったことをタイミング制御部30内で認識することは容易であり、したがって、垂直ブランキング期間のCLKVを所望の回数で停止させることができる。
また、/OEの立ち上がりタイミングをCLKVの立ち上がりと同期させておけば、立下り側は、タイミング制御部30内部のcountの値を流用することによって、生成することができる(図6中の(9)のタイミング)。
実施の形態2.
先ず、実施の形態2における液晶表示装置1の回路構成は、上述の実施の形態1と同じ、図1であり、その詳細な説明は省略する。
タイミングチャート図8は、図1のソースドライバ6〜13およびゲートドライバ3〜5を本実施の形態2に適応して、それぞれ駆動させたときのタイミングチャートである。
実施の形態2では、図8に示したようにソースドライバ内のシフトレジスタを流用して、垂直ブランキング期間にも、ラッチパルスLP、POLを駆動し、垂直ブランキング期間にも、水平期間ごとに画素に書き込みを行い、表示期間と同様の駆動をさせておくためのロジックを示す。
なお、ラッチパルスLPは、画像データを映像信号線駆動回路の出力側に伝えるためのラッチパルスを示しており、図8中に模式的に表されたPOL信号は、液晶を駆動する際の極性を表す極性切換信号であり、水平周期および垂直周期でその極性が反転する周知の信号である。図8に示したタイミングチャートは、図1で示した回路において、実施の形態2に係る各信号の流れを示す波形図であり、符号STH、shift0−6、STH61、STH62、shift6−8、STH、count、keep、displayで示した信号は、上述の実施の形態1と同様のタイミングであり、その説明は省略する。
また、前記ラッチパルスLPは、シフト完了パルスSTHをトリガとして生成されており、前記POL信号は、単位スタートパルスSTH62をトリガとしてHigh/Lowの極性反転がなされる。
このとき、前記STH、shift0−6、単位スタートパルスSTH61、単位スタートパルスSTH62、shift6−8、シフト完了パルスSTH、count、keepおよびdisplayの制御は、比較器44の補償パルス出力のパルス数をカウントする補償数カウンタ(非表示)など別途設け、STH補償回路40にて生成、補償した単位スタートパルスSTH62信号のパルス数をカウントして、所定の数だけ単位スタートパルスSTH62信号を生成するよう構成すれば、垂直ブランキング期間の所望の期間、STH補償回路40を動作させることが可能であり、STH補償回路40の補償パルスによって単位スタートパルスSTH62信号が生成されている期間は、液晶表示装置に入力されたHD,VD、DENA、DCLKにしたがって、制御を続行することができる。
したがって、上記保障期間中、シフト完了パルスSTHや単位スタートパルスSTH62でトリガを得ている、ラッチパルスLP、POLも上記と同様に所望の期間まで、出力し続けることができ、映像信号線駆動回路を制御し続けることができる。なお、前記補償数カウンタは、垂直走査の開始に応じて生成されるSTH(シフト開始パルスSTH)の入力により、リセットされるように構成すれば、垂直走査開始時に初期化することが可能である。
このように、映像信号線駆動回路内のシフトレジスタを流用して、平易に垂直ブランキング期間の交流化制御を行うことができる。
なお、前記、実施の形態1および2では、従来の液晶表示装置の構成における単位スタートパルスSTHに相当する配線を途中から取り出して、単位スタートパルスSTH61とSTH62に分割することで、この発明の実施の形態1および2に係る液晶表示装置の構成(図1)として、説明を行ったが、液晶表示装置の製品仕様やゲートドライバの仕様に逸脱しない範囲であれば、単位スタートパルスSTHなど他の縦続に接続されたソースドライバ間に割り込みを与えることで制御を行っても良い。
また、前述の実施の形態1および2においては、T−CONとソースドライバが別々に集積されていることを前提に説明をしたが、これらの実施の形態をT−CON内蔵のソースドライバに適応することもできる。さらに、ゲートドライバも同一半導体内に集積してもかまわない。
そして、T−CON側をゲートドライバ側に内蔵したとしても同じ効果を得ることができる。
さらに、実施の形態1および2をT−CON内蔵のソースドライバに適応したものであって、ゲートドライバも同一半導体内に集積してもかまわない。
前記、T−CONとソースドライバを集積することによって、前記単位スタートパルスSTH61単位タートパルスSTH62を使った割り込みの代わりに直接シフトレジスタのシフト途中の状況を割り込み制御に用いることが容易になる。

上述したように、実施の形態1および2においては縦横の解像度を保持するためにタイミングコントローラの外部にメモリも必要がなく、さらに、これまでと比べて、カウンタの数を削減することができるため、タイミングコントローラの回路規模を小さくすることができ、その結果ソースドライバやゲートドライバ内に、このタイミングコントローラを内蔵することが容易になる。
また、実施の形態1、2の説明の中に使われている信号などは、制御内容を説明するのに必要な、主要な信号のみを示しただけであって、実際には、液晶パネルを駆動するソース/ゲートドライバを制御するには、何種類かのその他の信号も必要になる。
最後に、上述の実施の形態1および2においては、マトリクス表示パネルの一例として、液晶表示パネルを採用した例を挙げて本発明を説明したが、例えば有機ELやプラズマ発光パネルなどのマトリクス状の表示領域を持つ表示装置であって複数の解像度が存在する表示デバイスにも本発明が適用可能である。
1 液晶表示装置
2 液晶パネル
3、4、5 ゲートドライバ(走査線駆動回路)
6、7、8、9、10、11、12、13 ソースドライバ(映像信号線駆動回路)
14 タイミングコントローラ(T−CON)
30 タイミング制御部
31 走査線
32 映像信号線
33 画素
34 画素トランジスタ(TFT)
40 STH補償回路
CLKH 水平クロック
STH 水平スタートパルス
POL 極性切換信号
LP ラッチパルス
CLKV 垂直クロック
T−CON タイミングコントローラ
STH 水平シフト開始パルス
STH、STH、STH、STH、STH、STH、STH、STH、STHi+1、STH61、STH62 単位スタートパルス
STH 水平シフト完了パルス
G1、SG2、SG3、SGm ゲートドライバの出力信号(ゲート信号)

Claims (6)

  1. m本の走査線およびn本の映像信号線とで囲まれる複数の画素が行列状に配置され、該画素に接続された複数の画素トランジスタを前記走査線により供給されるゲート信号によって導通制御し、前記画素トランジスタを介して、前記映像信号線により供給される画素書き込み電圧を前記画素に供給するようにしたマトリクス基板と、
    前記m本の走査線に前記ゲート信号を供給する走査線駆動回路部と、
    前記n本の映像信号線に前記画素書き込み電圧を供給する信号線駆動回路部と、
    信号線駆動回路部に対して取り込み開始パルスを含む表示制御データ信号を出力するとともに、前記走査線駆動回路部に垂直クロックを含む水平走査制御信号を出力するタイミング制御部と、を備えたマトリクス表示装置において、
    前記信号線駆動回路部は縦続接続された複数段の映像信号線駆動回路から構成され、
    前記各段の映像信号線駆動回路は、スタートパルスの入力を受けて所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力するよう構成され、
    前記タイミング制御部から出力した前記取り込み開始パルスは、前記スタートパルスとして前記信号線駆動回路部のなかの初段の映像信号線駆動回路に入力し、
    前記シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとなって、その映像信号線駆動回路に入力し、
    前記垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の1つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とするマトリクス表示装置。
  2. 前記タイミング制御部において、
    前記取り込み開始パルスと、前記1つの段の映像信号線駆動回路から出力するシフト完了パルスと、
    前記最終段の映像信号線駆動回路から出力するシフト完了パルスとを入力し、前記次段の映像信号線駆動回路にスタートパルスを出力するスタートパルス補償回路をさらに備え
    垂直ブランキング期間においては、前記スタートパルス補償回路が前記次段の映像信号線駆動回路へのスタートパルスを生成することによって、前記垂直クロックが補償されることを特徴とする請求項1に記載のマトリクス表示装置。
  3. 垂直ブランキング期間において、補償された前記垂直クロックに同期して極性切換信号を生成することを特徴とする請求項2に記載のマトリクス表示装置。
  4. 前記極性切換信号は、前記スタートパルスをトリガとして、その極性が反転することを特徴とする請求項3に記載のマトリクス表示装置。
  5. マトリクス表示装置の信号線駆動回路部は、縦続接続された複数段の映像信号線駆動回路から構成され、
    前記各段の映像信号線駆動回路は、スタートパルスを入力して所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力し、
    該シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとして、その映像信号線駆動回路に入力し、
    前記マトリクス表示装置の走査線駆動回路部へ入力する垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の1つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とするマトリクス表示装置の駆動方法。
  6. 垂直ブランキング期間において、前記最終段の映像信号線駆動回路から出力するシフト完了パルスとカウンタを用いて、前記他の1つの段の映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスを生成することによって、前記垂直クロックを補償することを特徴とする請求項5に記載のマトリクス表示装置の駆動方法。
JP2010247541A 2010-11-04 2010-11-04 マトリクス表示装置、およびマトリクス表示装置の駆動方法 Active JP5617542B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010247541A JP5617542B2 (ja) 2010-11-04 2010-11-04 マトリクス表示装置、およびマトリクス表示装置の駆動方法
US13/238,031 US8823626B2 (en) 2010-11-04 2011-09-21 Matrix display device with cascading pulses and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010247541A JP5617542B2 (ja) 2010-11-04 2010-11-04 マトリクス表示装置、およびマトリクス表示装置の駆動方法

Publications (3)

Publication Number Publication Date
JP2012098608A JP2012098608A (ja) 2012-05-24
JP2012098608A5 JP2012098608A5 (ja) 2013-11-28
JP5617542B2 true JP5617542B2 (ja) 2014-11-05

Family

ID=46019188

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010247541A Active JP5617542B2 (ja) 2010-11-04 2010-11-04 マトリクス表示装置、およびマトリクス表示装置の駆動方法

Country Status (2)

Country Link
US (1) US8823626B2 (ja)
JP (1) JP5617542B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6286142B2 (ja) * 2013-06-20 2018-02-28 ラピスセミコンダクタ株式会社 表示装置、及びソースドライバ
JP6312102B2 (ja) * 2014-03-20 2018-04-18 株式会社Joled ゲートドライバic、チップオンフィルム基板および表示装置
CN104717398A (zh) * 2014-06-10 2015-06-17 陕西科技大学 一种视频信号处理电路中随动参考电平电路及产生方法
KR102211692B1 (ko) * 2014-09-03 2021-02-04 삼성디스플레이 주식회사 유기 발광 다이오드 표시 장치
KR102155015B1 (ko) 2014-09-29 2020-09-15 삼성전자주식회사 소스 드라이버 및 그것의 동작 방법
KR102560314B1 (ko) * 2015-12-29 2023-07-28 삼성디스플레이 주식회사 스캔 드라이버 및 이를 포함하는 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3507159B2 (ja) * 1994-12-15 2004-03-15 キヤノン株式会社 画像形成装置
JPH10153977A (ja) * 1996-11-26 1998-06-09 Fuji Electric Co Ltd 半導体集積回路
JP2004085891A (ja) * 2002-08-27 2004-03-18 Sharp Corp 表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法
US20060232579A1 (en) * 2005-04-14 2006-10-19 Himax Technologies, Inc. WOA panel architecture
JP2007041258A (ja) * 2005-08-03 2007-02-15 Mitsubishi Electric Corp 画像表示装置およびタイミングコントローラ
US8026882B2 (en) * 2005-11-04 2011-09-27 Sharp Kabushiki Kaisha Display, drive circuit of display, and method of driving display
JP4853028B2 (ja) 2006-01-18 2012-01-11 三菱電機株式会社 アクティブマトリクス表示装置、およびそのタイミング制御用半導体装置
US7932884B2 (en) * 2007-01-15 2011-04-26 Lg Display Co., Ltd. Liquid crystal display and driving method thereof
JP5202084B2 (ja) * 2008-04-22 2013-06-05 三菱電機株式会社 タイミングコントローラ、画像信号線駆動回路および画像表示装置
US7786782B2 (en) * 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation
KR101323703B1 (ko) * 2008-12-15 2013-10-30 엘지전자 주식회사 액정표시장치
KR101318754B1 (ko) * 2008-12-16 2013-10-16 엘지디스플레이 주식회사 액정표시장치
KR101325435B1 (ko) * 2008-12-23 2013-11-08 엘지디스플레이 주식회사 액정표시장치

Also Published As

Publication number Publication date
JP2012098608A (ja) 2012-05-24
US8823626B2 (en) 2014-09-02
US20120113090A1 (en) 2012-05-10

Similar Documents

Publication Publication Date Title
US7773083B2 (en) Active matrix display device and semiconductor device for timing control thereof
US9293094B2 (en) Liquid crystal display device and driving method thereof
JP4869706B2 (ja) 表示装置
JP5122396B2 (ja) ドライバ及び表示装置
JP4668202B2 (ja) タイミング信号生成回路、電子デバイス、表示装置、受像装置、及び電子デバイスの駆動方法
JP5617542B2 (ja) マトリクス表示装置、およびマトリクス表示装置の駆動方法
KR20110070094A (ko) 액정표시장치
JP2004085891A (ja) 表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法
KR101329970B1 (ko) 액정표시장치
KR20080007104A (ko) 화상표시장치
KR101901248B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시장치
KR100821016B1 (ko) 액정 표시 장치
US20070216631A1 (en) Image display device
US20090201272A1 (en) Timing controller, display apparatus having the same and signal processing method thereof
KR101243812B1 (ko) 액정 표시장치의 구동장치와 그의 구동방법
JP5379194B2 (ja) 表示装置
JP2007226226A (ja) ソース駆動装置及びその駆動方法と、それを有する表示装置及びその駆動方法。
JP4731567B2 (ja) 表示装置ならびにその駆動回路および駆動方法
JP2007065135A (ja) 液晶表示装置
JP5202084B2 (ja) タイミングコントローラ、画像信号線駆動回路および画像表示装置
JP2009015103A (ja) 表示制御装置及びその制御方法
JP2006184654A (ja) 液晶表示装置
JP2004309961A (ja) 液晶表示装置
JP2009265334A (ja) 表示装置および表示装置の駆動方法
JPH05274084A (ja) 表示一体型タブレット

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131015

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131015

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20140326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140901

R151 Written notification of patent or utility model registration

Ref document number: 5617542

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250