JP5617542B2 - マトリクス表示装置、およびマトリクス表示装置の駆動方法 - Google Patents

Description

本発明は、マトリクス表示装置およびその駆動方法に関するものであり、特に、マトリクス表示装置に内蔵されて映像信号線駆動回路、走査線駆動回路およびこれらを制御するタイミングコントローラにおいて好適に使用することができる。

従来、液晶表示装置に内蔵するタイミングコントローラにおいて、多様な解像度の液晶パネルに対応する技術が周知である（特許文献１）。これらのタイミングコントローラでは、映像信号線駆動回路および走査線駆動回路を制御するために、その内部で制御信号を生成する際、前記液晶パネルの縦方向および横方向の解像度をパラメータとして、保持しておく必要があった。さらに、このパラメータを使って、前記タイミングコントローラの内部に設けたカウンタ回路を用いて、少なくとも解像度近傍までは、そのカウンタ回路をカウントアップ動作させる必要があった。

前記カウンタのカウント値を用いることで、映像信号線駆動回路および走査線駆動回路を制御するための制御信号の生成タイミングを計り、各種制御信号を適宜生成することができる。

この横方向（映像信号線駆動回路）の制御に必要な信号で、主なものには、画像表示データ信号（赤、緑、青のデジタル画像信号を表しており、それぞれは、数ビット幅のバスになっている。また、以降１つの赤または１つの緑または１つ青のピクセル画像が表示される領域を１画素と表する。)、およびこれらの処理を行うための基準となる水平クロックと共に、映像信号線駆動回路が、有効な画像表示データ信号の取り込み始めを確定するために用いる水平スタートパルス、液晶を駆動する際の極性を表す極性切換信号、画像表示データ信号を映像信号線駆動回路の出力側に伝えるためのラッチパルスなどが含まれる。

特許文献１は、横方向の走引における最終段の映像信号線駆動回路の出力側から、出力されたパルスを映像信号線駆動回路もしくはタイミングコントローラの中で再利用することによって、ラッチパルスを生成する特長を有して、タイミングコントローラ内で横方向の解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で保持するためのレジスタやメモリを持つ必要がない。また、解像度を保持するためのタイミングコントローラ外部メモリも必要ないことを示している。

しかし、上述の方法だけでは、縦方向の走査には対応できない。特に、従来から縦方向の走査においては、基本的に走査線ごとの書き込み時間は、同じである必要があり、そのため、縦方向の走査に用いる、垂直クロックは、同じ周期およびデューティ比で（走査線数＋1）回以上、繰り返す必要がある。そのため、タイミングコントローラ内で走査線数を認識するパラメータを持つレジスタまたはメモリとカウンタ回路が必要である。
特開２００９−２６５１３２号公報

本発明は、以上のような課題を解決するためになされたものであり、簡素な回路構成のマトリクス表示装置およびその駆動方法を得ることを目的とし、詳しくは走査線駆動回路へ出力する垂直クロックを生成するためのカウンタ回路を必要としない簡素な回路構成のタイミングコントローラを得るためのものである。

また、多様な解像度のマトリクス表示パネルに対応して汎用性を上げるために縦方向の解像度（ライン数）をパラメータとして保持し、駆動ライン数をカウントするカウンタを持つことなく、簡素な回路構成のマトリクス表示装置およびその駆動方法を得ることを目的とする。

本発明によるマトリクス表示装置は、ｍ本の走査線およびｎ本の映像信号線とで囲まれる複数の画素が行列状に配置され、該画素に接続された複数の画素トランジスタを前記走査線により供給されるゲート信号によって導通制御し、前記画素トランジスタを介して、前記映像信号線により供給される画素書き込み電圧を前記画素に供給するようにしたマトリクス基板と、前記ｍ本の走査線に前記ゲート信号を供給する走査線駆動回路部と、前記ｎ本の映像信号線に前記画素書き込み電圧を供給する信号線駆動回路部と、この信号線駆動回路部に対して取り込み開始パルスを含む表示制御データ信号を出力するとともに、前記走査線駆動回路部に垂直クロックを含む水平走査制御信号を出力するタイミング制御部とを備えたマトリクス表示装置において、前記信号線駆動回路部は縦続接続された複数段の映像信号線駆動回路から構成され、前記各段の映像信号線駆動回路は、スタートパルスの入力を受けて所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力するよう構成され、前記タイミング制御部から出力した前記取り込み開始パルスは、前記スタートパルスとして前記信号線駆動回路部のなかの初段の映像信号線駆動回路に入力し、前記シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとなって、その映像信号線駆動回路に入力し、前記垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の１つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とする。

また、本発明によるマトリクス表示装置の駆動方法は、マトリクス表示装置の信号線駆動回路部は、縦続接続された複数段の映像信号線駆動回路から構成され、前記各段の映像信号線駆動回路は、スタートパルスを入力して所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力し、該シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとして、その映像信号線駆動回路に入力し、前記マトリクス表示装置の走査線駆動回路部へ入力する垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の１つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とする。

本発明に係るマトリクス表示装置においては、タイミングコントローラ内で解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で表示解像度を保持するためのレジスタやメモリを持つ必要がない。また、解像度を保持するためにタイミングコントローラの外部にメモリも必要がない。

さらに、これまでと比べて、カウンタの数を削減することができるため、タイミングコントローラの回路規模を小さくすることができる。

さらに、タイミングコントローラの回路規模を小さくすることができ、それによって映像信号線駆動回路や走査線駆動回路に、このタイミングコントローラを内蔵することが容易になる。

本発明の実施の形態１に係る液晶表示装置の構成図である。 本発明の実施の形態１に係る映像信号線駆動回路の構成を表すブロック図である。 図２の映像信号線駆動回路における内部シフトレジスタがシフトする様子を示した波形図である。 本発明の実施の形態１に係る走査線駆動回路の構成を表すブロック図である。 図４の走査線駆動回路の入出力タイミング示した波形図である。 図１で示した液晶表示装置内部の主たる信号のタイミング図である。 本発明の実施の形態１または２におけるＳＴＨ補償回路の構成例である。 本発明の実施の形態２に係る液晶表示装置内部の主たる信号のタイミング図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。

実施の形態１．
図１は実施の形態１における液晶表示装置１の回路構成を示しており、ｍ本の走査線３１（ｍは２以上の自然数）とｎ本の映像信号線３２（ｎは２以上の自然数）と、それらの交差部に画素３３がマトリクス状に形成されたマトリクス基板と、図示しない対向基板との間に液晶層を挟持するよう構成された液晶パネル２、を駆動するための周辺回路の構成を示すものである。

液晶表示装置１の液晶パネル２の映像信号線３２を駆動するために配置したそれぞれｘ本の出力を有する映像信号線駆動回路６〜１３（以降、” 映像信号線駆動回路”をソースドライバと称す）と、走査線３１を駆動するためにそれぞれｙ本の出力を有する走査線駆動回路３〜５（以降” 走査線駆動回路”をゲートドライバと称す）と、それらの各ドライバを制御するためのタイミングコントローラ１４（以降、”タイミングコントローラ”をＴ−ＣＯＮと称す）へは、外部から与えられた、画像表示データ入力Ｖ−Ｄａｔａと制御基準となる複数の制御信号と、これらの処理を行うための基準となるドットクロック（以降”ドットクロック”をＤＣＬＫと称す）と、が共に入力される。

なお、上述の制御基準となる複数の信号には、液晶パネル２の水平方向の同期を取るための基準信号として用いられる水平同期信号（以降、”水平同期信号”をＨＤと称す）、液晶パネル２の垂直方向の同期を取るための基準信号として用いられる垂直同期信号（以降、”垂直同期信号”をＶＤと称す）、画像表示データ入力Ｖ−Ｄａｔａが有効である期間を示すデータイネーブル信号（以降、”データイネーブル信号”をＤＥＮＡと称する）などが含まれている。

このＴ−ＣＯＮ１４は、内蔵するタイミング制御部３０において符号６〜１３で示されたソースドライバおよび符号３〜５で示されたゲートドライバを駆動するためのドライバ制御信号を生成している。なお、ソースドライバ６〜１３は、複数の画素３３に映像を表示するために対応する複数の映像信号線３２に画素書き込み電圧を印加する。したがってソースドライバ６〜１３は、それぞれこの映像信号線３２に接続される複数の駆動回路（非図示）を集積している。

同様にゲートドライバ３〜５は複数の走査線３１を駆動するため、この走査線３１を駆動する回路（非図示）を複数集積している。さらに、これらの集積回路を複数個使うことによって液晶パネル２のｎ本の映像信号線３２およびｍ本の走査線３１に対応している。（図１では走査線３１は第一番目の配線を、映像信号線３２は最も左の配線を代表して図示、その他の配線は省略している。）

さらに詳しく述べれば、タイミング制御部３０から出力されるドライバ制御信号の内、ソースドライバ６〜１３を制御するための表示制御データ信号には、主に画像表示データ信号（以降ＲＧＢ−ｄａｔａと称す：Ｒ、Ｇ、Ｂはそれぞれ赤、緑、青のデジタル画像信号を表しており、それぞれは、数ビット幅のバスになっている。また、以降１つのＲまたは１つのＧまたは１つのＢのピクセル画像が表示される領域を１画素と表する。)と、信号処理を行うための基準水平クロック（以降、水平クロックをＣＬＫＨと称す）、上記ＲＧＢ-ｄａｔａの水平方向の始まりを示す水平スタートパルスＳＴＨ（以降、"水平スタートパルスＳＴＨ"をＳＴＨと標記する）、ＲＧＢ-ｄａｔａをソースドライバ６〜１３の出力側に伝えるためのラッチパルスＬＰ、および液晶を駆動する際の極性を表す極性切換信号（以降、"極性切換信号"をＰＯＬと称す）などの制御信号が含まれている。

以下では説明の便宜のため、Ｔ−ＣＯＮ１４が出力するＳＴＨをシフト開始パルスＳＴＨ_０、ソースドライバ６、７、８、９、１０、１１、１２が次段（後段）へ出力するスタートパルス（＝シフト完了パルス）をそれぞれ単位スタートパルスＳＴＨ_１、ＳＴＨ_２、ＳＴＨ_３、ＳＴＨ_４、ＳＴＨ_５、ＳＴＨ_６、ＳＴＨ_７と表す（図１参照）。

また、タイミング制御部３０から出力されるドライバ制御信号の内、ゲートドライバ３〜５を制御するための水平走査制御信号には、主に、ゲートドライバ３〜５で信号処理を行うための垂直クロック（以降”垂直クロック”をＣＬＫＶと称す）、垂直走査の始まりを示す垂直スタートパルスＳＴＶ（以降、”垂直スタートパルスＳＴＶ”をＳＴＶと称す）などが含まれる。

さらにタイミング制御部３０からゲートドライバ３〜５へは画素３３への書き込みのタイミングや期間を調整するため、／ゲートドライバ出力イネーブル信号（以降”ゲートドライバ出力イネーブル信号”はＯＥと称す。また、符号” ／ ”は、それに続く信号が負論理であることを表すものとする。）が出力され、当該信号によってゲートドライバ３〜５出力のＨｉｇｈレベル／Ｌｏｗレベル（すなわち活性化／非活性化）が制御される。（以降、”Ｈｉｇｈレベル”を”Ｈｉｇｈ”と、”Ｌｏｗレベル”を”Ｌｏｗ”と称する）ゲートドライバは／ＯＥとしてＨｉｇｈが入力するとその間は全出力端子からＬｏｗを走査線３１に印加する。一方、／ＯＥがＬｏｗ時は通常の出力動作を行う。

なお、通常、前記ソースドライバ６〜１３は、前記ゲートドライバ３〜５によってＨｉｇｈになった走査線３１に対応する各画素に対して、この画素に接続された画素トランジスタ３４（以降、画素トランジスタをＴＦＴと称す）を介してそれぞれ所望の画像表示電圧を書き込んでいく。この制御を走査線３１毎に順次行うことで、全体の画像表示を行っている。なお、図１において液晶パネル２の各画素は、第一行、一列目の画素３３およびＴＦＴ３４のみ図示し、その他は省略して図示した。

ここで、前記タイミング制御部３０は、画像を表示するための入力される画像信号のうち、制御基準となる複数の信号（ＨＤ、ＶＤ、ＤＥＮＡ）を基準として、さらにＤＣＬＫを使ってソースドライバおよびゲートドライバに対する前記制御信号を作っている。

前記ソースドライバ６〜１３は、例えば一つにつきｘ本の映像信号線３２を駆動するため、その内部に前記映像信号線３２に接続される駆動回路をｘ個集積している。それぞれのソースドライバ６〜１３は、図２に示す内部構成をしており、各々のソースドライバは、シフトレジスタ部２０１、データレジスタ部２０２、ラッチ回路部２０３および出力段部２０４から構成されている。シフトレジスタ部２０１、データレジスタ部２０２、ラッチ回路部２０３および出力段部２０４は、映像信号線３２のそれぞれに対応してｘ個の単位シフトレジスタＣ_１,Ｃ_２，・・・Ｃ_ｘ−１,Ｃ_ｘ、単位データレジスタ（非図示）、単位ラッチ回路（非図示）および出力段（非図示）の各単位回路から成っている。ここで、シフトレジスタ部２０１、データレジスタ部２０２、ラッチ回路部２０３および出力段部２０４のそれぞれの機能については、従来と同一であるので詳しい説明は省略する。図３に、この流れのタイミングチャート概要図を示す。また、一本の映像信号線３２に対応する単位シフトレジスタ、単位データレジスタ、単位ラッチ回路および出力段の組を単位ソースドライバと称し、一つのソースドライバはｘ個の単位ソースドライバが縦続接続（カスケード接続）されている。

ここで、それぞれソースドライバ６〜１３に入力される単位スタートパルスＳＴＨ_ｉ（以降、ＳＴＨ_ｉと称す。符号ｉは０〜７を採る）は、一つのＣＬＫＨ当たり1組のＲＧＢ-ｄａｔａのソースドライバへの取り込みの開始タイミングを制御する。さらに、シフトレジスタ部２０１を構成する単位シフトレジスタ（Ｃ_１,Ｃ_２, …，Ｃ_ｘ−１,Ｃ_ｘ）のシフト動作が完了し、ソースドライバ全体に取り込みが完了したのと同時期に、後段用の単位スタートパルスＳＴＨ_ｉ＋１（以降ＳＴＨ_ｉ＋１と称す。符号ｉは０〜７を採る）が出力され（＝シフト完了パルス）、後段に縦続接続されたソースドライバの単位スタートパルスＳＴＨ_ｉとなる。例えば、図１のソースドライバ１０においては、単位スタートパルスＳＴＨ_４がソースドライバ９から入力して、単位スタートパルスＳＴＨ_５が次段（後段）のソースドライバ１１用のスタートパルスとして出力される。

このようにソースドライバ６〜１３の各単位スタートパルスＳＴＨ_ｉは、単位スタートパルスＳＴＨ_１〜ＳＴＨ_７としてソースドライバ６〜１３間で縦続接続されており、一方、ＲＧＢ-ｄａｔａ、ＣＬＫＨおよびラッチパルスＬＰはソースドライバ６〜１３に亘り共通に並列接続されている。

上記単位スタートパルスＳＴＨ_１〜ＳＴＨ_７、ＲＧＢ-ｄａｔａ、ＣＬＫＨおよびラッチパルスＬＰのソースドライバ６〜１３間の配線接続により、ソースドライバ６〜１３へのＲＧＢ-ｄａｔａの取り込みを、８個のソースドライバ６〜１３にて順次実行することができる。

なお、特に図１の単位スタートパルスＳＴＨ_６（非図示）については、符号ＳＴＨ_６１として記載されたように一旦Ｔ−ＣＯＮ１４に戻して、単位スタートパルスＳＴＨ_６２として、縦続接続されている次段（後段）のソースドライバ１２に戻しているが、通常表示期間については、単位スタートパルスＳＴＨ_６１をそのまま縦続スタートパルスＳＴＨ_６２としてソースドライバ１２に戻している。本実施の形態では、縦方向の走査の最後の期間に割り込み（例外処理）を行うが、その詳細については後述する。

ここで、タイミング制御部３０が生成するソースドライバ６〜１３の制御信号には、ＣＬＫＨ、ＳＴＨ、ラッチパルスＬＰなどが含まれる。ＣＬＫＨは、ソースドライバ６〜１３の動作タイミングを規定する。

ＳＴＨは、タイミング制御部３０が出力するＲＧＢ-ｄａｔａにおける各水平期間の先頭に対応して活性化されるパルス信号であり、ソースドライバ６〜１３に集積された前記各単位ソースドライバにおけるＲＧＢ-ｄａｔａの取り込み開始タイミングがこれにより規定される。

Ｔ−ＣＯＮ１４から出力されたＳＴＨは、縦続接続の最前段である初段のソースドライバ６にシフト開始パルスＳＴＨ_０としてソースドライバ６に入力される。当該シフト開始パルスＳＴＨ_０は、ソースドライバ６にて所定のシフト数（ＲＧＢ―Ｄａｔａ読み取り）のシフトが完了すると、単位スタートパルスＳＴＨ_１としてソースドライバ６から出力され、同様にソースドライバ７，…，１３の順に転送されてそれらを一巡し、最終段のソースドライバ１３からシフト完了パルスＳＴＨ_８として出力する。
このようにソースドライバ６〜１３の内部では、縦続接続した単位ソースドライバのそれぞれが、自己の前段から送られてきたＳＴＨ_ｉに同調して、Ｔ−ＣＯＮ１４からのＲＧＢ-ｄａｔａを取り込みつつ、そのＳＴＨ_ｉ＋１を後段へ送出する。

図３に示したように、この単位ソースドライバの動作は、ＣＬＫＨに同期して行われる。それにより、ソースドライバ６〜１３内の個々の単位ソースドライバは、ＣＬＫＨに同期してシリアルに送信されてくるＲＧＢ-ｄａｔａを、各々所定の取込タイミング（ｈｓｈｉｆｔ_１，ｈｓｈｉｆｔ_２，…，ｈｓｈｉｆｔ_ｘ−１，ｈｓｈｉｆｔ_ｘ）で順次取り込むことが可能になる。

またラッチパルスＬＰは、ＲＧＢ-ｄａｔａの１水平期間の最後に対応するパルス信号であり、ソースドライバ６〜１３が取り込んで保持している１水平ライン分のＲＧＢ-ｄａｔａを液晶パネル２の映像信号線３２に画素書き込み電圧として出力段部２０４から出力する出力開始タイミングを規定する信号である。ラッチパルスＬＰはソースドライバ６〜１３の各々に並列に入力される。その他、Ｔ−ＣＯＮ１４が出力する制御信号には、液晶を駆動する際の極性を表すＰＯＬなども含まれる。Ｔ−ＣＯＮ１４は、ＲＧＢ-ｄａｔａと共にこれらの制御信号をソースドライバ６〜１３に送信する。

一方、図１に示したゲートドライバ３〜５のゲートドライバ内部は、図４に示す内部構成をしており、各々のゲートドライバは、シフトレジスタ部２１０、制御回路部２１１および出力回路部２１２から構成されている。シフトレジスタ部２１０、制御回路部２１１および出力回路部２１２は、走査線３１のそれぞれに対応するｙ個の単位ゲートドライバから成っている。この単位ゲートドライバのそれぞれは、単位シフトレジスタ（Ｃ_１,Ｃ_２, …，Ｃ_ｙ−１,Ｃ_ｙ）、制御回路（非図示）および出力回路（非図示）の各単位回路から成っている。ここで、シフトレジスタ部２１０、制御回路部２１１および出力回路部２１２のそれぞれの機能については、従来と同一であるので詳しい説明を省略する。また、一本の走査線３１に対応する単位シフトレジスタ、単位制御回路および単位出力回路の組を単位ゲートドライバと称し、一つのゲートドライバはｙ個の単位ゲートドライバが縦続接続されている。

ここで、ゲートドライバに入力された単位スタートパルスＳＴＶ_ｉ（以降、”単位スタートパルスＳＴＶ_ｉ”をＳＴＶ_ｉと称す。符号ｉは０〜２を採る）は、一つのＣＬＫＶが入力する毎に書き込みの対象となる出力ラインＧ_１，Ｇ_２，…，Ｇ_ｙ−１，Ｇ_ｙを確定して、次の出力ラインにシフトして行く。さらに、一つのゲートドライバ全体のシフトが完了したのとほぼ同時に、単位スタートパルスＳＴＶ_ｉ＋１（以降”単位スタートパルスＳＴＶ_ｉ＋１を”ＳＴＶ_ｉ＋１と称す）として出力され、後段のゲートドライバのＳＴＶ_ｉと縦続接続される。
図５に、この流れのタイミングチャート概要図を示す。

更に詳細に述べれば、図１における前記ゲートドライバ３〜５はそれぞれｙ本の走査線３１を駆動するため、この走査線３１に接続されるｙ個の単位ゲートドライバを集積している。そのため、その集積されたゲートドライバから後段のゲートドライバへ、前段のゲートドライバに接続された全出力ライン（ｙ本）の駆動が完了したのと同時期に出力される前記ＳＴＶ_ｉ＋１を、後段のゲートドライバのＳＴＶ_ｉに縦続接続することによって、ゲートドライバ３〜５全体で液晶パネル２のｍ本の走査線３１を駆動することができる。ここで、ＳＴＶ_ｉからＳＴＶ_ｉ＋１への縦続接続配線は、図１中の符号ＳＴＶ_１およびＳＴＶ_２で示されている。

ゲートドライバ３〜５の制御信号には、ゲートドライバ３〜５の動作タイミングを規定するＣＬＫＶ、垂直走査の開始タイミングを規定するＳＴＶ、ゲートドライバ３〜５の出力のオン、オフを切り替えるための／ＯＥなどが含まれる。

ＳＴＶは、Ｔ−ＣＯＮ１４が出力するＲＧＢ-ｄａｔａにおける各フレーム期間の先頭に対応して活性化されるパルス信号である。Ｔ−ＣＯＮ１４が出力したＳＴＶは、垂直シフト開始パルスＳＴＶ_０として縦続接続の最前段であるゲートドライバ３に入力される。当該開始パルスＳＴＶ_０は、ゲートドライバ４、５の順に転送されてそれらを一巡し、最終段のゲートドライバ５から垂直シフト完了パルスＳＴＶ_３として出力する。このときゲートドライバ３〜５の内部では、縦続接続した単位ゲートドライバのそれぞれが、自己の前段から送られてきたＳＴＶ_iに同調して対応する走査線３１を駆動しつつ、そのＳＴＶ_ｉ＋１を後段へ送る。

上述した走査線３１の駆動信号（ゲート信号）の活性化動作は、ＣＬＫＶに同期して行われる。その結果、複数の走査線３１はＣＬＫＶに同期して順番に活性化（すなわちＨｉｇｈとなる）され（即ち、液晶パネル２が走査される）、応じて走査線３１のそれぞれに接続したＴＦＴ３４が、走査線３１単位で順番にオン状態になる。

なお、／ＯＥは、制御回路部２１１内で、画素３３へのＲＧＢ-ｄａｔａの書き込み可能な期間を調整するためのものであり、これによってゲートドライバ３〜５の出力のオン、オフが切り替えられる。／ＯＥは負論理の信号であり、ゲートドライバ３〜５は、／ＯＥがＬｏｗのときは上記の通常動作（走査線３１の走査）を行うが、／ＯＥがＨｉｇｈになると全て走査線３１をＬｏｗにする（即ち全てのＴＦＴ３４をオフにして画素３３へのＲＧＢ-ｄａｔａの書き込みを禁止する）。

次に上述のソースドライバ６〜１３およびゲートドライバ３〜５を図１の本実施の形態に適応して、駆動させたときのタイミングチャートを図６に示す。また、Ｔ−ＣＯＮ１４内のタイミング制御部３０は、その内部にＳＴＨ補償回路４０を内蔵しており、その回路構成例を図７に示した。

図７において、符号４１で示された（ＤＣＬＫまたはＣＬＫＨをカウントする）カウンタは、シフト完了パルスＳＴＨ_８の入力でカウントを開始し、単位スタートパルスＳＴＨ_６２を入力するとカウント動作を停止すよう構成されており、そのカウント値ｃｏｕｎｔをレジスタＡ４２と比較器４４に出力する。符号４２はレジスタＡを示しており、単位スタートパルスＳＴＨ_６１を入力した時点のカウント値ｃｏｕｎｔを記憶する。符号４３は、レジスタＢを示しており、シフト完了パルスＳＴＨ_８を入力するとＨｉｇｈとなり、ＳＴＨ（シフト開始パルスＳＴＨ_０）を入力するとＬｏｗとなる出力を有するフリップフロップ回路であり、その出力値はｄｉｓｐｌａｙとして示されている。符号４４は、レジスタＡ４２の出力値ｋｅｅｐと、カウンタ４１の出力値ｃｏｕｎｔとを比較する比較器であり、レジスタＢ４３の出力値ｄｉｓｐｌａｙがＨｉｇｈの期間において比較動作を実行し、前記ｋｅｅｐ値とｃｏｕｎｔ値が一致した期間、１パルスの補償パルス（１ＣＬＫＨ期間Ｈｉｇｈの一致パルス）をＯＲ回路４５に出力する。このＯＲ回路４５は、単位スタートパルスＳＴＨ_６１と比較器４４からの補償パルスの論理和をとり、単位スタートパルスＳＴＨ_６２として出力する。

次に、図６を用いて、制御フローおよびＳＴＨ補償回路４０の動作について説明する。図６中の符号ＳＴＨ、ＳＴＨ_６１，ＳＴＨ_６２，ＳＴＨ_８，ＳＴＶ，ＳＴＶ_３，ＣＬＫＶおよび／ＯＥは、図１で説明した各信号と同一である。

また、図６中の符号ｓｈｉｆｔ_０−６はソースドライバ内の状態を示しており、ＳＴＨがソースドライバ６に入力されてから、ソースドライバ１１から単位スタートパルスＳＴＨ_６１が出力されるまで、ソースドライバ６〜１１内部のシフトレジスタがシフトしている様子を総括して記述している（前記各ソースドライバの符号ｈｓｈｉｆｔ_１〜ｈｓｈｉｆｔ_ｘの動作を模式的に表している。網掛けしている部分がシフト動作を行っており、それ以外の空白部分は、シフト動作を行っていないことを示している。）同様に、符号ｓｈｉｆｔ_６−８もソースドライバ内の状態を示しており、単位スタートパルスＳＴＨ_６２がソースドライバ１２に入力されてから、ソースドライバ１３からシフト完了パルスＳＴＨ_８が出力されるまで、ソースドライバ１２，１３内部のシフトレジスタがシフトしている様子を総括して記述している。（網掛けしている部分がシフト動作を行っており、それ以外の空白部分は、シフト制御を行っていないことを示している。）

信号ｃｏｕｎｔはＳＴＨ補償回路４０内のカウンタ４１のカウント値を示しており、シフト完了パルスＳＴＨ_８がＳＴＨ補償回路４０に入力されてから、単位スタートパルスＳＴＨ_６２が入力されるまでの期間、（ＤＣＬＫまたはＣＬＫＨ信号を）カウントアップしている。（網掛けしている部分がカウントアップ動作を行っており、それ以外の空白部分は、カウントアップを行っていないことを示している。）さらに、単位スタートパルスＳＴＨ_６１が入力されると信号ｃｏｕｎｔの値は、レジスタＡ４２に入力され、その保持値が信号ｋｅｅｐとなる。また、同時にカウンタ４１のカウント値ｃｏｕｎｔはリセットされる。なお、レジスタＢ４３の出力値ｄｉｓｐｌａｙは、シフト完了パルスＳＴＨ_８に同期してＨｉｇｈとなり、ＳＴＨ（シフト開始パルスＳＴＨ_０）に同期してＬｏｗになる、ＳＴＨ補償回路４０内の内部信号である。

符号Ｓ_Ｇ１，Ｓ_Ｇ２，Ｓ_Ｇ３，・・・，Ｓ_Ｇｍは、ゲートドライバ３〜５からの出力信号（ゲート信号）を表しており、Ｈｉｇｈのとき、液晶パネル２のゲート信号が活性化し、Ｌｏｗのときパネル２のゲート信号が非活性化状態であることを示している。なお、ここでは縦にｍラインの走査線３１を持っているものとして説明する。

上述の図６および７中の各信号のそれぞれの動きを、制御の流れに沿って以下に説明する。ただし、上述のゲートドライバおよびソースドライバの動作など、既に説明した部分と重複する箇所は煩雑となるので詳細な説明はこれを省略する。

まず、通常の表示期間において、前記ＳＴＨは、タイミング制御部３０より、表示データＲＧＢ-ｄａｔａに合わせて、各ラインごとに出力される。この信号ＳＴＨは、ソースドライバ６〜１１内をシフト（ｓｈｉｆｔ_０−６）して、ソースドライバ１１より、単位スタートパルスＳＴＨ_６１として、出力され、タイミング制御部３０に一旦入力する。さらに詳しくはＳＴＨ補償回路４０に入力する。ここで、表示開始（１ライン目）からｍ個目までの単位スタートパルスＳＴＨ_６１は、ＳＴＨ補償回路４０のＯＲ回路４５を経由して単位スタートパルスＳＴＨ_６２として、タイミング制御部３０からソースドライバ１２へ再出力される。この単位スタートパルスＳＴＨ_６２は、ソースドライバ１２，１３内を順にシフト（ｓｈｉｆｔ_６−８）して、シフト完了パルスＳＴＨ_８として出力され、タイミング制御部３０に入力する。

ここで、ＣＬＫＶは、シフト完了パルスＳＴＨ_８に同期して立ち上がり、単位スタートパルスＳＴＨ_６２に同期して立ち下がる。（但し、このＣＬＫＶは、水平方向の制御信号ラッチパルスＬＰなどとタイミング調節するために、ＣＬＫＨ（またはＤＣＬＫ）をカウントして数クロック遅延させても良い。）

また、本実施の形態で採用しているゲートドライバ３〜５は、１ライン目（の走査開始）に合わせて、Ｔ−ＣＯＮ１４から入力されたＳＴＶをＣＬＫＶの立ち上がりに同期して、シフトしていき、１ラインずつ順番にゲート信号を活性化にしていくよう構成されている。（ただし、／ＯＥ＝Ｈｉｇｈの期間は、その出力が非活性化状態になっている。）したがって、通常表示期間（１ライン目からｍ−１ライン目まで）は、前記ＣＬＫＶをシフト完了パルスＳＴＨ_８に同期して立ち上げ、単位スタートパルスＳＴＨ_６２に同期して立ち下げることによって、一定間隔で、また一定のデューティ比でＣＬＫＶを生成することができ、その結果１ラインずつゲート信号（Ｓ_Ｇ１，Ｓ_Ｇ２，Ｓ_Ｇ３,…，Ｓ_Ｇｍ−１）を活性化状態にしていくことができる。

このように縦続接続されたソースドライバ６〜１３内のシフトレジスタを用いてＣＬＫＶの周期が決定され、また、複数のソースドライバ６〜１３中のどのソースドライバから単位スタートパルス（例えばＳＴＨ_６１）を一旦引き出してくるかでＣＬＫＶのデューティ比が決定される。したがってＴ−ＣＯＮ１４内に上記ＣＬＫＶの生成に用いる専用のカウンタ回路は不要となる（ソースドライバ６〜１１内部のシフトレジスタが前記カウンタ回路の代用となるので、この動作に専用カウンタは不要である）。

ところで、この動作はｍ個目のＣＬＫＶの立ち上がりまでは、可能であるが（図６中の(1)のタイミング）、通常、ＳＴＨ（シフト開始パルスＳＴＨ_０）がｍ個までしか出力されない都合上、（垂直走査の終了処理として）ｍ個目のＣＬＫＶを立ち下げるために必要な、ｍ＋１個目の単位スタートパルスＳＴＨ_６２が生成されず、したがってシフト完了パルスＳＴＨ_８も生成されない。

そこで、タイミング制御部３０の内部信号を利用する。上述したＳＴＨ補償回路４０内の信号ｄｉｓｐｌａｙは、シフト完了パルスＳＴＨ_８に同期してＨｉｇｈとなり、ＳＴＨに同期してＬｏｗになる信号であり、１ライン目からｍ−１回目は立ち上がり立ち下がりを繰り返すが、ｍ回目以降は、垂直ブランキング期間となりＨＤがＴ−ＣＯＮ１４に入力せず、ＳＴＨが生成されないので立ち上がったままである（図６中の(2)）。そこで、カウンタ４１のカウント値ｃｏｕｎｔが、レジスタＡ４２のｋｅｅｐ値と同じ数値になって且つ信号ｄｉｓｐｌａｙがｈｉｇｈである場合、単位スタートパルスＳＴＨ_６２をＳＴＨ補償回路４０にて擬似的に生成する。すなわち比較器４４にてｄｉｓｐｌａｙ信号がｈｉｇｈで、且つ、レジスタＡ４２のｋｅｅｐ値＝カウント値ｃｏｕｎｔのときに1クロックの補償パルスを出力することにより、この補償パルスがＯＲ回路４５を通じて擬似的な単位スタートパルスＳＴＨ_６２となり、垂直ブランキング期間であっても次段（後段）ソースドライバ１２へ単位スタートパルスＳＴＨ_６２を出力することができる（図６中(3)のタイミング）。この単位スタートパルスＳＴＨ_６２がソースドライバ１２に入力し、ｍ＋１個目のシフト完了パルスＳＴＨ_８を補償することができる（図６中の(4)のタイミング）。これによって、これまでの表示期間と同タイミングで、ｍ個目のＣＬＫＶを立ち下げることができる（図６中の(5)のタイミング）。

さらに、上述のようにｍ＋１個目のシフト完了パルスＳＴＨ_８が補償されたので、ｍ＋１番目のＣＬＫＶはシフト完了パルスＳＴＨ_８に同期して立ち上がり（図６中の(6)のタイミング）、単位スタートパルスＳＴＨ_６２に同期して立ち下げて（図６中の(8)のタイミング）、一定間隔で、１ラインずつゲート信号を活性化状態にしていくことができる（図６中の波形Ｓ_Ｇｍの(7)のタイミング）。

したがってｍ＋１個目のＣＬＫＶもｍ個目と同じタイミングで生成することができる（図６中の(5)、(6)、(8)のタイミング）。

このように、ゲート信号Ｓ_Ｇｍは、それまでの表示期間の、Ｓ_Ｇ１,Ｓ_Ｇ２,Ｓ_Ｇ３,…，Ｓ_Ｇｍ−１と同じ期間だけ、Ｈｉｇｈ（活性化）にすることができるため、最終ラインの表示も他のラインの表示と同じ品位にすることができる。

したがって、縦の解像度をどこかで保持していなくても、外部から入力するＨＤ、ＶＤ、ＤＥＮＡの期間長に応じて最終ラインまで、一様の走査線駆動が可能となる。このように本実施の形態によれば、タイミングコントローラ内で縦横の解像度をパラメータとして持つ必要が無く、そのために、タイミングコントローラ内で表示解像度を保持するためのレジスタやメモリを持つ必要がない。したがって解像度を保持するためにタイミングコントローラの外部にメモリも必要がない。

図示していないが、上記説明で、垂直ブランキング期間に入ったことをタイミング制御部３０内で認識することは容易であり、したがって、垂直ブランキング期間のＣＬＫＶを所望の回数で停止させることができる。

また、／ＯＥの立ち上がりタイミングをＣＬＫＶの立ち上がりと同期させておけば、立下り側は、タイミング制御部３０内部のｃｏｕｎｔの値を流用することによって、生成することができる（図６中の(9)のタイミング）。

実施の形態２．
先ず、実施の形態２における液晶表示装置１の回路構成は、上述の実施の形態１と同じ、図１であり、その詳細な説明は省略する。
タイミングチャート図８は、図１のソースドライバ６〜１３およびゲートドライバ３〜５を本実施の形態２に適応して、それぞれ駆動させたときのタイミングチャートである。
実施の形態２では、図８に示したようにソースドライバ内のシフトレジスタを流用して、垂直ブランキング期間にも、ラッチパルスＬＰ、ＰＯＬを駆動し、垂直ブランキング期間にも、水平期間ごとに画素に書き込みを行い、表示期間と同様の駆動をさせておくためのロジックを示す。

なお、ラッチパルスＬＰは、画像データを映像信号線駆動回路の出力側に伝えるためのラッチパルスを示しており、図８中に模式的に表されたＰＯＬ信号は、液晶を駆動する際の極性を表す極性切換信号であり、水平周期および垂直周期でその極性が反転する周知の信号である。図８に示したタイミングチャートは、図１で示した回路において、実施の形態２に係る各信号の流れを示す波形図であり、符号ＳＴＨ、ｓｈｉｆｔ_０−６、ＳＴＨ_６１、ＳＴＨ_６２、ｓｈｉｆｔ_６−８、ＳＴＨ_８、ｃｏｕｎｔ、ｋｅｅｐ、ｄｉｓｐｌａｙで示した信号は、上述の実施の形態１と同様のタイミングであり、その説明は省略する。

また、前記ラッチパルスＬＰは、シフト完了パルスＳＴＨ_８をトリガとして生成されており、前記ＰＯＬ信号は、単位スタートパルスＳＴＨ_６２をトリガとしてＨｉｇｈ／Ｌｏｗの極性反転がなされる。

このとき、前記ＳＴＨ、ｓｈｉｆｔ_０−６、単位スタートパルスＳＴＨ_６１、単位スタートパルスＳＴＨ_６２、ｓｈｉｆｔ_６−８、シフト完了パルスＳＴＨ_８、ｃｏｕｎｔ、ｋｅｅｐおよびｄｉｓｐｌａｙの制御は、比較器４４の補償パルス出力のパルス数をカウントする補償数カウンタ（非表示）など別途設け、ＳＴＨ補償回路４０にて生成、補償した単位スタートパルスＳＴＨ_６２信号のパルス数をカウントして、所定の数だけ単位スタートパルスＳＴＨ_６２信号を生成するよう構成すれば、垂直ブランキング期間の所望の期間、ＳＴＨ補償回路４０を動作させることが可能であり、ＳＴＨ補償回路４０の補償パルスによって単位スタートパルスＳＴＨ_６２信号が生成されている期間は、液晶表示装置に入力されたＨＤ，ＶＤ、ＤＥＮＡ、ＤＣＬＫにしたがって、制御を続行することができる。

したがって、上記保障期間中、シフト完了パルスＳＴＨ_８や単位スタートパルスＳＴＨ_６２でトリガを得ている、ラッチパルスＬＰ、ＰＯＬも上記と同様に所望の期間まで、出力し続けることができ、映像信号線駆動回路を制御し続けることができる。なお、前記補償数カウンタは、垂直走査の開始に応じて生成されるＳＴＨ（シフト開始パルスＳＴＨ_０）の入力により、リセットされるように構成すれば、垂直走査開始時に初期化することが可能である。

このように、映像信号線駆動回路内のシフトレジスタを流用して、平易に垂直ブランキング期間の交流化制御を行うことができる。

なお、前記、実施の形態１および２では、従来の液晶表示装置の構成における単位スタートパルスＳＴＨ_６に相当する配線を途中から取り出して、単位スタートパルスＳＴＨ_６１とＳＴＨ_６２に分割することで、この発明の実施の形態１および２に係る液晶表示装置の構成（図１）として、説明を行ったが、液晶表示装置の製品仕様やゲートドライバの仕様に逸脱しない範囲であれば、単位スタートパルスＳＴＨ_５など他の縦続に接続されたソースドライバ間に割り込みを与えることで制御を行っても良い。

また、前述の実施の形態１および２においては、Ｔ−ＣＯＮとソースドライバが別々に集積されていることを前提に説明をしたが、これらの実施の形態をＴ−ＣＯＮ内蔵のソースドライバに適応することもできる。さらに、ゲートドライバも同一半導体内に集積してもかまわない。

そして、Ｔ−ＣＯＮ側をゲートドライバ側に内蔵したとしても同じ効果を得ることができる。

さらに、実施の形態１および２をＴ−ＣＯＮ内蔵のソースドライバに適応したものであって、ゲートドライバも同一半導体内に集積してもかまわない。

前記、Ｔ−ＣＯＮとソースドライバを集積することによって、前記単位スタートパルスＳＴＨ_６１と単位タートパルスＳＴＨ_６２を使った割り込みの代わりに直接シフトレジスタのシフト途中の状況を割り込み制御に用いることが容易になる。

上述したように、実施の形態１および２においては縦横の解像度を保持するためにタイミングコントローラの外部にメモリも必要がなく、さらに、これまでと比べて、カウンタの数を削減することができるため、タイミングコントローラの回路規模を小さくすることができ、その結果ソースドライバやゲートドライバ内に、このタイミングコントローラを内蔵することが容易になる。

また、実施の形態１、２の説明の中に使われている信号などは、制御内容を説明するのに必要な、主要な信号のみを示しただけであって、実際には、液晶パネルを駆動するソース／ゲートドライバを制御するには、何種類かのその他の信号も必要になる。

最後に、上述の実施の形態１および２においては、マトリクス表示パネルの一例として、液晶表示パネルを採用した例を挙げて本発明を説明したが、例えば有機ＥＬやプラズマ発光パネルなどのマトリクス状の表示領域を持つ表示装置であって複数の解像度が存在する表示デバイスにも本発明が適用可能である。

１ 液晶表示装置
２ 液晶パネル
３、４、５ ゲートドライバ（走査線駆動回路）
６、７、８、９、１０、１１、１２、１３ ソースドライバ（映像信号線駆動回路）
１４ タイミングコントローラ（Ｔ−ＣＯＮ）
３０ タイミング制御部
３１ 走査線
３２ 映像信号線
３３ 画素
３４ 画素トランジスタ（ＴＦＴ）
４０ ＳＴＨ補償回路
ＣＬＫＨ 水平クロック
ＳＴＨ 水平スタートパルス
ＰＯＬ 極性切換信号
ＬＰ ラッチパルス
ＣＬＫＶ 垂直クロック
Ｔ−ＣＯＮ タイミングコントローラ
ＳＴＨ_０ 水平シフト開始パルス
ＳＴＨ_１、ＳＴＨ_２、ＳＴＨ_３、ＳＴＨ_４、ＳＴＨ_５、ＳＴＨ_６、ＳＴＨ_７、ＳＴＨ_ｉ、ＳＴＨ_ｉ＋１、ＳＴＨ_６１、ＳＴＨ_６２ 単位スタートパルス
ＳＴＨ_８ 水平シフト完了パルス
Ｓ_Ｇ１、Ｓ_Ｇ２、Ｓ_Ｇ３、Ｓ_Ｇｍ ゲートドライバの出力信号（ゲート信号）

Claims (6)

1. ｍ本の走査線およびｎ本の映像信号線とで囲まれる複数の画素が行列状に配置され、該画素に接続された複数の画素トランジスタを前記走査線により供給されるゲート信号によって導通制御し、前記画素トランジスタを介して、前記映像信号線により供給される画素書き込み電圧を前記画素に供給するようにしたマトリクス基板と、
   前記ｍ本の走査線に前記ゲート信号を供給する走査線駆動回路部と、
   前記ｎ本の映像信号線に前記画素書き込み電圧を供給する信号線駆動回路部と、
   該信号線駆動回路部に対して取り込み開始パルスを含む表示制御データ信号を出力するとともに、前記走査線駆動回路部に垂直クロックを含む水平走査制御信号を出力するタイミング制御部と、を備えたマトリクス表示装置において、
   前記信号線駆動回路部は縦続接続された複数段の映像信号線駆動回路から構成され、
   前記各段の映像信号線駆動回路は、スタートパルスの入力を受けて所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力するよう構成され、
   前記タイミング制御部から出力した前記取り込み開始パルスは、前記スタートパルスとして前記信号線駆動回路部のなかの初段の映像信号線駆動回路に入力し、
   前記シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとなって、その映像信号線駆動回路に入力し、
   前記垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の１つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とするマトリクス表示装置。
2. 前記タイミング制御部において、
   前記取り込み開始パルスと、前記１つの段の映像信号線駆動回路から出力するシフト完了パルスと、
   前記最終段の映像信号線駆動回路から出力するシフト完了パルスとを入力し、前記次段の映像信号線駆動回路にスタートパルスを出力するスタートパルス補償回路をさらに備え、
   垂直ブランキング期間においては、前記スタートパルス補償回路が前記次段の映像信号線駆動回路へのスタートパルスを生成することによって、前記垂直クロックが補償されることを特徴とする請求項１に記載のマトリクス表示装置。
3. 垂直ブランキング期間において、補償された前記垂直クロックに同期して極性切換信号を生成することを特徴とする請求項２に記載のマトリクス表示装置。
4. 前記極性切換信号は、前記スタートパルスをトリガとして、その極性が反転することを特徴とする請求項３に記載のマトリクス表示装置。
5. マトリクス表示装置の信号線駆動回路部は、縦続接続された複数段の映像信号線駆動回路から構成され、
   前記各段の映像信号線駆動回路は、スタートパルスを入力して所定の画像表示データの取り込みを開始し、その取り込みが完了後シフト完了パルスを出力し、
   該シフト完了パルスは、それを出力する前記映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスとして、その映像信号線駆動回路に入力し、
   前記マトリクス表示装置の走査線駆動回路部へ入力する垂直クロックは、前記信号線駆動回路部のなかの最終段の映像信号線駆動回路から出力するシフト完了パルスに基づいて活性化され、前記最終段の映像信号線駆動回路以外の他の１つの段の映像信号線駆動回路から出力するシフト完了パルスに基づいて非活性化されることを特徴とするマトリクス表示装置の駆動方法。
6. 垂直ブランキング期間において、前記最終段の映像信号線駆動回路から出力するシフト完了パルスとカウンタを用いて、前記他の１つの段の映像信号線駆動回路の次段の映像信号線駆動回路のスタートパルスを生成することによって、前記垂直クロックを補償することを特徴とする請求項５に記載のマトリクス表示装置の駆動方法。

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