JP6086336B2 - 画像表示装置に用いられるゲート駆動用集積回路、画像表示装置、および、有機ｅｌディスプレイ - Google Patents
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Description
本開示は、画像表示装置に用いられるゲート駆動用集積回路、画像表示装置、および、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイに関する。
近年、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を有する画素回路を行列状に配置した画像表示パネル、およびそれを用いた画像表示装置（以下、適宜「有機ＥＬディスプレイ」と称する）が商品化されている。
ＥＬ素子は、アノード電極およびカソード電極間に形成された発光層に電流を流すことにより発光する。画素回路のそれぞれには複数のトランジスタが形成されている。また、画像表示パネルには、画素回路のそれぞれのトランジスタを制御するための複数種類のゲート信号線が形成されている。
ゲート信号線は、ゲート信号線を駆動するゲート駆動用集積回路（以下、適宜「ゲートドライバＩＣ」と称する）を含むＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）に接続されている。ＣＯＦは、ＴＣＯＮ（タイミングコントローラ）からの指示に応じて、所定の電源からの電圧を用いてゲート信号線用電圧を生成し、ゲート信号線に印加する。
しかしながら、有機ＥＬディスプレイでは、製造コストの観点から、有機ＥＬディスプレイを構成する部品であるゲート駆動用集積回路の汎用性の向上が望まれている。
本開示は上述の課題を解決するためになされたものであり、製造コストを削減可能な画像表示装置に用いられるゲート駆動用集積回路、画像表示装置、および、有機ＥＬディスプレイを提供することを目的とする。
上記目的を達成するために、本開示の一態様に係る画像表示装置に用いられるゲート駆動用集積回路は、所定の信号が入力または出力される１対の信号端子と、前記１対の信号端子の間に配置されたバッファを含む信号方向制御回路であって、前記所定の信号の入出力方向を制御する前記信号方向制御回路と、接続モード制御信号を受け付ける接続モード制御端子と、信号方向制御信号を受け付ける１対の信号方向制御端子とを備え、前記信号方向制御回路は、前記接続モード制御信号の論理状態が第一論理状態の場合に、前記所定の信号の入出力方向を一方に固定し、前記接続モード制御信号の論理状態が前記第一論理状態とは異なる第二論理状態の場合に、前記所定の信号の入出力方向を前記信号方向制御信号の論理状態に応じて切り替える。
本開示における画像表示装置に用いられるゲート駆動用集積回路、画像表示装置、および、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイは、製造コストの低減を図ることができる。
（課題の詳細）
図１Ａおよび図１Ｂは、有機ＥＬディスプレイ１０の構成の一例を示す図である。但し、図１Ａおよび図１Ｂでは、筐体あるいはＴＣＯＮ等を除いた所謂表示モジュールの構成を示している。
図１Ａおよび図１Ｂは、有機ＥＬディスプレイ１０の構成の一例を示す図である。但し、図１Ａおよび図１Ｂでは、筐体あるいはＴＣＯＮ等を除いた所謂表示モジュールの構成を示している。
図１Ａに示す有機ＥＬディスプレイ１０Ａは、ガラス基板１１と、有機ＥＬパネル１２と、複数のゲートドライバＩＣ２０Ａと、複数のソースドライバ３０と、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ、プリント回路基板）４１および４２を備えている。
有機ＥＬパネル１２は、マトリクス状に配置された複数の画素回路で構成されている。画素回路は、ガラス基板上に形成されている。また、画素回路は、発光素子であるＥＬ素子と複数のトランジスタとを含む。複数のトランジスタには、例えば、ＥＬ素子に駆動電流を供給する駆動トランジスタと、ＥＬ素子の選択および非選択を切り替える選択トランジスタとが含まれる。
ゲートドライバＩＣ２０Ａは、ここでは、上述した複数のトランジスタのゲート端子に接続された複数のゲート信号線を駆動する集積回路を備えたＣＯＦである。言い換えると、ゲートドライバＩＣ２０Ａは、ゲート信号線のそれぞれに、ゲート信号線に接続されたトランジスタをＯＮ状態またはＯＦＦ状態にする電圧を与える集積回路を備えて構成される。ゲートドライバＩＣ２０Ａは、ガラス基板１１上に形成された複数のゲート信号線に接続されている。また、ここでのゲートドライバＩＣ２０Ａは、有機ＥＬパネルの両側に設けられ、両側から同時に信号線を駆動するように構成されている。
ソースドライバ３０は、画素回路に接続されたソース信号線に、画素値に応じた電圧を与える集積回路を備えて構成される。ソースドライバ３０は、ガラス基板１１上に形成された複数のソース信号線に接続されている。ＰＣＢ４１は、ＴＣＯＮ（図示せず）からの信号をゲートドライバＩＣ２０Ａに与える回路を備える。ＰＣＢ４１は、ゲートドライバＩＣ２０Ａに接続されている。ＰＣＢ４２は、ＴＣＯＮ（図示せず）からの信号をソースドライバ３０に与える回路を備える。ＰＣＢ４２は、ソースドライバ３０に接続されている。また、図１Ａでは、２つのＰＣＢ４２を備えている。
なお、ゲートドライバＩＣ２０およびＰＣＢ４０の数は、有機ＥＬディスプレイの大きさに応じて設定される。
図１Ｂに示す有機ＥＬディスプレイ１０Ｂは、ガラス基板１１と、有機ＥＬパネル１２と、複数のゲートドライバＩＣ２０Ｂと、複数のソースドライバ３０と、ＰＣＢ４２を備えている。なお、図１Ａに示す有機ＥＬディスプレイ１０Ａとは、ＰＣＢ４１を備えない点で異なっている。
ここで、ゲートドライバＩＣ２０を接続する方法、例えば、クロック信号を供給するクロック信号線の配線方法には、例えば、（１）カスケード接続と、（２）マルチドロップ接続とがある。ゲートドライバＩＣには、カスケード接続に対応したゲートドライバＩＣと（例えば、特許文献１参照）、マルチドロップ接続に対応したゲートドライバＩＣの２種類がある。
（１）カスケード接続では、各ＣＯＦが後段のＣＯＦにクロック信号を受け渡すように構成される。このため、カスケード接続では、クロス配線の数、つまり、配線の交差数を抑えるあるいは無くすことができる。その為、一層での配線が可能である。
カスケード接続は、例えば、図１Ｂに示す有機ＥＬディスプレイ１０Ｂのように、ＰＣＢを備えない有機ＥＬディスプレイで用いられる。ＰＣＢを備えない場合、有機ＥＬディスプレイの薄型化に有利である。より詳細には、ＰＣＢを備えない場合、ＣＯＦに入力するクロック信号を伝達するためのクロック配線は、有機ＥＬパネルを構成するガラス基板上に形成する必要がある。ガラス基板上では、クロス配線は行えないため、ＣＯＦをカスケード接続にする必要がある。
図２Ａは、カスケード接続に対応したゲートドライバＩＣの一例を示す図である。図２Ａでは、説明のため、クロック端子ＣＬＫ１ＡおよびＣＬＫ１Ｂと、クロック信号の方向を指示する信号を入力する１対の信号方向制御端子ＤＩＲとを図示しており、その他の端子については省略している。
図２Ａに示すゲートドライバＩＣ２０Ｃａｓ（図２Ａでは「ゲートドライバ」と記載）は、双方向バッファＢＺ１およびＢＺ２と、内部回路２１とを備えている。
双方向バッファＢＺ１は、信号方向制御回路の一例であり、２つの３ステートバッファ（制御入力付きバッファ）を組み合わせて構成されている。より詳細には、双方向バッファＢＺ１は、２つの３ステートバッファを、入出力方向が逆向きになるように並列に接続して構成されている。なお、２つの３ステートバッファの一方は、入力信号がＨレベルの場合に入力信号と同じ論理状態の信号を出力し、Ｌレベルの場合に出力がＨｉ−Ｚとなる。２つの３ステートバッファの他方は、入力信号がＬレベルの場合に入力信号と同じ論理状態の信号を出力し、Ｈレベルの場合に出力がＨｉ−Ｚとなる。また、３ステートバッファは、ここでは、クロックバッファである。クロックバッファは、クロック信号に対して利用可能なバッファである。クロックバッファは、例えば、高速動作に対応している、遅延が少ない等の特性を有するバッファであっても構わない。また、双方向バッファＢＺ１は、クロック端子ＣＬＫ１Ａと内部回路２１との間に設けられている。双方向バッファＢＺ１は、切り替え端子Ｃ１およびＣ２が１対の信号方向制御端子ＤＩＲに、端子ＩＯ１がクロック端子ＣＬＫ１Ａに、端子ＩＯ２が双方向バッファＢＺ２の端子ＩＯ１および内部回路２１にそれぞれ接続されている。
双方向バッファＢＺ２は、双方向バッファＢＺ１と同様に、２つの３ステートバッファを組み合わせて構成されている。より詳細には、双方向バッファＢＺ２は、２つの３ステートバッファを、入出力方向が逆向きになるように並列に接続して構成されている。また、双方向バッファＢＺ２は、クロック端子ＣＬＫ１Ｂと内部回路２１との間に設けられている。双方向バッファＢＺ２は、切り替え端子Ｃ１およびＣ２が１対の信号方向制御端子ＤＩＲに、端子ＩＯ１が双方向バッファＢＺ１の端子ＩＯ２および内部回路２１に、端子ＩＯ２がクロック端子ＣＬＫ１Ｂにそれぞれ接続されている。
内部回路２１は、シフトレジスタおよび出力回路等を備えて構成されている。
図２Ａに示すゲートドライバＩＣ２０Ｃａｓでは、１対の信号方向制御端子ＤＩＲに入力される信号方向制御信号が、Ｌレベルの場合、クロック信号の入出力方向は、クロック端子ＣＬＫ１Ａからクロック端子ＣＬＫ１Ｂに向かう方向（第一方向）となる。また、信号方向制御信号がＨレベルの場合、クロック信号の入出力方向は、クロック端子ＣＬＫ１Ｂからクロック端子ＣＬＫ１Ａに向かう方向（第二方向）となる。
（２）マルチドロップ接続では、全ＣＯＦにクロック信号を供給するクロック配線がＰＣＢ上に形成され、各ＣＯＦは当該クロック配線から直接クロック信号を受信する。マルチドロップ接続は、クロック信号の遅延が無いため、有機ＥＬディスプレイの高精細化に有利である。マルチドロップ接続は、図１Ａに示す有機ＥＬディスプレイ１０Ａおよび図１Ｂに示す有機ＥＬディスプレイ１０Ｂの何れにも用いることができる。
図２Ｂは、マルチドロップ接続に対応したゲートドライバＩＣの一例を示す図である。図２Ｂでは、説明のため、クロック端子ＣＬＫ１ＡおよびバッファＢ１を図示しており、その他の端子については省略している。
図２Ｂに示すゲートドライバＩＣ２０Ｍｕｌ（図２Ｂでは「ゲートドライバ」と記載）は、クロック端子ＣＬＫ１Ａから入力された信号を、バッファＢ１を介して内部回路２１に入力している。マルチドロップ接続では、後段への信号の受け渡しおよび信号の方向の制御が必要ないため、クロック端子ＣＬＫ１Ｂ、クロックの信号方向を制御する機能としての１対の信号方向制御端子ＤＩＲを備える必要は無い。
有機ＥＬディスプレイでは、１つの画素回路あたりのゲート信号線数が４本以上と多い。そのため、ゲートドライバＩＣの構成は、複雑になる傾向がある。このため、特に、有機ＥＬディスプレイでは、カスケード接続に専用に対応したＩＣおよびマルチドロップ接続に専用に対応したＩＣの何れかを、搭載される有機ＥＬディスプレイの大きさあるいは用途等に応じて、使い分けていた。
しかしながら、上述したように、製造コストの観点から、カスケード接続およびマルチドロップ接続の何れにも対応可能な、つまり、汎用性を向上させたゲート駆動用集積回路の汎用性の向上が望まれている。
（実施の形態）
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
なお、各図は、必ずしも各寸法あるいは各寸法比等を厳密に図示したものではない。
また、以下で説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本開示は、請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、本開示の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
実施の形態のゲートドライバＩＣおよび当該ゲートドライバＩＣを用いた有機ＥＬディスプレイについて、図３〜図１１を基に説明する。
比較例におけるゲートドライバＩＣは、カスケード接続およびマルチドロップ接続の何れか一方にのみ対応していたが、本実施の形態のゲートドライバＩＣは、カスケード接続およびマルチドロップ接続の両方に対応している。このため、本実施の形態のゲートドライバＩＣは、カスケード接続およびマルチドロップ接続を切り替えるための接続モード制御端子ＣＬＫＳＥＬを備えている。なお、本実施の形態では、接続モード制御端子ＣＬＫＳＥＬとして、２つの端子が対になるように設けられているが、１つの端子でも構わない。
図１１は、実施の形態のゲートドライバＩＣを用いた有機ＥＬディスプレイの外観の一例を示す外観図である。なお、有機ＥＬディスプレイは、画像表示装置の一例である。
［１．ゲートドライバＩＣの構成］
図３および図４は、ゲートドライバＩＣ２０の構成の一例を示す回路図である。なお、図３では、ゲートドライバＩＣ２０の全体的なブロック構成を示している。
図３および図４は、ゲートドライバＩＣ２０の構成の一例を示す回路図である。なお、図３では、ゲートドライバＩＣ２０の全体的なブロック構成を示している。
図３では、ゲートドライバＩＣ２０が４種類のクロック信号を受け付ける場合を例示している。図３に示すゲートドライバＩＣ２０には、４種類のクロック信号のそれぞれに対応して、シフトレジスタＳＲｊ（図３ではｊ＝１〜４）、および、出力回路ＯＣｊが設けられている。なお、図３では、ゲートドライバＩＣ２０が４つのシフトレジスタＳＲｊおよび出力回路ＯＣｊを備える場合を示しているが、これに限るものではない。ゲートドライバＩＣ２０は、クロック信号の種類数、言い換えると、画素回路を構成するトランジスタの数に応じた数のシフトレジスタおよび出力回路を備えていればよい。
シフトレジスタＳＲｊは、双方向レジスタであり、接続モード制御信号Ｓ＿ＣＬＫＳＥＬが伝達されるノード、信号方向制御信号Ｓ＿ＤＩＲが伝達されるノード、クロック端子ＣＬＫｊＡおよびＣＬＫｊＢ、端子ＳＴＶｊＡおよびＳＴＶｊＢ、端子ＬＳＨＩＦＴｊＡおよびＬＳＨＩＦＴｊＢ、端子ＯＵＴＣＴＬｊ、端子ＤＬＩＮＥｊおよび出力回路ＯＣｊに接続されている。接続モード制御信号Ｓ＿ＣＬＫＳＥＬが伝達されるノードは、接続モード制御端子ＣＬＫＳＥＬが接続されるノードである（図４参照）。信号方向制御信号Ｓ＿ＤＩＲが伝達されるノードには、１対の信号方向制御端子ＤＩＲが接続されるノードである（図４参照）。
出力回路ＯＣｊは、端子ＳＥＬｊ、端子ＶＯＮｋ、端子ＶＯＦＦ１ｋ、端子ＶＯＦＦ２、端子ＶＯＵＴｋ１〜１８０、および、端子ＨＺに接続されている。なお、ｊ＝１のときｋ＝Ａ、ｊ＝２のときＫ＝Ｂ、ｊ＝３のときＫ＝Ｃ、ｊ＝４のときＫ＝Ｄである。
図４では、比較例との差異を説明するため、ゲートドライバＩＣ２０の構成のうち、クロック端子ＣＬＫ１ＡまたはＣＬＫ１Ｂに入力される１種類のクロック信号に関する部分について示している。なお、他のクロック信号（クロック端子ＣＬＫ２ＡまたはＣＬＫ２Ｂ〜ＣＬＫｎＡまたはＣＬＫｎＢに入力されるクロック信号）についても、クロック端子ＣＬＫ１ＡまたはＣＬＫ１Ｂに入力されるクロック信号に対応する回路と同じ回路が構成されている。
また、図５は、ゲートドライバＩＣ２０の端子の配置例を示す図である。
ゲートドライバＩＣ２０は、図４に示すように、１対の信号端子と、双方向バッファと、接続モード制御端子と、１対の信号方向制御端子と、制御モード切り替え回路とを備える。なお、本実施の形態では、カスケード接続に対応するため、電源を入力する電源端子を除き、各信号に対し、入力側を構成する端子と出力側を構成する端子の２つが、１対の端子として設けられている。また、各端子は、入力側および出力側の両方に対応するため、双方向ＩＯバッファで構成されている。
１対の信号端子は、所定の信号が入力または出力される端子である。本実施の形態では、クロック信号が入力または出力されるクロック端子ＣＬＫ１ＡおよびＣＬＫ１Ｂを例に説明する。
双方向バッファは、クロック端子ＣＬＫ１ＡおよびＣＬＫ１Ｂの間に配置され、クロック端子ＣＬＫ１ＡおよびＣＬＫ１Ｂの入出力方向を切り替える切り替え端子を備えている。本実施の形態では、２つの双方向バッファＢＺ１およびＢＺ２が設けられている。
双方向バッファＢＺ１は、クロック端子ＣＬＫ１Ａと内部回路２１との間に設けられている。双方向バッファＢＺ１は、切り替え端子Ｃ１およびＣ２が後述するセレクタＳＥＬＥＣＴ１の出力端子Ｏに、端子ＩＯ１がクロック端子ＣＬＫ１Ａに、端子ＩＯ２が双方向バッファＢＺ２の端子ＩＯ１および内部回路２１にそれぞれ接続されている。
双方向バッファＢＺ２は、クロック端子ＣＬＫ１Ｂと内部回路２１との間に設けられている。双方向バッファＢＺ２は、切り替え端子Ｃ１およびＣ２が後述するセレクタＳＥＬＥＣＴ２の出力端子Ｏに、端子ＩＯ１が双方向バッファＢＺ１の端子ＩＯ２および内部回路２１に、端子ＩＯ２がクロック端子ＣＬＫ１Ｂにそれぞれ接続されている。
接続モード制御端子ＣＬＫＳＥＬは、接続モード制御信号Ｓ＿ＣＬＫＳＥＬが入力または出力される端子である。
接続モード制御信号Ｓ＿ＣＬＫＳＥＬの論理状態に応じて、クロック信号の入出力方向を一方に固定する（マルチドロップ接続を選択する）か、可変にする（カスケード接続を選択する）かが切り替えられる。
１対の信号方向制御端子ＤＩＲは、カスケード接続が選択されている場合に、信号方向制御信号Ｓ＿ＤＩＲが入力または出力される端子である。
制御モード切り替え回路は、接続モード制御信号の論理状態が第一論理状態の場合に、双方向バッファの切り替え端子に対し、クロック信号の入出力方向を一方に固定する信号を与え、接続モード制御信号の論理状態が第二論理状態の場合に、双方向バッファの切り替え端子に対し、信号方向制御信号の論理状態に応じた信号を与える。
制御モード切り替え回路は、本実施の形態では、セレクタＳＥＬＥＣＴ１およびＳＥＬＥＣＴ２を用いて構成されている。
セレクタＳＥＬＥＣＴ１は、端子Ｓに接続モード制御端子ＣＬＫＳＥＬが、端子Ｂに１対の信号方向制御端子ＤＩＲがそれぞれ接続され、端子Ａに、Ｌレベルの信号が入力されている。また、セレクタＳＥＬＥＣＴ１の出力端子Ｏは、双方向バッファＢＺ１の切り替え端子Ｃ１およびＣ２に接続されている。
セレクタＳＥＬＥＣＴ２は、端子Ｓに接続モード制御端子ＣＬＫＳＥＬが、端子Ｂに１対の信号方向制御端子ＤＩＲがそれぞれ接続され、端子Ａに、Ｌレベルの信号が入力されている。また、セレクタＳＥＬＥＣＴ２の出力端子Ｏは、双方向バッファＢＺ２の切り替え端子Ｃ１およびＣ２に接続されている。
図５は、ゲートドライバＩＣ２０の端子の配置例を示す図である。
クロック端子ＣＬＫｎＡおよびＣＬＫｎＢ（ｎ＝クロックの種類数）の間に、１対の信号方向制御端子ＤＩＲが配置され、１対の信号方向制御端子ＤＩＲの間に、接続モード制御端子ＣＬＫＳＥＬが配置されている。また、端子名に添え字“Ａ”が付く端子が、図面上側に、端子名に添え字“Ｂ”が付く端子が、図面下側に配置されている。
なお、図５では、クロック信号の種類数ｎが４である場合を示しているが、ｎは画素回路の構成に応じた数、より詳細には、画素回路のトランジスタ数に応じて設定される。
［２．ゲートドライバＩＣの仕様および動作］
図６および図７は、本実施の形態におけるゲートドライバＩＣ２０の仕様の一例を示す表である。
図６および図７は、本実施の形態におけるゲートドライバＩＣ２０の仕様の一例を示す表である。
図６では、接続モード制御信号Ｓ＿ＣＬＫＳＥＬ、つまり、接続モード制御端子ＣＬＫＳＥＬに入力される信号の論理状態と、クロック信号の入出力方向との関係を示している。
図７では、信号方向制御信号Ｓ＿ＤＩＲ、つまり、１対の信号方向制御端子ＤＩＲに入力される信号方向制御信号Ｓ＿ＤＩＲの論理状態と、各信号の入出力方向との関係を示している。但し、図６に示した通り、クロック信号の入出力方向は、ＣＬＫＳＥＬがＬレベルの場合は、信号方向制御端子ＤＩＲに依存せず（図７の表には従わず）、クロック端子ＣＬＫ１Ａを入力、クロック端子ＣＬＫ１Ｂを出力とする第一方向に固定される。言い換えると、端子ＳＴＶ、端子ＬＳＨＩＦＴについては、接続モード制御信号Ｓ＿ＣＬＫＳＥＬに依存せず、信号方向制御信号Ｓ＿ＤＩＲに応じて信号の入出力方向が設定される。
接続モード制御信号Ｓ＿ＣＬＫＳＥＬがＬレベル（第一論理状態に相当、例えば、接地電圧）の場合、図６に示すように、マルチドロップ接続モードとなる。このとき、クロック信号の入出力方向は、クロック端子ＣＬＫ１Ａからクロック端子ＣＬＫ１Ｂに向かう第一方向に固定される。
また、接続モード制御信号Ｓ＿ＣＬＫＳＥＬがＨレベル（第二論理状態に相当、例えば、電源電圧）の場合、図６に示すように、カスケード接続モードとなる。このとき、クロック信号の入出力方向は、信号方向制御信号Ｓ＿ＤＩＲの論理状態に応じて設定される。具体的には、信号方向制御信号Ｓ＿ＤＩＲがＬレベル（第三論理状態に相当）の場合、信号の入出力方向は、第一方向に設定される。信号方向制御信号Ｓ＿ＤＩＲがＨレベル（第四論理状態に相当）の場合、信号の入出力方向は、第二方向に設定される。
なお、第一方向および第二方向は、逆であっても構わない。また、接続モード制御信号Ｓ＿ＣＬＫＳＥＬがＨレベルのときにマルチドロップ接続モード、Ｌレベルのときにカスケード接続モードとなるように構成しても構わない。また、信号方向制御信号Ｓ＿ＤＩＲがＨレベルのときに信号方向を第一方向に、Ｌレベルのときに信号方向を第二方向に設定しても構わない。
［３．ゲートドライバＩＣの接続例（有機ＥＬディスプレイの構成）］
ゲートドライバＩＣの接続例について、図８〜１０を用いて説明する。ここでは、カスケード接続（ＰＣＢなし）の場合、カスケード接続（ＰＣＢあり）の場合、マルチドロップ接続（ＰＣＢあり）の場合について説明する。
ゲートドライバＩＣの接続例について、図８〜１０を用いて説明する。ここでは、カスケード接続（ＰＣＢなし）の場合、カスケード接続（ＰＣＢあり）の場合、マルチドロップ接続（ＰＣＢあり）の場合について説明する。
［３−１．接続例１：カスケード接続（ＰＣＢなし）］
図８は、ＰＣＢ４１を備えない有機ＥＬディスプレイ１０Ｂ（図１Ｂ参照）において、カスケード接続を行う場合の接続例を示す回路図である。
図８は、ＰＣＢ４１を備えない有機ＥＬディスプレイ１０Ｂ（図１Ｂ参照）において、カスケード接続を行う場合の接続例を示す回路図である。
なお、有機ＥＬディスプレイ１０Ｂの構成は、ゲートドライバＩＣ、および、ゲートドライバＩＣとＴＣＯＮとを接続する配線を除き、比較例と同じである。
図８に示すように、本接続例では、ガラス基板１１の左端にゲートドライバＩＣ２０１〜２０ｎが１列に接続され、ガラス基板１１の右端にゲートドライバＩＣ２０ｎ＋１〜２０ｍ（ｍ＝２ｎ）が１列に接続されている。
ガラス基板１１の左側では、図８に示すように、ゲートドライバＩＣ２０ｈ（ｈ＝１〜ｎ−１）のクロック端子ＣＬＫ１ＢとゲートドライバＩＣ２０ｈ＋１のクロック端子ＣＬＫ１Ａとが接続されている。
また、ガラス基板１１の右側では、図８に示すように、ゲートドライバＩＣ２０ｎ＋１〜２０ｍ（ｍ＝２ｎ）が、ゲートドライバＩＣ２０１〜２０ｎとは上下および左右が逆になるように配置されている。ガラス基板１１の右側では、図８に示すように、ゲートドライバＩＣ２０ｉ（ｉ＝ｎ＋１〜ｍ−１）のクロック端子ＣＬＫ１ＡとゲートドライバＩＣ２０ｉ＋１のクロック端子ＣＬＫ１Ｂとが接続されている。
ゲートドライバＩＣ２０同士を接続する配線は、ガラス基板１１上に形成されている。
なお、図示しないが、接続モード制御端子ＣＬＫＳＥＬ、１対の信号方向制御端子ＤＩＲについても、クロック端子と同様の方法でカスケード接続する。
実際の製品では、接続モード制御端子ＣＬＫＳＥＬに入力される接続モード制御信号Ｓ＿ＣＬＫＳＥＬは、一方に固定されている。本接続例では、カスケード接続が選択されているため、接続モード制御端子ＣＬＫＳＥＬは電源配線に接続されている。
ＴＣＯＮ５０は、信号の入出力方向を第一方向に設定する場合は、１対の信号方向制御端子ＤＩＲにＬレベルの信号を出力し、ゲートドライバＩＣ２０１および２０ｍのクロック端子ＣＬＫ１Ａにクロック信号ＣＬＫ１を出力する。ＴＣＯＮ５０は、信号の入出力方向を第二方向に設定する場合は、１対の信号方向制御端子ＤＩＲにＨレベルの信号を出力し、ゲートドライバＩＣ２０ｎおよび２０ｎ＋１のクロック端子ＣＬＫ１Ｂにクロック信号ＣＬＫ２を出力する。
［３−２．接続例２：カスケード接続（ＰＣＢあり）］
図９は、ＰＣＢ４１を備えた有機ＥＬディスプレイ１０Ａ（図１Ａ参照）において、カスケード接続を行う場合の接続例を示す回路図である。
図９は、ＰＣＢ４１を備えた有機ＥＬディスプレイ１０Ａ（図１Ａ参照）において、カスケード接続を行う場合の接続例を示す回路図である。
なお、有機ＥＬディスプレイ１０Ａの構成は、ゲートドライバＩＣ、および、ゲートドライバＩＣとＴＣＯＮとを接続する配線を除き、比較例と同じである。
本接続例では、図９に示すように、ガラス基板１１の左端にゲートドライバＩＣ２０１〜２０ｎが１列に接続されている。ゲートドライバＩＣ２０１〜２０ｎの図面左側で、ＰＣＢ４１とゲートドライバＩＣ２０１〜２０ｎとが接続されている。また、ガラス基板１１の右端にゲートドライバＩＣ２０ｎ＋１〜２０ｍ（ｍ＝２ｎ）が１列に接続されている。ゲートドライバＩＣ２０ｎ＋１〜２０ｍの図面右側で、ＰＣＢ４１とゲートドライバＩＣ２０ｎ＋１〜２０ｍとが接続されている。
ガラス基板１１の左側では、接続例１と同様に、ゲートドライバＩＣ２０ｈ（ｈ＝１〜ｎ−１）のクロック端子ＣＬＫ１ＢとゲートドライバＩＣ２０ｈ＋１のクロック端子ＣＬＫ１Ａとが接続されている。
また、ガラス基板１１の右側では、接続例１と同様に、ゲートドライバＩＣ２０ｎ＋１〜２０ｍ（ｍ＝２ｎ）が、ゲートドライバＩＣ２０１〜２０ｎとは上下および左右が逆になるように配置されている。ガラス基板１１の右側では、接続例１と同様に、ゲートドライバＩＣ２０ｉ（ｉ＝ｎ＋１〜ｍ−１）のクロック端子ＣＬＫ１ＡとゲートドライバＩＣ２０ｉ＋１のクロック端子ＣＬＫ１Ｂとが接続されている。
ゲートドライバＩＣ２０同士を接続する配線は、本接続例では、ＰＣＢ４１上に形成されている。
なお、図示しないが、接続モード制御端子ＣＬＫＳＥＬ、１対の信号方向制御端子ＤＩＲについても、クロック端子と同様の方法でカスケード接続する。
実際の製品では、接続モード制御端子ＣＬＫＳＥＬに入力される接続モード制御信号Ｓ＿ＣＬＫＳＥＬは、一方に固定されている。本接続例では、カスケード接続が選択されているため、接続モード制御端子ＣＬＫＳＥＬは電源配線に接続されている。
ＴＣＯＮ５０は、接続例１と同様に、信号の入出力方向を第一方向に設定する場合は、１対の信号方向制御端子ＤＩＲにＬレベルの信号を出力し、ゲートドライバＩＣ２０１および２０ｍのクロック端子ＣＬＫ１Ａにクロック信号ＣＬＫ１を出力する。さらに、ＴＣＯＮ５０は、接続例１と同様に、信号の入出力方向を第二方向に設定する場合は、１対の信号方向制御端子ＤＩＲにＨレベルの信号を出力し、ゲートドライバＩＣ２０ｎおよび２０ｎ＋１のクロック端子ＣＬＫ１Ｂにクロック信号ＣＬＫ２を出力する。
［３−３．接続例３：マルチドロップ接続（ＰＣＢあり）］
図１０は、ＰＣＢ４１を備えた有機ＥＬディスプレイ１０Ａ（図１Ａ参照）において、マルチドロップ接続を行う場合の接続例を示す回路図である。
図１０は、ＰＣＢ４１を備えた有機ＥＬディスプレイ１０Ａ（図１Ａ参照）において、マルチドロップ接続を行う場合の接続例を示す回路図である。
なお、有機ＥＬディスプレイ１０Ａの構成は、ゲートドライバＩＣ、および、ゲートドライバＩＣとＴＣＯＮとを接続する配線を除き、比較例と同じである。
本接続例では、接続例２と同様に、ガラス基板１１の左端にゲートドライバＩＣ２０１〜２０ｎが１列に接続されている。ゲートドライバＩＣ２０１〜２０ｎの図面左側で、ＰＣＢ４１とゲートドライバＩＣ２０１〜２０ｎとが接続されている。また、ガラス基板１１の右端にゲートドライバＩＣ２０ｎ＋１〜２０ｍ（ｍ＝２ｎ）が１列に接続されている。ゲートドライバＩＣ２０ｎ＋１〜２０ｍの図面右側で、ＰＣＢ４１とゲートドライバＩＣ２０ｎ＋１〜２０ｍとが接続されている。
ゲートドライバＩＣ２０１〜２０ｍのクロック端子ＣＬＫ１Ａは、ＰＣＢ４１上に形成されたクロック配線Ｌ１Ａに、クロック端子ＣＬＫ１Ｂは、ＰＣＢ４１上に形成されたクロック配線Ｌ１Ｂにそれぞれ接続されている。
なお、図示しないが、接続モード制御端子ＣＬＫＳＥＬ、１対の信号方向制御端子ＤＩＲについても、クロック端子と同様の方法でマルチドロップ接続する。
実際の製品では、接続モード制御端子ＣＬＫＳＥＬに入力される接続モード制御信号Ｓ＿ＣＬＫＳＥＬは、一方に固定されている。本接続例では、カスケード接続が選択されているため、接続モード制御端子ＣＬＫＳＥＬは接地配線に接続されている。
本接続例では、１対の信号方向制御端子ＤＩＲの電圧に拘わらず、信号の入出力方向は第一方向に固定される。従って、ＴＣＯＮ５０は、１対の信号方向制御端子ＤＩＲの電圧を切り替える必要がない。
［４．クロック信号以外の信号について］
なお、本実施の形態では、クロック信号について説明したが、画素回路に含まれる複数のトランジスタのゲート端子に供給されるゲート信号についても、カスケード接続およびマルチドロップ接続の両方に対応することが望ましい。
なお、本実施の形態では、クロック信号について説明したが、画素回路に含まれる複数のトランジスタのゲート端子に供給されるゲート信号についても、カスケード接続およびマルチドロップ接続の両方に対応することが望ましい。
また、ゲート信号等の信号については、１対の信号端子の間に設けられるバッファは、双方向クロックバッファでなくても構わない。１対の信号端子の間に設けられるバッファは、信号の用途等に応じた適切な駆動能力を有するバッファであればよい。
なお、３−２または３−３に示すＰＣＢ４１を用いた接続例において、例えば、クロック信号等、同期を図ることが求められる信号についてはマルチドロップ接続し、他の信号についてはカスケード接続するように構成してもよい。
［５．作用効果等］
本実施の形態のゲートドライバＩＣは、カスケード接続およびマルチドロップ接続の両方に対応しているので、汎用性が向上している。ゲートドライバＩＣの汎用性が高まることで、２種類のゲートドライバＩＣを別個に作成する場合に比べ、製造コストの低減を図ることが可能になると考えられる。さらに、当該ゲートドライバＩＣを用いた画像表示装置、例えば、有機ＥＬディスプレイについても、製造コストの低減を図ることが可能になる。
本実施の形態のゲートドライバＩＣは、カスケード接続およびマルチドロップ接続の両方に対応しているので、汎用性が向上している。ゲートドライバＩＣの汎用性が高まることで、２種類のゲートドライバＩＣを別個に作成する場合に比べ、製造コストの低減を図ることが可能になると考えられる。さらに、当該ゲートドライバＩＣを用いた画像表示装置、例えば、有機ＥＬディスプレイについても、製造コストの低減を図ることが可能になる。
なお、カスケード接続の場合は、１対の信号方向制御端子ＤＩＲに入力する信号方向制御信号により、信号の入出力方向を制御できる。
さらに、本実施の形態のゲートドライバＩＣは、クロック信号およびゲート信号等の所定の信号を受け付ける１対の信号端子の間に、１対の信号方向制御端子を設け、１対の信号方向制御端子の間に、接続モード制御端子を設けている。これにより、カスケード接続モードを選択する場合における配線が容易になる。
また、本実施の形態のゲートドライバＩＣでは、接続モード制御信号Ｓ＿ＣＬＫＳＥＬを受け付ける接続モード制御端子を設けるという簡単且つ小さな構成の変更で、カスケード接続とマルチドロップ接続とを切り替えることができる。これにより、ＴＣＯＮとゲートドライバＩＣとの間の配線が、複雑化するのを抑えることができる。特に、有機ＥＬディスプレイでは、液晶ディスプレイ等の他の画像表示装置と比較して、画素回路に含まれるトランジスタの数が多く、配線等が複雑化する傾向にある（図３参照）。このため、ゲートドライバＩＣの構成の変更を簡単且つ小さくすることは、有機ＥＬディスプレイにおいて特に有用である。
さらに、クロック信号は、有機ＥＬディスプレイ１０の動作に与える影響が大きいことから、クロック信号についてカスケード接続およびマルチドロップ接続を選択できるようにすることで、より汎用性を向上させることができる。
（他の実施の形態等）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
（１）例えば、上記実施の形態では、信号の入出力方向を設定する信号方向制御回路として、双方向バッファを用いたが、これに限るものではない。３ステートバッファを直接用いてもよいし、他の論理回路を組み合わせて作成したバッファ回路を用いても良い。
（２）また、上記実施の形態では、接続モードを切り替えるための構成として、セレクタを用いたが、これに限るものではない。
（３）また、上記実施の形態では、２つの接続モード制御端子ＣＬＫＳＥＬを備える場合について例示したが、これに限るものではない。接続モード制御端子は、特に、電源配線に接続する場合には、１つの端子であっても構わない。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、ゲート駆動用集積回路、および、当該ゲート駆動用集積回路を用いた画像表示装置、特に、有機ＥＬディスプレイとして有用である。
１０、１０Ａ、１０Ｂ 有機ＥＬディスプレイ
１１ ガラス基板
１２ 有機ＥＬパネル
２０、２０Ａ、２０Ｂ、２０１、２０ｎ、２０ｉ、２０ｈ、２０Ｃａｓ、２０Ｍｕｌ ゲートドライバＩＣ
２１ 内部回路
３０ ソースドライバ
４０、４１、４２ ＰＣＢ
５０ ＴＣＯＮ
Ｂ１ バッファ
ＢＺ１、ＢＺ２ 双方向バッファ
ＣＬＫ１、ＣＬＫ２ クロック信号
ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫｎＡ、ＣＬＫｊＡ クロック端子
Ｓ＿ＣＬＫＳＥＬ 接続モード制御信号
ＣＬＫＳＥＬ 接続モード制御端子
Ｓ＿ＤＩＲ 信号方向制御信号
ＤＩＲ 信号方向制御端子
Ｌ１Ａ、Ｌ１Ｂ クロック配線
ＳＥＬＥＣＴ１、ＳＥＬＥＣＴ２ セレクタ
１１ ガラス基板
１２ 有機ＥＬパネル
２０、２０Ａ、２０Ｂ、２０１、２０ｎ、２０ｉ、２０ｈ、２０Ｃａｓ、２０Ｍｕｌ ゲートドライバＩＣ
２１ 内部回路
３０ ソースドライバ
４０、４１、４２ ＰＣＢ
５０ ＴＣＯＮ
Ｂ１ バッファ
ＢＺ１、ＢＺ２ 双方向バッファ
ＣＬＫ１、ＣＬＫ２ クロック信号
ＣＬＫ１Ａ、ＣＬＫ１Ｂ、ＣＬＫ２Ａ、ＣＬＫｎＡ、ＣＬＫｊＡ クロック端子
Ｓ＿ＣＬＫＳＥＬ 接続モード制御信号
ＣＬＫＳＥＬ 接続モード制御端子
Ｓ＿ＤＩＲ 信号方向制御信号
ＤＩＲ 信号方向制御端子
Ｌ１Ａ、Ｌ１Ｂ クロック配線
ＳＥＬＥＣＴ１、ＳＥＬＥＣＴ２ セレクタ
Claims (10)
- 所定の信号が入力または出力される１対の信号端子と、
前記１対の信号端子の間に配置されたバッファを含む信号方向制御回路であって、前記所定の信号の入出力方向を制御する前記信号方向制御回路と、
接続モード制御信号を受け付ける接続モード制御端子と、
信号方向制御信号を受け付ける１対の信号方向制御端子とを備え、
前記信号方向制御回路は、前記接続モード制御信号の論理状態が第一論理状態の場合に、前記所定の信号の入出力方向を一方に固定し、前記接続モード制御信号の論理状態が前記第一論理状態とは異なる第二論理状態の場合に、前記所定の信号の入出力方向を前記信号方向制御信号の論理状態に応じて切り替える、
画像表示装置に用いられるゲート駆動用集積回路。 - 前記信号方向制御回路は、
前記接続モード制御信号の論理状態が前記第二論理状態の場合において、
前記信号方向制御信号の論理状態が第三論理状態のときは、前記所定の信号の入出力方向を第一方向に設定し、
前記信号方向制御信号の論理状態が前記第三論理状態とは異なる第四論理状態のときは、前記所定の信号の入出力方向を前記第一方向とは異なる第二方向に設定する、
請求項１に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 前記１対の信号端子の間に、前記１対の信号方向制御端子および前記接続モード制御端子が配置される、
請求項１または２に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 前記１対の信号方向制御端子の間に、前記接続モード制御端子が配置される、
請求項３に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 前記所定の信号は、複数の信号を含み、
前記複数の信号には、発光素子を含む画素回路に含まれる複数のトランジスタのゲート端子に出力する複数のゲート信号が含まれ、
前記１対の信号端子および前記バッファは、前記複数の信号のそれぞれに対して設けられる、
請求項１〜４の何れか１項に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 前記複数の信号には、クロック信号が含まれる、
請求項５に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 前記信号方向制御回路の前記バッファは、制御入力付き双方向バッファであり、
前記接続モード制御信号の論理状態が前記第一論理状態の場合は、前記制御入力に固定されたレベルの信号が入力され、
前記接続モード制御信号の論理状態が前記第二論理状態の場合は、前記制御入力に前記信号方向制御信号が入力される、
請求項１〜６の何れか１項に記載の画像表示装置に用いられるゲート駆動用集積回路。 - 発光素子および複数のトランジスタを含む複数の画素回路が形成された画像表示装置用基板と、
請求項１に記載の画像表示装置に用いられるゲート駆動用集積回路を搭載した複数のフレキシブルケーブルと、
プリント基板とを備え、
前記複数のフレキシブルケーブルは、前記画像表示装置用基板の一辺に１列に並んで配置され、
前記複数のフレキシブルケーブルのそれぞれは、一端が前記画像表示装置用基板の一辺に、他端が前記プリント基板に接続され、
前記複数のフレキシブルケーブルでは、前記１対の信号端子のうちの一方が、前記プリント基板に形成された配線に接続され、
前記複数のフレキシブルケーブルでは、前記接続モード制御端子に前記第一論理状態の前記接続モード制御信号が入力されている、
画像表示装置。 - 発光素子および複数のトランジスタを含む複数の画素回路が形成された画像表示装置用基板と、
請求項１に記載の画像表示装置に用いられるゲート駆動用集積回路を搭載した複数のフレキシブルケーブルとを備え、
前記複数のフレキシブルケーブルは、前記画像表示装置用基板の一辺に１列に並んで配置され、
前記複数のフレキシブルケーブルのそれぞれは、前記１対の信号端子のうちの一方が、隣接するフレキシブルケーブルの前記１対の信号端子のうちの他方に接続され、
前記複数のフレキシブルケーブルでは、前記接続モード制御端子に前記第二論理状態の前記接続モード制御信号が入力されている、
画像表示装置。 - 有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子および複数のトランジスタを含む複数の画素回路が形成された画像表示装置用基板と、
請求項１に記載の画像表示装置に用いられるゲート駆動用集積回路を搭載した複数のフレキシブルケーブルとを備え、
前記複数のフレキシブルケーブルは、前記画像表示装置用基板の一辺に１列に並んで接続されている、
有機ＥＬディスプレイ。
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