JP2002175037A - 走査ドライバ用集積回路、走査ドライバおよびその走査ドライバを用いた画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】画像形成用パネルの左右の端子を同じ走査信号
で駆動する同一の回路構成および実装形態の走査ドライ
バおよびそれに良好に適応できる集積回路を提供する。 【解決手段】 走査開始を指示する開始信号を同期信号
に同期して順次シフトし該開始信号がシフトされる各位
置の状態を示す２値信号をパラレルに出力して該パラレ
ル出力により画像形成用パネルの走査配線を駆動する走
査ドライバを構成するために少なくとも１個以上が用い
られる走査ドライバ用集積回路であって、シフトされる
信号を入力するための第１および第２の入力端子ＤＱ
Ａ，ＤＱＢと、前記同期信号に同期したクロックに応じ
て動作する複数個のラッチ回路１１０１と、前記複数個
のラッチ回路を、シフト方向を指示するための方向信号
ＤＩＲに応じた向きに縦続接続するとともに縦続接続さ
れた先頭のラッチ回路の入力を前記方向信号に応じた前
記第１または第２の入力端子に接続するスイッチ回路１
１０２，１１０３と、前記複数個のラッチ回路の各出力
Ｑ１〜Ｑ４０に１チャンネルずつが対応する出力をパラ
レルに発生する出力手段とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン画像
信号等により画像を形成するための装置に関し、その中
でもマトリクス画像形成パネルを単純マトリクス駆動す
る走査ドライバ、その走査ドライバ用の集積回路および
その走査ドライバを用いた画像形成装置に関する。

【０００２】

【従来の技術】従来、冷陰極素子、例えば表面伝導型放
出素子や、電界放出型素子（以下ＦＥ型と記す）や、金
属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）を
用いた電子源の応用が研究されている。例えば、それら
の電子源を大面積にわたり多数形成し、画像表示装置や
画像記録装置などの画像形成装置や、荷電ビーム源等に
応用することが研究されている。

【０００３】さらに、本出願人による特開２０００−０
７５８３０号公報（「走査ドライバ回路と前記回路を含
む画像形成装置」）において開示されるように、多数の
素子を配列したマトリクスパネルの走査配線を駆動する
ための方法が研究されている。

【０００４】しかしながら、マトリクス状に配列された
素子の走査配線を駆動する集積回路の研究は不十分であ
った。特に前記集積回路を複数用いて走査配線を駆動す
るのに最適な形態についての研究は不十分であった。

【０００５】

【発明が解決しようとする課題】上記特開２０００−０
７５８３０号公報において開示されるように、多数の冷
陰極素子を配列した単純マトリクスパネルの走査配線を
駆動する場合、走査配線の配線抵抗は同時に駆動する冷
陰極素子の電流が加算されるため大きな電圧降下によっ
て輝度ばらつきを生じる欠点があった。そのため、同公
報においては、走査配線の取り出し端子を両側とし、左
右の取り出し端子を同じ走査信号で駆動することによっ
て、走査配線の電圧降下による輝度ばらつきを減少させ
ている。

【０００６】この場合、２つの走査ドライバ基板が必要
であった。上記特開２０００−０７５８３０号公報にお
いては、同一のプリント基板をマトリクス画像表示パネ
ルの左と右に使用する場合、マトリクス画像表示パネル
に対して走査方向が逆になる欠点に対して良好な回路構
成を提供することができた。しかしながら集積回路に最
適な回路構成について、特に多くの走査配線を駆動する
にあたり複数の集積回路でドライバモジュールや走査ド
ライバ基板を実現するための集積回路の構成について
は、十分検討がなされていなかった。

【０００７】本発明は、上記の問題点に鑑み、画像形成
用パネルの左右の取り出し端子を同じ走査信号で駆動す
る同一の回路構成および実装形態の走査ドライバに良好
に適応できる集積回路を提供することを目的とする。言
い換えれば、同一の集積回路を実装したドライバモジュ
ールや走査ドライバ基板で左右の走査信号線の駆動が行
われる画像表示装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る第１の走査ドライバ用集積回路は、走査
開始を指示する開始信号（ＹＳＴ）を同期信号に同期し
て順次シフトし該開始信号がシフトされる各位置の状態
を示す２値信号をパラレルに出力して該パラレル出力に
より画像形成用パネルの走査配線を駆動する走査ドライ
バを構成するために少なくとも１個以上が用いられる走
査ドライバ用集積回路であって、シフトされる信号を入
力するための第１および第２の入力端子（ＤＡ，ＤＢ）
と、前記同期信号に同期したクロック（ＣＬＫ）に応じ
て動作する複数個のラッチ回路と、前記複数個のラッチ
回路を、シフト方向を指示するための方向信号（ＤＩ
Ｒ）に応じた向きに縦続接続するとともに縦続接続され
た先頭のラッチ回路の入力を前記方向信号に応じた前記
第１または第２の入力端子に接続するスイッチ回路と、
前記複数個のラッチ回路の各出力に１チャンネルずつが
対応するパラレル出力を発生する出力手段とを有するこ
とを特徴とする。

【０００９】本発明に係る第２の走査ドライバ用集積回
路は、第１の走査ドライバ用集積回路において、前記縦
続接続された末尾のラッチ回路の出力信号を取り出すた
めの第１および第２の出力端子（ＱＡ，ＱＢ）を備え
る。前記出力手段の出力信号の極性がラッチ回路の出力
信号と同じであり、かつ出力手段の出力信号の振幅や電
位やタイミングが第１および第２の入力端子にとって許
容し得る範囲のものであれば、前記末尾のラッチ回路の
出力に対応するチャンネルの走査配線駆動用出力を他の
集積回路へシフトされる信号として供給することができ
るが、許容できない場合は、前記第１および第２の出力
端子を設ける必要がある。なお、ラッチ回路の出力と出
力手段の出力とで極性が異なる場合は第１および第２の
入力端子に反転バッファやＮＯＴ回路を設ければよい。

【００１０】本発明に係る第３の走査ドライバ用集積回
路は、第２の走査ドライバ用集積回路において、前記第
１の入力端子（ＤＡ）と第２の出力端子（ＱＡ）とを第
１の入出力端子（ＤＱＡ）として、前記第２の入力端子
（ＤＢ）と第１の出力端子（ＱＢ）とを第２の入出力端
子（ＤＱＢ）として兼用し、かつ複数個の走査ドライバ
用集積回路を所定のシフト方向に縦続接続する際の該縦
続接続中における自身の位置に関する信号（ＴＯＰ，Ｂ
ＴＭ）を入力され、該位置に関する信号と前記方向信号
（ＤＩＲ）とに応じて前記第１および第２の入出力端子
の動作を決定する手段をさらに有する。入力端子と出力
端子とを１つの入出力端子としてまとめることにより、
基板上に複数個の走査ドライバ用集積回路を配置して走
査ドライバを構成した場合の基板側の配線を少なくする
ことができる。

【００１１】本発明に係る第４の走査ドライバ用集積回
路は、走査開始を指示する開始信号（ＹＳＴ）を同期信
号に同期して順次シフトし該開始信号がシフトされる各
位置の状態を示す２値信号をパラレルに出力して該パラ
レル出力により画像形成用パネルの走査配線を駆動する
走査ドライバを構成するために少なくとも１個以上が用
いられる走査ドライバ用集積回路であって、シフトされ
る信号を入力するための第１および第２の入力端子（Ｄ
Ａ，ＤＢ）と、前記同期信号に同期したクロック（ＣＬ
Ｋ）に応じて動作する第１〜第２ｎ（但し、ｎは１以上
の整数）の２ｎ個のラッチ回路と、シフト方向を指示す
るための方向信号（ＤＩＲ）と当該集積回路を実装した
場合の取り付け方向を設定するための配置信号（ＣＴ
Ｌ）とに応じて前記第１の入力端子および第１〜第２ｎ
のラッチ回路をその順序で縦続接続するか、前記第２の
入力端子および第２ｎ〜第１のラッチ回路の順序で縦続
接続するかを切り換えるスイッチ回路と、前記２ｎ個の
ラッチ回路の出力のうち第２ｋ−１（但し、ｋは１〜ｎ
の整数）のｎ個のラッチ回路の各出力に１チャンネルず
つが対応するｎチャンネルのパラレル出力を発生する出
力手段と、第２ｎのラッチ回路の出力信号を取り出すた
めの第１の出力端子（ＱＡ）とを有することを特徴とす
る。一対の集積回路の取り付け方向は、例えば出力コネ
クタを基板の中央に配置して、そのコネクタの左右に集
積回路を一つずつ配置する場合や、基板のおもて面とう
ら面に集積回路を一つずつ配置して両集積回路の出力を
基板の端に配置した出力コネクタに接続しようとする場
合に互いに逆になる。

【００１２】本発明に係る第５の走査ドライバ用集積回
路は、第４の走査ドライバ用集積回路において、前記第
１のラッチ回路の出力信号を取り出すための第２の出力
端子（ＱＢ）を備える。

【００１３】本発明に係る第６の走査ドライバ用集積回
路は、第５の走査ドライバ用集積回路において、前記第
１の入力端子（ＤＡ）と第２の出力端子（ＱＡ）とを第
１の入出力端子（ＤＱＡ）として、前記第２の入力端子
（ＤＢ）と第１の出力端子（ＱＢ）とを第２の入出力端
子（ＤＱＢ）として兼用し、かつ複数個の走査ドライバ
用集積回路を所定のシフト方向に縦続接続する際の該縦
続接続中における自身の位置に関する信号（ＴＯＰ，Ｂ
ＴＭ）を入力され、該位置に関する信号と前記方向信号
（ＤＩＲ）と前記配置信号（ＣＴＬ）とに応じて前記第
１および第２の入出力端子の動作を決定する手段とをさ
らに有する。

【００１４】本発明に係る走査ドライバ用集積回路にお
いては、前記出力手段が、出力チャンネルごとに、対応
するラッチ回路の出力を前記走査配線を選択と非選択の
状態に切り換えて駆動するための電圧振幅に変換するレ
ベル変換回路と、該レベル変換回路の出力に基づいて前
記走査配線を駆動する出力回路とを備えることができ
る。また、前記出力手段のパラレル出力を前記走査配線
の全部が非選択状態となるように制御する複数のＡＮＤ
手段を設けることが好ましい。さらに、このＡＮＤ手段
を、前記クロックによって前記複数のラッチ回路が動作
する直前から直後までの間の５０ｎＳｅｃ以上の時間、
前記の非選択状態となるように制御する手段を設けるこ
とが好ましい。

【００１５】前記出力回路は、前記レベル変換回路の出
力に基づいてスイッチング動作を行い、駆動すべき前記
走査配線の選択および非選択の状態を切り換えるＭＯＳ
型ＦＥＴを備えることが好ましい。この場合、前記レベ
ル変換回路が出力する電圧振幅は前記スイッチング動作
を行うＭＯＳ型ＦＥＴのゲート耐圧から決定される。ま
た、前記走査配線の選択時に導通するＭＯＳ型ＦＥＴの
オン抵抗を非選択時に導通するＭＯＳ型ＦＥＴのオン抵
抗より小さくすることが好ましい。例えば前記走査配線
の選択時に導通するＭＯＳ型ＦＥＴのオン抵抗と非選択
時に導通するＭＯＳ型ＦＥＴのオン抵抗の比を、該走査
配線上の素子の非選択時の素子電流と選択時の素子電流
の比にほぼ等しくするとよい。また、前記走査配線の選
択時に導通するＭＯＳ型ＦＥＴのオン抵抗は２０Ω以下
とするのが好ましい。前記走査配線の非選択時に導通す
るＭＯＳ型ＦＥＴのオン抵抗は３．５Ω以上で構わな
い。

【００１６】本発明に係る第１の走査ドライバは、前記
パラレル出力としてｎ（但し、ｎは２以上の整数）個の
出力チャンネルを備えた前記第２の走査ドライバ用集積
回路ｍ（但し、ｍは２以上の整数）個を基板上に実装し
カスケード接続（縦続接続）したもので、第ｉ（但し、
ｉは１〜ｍ−１の整数）番目の集積回路の第１の出力端
子（ＱＡ）と第ｉ＋１番目の集積回路の第１の入力端子
（ＤＡ）が接続され、第ｉ＋１番目の集積回路の第２の
出力端子（ＱＢ）と第ｉ番目の集積回路の第２の入力端
子（ＤＢ）が接続されており、ｍ×ｎチャンネルのパラ
レル出力に画像形成パネルの走査配線を接続され、第１
番目の集積回路の第１の入力端子（ＤＡ）および第ｍ番
目の集積回路の第２の入力端子（ＤＢ）に前記走査開始
を指示する開始信号（ＹＳＴ）を、第１〜第ｍ番目の集
積回路の全部にクロック（ＣＬＫ）および方向信号（Ｄ
ＩＲ）を入力されることにより、前記画像形成パネルの
走査配線を駆動することを特徴とする。この場合、「走
査ライン数≦ｎ×ｍ」である。通常、走査ライン数と走
査配線数は等しい。

【００１７】本発明に係る第２の走査ドライバは、前記
パラレル出力としてｎ（但し、ｎは２以上の整数）個の
出力チャンネルを備えた前記第３の走査ドライバ用集積
回路ｍ（但し、ｍは２以上の整数）個を基板上に実装し
カスケード接続したもので、第１番目の集積回路の位置
が「先頭」に、第ｍ番目の集積回路の位置が「末尾」
に、それ以外の集積回路の位置が「中間」に設定され、
第ｉ（但し、ｉは１〜ｍ−１の整数）番目の集積回路の
第２の入出力端子（ＤＱＢ）と第ｉ＋１番目の集積回路
の第１の入出力端子（ＤＱＡ）が接続されており、ｍ×
ｎチャンネルのパラレル出力に画像形成パネルの走査配
線を接続され、第１番目の集積回路の第１の入出力端子
（ＤＱＡ）および第ｍ番目の集積回路の第２の入出力端
子（ＤＱＢ）に前記走査開始を指示する開始信号（ＹＳ
Ｔ）を、第１〜第ｍ番目の集積回路の全部にクロック
（ＣＬＫ）および方向信号（ＤＩＲ）を入力されること
により、前記画像形成パネルのｍ×ｎ本以下の走査ライ
ンを駆動することを特徴とする。

【００１８】本発明に係る第３の走査ドライバは、前記
パラレル出力としてｎ個の出力チャンネルを備えた前記
第２の走査ドライバ用集積回路ｑ（但し、ｑは２以上の
整数）個を基板上に実装しカスケード接続して走査ドラ
イバモジュールを構成し、この走査ドライバモジュール
ｒ個（但し、ｒは２以上の整数）を使用してｎ×ｑ×ｒ
チャンネルの走査配線駆動出力をパラレルに発生するよ
うにしたもので、各走査ドライバモジュールにおいて第
１番目の集積回路の第１の入力端子（ＤＡ）が該モジュ
ールの第１の入力端（ＭＤＡ）として、第ｑ番目の集積
回路の第２の入力端子（ＤＢ）が該モジュールの第２の
入力端（ＭＤＢ）として、第ｑ番目の集積回路の第１の
出力端子（ＱＡ）が該モジュールの第１の出力端（ＭＱ
Ａ）として、第１番目の集積回路の第２の出力端子（Ｑ
Ｂ）が該モジュールの第２の出力端（ＭＱＢ）として該
モジュール外に引き出され、かつ第ｉ（但し、ｉは１〜
ｑ−１の整数）番目の集積回路の第１の出力端子（Ｑ
Ａ）と第ｉ＋１番目の集積回路の第１の入力端子（Ｄ
Ａ）が接続され、第ｉ＋１番目の集積回路の第２の出力
端子（ＱＢ）と第ｉ番目の集積回路の第２の入力端子
（ＤＡ）が接続されており、走査ドライバ全体において
第ｊ（但し、ｊは１〜ｒ−１の整数）の走査ドライバモ
ジュールの第１の出力端（ＭＱＡ）と第ｊ＋１の走査ド
ライバモジュールの第１の入力端（ＭＤＡ）が接続さ
れ、第ｊ＋１の走査ドライバモジュールの第２の出力端
（ＭＱＢ）と第ｊの走査ドライバモジュールの第２の入
力端（ＭＤＢ）が接続されており、前記ｎ×ｑ×ｒチャ
ンネルのパラレル出力に画像形成パネルの走査配線を接
続され、第１の走査ドライバモジュールの第１の入力端
（ＭＤＡ）および第ｒの走査ドライバモジュールの第２
の入力端（ＭＤＢ）に前記走査開始を指示する開始信号
を、前記ｑ×ｒ個の全部の走査ドライバ用集積回路にク
ロック（ＣＬＫ）および方向信号（ＤＩＲ）を入力され
ることにより、前記画像形成パネルのｎ×ｑ×ｒ本以下
の走査ラインを駆動することを特徴とする。

【００１９】本発明に係る第４の走査ドライバは、前記
パラレル出力としてｎ個の出力チャンネルを備えた前記
第３の走査ドライバ用集積回路ｑ（但し、ｑは２以上の
整数）個を基板上に実装しカスケード接続して走査ドラ
イバモジュールを構成し、この走査ドライバモジュール
ｒ（但し、ｒは２以上の整数）個を使用してｎ×ｑ×ｒ
チャンネルの走査配線駆動出力をパラレルに発生するよ
うにしたもので、各走査ドライバモジュールにおいて第
１番目の集積回路の位置を「先頭」に設定するための信
号入力端および第ｑ番目の集積回路の位置を「末尾」に
設定するための信号入力端が該モジュール外に引き出さ
れ、それ以外の集積回路の位置が「中間」に設定され、
第１番目の集積回路の第１の入出力端子（ＤＱＡ）が該
モジュールの第１の入出力端（ＭＤＱＡ）として、第ｑ
番目の集積回路の第２の入出力端子（ＤＱＢ）が該モジ
ュールの第２の入出力端（ＭＤＱＢ）として該モジュー
ル外に引き出され、第ｉ（但し、ｉは１〜ｑ−１の整
数）番目の集積回路の第２の入出力端子（ＤＱＢ）と第
ｉ＋１番目の集積回路の第１の入出力端子（ＤＱＡ）が
接続されており、ｒ個の走査ドライバモジュールの、第
１の走査ドライバモジュールが「先頭」に、第ｒの走査
ドライバモジュールが「末尾」に、それ以外の走査ドラ
イバモジュールの位置が「中間」に設定され、第ｊ（但
し、ｊは１〜ｒ−１の整数）の走査ドライバモジュール
の第２の入出力端（ＭＤＱＢ）と第ｊ＋１の走査ドライ
バモジュールの第１の入出力端（ＭＤＱＡ）が接続され
ており、前記ｎ×ｑ×ｒチャンネルのパラレル出力に画
像形成パネルの走査配線を接続され、第１の走査ドライ
バモジュールの第１の入出力端（ＭＤＱＡ）および第ｒ
の走査ドライバモジュールの第２の入出力端（ＭＤＱ
Ｂ）に前記走査開始を指示する開始信号を、前記ｑ×ｒ
個の全部の走査ドライバ用集積回路にクロック（ＣＬ
Ｋ）および方向信号（ＤＩＲ）を入力されることによ
り、前記画像形成パネルのｎ×ｑ×ｒ本以下の走査ライ
ンを駆動することを特徴とする。

【００２０】本発明に係る第５の走査ドライバは、前記
パラレル出力としてｎ（但し、ｎは２以上の整数）個の
出力チャンネルを備えた前記第５の走査ドライバ用集積
回路２ｍ（但し、ｍは２以上の整数）個を基板上に実装
しカスケード接続したもので、奇数番目の集積回路と偶
数番目の集積回路とは互いに逆向きに取り付けられて前
記配置信号（ＣＴＬ）として互いに逆論理の信号を設定
され、第１番目および第２ｍ番目の集積回路の第１の入
力端子（ＤＡ）と第２番目および第２ｍ−１番目の集積
回路の第２の入力端子（ＤＢ）が開始信号（ＹＳＴ）入
力端に接続され、第２ｉ−１（但し、ｉは１〜ｍ−１の
整数）番目の集積回路の第１の出力端子（ＱＡ）または
第２ｉ番目の集積回路の第２の出力端子（ＱＢ）と第２
ｉ＋１番目の集積回路の第１の入力端子（ＤＡ）と第２
ｉ＋２番目の集積回路の第２の入力端子（ＤＢ）とが接
続され、第２ｉ＋２番目の集積回路の第１の出力端子
（ＱＡ）または第２ｉ＋１番目の集積回路の第２の出力
端子（ＱＢ）と第２ｉ番目の集積回路の第１の入力端子
（ＤＡ）と第２ｉ−１番目の集積回路の第２の入力端子
（ＤＢ）とが接続されており、奇数番目の集積回路のｍ
×ｎチャンネルのパラレル出力に画像形成パネルの奇数
番目の走査配線を、偶数番目の集積回路のｍ×ｎチャン
ネルのパラレル出力に画像形成パネルの偶数番目の走査
配線を接続され、前記開始信号入力端に前記走査開始を
指示する開始信号を、全集積回路にクロックおよび方向
信号を入力されることにより、前記画像形成パネルの２
ｍ×ｎ本以下の走査ラインを駆動することを特徴とす
る。

【００２１】本発明に係る第６の走査ドライバは、前記
パラレル出力としてｎ（但し、ｎは２以上の整数）個の
出力チャンネルを備えた前記第６の走査ドライバ用集積
回路２ｍ（但し、ｍは２以上の整数）個を基板上に実装
しカスケード接続したもので、奇数番目の集積回路と偶
数番目の集積回路とは互いに逆向きに取り付けられて前
記配置信号（ＣＴＬ）として互いに逆論理の信号を設定
され、第１番目および第２番目の集積回路の位置が「先
頭」に、第２ｍ番目および第２ｍ−１番目の集積回路の
位置が「末尾」に、それ以外の集積回路の位置が「中
間」に設定され、第１番目および第２ｍ番目の集積回路
の第１の入出力端子（ＤＱＡ）と第２番目および第２ｍ
−１番目の集積回路の第２の入出力端子（ＤＱＢ）が開
始信号（ＹＳＴ）入力端に接続され、第２ｉ−１（但
し、ｉは１〜ｍ−１の整数）番目の集積回路の第２の入
出力端子（ＤＱＢ）と第２ｉ番目の集積回路の第１の入
出力端子（ＤＱＡ）と第２ｉ＋１番目の集積回路の第１
の入出力端子（ＤＱＡ）と第２ｉ＋２番目の集積回路の
第２の入出力端子（ＤＱＢ）とが接続されており、奇数
番目の集積回路のｍ×ｎチャンネルのパラレル出力に画
像形成パネルの奇数番目の走査配線を、偶数番目の集積
回路のｍ×ｎチャンネルのパラレル出力に画像形成パネ
ルの偶数番目の走査配線を接続され、前記開始信号入力
端に前記走査開始を指示する開始信号を、全集積回路に
クロックおよび方向信号を入力されることにより、前記
画像形成パネルの２ｍ×ｎ本以下の走査ラインを駆動す
ることを特徴とする。

【００２２】本発明に係る第７の走査ドライバは、前記
パラレル出力としてｎ個の出力チャンネルを備えた前記
第５の走査ドライバ用集積回路２ｑ（但し、ｑは２以上
の整数）個を基板上に実装しカスケード接続して走査ド
ライバモジュールを構成し、この走査ドライバモジュー
ルｒ（但し、ｒは２以上の整数）個を使用してｎ×ｑ×
ｒチャンネルの走査配線駆動出力をパラレルに発生する
ようにしたもので、各走査ドライバモジュールにおいて
奇数番目の集積回路と偶数番目の集積回路とは互いに逆
向きに取り付けられて前記配置信号として互いに逆論理
の信号を設定され、第１番目の集積回路の第１の入力端
子（ＤＡ）および第２番目の集積回路の第２の入力端子
（ＤＢ）が該モジュールの第１の入力端（ＭＤＡ）とし
て、第２ｑ番目の集積回路の第１の入力端子（ＤＡ）お
よび第２ｑ−１番目の集積回路の第２の入力端子（Ｄ
Ｂ）が該モジュールの第２の入力端（ＭＤＢ）として、
第２ｑ−１番目の集積回路の第１の出力端子（ＱＡ）ま
たは第２ｑ番目の集積回路の第２の出力端子（ＱＢ）が
該モジュールの第１の出力端（ＭＱＡ）として、第１番
目の集積回路の第２の出力端子（ＱＢ）または第２番目
の集積回路の第１の出力端子（ＱＡ）が該モジュールの
第２の出力端（ＭＱＢ）として該モジュール外に引き出
され、第２ｉ−１（但し、ｉは１〜ｑ−１の整数）番目
の集積回路の第１の出力端子（ＱＡ）または第２ｉ番目
の集積回路の第２の出力端子（ＱＢ）と第２ｉ＋１番目
の集積回路の第１の入力端子（ＤＡ）と第２ｉ＋２番目
の集積回路の第２の入力端子（ＤＢ）とが接続され、第
２ｉ＋２番目の集積回路の第１の出力端子（ＱＡ）また
は第２ｉ＋１番目の集積回路の第２の出力端子（ＱＢ）
と第２ｉ番目の集積回路の第１の入力端子（ＤＡ）と第
２ｉ−１番目の集積回路の第２の入力端子（ＤＢ）とが
接続されており、これらｒ個の走査ドライバモジュール
のうち、第ｊ（但し、ｊは１〜ｒ−１の整数）の走査ド
ライバモジュールの第１の出力端（ＭＱＡ）と第ｊ＋１
の走査ドライバモジュールの第１の入力端（ＭＤＡ）が
接続され、第ｊ＋１の走査ドライバモジュールの第２の
出力端（ＭＱＢ）と第ｊの走査ドライバモジュールの第
２の入力端（ＭＤＢ）が接続されており、前記走査ドラ
イバモジュールにおける奇数番目の集積回路のパラレル
出力に画像形成パネルの奇数番目の走査配線を、偶数番
目の集積回路のパラレル出力に画像形成パネルの偶数番
目の走査配線を接続され、第１の走査ドライバモジュー
ルの第１の入力端（ＭＤＡ）および第ｒの走査ドライバ
モジュールの第２の入力端（ＭＤＢ）に前記走査開始を
指示する開始信号（ＹＳＴ）を、前記２ｑ×ｒ個の全部
の走査ドライバ用集積回路にクロック（ＣＬＫ）および
方向信号（ＤＩＲ）を入力されることにより、前記画像
形成パネルのｎ×２ｑ×ｒ本以下の走査ラインを駆動す
ることを特徴とする。

【００２３】本発明に係る第８の走査ドライバは、前記
パラレル出力としてｎ個の出力チャンネルを備えた前記
第６の走査ドライバ用集積回路２ｑ（但し、ｑは２以上
の整数）個を基板上に実装しカスケード接続して走査ド
ライバモジュールを構成し、この走査ドライバモジュー
ルｒ個（但し、ｒは２以上の整数）を使用してｎ×ｑ×
ｒチャンネルの走査配線駆動出力をパラレルに発生する
ようにしたもので、各走査ドライバモジュールにおいて
奇数番目の集積回路と偶数番目の集積回路とは互いに逆
向きに取り付けられて前記配置信号（ＣＴＬ）として互
いに逆論理の信号を設定され、第１番目および第２番目
の集積回路の位置を「先頭」に設定するための信号入力
端（ＴＯＰ）および第２ｑ番目および第２ｑ−１番目の
集積回路の位置を「末尾」に設定するための信号入力端
（ＢＴＭ）が該モジュール外に引き出され、それ以外の
集積回路の位置が「中間」に設定され、第１番目の集積
回路の第１の入出力端子（ＤＱＡ）および第２番目の集
積回路の第２の入出力端子（ＤＱＢ）が該モジュールの
第１の入出力端（ＭＤＱＡ）として、第２ｑ番目の集積
回路の第１の入出力端子（ＤＱＡ）および第２ｑ−１番
目の集積回路の第２の入出力端子（ＤＱＢ）が該モジュ
ールの第２の入出力端（ＭＤＱＢ）として該モジュール
外に引き出され、第２ｉ−１（但し、ｉは１〜ｑ−１の
整数）番目の集積回路の第２の入出力端子（ＤＱＡ）ま
たは第２ｉ番目の集積回路の第１の入出力端子（ＤＱ
Ａ）と第２ｉ＋１番目の集積回路の第１の入出力端子
（ＤＱＡ）と第２ｉ＋２番目の集積回路の第２の入出力
端子（ＤＱＢ）とが接続されており、ｒ個の走査ドライ
バモジュールのうち、第１の走査ドライバモジュールが
「先頭」に、第ｒの走査ドライバモジュールが「末尾」
に、それ以外の走査ドライバモジュールの位置が「中
間」に設定され、第ｊ（但し、ｊは１〜ｒ−１の整数）
の走査ドライバモジュールの第２の入出力端（ＭＤＱ
Ｂ）と第ｊ＋１の走査ドライバモジュールの第１の入出
力端（ＭＤＱＡ）が接続されており、前記各走査ドライ
バモジュールにおける奇数番目の集積回路のパラレル出
力に画像形成パネルの奇数番目の走査配線を、偶数番目
の集積回路のパラレル出力に画像形成パネルの偶数番目
の走査配線を接続され、第１の走査ドライバモジュール
の第１の入出力端（ＭＤＱＡ）および第ｒの走査ドライ
バモジュールの第２の入出力端（ＭＤＱＢ）に前記走査
開始を指示する開始信号（ＹＳＴ）を、前記２ｑ×ｒ個
の全部の走査ドライバ用集積回路にクロック（ＣＬＫ）
および方向信号（ＤＩＲ）を入力されることにより、前
記画像形成パネルのｎ×２ｑ×ｒ本以下の走査ラインを
駆動することを特徴とする。

【００２４】本発明に係る画像形成装置は、画像形成素
子をマトリクス状に配設した画像形成用パネルと、画像
信号に応じた変調信号を発生する変調信号発生手段と、
画像処理のための各タイミングを発生するタイミング発
生手段と、前記画像形成用パネルの走査配線の右側と左
側の取り出し部にそれぞれ接続された１対の走査ドライ
バとを有する画像形成装置であって、前記走査ドライバ
は、第１〜第８のいずれか１つに記載された走査ドライ
バであって同一のものを前記右側と左側とに配置したも
のであり、前記右側に配置された走査ドライバの集積回
路と左側の走査ドライバの集積回路とを互いに異なる方
向信号論理によってシフト方向を設定することにより、
前記画像形成用パネルの走査配線を右側と左側から同時
に順次走査駆動することを特徴とする。

【００２５】前記画像形成用パネルは、例えば表面伝導
型放出素子やＦＥ型放出素子やＭＩＭ型放出素子等の冷
陰極素子をマトリクス状に配設した電子源と前記電子源
から放出される電子により画像を形成する蛍光体を備え
るもの、あるいはＥＬ素子を用いることができる。

【００２６】

【作用】上記の構成によれば、高密度実装されるマトリ
クス画像形成パネルに対して、低密度実装で対応できる
走査ドライバ用集積回路を提供することができる。この
走査ドライバ用集積回路は外部からの方向信号に応じて
シフト方向を自由に設定できるので、この走査ドライバ
用集積回路を用いることによって、画像形成パネルの左
右の取り出し端子を同じ走査信号で駆動する、同一の集
積回路を実装した同一の回路構成および実装形態のドラ
イバモジュールや走査ドライバ基板を提供することがで
きる。そして画像表示装置の製造時、集積回路およびド
ライバモジュールや走査ドライバのプリント基板を左右
で同一にできるため製造コストを下げることができる。
また、本発明の走査ドライバ用集積回路は、各ラッチ回
路ごとに入出力を切り換えてシフト方向を切り換えるよ
うにしたため、パラレル出力の順序を切り換える特開２
０００−０７５８３０号公報に記載された走査ドライバ
回路をＩＣ化する場合に比べて配線の長さや交差数が少
なく、高密度化および高速化が容易である。

【００２７】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１６は、本発明の一実施形態に係
る画像形成装置の全体構成を示す。同図において、１は
マトリクス画像表示パネルで、薄型の真空容器内に、基
板上に多数の電子源例えば冷陰極素子を配列してなるマ
ルチ電子源と、電子の照射により画像を形成する画像形
成部材とを対向して備えている。

【００２８】冷陰極素子は、例えばフォトリソグラフィ
・エッチングのような製造技術を用いれば基板上に精密
に位置決めして形成できるため、微小な間隔で多数個を
配列することが可能である。しかも、従来からＣＲＴ等
で用いられてきた熱陰極と比較すると、陰極自身や周辺
部が比較的低温な状態で駆動できるため、より微細な配
列ピッチのマルチ電子源を容易に実現できる。

【００２９】マトリクス画像表示パネル１は、例えばＲ
ＧＢストライプ配列の画素配置をもつ。マトリクス画像
表示パネル１の冷陰極素子は、図１６に示すように、例
えば水平方向に４８０素子すなわち１６０画素（ＲＧ
Ｂ）×３が配置され、垂直方向に２４０素子が配置され
ている。本実施形態では、４８０素子×２４０素子のマ
トリクス画像表示パネルの例を示すが、素子数に関して
は必要に応じて製品用途により決定されるので、この限
りではない。マトリクス画像表示パネル１の各冷陰極素
子は、画像表示時の色に合わせ、Ｒｕｖ（ｕ＝１，２，
３，‥‥，２４０、ｖ＝１，４，７，‥‥，４７８）、
Ｇｕｖ（ｖ＝２，５，８，‥‥，４７９）、Ｂｕｖ（ｖ
＝３，６，９，‥‥，４８０）で示した。

【００３０】２はアナログディジタル変換器（Ａ／Ｄコ
ンバータ）であり、不図示のデコーダにより例えばＮＴ
ＳＣ信号からＲＧＢ信号にデコードされたアナログＲＧ
Ｂコンポーネント信号を、各々例えば８ビット幅のディ
ジタルＲＧＢ信号に変換する。３はデータ並び替え部で
あり、Ａ／Ｄコンバータ２またはコンピュータ等のディ
ジタルＲＧＢ信号（信号名をＳ１とする）を入力しマト
リクス画像表示パネル１の画素配列に合わせディジタル
データを並べ替え出力する（信号名をＳ２とする）。４
は輝度データ変換器で、入力されたディジタルデータを
所望の輝度特性に変換する変換テーブルであり、例えば
放送用にガンマ変換された信号の逆変換を行なう（出力
信号名をＳ３とする）。５はシフトレジスタであり、輝
度データ変換器４から送られるシリアルデータをシフト
クロック（ＳＣＬＫ）で順次シフト転送し、マトリクス
画像表示パネル１のそれぞれの素子に対応したディジタ
ルデータ（ＸＤ１〜ＸＤ４８０）を形成する。６は変調
信号発生部であり、シフトレジスタ５からのディジタル
データに応じて、ＰＷＭクロック（ＰＣＬＫ）をもとに
パルス幅を決定する。７は変調信号ドライバであり、変
調信号発生部６のパルス幅出力に応じて、マトリクス画
像表示パネル１の変調信号線を駆動する（駆動信号をＸ
１〜Ｘ４８０とする）。

【００３１】１０００Ｌ，１０００Ｒは走査ドライバ基
板であり、マトリクス画像表示パネル１の左右の走査配
線端子にそれぞれ接続される。走査ドライバ基板１００
０Ｌ，１０００Ｒは左右とも同一の集積回路を用いた、
同一の回路構成および実装形態からなる。走査ドライバ
基板１０００Ｌ，１０００Ｒは走査方向を設定する信号
（ＤＩＲ）のロジックレベルに従って走査方向を決定
し、入力画像の走査線に対応するマトリクス画像表示パ
ネル１の走査配線（Ｙ１〜Ｙ２４０）を順次走査する。
走査ドライバ基板の制御タイミング、制御信号論理につ
いては後述する。

【００３２】９はタイミング制御部であり、各機能ブロ
ックに所望のタイミングの制御信号を、入力画像の同期
信号およびデータサンプリングクロック（ＤＣＬＫ）等
から作る。

【００３３】図１７は変調信号発生部６のブロック図、
図１８は変調信号発生部における各信号のタイミング図
である。図１７において６０はダウンカウンタであり、
図１６のシフトレジスタ５からの出力である例えば８ビ
ット幅のディジタルデータ（ＸＤ１〜ＸＤ４８０：図１
８においてはＸＤの値(「設定値」)をｐとして説明す
る）をロード信号（Ｌｄ）でロードし、ＰＷＭクロック
（ＰＣＬＫ）をダウンカウント（図１８のＸＤ）する。
そして例えば、ダウンカウンタのボロー（Ｂｏｒｒｏ
ｗ）出力をパルス幅変調出力（図１８のＰＷＭｏｕｔ）
とする。すなわち「ロードされたデータ（設定値ｐ）」
×「クロック（ＰＣＬＫ）周期」で決まるパルス幅のＰ
ＷＭｏｕｔを出力する。

【００３４】次に図１６〜２０に従って画像表示装置の
全体構成の動作を説明する。図１６において、不図示の
デコーダにより、例えばＮＴＳＣ信号からＲＧＢ信号に
デコードされたアナログＲＧＢコンポーネント信号を、
Ａ／Ｄコンバータ２は、各々例えば８ビット幅のディジ
タルＲＧＢ信号（Ｓ１）に変換する。データ並び替え部
３は、Ａ／Ｄコンバータ２またはコンピュータ等のディ
ジタルＲＧＢ信号（Ｓ１）を入力される。この際、１走
査ライン（１Ｈ）のデータ数は、マトリクス画像表示パ
ネル１の変調信号線側の画素数で決めると処理が簡単に
なる。本実施形態の場合、１Ｈの素子数は４８０素子で
あり、１画素はＲＧＢの３素子で構成されるので、マト
リクス画像表示パネル１の変調信号線側の画素数は１６
０である。Ａ／Ｄコンバータ２またはコンピュータ等の
ディジタルＲＧＢ信号（Ｓ１）はデータサンプリングク
ロック（ＤＣＬＫ）と同期して出力される。

【００３５】データ並び替え部３の入力信号（Ｓ１）で
あるＲＧＢパラレル信号は、図１９に示すように、前記
データサンプリングクロック（ＤＣＬＫ）の３倍の周波
数のクロックである図１９には不図示のシフトクロック
（ＳＣＬＫ）のタイミングで切り換えられ、マトリクス
画像表示パネル１のＲＧＢ画素配列に従って、順次出力
される。データ並び替え部３の出力信号（Ｓ２）は、輝
度データ変換器４に入力される。輝度データ変換器４
は、あらかじめ、所望のデータが記憶されている不図示
の変換テーブル（ＲＯＭ）により、データ並び替え部３
の出力信号（Ｓ２）を例えばＣＲＴのガンマ特性と同等
の輝度特性に変換する（出力信号をＳ３とする）。

【００３６】一方、輝度データ変換器４の出力Ｓ３は、
シフトレジスタ５に送られる。シフトレジスタ５はシリ
アルデータ（Ｓ３）をシフトクロック（ＳＣＬＫ）で順
次シフト転送し、マトリクス画像表示パネル１のそれぞ
れの素子に対応したディジタルデータ（ＸＤ１〜ＸＤ４
８０）を水平走査時間単位で出力する。例えば８ビット
幅のディジタルデータ（ＸＤ１〜ＸＤ４８０）が変調信
号発生部６に入力される。上述の通り、変調信号発生部
６は、画像表示パネル１の１素子毎にディジタルデータ
（「設定値」）とＰＷＭクロック（ＰＣＬＫ）に応じて
パルス幅を決定する。すなわち変調信号発生部６は、
「ＰＷＭクロック（ＰＣＬＫ）数」が「設定値」と等し
くなるまでの時間で決まるパルス幅を出力する。

【００３７】本実施形態においては、ＮＴＳＣ信号を２
４０本の走査配線のマトリクス画像表示パネル１で表示
させるために、インターレースされている有効走査線の
４８５本の内４８０本をフィールド毎にマトリクス画像
表示パネル１に重ね書きし駆動した。ＮＴＳＣ信号の１
フィールドをマトリクス画像表示パネル１では１フレー
ムとして扱った。すなわちマトリクス画像表示パネル１
をフレーム周波数６０Ｈｚ、走査ライン２４０本の画像
信号として駆動した。

【００３８】この時、１走査ラインの表示に要する時間
は、ＮＴＳＣ信号ではおおよそ６３．５μＳｅｃであ
り、その時間内の約５６．５μＳｅｃを駆動パルス（Ｘ
１〜４８０）の最大時間と決めた。ＰＷＭクロック（Ｐ
ＣＬＫ）は、ディジタルデータ（「設定値」）を８ビッ
トに選んだので、ＰＷＭクロック（ＰＣＬＫ）のパルス
数は、２５６個の時に約５６．５μＳｅｃとなるような
周波数を選んだ。すなわち１パルスのパルス幅が約２２
０ｎＳｅｃのクロック、つまり周波数が約４．５ＭＨｚ
のクロックをＰＷＭクロック（ＰＣＬＫ）とした。

【００３９】走査ドライバ基板１０００Ｌ，１０００Ｒ
は後述する動作を行い、図１９に示したように走査開始
の時刻を決める信号（ＹＳＴ）を水平走査同期信号（Ｈ
Ｄ）に同期して順次転送することによって走査配線を駆
動する。走査ドライバ基板１０００Ｌ，１０００Ｒは、
水平走査同期信号（ＨＤ）に同期して走査配線を順次１
番目（Ｙ１）から２４０番目（Ｙ２４０）まで選択電圧
−Ｖｓｓ（例えば−Ｖｔｈ：−８Ｖ）で駆動する。この
時、走査ドライバ基板１０００Ｌ，１０００Ｒは選択し
ていない他の走査配線の電圧を非選択電圧＋Ｖｕｓ（例
えば０Ｖまたは＋８Ｖ）で駆動する。

【００４０】一方、変調信号駆動ドライバ７の出力がオ
ンの時、変調信号配線の電圧は、＋Ｖｔｈ（例えば＋８
Ｖ）になる。走査ドライバ基板１０００Ｌ，１０００Ｒ
が選択した走査配線（−Ｖｓｓ：−８Ｖで駆動）に接続
され、かつ変調信号ドライバ７の出力がオン（＋Ｖｔ
ｈ：＋８Ｖで駆動）の変調信号配線に接続されている冷
陰極素子には１６Ｖの電圧が加わり、対応する冷陰極素
子は電子を放出する。したがって、マトリクス画像表示
パネル１の画像形成部材のその冷陰極素子に対向する部
分が発光する。

【００４１】走査ドライバ基板１０００Ｌ，１０００Ｒ
が選択しない走査配線（０Ｖまたは＋８Ｖで駆動）に接
続されている冷陰極素子には８Ｖまたは０Ｖの電圧が加
わる。図２０は冷陰極素子（表面伝導型放出素子）の特
性の一例を示す。図２０の冷陰極素子は素子電圧Ｖｆが
閾値電圧Ｖｔｈ（例えば８Ｖ）以下のとき放出電流Ｉｅ
が０である。すなわち、電子を放出しない。したがっ
て、走査ドライバ基板１０００Ｌ，１０００Ｒが選択し
なかった走査配線に接続されている冷陰極素子は電子を
放出しない。そのためマトリクス画像表示パネル１の、
選択されていない走査配線に接続された冷陰極素子に対
向する部分は発光することはない。

【００４２】変調信号ドライバ７の出力がオフ（０Ｖで
駆動）の時、変調信号配線の電圧は０Ｖであり、選択さ
れた走査配線（−Ｖｓｓ：−８Ｖで駆動）の冷陰極素子
には８Ｖの電圧が加わる。しかし、図２０を見て明らか
なように、各冷陰極素子は電子を放出しない。そのため
マトリクス画像表示パネル１の、走査配線が選択されて
いたとしても出力がオフの変調信号ドライバ７に接続さ
れた冷陰極素子に対向する部分は発光することはない。
また走査ドライバ基板１０００Ｌ，１０００Ｒが選択し
ていない走査配線（０Ｖまたは＋８Ｖで駆動）に接続さ
れている冷陰極素子には０Ｖまたは−８Ｖ（逆方向に８
Ｖ）の電圧が加わるが、図２０を見て明らかなように、
走査ドライバ１０００Ｌ，１０００Ｒが選択しなかった
走査配線に接続されている冷陰極素子は電子を放出しな
い。図２０では示していないが冷陰極素子の特性上−８
Ｖの印加時も電子放出はしない。そのためマトリクス画
像表示パネル１の、選択されていない走査配線に接続さ
れた冷陰極素子に対向する部分は発光することはない。
は発光することはない。

【００４３】そして、走査ドライバ基板１０００Ｌ、１
０００Ｒで選択されている走査配線上の各素子に、変調
信号駆動ドライバ７の出力が所望の輝度に比例したパル
ス幅で加えられる。そして駆動電圧は順次走査され、マ
トリクス画像表示パネル１に画像を形成する。

【００４４】なお、本実施形態で一例として用いた冷陰
極素子（表面伝導型放出素子）は、図２０の特性をも
ち、非選択時の電流は選択時の駆動電流のおおよそ１／
１００〜数千分の１以下であった。

【００４５】

【実施例】次に上述の実施形態において用いられる走査
ドライバ用集積回路と、それを用いた走査ドライバ基板
の実施例を説明する。 ［第１の実施例］図１から図６に従って第１の実施例を
説明する。本実施例は、出力４０ｃｈ／ＩＣの（１個の
集積回路が４０個の出力チャンネルを有する）走査ドラ
イバ用集積回路を２個実装したモジュールを３個使用
し、２４０（＝４０×２×３）本の走査配線を駆動する
例を示す。一般的には出力ｎｃｈ／ＩＣの走査ドライバ
用集積回路をｑ個実装したモジュールをｒ個使用し、
（ｎ×ｑ×ｒ）本の走査配線を駆動する場合の一例でも
ある。

【００４６】本構成は一例であり、例えばモジュール構
成をとらず、出力４０ｃｈ／ＩＣの走査ドライバ用集積
回路を６個実装した走査ドライバ基板１０００Ｌ，１０
００Ｒを使用し、２４０本の走査配線を駆動する形態を
とってもよい。一般的には出力ｎｃｈ／ＩＣの走査ドラ
イバ用集積回路をｍ個実装した走査ドライバ基板を使用
し、（ｎ×ｍ）本の走査配線を駆動する場合の一例でも
ある。

【００４７】モジュール構成は、特にモジュールをフレ
キシブル基板上に実装しマトリクス画像表示パネル１に
フレキシブル基板を直接接続する場合、量産性に優れて
いる。また走査ドライバ用集積回路を走査ドライバ基板
に直接実装した形態であれば、少量多品種（特に素子数
について多種）の画像表示パネルに対応できる利点があ
る。

【００４８】また本実施例では走査配線の数とドライバ
の出力本数を同じとしたが、適当な倍数が見つからない
時、モジュール構成の場合（ｎ×ｑ×ｒ）＞走査配線、
モジュール構成をとらない場合（ｎ×ｍ）＞走査配線で
ある条件で実装するとよい。例えばＸＧＡ（走査配線数
が７６８本）の場合、出力４０ｃｈ／ＩＣの走査ドライ
バ用集積回路を２０個実装した走査ドライバ基板１００
０Ｌ，１０００Ｒを使用し走査ドライバのシフト始めと
終りの出力を１６本ずつパネルに接続しないようにす
る。この場合、シフト始めと終りの出力を同じ本数ずつ
接続しないように実装すると、マトリクス画像表示パネ
ル１の左右に同一構成の走査ドライバ基板１０００Ｌ，
１０００Ｒを配置するのに好都合である。

【００４９】図１〜図３は本発明の第１の実施例に係る
走査ドライバ用集積回路の説明図である。図１はシフト
レジスタ部を示す図である。図１において、１１０１−
１，１１０１−２，‥‥，１１０１−３９，１１０１−
４０はＣＬＫ（クロック）端子に入力される信号の立ち
上がりでラッチ動作を行うラッチ回路、１１０２はＤＩ
Ｒ（方向信号）端子に入力される信号がロウレベル時に
導通するスイッチ、１１０３はＤＩＲ端子に入力される
信号がハイレベル時に導通するスイッチ、１１０４，１
１０５はＡＮＤ回路、１１０６はＮＯＴ回路、１１０７
はＤＩＲ端子に入力される信号がロウレベル時に出力を
イネーブル(許可)するスリーステートバッファ、１１０
８はＤＩＲ端子に入力される信号がロウレベルかつＢＴ
Ｍ（「末尾」配置信号）端子に入力される信号がハイレ
ベル時に出力をイネーブルするスリーステートバッフ
ァ、１１０９はＤＩＲ端子に入力される信号がハイレベ
ル時に出力をイネーブルするスリーステートバッファ、
１１１０はＤＩＲ端子に入力される信号がハイレベルか
つＴＯＰ（「先頭」配置信号）端子に入力される信号が
ハイレベル時に出力をイネーブルするスリーステートバ
ッファである。１１００はシフトレジスタ部を示す。

【００５０】次に図１におけるシフトレジスタ部１１０
０の動作を説明する。ＴＯＰ端子およびＢＴＭ端子に入
力される信号がハイレベル(配置は「中間」)、ＣＬＲ
(クリア)端子に入力される信号がハイレベル(クリアし
ない)、ＤＩＲ端子に入力される信号がロウレベル（順
方向）の時の動作を説明する。この時スイッチ１１０２
は導通する。スイッチ１１０３は非導通である。またス
リーステートバッファ１１０７，１１０８は出力をイネ
ーブルし、スリーステートバッファ１１０９，１１１０
は出力をディセーブル(禁止)する。スリーステートバッ
ファは、出力をディセーブルした状態（スリーステート
状態）では、出力をハイインピーダンス状態にしてお
り、スリーステートバッファ１１１０がスリーステート
状態となることでＤＱＡ端子の入力インピーダンスはハ
イインピーダンス状態となっている。よってラッチ回路
１１０１−ｉのデータ出力（Ｑｉ）とラッチ回路１１０
１−（ｉ＋１）のデータ入力（Ｄ）が接続され、ＤＱＡ
端子(第１の入出力端子)に入力される信号がスリーステ
ートバッファ１１０７を介しラッチ回路１１０１−１の
データ入力に接続される。ラッチ回路１１０１−４０の
データ出力がスリーステートバッファ１１０８で出力さ
れＤＱＢ端子(第２の入出力端子)に出力する。そしてＣ
ＬＫ端子に入力される信号の立ち上がりエッジでＤＱＡ
端子に入力される信号をラッチ回路１１０１−１，１１
０１−２，‥‥，１１０１−３９，１１０１−４０は順
次Ｑ１からＱ４０の方向にシフトする。そしてＤＱＢ端
子にシフトされたデータを出力する。なお、この状態で
ＢＴＭ端子に入力される信号がロウレベルになるとスリ
ーステートバッファ１１０７は出力をディセーブルす
る。すなわちスリーステートバッファ１１０７はスリー
ステート状態となり、ＤＱＢ端子の出力を禁止する。

【００５１】次に、ＴＯＰ端子およびＢＴＭ端子に入力
される信号がハイレベル、ＣＬＲ端子に入力される信号
がハイレベル、ＤＩＲ端子に入力される信号がハイレベ
ル(逆方向)の時の動作を説明する。この時スイッチ１１
０３は導通する。またスリーステートバッファ１１０
９，１１１０は出力をイネーブルする。よってラッチ回
路１１０１−（ｉ＋１）のデータ出力とラッチ回路１１
０１−ｉのデータ入力が接続され、ＤＱＢ端子に入力さ
れる信号がスリーステートバッファ１１０９を介しラッ
チ回路１１０１−４０のデータ入力に接続される。ラッ
チ回路１１０１−１のデータ出力がスリーステートバッ
ファ１１１０で出力されＤＱＡ端子に出力する。そし
て、ＣＬＫ端子に入力される信号の立ち上がりエッジで
ＤＱＢ端子に入力される信号をラッチ回路１１０１−
１，１１０１−２，‥‥，１１０１−３９，１１０１−
４０は順次Ｑ４０からＱ１の方向にシフトする。そして
ＤＱＡ端子にシフトされたデータを出力する。なお、こ
の状態でＴＯＰ端子に入力される信号がロウレベルにな
るとスリーステートバッファ１１１０はスリーステート
状態となり、ＤＱＡ端子の出力は禁止される。

【００５２】ＣＬＲ端子に入力される信号がロウレベル
の場合はラッチ回路１１０１−１，１１０１−２，‥
‥，１１０１−３９，１１０１−４０をクリアし、Ｑ１
〜Ｑ４０をロウレベルにする。このＣＬＲ端子信号は電
源投入時等ラッチ回路１１０１−１，１１０１−２，‥
‥，１１０１−３９，１１０１−４０の状態が定まって
いないときに、走査ドライバ基板の全出力を非選択電圧
に設定するために使用する。

【００５３】図２に走査ドライバ用集積回路の全体ブロ
ック図を示す。同図において、１１００は図１で説明し
たシフトレジスタ部である。１２０２はＮＯＴ回路であ
る。１２０１はシフトレジスタ部１１００の出力（Ｑ１
〜Ｑ４０）とＮＯＴ回路１２０２の出力とを各々ＡＮＤ
演算するＡＮＤ回路、１２０３はＡＮＤ回路１２０１の
出力レベル変換するレベルシフト回路、１２０５は選択
電圧を出力するＮｃｈ−ＭＯＳ型ＦＥＴ、１２０７は非
選択電圧を出力するＰｃｈ−ＭＯＳ型ＦＥＴ、１２０４
はＮｃｈ−ＭＯＳ型ＦＥＴ１２０５のゲートをドライブ
するプリドライバ回路、１２０６はＰｃｈ−ＭＯＳ型Ｆ
ＥＴ１２０７のゲートをドライブするプリドライバ回
路、１２０８は保護ダイオード、１２０９はプリドライ
バ回路１２０４，１２０６の電源電圧を発生するツエナ
ダイオード、１２１０はツエナダイオードに電流を供給
する電流源である。１２００は走査ドライバ用集積回路
を示す。

【００５４】選択電圧を出力するＮｃｈ−ＭＯＳ型ＦＥ
Ｔ１２０５は、変調信号配線数×選択電圧時の素子電流
／２（例えば本実施例のパネルでは４８０［素子］×１
［ｍＡ］／２）と大電流を吸い込む必要がある。一方、
非選択電圧を出力するＰｃｈ−ＭＯＳ型ＦＥＴ１２０７
は、変調信号配線数×非選択電圧時の素子電流／２（例
えば本実施例のパネルでは４８０［素子］×０．００１
［ｍＡ］／２）とわずかな電流を吸い込む（あるいは吐
き出し）能力があればよい。そのため選択電圧を出力す
るＮｃｈ−ＭＯＳ型ＦＥＴ１２０５のオン抵抗は、非選
択電圧を出力するＰｃｈ−ＭＯＳ型ＦＥＴ１２０７のオ
ン抵抗より小さくなるように設計しチップ面積を小さく
した。これによって走査ドライバ用の集積回路の価格を
安価にすることができた。

【００５５】具体的には、選択時の素子電流は１ｍＡ、
非選択時の素子電流は素子の特性ばらつきを考慮して最
大時であっても選択時の１／１００以下である。

【００５６】ドライバの出力ＦＥＴのオン抵抗による電
圧降下を最大１Ｖとして本発明者は以下の設計を行っ
た。例えば走査方向１００素子のモノクロ表示のマトリ
クス画像表示パネルであれば、選択電圧を出力するＮｃ
ｈ−ＭＯＳ型ＦＥＴ１２０５のオン抵抗は２０Ω以下に
設計した。パネルサイズが大きく走査方向の素子数が多
くなればより抵抗値を下げる必要がある。

【００５７】非選択時の素子電流は最大で選択時の１／
１００すなわち０．０１ｍＡである。同様にドライバの
出力ＦＥＴのオン抵抗による電圧降下を最小０．１Ｖと
した。例えば走査方向１９２０素子のカラー表示のマト
リクス画像表示パネル（フルＨＤＴＶ）の時、オン抵抗
は３．５Ωであり、フルＨＤのパネルサイズであっても
３．５Ωより小さくする必要は無い（小さくしても電気
的特性上は問題ないが、チップ面積が大きくなる等コス
ト面の問題が生じる）。すなわち非選択電圧を出力する
Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のオン抵抗は３．５Ω
より大きな値を選んだ。

【００５８】さらに本発明者は、ドライバの出力ＦＥＴ
のオン抵抗による電圧降下を選択時と非選択時に同じと
なるようにとの考えから、選択電圧を出力するＮｃｈ−
ＭＯＳ型ＦＥＴ１２０５のオン抵抗と非選択電圧を出力
するＰｃｈ−ＭＯＳ型ＦＥＴ１２０７のオン抵抗の比
は、冷陰極素子の非選択時と選択時の比にほぼ等しく設
計した。

【００５９】次に、走査ドライバ用集積回路１２００の
動作を説明する。前述したように、シフトレジスタ部１
１００は、ＴＯＰ端子、ＢＴＭ端子、ＣＬＲ端子、ＤＩ
Ｒ端子に入力される信号によってＱ１からＱ４０の方向
またはＱ４０からＱ１の方向でＤＱＡ端子またはＤＱＢ
端子に入力される信号を順次シフトする。シフトされた
出力（Ｑ１〜Ｑ４０）はＡＮＤ回路１２０１によってＥ
Ｎ端子に入力される信号がロウレベルの時にそのまま出
力する。なお、ＥＮ端子に入力される信号がハイレベル
の時は全部のＡＮＤ回路１２０１の出力がロウレベルす
なわち非選択状態となる。

【００６０】レベルシフト回路１２０３はＡＮＤ回路１
２０１の出力レベルをプリドライバ回路１２０４の電源
電圧範囲に変換（ＡＮＤ回路１２０１の出力がハイレベ
ル時ＶＰＭの電位、ＡＮＤ回路１２０１の出力がロウレ
ベル時−Ｖｓｓの電位）する。レベルシフト回路１２０
３は、また、ＡＮＤ回路１２０１の出力レベルをプリド
ライバ回路１２０６の電源電圧範囲に変換（ＡＮＤ回路
１２０１の出力がハイレベル時＋Ｖｕｓの電位、ＡＮＤ
回路１２０１の出力がロウレベル時ＶＰＰの電位）す
る。この時レベルシフト回路１２０３の出力電圧振幅
は、Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５およびＰｃｈ−Ｍ
ＯＳ型ＦＥＴ１２０７のゲート・ソース間耐圧以下であ
り、ゲート閾値電圧（Ｖｔｈ）以上になるように設定し
た。

【００６１】プリドライバ回路１２０４はＮｃｈ−ＭＯ
Ｓ型ＦＥＴ１２０５のゲートを制御し、プリドライバ回
路１２０６はＰｃｈ−ＭＯＳ型ＦＥＴ１２０７のゲート
を制御する。そしてＡＮＤ回路１２０１の出力がハイレ
ベルの時Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５のドレイン−
ソース間が導通し、ＡＮＤ回路１２０１の出力がロウレ
ベルの時Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のドレイン−
ソース間が導通する。

【００６２】ＥＮ端子に入力される信号がロウレベルの
時にシフトレジスタ部１１００の出力（Ｑ１〜Ｑ４０）
がハイレベルであれば、Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０
５のドレイン−ソース間が導通し、出力端子（Ｏ１〜Ｏ
４０）の電位を選択電位（−Ｖｓｓ）にする。また、シ
フトレジスタ部１１００の出力（Ｑ１〜Ｑ４０）がロウ
レベルであれば、Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のド
レイン−ソース間が導通し、出力端子（Ｏ１〜Ｏ４０）
の電位を非選択電圧（＋Ｖｕｓ）にする。

【００６３】また、ＥＮ端子に入力される信号をハイレ
ベルにすると、強制的に出力端子（Ｏ１〜Ｏ４０）の電
位を非選択電圧（＋Ｖｕｓ）にすることができる。ＥＮ
端子は電源投入時等ラッチ回路１１０１−１，１１０１
−２，‥‥，１１０１−３９，１１０１−４０の状態が
定まっていないときに、走査ドライバ基板の出力を非選
択電圧に設定するために使用する。またＥＮ端子はＣＬ
Ｋ端子に入力される信号の立ち上がりでラッチ動作を行
うラッチ回路１１０１−１，１１０１−２，‥‥，１１
０１−３９，１１０１−４０の出力変化が隣接した出力
（Ｏ１〜Ｏ４０）で重ならないように制御するために使
用する。

【００６４】ツエナダイオード１２０９のツエナ電圧
は、Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５およびＰｃｈ−Ｍ
ＯＳ型ＦＥＴ１２０７のゲート耐圧から決定した。本実
施例では５Ｖのものを使用した。電流源１２１０は表示
周波数で走査ドライバ用集積回路１２００を動作させた
場合に十分プリドライバ回路１２０４，１２０６の電源
電流値（Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５およびＰｃｈ
−ＭＯＳ型ＦＥＴ１２０７のゲート容量の充放電電流）
を満足するように選んだ。

【００６５】本実施例では、ツエナダイオード１２０９
と電流源１２１０でプリドライバ回路１２０４，１２０
６の電源を集積回路内で生成したが、他の構成で集積回
路内部で実現しても構わない。また電源回路を集積回路
外部に設け、集積回路に外部から供給してもかまわな
い。

【００６６】図３に走査ドライバ用集積回路のレベルシ
フト回路以降の実際の回路例を示す。図２で説明した構
成要素の説明は省略する。図３において、１２９０は第
１のレベルシフタのＰｃｈ−ＭＯＳ型ＦＥＴ、１２９１
はそのドレイン抵抗、１２９２はＰｃｈ−ＭＯＳ型ＦＥ
Ｔ１２０７とＮｃｈ−ＭＯＳ型ＦＥＴ１２０５が同時に
オンする状態を避けるディレイ回路、１２９３は第２の
レベルシフタのＮｃｈ−ＭＯＳ型ＦＥＴ、１２９４はそ
のドレイン抵抗である。保護ダイオード１２０８は図示
を省略した。番号の無いツエナダイオードは過電圧保護
用である。

【００６７】図３において、走査ドライバ用集積回路の
レベルシフト回路以降の実際の動作を説明する。レベル
シフト回路１２０３に入力された信号は反転されＰｃｈ
−ＭＯＳ型ＦＥＴ１２９０を駆動する。例えば入力がハ
イレベル（選択出力指定）ならＰｃｈ−ＭＯＳ型ＦＥＴ
１２９０はターンオンする。従ってドレイン抵抗１２９
１には電流が流れるので電圧が発生し、−Ｖｓｓ基準で
ハイレベル信号になる。この信号はディレイ回路１２９
２に入力される。ディレイ回路１２９２の第１の出力
は、第２のレベルシフタのＮｃｈ−ＭＯＳ型ＦＥＴ１２
９３のゲートに接続され、第２の出力はプリドライバ１
２０４の入力に接続される。

【００６８】ディレイ回路１２９２の第１の出力は第２
の出力の（−Ｖｓｓ基準で）ハイレベル信号より時間的
に短く設定する。その結果、Ｐｃｈ−ＭＯＳ型ＦＥＴ１
２０７とＮｃｈ−ＭＯＳ型ＦＥＴ１２０５の同時オン状
態を避けることができる。

【００６９】ディレイ回路１２９２の第１の出力の（−
Ｖｓｓ基準で）ハイレベル信号はＮｃｈ−ＭＯＳ型ＦＥ
Ｔ１２９３のゲートを制御する。そしてＮｃｈ−ＭＯＳ
型ＦＥＴ１２９３をターンオンする。そのためドレイン
抵抗１２９４は電圧を発生する。この信号はプリドライ
バ１２０６で反転されＰｃｈ−ＭＯＳ型ＦＥＴ１２０７
をターンオフする。一方、ディレイ回路１２９２の第２
の出力の（−Ｖｓｓ基準で）ハイレベル信号はプリドラ
イバ１２０４で論理反転無でＮｃｈ−ＭＯＳ型ＦＥＴ１
２０５のゲートをドライブする。その結果Ｎｃｈ−ＭＯ
Ｓ型ＦＥＴ１２０５はターンオンする。従って、レベル
シフト回路が１２０３に入力される信号がハイレベル
（選択出力指定）の時に良好に出力を−Ｖｓｓ電位（選
択電位）にすることができた。

【００７０】図４は、走査ドライバ用集積回路１２００
を２個実装し８０チャンネル出力のモジュール構成にし
たドライバモジュールを示す図である。図４において、
１２００−１，１２００−２は図２で説明した走査ドラ
イバ用集積回路であり、同じ集積回路をプリント基板
（またはフレキシブルプリント基板）に実装している。

【００７１】走査ドライバ用集積回路１２００−１のＤ
ＱＢ端子は走査ドライバ用集積回路１２００−２のＤＱ
Ａ端子に接続されている。他の制御信号線（ＣＬＫ，Ｅ
Ｎ，ＣＬＲ，ＤＩＲ）は走査ドライバ用集積回路１２０
０−１と１２００−２で並列接続され後述する制御端子
に接続されている。

【００７２】１３０１はパスコンであり、１３０２はシ
フトクロック（ＣＬＫ）、シフトデータ入出力（ＤＡ，
ＤＢ）、配置信号（ＴＯＰ，ＢＴＭ）、方向信号（ＤＩ
Ｒ）、イネーブル信号（ＥＮ）、クリア信号（ＣＬＲ）
および電源を供給する制御端子である。制御端子１３０
２のシフトデータ入出力（ＭＤＱＡ，ＭＤＱＢ）はそれ
ぞれ走査ドライバ用集積回路１２００−１のＤＱＡ端
子、走査ドライバ用集積回路１２００−２のＤＱＢ端子
が接続されている。また、制御端子１３０２の配置信号
（ＴＯＰ，ＢＴＭ）はそれぞれ走査ドライバ用集積回路
１２００−１のＴＯＰ端子、走査ドライバ用集積回路１
２００−２のＢＴＭ端子に接続されている。

【００７３】１３０３は出力端子である。実装形態につ
いては例えば出力端子１３０３はコネクタで実現する。
この場合、パネルとドライバモジュールの着脱が自由に
行える利点がある。また他の実装形態については、出力
端子１３０３をコネクタ接続する以外にフレキシブル基
板の配線パターンとマトリクス画像表示パネル１の配線
とのＡＣＦ等での接続がある。この場合着脱は自由に行
えないが、実装コストを下げることができ量産に向いて
いる。１３００はドライバモジュールである。

【００７４】次にドライバモジュール１３００の動作を
説明する。走査ドライバ用集積回路１２００−１，１２
００−２は制御端子１３０２のＤＩＲ端子に入力される
信号がロウレベルの時、制御端子１３０２のＭＤＱＡ端
子に入力される信号をＯＵＴ１からＯＵＴ８０の方向に
順次シフトする。走査ドライバ用集積回路１２００−１
のＤＱＢ端子は走査ドライバ用集積回路１２００−２の
ＤＱＡ端子に接続されているので走査ドライバ用集積回
路１２００−１のＢＴＭ端子に入力される信号はハイレ
ベルにする（ディセーブルする）。同様に、走査ドライ
バ用集積回路１２００−２のＴＯＰ端子に入力される信
号はハイレベルにする（ディセーブルする）。ドライバ
モジュール１３００はマトリクス画像表示パネル１の走
査配線数にあわせカスケード(縦続)接続して使用するの
で、集積回路１２００−１のＴＯＰ端子および集積回路
１２００−２のＢＴＭ端子は制御端子１３０２に接続さ
れ、ドライバモジュールの配置信号をドライバモジュー
ル外部から供給する。ドライバモジュール１３００の動
作状態を示す図を図５に示す。

【００７５】図６は図４のドライバモジュールを用いて
図１６に示した走査ドライバ基板１０００を構成した例
を示す。この走査ドライバ基板１０００は図１６に示し
たマトリクス画像表示パネル1の左右に1個ずつ配置さ
れ、走査ドライバ基板１０００Ｌおよび１０００Ｒとし
て用いることができる。図６において、１３００−１，
１３００−２，１３００−３は図４で説明したドライバ
モジュール、１４０１は制御信号コネクタ、１４０２は
バッファ回路、１４０３はセラミックコンデンサによる
パスコン、１４０４は電解コンデンサによるパスコン、
１４０５は出力端子である。

【００７６】ドライバモジュール１３００−１のＭＤＱ
Ｂ端子(第２のモジュール入出力端子)はドライバモジュ
ール１３００−２のＭＤＱＡ端子(第１のモジュール入
出力端子)に、ドライバモジュール１３００−２のＭＤ
ＱＢ端子(第２のモジュール入出力端子)はドライバモジ
ュール１３００−３のＭＤＱＡ端子(第１のモジュール
入出力端子)に接続される。

【００７７】制御信号線（ＣＬＫ，ＥＮ，ＣＬＲ，ＤＩ
Ｒ）はドライバモジュール１３００−１，１３００−
２，１３００−３で並列接続され制御信号コネクタ１４
０１に接続される。ドライバモジュール１３００−１の
ＭＤＱＡ端子とドライバモジュール１３００−３のＭＤ
ＱＢ端子は接続され、かつ制御信号コネクタ１４０１の
データ（Ｄａｔａ）端子に接続される。ドライバモジュ
ール１３００−１のＴＯＰ端子の入力信号はロウレベ
ル、ＢＴＭ端子の入力信号はハイレベルに接続される。
つまり、ドライバモジュール１３００−１の位置が「先
頭」に設定される。ドライバモジュール１３００−２の
ＴＯＰ端子およびＢＴＭ端子の入力信号はいずれもハイ
レベルに接続される。つまり、ドライバモジュール１３
００−２の位置は「中間」に設定される。またドライバ
モジュール１３００−３のＴＯＰ端子の入力信号はハイ
レベル、ＢＴＭ端子の入力信号はロウレベルに接続され
る。つまり、ドライバモジュール１３００−３の位置は
「末尾」に設定される。走査ドライバ基板１０００の出
力端子１４０５（Ｙｏ１〜Ｙｏ２４０）はマトリクス画
像表示パネル１の走査配線に接続される。詳しい接続法
は後述する。

【００７８】次に走査ドライバ基板１０００の動作を説
明する。 ◎マトリクス画像表示パネル１の左側に実装する場合 マトリクス画像表示パネル１の左側の位置に実装される
走査ドライバ基板１０００（図１６においては１０００
Ｌと示している）は、制御信号コネクタ１４０１のＤＩ
Ｒ端子の入力信号をロウレベル(順方向)に設定される。
また走査ドライバ基板１０００の出力端子１４０５のＹ
ｏ１は走査配線Ｙ１に、Ｙｏ２は走査配線Ｙ２に、‥
‥、Ｙｏ２４０は走査配線Ｙ２４０に接続される。

【００７９】ドライバモジュール１３００−１のＴＯＰ
端子の入力信号はロウレベル（イネーブル）、ＢＴＭ端
子の入力信号はハイレベル（ディセーブル）、ドライバ
モジュール１３００−２のＴＯＰ端子とＢＴＭ端子の入
力信号はハイレベル（ディセーブル）、ドライバモジュ
ール１３００−３のＴＯＰ端子の入力信号はハイレベル
（ディセーブル）、ＢＴＭ端子の入力信号はロウハイレ
ベル（イネーブル）に接続されているので、図５に示し
たように、ドライバモジュール１３００−１，１３００
−２，１３００−３は各々ＯＵＴ１からＯＵＴ８０の方
向にドライバモジュール１３００−１，１３００−２，
１３００−３のＭＤＱＡ端子に入力される信号を順次シ
フトする。前述したようにドライバモジュール１３００
−１，１３００−２，１３００−３は各々ＭＤＱＡ端子
とＭＤＱＢ端子がカスケード接続されているので、制御
信号コネクタ１４０１のＤａｔａ端子に入力される信号
（ＹＳＴ）をＣＬＫ端子に入力されるシフトクロックに
よってＹｏ１からＹｏ２４０の方向に連続してシフト
し、選択電圧（−Ｖｓｓ）を走査する。よってマトリク
ス画像表示パネル１の走査配線をＹ１からＹ２４０の方
向に連続して選択電圧（−Ｖｓｓ）で走査することがで
きた。

【００８０】◎マトリクス画像表示パネル１の右側に実
装する場合 マトリクス画像表示パネル１の右側の位置に実装される
走査ドライバ基板１０００（図１６においては１０００
Ｒと示している）の制御信号コネクタ１４０１のＤＩＲ
端子の入力信号はハイレベル(逆方向)に設定される。ま
た走査ドライバ基板１０００の出力端子１４０５のＹｏ
１は走査配線Ｙ２４０に、Ｙｏ２は走査配線Ｙ２３９
に、‥‥、Ｙｏ２４０は走査配線Ｙ１に接続される。こ
こで、走査ドライバ基板１０００Ｒは走査ドライバ基板
１０００Ｌと同じ走査ドライバ基板１０００を１８０度
回転して実装したものである。

【００８１】ドライバモジュール１３００−１のＴＯＰ
端子の入力信号はロウレベル（イネーブル）、ＢＴＭ端
子の入力信号はハイレベル（ディセーブル）、ドライバ
モジュール１３００−２のＴＯＰ端子とＢＴＭ端子の入
力信号はハイレベル（ディセーブル）、ドライバモジュ
ール１３００−３のＴＯＰ端子の入力信号はハイレベル
（ディセーブル）、ＢＴＭ端子の入力信号はロウハイレ
ベル（イネーブル）に接続されているので、図５に示し
たように、ドライバモジュール１３００−１，１３００
−２，１３００−３は各々ＯＵＴ８０からＯＵＴ１の方
向にドライバモジュール１３００−１，１３００−２，
１３００−３のＭＤＱＢ端子に入力される信号を順次シ
フトする。前述したようにドライバモジュール１３００
−１，１３００−２，１３００−３は各々ＭＤＱＡ端子
とＭＤＱＢ端子がカスケード接続されているので、制御
信号コネクタ１４０１のＤａｔａ端子に入力される信号
（ＹＳＴ）をＣＬＫ端子に入力されるシフトクロックに
よってＹｏ２４０からＹｏ１の方向に連続してシフト
し、選択電圧（−Ｖｓｓ）を走査する。よってマトリク
ス画像表示パネル１の走査配線をＹ１からＹ２４０の方
向に連続して選択電圧（−Ｖｓｓ）で走査することがで
きた。

【００８２】結果として、走査ドライバ基板１０００を
マトリクス画像表示パネル１の左右どちら側に実装して
も制御信号コネクタ１４０１のＤＩＲ端子の入力信号に
より同一タイミングで、走査ドライバ基板１０００Ｌ，
１０００Ｒはマトリクス画像表示パネル１を駆動するこ
とができた。実際のタイミング図を図７に示す。

【００８３】また、本実施例では制御信号コネクタ１４
０１のＥＮ端子はＣＬＫの立ち上がり前後で出力をディ
セーブルした。これによってほぼ同時に走査配線Ｙｉと
Ｙｉ＋１番目とで立ち上がり駆動と立ち下がり駆動がほ
ぼ同時に起きることを回避でき、マトリクス画像表示パ
ネル１の変調信号配線や走査配線上の波形劣化を避ける
ことができた。そして冷陰極素子に与える駆動波形の劣
化を防ぐことができた。また本走査ドライバ用集積回路
１２００ではＥＮ端子を独立に設けたので時間制御の制
約なしにタイミングを与えることができた。例えばＣＬ
Ｋ立ち上がりの前後５０ｎＳｅｃの間、ＥＮ端子に入力
される信号をハイレベルとして（ディセーブルして）、
走査ドライバ用集積回路１２００の出力を強制的に非選
択電圧にし、良好にマトリクス画像表示パネル１を駆動
できた。ＥＮ端子に入力される信号のハイレベル（ディ
セーブル）時間は５０ｎＳｅｃに選んだが、長くしても
かまわない。この時間は１水平走査期間の１０％以下
が、発光輝度の点から望ましい。

【００８４】本実施例によれば、２種類の走査ドライバ
基板１０００を設計、製作する必要も無く、また同一走
査ドライバ用集積回路１２００を使用した、同一の回路
構成および実装形態の走査信号ドライバ基板１０００
で、マトリクス画像表示パネル１に対する走査信号駆動
ドライバ基板１０００Ｌ，１０００Ｒとしてその取り付
け位置（左右）によらず使用できた。その結果、走査信
号ドライバ基板１０００および走査ドライバ用集積回路
１２００の設計コストおよび製造コストを下げることが
できた。そして低コストで画像表示装置を提供すること
ができた。

【００８５】［第２の実施例］第２の実施例について、
以下に詳細を示す。第２の実施例と第１の実施例との違
いは、シフトレジスタ部の構成のみであるので、この部
分のみ説明する。図８は本発明の第２の実施例に係る走
査ドライバ用集積回路のシフトレジスタ部を示す図であ
る。図８において、１５００は第２の実施例のシフトレ
ジスタ部、１５０１−１，１５０１−２，‥‥，１５０
１−３９，１５０１−４０はＣＬＫ端子に入力される信
号の立ち上がりでラッチ動作を行うラッチ回路、１５０
２はＤＩＲ端子に入力される信号がロウレベル時にＡ入
力を、ＤＩＲ端子に入力される信号がハイレベル時にＢ
入力を選択するスイッチ、１５０３はＤＩＲ端子に入力
される信号がロウレベルかつＢＴＭ端子に入力される信
号がハイレベル時に出力をイネーブルするスリーステー
トバッファ、１５０４はＤＩＲ端子に入力される信号が
ハイレベルかつＴＯＰ端子に入力される信号がハイレベ
ル時に出力をイネーブルするスリーステートバッファで
ある。１５０５はＡＮＤ回路、１５０６はＮＯＴ回路、
１５０７はＡＮＤ回路である。

【００８６】次に図８におけるシフトレジスタ部１５０
０の動作を説明する。ＴＯＰ端子およびＢＴＭ端子に入
力される信号がハイレベル、ＣＬＲ端子に入力される信
号がハイレベル、ＤＩＲ端子に入力される信号がロウレ
ベルの時の動作を説明する。この時スイッチ１５０２は
Ａ入力を選択する。またスリーステートバッファ１５０
３は出力をイネーブルする。よってラッチ回路１５０１
−ｉのデータ出力とラッチ回路１５０１−（ｉ＋１）の
データ入力が接続され、ＤＱＡ端子に入力される信号が
スイッチ１５０２を介しラッチ回路１５０１−１のデー
タ入力に接続される。また、ラッチ回路１５０１−４０
のデータ出力がスリーステートバッファ１５０３で出力
されＤＱＢ端子に出力する。そしてＣＬＫ端子に入力さ
れる信号の立ち上がりエッジでＤＱＡ端子に入力される
信号をラッチ回路１５０１−１，１５０１−２，‥‥，
１５０１−３９，１５０１−４０は順次Ｑ１からＱ４０
の方向にシフトする。そしてＤＱＢ端子にシフトされた
データを出力する。なお、この状態でＢＴＭ端子に入力
される信号がロウレベルになるとスリーステートバッフ
ァ１５０３はスリーステート状態となり、ＤＱＢ端子の
出力を禁止する。

【００８７】次に、ＴＯＰ端子およびＢＴＭ端子に入力
される信号がハイレベル、ＣＬＲ端子に入力される信号
がハイレベル、ＤＩＲ端子に入力される信号がハイレベ
ルの時の動作を説明する。この時スイッチ１５０２はＢ
入力を選択する。またスリーステートバッファ１５０４
は出力をイネーブルする。よってラッチ回路１５０１−
（ｉ＋１）のデータ出力とラッチ回路１５０１−ｉのデ
ータ入力が接続され、ＤＱＢ端子に入力される信号がス
イッチ１５０２を介しラッチ回路１５０１−４０のデー
タ入力に接続される。また、ラッチ回路１５０１−１の
データ出力がスリーステートバッファ１５０４で出力さ
れＤＱＡ端子に出力する。そして、ＣＬＫ端子に入力さ
れる信号の立ち上がりエッジでＤＱＢ端子に入力される
信号をラッチ回路１５０１−１，１５０１−２，‥‥，
１５０１−３９，１５０１−４０は順次Ｑ４０からＱ１
の方向にシフトする。そしてＤＱＡ端子にシフトされた
データを出力する。なお、この状態でＴＯＰ端子に入力
される信号がロウレベルになるとスリーステートバッフ
ァ１５０４はスリーステート状態となり、ＤＱＡ端子の
出力を禁止する。

【００８８】ＣＬＲ端子に入力される信号がロウレベル
の場合はラッチ回路１５０１−１，１５０１−２，‥
‥，１５０１−３９，１５０１−４０をクリアし、Ｑ１
〜Ｑ４０をすべてロウレベルにする。このＣＬＲ端子信
号は電源投入時等ラッチ回路１５０１−１，１５０１−
２，‥‥，１５０１−３９，１５０１−４０の状態が定
まっていないときに、走査ドライバ基板の出力を非選択
電圧に設定するために使用する。

【００８９】上述した第１の実施例のシフトレジスタ部
１２００と第２の実施例のシフトレジスタ部１５００は
まったく同じ動作を行うことができる。従って第１の実
施例の図２（集積回路のブロック図）のシフトレジスタ
部１１００に第２の実施例のシフトレジスタ部１５００
を当てはめればまったく同じ動作をするので、以降の説
明は省略する。

【００９０】第２の実施例では集積化した場合回路規模
が小さくできる利点がある。その結果、走査ドライバ用
集積回路の製造コストをさらに下げることができた。そ
してさらに低コストで画像表示装置を提供することがで
きた。

【００９１】［第３の実施例］第３の実施例について、
以下に詳細を示す。第３の実施例と第１の実施例との違
いは、シフトレジスタ部のシフトデータ入出力端子の構
成と、それともない配置信号（ＴＯＰ，ＢＴＭ）を使用
しない構成である。そのため、第３の実施例については
異なる点のみ説明する。また第１の実施例と同一番号で
示したものは第３の実施例でも同じ構成であるので説明
は省略する。

【００９２】図９は第３の実施例のシフトレジスタ部を
示す図である。図９において、１６００は第３の実施例
のシフトレジスタ部、１６０１−１，１６０１−２，‥
‥，１６０１−３９，１６０１−４０はＣＬＫ端子に入
力される信号の立ち上がりでラッチ動作を行うラッチ回
路、１６０２はＤＩＲ端子に入力される信号がロウレベ
ル時にラッチ回路１６０１−ｉのＡ入力を、ＤＩＲ端子
に入力される信号がハイレベル時にラッチ回路１６０１
−ｉのＢ入力を選択するスイッチである。

【００９３】次に図９におけるシフトレジスタ部１６０
０の動作を説明する。ＣＬＲ端子に入力される信号がハ
イレベル、ＤＩＲ端子に入力される信号がロウレベルの
時の動作を説明する。この場合スイッチ１５０２はＡ入
力を選択する。よってラッチ回路１６０１−ｉのデータ
出力とラッチ回路１６０１−（ｉ＋１）のデータ入力が
接続され、ＤＡ端子に入力される信号がスイッチ１６０
２を介しラッチ回路１６０１−１のデータ入力に接続さ
れる。ラッチ回路１６０１−４０のデータ出力はＱＡ端
子に接続されている。そしてＣＬＫ端子に入力される信
号の立ち上がりエッジでＤＡ端子に入力される信号をラ
ッチ回路１６０１−１，１６０１−２，‥‥，１６０１
−３９，１６０１−４０は順次Ｑ１からＱ４０の方向に
シフトする。そしてＱＡ端子にシフトされたデータを出
力する。この状態ではＤＢ端子は何も接続されていない
のでＤＢ端子に入力される信号の影響をシフトレジスタ
部１６００は受けない。

【００９４】次にＣＬＲ端子に入力される信号がハイレ
ベル、ＤＩＲ端子に入力される信号がハイレベルの時の
動作を説明する。この時、スイッチ１５０２はＢ入力を
選択する。よってラッチ回路１６０１−（ｉ＋１）のデ
ータ出力とラッチ回路１６０１−ｉのデータ入力が接続
され、ＤＢ端子に入力される信号がスイッチ１６０２を
介しラッチ回路１６０１−４０のデータ入力に接続され
る。ラッチ回路１６０１−１のデータ出力はＱＢ端子に
接続されている。そして、ＣＬＫ端子に入力される信号
の立ち上がりエッジでＤＢ端子に入力される信号をラッ
チ回路１６０１−１，１６０１−２，‥‥，１６０１−
３９，１６０１−４０は順次Ｑ４０からＱ１の方向にシ
フトする。そしてＱＢ端子にシフトされたデータを出力
する。この状態ではＤＡ端子は何も接続されていないの
でＤＡ端子に入力される信号の影響をシフトレジスタ部
１６００は受けない。

【００９５】ＣＬＲ端子に入力される信号がロウレベル
の場合はラッチ回路１６０１−１，１６０１−２，‥
‥，１６０１−３９，１６０１−４０をクリアし、Ｑ１
〜Ｑ４０をロウレベルにする。このＣＬＲ端子信号は電
源投入時等ラッチ回路１６０１−１，１６０１−２，‥
‥，１６０１−３９，１６０１−４０の状態が定まって
いないときに、走査ドライバ基板の出力を非選択電圧に
設定するために使用する。

【００９６】次に、図１０に第３の実施例に係る走査ド
ライバ用集積回路のブロック図を示す。図１０におい
て、１６００は図９で説明した第３の実施例におけるシ
フトレジスタ部である。１７００は第３の実施例におけ
る走査ドライバ用集積回路を示す。他の番号は第１の実
施例と同じ構成であるので説明は省略する。

【００９７】次に第３の実施例における走査ドライバ用
集積回路１７００の動作を説明する。前述したように、
シフトレジスタ部１６００は、ＣＬＲ端子およびＤＩＲ
端子に入力される信号により、ＤＡ端子を入力にＱＡ端
子を出力にしてＱ１からＱ４０の方向に、あるいはＤＢ
端子を入力にＱＢ端子を出力にしてＱ４０からＱ１の方
向に順次シフトする。すなわちＣＬＲ端子に入力される
信号がハイレベル、ＤＩＲ端子に入力される信号がロウ
レベルの場合は、ＤＡ端子を入力にＱＡ端子を出力にし
て、Ｑ１からＱ４０の方向に順次シフトする。またＤＩ
Ｒ端子に入力される信号がハイレベルの場合は、ＤＢ端
子を入力にＱＢ端子を出力にして、Ｑ４０からＱ１の方
向に順次シフトする。

【００９８】シフトされた出力（Ｑ１〜Ｑ４０）はＡＮ
Ｄ回路１２０１によってＥＮ端子に入力される信号がロ
ウレベルの時にそのまま出力する。なお、ＥＮ端子に入
力される信号がハイレベルの時はＡＮＤ回路１２０１の
出力はロウレベルすなわち非選択状態となる。

【００９９】レベルシフト回路１２０３はＡＮＤ回路１
２０１の出力レベルをプリドライバ回路１２０４の電源
電圧範囲に変換（ＡＮＤ回路１２０１の出力がハイレベ
ル時ＶＰＭの電位、ＡＮＤ回路１２０１の出力がロウレ
ベル時−Ｖｓｓの電位）する。レベルシフト回路１２０
３は、また、ＡＮＤ回路１２０１の出力レベルをプリド
ライバ回路１２０６の電源電圧範囲に変換（ＡＮＤ回路
１２０１の出力がハイレベル時＋Ｖｕｓの電位、ＡＮＤ
回路１２０１の出力がロウレベル時ＶＰＰの電位）す
る。そしてプリドライバ回路１２０４はＮｃｈ−ＭＯＳ
型ＦＥＴ１２０５のゲートを制御し、プリドライバ回路
１２０６はＰｃｈ−ＭＯＳ型ＦＥＴ１２０７のゲートを
制御する。そしてＡＮＤ回路１２０１の出力がハイレベ
ルの時Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５のドレイン−ソ
ース間が導通し、ＡＮＤ回路１２０１の出力がロウレベ
ルの時Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のドレイン−ソ
ース間が導通する。

【０１００】ＥＮ端子に入力される信号がロウレベルの
時、シフトレジスタ部１１００の出力（Ｑ１〜Ｑ４０）
がハイレベルであれば、Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０
５のドレイン−ソース間が導通し、出力端子（Ｏ１〜Ｏ
４０）の電位を選択電位（−Ｖｓｓ）にし、またシフト
レジスタ部１１００の出力（Ｑ１〜Ｑ４０）がロウレベ
ルであれば、Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のドレイ
ン−ソース間が導通し、出力端子（Ｏ１〜Ｏ４０）の電
位を非選択電圧（＋Ｖｕｓ）にする。

【０１０１】また、ＥＮ端子に入力される信号をハイレ
ベルにすると、強制的に出力端子（Ｏ１〜Ｏ４０）の電
位を非選択電圧（＋Ｖｕｓ）にすることができる。ＥＮ
端子は電源投入時等ラッチ回路１６０１−１，１６０１
−２，‥‥，１６０１−３９，１６０１−４０の状態が
定まっていないときに、走査ドライバ基板の出力を非選
択電圧に設定するために使用する。またＥＮ端子はＣＬ
Ｋ端子に入力される信号の立ち上がりでラッチ動作を行
うラッチ回路１６０１−１，１６０１−２，‥‥，１６
０１−３９，１６０１−４０の出力変化が隣接した出力
（Ｏ１〜Ｏ４０）で重ならないように制御するために使
用する。

【０１０２】図１１は、図１０の走査ドライバ用集積回
路１７００を２個実装し８０チャンネル出力のモジュー
ル構成にしたドライバモジュールを示す図である。

【０１０３】１７００−１，１７００−２は図１０で説
明した第３の実施例における走査ドライバ用集積回路で
あり、同じ集積回路をプリント基板（またはフレキシブ
ルプリント基板）に実装している。

【０１０４】走査ドライバ用集積回路１７００−１のＱ
Ａ端子は走査ドライバ用集積回路１７００−２のＤＡ端
子に、走査ドライバ用集積回路１７００−１のＤＢ端子
は走査ドライバ用集積回路１７００−２のＱＢ端子にそ
れぞれ接続される。他の制御信号線（ＣＬＫ，ＥＮ，Ｃ
ＬＲ，ＤＩＲ）は走査ドライバ用集積回路１７００−１
と１７００−２で並列接続され後述する制御端子に接続
される。

【０１０５】１３０１はパスコンであり、１３０２はシ
フトクロック（ＣＬＫ）、シフトデータ入出力（ＭＤ
Ａ，ＭＱＢ，ＭＱＡ，ＭＤＢ）、方向信号（ＤＩＲ）、
イネーブル信号（ＥＮ）、クリア信号（ＣＬＲ）、電源
を供給する制御端子である。制御端子１３０２のシフト
データ入出力（ＭＤＡ，ＭＱＢ，ＭＱＡ，ＭＤＢ）はそ
れぞれ走査ドライバ用集積回路１７００−１のＤＡ端子
およびＱＢ端子、ならびに走査ドライバ用集積回路１７
００−２のＱＡ端子およびＤＢ端子に接続されている。

【０１０６】１３０３は出力端子である。第１の実施例
同様に、実装形態については例えば出力端子１３０３は
コネクタで実現する。この場合、パネルとドライバモジ
ュールの着脱が自由に行える利点がある。また他の実装
形態については出力端子１３０３をコネクタ接続する以
外にフレキシブル基板の配線パターンとマトリクス画像
表示パネル１の配線とのＡＣＦ等での接続がある。この
場合、着脱は自由に行えないが、実装コストを下げるこ
とができ量産に向いている。１８００はドライバモジュ
ールである。

【０１０７】次にドライバモジュール１８００の動作を
説明する。走査ドライバ用集積回路１７００−１，１７
００−２は制御端子１３０２のＤＩＲ端子に入力される
信号がロウレベルの時、ＯＵＴ１からＯＵＴ８０の方向
に、制御端子１３０２のＭＤＡ端子に入力される信号を
順次シフトする。走査ドライバ用集積回路１７００−１
のＱＡ端子は走査ドライバ用集積回路１７００−２のＤ
Ａ端子に接続されているので走査ドライバ用集積回路１
７００−１のシフト出力をさらに走査ドライバ用集積回
路１７００−２が順次シフトし、制御端子１３０２のＭ
ＱＡ端子に出力する。

【０１０８】走査ドライバ用集積回路１７００−１，１
７００−２は制御端子１３０２のＤＩＲ端子に入力され
る信号がハイレベルの時、ＯＵＴ８０からＯＵＴ１の方
向に、制御端子１３０２のＭＤＢ端子に入力される信号
を順次シフトする。走査ドライバ用集積回路１７００−
２のＱＢ端子は走査ドライバ用集積回路１７００−１の
ＤＢ端子に接続されているので走査ドライバ用集積回路
１７００−２のシフト出力をさらに走査ドライバ用集積
回路１７００−１が順次シフトし、制御端子１３０２の
ＭＱＢ端子に出力する。

【０１０９】図１２に第３の実施例の走査ドライバ基板
１０００を示す。図１２において、１８００−１，１８
００−２，１８００−３は図１１で説明したドライバモ
ジュール、１４０１は制御信号コネクタ、１４０２はバ
ッファ回路、１４０３はセラミックコンデンサによるパ
スコン、１４０４は電解コンデンサによるパスコンであ
る。

【０１１０】ドライバモジュール１８００−１のＭＱＡ
端子はドライバモジュール１８００−２のＭＤＡ端子
に、ドライバモジュール１８００−２のＭＱＡ端子はド
ライバモジュール１８００−３のＭＤＡ端子に接続さ
れ、ドライバモジュール１８００−３のＭＱＢ端子はド
ライバモジュール１８００−２のＭＤＢ端子に、ドライ
バモジュール１８００−２のＭＱＢ端子はドライバモジ
ュール１８００−１のＭＤＢ端子に接続されている。

【０１１１】他の制御信号線（ＣＬＫ，ＥＮ，ＣＬＲ，
ＤＩＲ）はドライバモジュール１８００−１，１８００
−２，１８００−３で並列接続され制御信号コネクタ１
４０１に接続される。ドライバモジュール１８００−１
のＭＤＡ端子とドライバモジュール１８００−３のＭＤ
Ｂ端子は互いに接続され、かつ制御信号コネクタ１４０
１に接続される。走査ドライバ基板１０００の出力端子
１４０５（Ｙｏ１〜Ｙｏ２４０）はマトリクス画像表示
パネル１の走査配線に第１の実施例と同様に接続され
る。

【０１１２】次に第３の実施例の走査ドライバ基板１０
００の動作を説明する。 ◎マトリクス画像表示パネル１の左側に実装する場合 マトリクス画像表示パネルｌの左側の位置に実装される
走査ドライバ基板１０００（図１６においては１０００
Ｌと示している）の制御信号コネクタ１４０１のＤＩＲ
端子の入力信号はロウレベルに設定される。また走査ド
ライバ基板１０００の出力端子１４０５においてＹｏ１
は走査配線Ｙ１に、Ｙｏ２は走査配線Ｙ２に、‥‥、Ｙ
ｏ２４０は走査配線Ｙ２４０に接続される。

【０１１３】ＤＩＲ端子の入力信号はロウレベルである
ので、ドライバモジュール１８００−１，１８００−
２，１８００−３は各々ＯＵＴ１からＯＵＴ８０の方向
に、ドライバモジュール１８００−１，１８００−２，
１８００−３のＭＤＡ端子に入力される信号を順次シフ
トする。前述したようにドライバモジュール１８００−
１のＭＱＡ端子はドライバモジュール１８００−２のＭ
ＤＡ端子に、ドライバモジュール１８００−２のＭＱＡ
端子はドライバモジュール１８００−３のＭＤＡ端子に
接続されているので、制御信号コネクタ１４０１のＤａ
ｔａ端子に入力される信号（ＹＳＴ）をＣＬＫ端子に入
力されるシフトクロックによってＹｏ１からＹｏ２４０
の方向に連続してシフトし、選択電圧（−Ｖｓｓ）を走
査する。よってマトリクス画像表示パネル１の走査配線
をＹ１からＹ２４０の方向に連続して選択電圧（−Ｖｓ
ｓ）で走査することができた。

【０１１４】◎マトリクス画像表示パネル１の右側に実
装する場合 マトリクス画像表示パネル１の右側の位置に実装される
走査ドライバ基板１０００（図１６においては１０００
Ｒと示している）の制御信号コネクタ１４０１のＤＩＲ
端子の入力信号はハイレベルに設定される。また走査ド
ライバ基板１０００の出力端子１４０５のＹｏ１は走査
配線Ｙ２４０に、Ｙｏ２は走査配線Ｙ２３９に、‥‥、
Ｙｏ２４０は走査配線Ｙ１に接続される。走査ドライバ
基板１０００Ｒは走査ドライバ基板１０００Ｌと同じド
ライバ基板１０００を１８０度回転して実装したもので
ある。

【０１１５】ＤＩＲ端子の入力信号はハイレベルである
ので、ドライバモジュール１８００−１，１８００−
２，１８００−３は各々ＯＵＴ８０からＯＵＴ１の方向
にドライバモジュール１８００−１，１８００−２，１
８００−３のＭＤＢ端子に入力される信号を順次シフト
する。前述したようにドライバモジュール１８００−３
のＭＱＢ端子はドライバモジュール１８００−２のＭＤ
Ｂ端子に、ドライバモジュール１８００−２のＭＱＢ端
子はドライバモジュール１８００−１のＭＤＢ端子に接
続されているので、制御信号コネクタ１４０１のＤａｔ
ａ端子に入力される信号（ＹＳＴ）をＣＬＫ端子に入力
されるシフトクロックによってＹｏ２４０からＹｏ１の
方向に連続してシフトし、選択電圧（−Ｖｓｓ）を走査
する。よってマトリクス画像表示パネル１の走査配線を
Ｙ１からＹ２４０の方向に連続して選択電圧（−Ｖｓ
ｓ）で走査することができた。

【０１１６】結果として、第１の実施例同様、走査ドラ
イバ基板１０００をマトリクス画像表示パネル１の左右
どちら側に実装しても制御信号コネクタ１４０１のＤＩ
Ｒ端子の入力信号を選択設定することにより、走査ドラ
イバ基板１０００Ｌ，１０００Ｒは同一タイミングで、
マトリクス画像表示パネル１を駆動することができた。
実際のタイミング図は第１の実施例と同じである（図
７）。

【０１１７】また、第３の実施例では制御信号コネクタ
１４０１のＥＮ端子はＣＬＫの立ち上がり前後で出力を
ディセーブルした。これによってほぼ同時に走査配線Ｙ
ｉとＹｉ＋１番目とで立ち上がり駆動と立ち下がり駆動
がほぼ同時に起きることを回避でき、マトリクス画像表
示パネル１の変調信号配線や走査配線上の波形劣化を避
けることができた。そして冷陰極素子に与える駆動波形
の劣化を防ぐことができた。また本走査ドライバ用集積
回路１７００ではＥＮ端子を独立に設けたので時間制御
の制約なしにタイミングを与えることができた。例えば
ＣＬＫ立ち上がりの前後５０ｎＳｅｃをＥＮ端子に入力
される信号をハイレベルとして、走査ドライバ用集積回
路１７００の出力を強制的に非選択電圧にし、良好にマ
トリクス画像表示パネル１を駆動できた。

【０１１８】第３の実施例においても、２種類の走査ド
ライバ基板１０００を設計、製作する必要が無く、また
同一走査ドライバ用集積回路１７００を使用し、同一の
回路構成および実装形態の走査信号ドライバ基板１００
０で、マトリクス画像表示パネル１に対する走査信号駆
動ドライバ基板１０００をその取り付け位置（左右）に
よらず使用できた。その結果、走査信号ドライバ基板１
０００および走査ドライバ用集積回路１７００の設計コ
ストと製造コストを下げることができた。そして低コス
トで画像表示装置を提供することができた。第１の実施
例に比べ第３の実施例では走査ドライバ用集積回路の回
路構成が簡単化される利点がある。

【０１１９】［第４の実施例］本発明の第４の実施例に
ついて、以下に詳細を示す。第４の実施例と第２の実施
例との違いは、第２の実施例では走査ドライバ用集積回
路の出力が走査配線の配線番号に連続して接続されてい
たが、第４の実施例では連続していない点である。

【０１２０】第４の実施例においては、出力２０ｃｈ／
ＩＣの（１集積回路当たり２０個の出力チャンネルを有
する）走査ドライバ用集積回路を４個実装したモジュー
ルを３個使用し、２４０本の走査配線を駆動する例を示
す。第４の実施例における構成においても、第１の実施
例同様モジュール構成をとらず、走査ドライバ基板１０
００Ｌ，１０００Ｒに走査ドライバ用集積回路を直接実
装した形態をとってもよい。一般的には出力ｎｃｈ／Ｉ
Ｃの走査ドライバ用集積回路を２ｑ個実装したモジュー
ルをｒ個使用し、（ｎ×２ｑ×ｒ）本の走査配線を駆動
する場合の一例でもある。

【０１２１】本構成は一例であり、例えばモジュール構
成をとらず、出力２０ｃｈ／ＩＣの走査ドライバ用集積
回路を１２個実装した走査ドライバ基板１０００Ｌ，１
０００Ｒを使用し、２４０本の走査配線を駆動する形態
をとってもよい。一般的には出力ｎｃｈ／ＩＣの走査ド
ライバ用集積回路を２ｍ個実装した走査ドライバ基板を
使用し、（ｎ×２ｍ）本の走査配線を駆動する場合の一
例でもある。

【０１２２】モジュール構成は、特にそのモジュールを
フレキシブル基板上に実装しマトリクス画像表示パネル
１にフレキシブル基板を直接接続した場合、量産性に優
れている。また走査ドライバ用集積回路を走査ドライバ
基板に直接実装した形態であれば、少量多品種（特に素
子数について多種）の画像表示パネルに対応できる利点
がある。

【０１２３】また本実施例では走査配線の数とドライバ
の出力本数を同じとしたが、適当な倍数が見つからない
時は、モジュール構成の場合で（ｎ×２ｑ×ｒ）＞走査
配線、モジュール構成をとらない場合で（ｎ×２ｍ）＞
走査配線である条件で実装するとよい。例えばＸＧＡ
（走査配線数が７６８本）の場合、出力２０ｃｈ／ＩＣ
の走査ドライバ用集積回路を４０個実装した走査ドライ
バ基板１０００Ｌ，１０００Ｒを使用し走査ドライバの
シフト始めと終りの出力を１６本ずつパネルに接続しな
いようにする。この場合、シフト始めと終りの出力を同
じ本数ずつ接続しないように実装すると、画像表示パネ
ルの左右に同一構成の走査ドライバ基板１０００Ｌ，１
０００Ｒを配置するのに好都合である。

【０１２４】次に図１３〜図１５に従って第４の実施例
を説明する。図１３は第４の実施例のシフトレジスタ部
を示す図である。図１３において、１９００は第４の実
施例のシフトレジスタ部、１９０１−１，１９０１−
２，‥‥，１９０１−３９，１９０１−４０はＣＬＫ端
子に入力される信号の立ち上がりでラッチ動作を行うラ
ッチ回路である。第２の実施例との違いは、第２の実施
例においてはラッチ回路１５０１−１〜１５０１−４０
のデータ出力をすべてシフトレジスタ部１５００の出力
としていたが、第４の実施例においては奇数番目のラッ
チ回路１９０１−１，１９０１−３，１９０１−５，‥
‥，１９０１−３９のデータ出力のみをシフトレジスタ
部１９００の出力（Ｑ１〜Ｑ２０）としている点であ
る。また配置信号ＣＴＬを入力するためのＣＴＬ端子が
増えた点である。

【０１２５】１９０２はＣＴＬ端子に入力される信号が
ロウレベルかつＤＩＲ端子に入力される信号がロウレベ
ル時またはＣＴＬ端子に入力される信号がハイレベルか
つＤＩＲ端子に入力される信号がハイレベル時にＡ入力
を選択し、ＣＴＬ端子に入力される信号がロウレベルか
つＤＩＲ端子に入力される信号がハイレベル時またはＣ
ＴＬ端子に入力される信号がハイレベルかつＤＩＲ端子
に入力される信号がロウレベル時にＢ入力を選択するス
イッチである。

【０１２６】１９０３はＣＴＬ端子に入力される信号が
ロウレベルかつＤＩＲ端子に入力される信号がロウレベ
ルかつＢＴＭ端子に入力される信号がハイレベル時に出
力をイネーブルするスリーステートバッファ、１９０４
はＣＴＬ端子に入力される信号がロウレベルかつＤＩＲ
端子に入力される信号がハイレベルかつＴＯＰ端子に入
力される信号がハイレベル時に出力をイネーブルするス
リーステートバッファである。１９０５はＡＮＤ回路、
１９０６はＮＯＴ回路、１９０７はＡＮＤ回路、１９０
８はＮＯＴ回路、１９０９はＥＸＯＲ回路である。

【０１２７】次に図１３におけるシフトレジスタ部１９
００の動作を説明する。ＴＯＰ端子およびＢＴＭ端子に
入力される信号がハイレベル、ＣＬＲ端子に入力される
信号がハイレベル、ＣＴＬ端子に入力される信号がロウ
レベル、ＤＩＲ端子に入力される信号がロウレベルの時
の動作を説明する。この時スイッチ１９０２はＡ入力を
選択する。またスリーステートバッファ１９０３は出力
をイネーブルする。よってラッチ回路１９０１−ｉのデ
ータ出力とラッチ回路１９０１−（ｉ＋１）のデータ入
力が接続され、ＤＱＡ端子に入力される信号がスイッチ
１９０２を介しラッチ回路１９０１−１のデータ入力に
接続される。ラッチ回路１９０１−４０のデータ出力が
スリーステートバッファ１９０３で出力されＤＱＢ端子
に出力される。そしてＣＬＫ端子に入力される信号の立
ち上がりエッジでＤＱＡ端子に入力される信号をラッチ
回路１９０１−１、１９０１−２，‥‥，１９０１−３
９，１９０１−４０は順次Ｑ１からＱ２０の方向にシフ
トする。そしてＤＱＢ端子にシフトされたデータが出力
される。この時Ｑ１からＱ２０の出力はＣＬＫ端子に入
力される奇数クロックに対して出力される。

【０１２８】この状態でＢＴＭ端子に入力される信号が
ロウレベルになるとスリーステートバッファ１５０３は
スリーステート状態となり、ＤＱＢ端子の出力を禁止す
る。

【０１２９】ＴＯＰ端子およびＢＴＭ端子に入力される
信号がハイレベル、ＣＬＲ端子に入力される信号がハイ
レベル、ＣＴＬ端子に入力される信号がハイレベル、Ｄ
ＩＲ端子に入力される信号がロウレベルの時の動作を説
明する。この時スイッチ１９０２はＢ入力を選択する。
またスリーステートバッファ１９０３，１９０４はスリ
ーステート状態である。よってラッチ回路１９０１−
（ｉ＋１）のデータ出力とラッチ回路１９０１−ｉのデ
ータ入力が接続され、ＤＱＢ端子に入力される信号がス
イッチ１９０２を介しラッチ回路１９０１−４０のデー
タ入力に接続される。スリーステートバッファ１９０４
はスリーステート状態であるので、ラッチ回路１９０１
−１のデータ出力はシフトレジスタ部１９００から出力
されない。そしてＣＬＫ端子に入力される信号の立ち上
がりエッジでＤＱＢ端子に入力される信号をラッチ回路
１９０１−１，１９０１−２，‥‥，１９０１−３９，
１９０１−４０は順次Ｑ２０からＱ１の方向にシフトす
る。この時Ｑ２０〜Ｑ１の出力はＣＬＫ端子に入力され
る偶数クロックに対して出力される。

【０１３０】次に、ＴＯＰ端子およびＢＴＭ端子に入力
される信号がハイレベル、ＣＬＲ端子に入力される信号
がハイレベル、ＣＴＬ端子に入力される信号がロウレベ
ル、ＤＩＲ端子に入力される信号がハイレベルの時の動
作を説明する。この時スイッチ１９０２はＢ入力を選択
する。またスリーステートバッファ１９０４は出力をイ
ネーブルする。よってラッチ回路１９０１−（ｉ＋１）
のデータ出力とラッチ回路１９０１−ｉのデータ入力が
接続され、ＤＱＢ端子に入力される信号がスイッチ１９
０２を介しラッチ回路１９０１−４０のデータ入力に接
続される。ラッチ回路１９０１−１のデータ出力がスリ
ーステートバッファ１９０４で出力されＤＱＡ端子に出
力される。そしてＣＬＫ端子に入力される信号の立ち上
がりエッジでＤＱＢ端子に入力される信号をラッチ回路
１９０１−１，１９０１−２，‥‥，１９０１−３９，
１９０１−４０は順次Ｑ２０からＱ１の方向にシフトす
る。そしてＤＱＡ端子にシフトされたデータを出力す
る。この時Ｑ２０〜Ｑ１の出力はＣＬＫ端子に入力され
る偶数クロックに対して出力される。

【０１３１】この状態でＴＯＰ端子に入力される信号が
ロウレベルになるとスリーステートバッファ１９０４は
スリーステート状態となり、ＤＱＡ端子の出力を禁止す
る。

【０１３２】ＴＯＰ端子およびＢＴＭ端子に入力される
信号がハイレベル、ＣＬＲ端子に入力される信号がハイ
レベル、ＣＴＬ端子に入力される信号がハイレベル、Ｄ
ＩＲ端子に入力される信号がハイレベルの時の動作を説
明する。この時スイッチ１９０２はＡ入力を選択する。
またスリーステートバッファ１９０３，１９０４はスリ
ーステート状態である。よってラッチ回路１９０１−ｉ
のデータ出力とラッチ回路１９０１−（ｉ＋１）のデー
タ入力が接続され、ＤＱＡ端子に入力される信号がスイ
ッチ１９０２を介しラッチ回路１９０１−１のデータ入
力に接続される。スリーステートバッファ１９０３はス
リーステート状態であるので、ラッチ回路１９０１−４
０のデータ出力はシフトレジスタ部１９００から出力さ
れない。そしてＣＬＫ端子に入力される信号の立ち上が
りエッジでＤＱＡ端子に入力される信号をラッチ回路１
９０１−１，１９０１−２，‥‥，１９０１−３９，１
９０１−４０は順次Ｑ１からＱ２０の方向にシフトす
る。この時Ｑ１〜Ｑ２０の出力はＣＬＫ端子に入力され
る奇数クロックに対して出力される。

【０１３３】ＣＬＲ端子に入力される信号がロウレベル
の場合はラッチ回路１９０１−１，１９０１−２，‥
‥，１９０１−３９，１９０１−４０をクリアし、Ｑ１
〜Ｑ２０をロウレベルにする。このＣＬＲ端子信号は電
源投入時等ラッチ回路１９０１−１，１９０１−２，‥
‥，１９０１−３９，１９０１−４０の状態が定まって
いないときに、走査ドライバ基板の出力を非選択電圧に
設定するために使用される。

【０１３４】次に、図１４に第４の実施例における走査
ドライバ用集積回路のブロック図を示す。図１４におい
て，１９００は図１３で説明した第４の実施例における
シフトレジスタ部である。２０００は第４の実施例にお
ける走査ドライバ用集積回路を示す。第１の実施例と大
きく異なる点は同じ４０個のラッチ回路を備えながら、
出力数が４０チャンネルから２０チャンネルへと半分に
なった点である。他の構成および番号は第１の実施例と
同じ構成であるので説明は省略する。

【０１３５】次に、第４の実施例における走査ドライバ
用集積回路２０００の動作を説明する。前述したよう
に、シフトレジスタ部１９００は、ＣＬＲ端子、ＣＴＬ
端子、ＤＩＲ端子に入力される信号によって、ＤＱＡ端
子あるいはＤＱＢ端子に入力される信号をＱ１からＱ２
０、あるいはＱ２０からＱ１の方向にシフトする。

【０１３６】すなわち、ＣＬＲ端子に入力される信号が
ハイレベル、ＣＴＬ端子に入力される信号がロウレベ
ル、ＤＩＲ端子に入力される信号がロウレベルの時は、
ＤＱＡ端子を入力にＤＱＢ端子を出力にしてＤＱＡ端子
への入力信号をＱ１からＱ２０方向に順次シフトする。
またＣＬＲ端子に入力される信号がハイレベル、ＣＴＬ
端子に入力される信号がハイレベル、ＤＩＲ端子に入力
される信号がハイレベルの時も同様に、ＤＱＡ端子を入
力にしてＱ１からＱ２０方向へのシフト動作を行う。但
し、ＣＴＬ端子に入力される信号がハイレベル、ＤＩＲ
端子に入力される信号がハイレベルの時は、ＤＱＢ端子
はスリーステート状態であり、ＤＱＢ端子からの出力は
禁止される。

【０１３７】また、ＣＬＲ端子に入力される信号がハイ
レベル、ＣＴＬ端子に入力される信号がロウレベル、Ｄ
ＩＲ端子に入力される信号がハイレベルの時は、ＤＱＢ
端子を入力にＤＱＡ端子を出力にしてＤＱＢ端子に入力
される信号をＱ２０からＱ１の方向に順次シフトする。
またＣＬＲ端子に入力される信号がハイレベル、ＣＴＬ
端子に入力される信号がハイレベル、ＤＩＲ端子に入力
される信号がロウレベルの時も同様に、ＤＱＢ端子への
入力信号をＱ２０からＱ１の方向に順次シフトする。但
し、ＣＴＬ端子に入力される信号がハイレベル、ＤＩＲ
端子に入力される信号がロウレベルの時は、ＤＱＡ端子
はスリーステート状態であり、出力を禁止される。

【０１３８】シフトされた出力（Ｑ１〜Ｑ２０）はＡＮ
Ｄ回路１２０１によってＥＮ端子に入力される信号がロ
ウレベルの時にそのまま出力される。ＥＮ端子に入力さ
れる信号がハイレベルの時はＡＮＤ回路１２０１の出力
は全部ロウレベルすなわち非選択状態となる。

【０１３９】レベルシフト回路１２０３はＡＮＤ回路１
２０１の出力レベルをプリドライバ回路１２０４の電源
電圧範囲に変換（ＡＮＤ回路１２０１の出力がハイレベ
ル時ＶＰＭの電位、ＡＮＤ回路１２０１の出力がロウレ
ベル時−Ｖｓｓの電位）する。レベルシフト回路１２０
３は、また、ＡＮＤ回路１２０１の出力レベルをプリド
ライバ回路１２０６の電源電圧範囲に変換（ＡＮＤ回路
１２０１の出力がハイレベル時＋Ｖｕｓの電位、ＡＮＤ
回路１２０１の出力がロウレベル時ＶＰＰの電位）す
る。プリドライバ回路１２０４はＮｃｈ−ＭＯＳ型ＦＥ
Ｔ１２０５のゲートを制御し、プリドライバ回路１２０
６はＰｃｈ−ＭＯＳ型ＦＥＴ１２０７のゲートを制御す
る。そしてＡＮＤ回路１２０１の出力がハイレベルの時
Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０５のドレイン−ソース間
が導通し、ＡＮＤ回路１２０１の出力がロウレベルの時
Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のドレイン−ソース間
が導通する。

【０１４０】ＥＮ端子に入力される信号がロウレベルの
時にシフトレジスタ部１９００の出力（Ｑ１〜Ｑ２０）
がハイレベルであれば、Ｎｃｈ−ＭＯＳ型ＦＥＴ１２０
５のドレイン−ソース間が導通し、出力端子（Ｏ１〜Ｏ
２０）の電位を選択電位（−Ｖｓｓ）に、またシフトレ
ジスタ部１９００の出力（Ｑ１〜Ｑ２０）がロウレベル
であれば、Ｐｃｈ−ＭＯＳ型ＦＥＴ１２０７のドレイン
−ソース間が導通し、出力端子（Ｏ１〜Ｏ２０）の電位
を非選択電圧（＋Ｖｕｓ）にする。

【０１４１】また、ＥＮ端子に入力される信号をハイレ
ベルにすると、強制的に出力端子（Ｏ１〜Ｏ２０）の電
位を非選択電圧（＋Ｖｕｓ）にすることができる。ＥＮ
端子は電源投入時等ラッチ回路１９０１−１，１９０１
−２，‥‥，１９０１−３９，１９０１−４０の状態が
定まっていないときに、走査ドライバ基板の出力を非選
択電圧に設定するために使用する。

【０１４２】図１５は、走査ドライバ用集積回路２００
０を４個実装して８０ｃｈ出力のモジュール構成にした
ドライバモジュールを示す図である。図１５において、
２０００−１，２０００−２，２０００−３，２０００
−４は図１４で説明した第４の実施例における走査ドラ
イバ用集積回路であり、同じ集積回路をプリント基板
（またはフレキシブルプリント基板）に実装している。

【０１４３】１３０１はパスコンであり、２１０１はシ
フトクロック（ＣＬＫ）、シフトデータ入出力（ＭＤＱ
Ａ，ＭＤＱＢ）、配置信号（ＴＯＰ、ＢＴＭ）、方向信
号（ＤＩＲ）、イネーブル信号（ＥＮ）、クリア信号
（ＣＬＲ）、電源を供給する制御端子（ＣＮ１）であ
る。走査ドライバ用集積回路２０００−１，２０００−
２，２０００−３，２０００−４の制御信号線（ＣＬ
Ｋ，ＥＮ，ＣＬＲ，ＤＩＲ）はそれぞれ並列接続され制
御端子２１０１に接続されている。また、制御端子２１
０１のシフトデータ入出力（ＭＤＱＡ）は走査ドライバ
用集積回路２０００−１のＤＱＡ端子および走査ドライ
バ用集積回路２０００−２のＤＱＢ端子と接続され、制
御端子２１０１のシフトデータ入出力（ＭＤＱＢ）は走
査ドライバ用集積回路２０００−３のＤＱＢ端子および
走査ドライバ用集積回路２０００−４のＤＱＡ端子と接
続されている。

【０１４４】２１０２は出力端子（ＣＮ２）である。出
力端子２１０２のＯＵＴ１は走査ドライバ用集積回路２
０００−１の出力端子Ｏ１に、出力端子２１０２のＯＵ
Ｔ２は走査ドライバ用集積回路２０００−２の出力端子
Ｏ２０に、出力端子２１０２のＯＵＴ３は走査ドライバ
用集積回路２０００−１の出力端子Ｏ２に、出力端子２
１０２のＯＵＴ４は走査ドライバ用集積回路２０００−
２の出力端子Ｏ１９に、‥‥、出力端子２１０２のＯＵ
Ｔ３９は走査ドライバ用集積回路２０００−１の出力端
子Ｏ２０に、出力端子２１０２のＯＵＴ４０は走査ドラ
イバ用集積回路２０００−２の出力端子Ｏ１に接続され
ている。

【０１４５】さらに、出力端子２１０２のＯＵＴ４１は
走査ドライバ用集積回路２０００−３の出力端子Ｏ１
に、出力端子２１０２のＯＵＴ４２は走査ドライバ用集
積回路２０００−４の出力端子Ｏ２０に、出力端子２１
０２のＯＵＴ４３は走査ドライバ用集積回路２０００−
３の出力端子Ｏ２に、出力端子２１０２のＯＵＴ４４は
走査ドライバ用集積回路２０００−４の出力端子Ｏ１９
に、‥‥、出力端子２１０２のＯＵＴ７９は走査ドライ
バ用集積回路２０００−３の出力端子Ｏ２０に、出力端
子２１０２のＯＵＴ８０は走査ドライバ用集積回路２０
００−４の出力端子Ｏ１に接続されている。

【０１４６】走査ドライバ用集積回路２０００−１のＤ
ＱＢ端子、走査ドライバ用集積回路２０００−２のＤＱ
Ａ端子、走査ドライバ用集積回路２０００−３のＤＱＡ
端子および走査ドライバ用集積回路２０００−４のＤＱ
Ｂ端子は互いに接続されている。走査ドライバ用集積回
路２０００−１，２０００−３のＣＴＬ端子に入力され
る信号はロウレベル、走査ドライバ用集積回路２０００
−２，２０００−４のＣＴＬ端子に入力される信号はハ
イレベルにする。

【０１４７】第１の実施例同様に実装形態については例
えば出力端子２１０２はコネクタで実現する。この場
合、パネルとドライバモジュールの着脱が自由に行える
利点がある。また他の実装形態については出力端子２１
０２はコネクタ接続する以外にフレキシブル基板の配線
パターンとマトリクス画像表示パネル１の配線とのＡＣ
Ｆ等による接続がある。この場合着脱は自由に行えない
が、実装コストを下げることができ量産に向いている。
２１００はドライバモジュールである。

【０１４８】次にドライバモジュール２１００の動作を
説明する。制御端子２１０１のＤＩＲ端子に入力される
信号がロウレベルの時を以下に説明する。走査ドライバ
用集積回路２０００−１，２０００−３は、ＣＴＬ端子
に入力される信号がロウレベルであるので、ＤＱＡ端子
に入力される信号をＯ１からＯ２０の方向にシフトす
る。そして制御端子２１０１のＣＬＫ端子に入力される
信号の奇数クロックでシフトされた信号Ｏ１〜Ｏ２０を
出力する。走査ドライバ用集積回路２０００−１のＤＱ
Ｂ端子と走査ドライバ用集積回路２０００−３のＤＱＡ
端子が接続されているので、また走査ドライバ用集積回
路２０００−１，２０００−３の出力（Ｏ１〜Ｏ２０）
は出力端子２１０２（ＯＵＴ１〜ＯＵＴ８０）の奇数番
目に順方向に接続されているので、制御端子２１０１の
ＤＡ端子に入力される信号をＯＵＴ１からＯＵＴ８０の
方向にＣＬＫ端子に入力される信号のクロックで順次シ
フトする。そして制御端子２１０１のＣＬＫ端子に入力
される信号の奇数クロックで出力端子２１０２の奇数番
目の配線に出力する。

【０１４９】一方、走査ドライバ用集積回路２０００−
２，２０００−４は、ＣＴＬ端子に入力される信号がハ
イレベルであるので、ＤＱＢ端子に入力される信号をＯ
２０からＯ１の方向にシフトする。そして制御端子２１
０１のＣＬＫ端子に入力される信号の偶数クロックでシ
フトされた信号Ｏ１〜Ｏ２０を出力する。走査ドライバ
用集積回路２０００−２のＤＱＢ端子が走査ドライバ用
集積回路２０００−１のＤＱＡ端子に、走査ドライバ用
集積回路２０００−４のＤＱＢ端子が走査ドライバ用集
積回路２０００−３のＤＱＡ端子に接続されているの
で、また走査ドライバ用集積回路２０００−２，２００
０−４の出力（Ｏ１〜Ｏ２０）は出力端子２１０２（Ｏ
ＵＴ１〜ＯＵＴ８０）の偶数番目に逆方向に接続されて
いるので、最終的にＯＵＴ１からＯＵＴ８０の方向に制
御端子２１０１のＭＤＱＡ端子に入力される信号をＣＬ
Ｋ端子に入力される信号のクロックで順次シフトする。
そして制御端子２１０１のＣＬＫ端子に入力される信号
の偶数クロックで出力端子２１０２の偶数番目の配線に
出力する。

【０１５０】上記動作によって、ドライバモジュール２
１００は、制御端子２１０１のＭＤＱＡ端子に入力され
る信号を制御端子２１０１のＣＬＫ端子に入力される信
号の立ち上がりクロックで出力端子２１０２のＯＵＴ１
からＯＵＴ８０の方向に連続してシフトし、出力するこ
とができる。

【０１５１】なお、この時、制御端子２１０１のＤＩＲ
端子に入力される信号はロウレベルであるので、走査ド
ライバ用集積回路２０００−１のＤＱＢ端子、走査ドラ
イバ用集積回路２０００−２のＤＱＡ端子、走査ドライ
バ用集積回路２０００−３のＤＱＡ端子および走査ドラ
イバ用集積回路２０００−４のＤＱＢ端子は接続されて
いるが、各走査ドライバ用集積回路のスリーステートバ
ッファ（１９０３，１９０４）でイネーブルしているバ
ッファは走査ドライバ用集積回路２０００−１のＤＱＢ
端子だけであり、出力の衝突は起きない。同様に走査ド
ライバ用集積回路２０００−１のＤＱＡ端子と走査ドラ
イバ用集積回路２０００−２のＤＱＢ端子についても、
走査ドライバ用集積回路２０００−３のＤＱＢ端子と走
査ドライバ用集積回路２０００−４のＤＱＡ端子につい
ても出力が衝突することはない。

【０１５２】次に制御端子２１０１のＤＩＲ端子に入力
される信号がハイレベルの時を以下に説明する。走査ド
ライバ用集積回路２０００−１，２０００−３は、ＣＴ
Ｌ端子に入力される信号がロウレベルであるので、ＤＱ
Ｂ端子に入力される信号をＯ２０からＯ１の方向にシフ
トする。そして制御端子２１０１のＣＬＫ端子に入力さ
れる信号の偶数クロックでＯ１〜Ｏ２０を出力する。走
査ドライバ用集積回路２０００−１のＤＱＢ端子と走査
ドライバ用集積回路２０００−３のＤＱＡ端子が接続さ
れているので、また走査ドライバ用集積回路２０００−
１，２０００−３の出力（Ｏ１〜Ｏ２０）は出力端子２
１０２（ＯＵＴ１−ＯＵＴ８０）の奇数番目に順方向に
接続されているので、制御端子２１０１のＭＤＱＢ端子
に入力される信号をＯＵＴ８０からＯＵＴ１方向にＣＬ
Ｋ端子に入力される信号のクロックで順次シフトする。
そして制御端子２１０１のＣＬＫ端子に入力される信号
の偶数クロックで出力端子２１０２の奇数番目の配線に
出力する。

【０１５３】一方、走査ドライバ用集積回路２０００−
２，２０００−４は、ＣＴＬ端子に入力される信号がハ
イレベルであるので、ＤＱＡ端子に入力される信号をＯ
１からＯ２０の方向にシフトする。そして制御端子２１
０１のＣＬＫ端子に入力される信号の奇数クロックでＯ
１〜Ｏ２０を出力する。走査ドライバ用集積回路２００
０−２のＤＱＡ端子が走査ドライバ用集積回路２０００
−３のＤＱＢ端子に、走査ドライバ用集積回路２０００
−４のＤＱＡ端子が走査ドライバ用集積回路２０００−
３のＤＱＡ端子に接続されているので、また走査ドライ
バ用集積回路２０００−２，２０００−４の出力（Ｏ１
〜Ｏ２０）は出力端子２１０２（ＯＵＴ１〜ＯＵＴ８
０）の偶数番目に逆方向に接続されているので、最終的
にＯＵＴ８０からＯＵＴ１の方向に制御端子２１０１の
ＭＤＱＢ端子に入力される信号をＣＬＫ端子に入力され
る信号のクロックで順次シフトする。そして制御端子２
１０１のＣＬＫ端子に入力される信号の奇数クロックで
出力端子２１０２の偶数番目の配線に出力する。

【０１５４】上記動作によって、ドライバモジュール２
１００は、制御端子２１０１のＭＤＱＢ端子に入力され
る信号を制御端子２１０１のＣＬＫ端子に入力される信
号の立ち上がりクロックで出力端子２１０２のＯＵＴ８
０からＯＵＴ１の方向に連続してシフト出力できる。

【０１５５】なお、この時、制御端子２１０１のＤＩＲ
端子に入力される信号がハイレベルであるので、走査ド
ライバ用集積回路２０００−１のＤＱＢ端子、走査ドラ
イバ用集積回路２０００−２のＤＱＡ端子、走査ドライ
バ用集積回路２０００−３のＤＱＡ端子および走査ドラ
イバ用集積回路２０００−４のＤＱＢ端子は接続されて
いるが、各走査ドライバ用集積回路スリーステートバッ
ファ（１９０３，１９０４）でイネーブルしているバッ
ファは走査ドライバ用集積回路２０００−３のＤＱＡ端
子だけであり、出力の衝突は起きない。同様に走査ドラ
イバ用集積回路２０００−１のＤＱＡ端子と走査ドライ
バ用集積回路２０００−２のＤＱＢ端子についても、走
査ドライバ用集積回路２０００−３のＤＱＢ端子と走査
ドライバ用集積回路２０００−４のＤＱＡ端子について
も出力が衝突することはない。以上の動作によって、制
御端子２１０１から見て第１の実施例(図４)とまったく
同じ動作（図５）を行わせることができる。

【０１５６】以上説明したように、第４の実施例のドラ
イバモジュール２０００と第１の実施例のドライバモジ
ュール１３００は同じ動作を行うことができる。従っ
て、モジュールを実装した走査ドライバ基板は第１の実
施例（図６）とまったく同じであるので説明は省略す
る。

【０１５７】第４の実施例では、図１５において走査ド
ライバ用集積回路２０００−１，２０００−３をプリン
ト基板おもて面に実装し、走査ドライバ用集積回路２０
００−２，２０００−４をプリント基板うら面に実装す
ることによってプリント基板の配線を含め実装ピッチを
広げることができることを意味している。そのため第４
の実施例においてはプリント基板の配線ピッチを第１の
実施例に比べ粗くできるので、実装歩留まりの向上およ
び実装部品のローコスト化が可能になった。

【０１５８】また、第４の実施例においては、マトリク
ス画像表示パネル１の走査配線ピッチがドライバ集積回
路２０００も出力端子のピッチよりも細かな場合に有効
である。例えば高精細パネルを駆動する場合特に有効で
ある。

【０１５９】その結果、第１の実施例の利点以外に、さ
らに走査ドライバ用集積回路の製造コストをさらに下げ
ることができ、また高精細パネルの駆動が可能になっ
た。その結果、低コストかつ高精細な画像表示装置を提
供することができた。

【０１６０】また、第４の実施例では走査ドライバ用集
積回路は第２の実施例の入出力端子（ＤＱＡ，ＤＱＢ）
と同じ入出力インターフェイスで説明したが、第３の実
施例で示した入出力端子（ＤＡ，ＤＢ，ＱＡ，ＱＢ）と
同じ入出力インターフェイスを使用しても実現できる。

【０１６１】［その他の実施例］上述においては、本発
明を、冷陰極型電子放出素子を用いた画像形成パネルの
走査ドライバに適用する場合について、構成を説明した
が、ＥＬ素子や、他のいずれの電子放出素子に対しても
本発明を適用することができることは無論である。例え
ば、前記冷陰極型電子源は、表面伝導型放出素子、ＦＥ
型放出素子あるいはＭＩＭ型放出素子で構成されていて
も問題なく本発明は適応できる。

【０１６２】

【発明の効果】以上説明したように、本発明によれば、
高密度実装されるマトリクス画像形成パネルに対して、
低密度実装で対応できる走査ドライバ用集積回路の構成
を提案できた。この走査ドライバ用集積回路は外部から
の方向信号に応じてシフト方向を自由に設定できるの
で、この集積回路を用いて走査信号ドライバを構成する
際に、画像形成パネルの右側と左側とで２種類の走査信
号ドライバ基板を設計製作する必要が無く、同一の回路
構成および実装形態のドライバモジュールや走査ドライ
バ基板を作製するだけでよい。そのため、設計コストお
よび製造コストを下げることができる。これにより、低
コストで画像表示装置を提供することができる。また、
本発明の走査ドライバ用集積回路は、各ラッチ回路の入
出力を切り換えてシフト方向を切り換えるようにしたた
め、パラレル出力の順序を切り換える構成の走査ドライ
バ回路をＩＣ化する場合に比べて配線の長さや交差数が
少なく、高密度化および高速化が容易である。

【図面の簡単な説明】

【図１】 本発明の第１の実施例に係る走査ドライバ用
集積回路のシフトレジスタ部の構成図。

【図２】 本発明の第１の実施例に係る走査ドライバ用
集積回路のブロック図。

【図３】 図２の集積回路のレベルシフト回路以降の具
体例を示す回路図。

【図４】 本発明の第１の実施例に係るドライバモジュ
ールのブロック図。

【図５】 図４のドライバモジュールの動作を示す図。

【図６】 本発明の第１の実施例に係る走査ドライバ基
板のブロック図。

【図７】 図６の走査ドライバ基板における信号のタイ
ミング図。

【図８】 本発明の第２の実施例に係るシフトレジスタ
部の構成図。

【図９】 本発明の第３の実施例に係るシフトレジスタ
部の構成図。

【図１０】 本発明の第３の実施例に係る走査ドライバ
用集積回路のブロック図。

【図１１】 本発明の第３の実施例に係るドライバモジ
ュールのブロック図。

【図１２】 本発明の第３の実施例に係る走査ドライバ
基板のブロック図。

【図１３】 本発明の第４の実施例に係るシフトレジス
タ部を示す構成図。

【図１４】 本発明の第４の実施例に係る走査ドライバ
用集積回路のブロック図。

【図１５】 本発明の第４の実施例に係るドライバモジ
ュールのブロック図。

【図１６】 本発明の一実施形態に係る画像表示装置の
全体構成を示すブロック図。

【図１７】 図１６における変調信号発生部のブロック
図。

【図１８】 図１７の変調信号発生部の信号タイミング
図。

【図１９】 図１６の装置全体の信号タイミング図。

【図２０】 図１６の装置で用いた表面伝導型放出素子
の典型的な特性を示すグラフ。

【符号の説明】

１：マトリクス画像表示パネル、２：アナログディジタ
ル変換器、３：データ並び替え部、４：輝度データ変換
器、５：シフトレジスタ、６：変調信号発生部、７：変
調信号駆動ドライバ、９：タイミング制御部、６０：ダ
ウンカウンタ、１０００：走査ドライバ基板、１１０
０：シフトレジスタ部、１１０１−ｉ：ラッチ回路、１
１０２，１１０３：スイッチ、１１０４，１１０５：Ａ
ＮＤ回路、１１０６：ＮＯＴ回路、１１０７，１１０
８，１１０９，１１１０：スリーステートバッファ、１
２００：走査ドライバ用集積回路、１２０１：ＡＮＤ回
路、１２０２：ＮＯＴ回路、１２０３：レベルシフト回
路、１２０４，１２０６：プリドライバ回路、１２０
５：Ｎｃｈ−ＭＯＳ型ＦＥＴ、１２０７：Ｐｃｈ−ＭＯ
Ｓ型ＦＥＴ、１２０８：保護ダイオード、１２０９：ツ
エナダイオード、１２１０：電流源、１２９０：Ｐｃｈ
−ＭＯＳ型ＦＥＴ、１２９１：ドレイン抵抗、１２９
２：ディレイ回路、１２９３：Ｎｃｈ−ＭＯＳ型ＦＥ
Ｔ、１２９４：ドレイン抵抗、１３００ドライバモジュ
ール、１３０２：制御端子、１３０３：出力端子、１４
０１：制御信号コネクタ、１４０２：バッフア回路、１
４０５：出力端子、１５００：シフトレジスタ部、１５
０１−ｉ：ラッチ回路、１５０２：スイッチ、１５０
３，１５０４：スリーステートバッファ、１５０５，１
５０７：ＡＮＤ回路、１５０６：ＮＯＴ回路、１６０
０：シフトレジスタ部、１６０１−ｉ：ラッチ回路、１
６０２：スイッチ、１７００：走査ドライバ用集積回
路、１８００：ドライバモジュール、１９００：シフト
レジスタ部、１９０１−ｉ：ラッチ回路、１９０２：ス
イッチ、１９０３，１９０４：スリーステートバッフ
ァ、１９０５，１９０７：ＡＮＤ回路、１９０６，１９
０８：ＮＯＴ回路、１９０９：ＥＸＯＲ回路、２００
０：走査ドライバ用集積回路、２１００：ドライバモジ
ュール、２１０１：制御端子、２１０２：出力端子。

Claims (33)

【特許請求の範囲】
1. 【請求項１】 走査開始を指示する開始信号を同期信号
   に同期して順次シフトし該開始信号がシフトされる各位
   置の状態を示す２値信号をパラレルに出力して該パラレ
   ル出力により画像形成用パネルの走査配線を駆動する走
   査ドライバを構成するために少なくとも１個以上が用い
   られる走査ドライバ用集積回路であって、 シフトされる信号を入力するための第１および第２の入
   力端子と、前記同期信号に同期したクロックに応じて動
   作する複数個のラッチ回路と、前記複数個のラッチ回路
   を、シフト方向を指示するための方向信号に応じた向き
   に縦続接続するとともに縦続接続された先頭のラッチ回
   路の入力を前記方向信号に応じた前記第１または第２の
   入力端子に接続するスイッチ回路と、前記複数個のラッ
   チ回路の各出力に１チャンネルずつが対応するパラレル
   出力を発生する出力手段とを有することを特徴とする走
   査ドライバ用集積回路。
2. 【請求項２】 前記出力手段は、前記チャンネルごと
   に、対応するラッチ回路の出力を前記走査配線を選択と
   非選択の状態を切り換えて駆動するための電圧振幅に変
   換するレベル変換回路と、該レベル変換回路の出力に基
   づいて前記走査配線を駆動する出力回路とを備えること
   を特徴とする請求項１に記載の走査ドライバ用集積回
   路。
3. 【請求項３】 前記出力手段のパラレル出力を前記走査
   配線の全部が非選択状態となるように制御する複数のＡ
   ＮＤ手段をさらに有することを特徴とする請求項１また
   は２に記載の走査ドライバ用集積回路。
4. 【請求項４】 前記縦続接続された末尾のラッチ回路の
   出力信号を取り出すための第１および第２の出力端子を
   さらに備えることを特徴とする請求項１〜３のいずれか
   １つに記載の走査ドライバ用集積回路。
5. 【請求項５】 前記第１の入力端子と第２の出力端子と
   を第１の入出力端子として、前記第２の入力端子と第１
   の出力端子とを第２の入出力端子として兼用したことを
   特徴とする請求項４に記載の走査ドライバ用集積回路。
6. 【請求項６】 複数個の走査ドライバ用集積回路を所定
   のシフト方向に縦続接続する際の該縦続接続中における
   自身の位置に関する信号を入力され、該位置に関する信
   号と前記方向信号とに応じて前記第１および第２の入出
   力端子の動作を決定する手段をさらに有することを特徴
   とする請求項５に記載の走査ドライバ用集積回路。
7. 【請求項７】 走査開始を指示する開始信号を同期信号
   に同期して順次シフトし該開始信号がシフトされる各位
   置の状態を示す２値信号をパラレルに出力して該パラレ
   ル出力により画像形成用パネルの走査配線を駆動する走
   査ドライバを構成するために少なくとも１個以上が用い
   られる走査ドライバ用集積回路であって、 シフトされる信号を入力するための第１および第２の入
   力端子と、前記同期信号に同期したクロックに応じて動
   作する第１〜第２ｎ（但し、ｎは１以上の整数）の２ｎ
   個のラッチ回路と、シフト方向を指示するための方向信
   号と当該集積回路を実装した場合の取り付け方向を設定
   するための配置信号とに応じて前記第１の入力端子およ
   び第１〜第２ｎのラッチ回路をその順序で縦続接続する
   か、前記第２の入力端子および第２ｎ〜第１のラッチ回
   路の順序で縦続接続するかを切り換えるスイッチ回路
   と、前記２ｎ個のラッチ回路の出力のうち第２ｋ−１
   （但し、ｋは１〜ｎの整数）のｎ個のラッチ回路の各出
   力に１チャンネルずつが対応するｎチャンネルのパラレ
   ル出力を発生する出力手段と、第２ｎのラッチ回路の出
   力信号を取り出すための第１の出力端子とを有すること
   を特徴とする走査ドライバ用集積回路。
8. 【請求項８】 前記出力手段は、前記チャンネルごと
   に、対応するラッチ回路の出力を前記走査配線を選択と
   非選択の状態を切り換えて駆動するための電圧振幅に変
   換するレベル変換回路と、該レベル変換回路の出力に基
   づいて前記走査配線を駆動する出力回路とを備えること
   を特徴とする請求項７に記載の走査ドライバ用集積回
   路。
9. 【請求項９】 前記出力手段のパラレル出力を前記走査
   配線の全部が非選択状態となるように制御する複数のＡ
   ＮＤ手段をさらに有することを特徴とする請求項７また
   は８に記載の走査ドライバ用集積回路。
10. 【請求項１０】 前記第１のラッチ回路の出力信号を取
    り出すための第２の出力端子をさらに備えることを特徴
    とする請求項７〜９のいずれか１つに記載の走査ドライ
    バ用集積回路。
11. 【請求項１１】 前記第１の入力端子と第２の出力端子
    とを第１の入出力端子で、前記第２の入力端子と第１の
    出力端子とを第２の入出力端子で兼用したことを特徴と
    する請求項１０に記載の走査ドライバ用集積回路。
12. 【請求項１２】 複数個の走査ドライバ用集積回路を所
    定のシフト方向に縦続接続する際の該縦続接続中におけ
    る自身の位置に関する信号を入力され、該位置に関する
    信号と前記方向信号と前記配置信号とに応じて前記第１
    および第２の入出力端子の動作を決定する手段とをさら
    に有することを特徴とする請求項１１に記載の走査ドラ
    イバ用集積回路。
13. 【請求項１３】 前記クロックによって前記複数のラッ
    チ回路が動作する直前から直後までの間の少なくとも５
    ０ｎＳｅｃ以上の時間、前記走査配線の全部が非選択状
    態になるように前記ＡＮＤ手段を制御する手段をさらに
    有することを特徴とする請求項３または９に記載の走査
    ドライバ用集積回路。
14. 【請求項１４】 前記出力回路は、前記レベル変換回路
    の出力に基づいてスイッチング動作を行い、駆動すべき
    前記走査配線の選択および非選択の状態を切り換えるＭ
    ＯＳ型ＦＥＴを備えることを特徴とする請求項２〜６お
    よび８〜１３のいずれか１つに記載の走査ドライバ用集
    積回路。
15. 【請求項１５】 前記レベル変換回路が出力する電圧振
    幅は前記スイッチング動作を行うＭＯＳ型ＦＥＴのゲー
    ト耐圧から決定されることを特徴とする請求項１４に記
    載の走査ドライバ用集積回路。
16. 【請求項１６】 前記走査配線の選択時に導通するＭＯ
    Ｓ型ＦＥＴのオン抵抗が非選択時に導通するＭＯＳ型Ｆ
    ＥＴのオン抵抗より小さいことを特徴とする請求項１４
    または１５に記載の走査ドライバ用集積回路。
17. 【請求項１７】 前記走査配線の選択時に導通するＭＯ
    Ｓ型ＦＥＴのオン抵抗と非選択時に導通するＭＯＳ型Ｆ
    ＥＴのオン抵抗の比が、該走査配線上の素子の非選択時
    の素子電流と選択時の素子電流の比とほぼ等しいことを
    特徴とする請求項１４〜１６のいずれか１つに記載の走
    査ドライバ用集積回路。
18. 【請求項１８】 前記走査配線の選択時に導通するＭＯ
    Ｓ型ＦＥＴのオン抵抗が２０Ω以下であることを特徴と
    する請求項１４〜１７のいずれか１つに記載の走査ドラ
    イバ用集積回路。
19. 【請求項１９】 前記走査配線の非選択時に導通するＭ
    ＯＳ型ＦＥＴのオン抵抗が３．５Ω以上であることを特
    徴とする請求項１４〜１８のいずれか１つに記載の走査
    ドライバ用集積回路。
20. 【請求項２０】 請求項４に記載の、前記パラレル出力
    としてｎ（但し、ｎは２以上の整数）個の出力チャンネ
    ルを有する、ｍ（但し、ｍは２以上の整数）個の走査ド
    ライバ用集積回路を基板上に実装してなる走査ドライバ
    であって、 第ｉ（但し、ｉは１〜ｍ−１の整数）番目の集積回路の
    第１の出力端子と第ｉ＋１番目の集積回路の第１の入力
    端子が接続され、第ｉ＋１番目の集積回路の第２の出力
    端子と第ｉ番目の集積回路の第２の入力端子が接続され
    ており、 ｍ×ｎチャンネルのパラレル出力の全部または一部に画
    像形成パネルの走査配線を接続され、第１番目の集積回
    路の第１の入力端子および第ｍ番目の集積回路の第２の
    入力端子に前記走査開始を指示する開始信号を、第１〜
    第ｍ番目の集積回路の全部にクロックおよび方向信号を
    入力されることにより、前記画像形成パネルのｍ×ｎ本
    以下の走査ラインを駆動することを特徴とする走査ドラ
    イバ。
21. 【請求項２１】 請求項６に記載の、前記パラレル出力
    としてｎ（但し、ｎは２以上の整数）個の出力チャンネ
    ルを有する、ｍ（但し、ｍは２以上の整数）個の走査ド
    ライバ用集積回路を基板上に実装してなる走査ドライバ
    であって、 第１番目の集積回路の位置が「先頭」に、第ｍ番目の集
    積回路の位置が「末尾」に、それ以外の集積回路の位置
    が「中間」に設定され、第ｉ（但し、ｉは１〜ｍ−１の
    整数）番目の集積回路の第２の入出力端子と第ｉ＋１番
    目の集積回路の第１の入出力端子が接続されており、 ｍ×ｎチャンネルのパラレル出力の全部または一部に画
    像形成パネルの走査配線を接続され、第１番目の集積回
    路の第１の入出力端子および第ｍ番目の集積回路の第２
    の入出力端子に前記走査開始を指示する開始信号を、第
    １〜第ｍ番目の集積回路の全部にクロックおよび方向信
    号を入力されることにより、前記画像形成パネルのｍ×
    ｎ本以下の走査ラインを駆動することを特徴とする走査
    ドライバ。
22. 【請求項２２】 請求項４に記載の、前記パラレル出力
    としてｎ（但し、ｎは２以上の整数）個の出力チャンネ
    ルを有する、ｑ（但し、ｑは２以上の整数）個の走査ド
    ライバ用集積回路を基板上に実装してなる走査ドライバ
    モジュールをｒ個（但し、ｒは２以上の整数）使用して
    ｎ×ｑ×ｒチャンネルの走査配線駆動出力をパラレルに
    発生する走査ドライバであって、 各走査ドライバモジュールにおいて第１番目の集積回路
    の第１の入力端子が該モジュールの第１の入力端とし
    て、第ｑ番目の集積回路の第２の入力端子が該モジュー
    ルの第２の入力端として、第ｑ番目の集積回路の第１の
    出力端子が該モジュールの第１の出力端として、第１番
    目の集積回路の第２の出力端子が該モジュールの第２の
    出力端として該モジュール外に引き出され、第ｉ（但
    し、ｉは１〜ｑ−１の整数）番目の集積回路の第１の出
    力端子と第ｉ＋１番目の集積回路の第１の入力端子が接
    続され、第ｉ＋１番目の集積回路の第２の出力端子と第
    ｉ番目の集積回路の第２の入力端子が接続されており、 第ｊ（但し、ｊは１〜ｒ−１の整数）の走査ドライバモ
    ジュールの第１の出力端と第ｊ＋１の走査ドライバモジ
    ュールの第１の入力端が接続され、第ｊ＋１の走査ドラ
    イバモジュールの第２の出力端と第ｊの走査ドライバモ
    ジュールの第２の入力端が接続されており、 前記ｎ×ｑ×ｒチャンネルのパラレル出力の全部または
    一部に画像形成パネルの走査配線を接続され、第１の走
    査ドライバモジュールの第１の入力端および第ｒの走査
    ドライバモジュールの第２の入力端に前記走査開始を指
    示する開始信号を、前記ｑ×ｒ個の全部の走査ドライバ
    用集積回路にクロックおよび方向信号を入力されること
    により、前記画像形成パネルのｎ×ｑ×ｒ本以下の走査
    ラインを駆動することを特徴とする走査ドライバ。
23. 【請求項２３】 請求項６に記載の、前記パラレル出力
    としてｎ（但し、ｎは２以上の整数）個の出力チャンネ
    ルを有する、ｑ（但し、ｑは２以上の整数）個の走査ド
    ライバ用集積回路を基板上に実装してなる走査ドライバ
    モジュールをｒ個（但し、ｒは２以上の整数）使用して
    ｎ×ｑ×ｒチャンネルの走査配線駆動出力をパラレルに
    発生する走査ドライバであって、 各走査ドライバモジュールにおいて第１番目の集積回路
    の位置を「先頭」に設定するための信号入力端および第
    ｑ番目の集積回路の位置を「末尾」に設定するための信
    号入力端が該モジュール外に引き出され、それ以外の集
    積回路の位置が「中間」に設定され、第１番目の集積回
    路の第１の入出力端子が該モジュールの第１の入出力端
    として、第ｑ番目の集積回路の第２の入出力端子が該モ
    ジュールの第２の入出力端として該モジュール外に引き
    出され、第ｉ（但し、ｉは１〜ｑ−１の整数）番目の集
    積回路の第２の入出力端子と第ｉ＋１番目の集積回路の
    第１の入出力端子が接続されており、 第１の走査ドライバモジュールが「先頭」に、第ｒの走
    査ドライバモジュールが「末尾」に、それ以外の走査ド
    ライバモジュールの位置が「中間」に設定され、第ｊ
    （但し、ｊは１〜ｒ−１の整数）の走査ドライバモジュ
    ールの第２の入出力端と第ｊ＋１の走査ドライバモジュ
    ールの第１の入出力端が接続されており、 前記ｎ×ｑ×ｒチャンネルのパラレル出力の全部または
    一部に画像形成パネルの走査配線を接続され、第１の走
    査ドライバモジュールの第１の入出力端および第ｒの走
    査ドライバモジュールの第２の入出力端に前記走査開始
    を指示する開始信号を、前記ｑ×ｒ個の全部の走査ドラ
    イバ用集積回路にクロックおよび方向信号を入力される
    ことにより、前記画像形成パネルのｎ×ｑ×ｒ本以下の
    走査ラインを駆動することを特徴とする走査ドライバ。
24. 【請求項２４】 請求項１０に記載の、前記パラレル出
    力としてｎ（但し、ｎは２以上の整数）個の出力チャン
    ネルを有する、走査ドライバ用集積回路の２ｍ（但し、
    ｍは２以上の整数）個を基板上に実装してなる走査ドラ
    イバであって、 奇数番目の集積回路と偶数番目の集積回路とは互いに逆
    向きに取り付けられて前記配置信号として互いに逆論理
    の信号を設定され、第１番目および第２ｍ番目の集積回
    路の第１の入力端子と第２番目および第２ｍ−１番目の
    集積回路の第２の入力端子が開始信号入力端に接続さ
    れ、第２ｉ−１（但し、ｉは１〜ｍ−１の整数）番目の
    集積回路の第１の出力端子または第２ｉ番目の集積回路
    の第２の出力端子と第２ｉ＋１番目の集積回路の第１の
    入力端子と第２ｉ＋２番目の集積回路の第２の入力端子
    とが接続され、第２ｉ＋２番目の集積回路の第１の出力
    端子または第２ｉ＋１番目の集積回路の第２の出力端子
    と第２ｉ番目の集積回路の第１の入力端子と第２ｉ−１
    番目の集積回路の第２の入力端子とが接続されており、 奇数番目の集積回路のｍ×ｎチャンネルのパラレル出力
    の全部または一部に画像形成パネルの奇数番目の走査配
    線を、偶数番目の集積回路のｍ×ｎチャンネルのパラレ
    ル出力の全部または一部に画像形成パネルの偶数番目の
    走査配線を接続され、前記開始信号入力端に前記走査開
    始を指示する開始信号を、全集積回路にクロックおよび
    方向信号を入力されることにより、前記画像形成パネル
    の２ｍ×ｎ本以下の走査ラインを駆動することを特徴と
    する走査ドライバ。
25. 【請求項２５】 請求項１２に記載の、前記パラレル出
    力としてｎ（但し、ｎは２以上の整数）個の出力チャン
    ネルを有する、走査ドライバ用集積回路の２ｍ（但し、
    ｍは２以上の整数）個を基板上に実装してなる走査ドラ
    イバであって、 奇数番目の集積回路と偶数番目の集積回路とは互いに逆
    向きに取り付けられて前記配置信号として互いに逆論理
    の信号を設定され、第１番目および第２番目の集積回路
    の位置が「先頭」に、第２ｍ番目および第２ｍ−１番目
    の集積回路の位置が「末尾」に、それ以外の集積回路の
    位置が「中間」に設定され、第１番目および第２ｍ番目
    の集積回路の第１の入出力端子と第２番目および第２ｍ
    −１番目の集積回路の第２の入出力端子が開始信号入力
    端に接続され、第２ｉ−１（但し、ｉは１〜ｍ−１の整
    数）番目の集積回路の第２の入出力端子と第２ｉ番目の
    集積回路の第１の入出力端子と第２ｉ＋１番目の集積回
    路の第１の入出力端子と第２ｉ＋２番目の集積回路の第
    ２の入出力端子とが接続されており、 奇数番目の集積回路のｍ×ｎチャンネルのパラレル出力
    の全部または一部に画像形成パネルの奇数番目の走査配
    線を、偶数番目の集積回路のｍ×ｎチャンネルのパラレ
    ル出力の全部または一部に画像形成パネルの偶数番目の
    走査配線を接続され、前記開始信号入力端に前記走査開
    始を指示する開始信号を、全集積回路にクロックおよび
    方向信号を入力されることにより、前記画像形成パネル
    の２ｍ×ｎ本以下の走査ラインを駆動することを特徴と
    する走査ドライバ。
26. 【請求項２６】 請求項１０に記載の、前記パラレル出
    力としてｎ（但し、ｎは２以上の整数）個の出力チャン
    ネルを有する、走査ドライバ用集積回路の２ｑ（但し、
    ｑは２以上の整数）個を基板上に実装してなる走査ドラ
    イバモジュールをｒ個（但し、ｒは２以上の整数）使用
    してｎ×２ｑ×ｒチャンネルの走査配線駆動出力をパラ
    レルに発生する走査ドライバであって、 各走査ドライバモジュールにおいて奇数番目の集積回路
    と偶数番目の集積回路とは互いに逆向きに取り付けられ
    て前記配置信号として互いに逆論理の信号を設定され、
    第１番目の集積回路の第１の入力端子および第２番目の
    集積回路の第２の入力端子が該モジュールの第１の入力
    端として、第２ｑ番目の集積回路の第１の入力端子およ
    び第２ｑ−１番目の集積回路の第２の入力端子が該モジ
    ュールの第２の入力端として、第２ｑ−１番目の集積回
    路の第１の出力端子または第２ｑ番目の集積回路の第２
    の出力端子が該モジュールの第１の出力端として、第１
    番目の集積回路の第２の出力端子または第２番目の集積
    回路の第１の出力端子が該モジュールの第２の出力端と
    して該モジュール外に引き出され、第２ｉ−１（但し、
    ｉは１〜ｑ−１の整数）番目の集積回路の第１の出力端
    子または第２ｉ番目の集積回路の第２の出力端子と第２
    ｉ＋１番目の集積回路の第１の入力端子と第２ｉ＋２番
    目の集積回路の第２の入力端子とが接続され、第２ｉ＋
    ２番目の集積回路の第１の出力端子または第２ｉ＋１番
    目の集積回路の第２の出力端子と第２ｉ番目の集積回路
    の第１の入力端子と第２ｉ−１番目の集積回路の第２の
    入力端子とが接続されており、 第ｊ（但し、ｊは１〜ｒ−１の整数）の走査ドライバモ
    ジュールの第１の出力端と第ｊ＋１の走査ドライバモジ
    ュールの第１の入力端が接続され、第ｊ＋１の走査ドラ
    イバモジュールの第２の出力端と第ｊの走査ドライバモ
    ジュールの第２の入力端が接続されており 前記各走査ドライバモジュールにおける奇数番目の集積
    回路のパラレル出力の全部または一部に画像形成パネル
    の奇数番目の走査配線を、偶数番目の集積回路のパラレ
    ル出力の全部または一部に画像形成パネルの偶数番目の
    走査配線を接続され、第１の走査ドライバモジュールの
    第１の入力端および第ｒの走査ドライバモジュールの第
    ２の入力端に前記走査開始を指示する開始信号を、前記
    ２ｑ×ｒ個の全部の走査ドライバ用集積回路にクロック
    および方向信号を入力されることにより、前記画像形成
    パネルのｎ×２ｑ×ｒ本以下の走査ラインを駆動するこ
    とを特徴とする走査ドライバ。
27. 【請求項２７】 請求項１２に記載の、前記パラレル出
    力としてｎ（但し、ｎは２以上の整数）個の出力チャン
    ネルを有する、走査ドライバ用集積回路の２ｑ（但し、
    ｑは２以上の整数）個を基板上に実装してなる走査ドラ
    イバモジュールをｒ個（但し、ｒは２以上の整数）使用
    してｎ×２ｑ×ｒチャンネルの走査配線駆動出力をパラ
    レルに発生する走査ドライバであって、 各走査ドライバモジュールにおいて奇数番目の集積回路
    と偶数番目の集積回路とは互いに逆向きに取り付けられ
    て前記配置信号として互いに逆論理の信号を設定され、
    第１番目および第２番目の集積回路の位置を「先頭」に
    設定するための信号入力端および第２ｑ番目および第２
    ｑ−１番目の集積回路の位置を「末尾」に設定するため
    の信号入力端が該モジュール外に引き出され、それ以外
    の集積回路の位置が「中間」に設定され、第１番目の集
    積回路の第１の入出力端子および第２番目の集積回路の
    第２の入出力端子が該モジュールの第１の入力端とし
    て、第２ｑ番目の集積回路の第１の入出力端子および第
    ２ｑ−１番目の集積回路の第２の入出力端子が該モジュ
    ールの第２の入出力端として該モジュール外に引き出さ
    れ、第２ｉ−１（但し、ｉは１〜ｑ−２の整数）番目の
    集積回路の第２の入出力端子と第２ｉ番目の集積回路の
    第１の入出力端子と第２ｉ＋１番目の集積回路の第１の
    入出力端子と第２ｉ＋２番目の集積回路の第２の入出力
    端子とが接続されており、 第１の走査ドライバモジュールが「先頭」に、第ｒの走
    査ドライバモジュールが「末尾」に、それ以外の走査ド
    ライバモジュールの位置が「中間」に設定され、第ｊ
    （但し、ｊは１〜ｒ−１の整数）の走査ドライバモジュ
    ールの第２の入出力端と第ｊ＋１の走査ドライバモジュ
    ールの第１の入出力端が接続されており、 前記各走査ドライバモジュールにおける奇数番目の集積
    回路のパラレル出力の全部または一部に画像形成パネル
    の奇数番目の走査配線を、偶数番目の集積回路のパラレ
    ル出力の全部または一部に画像形成パネルの偶数番目の
    走査配線を接続され、第１の走査ドライバモジュールの
    第１の入出力端および第ｒの走査ドライバモジュールの
    第２の入出力端に前記走査開始を指示する開始信号を、
    前記２ｑ×ｒ個の全部の走査ドライバ用集積回路にクロ
    ックおよび方向信号を入力されることにより、前記画像
    形成パネルのｎ×２ｑ×ｒ本以下の走査ラインを駆動す
    ることを特徴とする走査ドライバ。
28. 【請求項２８】 画像形成素子をマトリクス状に配設し
    た画像形成用パネルと、画像信号に応じた変調信号を発
    生する変調信号発生手段と、画像処理のための各タイミ
    ングを発生するタイミング発生手段と、前記画像形成用
    パネルの走査配線の右側と左側の取り出し部にそれぞれ
    接続された１対の走査ドライバとを有する画像形成装置
    であって、 前記走査ドライバは、請求項２０〜２７のいずれか１つ
    に記載の同一の走査ドライバを前記右側と左側とに配置
    したものであり、前記右側に配置された走査ドライバの
    集積回路と左側の走査ドライバの集積回路とを互いに異
    なる方向信号論理によってシフト方向を設定することに
    より、前記画像形成用パネルの走査配線を右側と左側か
    ら同時に順次走査駆動することを特徴とする画像形成装
    置。
29. 【請求項２９】 前記画像形成用パネルは冷陰極素子を
    マトリクス状に配設した電子源と該電子源から放出され
    る電子により画像を形成する蛍光体を備えたものである
    ことを特徴とする請求項２８に記載の画像形成装置。
30. 【請求項３０】 前記冷陰極型電子源は、表面伝導型放
    出素子であることを特徴とする請求項２９に記載の画像
    形成装置。
31. 【請求項３１】 前記冷陰極型電子源は、ＦＥ型放出素
    子であることを特徴とする請求項２９に記載の画像形成
    装置。
32. 【請求項３２】 前記冷陰極型電子源は、ＭＩＭ型放出
    素子であることを特徴とする請求項２９に記載の画像形
    成装置。
33. 【請求項３３】 前記画像形成素子はＥＬ素子である請
    求項２８に記載の画像形成装置。