JP3529617B2 - 画像表示装置の駆動回路および駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は解像度を切り替えて
使用される高解像度の表示パネルを備えた表示装置の駆
動回路に関する。

【０００２】

【従来の技術】パーソナルコンピュータ用の表示装置に
あっては、表示画面の解像度の切替がなされることがあ
り、従来のこの種の表示装置の規格において、ＶＧＡ規
格、ＳＶＧＡ規格、ＸＧＡ規格、ＳＸＧＡ規格、ＵＸＧ
Ａ規格等が代表的なものとして広く知られている。これ
ら規格の１画面を構成する画素数は以下に示す通りであ
る。 ＶＧＡ規格 ； 水平方向・・・ ６４０画素、 垂直方向・・・ ４８０画素 ＳＶＧＡ規格 ； 水平方向・・・ ８００画素、 垂直方向・・・ ６００画素 ＸＧＡ規格 ； 水平方向・・・１０２４画素、 垂直方向・・・ ７６８画素 ＳＸＧＡ規格 ； 水平方向・・・１２８０画素、 垂直方向・・・１０２４画素 ＵＸＧＡ規格 ； 水平方向・・・１６００画素、 垂直方向・・・１２００画素 （前記表記においてＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＳＸＧ
Ａ、ＵＸＧＡはいずれもＩＢＭ社登録商標） 通常、上記の各規格においては、１つの画素に赤
（Ｒ）、青（Ｂ）、緑（Ｇ）の３つのピクセルが配列さ
れて構成されている。

【０００３】従ってこの種の表示装置において各規格に
合わせて表示の切替を行う場合に、文字信号等を一定の
表示面積の表示画面上に拡大あるいは縮小して表示する
必要がある。従来のこの種の表示装置における信号拡大
技術の一例として、特開平８−１２９３５６号公報に開
示されている技術、あるいは、特開平８−１６６７７８
号公報に開示されている技術が知られている。特開平８
−１２９３５６号公報に開示されている技術は、画像デ
ータの解像度を検出回路で検出して表示パネルとの比率
により拡大回路で拡大率を設定し、１画面分の画像デー
タをフレームメモリに蓄え、このフレームメモリから読
み出された連続２ライン分の画像データを前記拡大率に
基づいて演算回路で補完して表示パネルに送って表示す
るものである。特開平８−１６６７７８号公報に開示さ
れている技術は、３つのピクセルが並んで構成された表
示ドットをマトリクス状に配列した構造において、３つ
のピクセルに表示するべき３つの行方向原表示輝度デー
タを演算回路で拡張し、所定の輝度の重み付けをして拡
大表示輝度データを形成し、このデータをピクセルに出
力して原画像を表示パネルの行方向に拡大するものであ
る。しかしながら特開平８−１２９３５６号公報に開示
されている技術、および、特開平８−１６６７７８号公
報に開示の技術では、データの演算、サンプリングのし
直し、メモリの追加を行わなくてはならず、回路規模が
大きくなり、表示装置全体の小型化の支障になるととも
にコストが増大する欠点がった。

【０００４】次に、これらの技術を考慮し、メモリを追
加する必要のない信号拡大構造を有する表示装置の一例
として本願発明者は図１６に示す構造の表示装置を想定
している。図１６に示す表示装置は、マトリックス状に
配列されたソース配線とゲート配線とを具備する薄膜ト
ランジスタ型の液晶表示パネル１に対して、ソース配線
側に接続される第１の水平ドライバ２および第２の水平
ドライバ３と、ゲート配線側に接続される垂直ドライバ
４とが接続され、各ドライバ２、３、４を制御するため
の信号処理回路５が設けられたものである。信号処理回
路５の内部には、元データとしての映像信号が入力され
るサンプリング回路７と、このサンプリング回路７に接
続された分周回路８および信号選択回路９と、前記水平
ドライバ２、３を制御するための水平制御回路１０と垂
直ドライバ４を制御するための垂直系制御回路１１とが
設けられ、信号処理回路５にクロック発生回路１２が接
続されて構成されている。また、この例で用いる液晶表
示パネル１はＸＧＡ規格に沿う水平方向画素数１０２４
個、垂直方向画素数７６８個のものである。

【０００５】図１６に示す表示装置において、ＶＧＡ規
格の映像信号（クロック２７.１７５ＭＨｚ）の元デー
タ、例えば図１７のＨで示す信号ＡＢＣＤＥ・・・を信号
処理回路５に入力するとこの信号がサンプリング回路７
に入力され、サンプリング回路７においてはサンプリン
グクロック４０.２８ＭＨｚにより図１７のＩで示す変
換データＡＡＢＣＣＤＥＥ・・・を作成してこの変換デー
タＩを分周回路８に送る。 即ち、ＶＧＡ規格の映像信
号は、１Ｈ＝６４０個のデータを有するのでこのデータ
をＸＧＡ規格の１Ｈ＝１０２４個にするには、１.６倍
に調整する必要があるので、クロック２７.１７５ＭＨ
ｚの１.６倍のサンプリングクロック４０.２８ＭＨｚを
用いる。

【０００６】次に、前記変換データを分周回路８で奇数
番の信号と偶数番の信号に分周し、信号選択回路９によ
り図１７のＪで示す奇数番の信号ＡＢＣＥ・・・を第１水
平ドライバ２にドライバへの出力として入力し、図１７
のＫで示す偶数番の信号ＡＣＤＥ・・・を第２水平ドライ
バ３にドライバの出力として入力する。ここで、水平制
御回路１０は第１水平ドライバ２と第２水平ドライバ３
から液晶表示パネル１のソース線に交互に信号入力でき
るように両ドライバ２、３を制御するので、ＸＧＡ規格
の表示が可能な液晶表示パネル１に図１７のＬと図１６
の液晶表示パネル１に示すようなＡＡＢＣＣＤＥＥ・・・
のデータを表示することができる。

【０００７】一方、ＸＧＡ規格の映像信号の元データが
入力されてきた場合は、サンプリング回路７を迂回させ
てこの信号を図１６のＩ'に示すように分周回路８に送
り、ここで前述と同じ分周処理を行うならば、元々のＸ
ＧＡ規格の映像信号を第１水平ドライバ２と第２水平ド
ライバ３とに信号選択回路９で振り分けて液晶表示パネ
ル１で合成してＸＧＡ規格の表示を行うことができる。
即ち、図１６に示す回路構造を採用することでＶＧＡ規
格の元データの映像信号をサンプリングし直してＸＧＡ
規格の映像信号を液晶表示パネル１に出力することがで
き、ＸＧＡ規格の元データの映像信号も液晶表示装置１
に出力できたことになる。

【０００８】

【発明が解決しようとする課題】しかしながら図１６に
示す回路構造では、元データの周期と異なる周期のクロ
ックを発生させるための回路を別途必要とし、回路規模
が大きくなり、表示装置の小型化に支障となる問題があ
った。更に、動作周波数も高くなるために、消費電力も
増大する傾向があり、通常の信号処理回路の消費電力が
２５０ｍＷである場合に４００ｍＷ程度に増大してしま
う問題があった。また、異なるデジタルデータのサンプ
リングを行うことでサンプリングのセットアップ時間、
ホールド時間が厳しいために、表示装置の信頼性が悪く
なり、画質の劣化につながるおそれがあった。

【０００９】本発明は前記事情に鑑みてなされたもの
で、データを作成するためのメモリや演算回路を新たに
設けることなく、消費電力を増大させることなく解像度
の異なる表示形態に容易に対応することができ、表示装
置としての信頼性を向上させることができる駆動回路の
提供を目的とする。

【００１０】

【課題を解決するための手段】本発明において一フレー
ムは完成された一画像であり、一フレームを構成する複
数の分割された画像をそれぞれ一フィールドと呼ぶこと
にする。本発明は前記課題を解決するために、所定の水
平画素数と垂直画素数とが各々設定された表示パネルに
接続され、該表示パネルに水平映像信号を出力する一対
のソースドライバと、該一対のソースドライバに接続さ
れて水平画素数が前記所定の水平画素数と異なる元デー
タの映像信号から得られる一組の映像信号を送る映像信
号線と、前記一対のソースドライバに接続されて該一対
のソースドライバが出力する水平映像信号を合体したと
き前記所定の水平画素数の水平映像信号が得られるよう
に一組のサンプリングタイミング信号を与える水平映像
信号制御回路と、映像信号発生装置から信号線を介して
元データの映像信号と同期信号とクロックとが供給され
るラッチ回路と、該ラッチ回路に接続されて前記元デー
タの映像信号の解像度を判別するとともに前記一対のソ
ースドライバに接続されてこれらのソースドライバを制
御する信号選択回路とを具備してなり、前記一組の映像
信号が、前記元データの映像信号から得られた同一の映
像信号の組または該元データの映像信号を分割して得ら
れた分割映像信号の組のいずれかであり、前記水平映像
信号制御回路が、前記元データの映像信号の水平画素数
と表示パネルの水平画素数とを比較して、元データの映
像信号の水平画素数が表示パネルの水平画素数よりも小
さい場合に、元データの映像信号の水平画素数を表示パ
ネルの水平画素数よりも大きくなるように２つ以上に複
製し、その複製値から表示パネルの水平画素数に合うよ
うに前記一組のサンプリングタイミング信号のクロック
の間引き率を調整するものであり、かつ、元データの映
像信号の水平画素数が表示パネルの水平画素数よりも大
きい場合に、表示パネルの水平画素数に合うように前記
一組のサンプリングタイミング信号のクロックの間引き
率を調整するものであり、元データの映像信号の水平画
素数が表示パネルの水平画素数と同じ場合に、元データ
の映像信号の水平画素数を１／２に間引くものであり、
該間引き率に応じて間引くデータを表示パネルのライン
毎に切り替えるものであり、前記一対のソースドライバ
の各々に一対のデータラッチ回路が設けられ、前記表示
パネルに対して該一対のソースドライバの個々のデータ
ラッチ回路から出力する水平映像信号を合体したとき、
前記所定の水平画素数の水平映像信号が得られるように
該一対のソースドライバの個々のデータラッチ回路か
ら、交互に前記元データの映像信号の奇数番目のデータ
と、交互に前記元データの映像信号の偶数番目のデータ
を前記水平映像信号制御回路を介して表示パネルに送る
ための機能が前記信号選択回路と前記水平映像信号制御
回路に設けられたことを特徴とする。本発明は、前記ソ
ースドライバに設けられる一対のデータラッチ回路から
奇数番目のデータと偶数番目のデータを表示パネルに送
る際にフィールド単位で切り替え自在にしても良い。

【００１１】このような構造にすることで、サンプリン
グタイミング信号のクロックの間引き率を調整すること
により、別個にメモリの追加を行うことなく、個別のク
ロック発生回路を別個に要することなく表示パネルの解
像度に合わせた映像信号を両ソースドライバにて合成し
て表示パネルに送ることができるので、回路の小型化、
消費電力の低減に寄与し、表示装置としての信頼性向上
につながる。

【００１２】

【００１３】このような構造にすることで、入力された
映像信号の水平画素数と表示パネルの水平画素数の変換
率に合わせて、サンプリングタイミング信号を調整し、
該映像信号の水平画素数が表示パネルの水平画素数より
も多い場合であっても、該映像信号の水平画素数が表示
パネルの水平画素数よりも少ない場合であっても、映像
信号を分割するか複製してから各信号をサンプリングタ
イミング信号により調整し、いずれの場合でも調整後の
信号合成により表示パネルの水平画素数に合わせた水平
映像信号を送ることができる。ここでは、所定の水平画
素数の水平映像信号の一部を間引くことになるが、この
間引くデータは任意に設定できるので、どのような変換
率の場合であっても容易に対応することができる。従っ
て、別個にメモリの追加を行うことなく、個別のクロッ
ク発生回路を別個に要することなく表示パネルの解像度
に合わせた映像信号を両ソースドライバにて合成して表
示パネルに送ることができるので、回路の小型化、消費
電力の低減に寄与し、表示装置としての信頼性向上につ
ながる。

【００１４】本発明は、所定の水平画素数と垂直画素数
とが各々設定された表示パネルであって、基板上にマト
リックス状に複数のソース配線と複数のゲート配線とが
設けられ、前記それぞれのソース配線の両側に該ソース
配線の信号によって制御される画素電極が前記複数のゲ
ート配線のそれぞれに対応させて設けられ、前記ソース
配線の両側の画素電極をこれら画素電極を挟んで配した
ゲート配線の信号により制御するように、前記複数のゲ
ート配線が配設された表示パネルと、前記表示パネルに
接続され、該表示パネルに水平映像信号を出力するソー
スドライバと、映像信号発生装置からの元データの映像
信号と同期信号とクロックとが入力されて前記ソースド
ライバに該ソースドライバが出力する水平映像信号を前
記表示パネルに出力したとき前記所定の水平画素数の水
平映像信号が得られるようにサンプリングタイミング信
号を与える水平映像信号制御回路とを具備してなり、前
記ソースドライバに、水平画素数が前記表示パネルの所
定の水平画素数と異なる映像信号から得られる一組の映
像信号を送る映像信号線と、前記水平映像信号制御回路
に接続された制御線が接続され、前記水平映像信号制御
回路が、前記元データの映像信号の水平画素数と表示パ
ネルの水平画素数とを比較して、元データの映像信号の
水平画素数が表示パネルの水平画素数よりも小さい場合
に、元データの映像信号の水平画素数を表示パネルの水
平画素数よりも大きくなるように２つ以上に複製し、そ
の複製値から表示パネルの水平画素数に合うように前記
一組のサンプリングタイミング信号のクロックの間引き
率を調整するものであり、かつ、元データの映像信号の
水平画素数が表示パネルの水平画素数よりも大きい場合
に、表示パネルの水平画素数に合うように前記一組のサ
ンプリングタイミング信号のクロックの間引き率を調整
するものであり、元データの映像信号の水平画素数が表
示パネルの水平画素数と同じ場合に、元データの映像信
号の水平画素数を１／２に間引くものであり、かつ、前
記ソースドライバが前記表示パネルに出力する水平映像
信号を合体したとき、前記所定の水平画素数の水平映像
信号が得られるようにサンプリングタイミング信号を与
えるものであり、更に前記間引き率に合わせて前記元デ
ータの映像信号から間引くデータを前記表示パネルのラ
イン毎に切り替えるものであることを特徴とする。本発
明は、所定の水平画素数と垂直画素数とが各々設定され
た表示パネルであって、基板上にマトリックス状に複数
のソース配線と複数のゲート配線とが設けられ、前記ソ
ース配線に平行にコントロール配線が設けられ、前記ソ
ース配線とゲート配線とコントロール配線とに囲まれた
領域の各々に画素電極が設けられ、前記各画素電極に一
組のスイッチング素子が直列に配され、一方のスイッチ
ング素子を前記ソース配線に加えられた信号を画素電極
へ印加するものとし、他方のスイッチング素子を前記コ
ントロール配線に加えられた信号によってオンオフ制御
可能なものとした表示パネルと、前記表示パネルに接続
され、該表示パネルに水平映像信号を出力するソースド
ライバと、映像信号発生装置からの元データの映像信号
と同期信号とクロックとが入力されて前記ソースドライ
バに該ソースドライバが出力する水平映像信号を前記表
示パネルに出力したとき前記所定の水平画素数の水平映
像信号が得られるようにサンプリングタイミング信号を
与える水平映像信号制御回路とを具備してなり、前記ソ
ースドライバに、水平画素数が前記表示パネルの所定の
水平画素数と異なる映像信号から得られる一組の映像信
号を送る映像信号線と、前記水平映像信号制御回路に接
続された制御線が接続され、前記水平映像信号制御回路
が、前記元データの映像信号の水平画素数と表示パネル
の水平画素数とを比較して、元データの映像信号の水平
画素数が表示パネルの水平画素数よりも小さい場合に、
元データの映像信号の水平画素数を表示パネルの水平画
素数よりも大きくなるように２つ以上に複製し、その複
製値から表示パネルの水平画素数に合うように前記一組
のサンプリングタイミング信号のクロックの間引き率を
調整するものであり、かつ、元データの映像信号の水平
画素数が表示パネルの水平画素数よりも大きい場合に、
表示パネルの水平画素数に合うように前記一組のサンプ
リングタイミング信号のクロックの間引き率を調整する
ものであり、元データの映像信号の水平画素数が表示パ
ネルの水平画素数と同じ場合に、元データの映像信号の
水平画素数を１／２に間引くものであり、かつ、前記ソ
ースドライバが前記表示パネルに出力する水平映像信号
を合体したとき、前記所定の水平画素数の水平映像信号
が得られるよう にサンプリングタイミング信号を与える
ものであり、更に前記間引き率に合わせて前記元データ
の映像信号から間引くデータを前記表示パネルのライン
毎に切り替えるものであることを特徴とする。本発明
は、所定の水平画素数と垂直画素数とが各々設定された
表示パネルであって、基板上にマトリックス状に複数の
ソース配線と複数のゲート配線ととが設けられ、前記そ
れぞれのソース配線の両側に該ソース配線の信号によっ
て制御される画素電極が前記複数のゲート配線のそれぞ
れに対応させて設けられ、前記各ソース配線から個々に
３本の延長線を設けて３つの画素電極に信号を供給する
方式の表示パネルと、前記表示パネルに接続され、該表
示パネルに水平映像信号を出力するソースドライバと、
映像信号発生装置からの元データの映像信号と同期信号
とクロックとが入力されて前記ソースドライバに該ソー
スドライバが出力する水平映像信号を前記表示パネルに
出力したとき前記所定の水平画素数の水平映像信号が得
られるようにサンプリングタイミング信号を与える水平
映像信号制御回路とを具備してなり、前記ソースドライ
バに、水平画素数が前記表示パネルの所定の水平画素数
と異なる映像信号から得られる一組の映像信号を送る映
像信号線と、前記水平映像信号制御回路に接続された制
御線が接続され、前記水平映像信号制御回路が、前記元
データの映像信号の水平画素数と表示パネルの水平画素
数とを比較して、元データの映像信号の水平画素数が表
示パネルの水平画素数よりも小さい場合に、元データの
映像信号の水平画素数を表示パネルの水平画素数よりも
大きくなるように２つ以上に複製し、その複製値から表
示パネルの水平画素数に合うように前記一組のサンプリ
ングタイミング信号のクロックの間引き率を調整するも
のであり、かつ、元データの映像信号の水平画素数が表
示パネルの水平画素数よりも大きい場合に、表示パネル
の水平画素数に合うように前記一組のサンプリングタイ
ミング信号のクロックの間引き率を調整するものであ
り、元データの映像信号の水平画素数が表示パネルの水
平画素数と同じ場合に、元データの映像信号の水平画素
数を１／２に間引くものであり、かつ、前記ソースドラ
イバが前記表示パネルに出力する水平映像信号を合体し
たとき、前記所定の水平画素数の水平映像信号が得られ
るようにサンプリングタイミング信号を与えるものであ
り、更に前記間引き率に合わせて前記元データの映像信
号から間引くデータを前記表示パネルのライン毎に切り
替えるものであることを特徴とする。

【００１５】本発明は、前記ソースドライバから前記表
示パネルに奇数番目のデータと偶数番目のデータを表示
パネルに送る際にフィールド単位で切り替え自在にされ
たことを特徴とするものでも良い。

【００１６】本発明は、前記表示パネルが、マトリック
ス状に設けられたゲート配線およびソース配線と、前記
ソース配線に平行に設けられ、隣接する前記ソース配線
と前記ゲート配線の内の隣接する２本のゲート配線とに
よって画素を区画するコントロール配線と、 前記ゲー
ト配線と前記ソース配線に接続され、前記ゲート配線に
加えられた駆動信号によってオンとなる前記画素毎に設
けられた一のスイッチ素子と、 前記画素毎に設けられ
た前記一のスイッチ素子と前記画素毎に設けられた画素
電極とに接続され、前記コントロール配線に加えられた
信号によってオン／オフ制御され、前記一のスイッチ素
子を介して供給される前記ソース配線の信号を前記画素
電極に印加する他のスイッチ素子とを具備してなること
を特徴とするものでも良い。

【００１７】

【００１８】

【００１９】

【発明の実施の形態】以下に本発明の各実施形態を詳細
に説明するが、本発明はこれらの実施形態に限定される
ものではない。 「第１実施形態」図１は本発明に係る解像度変換表示装
置の第１実施形態を示すもので、この例の解像度変換表
示装置１９は、ソース配線とゲート配線をマトリックス
状に配列するとともに行列状に画素電極と薄膜トランジ
スタを配置して構成されたアクティブマトリックス型の
表示パネル２０（例えば、液晶表示パネル：ＬＣＤ）
と、そのソース配線側に接続された第１ソースドライバ
２１および第２ソースドライバ２２と、ゲート配線側に
接続されたゲートドライバ２３と、それらに接続された
信号処理回路２５を主体として構成されている。また、
この形態で用いる表示パネル２０はＸＧＡ規格に沿う水
平方向画素数１０２４、垂直方向画素数７６８のもので
ある。

【００２０】この形態の構造において第１ソースドライ
バ２１と第２ソースドライバ２２とは、表示パネル２０
の上下に接続されていて、表示パネル２０の縦方向に配
されているソース配線のうち、奇数番目のものに対して
第１ソースドライバ２１の各出力端子が接続され、ソー
ス配線の奇数番目のものに対して第１ソースドライバ２
１が信号入力できるように、また、ソース配線の偶数番
目のものに対して第２ソースドライバ２２の各出力端子
が接続されていて、表示パネル２０のソース配線の偶数
番目のものに対して第２ソースドライバ２２が信号入力
できるように構成されている。従って、前記第１ソース
ドライバ２１の出力と第２ソースドライバ２２の出力の
合体によって表示パネル２０の水平画素数に対応した数
の水平画素を全て駆動できるように構成されている。

【００２１】次に、信号処理回路２５には、パーソナル
コンピュータ等の映像信号発生装置２６からの映像信号
が信号線２６ａを介して入力されるように構成されてお
り、ラッチ回路２７と、このラッチ回路２７に接続され
た分周回路２８および信号選択回路（解像度判別回路）
２９と、前記ソースドライバ２１、２２を制御するため
の水平制御回路（水平映像信号制御回路）３０と、ゲー
トドライバ２３を制御するための垂直系制御回路（垂直
映像信号制御回路）３１とが設けられている。

【００２２】信号選択回路２９はソースドライバ２１、
２２に映像信号線２９ａ、２９ｂを介してそれぞれ接続
され、信号選択回路２９に入力された映像信号を各ソー
スドライバ２１、２２にそれぞれ送ることができるよう
に構成されている。水平制御回路３０はソースドライバ
２１、２２に制御線３０ａ、３０ｂを介してそれぞれ接
続され、１組のサンプリングタイミング信号を各ソース
ドライバ２１、２２にそれぞれ送り、各ソースドライバ
２１、２２にて前記表示パネル２０の水平画素数（この
形態では水平画素数１０２４）より少ない画素数の水平
映像であって、これら両ソースドライバ２１、２２の各
水平映像信号を合体したときに表示パネル２０の水平画
素数（この形態では１０２４）になる水平映像信号を発
生できるように構成されている。

【００２３】次に、図１に示すようにＸＧＡ規格（１０
２４×７６８）の解像度を有する表示パネル２０を有す
る装置において、入力される映像信号（元データ）がＸ
ＧＡ規格のデータの場合とＶＧＡ規格（６４０×４８
０）のデータの場合についてそれぞれの動作を説明す
る。 ＜元データがＸＧＡ規格の場合＞映像信号発生装置２６
から信号線２６ａを介して信号処理回路２５に送られて
きた元データ（映像信号）をラッチ回路２７に入力する
と、ラッチ回路２７は元データをラッチして分周回路２
８と信号選択回路２９にそれぞれ送る。分周回路２８は
元データを奇数番目と偶数番目の２つのデータに分解し
て信号選択回路２９に送る。信号選択回路２９はラッチ
回路２７から送られた元データに基づいて元データの解
像度の判別を行い、ＸＧＡ規格の解像度の元データであ
ることを判別し、分周回路２８にて分周されたデータを
選択して第１ソースドライバ２１に奇数番目のデータを
映像信号線２９ａを介して送り、第２ソースドライバ２
２に偶数番目のデータを映像信号線２９ｂを介して送
る。そして、各ソースドライバ２１、２２に送られてき
たデータをそのまま表示パネル２０のソース配線側に入
力することで、ＸＧＡ規格の解像度を有する表示パネル
２０にＸＧＡ規格のデータを支障無く入力して表示する
ことができる。即ち、元データの水平画素数と表示パネ
ル２０の水平画素数とが同じ場合、信号処理回路２５で
は分周回路２８で元データを２分解した後にそのまま第
１ソースドライバ２１と第２ソースドライバ２２に送っ
て表示する。

【００２４】＜元データがＶＧＡ規格の場合＞元データ
が水平画素数６４０、即ち、１Ｈ＝６４０のＶＧＡ規格
のデータの場合は、表示パネル２０が水平画素数１０２
４、即ち、１Ｈ＝１０２４のＸＧＡ規格の解像度を有す
るので、以下に説明する処理を行う。まず、信号処理回
路２５に送られてきた元データをラッチ回路２７に入力
してラッチし、分周回路２８と信号選択回路２９にそれ
ぞれ送る。信号選択回路２９で元データの解像度の判別
を行い、ＶＧＡ規格の解像度であることを判別し、ラッ
チ回路２８から送られてきた元データと全く同一の２系
列のデータを作成（即ち、元データの複製を行う）し、
そのまま２つのデータを第１、第２ソースドライバ２
１、２２に映像信号線２９ａ、２９ｂを介して送る。次
に、ソースドライバ２１、２２に送られてきたデータの
サンプリングを行うタイミングを水平制御回路３０で制
御する。

【００２５】例えば、水平制御回路３０により、一時的
にドライバのクロックを止めることで各ソースドライバ
２１、２２に入力されたデータａの内の一部のデータを
間引くことで、間引きされたデータを各ソースドライバ
毎に図２のｂとｃ'に示すように（例えば、第１ソース
ドライバの出力としてＤを間引いたＡＢＣＥ・・・のデー
タｂ、第２ソースドライバの出力としてＢを間引いたＡ
ＣＤＥ・・・のデータｃ'）を作成し、これらの間引かれて
サンプリングされたデータｂ、ｃ'を表示パネル２０側
に出力して合体させることでｄ（図２のｄの出力参照）
として出力する。

【００２６】ここでデータを間引く割合は、解像度の変
更率に対応させる必要があり、１Ｈ＝１０２４のデータ
を２つのソースドライバ２１、２２で出力するために
は、１つのドライバあたり５１２のデータが必要である
ので、１つのドライバあたり１Ｈ＝６４０のデータを５
１２に間引くこと（即ち各ソースドライバ２１、２２に
入力されたデータを個々に２０％間引くこと）で実現で
きる。このように間引かれてサンプリングされたデータ
ｂ、ｃ'を表示パネル２０側に入力すると、表示パネル
２０に出力されるデータは図２のｄに示すようにＡＡＢ
ＣＣＤＥＥ・・・のように１Ｈあたり１０２４個のデータ
になる。即ち、水平方向の画素数変換の倍率を１.６倍
に、即ち、ＶＧＡ規格からＸＧＡ規格のデータに変換で
きたことになる。

【００２７】このように第１の形態において、図１に示
すような構造と図２を元に先に説明した信号処理を行う
ことで、従来では必要であった個別のクロック発生回路
を要することなく解像度に合わせた出力を得ることがで
きるので、回路の小型化、消費電力の低減に寄与し、表
示装置としての信頼性向上につながる。

【００２８】ところで先の説明においては、ＶＧＡ規格
あるいはＸＧＡ規格の映像信号をＸＧＡ規格の表示装置
に表示させる場合について説明したが、他に、ＳＶＧＡ
規格の表示装置、ＳＸＧＡ規格の表示装置、ＵＸＧＡ規
格の表示装置のいずれにかに種々の規格の水平画素数の
映像信号を入力する場合に本発明を対応させることもで
きるのは勿論である。この場合、ソースドライバ２１、
２２でサンプリングする場合に間引くデータ数を画素数
の変換率に合わせて適宜調整することでどのような画素
数の変換の場合にも対応できるのは勿論である。即ち、
入力された映像信号の水平画素数と表示パネル２０の水
平画素数の変換率に合わせて、サンプリングタイミング
信号を調整し、該映像信号の水平画素数が表示パネルの
水平画素数よりも多い場合であっても、該映像信号の水
平画素数が表示パネルの水平画素数よりも少ない場合で
あっても、映像信号を分割するか複製してから各信号を
サンプリングタイミング信号により調整して必要数の間
引きを行い、いずれの場合でも調整後の信号合成により
表示パネルの水平画素数に合わせた水平映像信号を送る
ことができる。

【００２９】なお、この第１の実施形態においては水平
画素数の変換による表示について述べたが、垂直方向の
表示について例えば以下に説明する方法で表示すること
ができる。 垂直方向表示の第１の例 垂直方向への画素数変換を特に行わず、垂直方向は余白
表示を採用する。一般に用いられている横長型のワイド
テレビジョン画面の垂直方向表示は下部または上部の一
部分を余白部分として画像を水平方向のみ変換し表示し
ているので、本発明においてもこの手法を取り入れるこ
とで、先に説明した水平画素数変換と組み合わせて水平
方向と垂直方向の両表示を行うことができる。この方式
を採用することでメモり等の記憶回路未使用による回路
の小型化という本願発明の特徴を活かしたままで水平方
向、垂直方向ともに表示することができる。

【００３０】垂直方向表示の第２の例 水平方向の画素数変換の倍率に合わせて複数のゲートを
一括駆動する。例えば、図３（Ａ）に示すゲートドライ
バ２３を制御する際に、１水平走査期間にオン（ＯＮ）
にするゲートライン（ゲート配線）の数を切り換えるこ
とにより、垂直方向の拡大表示を行うことができる。同
時にオンにするゲートラインの数は変換倍率に合わせて
切り換えることができる。例えば、ＶＧＡ表示をＸＧＡ
表示に変換する場合、ライン数を１.６倍にする必要が
あるので図３（Ａ）に示すゲートライン５ライン分の情
報を８ライン分の情報に変換して垂直方向の表示を行
う。例えば図３（Ａ）に示すＡ、Ｂ、Ｃ、Ｄ、Ｅで構成
される原画像信号が入力された場合にゲートドライバ２
３からゲートラインに対してａ、ａ、ｂ、ｃ、ｃ、ｄ、
ｅ、ｅのように信号入力する。即ち、Ａ、Ｂ、Ｃ、Ｄ、
Ｅの５本のラインデータに対し、Ａ、Ｃ、Ｅのラインデ
ータのみをそれぞれ書き込む時点で２ライン分のゲート
ラインを同時にオンとする。これにより、５本のライン
データを８本に拡大表示することができる。

【００３１】そして、このように同時にオンにする画面
上の場所を後述する第２実施形態の場合において図５を
基に説明する場合と同様にフィールド単位（あるいはフ
レーム単位）で図３（Ｂ）に示すように切り換えること
により、空間的に演算された（平均化された）表示にす
ることができ、極めて滑らかな表示形態を取ることがで
きる。即ち、変換率に合わせて同時にオンにするゲート
ラインの数を制御することにより、あらゆる解像度の変
換に対応することができる。また、このような垂直方向
の変換は以下に説明する各実施形態のいずれの場合でも
容易に適用することができる。

【００３２】「第２実施形態」図４は本発明に係る解像
度変換表示装置の第２実施形態を示すもので、この例の
解像度変換表示装置３３は、ソース配線とゲート配線を
マトリックス状に配列するとともに行列状に画素電極と
薄膜トランジスタを配置して構成されたアクティブマト
リックス型の表示パネル（例えば、液晶表示パネル：Ｌ
ＣＤ）２０と、そのソース配線側に接続された第１ソー
スドライバ２１および第２ソースドライバ２２と、ゲー
ト配線側に接続されたゲートドライバ２３と、それらに
接続された信号処理回路３５を主体として構成されてい
る。また、この形態で用いる表示パネル２０はＸＧＡ規
格に沿う水平方向画素数１０２４、垂直方向画素数７６
８のものである。

【００３３】次に、信号処理回路３５にはパーソナルコ
ンピュータ等の映像信号発生装置２６からの映像信号が
入力されるように構成されており、ソースドライバ２
１、２２を制御するための水平制御回路（水平映像信号
制御回路）３０とゲートドライバ２３を制御するための
垂直系制御回路（垂直映像信号制御回路）３１とが設け
られている。また、この形態の構造において第１ソース
ドライバ２１と第２ソースドライバ２２とゲートドライ
バ２３は、先の形態のものと同等の構造であるが、映像
信号発生装置から出された映像信号（元データ）は映像
信号線３６から分岐された映像信号線３６ａ、３６ｂを
介してソースドライバ２１、２２に直接入力されるよう
に構成されている。

【００３４】水平制御回路３０はソースドライバ２１、
２２に制御線３０ａ、３０ｂを介してそれぞれ接続さ
れ、１組のサンプリングタイミング信号を各ソースドラ
イバ２１、２２にそれぞれ送り、各ソースドライバ２
１、２２にて前記表示パネル２０の水平画素数（この形
態では水平画素数１０２４）より少ない画素数の水平映
像であって、これら両ソースドライバ２１、２２の各水
平映像信号を合体したときに表示パネル２０の水平画素
数（この形態では１０２４）になる水平映像信号を順次
（フィールド毎に）発生できるように構成されている。

【００３５】＜元データが表示装置の解像度ＸＧＡ規格
よりも小さい規格の場合＞元データが水平画素数６４
０、即ち、１Ｈ＝６４０のＶＧＡ規格の如くＸＧＡ規格
のデータよりも小さい規格の場合は表示パネル２０が水
平画素数１０２４、即ち、１Ｈ＝１０２４のＸＧＡ規格
の解像度を有するので、以下に説明する処理を行う。ま
ず、元データを２つのソースドライバ２１、２２に信号
線３６ａ、３６ｂを介して直接送る。そして、ソースド
ライバ２１、２２内でデジタルデータのサンプリングを
制御することでデータの間引きを行う。ここでのサンプ
リング制御は、水平制御回路３０の作用によりそれぞれ
のソースドライバ２１、２２でデータのサンプリングを
一時的に止めることで個別に間引いて制御することがで
き、しかも、間引くデータはライン毎に切り換えるよう
にする。そして、間引いたデータはそのまま表示パネル
２０に出力する。

【００３６】この場合のソースドライバ２１でのｎ番目
の出力を図５にｆで示し、ソースドライバ２２でのｎ番
目の出力を図５にｇで示す。これらを合体することで図
５のｈに示す表示を液晶パネル２０に出力することがで
きる。次に、ソースドライバ２１でのｎ＋１番目の出力
を図５にｉで示し、ソースドライバ２２でのｎ＋１番目
の出力を図５にｊで示す。これらを合体することで図５
のｋに示す表示を液晶パネル２０に出力することができ
る。即ち、以上の処理はソースドライバ２１、２２で間
引くデータをそれぞれライン毎に切り換えるようにして
間引いたデータをそのまま表示パネル２０に出力する。

【００３７】＜元データが表示装置の解像度ＸＧＡ規格
の場合＞この場合、元データを信号線３６ａ、３６ｂを
介して２つのソースドライバ２１、２２にそのまま送
り、各々のソースドライバ２１、２２内でデジタルデー
タのサンプリング時にデータの間引きを行い、元データ
の１／２のみをサンプリングする。そして、間引かれた
データをそのまま表示パネル２０に出力することで、液
晶パネル２０でＸＧＡ規格のデータを表示できる。

【００３８】データを間引く割合は、解像度の変更率に
対応させる必要があり、１Ｈ＝１０２４のデータを２つ
のソースドライバ２１、２２で出力するためには、１つ
のドライバあたり５１２のデータが必要であるので、１
つのドライバあたり１Ｈ＝１０２４のデータを半分の５
１２に間引くこと（即ち各ソースドライバ２１、２２に
入力されたデータを個々に５０％間引くこと）で実現で
きる。

【００３９】このように第２の形態において、図４に示
すような構造と図５を元に先に説明した信号処理を行う
ことで、従来では必要であった個別のクロック発生回路
を要することなく解像度に合わせた出力を得ることがで
きるので、回路の小型化、消費電力の低減に寄与し、表
示装置としての信頼性向上につながる。また、垂直ライ
ン毎に間引くデータを変更しているので、切り換えを行
うライン（間引きを行う水平ライン）の表示を空間的に
積分した表示形態にすることができ、画面全体として間
引くデータを平均化できるので、表示上での輪郭を滑ら
かにすることができ、原画像に近似した表示を得ること
ができる。また、空間周波数が向上することによりフリ
ッカを低減できる。

【００４０】「第３実施形態」図６と図７は本発明の第
３実施形態を示すためのもので、４０はＸＧＡ規格（１
０２４×７６８画素）の解像度がある表示パネル、４１
はＶＧＡ規格（６４０×４８０画素）に対応したソース
ドライバ、４３はゲートドライバ、４５は信号処理回
路、４７はラッチ回路、４８は分周回路、４９は信号選
択回路（解像度判別回路）、５０は水平制御回路（水平
映像信号制御回路）、５１は垂直系制御回路（垂直映像
信号制御回路）、４９ａは映像信号線、５０ａは制御線
をそれぞれ示す。また、図８と図９は第２の形態の表示
パネルとして好適な液晶表示装置の構造例を示す。この
形態の構成は、出力数がＸＧＡ規格の約半分となる１Ｈ
＝６４０のＶＧＡ規格に対応したソースドライバと、１
Ｈ＝１０２４のＸＧＡ規格の解像度がある表示パネルを
有した構成の場合に、ＸＧＡ規格とＶＧＡ規格の画像を
表示パネル（例えば、液晶表示パネル：ＬＣＤ）４０に
表示するための形態である。この形態において、ソース
ドライバ４１はＶＧＡ規格の出力能力のあるものを後述
する図８あるいは図９を基に説明する構造に適用して構
成される。

【００４１】＜データがＸＧＡ規格の場合＞パーソナル
コンピュータ等の映像信号発生装置２６からの元データ
（映像信号）が信号線２６ａを介して信号処理回路４５
に送られると、この元データがラッチ回路４７に入力さ
れ、ラッチ回路４７が元データをラッチして分周回路４
８と信号選択回路４９に元データをそれぞれ送る。分周
回路４８で元データを１個おきに間引き、データ数を半
分の数に減らし、信号選択回路４９に送る。この際に間
引くデータはフレーム毎に切り替えるものとする。

【００４２】次に、信号選択回路４９でラッチ回路４７
から送られてきた元データの解像度の判別を行い、ＸＧ
Ａ規格の解像度であることを判別し、分周回路４８で分
周されたデータを選択し、映像信号線４９ａを介してソ
ースドライバ４１に送る。ソースドライバ４１に送られ
てきたデータはそのまま表示パネル４０に出力する。こ
のような処理を行うことでＶＧＡ規格に対応したソース
ドライバ４１とＸＧＡ規格に対応した表示パネル４０を
有していて、ＸＧＡ規格の元データを入力した場合に支
障無く表示パネル４０にＸＧＡ規格の映像を出力でき
る。

【００４３】次に、データがＶＧＡ規格の場合の信号処
理状況を説明する前に、この第３の実施の形態の回路に
適用して好適な表示パネル４０の一例について説明す
る。図８は、第３の実施の形態の回路に適用して好適な
アクティブマトリックス型液晶表示パネルの駆動基板の
回路構成例を示すもので、この例の構造では、ソースド
ライバ４１の各出力端子にソース配線Ｄ1、Ｄ2、Ｄ3、
Ｄ4・・・が接続され、ゲートドライバ４３の各出力端子に
ゲート配線Ｇ1、Ｇ2、Ｇ3、Ｇ4、Ｇ5、Ｇ6、Ｇ7・・・が接
続され、ソース配線とゲート配線とで囲まれた領域に１
つあるいは２つの画素電極Ｓが設けられ、この画素電極
Ｓに対応する領域が表示部とされている。

【００４４】この例の構造においてゲート配線Ｇ1、Ｇ
2、Ｇ3、Ｇ4、Ｇ5、Ｇ6・・・のうち、１本目と最終本目以
外のものは、２本一組で隣接して設けられ、各画素電極
Ｓとソース配線の一部あるいはゲート配線の一部に接続
して薄膜トランジスタ等のスイッチング素子Ｔが設けら
れている。更に、１本のソース配線Ｄに対してその左右
に位置する２列の画素電極Ｓがそれぞれスイッチング素
子Ｔを介して接続されるとともに、１本のソース配線Ｄ
に対してその左右に位置する画素電極Ｓのそれぞれが異
なるゲート配線Ｇに接続されている。

【００４５】この構成の表示パネルを駆動するには、図
１０に示すタイミングチャートを参照の如く、第１フィ
ールドでゲート配線Ｇ2、Ｇ4、Ｇ6・・・の順に、それぞれ
の偶数番目のゲート配線Ｇ2、Ｇ4、Ｇ6・・・に接続されて
いる各スイッチング素子Ｔを動作させる。次に、第２フ
ィールドでゲート配線Ｇ1、Ｇ3、Ｇ5・・・の順に、それぞ
れの奇数番目のゲート配線Ｇ1、Ｇ3、Ｇ5・・・に接続され
ている各スイッチング素子Ｔを動作させる。このような
ゲートドライバ４３の作動によりソースドライバ４１か
ら送られてきたデータの書込位置をフィールド毎に切り
替えることができ、これにより図６を基に先に説明の如
くＶＧＡ規格の元データ（映像信号）をＸＧＡ規格の表
示パネル４０に出力することができる。

【００４６】図８に示す構造では１本のソース配線に対
して２列の画素電極Ｓがスイッチング素子Ｔを介して接
続されているので、ゲートドライバ４３の制御によりソ
ースドライバに送られてきたデータの書き込み場所をフ
レーム毎に切り換えることができる。

【００４７】次に、図９は前述の第３の実施形態の回路
に適用して好適なアクティブマトリックス型液晶表示パ
ネルの駆動基板の回路構成例を示すもので、この例の構
造ではソースドライバ４１’の各出力端子にソース配線
Ｄ1、Ｄ2、Ｄ3、Ｄ4・・・が接続され、ゲートドライバ４
３’の各出力端子にゲート配線Ｇ1、Ｇ2、Ｇ3、Ｇ4、Ｇ
5、Ｇ6・・・が接続され、ソース配線Ｄ1、Ｄ2、Ｄ3、Ｄ4・
・・と平行に、奇数番目のソース配線Ｄ１、Ｄ3、Ｄ5・・・
に隣接してコントロール配線ＣＡ・・・が設けられ、偶数
番目のソース配線Ｄ2、Ｄ4、Ｄ6・・・に隣接してコントロ
ール配線ＣＢ・・・が設けられ、ソース配線Ｄとゲート配
線Ｇとコントロール配線ＣＡあるいはＣＢとで囲まれた
領域に１つずつ画素電極Ｓが設けられ、これらの画素電
極Ｓに対応する領域が表示部とされている。

【００４８】この例の構造においてゲート配線Ｇ1、Ｇ
2、Ｇ3、Ｇ4、Ｇ5、Ｇ6・・・はほぼ等間隔で離間されてこ
れら配線間に画素電極Ｓが設けられ、ソース配線Ｄ1、
Ｄ2、Ｄ3、Ｄ4・・・のそれぞれの左右両側に画素電極Ｓが
配されていて、各画素電極Ｓとソース配線の一部あるい
はゲート配線の一部に接続して薄膜トランジスタ等のス
イッチング素子Ｔが２個一組で設けられている。更に、
１本のソース配線Ｄに対してその左右に位置する２列の
画素電極Ｓがそれぞれスイッチング素子Ｔ、Ｔを介して
接続されるとともに、１本のソース配線Ｄに対してその
左右に位置する画素電極Ｓのそれぞれにおいてソース配
線Ｄに近い側のスイッチング素子Ｔがソース配線Ｄに接
続され、他方のスイッチング素子Ｔが各画素電極Ｓに隣
接するコントロール線Ｃに接続されている。

【００４９】この構成の表示パネルを駆動するには、図
１１に示すタイミングチャートを参照の如く、第１フィ
ールドでゲート配線Ｇ1、Ｇ2、Ｇ3・・・の順に動作させ、
コントロール線ＣＡをハイレベルに、ＣＢをローレベル
に設定し、コントロール線ＣＡに接続されているスイッ
チング素子Ｔをオンとする。次に、第２フィールドでＧ
1、Ｇ2、Ｇ3・・・の順で動作させ、コントロール線ＣＢを
ハイレベルに設定し、コントロール線ＣＡをローレベル
に設定し、コントロール線ＣＢに接続されているスイッ
チング素子Ｔを導通状態（オン状態）とする。このよう
なソースドライバ４１'とコントロール線ＣＡ、ＣＢの
作動によりソースドライバ４１'から送られてきたデー
タの書込位置をフィールド毎に切り替えることができ
る。即ち、図９に示す構造では１本のソース配線に対し
て２列の画素電極Ｓがスイッチング素子Ｔを介して接続
されているので、ゲートドライバ４３'の制御によりソ
ースドライバに送られてきたデータの書き込み場所をフ
レーム毎に切り換えることができる。

【００５０】＜データがＶＧＡ規格の場合＞図６に示す
ように信号処理回路４５に映像信号発生装置２６から送
られてきた元データをラッチ回路４７でラッチし、分周
回路４８と信号選択回路４９にそれぞれ送る。信号選択
回路４９では解像度の判別を行い、ＶＧＡの解像度であ
ることを判別し、ラッチ回路４７から送られてきたデー
タを選択し、ソースドライバ４１に送る。次に、ソース
ドライバ４１に送られてきたデータのサンプリングを行
うタイミングを制御する。具体的には、一例として、ソ
ースドライバ４１のクロックを一時的に止めることで実
現することができ、これによりデータの間引きを行うこ
とができる。なお、この間引きは、図７のｎとｏに示す
ように第１フィールドと第２フィールドで切り替えるよ
うにする。次に、以上のように間引かれてサンプリング
されたデータを表示パネル４０に出力する。

【００５１】表示パネル４０は先に説明した図８又は図
９に示す構造にされていて、１本のソース配線に対して
その左右２列の画素電極Ｓがスイッチング素子Ｔを介し
て接続されているので、ゲートドライバ４３あるいは４
３'の制御により、ソースドライー４１あるいは４１'に
送られてきたデータを書き込む場所（ソース配線単位）
をフィールド毎に切り替えることができる。従って出力
されたデータは１Ｈ当たり１０２４個となり、画素数変
換の倍率は１.６倍、即ち、ＶＧＡ規格の画素数をＸＧ
Ａ規格の画素数に変換して駆動することができた。な
お、この形態において表示パネル４０の最大解像度のデ
ータのクロック周波数（ＸＧＡ規格の場合に６５ＭＨ
ｚ、７５ＭＨｚ）で動作することができるソースドライ
バを用いる場合は、前記の信号処理回路４５において分
周回路４８を不要にすることができる。

【００５２】以上説明のように第３実施形態において、
図６、８に示すような構造と図７を元に先に説明した信
号処理を行うことで、従来は必要であった個別のクロッ
ク発生回路を要することなく表示パネルの解像度に合わ
せた出力を得ることができるので、回路の小型化、消費
電力の低減に寄与し、表示装置としての信頼性向上につ
ながる。更に、フィールドあるいはフレーム毎に間引く
信号を切り換えるようにするならば、間引くデータの存
在を画面全体として平均化することができるので、原画
像に近似した表示を得ることができる。

【００５３】「第４実施形態」前述の第３実施形態の表
示パネル４０の内部構造において、図１２に示すように
１本のソース配線Ｄn（Ｄ1、Ｄ2、Ｄ3・・・）から延長線
（Ｌ1、Ｌ2、Ｌ3）を設けて３つの画素電極Ｓに信号を
供給する方式も実施できる。その際、１行あたり３本の
ゲート配線（Ｇ1a、Ｇ1b、Ｇ1c、Ｇ2a、Ｇ2b、Ｇ2c・・
・）を用いて各々３つのフィールドに分けて信号を供給
して駆動することができる。このような駆動を行うとソ
ースドライバを更に削減して水平方向の画素数の変換を
行うことができる。なお、画素数の変換の倍率に応じて
信号を間引くようにすることは勿論である。

【００５４】「第５実施形態」図１３と図１４は本発明
の第５の形態を示すためのもので、６０はＵＸＧＡ（１
６００×１２００画素）の解像度がある表示パネル、６
１はＵＸＧＡに対応したソースドライバ、６３はゲート
ドライバ、６５は信号処理回路、６７はラッチ回路、６
８は分周回路、６９は信号選択回路（解像度判別回
路）、７０は水平制御回路（水平映像信号制御回路）、
７１は垂直系制御回路（垂直映像信号制御回路）をそれ
ぞれ示している。また、ソースドライバ６１の内部には
データラッチ回路６１ａ、６１ｂが設けられ、ソースド
ライバ６２の内部にはデータラッチ回路６２ａ、６２ｂ
が設けられていて、液晶表示パネル６０のソース配線に
おいて、奇数番目のソース配線にはデータラッチ回路６
１ａ、６１ｂから交互に信号が入力されるとともに、液
晶表示パネル６０のソース配線において、偶数番目のソ
ース配線にはデータラッチ回路６２ａ、６２ｂから交互
に信号が入力されるように構成されている。この形態の
構成は、出力数が１Ｈ＝１６００のＵＸＧＡ規格に対応
したソースドライバと、ＵＸＧＡの解像度がある表示パ
ネルに、例えばＵＸＧＡとＶＧＡの画像を表示するため
の形態である。

【００５５】＜データがＵＸＧＡの場合＞映像信号発生
装置２６から信号処理回路６５に送られてきた元データ
（映像信号）をラッチ回路６７でラッチし、分周回路６
８と信号選択回路６９に送る。分周回路６８で元データ
を奇数番目と偶数番目の２つのデータに分解し、信号選
択回路４９に送る。信号選択回路４９でラッチ回路６７
から送られてきた元データを用いて解像度の判別を行
い、１Ｈ＝１６００のＵＸＧＡの解像度であることを判
別し、分周回路６８からの分周されたデータを選択し、
分周されたデータを２つのソースドライバ６１、６２に
それぞれ映像信号線６９ａ、６９ｂを介して送る。即
ち、ソースドライバ６１、６２にそれぞれ全く同一の２
系列のデータを送る。送られてきたデータをソースドラ
イバ６１あるいは６２の内部のそれぞれ２系列のデータ
ラッチ回路６１ａ、６１ｂあるいは６２ａ、６２ｂに入
力する。入力されたデータをそのまま表示パネル６０に
表示することでＵＸＧＡの表示パネルにＵＸＧＡのデー
タを支障無く表示することができる。

【００５６】＜データがＶＧＡの場合＞映像信号発生装
置２６から信号処理回路６５に送られてきた元データ
（映像信号）をラッチ回路６７に入力し、分周回路６８
と信号選択回路６９に送る。信号選択回路６９で元デー
タを基に解像度の判別を行い、１Ｈ＝６４０のＶＧＡの
解像度であることを判別し、ラッチ回路６７から送られ
てきたデータを全く同じ２系列作成し、そのまま２つの
ソースドライバ６１、６２に送る。ソースドライバ６
１、６２ではそれらに送られてきたデータのサンプリン
グを行うタイミングを制御する。例えば、ソースドライ
バ６１、６２のクロックを一時的に止めることを行う。
これにより、データの間引きを行うことができる。

【００５７】この制御は、それぞれのドライバ６１、６
２のデータラッチ回路６１ａ、６１ｂ、６２ａ、６２ｂ
毎に個別に行う。間引かれてサンプリングされたデータ
を表示パネル６０に出力する。出力されたデータは、１
Ｈあたり１６００のデータとなる。画素数変換の倍率は
ＶＧＡ（６４０画素）からＵＸＧＡ（１６００画素）の
変換となるので２.５倍となる。なお、４つのデータラ
ッチ回路においては各々６４０画素分の信号を４００画
素分の信号に変換する、即ち、６４０画素分の信号を４
００に間引くことで４つのデータラッチ回路の合計で４
００×４＝１６００画素分の信号を生成することができ
る。図１４に各データラッチ回路６１ａ、６１ｂ、６２
ａ、６２ｂからのドライバ出力を符号ｓ、ｔ、ｕ、ｖ、
の順で示し、これらの全ての出力の合計となる液晶パネ
ル６０での表示を図１４に符号ｗで示す。なお、この実
施形態のデータの出力方法を先の実施形態の場合と同様
にフレーム（フィールド）単位で切り替えて行う手法と
することで、データのラッチ回路の構成を半分にするこ
ともできる。

【００５８】以上のように第５実施形態において、図１
３に示すような構造と図１４を元に先に説明した信号処
理にすることで、従来では必要であった個別のクロック
発生回路を要することなく解像度に合わせた出力を得る
ことができるので、回路の小型化、消費電力の低減に寄
与し、表示装置としての信頼性向上につながる。

【００５９】「第６実施形態」図１に示す構成を採用
し、タイミング動作として図１５に示す動作処理を行っ
て表示パネル２０に表示を行うこともできる。まず、元
データを２つのソースドライバ２１、２２に信号線２９
ａ、２９ｂを介して直接送る。そして、ソースドライバ
２１、２２内でデジタルデータのサンプリングを制御す
ることでデータの間引きを行う。ここでのサンプリング
制御は水平制御回路３０の作用によりそれぞれのソース
ドライバ２１、２２でデータのサンプリングを一時的に
止めることで個別に間引いて制御することができ、しか
も、間引くデータはフィールド毎に切り換えるようにす
る。そして、間引いたデータはそのまま表示パネル２０
に出力する。

【００６０】この場合のソースドライバ２１での第１フ
ィールドの出力を図１５に符号ｂ1で示し、第２フィー
ルドの出力をｂ2で示し、ソースドライバ２２での第１
フィールドの出力を図１５に符号ｃ'1で示し、第２フィ
ールドの出力を図１５に符号ｃ'2で示す。これらを合体
することで第１フィールドの表示は図１５のｄ1に示す
表示を第２フィールドの表示は図１５のｄ2に示す表示
を得ることができ、液晶パネル２０においては最終的に
図１５のｄに示す表示を得ることができる。

【００６１】この際、間引くデータはフィールド毎に切
り替えるものとする。これにより、フレーム表示で２つ
の異なるデータを演算した形となり、第１フィールドと
第２フィールドの表示を合成した平均的な表示となるの
で、表示画像の階調を滑らかにする効果がある。このよ
うな駆動手法は他の実施形態に適用できるのは勿論であ
る。

【００６２】ところで先の実施形態においては、６４０
×４８０（ドット）表示のＶＧＡ規格と、１０２４×７
６８（ドット）表示のＸＧＡ規格と、１６００×１２０
０（ドット）表示のＵＸＧＡ規格の間での変換について
のみ説明したが、パーソナルコンピュータの画像表示規
格にはその他に多種多様な規格があり、更に、ＴＶやビ
デオでの解像度にも多種多様なものがあるので、本発明
の駆動回路はこれらの全てに適用できるのは勿論であ
る。即ち、画素数の変換率に合わせて分解するか複製す
る信号数とそれらから間引く数を適宜調節することでど
のような解像度変更にも適用することができる。

【００６３】パーソナルコンピュータの解像度は先に説
明した以外に以下に記載するものが広く知られている。
７２０×４００画素（ＶＧＡテキスト）、８３２×６２
４画素（Macintosh16;米国アップルコンピュータ社商
標）、８００×６００画素（ＳＶＧＡ）、１１５２×８
７０画素（Macintosh21;米国アップルコンピュータ社商
標）。

【００６４】また、ＴＶの解像度（水平解像度×垂直解
像度）としては以下のものが広く知られている。３５２
×２４０、３５２×４８０、７０４×４８０、７２０×
４８０（以上、ＭＰＥＧ２でのＮＴＳＣフォーマット：
ＤＶＤ）、３５２×２８８、３５２×５７６、７０４×
５７６、７２０×５７６（以上、ＭＰＥＧ２でのＰＡＬ
フォーマット：ＤＶＤ）、８５４×４８０、９４４×５
１２、６４０×４８０、７０４×４８０、１２８０×７
２０、１９２０×１０８０（以上、米国ディジタル地上
放送の規格）、１９２０×１０３５（日本放送協会規定
の提案規格：ＨＤＴＶ）。

【００６５】更に、図１８と図１９に種々の解像度の場
合の具体的な変換率の具体的な数値を列挙しておく。図
１８と図１９に示すように、例えば、６４０画素のもの
を８００画素にするには元データを２倍の１２８０とし
てからデータの３７.５％を間引いて８００とすれば良
く、８００画素を１６００画素にするには２倍としてか
らののまま出力し、６４０画素のものを１０２４画素に
するには元データを２倍の１２８０としてからデータの
２０％を間引いて１０２４とすれば良い。このように図
１８と図１９に示す変換率から容易に間引くデータの割
合を計算することができる。

【００６６】

【発明の効果】以上説明したように本発明は、元データ
の映像信号の水平画素数と表示パネルの水平画素数を比
較し、一組のサンプリングタイミング信号のクロックの
間引き率を調整して一対のソースドライバに与えて各ソ
ースドライバにて所定の水平画素数となる水平映像信号
を発生させる水平映像信号制御回路と、奇数番目のデー
タと偶数番目のデータを前記水平映像信号制御回路を介
して表示パネルに送るためのデータラッチ回路と分周回
路を設けたので、サンプリングタイミング信号を調整す
ることにより、別個にメモリの追加を行うことなく、個
別のクロック発生回路を別個に要することなく表示パネ
ルの解像度に合わせた映像信号を両ソースドライバにて
合成して表示パネルに送ることができるので、回路の小
型化、消費電力の低減に寄与し、表示装置としての信頼
性向上につながる。更に、元データの映像信号の水平画
素数から表示パネルの水平画素数の変換に合わせて間引
くデータをライン毎に切り替えることで、切り替えを行
うラインの表示を空間的に積分した表示形態にすること
ができ、表示パネルの画面全体として間引くデータを平
均化できるので、表示上での輪郭を滑らかにすることが
できる。

【００６７】次に本発明は、水平映像信号を時間的また
は構造的に２つ以上のデータに分解するか２つ以上のデ
ータに複製して複数列のデータを作成し、複数列のデー
タを画素数の変換率に合わせて間引いてから合成するか
そのまま合成してから表示パネルに出力する水平映像信
号制御回路を具備してなるので、個別のクロック発生回
路を要することなく解像度に合わせた出力を得ることが
できる。従って、回路の小型化、消費電力の低減に寄与
し、表示装置としての信頼性向上につながる。また、入
力されたデータと出力するべきデータの画素数の変換率
に合わせて間引くデータは任意に設定することで、どの
ような画素数の変換率の場合であっても容易に対応する
ことができる。

【００６８】本発明において、複数列のデータから画素
数の変換に合わせて間引くデータをフィールド毎に変更
することで、間引くデータを任意の周期で変化させるこ
とが容易にできるようになる。従って、信号処理回路で
処理が必要なデータ数を半減させることができ、信号処
理回路で必要な回路を簡略化できるとともに、変換に合
わせて間引くデータをフィールド毎に変更することで間
引く信号を画像全体として平均化することができ、原画
像により近似した滑らかな表示を得ることができる。本
発明において、複数のソース配線とゲート配線を設け、
それぞれのソース配線の両側にソース配線の信号によっ
て制御される画素電極を複数のゲート配線のそれぞれに
対応させて設け、ソース配線の両側の画素電極をこれら
画素電極を挟んで配したゲート配線の信号により制御す
るように、複数のゲート配線を配設した表示パネルに接
続することができる。この構成において、１本のソース
配線に対して２列の画素電極がスイッチング素子を介し
て接続されているので、ゲートドライバの制御によりソ
ースドライバに送られてきたデータの書き込み場所をフ
レーム毎に切り換えることができる。これにより、変換
に合わせて間引くデータをフレーム毎に変更することで
間引く信号を画像全体として平均化することができ、原
画像により近似した滑らかな表示を得ることができる。
本発明において、複数のソース配線とゲート配線とコン
トロール配線を設け、ソース配線とゲート配線とコント
ロール配線に囲まれた領域に画素電極を設け、各画素電
極に一組のスイッチング素子を直列に配し、一方のスイ
ッチング素子をソース配線に加えられた信号を画素電極
へ印加するものとし、他方のスイッチング素子を前記コ
ントロール配線に加えられた信号によってオンオフ制御
可能なものとした表示パネルに適用することができる。
この構成において、ソースドライバとコントロール配線
の作動によりソースドライバから送られてきたデータの
書込位置をフィールド毎に切り替えることができる。こ
れにより、変換に合わせて間引くデータをフィールド毎
に変更することで間引く信号を画像全体として平均化す
ることができ、原画像により近似した滑らかな表示を得
ることができる。本発明において、複数のソース配線と
ゲート配線を設け、それぞれのソース配線の両側にソー
ス配線の信号によって制御される画素電極を複数のゲー
ト配線のそれぞれに対応させて設け、各ソース配線から
個々に３本の延長線を設けて３つの画素電極に信号を供
給する方式の表示パネルに適用することができる。この
構成において、１行あたり３本のゲート配線を用いて各
々３つのフィールドに分けて信号を供給して駆動するこ
とができ、このような駆動を行うとソースドライバを更
に削減して水平方向の画素数の変換を行うことができ
る。これにより、変換に合わせて間引くデータを３つの
フィールド毎に変更することで間引く信号を画像全体と
して平均化することができ、原画像により近似した滑ら
かな表示を得ることができる。本発明の先の構成におい
て、前記表示パネルが、マトリックス状に設けられたゲ
ート配線およびソース配線と、前記ソース配線に平行に
設けられ、隣接する前記ソース配線と前記ゲート配線の
内の隣接する２本のゲート配線とによって画素を区画す
るコントロール配線と、 前記ゲート配線と前記ソース
配線に接続され、前記ゲート配線に加えられた駆動信号
によってオンとなる前記画素毎に設けられた一のスイッ
チ素子と、 前記画素毎に設けられた前記一のスイッチ
素子と前記画素毎に設けられた画素電極とに接続され、
前記コントロール配線に加えられた信号によってオン／
オフ制御され、前記一のスイッチ素子を介して供給され
る前記ソース配線の信号を前記画素電極に印加する他の
スイッチ素子とを具備してなることを特徴とするものに
適用することができる。この構成において、ソースドラ
イバとコントロール配線の作動によりソースドライバか
ら送られてきたデータの書込位置をフィールド毎に切り
替えることができる。これにより、変換に合わせて間引
くデータをフィールド毎に変更することで間引く信号を
画像全体として平均化することができ、原画像により近
似した滑らかな表示を得ることができる。

【図面の簡単な説明】

【図１】 図１は本発明に係る第１実施形態の回路構成
を示す図である。

【図２】 図２は図１に示す第１実施形態の回路を駆動
する場合の回路各部分の信号出力図である。

【図３】 図３（Ａ）は垂直方向の駆動形態の第１の例
を示す図、図３（Ｂ）は第２の例を示す図である。

【図４】 本発明に係る第２実施形態の回路構成を示す
図である。

【図５】 図４に示す第２実施形態の回路を駆動する場
合の回路各部分の信号出力図である。

【図６】 本発明に係る第３実施形態の回路構成を示す
図である。

【図７】 図６に示す第３実施形態の回路を駆動する場
合の回路各部分の信号出力図である。

【図８】 第３実施形態の回路に用いて好適な液晶表示
パネル基板の回路構成の第１の例を示す図である。

【図９】 第３実施形態の回路に用いて好適な液晶表示
パネル基板の回路構成の第２の例を示す図である。

【図１０】 図８に示す第３実施形態の回路構成の表示
パネルを駆動する場合のタイミングチャートの第１の例
を示す図である。

【図１１】 図８に示す第３実施形態の回路構成の表示
パネルを駆動する場合のタイミングチャートの第２の例
を示す図である。

【図１２】 本発明に係る第４実施形態の回路構成を示
す図である。

【図１３】 本発明に係る第５実施形態の回路構成を示
す図である。

【図１４】 図１３に示す第５実施形態の回路を駆動す
る場合の回路各部分の信号出力図である。

【図１５】 第６実施形態のタイミング動作図である。

【図１６】 本発明者が想定した表示装置の回路構成を
示す図である。

【図１７】 図１６に示す回路を駆動する場合の駆動回
路の各部分の信号出力図である。

【図１８】 表示装置のサイズと画像データの画素数と
の関係の一例を示す図である。

【図１９】 表示装置のサイズと画像データの画素数と
の関係の他の例を示す図である。

【符号の説明】

２０、４０、６０・・・表示パネル、２１、２２、４１、
６１・・・ソースドライバ、２３、４３、６３・・・ゲートド
ライバ、２５、３５、４５、６５・・・信号処理回路、２
６・・・映像信号発生装置、２７、４７、６７・・・ラッチ回
路、２８、４８、６８・・・分周回路、２９、４９、６９・
・・信号選択回路（解像度判別回路）、３０、５０、７０
・・・水平制御回路（水平映像信号制御回路）、３１、５
１、７１・・・垂直系制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川畑 賢 宮城県仙台市泉区明通三丁目31番地 株 式会社フロンテック内 (72)発明者 蛇口 広行 宮城県仙台市泉区明通三丁目31番地 株 式会社フロンテック内 (56)参考文献 特開 平８−166776（ＪＰ，Ａ) 特開 平７−129123（ＪＰ，Ａ) 特開 平５−341734（ＪＰ，Ａ) 特開 平６−148680（ＪＰ，Ａ) 特開 平６−308454（ＪＰ，Ａ) 特開 平９−325740（ＪＰ，Ａ) 特開 平４−37789（ＪＰ，Ａ) 特開 平11−282400（ＪＰ，Ａ) 特開 平５−119734（ＪＰ，Ａ) 特開 平９−212150（ＪＰ，Ａ) 特開 平６−278316（ＪＰ，Ａ) 特開2000−20014（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H04N 5/66 - 5/74

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 所定の水平画素数と垂直画素数とが各々
   設定された表示パネルに接続され、該表示パネルに水平
   映像信号を出力する一対のソースドライバと、該一対の
   ソースドライバに接続されて水平画素数が前記所定の水
   平画素数と異なる元データの映像信号から得られる一組
   の映像信号を送る映像信号線と、前記一対のソースドラ
   イバに接続されて該一対のソースドライバが出力する水
   平映像信号を合体したとき前記所定の水平画素数の水平
   映像信号が得られるように一組のサンプリングタイミン
   グ信号を与える水平映像信号制御回路と、映像信号発生
   装置から信号線を介して元データの映像信号と同期信号
   とクロックとが供給されるラッチ回路と、該ラッチ回路
   に接続されて前記元データの映像信号の解像度を判別す
   るとともに前記一対のソースドライバに接続されてこれ
   らのソースドライバを制御する信号選択回路とを具備し
   てなり、 前記一組の映像信号が、前記元データの映像信号から得
   られた同一の映像信号の組または該元データの映像信号
   を分割して得られた分割映像信号の組のいずれかであ
   り、 前記水平映像信号制御回路が、前記元データの映像信号
   の水平画素数と表示パネルの水平画素数とを比較して、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも小さい場合に、元データの映像信号の水平画
   素数を表示パネルの水平画素数よりも大きくなるように
   ２つ以上に複製し、その複製値から表示パネルの水平画
   素数に合うように前記一組のサンプリングタイミング信
   号のクロックの間引き率を調整するものであり、かつ、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも大きい場合に、表示パネルの水平画素数に合
   うように前記一組のサンプリングタイミング信号のクロ
   ックの間引き率を調整するものであり、元データの映像
   信号の水平画素数が表示パネルの水平画素数と同じ場合
   に、元データの映像信号の水平画素数を１／２に間引く
   ものであり、該間引き率に応じて間引くデータを表示パ
   ネルにおいて隣接するライン毎に切り替えるものであ
   り、 前記一対のソースドライバの各々に一対のデータラッチ
   回路が設けられ、前記表示パネルに対して該一対のソー
   スドライバの個々のデータラッチ回路から出力する水平
   映像信号を合体したとき、前記所定の水平画素数の水平
   映像信号が得られるように該一対のソースドライバの個
   々のデータラッチ回路から、交互に前記元データの映像
   信号の奇数番目のデータと、交互に前記元データの映像
   信号の偶数番目のデータを前記水平映像信号制御回路を
   介して表示パネルに送るための機能が前記信号選択回路
   と前記水平映像信号制御回路に設けられたことを特徴と
   する画像表示装置の駆動回路。
2. 【請求項２】 前記ソースドライバに設けられる一対の
   データラッチ回路から奇数番目のデータと偶数番目のデ
   ータを表示パネルに送る際にフィールド単位で切り替え
   自在にしたことを特徴とする請求項１に記載の画像表示
   装置の駆動回路。
3. 【請求項３】 所定の水平画素数と垂直画素数とが各々
   設定された表示パネルであって、基板上にマトリックス
   状に複数のソース配線と複数のゲート配線とが設けら
   れ、前記それぞれのソース配線の両側に該ソース配線の
   信号によって制御される画素電極が前記複数のゲート配
   線のそれぞれに対応させて設けられ、前記ソース配線の
   両側の画素電極をこれら画素電極を挟んで配したゲート
   配線の信号により制御するように、前記複数のゲート配
   線が配設された表示パネルと、 前記表示パネルに接続され、該表示パネルに水平映像信
   号を出力するソースドライバと、 映像信号発生装置からの元データの映像信号と同期信号
   とクロックとが入力されて前記ソースドライバに該ソー
   スドライバが出力する水平映像信号を前記表示パネルに
   出力したとき前記所定の水平画素数の水平映像信号が得
   られるようにサンプリングタイミング信号を与える水平
   映像信号制御回路とを具備してなり、 前記ソースドライバに、水平画素数が前記表示パネルの
   所定の水平画素数と異なる映像信号から得られる一組の
   映像信号を送る映像信号線と、前記水平映像信号制御回
   路に接続された制御線が接続され、 前記水平映像信号制御回路が、前記元データの映像信号
   の水平画素数と表示パネルの水 平画素数とを比較して、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも小さい場合に、元データの映像信号の水平画
   素数を表示パネルの水平画素数よりも大きくなるように
   ２つ以上に複製し、その複製値から表示パネルの水平画
   素数に合うように前記一組のサンプリングタイミング信
   号のクロックの間引き率を調整するものであり、かつ、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも大きい場合に、表示パネルの水平画素数に合
   うように前記一組のサンプリングタイミング信号のクロ
   ックの間引き率を調整するものであり、元データの映像
   信号の水平画素数が表示パネルの水平画素数と同じ場合
   に、元データの映像信号の水平画素数を１／２に間引く
   ものであり、 かつ、前記ソースドライバが前記表示パネルに出力する
   水平映像信号を合体したとき、前記所定の水平画素数の
   水平映像信号が得られるようにサンプリングタイミング
   信号を与えるものであり、 更に前記間引き率に合わせて前記元データの映像信号か
   ら間引くデータを前記表示パネルのライン毎に切り替え
   るものである ことを特徴とする画像表示装置の駆動回
   路。
4. 【請求項４】 所定の水平画素数と垂直画素数とが各々
   設定された表示パネルであって、基板上にマトリックス
   状に複数のソース配線と複数のゲート配線とが設けら
   れ、前記ソース配線に平行にコントロール配線が設けら
   れ、前記ソース配線とゲート配線とコントロール配線と
   に囲まれた領域の各々に画素電極が設けられ、前記各画
   素電極に一組のスイッチング素子が直列に配され、一方
   のスイッチング素子を前記ソース配線に加えられた信号
   を画素電極へ印加するものとし、他方のスイッチング素
   子を前記コントロール配線に加えられた信号によってオ
   ンオフ制御可能なものとした表示パネルと、前記表示パネルに接続され、該表示パネルに水平映像信
   号を出力するソースドライバと、 映像信号発生装置からの元データの映像信号と同期信号
   とクロックとが入力されて前記ソースドライバに該ソー
   スドライバが出力する水平映像信号を前記表示パネルに
   出力したとき前記所定の水平画素数の水平映像信号が得
   られるようにサンプリングタイミング信号を与える水平
   映像信号制御回路とを具備してなり、 前記ソースドライバに、水平画素数が前記表示パネルの
   所定の水平画素数と異なる映像信号から得られる一組の
   映像信号を送る映像信号線と、前記水平映像信号制御回
   路に接続された制御線が接続され、 前記水平映像信号制御回路が、前記元データの映像信号
   の水平画素数と表示パネルの水平画素数とを比較して、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも小さい場合に、元データの映像信号の水平画
   素数を表示パネルの水平画素数よりも大きくなるように
   ２つ以上に複製し、その複製値から表示パネルの水平画
   素数に合うように前記一組のサンプリングタイミング信
   号のクロックの間引き率を調整するものであり、かつ、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも大きい場合に、表示パネルの水平画素数に合
   うように前記一組のサンプリングタイミング信号のクロ
   ックの間引き率を調整するものであり、元データの映像
   信号の水平画素数が表示パネルの水平画素数と同じ場合
   に、元データの映像信号の水平画素数を１／２に間引く
   ものであり、 かつ、前記ソースドライバが前記表示パネルに出力する
   水平映像信号を合体したとき、前記所定の水平画素数の
   水平映像信号が得られるようにサンプリングタイミング
   信号を与えるものであり、 更に前記間引き率に合わせて前記元データの映像信号か
   ら間引くデータを前記表示パネルのライン毎に切り替え
   るものである ことを特徴とする画像表示装置の駆動回
   路。
5. 【請求項５】 所定の水平画素数と垂直画素数とが各々
   設定された表示パネルであって、基板上にマトリックス
   状に複数のソース配線と複数のゲート配線ととが設けら
   れ、前記それぞれのソース配線の両側に該ソース配線の
   信号によって制御される画素電極が前記複数のゲート配
   線のそれぞれに対応させて設けられ、前記各ソース配線
   から個々に３本の延長線を設けて３つの画素電極に信号
   を供給する方式の表示パネルと、 前記表示パネルに接続され、該表示パネルに水平映像信
   号を出力するソースドライバと、 映像信号発生装置からの元データの映像信号と同期信号
   とクロックとが入力されて前記ソースドライバに該ソー
   スドライバが出力する水平映像信号を前記表示パネルに
   出力したとき前記所定の水平画素数の水平映像信号が得
   られるようにサンプリングタイミング信号を与える水平
   映像信号制御回路とを具備してなり、 前記ソースドライバに、水平画素数が前記表示パネルの
   所定の水平画素数と異なる映像信号から得られる一組の
   映像信号を送る映像信号線と、前記水平映像信号制御回
   路に接続された制御線が接続され、 前記水平映像信号制御回路が、前記元データの映像信号
   の水平画素数と表示パネルの水平画素数とを比較して、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも小さい場合に、元データの映像信号の水平画
   素数を表示パネルの水平画素数よりも大きくなるように
   ２つ以上に複製し、その複製値から表示パネルの水平画
   素数に合うように前記一組のサンプリングタイミング信
   号のクロックの間引き率を調整するものであり、かつ、
   元データの映像信号の水平画素数が表示パネルの水平画
   素数よりも大きい場合に、表示パネルの水平画素数に合
   うように前記一組のサンプリングタイミング信号のクロ
   ックの間引き率を調整するものであり、元データの映像
   信号の水平画素数が表示パネルの水平画素数と同じ場合
   に、元データの映像信号の水平画素数を１／２に間引く
   ものであり、 かつ、前記ソースドライバが前記表示パネルに出力する
   水平映像信号を合体したとき、前記所定の水平画素数の
   水平映像信号が得られるようにサンプリングタイミング
   信号を与えるものであり、 更に前記間引き率に合わせて前記元データの映像信号か
   ら間引くデータを前記表示パネルのライン毎に切り替え
   るものである ことを特徴とする画像表示装置の駆動回
   路。
6. 【請求項６】 前記ソースドライバから前記表示パネル
   に奇数番目のデータと偶数番目のデータを表示パネルに
   送る際にフィールド単位で切り替え自在にされたことを
   特徴とする請求項３〜５のいずれか１項に記載の画像表
   示装置の駆動回路。
7. 【請求項７】 前記表示パネルが、マトリックス状に設
   けられたゲート配線およびソース配線と、前記ソース配
   線に平行に設けられ、隣接する前記ソース配線と前記ゲ
   ート配線の内の隣接する２本のゲート配線とによって画
   素を区画するコントロール配線と、 前記ゲート配線と
   前記ソース配線に接続され、前記ゲート配線に加えられ
   た駆動信号によってオンとなる前記画素毎に設けられた
   一のスイッチ素子と、 前記画素毎に設けられた前記一
   のスイッチ素子と前記画素毎に設けられた画素電極とに
   接続され、前記コントロール配線に加えられた信号によ
   ってオン／オフ制御され、前記一のスイッチ素子を介し
   て供給される前記ソース配線の信号を前記画素電極に印
   加する他のスイッチ素子とを具備してなることを特徴と
   する請求項４に記載の画像表示装置の駆動回路。