JPH0981086A - 表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 液晶ドライバなどのシフトレジスタ部の素子
数を削減し、チップ面積縮小および低消費電力化を図
る。 【解決手段】 ｍ段のシフトレジスタ２６の出力は制御
回路２８によってｎ回フィードバックされ、切換回路２
９によってｋ＝ｍ×ｎ列の画素のうちの一列を選択的に
駆動する。ｎ回目の最終段からの出力は、制御回路２８
から外部へ出力ＯＵＴとして導出され、カスケード接続
される次段への入力ＩＮ信号となる。ｎ回のフィードバ
ックによって、必要なシフトレジスタの段数を１／ｎに
減少させることができ、素子数を削減してチップ面積を
縮小し、低消費電力化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】液晶表示装置などを走査する
ための信号を発生するシフトレジスタを含む表示装置の
駆動回路に関する。

【０００２】

【従来の技術】図７は、従来技術による典型的な薄膜ト
ランジスタ（以下、「ＴＦＴ」と略称する）型液晶表示
装置とその駆動回路の概略的な電気的構成を示す。ＴＦ
Ｔ型液晶表示装置１は、ゲートドライバ２およびソース
ドライバ３によって、マトリクスを構成する画素を選択
的に駆動する。ＴＦＴ型液晶表示装置１の各画素は、Ｍ
ＯＳＦＥＴであるＴＦＴ４および液晶画素容量５から構
成される。ゲートドライバ２は、順次位相のずれたゲー
ト駆動パルスＧ１〜ＧＭを出力する。ゲート駆動パルス
Ｇ１〜ＧＭのパルス信号が“Ｈｉｇｈ”レベルのとき、
ＴＦＴ型液晶表示装置１の各画素のＴＦＴ４はＯＮ状態
となる。一方、ソースドライバ３は、たとえば８階調表
示の場合に、図示を省略する表示コントローラから入力
されるＲＧＢ３色カラーデータＤＲ，ＤＧ，ＤＢの各３
ビット、合計９ビットの階調データに応じて、外部から
供給される８本の基準電圧Ｖ０〜Ｖ７のうちの１つの電
圧を選択し、出力端子Ｏ１〜ＯＮから導出する。

【０００３】図８は、出力端子数Ｎ＝２４０である場合
のソースドライバ３の内部構成を示す。ソースドライバ
３は、８０段のシフトレジスタ６と出力回路７とによっ
て構成される。出力回路７内には、サンプリングラッチ
８、ホールドラッチ９、デコーダ１０および８値ドライ
バ１１が含まれる。シフトレジスタ６は、８０段のＤフ
リップフロップが縦列接続され構成され、入力端子ＩＮ
から入力されデータ信号をサンプリングクロック信号Ｃ
Ｋに従って順次転送し、各段のＤフリップフロップ出力
は順次階調データを取り出すために使用される。サンプ
リングラッチ８は、各Ｄフリップフロップからの出力信
号Ｑ１〜Ｑ８０に応答し、外部から入力された３ビット
の階調データＤＲ２〜ＤＲ０，ＤＧ２〜ＤＧ０，ＤＢ２
〜ＤＢ０を順次取り込んでいく。ホールドラッチ９は、
ホールド信号入力ＬＳによってサンプリングラッチ８の
各段からの階調データを一斉に取り込み、デコーダ１０
へ出力する。次の表１は、８値ドライバ１１の出力Ｓ１
〜Ｓ２４０とシフトレジスタ出力Ｑ１〜Ｑ８０と階調デ
ータとの関係を示す。

【０００４】

【表１】

【０００５】デコーダ１０は、ＲＧＢ各色毎の階調デー
タＤＸ２，ＤＸ１，ＤＸ０（ＸはＲ，Ｇ，Ｂのうちの１
つを表す）に対応して、８レベルの電圧ＶＯ〜Ｖ７のう
ちの１つを選択する。階調データと８レベルとの関係を
次の表２に示す。

【０００６】

【表２】

【０００７】特開昭６１−２５４９８９には、入力され
たデータ信号を端子ＯＵＴにシフトアウトさせる縦列接
続された複数段のフリップフロップからなるシフトレジ
スタにおいて、シフトレジスタの１出力を３分割し、フ
ルカラーとモノクロとの両方の表示装置で駆動回路を兼
用可能にし、３本のアナログ信号を同時アクセスする先
行技術が開示されている。この先行技術では、シフトレ
ジスタの各段の出力を分割して全体としてのシフト段数
の増加をはかっている。縦列接続されたシフトレジスタ
の最終のシフト出力を初段のシフト入力に帰還してシフ
ト段数を増加させる先行技術は、特開平５−３２７４８
５に開示されている。

【０００８】

【発明が解決しようとする課題】ＴＦＴ型液晶表示装置
１は、液晶パネルの大型化や高精細化にともなって、液
晶ドライバの多出力化の要求が高まってきている。多出
力化は、複数の液晶ドライバを縦列接続することによっ
ても可能であるけれども、部品点数が増加し配線基盤の
面積も大きく必要となる。液晶ドライバには、部品削減
の観点からも多出力品が望まれる。液晶ドライバで多出
力化を考慮したレイアウト設計を考える場合、内部回路
のチップ面積をいかに小さくするかが重要である。また
多出力化に伴って、サンプリングパルスを生成するシフ
トレジスタの段数も出力数に比例して増大するため、シ
フトレジスタ部での低消費電力化が重要な課題となる。

【０００９】特開昭６１−２５４９８９の先行技術で
は、シフトレジスタの段数を削減することはできるけれ
ども、シフトレジスタのシフト出力をさらに分割するた
めのクロック信号が必要となる。シフトドライバをＣＭ
ＯＳ型ＩＣとして構成する場合には、分割クロックが絶
えず供給されることによって消費電力の増大を招く。特
開平５−３２７４８５の先行技術のように、シフトレジ
スタの最終シフト出力を初段にフィードバックすれば、
消費電力増加を招くことなくシフト段数の増加をはかる
ことができるけれども、単にフィードバックするだけで
は表示装置を適切に駆動することはできない。

【００１０】本発明の目的は、シフトレジスタを構成す
る素子数を削減し、シフトレジスタの占めるチップ面積
を縮小化させ、かつ低消費電力化はかることができる表
示装置の駆動回路を提供することである。

【００１１】

【課題を解決するための手段】本発明は、マトリクス状
に配置される表示装置の画素を、選択的に走査駆動する
ために、走査信号を各段から順次的にずらして導出する
シフトレジスタを含む表示装置の駆動回路において、シ
フトレジスタの最終段から導出される走査信号を、シフ
トレジスタの最前段の入力側に予め定める複数回だけフ
ィードバックさせ、フィードバック回数に対応する制御
信号を導出する制御回路と、シフトレジスタの各段毎に
設けられ、制御回路からの制御信号に応答し、シフトレ
ジスタの各段からの走査信号を、フィードバックの回数
毎に異なる画素を選択して走査駆動するように切換える
切換回路とを含むことを特徴とする表示装置の駆動回路
である。本発明に従えば、たとえばｍ段のシフトレジス
タの最終段から導出される走査信号を、制御回路によっ
てｎ回シフトレジスタの最前段の入力側にフィードバッ
クさせる。シフトレジスタの各段の出力は、制御回路か
らの制御信号にしたがって、異なる画素を選択して走査
駆動するように振替回路によって振替えられる。したが
って、表示装置に対してはｋ＝ｍ×ｎ段のシフトレジス
タを用いた場合と同様な走査駆動を行うことができる。
また、クロック信号の周波数をｆ、シフトレジスタ１段
当たりの負荷容量をＣ、電源電圧をＶとすると、ｍ段の
シフトレジスタでの消費電力Ｐｓは、Ｐｓ＝ｆＣＶ² ｍ
によって求められるけれども、フィードバックによって
段数ｍを１／ｎに減少させれば、シフトレジスタ数全体
の消費電力も同じく１／ｎとなって低消費電力化を図る
ことができる。

【００１２】また本発明の前記制御回路は、前記複数回
のフィードバック終了後のシフトレジスタ最終段からの
走査信号を、外部に出力信号として導出することを特徴
とする。本発明に従えば、複数回のフィードバック終了
後のシフトレジスタ最終段からの走査信号は、外部に出
力信号として導出される。次段のシフトレジスタの入力
信号として用いることによって、多くの段数のシフトを
行わせることができ、表示装置の大型化や高精彩化に対
応させることができる。

【００１３】また本発明の前記表示装置は、ＴＦＴ型液
晶表示装置であることを特徴とする。本発明に従えば、
シフトレジスタの段数を削減してチップ面積を縮小し、
レベル選択回路などの面積を十分に取ることができる。

【００１４】

【発明の実施の形態】図１は本発明の実施の一形態によ
るＴＦＴ型液晶表示装置の駆動回路の概略的な電気構成
を示す。ＴＦＴ型液晶表示装置２１は、ゲートドライバ
２２およびソースドライバ２３からの信号によって駆動
される。ＴＦＴ型液晶表示装置は、ＴＦＴ２４によって
構成されるアクティブマトリクス型であり、各ＴＦＴの
ドレイン電極には液晶画素容量２５がそれぞれ接続され
る。ＴＦＴ２４のゲート電極は、水平走査方向に共通接
続され、ゲートドライバ２２から順次的に位相をずらし
て導出されるゲート駆動パルスＧ１〜ＧＭによって駆動
される。ゲート駆動パルスＧ１〜ＧＭが“Ｈｉｇｈ”レ
ベルのとき、ＴＦＴ２４はＯＮ状態となる。ＴＦＴ２４
のソース電極は、垂直走査方向に共通接続され、ソース
ドライバ２３からの出力Ｏ１〜Ｏｋによってそれぞれ走
査駆動される。出力回路２７はシフトレジスタ２６の信
号に応答し、外部から入力される３ビットの階調データ
ＤＲ２〜ＤＲ０，ＤＧ２〜ＤＧ０，ＤＢ１〜ＤＢ０を順
次取り込んでゆき、ホールド信号入力ＬＳに応答して、
各サンプリングデータに対応した階調出力Ｖ０〜Ｖ７
を、出力Ｏ１〜Ｏｋに供給する。出力Ｏ１〜Ｏｋは各Ｔ
ＦＴ２４のソース電極を駆動し、ゲート電極を駆動する
ために順次的に位相がずれて発生される信号により、選
択されたゲートＧ１〜ＧＭのうち１列に接続されるＴＦ
Ｔの画素容量２５に階調電圧Ｖ０〜Ｖ７を書き込む。シ
フトレジスタ２６の各段からの出力は、出力回路２７に
与えられ、制御回路２８および切換回路２９によって、
たとえばｍ段のシフトレジスタ２６にｎ回のフィードバ
ックを行い、ｋ＝ｍ×ｎ列の画素を駆動する。制御回路
２８からは、切換回路２９での切換を行うための制御信
号Ａ１〜Ａｎが導出される。

【００１５】図２は、図１に示すシフトレジスタ２６お
よび制御回路２８の内部構成を示す。シフトレジスタ２
６への入力ＩＮは２入力ＯＲゲート３０の一入力端側に
与えられる。ＯＲゲート３０の出力は、シフトレジスタ
２６を構成する４０段の縦列接続されたＤフリップフロ
ップ３１，３２，・・・，７０のうちの最前段のＤフリ
ップフロップ３１のデータ入力Ｄに与えられる。４０段
のＤフリップフロップ３１，３２，…，７０のクロック
入力ＣＫおよびリセット入力Ｒは共通接続され、外部か
らのシフトクロックＣＫおよびリセット信号Ｒによって
それぞれ制御される。各段の出力Ｑは次段のデータ入力
Ｄに与えられる。最終段のＤフリップフロップ７０の出
力Ｑは、Ｄフリップフロップ７１のデータ入力Ｄに与え
られる。Ｄフリップフロップ７１のクロックＣＫおよび
リセットＲは、外部からのシフトクロックＣＫおよびリ
セット信号Ｒによってそれぞれ制御される。Ｄフリップ
フロップ７１の出力Ｑは、ＲＳラッチ７２のリセットＲ
入力に与えられる。ＲＳラッチ７２は、２つの２入力Ｎ
ＯＲゲートによって構成され、セット入力Ｓには外部か
らのリセット信号Ｒが与えられる。ＲＳラッチ７２の出
力は、インバータ７３，７４を介して制御信号Ａ１とし
て導出される。インバータ７３の出力は、また制御信号
Ａ２としても導出され、さらに２入力ＡＮＤゲート７５
の一入力側に与えられる。インバータ７４の出力は２入
力ＡＮＤゲート７６の一入力側にも与えられる。ＡＮＤ
ゲート７５および７６の他入力側は共通接続されて、最
終段のＤフリップフロップ７０の出力Ｑに接続される。
ＡＮＤゲート７５の出力は、外部への出力ＯＵＴとして
導出される。ＡＮＤゲート７６の出力は、ＯＲゲート３
０の他方入力側に与えられ、最前段のＤフリップフロッ
プ３１の入力側にフィードバックされる。

【００１６】図３は、図２に示すシフトレジスタ２６お
よび制御回路２８を含むシフト回路８０からの出力を、
シフトレジスタ２６の段数よりも多い出力を有する出力
回路２７に切換えて供給する切換回路２９の部分の構成
を示す。たとえばシフトレジスタが４０段であり、出力
回路がＲＧＢの各色毎に８０段で合計２４０段である場
合には、切換回路２９はＲＧＢのそれぞれ一画素列から
構成されるグループ毎に設けられるアナログスイッチ１
０１〜１８０によってそれぞれ分配される。たとえば最
前段のシフトレジスタからの出力Ｑ１は、Ｓ１，Ｓ２，
Ｓ３の出力に対応するアナログスイッチ１０１と、Ｓ１
２１，Ｓ１２２，Ｓ１２３の出力に対応するアナログス
イッチ１４１とにそれぞれ接続される。制御信号Ａ１が
“Ｈｉｇｈ”レベルのときにはアナログスイッチ１０１
が導通し、制御信号Ａ２が“Ｈｉｇｈ”ハイレベルのと
きにはアナログスイッチ１４１が導通する。各アナログ
スイッチ１０１〜１８０が導通すると、選択信号Ｃ１〜
Ｃ８０がそれぞれ導出される。

【００１７】図４は図２に示す構成の動作タイミングを
示す。リセット記号Ｒが一旦“Ｈｉｇｈ”レベルになっ
てから“Ｌｏｗ”レベルに変化して投入されると、リセ
ット機能付のＤフリップフロップ３１〜７０の出力Ｑ１
〜Ｑ４０およびＤフリップフロップ７１の出力は一斉に
“Ｌｏｗ”レベルとなり、ＲＳラッチ７２の出力は“Ｈ
ｉｇｈ”レベルとなる。インバータ７３の出力Ａ２は
“Ｌｏｗ”レベル、インバータ７４の出力Ａ１は“Ｈｉ
ｇｈ”レベルとなる。２入力ＡＮＤ回路７５は、２入力
のうち１入力が“Ｌｏｗ”レベルのため、出力信号ＯＵ
Ｔは“Ｌｏｗ”レベルとなる。また２入力ＡＮＤゲート
７５の２入力のうちの１入力が“Ｈｉｇｈ”レベルとな
るので、シフトレジスタ２６の最終段のＤフリップフロ
ップ７０の出力がＮＡＮＤゲート７６の出力Ａとしてシ
フトレジスタ２６の最前段のＤフリップフロップ３１の
データ入力Ｄにフィードバックされると、再度一連の動
作が繰返されるように構成されている。

【００１８】一連の動作を繰返すために、最終段のＤフ
リップフロップ７０の出力Ｑ４０から出力信号が導出さ
れると、Ｄフリップフロップ７１のデータ入力Ｄに供給
される。Ｄフリップフロップ７１から出力Ｑ４１を出力
すると、ＲＳラッチ７２を介してインバータ７３の出力
Ａ２には“Ｈｉｇｈ”レベルが、インバータ７４の出力
Ａ１には“Ｌｏｗ”レベルの信号がそれぞれ出力され、
制御信号Ａ１，Ａ２としての出力は、前述のレベルとは
逆となるように切換わる。その結果２入力ＡＮＤゲート
７６は２入力のうちの１入力が“Ｌｏｗ”レベルとなっ
て“Ｌｏｗ”レベルが出力され、２入力ＡＮＤゲート７
５は２入力のうちの１入力が“Ｈｉｇｈ”レベルのた
め、出力ＯＵＴには最終段のＤフリップフロップ７０の
出力Ｑ４０が出力される。出力信号ＯＵＴは、複数のソ
ースドライバをカスケード接続する場合の次段への接続
信号として用いられる。

【００１９】図５は、シフトレジスタ２６、サンプリン
グラッチ８８、ホールドラッチ８９、デコーダ９０およ
び８値ドライバ９１についてのより詳しい電気的構成を
示す。シフトレジスタ２６内の一段のＤフリップフロッ
プは、３ステートインバータ２０１、インバータ２０２
および３ステートインバータ２０３からなる前半部と、
３ステートインバータ２０４、インバータ２０５および
３ステートインバータ２０６からなる後半部とに別れて
構成される。３ステートインバータ２０１，２０３，２
０４，２０６は、３ステートゲート回路であり、ゲート
制御信号によってアクティブな状態とならない限り出力
は高インピーダンス状態を続ける。ゲート信号がアクテ
ィブになればインバータとして動作する。最終段のイン
バータ２０５からの出力Ｑは、図示を省略した切換回路
を経て、サンプリングラッチ８８を構成するＤラッチ２
１１〜２１３に選択信号Ｃとして与えられ、たとえば赤
ＲのデータＤＲ０〜ＤＲ２をサンプリングして保持す
る。ホールドラッチ８９には、サンプリングラッチ８８
を構成するＤラッチ２１１〜２１３毎にＤラッチ２２１
〜２２３が設けられ、ラッチ信号ＬＳに応答して一斉に
ラッチされる。ホールドラッチ８９からの出力Ｑおよび
その反転出力は、デコーダ９０を構成するＮＡＮＤゲー
ト２３１〜２３８にそれぞれ供給される。各ＮＡＮＤゲ
ート２３１〜２３８の出力は、８値ドライバ９１を構成
するアナログスイッチ２４０〜２４７にそれぞれ与えら
れ、８値のレベルＶ０〜Ｖ７を選択する。

【００２０】図６は、図５の回路の動作タイミングを示
す。シフトクロックＣＫの一回目の立ち上がり時にシフ
トレジスタ２６への入力信号ＩＮが与えられると、シフ
ト回路８０の各段からの出力Ｃ１〜Ｃ８０は、シフトク
ロックＣＫ毎に順次切換わりながら導出される。シフト
回路８０の各段からの出力Ｃ１〜Ｃ８０に従って、カラ
ー画像データＤＲ０〜ＤＲ２、ＤＧ０〜ＤＧ２、ＤＢ０
〜ＤＢ２がサンプリングラッチ８８にそれぞれラッチさ
れる。

【００２１】以上の実施形態では、４０段のシフトレジ
スタ２６によってその２倍の８０段のシフト回路８０を
構成しているので、８０段のシフトレジスタを使用する
場合に比較してシフトレジスタとしての消費電力を１／
２に削減し、液晶駆動回路の低消費電力化をはかること
ができる。なお、フィードバック回数をさらに増やせ
ば、より小さなシフトレジスタの段数で多くの出力を得
ることができ、多くの列の駆動に用いることができる。
一般にｍ段のシフトレジスタを用い、制御回路によって
ｎ回のフィードバックを行うようにすれば、ｋ＝ｍ×ｎ
段のシフト回路を容易に実現することができる。

【００２２】また、ＴＦＴ型液晶表示装置を駆動する回
路について説明しているけれども、単純マトリクス型液
晶表示装置や、エレクトロルミネセンス（ＥＬ）表示装
置、プラズマ表示装置、あるいは蛍光表示装置など他の
形式のマトリクス型表示装置も同様に駆動することがで
きる。

【００２３】

【発明の効果】以上のように本発明によれば、シフトレ
ジスタ最終段から導出される走査信号をシフトレジスタ
の最前段の入力側に予め定める複数回だけフィードバッ
クさせて、シフトレジスタ段数よりも多い走査出力を取
り出すことができる。出力段数に比較して非常に少ない
素子数によって表示装置用の駆動回路が実現可能となる
ので、多出力化をはかりつつ、チップ面積および消費電
力の点で非常に有利な表示装置用の駆動回路を実現する
ことができる。

【００２４】また本発明によれば、複数回のフィードバ
ック終了後のシフトレジスタ最終段からの走査信号は、
制御回路から外部に出力信号として導出されるので、こ
れを次段の入力信号とし、カスケード接続によって一層
の多出力化を図ることができる。

【００２５】また本発明によれば、ＴＦＴ型液晶表示装
置を回路面積的および消費電力的に非常に有利な状態で
駆動することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の概略的な電気的構成を
示すブロック図である。

【図２】図１の実施形態のシフトレジスタおよび制御回
路の構成を示すブロック図である。

【図３】図１の実施形態の切換回路および出力回路に関
連する構成を示すブロック図である。

【図４】図２の構成の動作を示すタイミングチャートで
ある。

【図５】図１の実施形態の内部構成を詳細に示すブロッ
ク図である。

【図６】図５の構成の動作を示すタイミングチャートで
ある。

【図７】従来技術による液晶表示装置の駆動回路の概略
的な電気的構成を示すブロック図である。

【図８】図７のソースドライバの概略的な構成を示すブ
ロック図である。

【符号の説明】

２１ ＴＦＴ型液晶表示装置 ２２ ゲートドライバ ２３ ソースドライバ ２４ ＴＦＴ ２５ 液晶画素容量 ２７ 出力回路 ２８ 制御回路 ２９ 切換回路 ３０ ＯＲゲート ３１〜７０，７１ Ｄフリップフロップ ７２ ＲＳラッチ ７３，７４ インバータ ７５，７６ ＡＮＤゲート ８０ シフト回路 １０１〜１８０ アナログスイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置される表示装置の画素
   を、選択的に走査駆動するために、走査信号を各段から
   順次的にずらして導出するシフトレジスタを含む表示装
   置の駆動回路において、 シフトレジスタの最終段から導出される走査信号を、シ
   フトレジスタの最前段の入力側に予め定める複数回だけ
   フィードバックさせ、フィードバック回数に対応する制
   御信号を導出する制御回路と、 シフトレジスタの各段毎に設けられ、制御回路からの制
   御信号に応答し、シフトレジスタの各段からの走査信号
   を、フィードバックの回数毎に異なる画素を選択して走
   査駆動するように切換える切換回路とを含むことを特徴
   とする表示装置の駆動回路。
2. 【請求項２】前記制御回路は、前記複数回のフィードバ
   ック終了後のシフトレジスタ最終段からの走査信号を、
   外部に出力信号として導出することを特徴とする請求項
   １記載の表示装置の駆動回路。
3. 【請求項３】前記表示装置は、ＴＦＴ型液晶表示装置で
   あることを特徴とする請求項１または２記載の表示装置
   の駆動回路。