JP2005037785A - 走査電極駆動回路、及び該走査電極駆動回路を備えた画像表示装置 - Google Patents

Abstract

【課題】 液晶表示装置などの走査電極駆動回路の規模を低減して狭額縁化する。
【解決手段】 動作開始信号ｇがＯＲ回路８１を経てシフトレジスタ８２へ送出され、同シフトレジスタ８２から出力信号ｅ１，…，ｅ６４が順次出力される。出力信号ｅ６４がＡＮＤ回路８３及びＯＲ回路８１を経てシフトレジスタ８２の入力側へ送出され、出力信号ｅ１，…，ｅ６４が繰り返し発生する。出力信号ｅ１，…，ｅ６４の電圧レベルは、出力レベルシフト回路８７で低圧レベルから高圧レベルに変換される。出力信号ｅ６４の発生回数が２ビット・カウンタ８４によりカウントされ、カウント値［ｂａ］を表すカウント値信号ｈが出力される。カウント値信号ｈの電圧レベルは、出力レベルシフト回路８８で高圧レベルのカウント値信号ｑに変換され、同カウント値信号ｑが表すカウント値［ｂａ］Ｂに基づいて出力バッファ回路９０₀，９０₁，９０₂，９０₃が順次選択される。
【選択図】図２

Description

この発明は、走査電極駆動回路、及び該走査電極駆動回路を備えた画像表示装置に係り、たとえば液晶表示装置やプラズマ表示装置などの表示パネルの周辺を狭額縁化する場合に用いて好適な走査電極駆動回路、及び該走査電極駆動回路を備えた画像表示装置に関する。

液晶表示装置などの画像表示装置では、表示パネルは、複数行の走査電極と、複数列のデータ電極と、同各走査電極と同各データ電極との交差領域に設けられた複数の画素セルとを有している。そして、データ電極駆動回路から各データ電極に画素データが行単位で印加されると共に、走査電極駆動回路から各走査電極に対して走査信号が線順次に印加されて画素セルが選択され、選択された画素セルに画素データが書き込まれて画面が表示される。また、走査電極駆動回路は、走査信号を発生するシフトレジスタ、同走査信号の電圧レベルを低圧レベルから表示パネルに対応した高圧レベルに変換するレベルシフト回路、及び高圧レベルの走査信号を走査電極に印加する出力バッファなどで構成されている。これらのシフトレジスタ、レベルシフト回路及び出力バッファの回路規模は、表示パネルの走査電極の数に対応したものになっている。

この種の液晶表示装置は、従来では、たとえば図６に示すように、液晶パネル１と、データ電極駆動回路２と、走査電極駆動回路３と、タイミング制御部４とから構成されている。液晶パネル１は、データ電極Ｘ_i（ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査電極Ｙ_j（ｊ＝１，２，…，ｎ、たとえば、ｎ＝５１２）と、画素セル１０_i,jとから構成されている。データ電極Ｘ_iは、画素データＤ_iに応じた電圧が印加される。走査電極Ｙ_jは、設定された順序で走査信号ＯＵＴ_jが印加される。画素セル１０_i,jは、データ電極Ｘ_iと走査電極Ｙ_jとの交差領域に設けられ、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）１１_i,jと、液晶セル１２_i,jと、共通電極ＣＯＭとから構成されている。データ電極駆動回路２は、図示しない制御部などから与えられた画像データＶＤに基づいて、画素データＤ_iに応じた電圧を各データ電極Ｘ_iに印加する。走査電極駆動回路３は、たとえば２つの駆動回路ブロック３１，３２を有し、走査信号ＯＵＴ_jを線順次に各走査電極Ｙ_jに印加する。タイミング制御部４は、制御信号ｆによりデータ電極駆動回路２を制御すると共に、動作開始信号ｇにより走査電極駆動回路３を制御する。

図７は、図６中の駆動回路ブロック３１の電気的構成を示す回路図である。
この駆動回路ブロック３１は、同図７に示すように、シフトレジスタ４１₀，４１₁，４１₂，４１₃と、出力レベルシフト回路４２₀，４２₁，４２₂，４２₃と、出力バッファ回路４３₀，４３₁，４３₂，４３₃とから構成されている。シフトレジスタ４１₀は、動作開始信号ｇに基づき、図示しないクロック信号に同期して走査信号ｅ１，ｅ２，…，ｅ６４を順次出力し、同走査信号ｅ６４を出力したとき、動作開始信号ｇ０を出力する。シフトレジスタ４１₁は、動作開始信号ｇ０に基づき、クロック信号に同期して走査信号ｅ６５，ｅ６６，…，ｅ１２８を順次出力し、同走査信号ｅ１２８を出力したとき、動作開始信号ｇ１を出力する。シフトレジスタ４１₂は、動作開始信号ｇ１に基づき、クロック信号に同期して走査信号ｅ１２９，ｅ１３０，…，ｅ１９２を順次出力し、同走査信号ｅ１９２を出力したとき、動作開始信号ｇ２を出力する。シフトレジスタ４１₃は、動作開始信号ｇ２に基づき、クロック信号に同期して走査信号ｅ１９３，ｅ１９４，…，ｅ２５６を順次出力し、同走査信号ｅ２５６を出力したとき、動作開始信号ｇ３を出力する。

出力レベルシフト回路４２₀，４２₁，４２₂，４２₃は、走査信号ｅ１，…，ｅ２５６の電圧レベルを低圧レベルから液晶パネル１に対応した高圧レベルに変換する。出力バッファ回路４３₀，４３₁，４３₂，４３₃は、出力レベルシフト回路４２₀，４２₁，４２₂，４２₃から出力された高圧レベルの走査信号ＯＵＴ₁，…，ＯＵＴ₂₅₆を走査電極Ｙ₁，…，Ｙ₂₅₆に印加する。

駆動回路ブロック３２は、駆動回路ブロック３１と同様に構成され、同駆動回路ブロック３１に縦続接続されている。駆動回路ブロック３２は、動作開始信号ｇ３に基づき、クロック信号に同期して高圧レベルの走査信号ＯＵＴ₂₅₇，…，ＯＵＴ₅₁₂を走査電極Ｙ₂₅₇，…，Ｙ₅₁₂に印加する。

この液晶表示装置では、データ電極駆動回路２からデータ電極Ｘ_iに該当する画素データＤ_iが印加されると共に、走査電極駆動回路３から各走査電極Ｙ_j（ｊ＝１〜５１２）に対して走査信号ＯＵＴ_jが線順次に印加されて画素セル１０_i,jが選択され、選択された画素セル１０_i,jに画素データＤ_iが書き込まれて画面が表示される。

上記の液晶表示装置の他、従来、この種の技術としては、たとえば、次のような文献に記載されるものがあった。
特許文献１に記載された駆動回路では、図８に示すように、駆動データは、シフトレジスタＳＲ１１６〜ＳＲ６０で順次シフトされ、さらに、制御信号ＳＥＬ ＳＦＴによりシフト方向が反転されて、シフトレジスタＳＲ６１からＳＲ１１６の方向へ逆方向にシフトされる。このとき、制御信号ＳＥＬ ＵＰ及びＳＥＬ ＬＯにより、スイッチ回路ＳＷ１〜ＳＷ５６又はスイッチ回路ＳＷ１１６〜ＳＷ６１の一方が有効、及び他方が無効に設定される。シフトレジスタの各ビットに駆動データがシフトされると、デコーダＤＥｎによって生成される電圧選択信号が、有効なスイッチ回路を介して図示しない出力回路に入力され、ＴＦＴゲートの駆動信号が出力される。シフトレジスタ６１〜ＳＲ１１６及びデコーダＤＥ６１〜ＤＥ１１６が２つの出力で共有されるので、回路数が削減される。また、この駆動回路は、長方形状のチップ上に設けられ、前半の駆動信号を出力するための出力パッドが同チップの一方の長辺に沿って設けられ、後半の駆動信号を出力するための出力パッドが他方の長辺に沿って設けられている。
特開２００２−２７８４９４号公報（解決手段、図２、図４）

しかしながら、上記従来の液晶表示装置では、次のような問題点があった。
すなわち、図６の液晶表示装置では、走査電極Ｙ_j（ｊ＝１，…，５１２）と同数のシフトレジスタ、出力レベルシフト回路及び出力バッファ回路を走査電極駆動回路３に設ける必要があり、回路規模が大きい。特に、これらを長方形状のチップ上に設ける場合、同チップの短辺長の縮小が困難である。このため、液晶パネル１の周辺を狭額縁化することが困難になるという問題点がある。また、回路規模が大きいため、製造原価を低減することも困難である。また、走査電極駆動回路３では、低電圧レベルに対応したトランジスタと高電圧レベルに対応したトランジスタとが混在しているため、高電圧レベルに対応したトランジスタのみで構成されている場合と比較して製造プロセスが複雑になり、製造原価を低減することが困難である。また、走査電極駆動回路３を高電圧レベルに対応したトランジスタのみで構成した場合でも、上記低電圧レベルに対応したトランジスタと混在している場合と比較してチップサイズが大きくなり、製造原価を低減することが困難になると共に、液晶パネル１の周辺を狭額縁化することが困難になるという問題点がある。

また、特許文献１に記載された駆動回路では、駆動信号を出力するための各出力パッドがチップの両長辺に沿って設けられているため、同駆動信号を表示パネルに供給するための配線が各出力パッドに接続されたとき、配線が複雑になると共に同配線の占める領域が大きくなる。このため、図５の液晶表示装置と同様に、表示パネルの周辺を狭額縁化することが困難になるという問題点がある。

上記課題を解決するために、請求項１記載の発明は、画素データが行単位で印加される複数列のデータ電極、前記各データ電極と直交し、前記画素データを行単位で書き込むための走査信号が印加される複数行の走査電極、及び前記各データ電極と前記各走査電極との交差領域に設けられた複数の画素セルを有し、これらの画素セルのうちの前記走査信号によって選択された走査電極上の画素セルに前記画素データを供給することによって画像を表示する表示パネルを備えてなる画像表示装置に用いられ、前記各走査電極に対して前記走査信号を線順次に印加する走査電極駆動回路に係り、フリップフロップ回路がｄ段（ｄ≧２）縦続接続されてなり、初段の前記フリップフロップ回路に入力された動作開始信号をクロック信号に同期してシフトしつつ前記各フリップフロップ回路から前記動作開始信号に対応した出力信号を発生し、最終段の前記フリップフロップ回路の前記出力信号を前記初段のフリップフロップ回路に入力することにより、前記出力信号を繰り返し出力するシフトレジスタと、該シフトレジスタの前記各フリップフロップ回路にそれぞれ対応して設けられたｄ個の出力バッファを有し、有効状態に設定されたとき、前記各フリップフロップ回路の出力信号を当該の出力バッファから入力して該出力信号に基づいた走査信号を前記走査電極にそれぞれ供給する複数の出力回路と、前記シフトレジスタにおける前記繰り返しの回数に応じて前記各出力回路のうちの１つを選択して前記有効状態に設定する選択回路とを備えてなることを特徴としている。

請求項２記載の発明は、請求項１記載の走査電極駆動回路に係り、前記走査電極の数に応じて１つ又は複数段の駆動回路ブロックからなり、前記各駆動回路ブロックは、前記シフトレジスタ、複数の出力回路、及び選択回路を有し、該選択回路は、前記シフトレジスタにおける前記繰り返しの回数をカウントするカウンタで構成され、前記各出力回路は、前記カウンタから出力されるカウント値に基づいて選択されて前記有効状態に設定される構成とされていることを特徴としている。

請求項３記載の発明は、請求項２記載の走査電極駆動回路に係り、前記シフトレジスタは、第１の動作開始信号が供給されて動作を開始する構成とされ、前記カウンタは、前記カウント値を表すｋビット（ｋ≧１）のカウント値信号を出力し、該カウント値が２^k−１になったときにキャリー信号を発生する構成とされ、前記シフトレジスタの最終段のフリップフロップ回路から前記出力信号が発生し、かつ、前記カウンタから前記キャリー信号が発生したとき、次段の駆動回路ブロックのシフトレジスタに第２の動作開始信号を与えると共に、当該の駆動回路ブロックの前記シフトレジスタに対する前記第１の動作開始信号の供給を停止する論理回路が設けられていることを特徴としている。

請求項４記載の発明は、請求項１、２又は３記載の走査電極駆動回路に係り、前記フリップフロップ回路から発生した前記出力信号の電圧レベルを低圧レベルから前記表示パネルに対応した高圧レベルに変換する第１のレベル変換回路と、前記カウンタから出力された前記カウント値信号の電圧レベルを前記低圧レベルから前記高圧レベルに変換する第２のレベル変換回路とが設けられ、前記各出力回路は、前記第２のレベル変換回路から出力された高圧レベルの前記カウント値信号に基づいて選択されて前記有効状態に設定される構成とされ、前記各出力バッファは、前記第１のレベル変換回路から出力された高圧レベルの前記出力信号を入力して当該の前記走査電極に前記走査信号として印加する構成とされていることを特徴としている。

請求項５記載の発明は、請求項３記載の走査電極駆動回路に係り、前記シフトレジスタ、カウンタ及び論理回路は、前記表示パネルに対応した電圧レベルの信号を入出力する構成とされ、かつ、前記第１の動作開始信号の電圧レベルを低圧レベルから前記表示パネルに対応した高圧レベルに変換する第３のレベル変換回路と、前記論理回路から出力された前記第２の動作開始信号の電圧レベルを前記高圧レベルから前記低圧レベルに変換して次段の駆動回路ブロックのシフトレジスタに送出する第４のレベル変換回路とが設けられていることを特徴としている。

請求項６記載の発明は、請求項４記載の走査電極駆動回路に係り、前記シフトレジスタ、カウンタ、論理回路、第１及び第２のレベル変換回路は、長方形状のチップ上のほぼ中央部の第１の領域に設けられ、前記各出力回路は、前記チップの一方の長辺に沿った第２の領域に設けられ、前記第１及び第２のレベル変換回路と前記各出力回路とを接続するための配線が前記第２の領域に隣接する第３の領域に設けられていることを特徴としている。

請求項７記載の発明は、請求項５記載の走査電極駆動回路に係り、前記シフトレジスタ、カウンタ、論理回路、第３及び第４のレベル変換回路は、長方形状のチップ上のほぼ中央部の第１の領域に設けられ、前記各出力回路は、前記チップの一方の長辺に沿った第２の領域に設けられ、前記シフトレジスタ及びカウンタと前記各出力回路とを接続するための配線が前記第２の領域に隣接する第３の領域に設けられていることを特徴としている。

請求項８記載の発明は、請求項１記載の走査電極駆動回路に係り、前記表示パネルは、液晶パネルで構成され、前記各画素セルは、液晶セルと、前記走査信号に基づいてオン／オフ制御され、オン状態になったときに前記液晶セルに前記画素データに応じた電圧を印加する薄膜トランジスタとを備えてなることを特徴としている。

請求項９記載の発明は、画像表示装置に係り、請求項１乃至８のうちのいずれか一に記載の走査電極駆動回路を備えたことを特徴としている。

この発明の構成によれば、シフトレジスタから出力信号が繰り返し発生し、この繰り返しの回数に基づいて順次選択された出力回路から同出力信号に基づいた走査信号が出力されるので、１つのシフトレジスタを複数の出力回路で共有化できる。このため、走査電極駆動回路の回路規模を大幅に低減でき、表示パネルの周辺を狭額縁化できる。また、シフトレジスタから出力信号が繰り返し発生し、同出力信号の電圧レベルが第１のレベル変換回路で高圧レベルの出力信号に変換され、カウント値に基づいて順次選択された出力回路から同出力信号に基づいた走査信号が出力されるので、１つのシフトレジスタ及び第１のレベル変換回路が複数の出力回路で共有化できる。このため、走査電極駆動回路の回路規模を大幅に低減でき、表示パネルの周辺を狭額縁化できる。また、シフトレジスタ、カウンタ、論理回路、第１及び第２のレベル変換回路が長方形状のチップ上の第１の領域に設けられ、出力回路が第２の領域に設けられているため、同チップの短辺長を小さくできるので、表示パネルの周辺を狭額縁化できる。また、配線を設けるための第３の領域が必要になるが、回路規模の低減の効果の方がはるかに大きい。

また、第３のレベル変換回路及び第４のレベル変換回路を設け、シフトレジスタ、カウンタ及び論理回路を、表示パネルに対応した電圧レベルの信号を入出力する構成としたので、回路規模を低減できると共に、製造プロセスを簡単にでき、製造原価を大幅に低減できる。

回路規模が低減され、表示パネルの周辺が狭額縁化される走査電極駆動回路、及び該走査電極駆動回路を備えた画像表示装置を提供する。

図１は、この発明の第１の実施例である走査電極駆動回路を備えた画像表示装置の電気的構成を示すブロック図である。
この例の画像表示装置は、同図に示すように、液晶表示装置であり、液晶パネル５１と、データ電極駆動回路５２と、走査電極駆動回路５３と、タイミング制御部５４とから構成されている。液晶パネル５１は、データ電極Ｘ_i（ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査電極Ｙ_j（ｊ＝１，２，…，ｎ、たとえば、ｎ＝５１２）と、画素セル６０_i,jとから構成されている。

データ電極Ｘ_iは、ｘ方向に沿って互いに平行に配列され、画素データＤ_iに応じた電圧が行単位で印加される。走査電極Ｙ_jは、ｘ方向と直交するｙ方向に沿って互いに平行に配列され、画素データＤ_iを行単位で書き込むための走査信号ＯＵＴ_jが印加される。画素セル６０_i,jは、データ電極Ｘ_iと走査電極Ｙ_jとの交差領域と１対１に対応して設けられ、ＴＦＴ６１_i,jと、液晶セル６２_i,jと、共通電極ＣＯＭとから構成されている。ＴＦＴ６１_i,jは、走査信号ＯＵＴ_jに基づいてオン／オフ制御され、オン状態になったときに液晶セル６２_i,jに画素データＤ_iに応じた電圧を印加する。この液晶パネル５１は、画素セル６０_i,jのうちの走査信号ＯＵＴ_jによって選択された走査電極Ｙ_j上の画素セルに画素データＤ_iを供給することによって画像を表示する。データ電極駆動回路５２は、画像データＶＤに基づいて画素データＤ_iに応じた電圧を各データ電極Ｘ_iに印加する。走査電極駆動回路５３は、たとえば２つの駆動回路ブロック７１，７２を有し、走査信号ＯＵＴ_jを線順次で各走査電極Ｙ_jに印加する。タイミング制御部５４は、制御信号ｆによりデータ電極駆動回路５２を制御すると共に、動作開始信号ｇ及びリセット信号Ｒにより走査電極駆動回路５３を制御する。

図２は、図１中の駆動回路ブロック７１の電気的構成を示す回路図である。
この駆動回路ブロック７１は、同図２に示すように、入力回路部８０と、４個の出力バッファ回路９０₀，９０₁，９０₂，９０₃とから構成されている。入力回路部８０は、ＯＲ回路８１と、シフトレジスタ８２と、ＡＮＤ回路８３と、２ビット・カウンタ８４と、インバータ８５と、ＡＮＤ回路８６と、出力レベルシフト回路８７，８８とから構成されている。シフトレジスタ８２は、フリップフロップ回路８２₁，８２₂，…，８２₆₄が縦続接続されて構成され、ＯＲ回路８１を介して初段のフリップフロップ回路８２₁に入力された動作開始信号ｇを図示しないクロック信号に同期してシフトしつつ、各フリップフロップ回路８２₁，８２₂，…，８２₆₄から動作開始信号ｇに対応した出力信号ｅ１，ｅ２，…，ｅ６４を発生し、最終段のフリップフロップ回路８２₆₄の出力信号ｅ６４をＡＮＤ回路８３及びＯＲ回路８１を介して初段のフリップフロップ回路８２₁に入力することにより、出力信号ｅ１，ｅ２，…，ｅ６４を繰り返し発生する。

２ビット・カウンタ８４は、シフトレジスタ８２から出力される出力信号ｅ６４に基づいて同シフトレジスタ８２における出力信号ｅ１，ｅ２，…，ｅ６４の発生の繰り返し回数をカウントし、カウント値［ｂａ］Ｂ（Ｂ；２進コード）を表す２ビットのカウント値信号ｈを出力し、同カウント値［ｂａ］が２^k−１（ｋ＝２のとき、３）になったときにキャリー信号ｃを発生する。ＡＮＤ回路８６は、シフトレジスタ８２から出力信号ｅ６４が発生し、かつ、２ビット・カウンタ８４からキャリー信号ｃが発生したとき、次段の駆動回路ブロック７２のシフトレジスタに動作開始信号ｐを与える。このとき、キャリー信号ｃがインバータ８５で反転されているので、ＡＮＤ回路８３の出力側からは出力信号ｅ６４が出力されない。出力レベルシフト回路８７は、シフトレジスタ８２から発生する出力信号ｅ１，ｅ２，…，ｅ６４の電圧レベルを低圧レベルから液晶パネル５１に対応した高圧レベルの出力信号ｚ１，ｚ２，…，ｚ６４に変換する。
出力レベルシフト回路８８は、２ビット・カウンタ８４から出力されたカウント値信号ｈの電圧レベルを低圧レベルから液晶パネル５１に対応した高圧レベルのカウント値信号ｑに変換する。

出力バッファ回路９０₀，９０₁，９０₂，９０₃は、シフトレジスタ８２のフリップフロップ回路８２₁，８２₂，…，８２₆₄にそれぞれ対応して設けられた６４個の図示しない出力バッファを有し、出力レベルシフト回路８８から出力されたカウント値信号ｑに基づいて選択されて有効状態に設定され、有効状態に設定されたとき、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４を配線Ｌを介して入力して当該の走査電極Ｙ_jに走査信号ＯＵＴ_jとして当該の走査電極に印加する。この実施例では、カウント値［ｂａ］Ｂの“００”，“０１”，“１０”，“１１”に対応して、出力バッファ回路９０₀，９０₁，９０₂，９０₃がそれぞれ選択されるようになっている。また、出力バッファ回路９０₀，９０₁，９０₂，９０₃の出力側は、走査信号を出力しないときは、図示しないスイッチ回路などにより、グランドレベルに固定されるようになっている。駆動回路ブロック７２は、駆動回路ブロック７１と同様に構成され、同駆動回路ブロック７１に縦続接続されている。駆動回路ブロック７２は、駆動回路ブロック７１のＡＮＤ回路８６から出力された動作開始信号ｐに基づき、クロック信号に同期して高圧レベルの走査信号ＯＵＴ₂₅₇，…，ＯＵＴ₅₁₂を走査電極Ｙ₂₅₇，…，Ｙ₅₁₂に線順次に印加する。

図３は、図２中の出力バッファ回路９０₀の電気的構成の一例を示す回路図である。
この出力バッファ回路９０₀は、同図３に示すように、ＮＯＲ回路９１と、ＮＡＮＤ回路９２₁，９２₂，…，９２₆₄と、反転バッファ９３₁，９３₂，…，９３₆₄とから構成されている。ＮＯＲ回路９１は、カウント値信号ｑが表すカウント値［ｂａ］Ｂのデコーダであり、同カウント値［ｂａ］Ｂが“００”のときに高レベル（以下、“Ｈ”という）の出力信号ｕを出力する。ＮＡＮＤ回路９２₁，９２₂，…，９２₆₄は、出力信号ｕが“Ｈ”のとき、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４を反転して反転バッファ９３₁，９３₂，…，９３₆₄の入力側へ送出する。反転バッファ９３₁，９３₂，…，９３₆₄は、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとから構成され、ＮＡＮＤ回路９２₁，９２₂，…，９２₆₄の出力信号を反転して走査信号ＯＵＴ₁，ＯＵＴ₂，…，ＯＵＴ₆₄を出力する。

図２中の出力バッファ回路９０₁では、図３中のＮＯＲ回路９１によるデコーダに代えて、カウント値［ｂａ］Ｂが“０１”のときに“Ｈ”の出力信号ｕを出力するデコーダが設けられ、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４に基づいて走査信号ＯＵＴ₆₅，…，ＯＵＴ₁₂₈が出力されるようになっている。図２中の出力バッファ回路９０₂では、図３中のＮＯＲ回路９１によるデコーダに代えて、カウント値［ｂａ］Ｂが“１０”のときに“Ｈ”の出力信号ｕを出力するデコーダが設けられ、出力信号ｚ１，ｚ２，…，ｚ６４に基づいて走査信号ＯＵＴ₁₂₉，…，ＯＵＴ₁₉₂が出力されるようになっている。図２中の出力バッファ回路９０₃では、図３中のＮＯＲ回路９１によるデコーダに代えて、カウント値［ｂａ］Ｂが“１１”のときに“Ｈ”の出力信号ｕを出力するデコーダが設けられ、出力信号ｚ１，ｚ２，…，ｚ６４に基づいて走査信号ＯＵＴ₁₉₃，…，ＯＵＴ₂₅₆が出力されるようになっている。

図４は、図２の駆動回路ブロック７１のチップ上のレイアウトを示す図である。
この駆動回路ブロック７１では、同図４に示すように、入力回路部８０が長方形状のチップ１００のほぼ中央部の領域Ｍに設けられている。また、出力バッファ回路９０₀，９０₁，９０₂，９０₃は、チップ１００の一方の長辺に沿った領域Ｎに設けられ、この長辺の端部には、走査信号ＯＵＴ₁，…，ＯＵＴ₂₅₆を出力するための出力パッド（ＰＡＤ）が設けられている。また、入力回路部８０と出力バッファ回路９０₀，９０₁，９０₂，９０₃とを接続するための配線Ｌが領域Ｎに隣接する領域Ｑ１，Ｑ２に設けられている。また、チップ１００の他方の長辺の端部では、領域Ｍの近傍に、動作開始信号ｇ，ｐを入出力するための入力パッド（ＰＡＤ）が設けられ、領域Ｑ１，Ｑ２の近傍にダミー（ＤＵＭＭＹ）パッドが設けられている。

次に、この実施例の走査電極駆動回路５３の動作について説明する。
この走査電極駆動回路５３では、タイミング制御部５４から出力されるリセット信号Ｒにより、シフトレジスタ８２及び２ビット・カウンタ８４がリセットされ、同タイミング制御部５４から動作開始信号ｇが与えられたとき、同動作開始信号ｇがＯＲ回路８１を経てシフトレジスタ８２へ送出され、図示しないクロック信号に同期して同シフトレジスタ８２から出力信号ｅ１，ｅ２，…，ｅ６４が順次出力される。そして、最終段の出力信号ｅ６４がＡＮＤ回路８３及びＯＲ回路８１を経てシフトレジスタ８２へ送出され、出力信号ｅ１，ｅ２，…，ｅ６４が繰り返し発生する。出力信号ｅ１，ｅ２，…，ｅ６４の電圧レベルは、出力レベルシフト回路８７で低圧レベル（たとえば、５Ｖ）から液晶パネル５１に対応した高圧レベル（たとえば、３０Ｖ）に変換される。

また、出力信号ｅ１，ｅ２，…，ｅ６４の繰り返し回数が２ビット・カウンタ８４によりカウントされ、同２ビット・カウンタ８４からカウント値［ｂａ］Ｂを表すカウント値信号ｈが出力される。このカウント値信号ｈは、出力レベルシフト回路８８で高圧レベルのカウント値信号ｑに変換され、同カウント値信号ｑの表すカウント値［ｂａ］Ｂに基づいて出力バッファ回路９０₀，９０₁，９０₂，９０₃が順次選択される。すなわち、カウント値［ｂａ］が“００”のとき、出力バッファ回路９０₀が選択され、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４が配線Ｌを介して出力バッファ回路９０₀に入力され、同出力バッファ回路９０₀から走査信号ＯＵＴ1，…，ＯＵＴ₆₄として走査電極Ｙ₁，…，Ｙ₆₄に線順次に印加される。

カウント値［ｂａ］が“０１”のとき、出力バッファ回路９０₁が選択され、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４が配線Ｌを介して出力バッファ回路９０₁に入力され、同出力バッファ回路９０₁から走査信号ＯＵＴ₆₅，…，ＯＵＴ₁₂₈として走査電極Ｙ₆₅，…，Ｙ₁₂₈に線順次に印加される。カウント値［ｂａ］が“１０”のとき、出力バッファ回路９０₂が選択され、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４が配線Ｌを介して出力バッファ回路９０₂に入力され、同出力バッファ回路９０₂から走査信号ＯＵＴ₁₂₉，…，ＯＵＴ₁₉₂として走査電極Ｙ₁₂₉，…，Ｙ₁₉₂に線順次に印加される。

カウント値［ｂａ］が“１１”のとき、出力バッファ回路９０₃が選択され、出力レベルシフト回路８７の出力信号ｚ１，ｚ２，…，ｚ６４が配線Ｌを介して出力バッファ回路９０₃に入力され、同出力バッファ回路９０₃から走査信号ＯＵＴ₁₉₃，…，ＯＵＴ₂₅₆として走査電極Ｙ₁₉₃，…，Ｙ₂₅₆に線順次に印加される。そして、このカウント値［ｂａ］Ｂが“１１”になったとき、２ビット・カウンタ８４からキャリー信号ｃが発生する。このキャリー信号ｃ及びシフトレジスタ８２の出力信号ｅ６４がＡＮＤ回路８６に入力され、同ＡＮＤ回路８６から動作開始信号ｐが出力され、次段の駆動回路ブロック７２に与えられる。また、このとき、キャリー信号ｃは、インバータ８５で反転されるため、出力信号ｅ６４はＡＮＤ回路８３を通過しないので、シフトレジスタ８２へ送出されることはない。このため、シフトレジスタ８２から出力信号ｅ１，ｅ２，…，ｅ６４が出力されない。

駆動回路ブロック７２では、駆動回路ブロック７１のＡＮＤ回路８６から動作開始信号ｐが与えられ、この後、同駆動回路ブロック７１と同様の動作が行われ、走査信号ＯＵＴ₂₅₇，…，ＯＵＴ₅₁₂が走査電極Ｙ₂₅₇，…，Ｙ₅₁₂に線順次に印加される。この後、タイミング制御部５４により駆動回路ブロック７１，７２がリセットされ、同タイミング制御部５４から同駆動回路ブロック７１に動作開始信号ｇが与えられて同様の動作が繰り返される。

以上のように、この第１の実施例では、シフトレジスタ８２から出力信号ｅ１，ｅ２，…，ｅ６４が繰り返し発生し、同出力信号ｅ１，ｅ２，…，ｅ６４の電圧レベルが出力レベルシフト回路８７で高圧レベルの出力信号ｚ１，ｚ２，…，ｚ６４に変換され、カウント値［ｂａ］Ｂに基づいて順次選択された出力バッファ回路９０₀，９０₁，９０₂，９０₃から同出力信号ｚ１，ｚ２，…，ｚ６４に基づいた走査信号ＯＵＴ₁〜ＯＵＴ₆₄，ＯＵＴ₆₅，…，ＯＵＴ₁₂₈，ＯＵＴ₁₂₉，…，ＯＵＴ₁₉₂，ＯＵＴ₁₉₃，…，ＯＵＴ₂₅₆が出力されるので、１つのシフトレジスタ８２及び出力レベルシフト回路８７が出力バッファ回路９０₀，９０₁，９０₂，９０₃で共有化される。このため、回路規模が大幅に低減される。また、入力回路部８０がチップ１００の領域Ｍに設けられ、出力バッファ回路９０₀，９０₁，９０₂，９０₃が領域Ｎに設けられているため、同チップ１００の短辺長を小さくできるので、液晶パネル５１の周辺が狭額縁化される。また、配線Ｌの領域Ｑ１，Ｑ２が必要になるが、回路規模の低減の効果の方がはるかに大きい。この場合、チップ１００の短辺長が従来の３０％程度削減される。

上記実施例１の走査電極駆動回路５３では、低電圧レベルに対応したトランジスタと高電圧レベルに対応したトランジスタとが混在しているため、製造プロセスが複雑になるという問題点が残っているが、次の第２の実施例に示すように、高電圧レベルに対応したトランジスタのみで構成することにより、この問題点が改善される。

図５は、この発明の第２の実施例である走査電極駆動回路の駆動回路ブロックの電気的構成を示す回路図であり、第１の実施例を示す図２中の要素と共通の要素には共通の符号が付されている。
この例の走査電極駆動回路の駆動回路ブロック７１Ａは、図１中の駆動回路ブロック７１，７２に代えて設けられるものであり、同図５に示すように、図２中の入力回路部８０に代えて、入力回路部８０Ａが設けられている。入力回路部８０Ａでは、図２中のＯＲ回路８１、シフトレジスタ８２、ＡＮＤ回路８３、２ビット・カウンタ８４、インバータ８５及びＡＮＤ回路８６に代えて、液晶パネル５１に対応した高圧レベルの信号を入出力する構成のＯＲ回路８１Ａ、シフトレジスタ８２Ａ、ＡＮＤ回路８３Ａ、２ビット・カウンタ８４Ａ、インバータ８５Ａ及びＡＮＤ回路８６Ａが設けられ、出力レベルシフト回路８７，８８が削除されている。

また、ＯＲ回路８１Ａの一方の入力側に入力レベルシフタ８９が設けられ、ＡＮＤ回路８６Ａの出力側に出力レベルシフタ８Ａが設けられている。入力レベルシフタ８９は、動作開始信号ｇの電圧レベルを低圧レベルから液晶パネル５１に対応した高圧レベルに変換する。出力レベルシフタ８Ａは、ＡＮＤ回路８６Ａから出力された動作開始信号Ｐを高圧レベルから低圧レベルに変換して次段の図示しない駆動回路ブロックのシフトレジスタに送出する。他は、図２と同様の構成である。また、入力回路部８０Ａは、第１の実施例を示す図４中の入力回路部８０に代えて領域Ｍに設けられる。

この駆動回路ブロック７１Ａの動作では、次の点が第１の実施例と異なっている。
すなわち、動作開始信号ｇの電圧レベルが入力レベルシフタ８９で低圧レベルから高圧レベルに変換されてＯＲ回路８１Ａに入力される。また、ＡＮＤ回路８６Ａから出力された動作開始信号Ｐの電圧レベルが出力レベルシフタ８Ａで高圧レベルから低圧レベルに変換される。また、シフトレジスタ８２Ａから出力される出力信号ｅ１，ｅ２，…，ｅ６４は、出力バッファ回路９０₀，９０₁，９０₂，９０₃に直接入力される。他は、第１の実施例と同様の動作が行われる。

以上のように、この第２の実施例では、入力レベルシフタ８９及び出力レベルシフタ８Ａが設けられ、かつ出力レベルシフト回路８７，８８が削除されていると共に、ＯＲ回路８１Ａ、シフトレジスタ８２Ａ、ＡＮＤ回路８３Ａ、２ビット・カウンタ８４Ａ、インバータ８５Ａ及びＡＮＤ回路８６Ａが高圧レベルの信号に対応したトランジスタで構成されているため、第１の実施例の利点に加え、製造プロセスが簡単になる。この場合、チップ１００の短辺長が従来の５０％程度削減される。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記実施例では、液晶表示装置を例にして説明したが、この発明は、たとえば、プラズマ表示装置やＥＬ（エレクトロ・ルミネセンス）表示装置など、走査電極を線順次駆動して画面表示する装置全般に適用できる。また、図２又は図５中の４つの出力バッファ回路９０₀，９０₁，９０₂，９０₃は、増設しても良い。この場合、２ビット・カウンタ８４に代えて、たとえば、３ビット・カウンタや４ビット・カウンタが設けられる。また、上記実施例では、走査電極Ｙ_jを１つずつ線順次に駆動する例を説明したが、この発明は、複数の走査電極を同時に駆動する場合（たとえば、画素データＤ_iを書き込むための走査信号と、黒データを書き込むための走査信号とを、それぞれ別の走査電極に印加することにより、動画ぼけを改善する場合など）にも適用できる。この場合、シフトレジスタ８２，８２Ａの出力側に、複数の走査電極を同時に駆動するための論理回路などが付加される。

この発明の第１の実施例である走査電極駆動回路を備えた画像表示装置の電気的構成を示すブロック図である。 図１中の駆動回路ブロック７１の電気的構成を示す回路図である。 図２中の出力バッファ回路９０₀の電気的構成を示す回路図である。 図２の駆動回路ブロック７１のチップ上のレイアウトを示す図である。 この発明の第２の実施例である走査電極駆動回路の駆動回路ブロックの電気的構成を示す回路図である。 従来の走査電極駆動回路を備えた画像表示装置の電気的構成を示すブロック図である。 図６中の駆動回路ブロック３１の電気的構成を示す回路図である。 特許文献１に記載された駆動回路の動作を説明する図である。

符号の説明

５１ 液晶パネル（表示パネル）
５２ データ電極駆動回路（画像表示装置の一部）
５３ 走査電極駆動回路（画像表示装置の一部）
６０_i,j 画素セル
６１_i,j ＴＦＴ（薄膜トランジスタ）
６２_i,j 液晶セル（画素セル）
７１，７２，７１Ａ 駆動回路ブロック
８０，８０Ａ 入力回路部（走査電極駆動回路の一部）
８１，８１Ａ ＯＲ回路（論理回路）
８２，８２Ａ シフトレジスタ（走査電極駆動回路の一部）
８２₁，８２₂，…，８２₆₄ フリップフロップ回路
８３，８３Ａ，８６，８６Ａ ＡＮＤ回路（論理回路）
８４，８４Ａ ２ビット・カウンタ（カウンタ）
８５，８５Ａ インバータ（論理回路）
８７ 出力レベルシフト回路（第１のレベル変換回路）
８８ 出力レベルシフト回路（第２のレベル変換回路）
８９ 入力レベルシフタ（第３のレベル変換回路）
８Ａ 出力レベルシフタ（第４のレベル変換回路）
９０₀，９０₁，９０₂，９０₃ 出力バッファ回路（出力回路）
９１ ＮＯＲ回路（出力回路の一部）
９２₁，９２₂，…，９２₆₄ ＮＡＮＤ回路（出力回路の一部）
９３₁，９３₂，…，９３₆₄ 反転バッファ（出力回路の一部、出力バッファ）
１００ チップ
Ｍ 領域（第１の領域）
Ｎ 領域（第２の領域）
Ｑ１，Ｑ２ 領域（第３の領域）
Ｘ_i データ電極
Ｙ_j 走査電極
ＯＵＴ_j 走査信号

Claims (9)

1. 画素データが行単位で印加される複数列のデータ電極、前記各データ電極と直交し、前記画素データを行単位で書き込むための走査信号が印加される複数行の走査電極、及び前記各データ電極と前記各走査電極との交差領域に設けられた複数の画素セルを有し、これらの画素セルのうちの前記走査信号によって選択された走査電極上の画素セルに前記画素データを供給することによって画像を表示する表示パネルを備えてなる画像表示装置に用いられ、前記各走査電極に対して前記走査信号を線順次に印加する走査電極駆動回路であって、
   フリップフロップ回路がｄ段（ｄ≧２）縦続接続されてなり、初段の前記フリップフロップ回路に入力された動作開始信号をクロック信号に同期してシフトしつつ前記各フリップフロップ回路から前記動作開始信号に対応した出力信号を発生し、最終段の前記フリップフロップ回路の前記出力信号を前記初段のフリップフロップ回路に入力することにより、前記出力信号を繰り返し出力するシフトレジスタと、
   該シフトレジスタの前記各フリップフロップ回路にそれぞれ対応して設けられたｄ個の出力バッファを有し、有効状態に設定されたとき、前記各フリップフロップ回路の出力信号を当該の出力バッファから入力して該出力信号に基づいた走査信号を前記走査電極にそれぞれ供給する複数の出力回路と、
   前記シフトレジスタにおける前記繰り返しの回数に応じて前記各出力回路のうちの１つを選択して前記有効状態に設定する選択回路とを備えてなることを特徴とする走査電極駆動回路。
2. 前記走査電極の数に応じて１つ又は複数段の駆動回路ブロックからなり、 前記各駆動回路ブロックは、
   前記シフトレジスタ、複数の出力回路、及び選択回路を有し、
   該選択回路は、
   前記シフトレジスタにおける前記繰り返しの回数をカウントするカウンタで構成され、
   前記各出力回路は、
   前記カウンタから出力されるカウント値に基づいて選択されて前記有効状態に設定される構成とされていることを特徴とする請求項１記載の走査電極駆動回路。
3. 前記シフトレジスタは、
   第１の動作開始信号が供給されて動作を開始する構成とされ、
   前記カウンタは、
   前記カウント値を表すｋビット（ｋ≧１）のカウント値信号を出力し、該カウント値が２^k−１になったときにキャリー信号を発生する構成とされ、
   前記シフトレジスタの最終段のフリップフロップ回路から前記出力信号が発生し、かつ、前記カウンタから前記キャリー信号が発生したとき、次段の駆動回路ブロックのシフトレジスタに第２の動作開始信号を与えると共に、当該の駆動回路ブロックの前記シフトレジスタに対する前記第１の動作開始信号の供給を停止する論理回路が設けられていることを特徴とする請求項２記載の走査電極駆動回路。
4. 前記フリップフロップ回路から発生した前記出力信号の電圧レベルを低圧レベルから前記表示パネルに対応した高圧レベルに変換する第１のレベル変換回路と、
   前記カウンタから出力された前記カウント値信号の電圧レベルを前記低圧レベルから前記高圧レベルに変換する第２のレベル変換回路とが設けられ、
   前記各出力回路は、
   前記第２のレベル変換回路から出力された高圧レベルの前記カウント値信号に基づいて選択されて前記有効状態に設定される構成とされ、
   前記各出力バッファは、
   前記第１のレベル変換回路から出力された高圧レベルの前記出力信号を入力して当該の前記走査電極に前記走査信号として印加する構成とされていることを特徴とする請求項１、２又は３記載の走査電極駆動回路。
5. 前記シフトレジスタ、カウンタ及び論理回路は、
   前記表示パネルに対応した電圧レベルの信号を入出力する構成とされ、かつ、
   前記第１の動作開始信号の電圧レベルを低圧レベルから前記表示パネルに対応した高圧レベルに変換する第３のレベル変換回路と、
   前記論理回路から出力された前記第２の動作開始信号の電圧レベルを前記高圧レベルから前記低圧レベルに変換して次段の駆動回路ブロックのシフトレジスタに送出する第４のレベル変換回路とが設けられていることを特徴とする請求項３記載の走査電極駆動回路。
6. 前記シフトレジスタ、カウンタ、論理回路、第１及び第２のレベル変換回路は、長方形状のチップ上のほぼ中央部の第１の領域に設けられ、
   前記各出力回路は、前記チップの一方の長辺に沿った第２の領域に設けられ、
   前記第１及び第２のレベル変換回路と前記各出力回路とを接続するための配線が前記第２の領域に隣接する第３の領域に設けられていることを特徴とする請求項４記載の走査電極駆動回路。
7. 前記シフトレジスタ、カウンタ、論理回路、第３及び第４のレベル変換回路は、長方形状のチップ上のほぼ中央部の第１の領域に設けられ、
   前記各出力回路は、前記チップの一方の長辺に沿った第２の領域に設けられ、
   前記シフトレジスタ及びカウンタと前記各出力回路とを接続するための配線が前記第２の領域に隣接する第３の領域に設けられていることを特徴とする請求項５記載の走査電極駆動回路。
8. 前記表示パネルは、液晶パネルで構成され、
   前記各画素セルは、
   液晶セルと、
   前記走査信号に基づいてオン／オフ制御され、オン状態になったときに前記液晶セルに前記画素データに応じた電圧を印加する薄膜トランジスタとを備えてなることを特徴とする請求項１記載の走査電極駆動回路。
9. 請求項１乃至８のうちのいずれか一に記載の走査電極駆動回路を備えたことを特徴とする画像表示装置。

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