JP2011119753A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと、ＣＢ１〜ＣＢＮのＤ２方向側に設けられる第１のインターフェース領域１２と、ＣＢ１〜ＣＢＮのＤ４方向側に設けられる第２のインターフェース領域１４を含む。回路ブロックＣＢ１〜ＣＢＮはデータドライバブロックＤＢとそれ以外の回路ブロックを含み、第１のインターフェース領域１２、回路ブロックＣＢ１〜ＣＢＮ、第２のインターフェース領域１４のＤ２方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合、集積回路装置のＤ２方向での幅ＷはＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２となる。
【選択図】図１１

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。

特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、スリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２である集積回路装置に関係する。

本発明では、集積回路装置が、第１の方向に沿って配置される第１〜第Ｎの回路ブロックと、第１、第２のインターフェース領域を含む。そして第１〜第Ｎの回路ブロックが、データドライバブロックとデータドライバブロック以外の回路ブロックを含む。そして、第１のインターフェース領域、第１〜第Ｎの回路ブロック、第２のインターフェース領域の幅Ｗ１、ＷＢ、Ｗ２について、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。このような関係式が成り立つ集積回路装置によれば、第２の方向における回路ブロックの幅を確保しつつ（過度な扁平レイアウトにすることなく）、第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。

また本発明では、前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されるようにしてもよい。

このようにすれば、データドライバブロックの第２の方向での幅を基準に第１〜第Ｎの回路ブロックの第２の方向での幅を設定できる。そして、少なくともデータドライバブロックが存在する部分において、第２の方向において１つの回路ブロック（データドライバブロック）だけが存在するようになるため、データドライバブロックのレイアウトを過度に扁平にすることなく、細長の集積回路装置を実現できる。

また本発明では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの各々は、その各々が１サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第１の方向に沿って並ぶ複数のサブピクセルドライバセルを含むようにしてもよい。

このように複数のサブピクセルドライバセルを第１の方向に沿って並べることで各ドライバセルを構成すれば、各ドライバセルの第２の方向での幅を小さくでき、データドライバブロックの第２の方向での幅も小さくできる。

また本発明では、前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられてもよい。

このようにすれば、パッドとデータドライバブロックの間の配線領域での配線層の切り替え等を最小限に抑えることができ、配線領域の第２の方向での幅を小さくできる。

また本発明では、前記サブピクセルドライバセルは、階調電圧を用いて、画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、前記サブピクセルドライバセルの前記Ｄ／Ａ変換器の配置領域では、前記第２の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置され、前記サブピクセルドライバセルの前記Ｄ／Ａ変換器以外の回路の配置領域では、前記第１の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置されてもよい。

このようにすれば、第２の方向に沿って配置されるＮ型トランジスタ領域のＮ型トランジスタとＰ型トランジスタ領域のＰ型トランジスタに対して、例えば第２の方向に沿って配線される信号線の共通接続等が可能になり、レイアウト効率を向上できる。一方、Ｄ／Ａ変換器以外の回路のＮ型トランジスタ領域、Ｐ型トランジスタ領域を第１の方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。

また本発明では、前記Ｄ／Ａ変換器の前記配置領域のＮ型トランジスタ領域、Ｐ型トランジスタ領域に配置されるＮ型トランジスタ、Ｐ型トランジスタにより、前記Ｄ／Ａ変換器の電圧セレクタのトランスファーゲートが構成されてもよい。

このようにすれば、トランスファーゲートを構成するＮ型、Ｐ型トランジスタに対して、例えば第２の方向に沿って配線される信号線の共通接続等が可能になり、レイアウト効率を向上できる。

また本発明では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとし、前記データドライバブロックが含む周辺回路部分の第２の方向での幅をＷＰＣＢとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢであってもよい。

このように第２の方向に沿って複数のドライバセルを配置すれば、第１の方向に沿って配置される他の回路ブロックからの画像データの信号を、これらのドライバセルに効率的に入力できる。そしてデータドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。

このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を、データドライバブロックのブロック数や画像データの入力回数に応じた最適な幅に設定できる。

また本発明では、前記第１〜第Ｎの回路ブロックは、画像データを記憶する少なくとも１つのメモリブロックを含んでもよい。

また本発明では、前記第１のインターフェース領域は、前記メモリブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、前記第２のインターフェース領域は、前記メモリブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されるようにしてもよい。

このようにすれば、メモリブロックの幅を基準に第１〜第Ｎの回路ブロックの幅を設定できる。そして、少なくともメモリブロックが存在する部分において、第２の方向において１つの回路ブロック（メモリブロック）だけが存在するようになるため、細長の集積回路装置を実現できる。

また本発明では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの各々は、その各々が１サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第１の方向に沿って並ぶＲ用、Ｇ用、Ｂ用のサブピクセルドライバセルを含み、前記メモリブロックが含むセンスアンプブロックのうち１画素に対応する部分は、前記第２の方向に沿って並ぶＲ用、Ｇ用、Ｂ用のセンスアンプを含むようにしてもよい。

このようにＲ（赤）用、Ｇ（緑）用、Ｂ（青）用のサブピクセルドライバセルを第１の方向に沿って並べることで各ドライバセルを構成すれば、各ドライバセルの第２の方向での幅を小さくできる。また、これらのＲ用、Ｇ用、Ｂ用のサブピクセルドライバセルに対応するＲ用、Ｇ用、Ｂ用のセンスアンプが、センスアンプブロックのうち１画素に対応する部分に配置されるようになるため、サブピクセルドライバセルとセンスアンプとの間で信号線を効率良く接続できるようになる。

また本発明では、前記メモリブロックのセンスアンプブロックでは、複数のセンスアンプが前記第１の方向にスタック配置されてもよい。

このようにすれば、メモリブロックからの画像データ供給線の第２の方向での出力ピッチを狭くできるため、メモリブロックの第２の方向での幅を小さくできる。

また本発明では、スタック配置された第１、第２のセンスアンプの前記第１の方向側に前記第１の方向に沿って並ぶ２行のメモリセル列のうち、上側の行のメモリセル列のビット線は前記第１のセンスアンプに接続され、下側の行のメモリセル列のビット線は前記第２のセンスアンプに接続されてもよい。

このようにすれば、メモリセルとして、第２の方向での幅が狭いセルを使用できるようになり、メモリブロックの高集積化を図れる。

また本発明では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであってもよい。

このようにすれば、データドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。

また本発明では、前記メモリブロックが含むセンスアンプブロックは、その各々が１ビット分の画像データを出力し、前記第２の方向に沿って並ぶＰ個のセンスアンプを含み、前記センスアンプの前記第２の方向での幅をＷＳとし、１画素分の画像データのビット数をＰＤＢとし、前記メモリブロックが含む周辺回路部分の第２の方向での幅をＷＰＣとした場合に、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣであってもよい。

このようにすれば、メモリブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。

また本発明では、表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮとし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとした場合に、前記第２の方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）であってもよい。

このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を、メモリブロックのブロック数や画像データの読み出し回数に応じた最適な幅に設定できる。

また本発明では、前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されるようにしてもよい。

このようにすれば、メモリブロックの第２の方向でのメモリセル数が減るので、メモリブロックの第２の方向での幅を小さくでき、集積回路装置の第２の方向での幅も小さくすることが可能になる。

また本発明では、前記複数のデータドライバのうちの第１のデータドライバは、前記メモリブロックから第１の水平走査期間において１回目に読み出された画像データをラッチし、ラッチされた画像データのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号をデータ信号出力線に出力し、前記複数のデータドライバのうちの第２のデータドライバは、前記メモリブロックから前記第１の水平走査期間において２回目に読み出された画像データをラッチし、ラッチされた画像データのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号をデータ信号出力線に出力するようにしてもよい。

このようにすれば第１、第２のデータドライバの各々は、１回目、２回目に読み出された画像データをラッチしてＤ／Ａ変換するだけで済むようになる。従って、第１、第２のデータドライバの規模の大きさが原因となって集積回路装置の第２の方向での幅が大きくなってしまう事態を防止できる。

また本発明では、集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであってもよい。

このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を大きく確保しながらも、集積回路装置の第２の方向での幅を小さくできる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。 本実施形態の集積回路装置の構成例。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。 図１１（Ａ）（Ｂ）は集積回路装置の幅についての説明図。 図１２（Ａ）〜（Ｅ）はデータドライバブロックの幅についての説明図。 図１３（Ａ）（Ｂ）はメモリブロックの幅についての説明図。 図１４（Ａ）（Ｂ）は比較例の説明図。 図１５（Ａ）（Ｂ）はメモリブロックの構成例。 Ｗ１、Ｗ２、ＷＢの関係についての説明図。 図１７（Ａ）（Ｂ）はメモリブロック、データドライバブロックの配置の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２０（Ａ）（Ｂ）（Ｃ）はメモリセルの構成例。 横型セルの場合のメモリブロック、ドライバセルの配置例。 縦型セルの場合のメモリブロック、ドライバセルの配置例。 図２３（Ａ）（Ｂ）は電子機器の構成例。 サブピクセルドライバセルの配置例。 センスアンプ、メモリセルの配置例。 パッド配線手法の説明図。 図２７（Ａ）（Ｂ）はアルミ配線層の使用態様等の説明図。 サブピクセルドライバセルの構成例。 Ｄ／Ａ変換器の構成例。 図３０（Ａ）（Ｂ）（Ｃ）は、Ｄ／Ａ変換器のサブデコーダの真理値表と、Ｄ／Ａ変換器のレイアウトの説明図。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

ところが図１（Ａ）の比較例では以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均一化でき、配線効率を向上できるという利点がある。

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図６（Ａ）は、本実施形態の集積回路装置のＤ２方向に沿った断面図の例であり、図６（Ｂ）は比較例の断面図の例である。図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。

４．集積回路装置の幅
４．１ 細長の集積回路装置
本実施形態では図１１（Ａ）に示すように、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含む。またＣＢ１〜ＣＢＮはデータドライバブロックＤＢ以外の回路ブロック（ＤＢとは異なる機能を実現する回路ブロック）を含む。ここでデータドライバブロックＤＢ以外の回路ブロックとは、例えばロジック回路ブロック（図７の４０）である。或いは階調電圧生成回路ブロック（図７の１１０）や電源回路ブロック（図７の９０）である。或いはメモリ内蔵の場合にはメモリブロック（図７の２０）であり、アモルファスＴＦＴ用の場合には走査ドライバブロック（図７の７０）である。

また図１１（Ａ）において、Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向での幅である。

そして本実施形態では図１１（Ａ）に示すように、集積回路装置１０のＤ２方向での幅をＷとした場合に、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。即ち図６（Ｂ）の比較例では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。従ってＤ２方向での幅Ｗは、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２になってしまう。これに対して本実施形態では、出力側Ｉ／Ｆ領域１２が、データドライバブロックＤＢ（或いはメモリブロック）のＤ２方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと出力側Ｉ／Ｆ領域１２は隣接して配置される。また入力側Ｉ／Ｆ領域１４は、データドライバブロックＤＢ（或いはメモリブロック）のＤ４方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと入力側Ｉ／Ｆ領域１４は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック（階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等）である。

図１（Ａ）、図６（Ｂ）の比較例では、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２となるため、集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では、データドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に、他の回路ブロックが介在しないため、Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるＤ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばＷ＝１．３ｍｍ、ＬＤ＝２２ｍｍ、ＳＰ＝１６．９や、Ｗ＝１．３５ｍｍ、ＬＤ＝１７ｍｍ、ＳＰ＝１２．６となる細長の集積回路装置を実現できる。これにより図２（Ｂ）に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。

なお図１（Ａ）の比較例の配置手法も、画像データの信号の流れの向きを考慮すれば合理的である。この点、本実施形態では図１１（Ｂ）に示すように、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル配線（トランジスタ配線）よりも上層のグローバル配線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば、図１１（Ａ）のようにデータドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に他の回路ブロックが介在しない配置手法を採用したとしても、ＤＢからのデータ信号を、パッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを図１１（Ｂ）のように配線すれば、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。

なお図１１（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。

４．２ データドライバブロックの幅
本実施形態では図１２（Ａ）に示すように、データドライバブロックＤＢが含むデータドライバＤＲが、Ｄ２方向に沿って並んで配置されるＱ個のドライバセルＤＲＣ１〜ＤＲＣＱを含むことができる。ここでドライバセルＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣＱの各々は、データラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。

そしてドライバセルＤＲＣ１〜ＤＲＣＱのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックＤＢが含む周辺回路部分であるバッファ回路ＢＦ１等のＤ２方向での幅をＷＰＣＢとした場合に、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、図１２（Ａ）に示すようにＱ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢとすることができる。

即ち本実施形態では、回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。従って、回路ブロックＣＢ１〜ＣＢＮの中の他の回路ブロック（例えばロジック回路ブロック、メモリブロック）からデータドライバブロックＤＢに対して入力される画像データの信号線は、Ｄ１方向に沿った配線となる。そしてドライバセルＤＲＣ１〜ＤＲＣＱは、Ｄ１方向に沿った画像データの信号線に接続するために、図１２（Ａ）に示すようにＤ２方向に沿って配置され、ＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データの信号線に接続される。

そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ非内蔵の集積回路装置等では、例えばデータドライバＤＢのＤ２方向での幅を基準に決めることができる。従って、データドライバブロックＤＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、ドライバセルＤＲＣ１〜ＤＲＣＱを並べた幅であるＱ×ＷＤに対してバッファ回路ＢＦ１等の周辺回路部分の幅ＷＰＣＢを加算した程度のものにすることが望ましい。そして、配線領域等のためのマージンを考えると、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢとなる。こうすれば、データドライバブロックＤＢのＤ２方向での幅を最小限に抑えて、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢも小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。

なお、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、後述する１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣＱの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。例えばＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２である場合には、Ｑ＝２４０／（４×２）＝３０個になる。

また図１２（Ｂ）に示すように、データドライバブロックＤＢが、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含むようにしてもよい。このように複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図１２（Ｂ）ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

図１２（Ｃ）に、ドライバセルＤＲＣの構成、配置の例を示す。１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。

なおドライバセルＤＲＣの構成、配置は図１２（Ｃ）に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンＴＦＴ用の表示ドライバ等で、図１０（Ｃ）のようにＲ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示パネルに送る場合には、１つの共用のＤＡＣを用いて、Ｒ用、Ｇ用、Ｂ用の画像データ（１画素分の画像データ）のＤ／Ａ変換を行うことができる。従ってこの場合には、図１２（Ｄ）に示すようにドライバセルＤＲＣは、図１０（Ａ）の構成の共用のＤＡＣを１つ含めばよい。また図１２（Ｃ）（Ｄ）では、Ｒ用の回路（ＤＬＡＴＲ、ＤＡＣＲ）、Ｇ用の回路（ＤＬＡＴＧ、ＤＡＣＧ）、Ｂ用の回路（ＤＬＡＴＢ、ＤＡＣＢ）が、Ｄ２（Ｄ４）方向に沿って配置されている。しかしながら図１２（Ｅ）に示すように、Ｒ用、Ｇ用、Ｂ用の回路を、Ｄ１（Ｄ３）方向に沿って配置するようにしてもよい。

４．３ メモリブロックの幅
メモリ内蔵の集積回路装置では、図１３（Ａ）に示すようにデータドライバブロックＤＢとメモリブロックＭＢをＤ１方向に隣接して配置することができる。

この点、図１（Ａ）の比較例では図１４（Ａ）に示すように、メモリブロックＭＢとデータドライバブロックＤＢは、信号の流れに合わせて、短辺方向であるＤ２方向に沿って配置される。このためＤ２方向での集積回路装置の幅が大きくなり、スリムな細長チップを実現することが難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックＭＢやデータドライバブロックＤＢのＤ２方向での幅やＤ１方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。

これに対して図１３（Ａ）では、データドライバブロックＤＢとメモリブロックＭＢがＤ１方向に沿って配置されるため、Ｄ２方向での集積回路装置の幅Ｗを小さくできる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。

また図１４（Ａ）の比較例では、ワード線ＷＬが長辺方向であるＤ１方向に沿って配置されるため、ワード線ＷＬでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線ＷＬはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、図１４（Ｂ）に示すようなバッファ回路５２０、５２２を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。

これに対して図１３（Ａ）では、メモリブロックＭＢ内において、ワード線ＷＬは短辺方向であるＤ２方向に沿って配線され、ビット線ＢＬは長辺方向であるＤ１方向に沿って配置される。また本実施形態では、Ｄ２方向での集積回路装置の幅Ｗは短い。従ってメモリブロックＭＢ内でのワード線ＷＬの長さを短くでき、ＷＬでの信号遅延を図１４（Ａ）の比較例に比べて格段に小さくできる。また図１４（Ｂ）に示すようなバッファ回路５２０、５２２を設けなくても済むため、回路面積も小さくできる。また図１４（Ａ）の比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、Ｄ１方向に長く寄生容量の大きいワード線ＷＬが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにＤ１方向にメモリをブロック分割する手法によれば、ホストアクセス時（ホスト側からのアクセス時）に、アクセス領域に対応するメモリブロック（第Ｊのメモリブロック）のワード線ＷＬだけが選択されるようになるため、低消費電力化を実現できる。

そして本実施形態では図１３（Ａ）に示すように、メモリブロックＭＢが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることができる。ここで周辺回路部分とは、メモリセルアレイＭＡ（データドライバ）のＤ２やＤ４方向側に配置されたり、分割されたメモリセルアレイ（データドライバ）の間に配置される周辺回路（ローアドレスデコーダ、制御回路等）や配線領域などである。

図１３（Ａ）の配置では、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤと、センスアンプブロックＳＡＢの幅を一致させることが望ましい。これらの幅が一致しないと、センスアンプブロックＳＡＢからの画像データの信号線を、ドライバセルＤＲＣ１〜ＤＲＣＱに接続する際に、これらの信号線の配線ピッチを変更しなければならなくなり、そのための無駄な配線領域が生じてしまう。

またメモリブロックＭＢはメモリセルアレイＭＡの他に、ローアドレスデコーダＲＤなどの周辺回路部分を有している。従って図１３（Ａ）においてメモリブロックＭＢの幅は、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤに対して、周辺回路部分の幅ＷＰＣの分だけ大きくなる。

そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ内蔵の集積回路装置等では、メモリブロックＭＢのＤ２方向での幅を基準に決めることができる。従って、メモリブロックＭＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることが望ましい。こうすれば、メモリブロックＭＢのＤ２方向での幅を最小限に抑えて、幅ＷＢを小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。

図１３（Ｂ）は、ドライバセルＤＲＣ１〜ＤＲＣＱとセンスアンプブロックＳＡＢの配置関係を示している。図１３（Ｂ）に示すように、１画素分の画像データを受けるドライバセルＤＲＣ１に対して、これに対応する１画素分のセンスアンプ（Ｒ用のセンスアンプＳＡＲ１０〜ＳＡＲ１５、Ｇ用のセンスアンプＳＡＧ１０〜ＳＡＧ１５、Ｂ用のセンスアンプＳＡＢ１０〜ＳＡＢ１５）が接続される。他のドライバセルＤＲＣ２〜ＤＲＣＱとセンスアンプの接続についても同様である。

そして図１３（Ｂ）に示すように、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ）のＤ２方向での幅をＷＰＣとし、１画素分の画像データのビット数をＰＤＢとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すことができる。ここで、Ｒ、Ｇ、Ｂの各々が６ビットである場合には、ＰＤＢ＝１８となる。

なお表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。

なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また個数Ｐは、１ビット分の画像データを出力するセンスアンプの個数である。例えば、第１、第２のセンスアンプと、その出力に接続されるセレクタとにより、１ビット分の画像データを切り替えて出力する場合には、これらの第１、第２のセンスアンプとセレクタを合わせたものが、１ビット分の画像データを出力するセンスアンプに相当する。

図１５（Ａ）（Ｂ）にメモリブロックＭＢの詳細なレイアウト配置例を示す。図１５（Ａ）は、後述する横型セルの場合の配置例である。ＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホストアクセス時のワード線選択制御と、データドライバブロック（ＬＣＤ）への出力時のワード線選択制御を行う。センスアンプブロックＳＡＢはデータドライバブロックへの出力時に、メモリセルアレイＭＡから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。ＭＰＵライト／リード回路ＷＲは、ホストアクセス時に、メモリセルアレイＭＡのうちのアクセス対象となるメモリセル（アクセス領域）に画像データを書き込んだり、画像データを読み出す制御を行う。このＭＰＵライト／リード回路ＷＲは画像データの読み出しのためのセンスアンプを含むことができる。ＭＰＵカラムアドレスデコーダＣＤは、ホストアクセス時に、アクセス対象となるメモリセルに対応するビット線の選択制御を行う。制御回路ＣＣはメモリブロックＭＢ内の各回路ブロックの制御を行う。

図１５（Ｂ）は、後述する縦型セルの場合の配置例である。図１５（Ｂ）では、メモリセルアレイが第１のメモリセルアレイＭＡ１と第２のメモリセルアレイＭＡ２を含む。そしてメモリセルアレイＭＡ１とＭＡ２の間にＭＰＵ／ＬＣＤローアドレスデコーダＲＤが設けられている。またＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホスト側からのアクセス時には、メモリセルアレイＭＡ１、ＭＡ２のいずれか一方のワード線の選択を行う。またデータドライバブロックへの画像データの出力時には、メモリセルアレイＭＡ１、ＭＡ２の両方のワード線の選択を行う。このようにすれば、ホストアクセス時に、アクセス対象となるメモリセルアレイのワード線だけを選択できるようになるため、常に両方のメモリセルアレイのワード線を選択する手法に比べて、ワード線での信号遅延や消費電力を低減できる。

そして図１５（Ａ）の場合にはメモリセルアレイＭＡのＤ２（又はＤ４）方向側に設けられ、図１５（Ｂ）の場合にはメモリセルアレイＭＡ１とＭＡ２の間に設けられるＭＰＵ／ＬＣＤローアドレスデコーダＲＤや制御回路ＣＣやその配線領域が、周辺回路部分になり、その幅がＷＰＣになる。

なお本実施形態ではドライバセルやセンスアンプの配置について、画素毎の配置を前提にして説明したが、サブピクセル毎の配置とする変形実施も可能である。またサブピクセルも、Ｒ、Ｇ、Ｂの３サブピクセル構成には限定されず、ＲＧＢ＋１（例えば白）の４サブピクセル構成であってもよい。

４．４ ＷＢとＷ１、Ｗ２の関係
本実施形態では図１６に示すように、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。

例えば出力側Ｉ／Ｆ領域１２には、Ｄ２方向での段数が１段又は複数段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側Ｉ／Ｆ領域１２の幅Ｗ１が最小限になるようにしている。従って、パッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとなる。

一方、入力側Ｉ／Ｆ領域１４では、Ｄ２方向での段数が１段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側Ｉ／Ｆ領域１４の幅Ｗ２が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、０．１ｍｍ≦Ｗ２≦０．２ｍｍとなる。なお出力側Ｉ／Ｆ領域１２において、Ｄ２方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数（或いは大きさ）が、入力側Ｉ／Ｆ領域１４に比べて出力側Ｉ／Ｆ領域１２の方が多いからである。

また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、図１２（Ａ）、図１３（Ａ）で説明したようにデータドライバブロックＤＢやメモリブロックＭＢのＤ２方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとなる。

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。即ち、Ｗ＜２×ＷＢが成り立つことになる。そしてこのようにＷ＜２×ＷＢが成り立てば、図２（Ｂ）のような細長の集積回路装置を実現できるようになる。

５．メモリブロック、データドライバブロックの詳細
５．１ ブロック分割
図１７（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１７（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。なお図１７（Ｂ）では、メモリブロックＭＢ１とＭＢ２でカラムアドレスデコーダＣＤ１２を共用し、メモリブロックＭＢ３とＭＢ４でカラムアドレスデコーダＣＤ３４を共用している。

５．２ １水平走査期間に複数回読み出し
図１７（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。

例えば図１８ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図１９の第１、第２のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そして第１、第２のデータドライバＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図１８では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図１８では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図１８の手法によれば、図１９に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図１８では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図１９のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、図２（Ｂ）に示すような超スリムな細長チップの実現が可能になる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１７（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

５．３ データドライバ、ドライバセルの配置
図１９にデータドライバと、データドライバが含むドライバセルの配置例を示す。図１９に示すように、データドライバブロックは、Ｄ１方向に沿ってスタック配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。

第１のデータドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図１８のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。

一方、第２のデータドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図１８のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

なお前述のように、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図１９の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。また前述のように、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図１９の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。

５．４ メモリセル
図２０（Ａ）にメモリブロックが含むメモリセル（ＳＲＡＭ）の構成例を示す。このメモリセルは、転送トランジスタＴＲＡ１、ＴＲＡ２と、負荷トランジスタＴＲＡ３、ＴＲＡ４と、駆動トランジスタＴＲＡ５、ＴＲＡ６を含む。ワード線ＷＬがアクティブになると、転送トランジスタＴＲＡ１、ＴＲＡ２がオンになり、ノードＮＡ１、ＮＡ２への画像データの書き込みや、ノードＮＡ１、ＮＡ２からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタＴＲＡ３〜ＴＲＡ６により構成されるフリップフロップ回路によりノードＮＡ１、ＮＡ２に保持される。なお本実施形態のメモリセルは図２０（Ａ）の構成に限定されず、例えば負荷トランジスタＴＲＡ３、ＴＲＡ４として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。

図２０（Ｂ）（Ｃ）にメモリセルのレイアウト例を示す。図２０（Ｂ）は横型セルのレイアウト例であり、図２０（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図２０（Ｂ）に示すように、各メモリセル内においてワード線ＷＬの方がビット線ＢＬ、ＸＢＬよりも長いセルである。一方、縦型セルは図２０（Ｃ）に示すように、各メモリセル内においてビット線ＢＬ、ＸＢＬの方がワード線ＷＬよりも長いセルである。なお図２０（Ｃ）のＷＬは、ポリシリコン層で形成され転送トランジスタＴＲＡ１、ＴＲＡ２に接続されるローカルなワード線であるが、ＷＬの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。

図２１に、メモリセルとして図２０（Ｂ）に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図２１は、ドライバセル、メモリブロックのうち１画素に対応する部分を詳細に示している。

図２１に示すように１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ用、Ｇ用、Ｂ用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号ＬＡＴ（ＬＡＴａ、ＬＡＴｂ）がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。

センスアンプブロックＳＡＢのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。そしてセンスアンプＳＡＲ０のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ０に接続される。またセンスアンプＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ１に接続される。他のセンスアンプとメモリセルの関係についても同様である。

ワード線ＷＬ１ａが選択されると、ＷＬ１ａに転送トランジスタのゲートが接続されるメモリセルＭＣからビット線ＢＬ、ＸＢＬに対して、画像データが読み出され、センスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５が信号の増幅動作を行う。そしてＤＬＡＴＲが、ＳＡＲ０〜ＳＡＲ５からの６ビットのＲ用の画像データＤ０Ｒ〜Ｄ５Ｒをラッチし、ＤＡＣＲが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＲを出力する。またＤＬＡＴＧが、ＳＡＧ０〜ＳＡＧ５からの６ビットのＧ用の画像データＤ０Ｇ〜Ｄ５Ｇをラッチし、ＤＡＣＧが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＧを出力する。またＤＬＡＴＢが、ＳＡＢ０〜ＳＡＢ５からの６ビットのＢ用の画像データＤ０Ｂ〜Ｄ５Ｂをラッチし、ＤＡＣＢが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＢを出力する。

そして図２１の構成の場合には、図１８に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、図１８のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、図１８のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線（ＷＬ１ａ、ＷＬ１ｂ）を１水平走査期間において選択することで、１水平走査期間での複数回読み出しを実現できる。

図２２に、メモリセルとして図２０（Ｃ）に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、Ｄ２方向での幅を横型セルに比べて短くできる。従ってＤ２方向でのメモリセルの個数を横型セルに比べて２倍にすることができる。そして縦型セルでは、カラム選択信号ＣＯＬａ、ＣＯＬｂを用いて、各センスアンプに接続するメモリセルの列を切り替える。

例えば図２２において、カラム選択信号ＣＯＬａがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣａ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。一方、カラム選択信号ＣＯＬｂがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣｂ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。

そして図２２の構成の場合には、図１８に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間においては、まずワード線ＷＬ１を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、図１８のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間において同じワード線ＷＬ１を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、図１８のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間においては、ワード線ＷＬ２を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間において同じワード線ＷＬ２を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を１水平走査期間において複数回選択することで、１水平走査期間での複数回読み出しを実現できる。

６．電子機器
図２３（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２３（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２３（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２３（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図２３（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２３（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

７．変形例
７．１ サブピクセルドライバセルの配置
図２４にサブピクセルドライバセルの配置例を示す。図２４では、データドライバブロックは、その各々が１サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルＳＤＣ１〜ＳＤＣ１８０を含む。即ちＤ１方向（サブピクセルドライバセルの長辺に沿った方向）に沿って複数のサブピクセルドライバセルが配置されると共にＤ１方向に直交するＤ２方向に沿って複数のサブピクセルドライバセルが配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのデータドライバ用パッドが、データドライバブロックのＤ２方向側に配置される。またデータドライバ用パッドがメモリブロックのＤ２方向側にも配置される。

例えば図１９のデータドライバＤＲａのドライバセルＤＲＣ１は、図２４のサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３により構成できる。ここでＳＤＣ１、ＳＤＣ２、ＳＤＣ３は、各々、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のサブピクセルドライバセルであり、１本目のデータ信号に対応するＲ、Ｇ、Ｂの画像データ（Ｒ１、Ｇ１、Ｂ１）がメモリブロックから入力される。そしてサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３は、これらの画像データ（Ｒ１、Ｇ１、Ｂ１）のＤ／Ａ変換を行い、１本目のＲ、Ｇ、Ｂのデータ信号（データ電圧）を、１本目のデータ線に対応するＲ、Ｇ、Ｂ用のパッドに出力する。

同様にドライバセルＤＲＣ２は、Ｒ用、Ｇ用、Ｂ用のサブピクセルドライバセルＳＤＣ４、ＳＤＣ５、ＳＤＣ６により構成され、２本目のデータ信号に対応するＲ、Ｇ、Ｂの画像データ（Ｒ２、Ｇ２、Ｂ２）がメモリブロックから入力される。そしてサブピクセルドライバセルＳＤＣ４、ＳＤＣ５、ＳＤＣ６は、これらの画像データ（Ｒ２、Ｇ２、Ｂ２）のＤ／Ａ変換を行い、２本目のＲ、Ｇ、Ｂのデータ信号（データ電圧）を、２本目のデータ線に対応するＲ、Ｇ、Ｂ用のパッドに出力する。他のサブピクセルドライバセルも同様である。

なおサブピクセルの数は３個に限定されず、４個以上であってもよい。またサブピクセルドライバセルの配置も図２４に限定されず、Ｒ用、Ｇ用、Ｂ用のサブピクセルドライバセルを例えばＤ２方向に沿ってスタック配置してもよい。

７．２ センスアンプ、メモリセルの配置
図２５にセンスアンプ、メモリセルの配置例を示す。センスアンプブロックのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。また図２５では、２個（広義には複数）のセンスアンプ（及びバッファ）がＤ１方向にスタック配置される。そしてスタック配置された第１、第２のセンスアンプＳＡＲ０、ＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶ２行のメモリセル列（縦型セル）のうち、上側の行のメモリセル列のビット線は例えば第１のセンスアップＳＡＲ０に接続され、下側の行のメモリセル列のビット線は例えば第２のセンスアンプＳＡＲ１に接続される。そして第１、第２のセンスアップＳＡＲ０、ＳＡＲ１は、メモリセルから読み出された画像データの信号増幅を行い、これによりＳＡＲ０、ＳＡＲ１から２ビットの画像データが出力されるようになる。他のセンスアンプとメモリセルの関係についても同様である。

このように図２４、図２５では、ドライバセルの各々は、ドライバセル内においてＤ１方向に沿って並ぶ複数のサブピクセルドライバセルを含む。具体的には、ドライバセルの各々は、Ｄ１方向に沿って並ぶＲ用、Ｇ用、Ｂ用のサブピクセルドライバセルを含む。またメモリブロックが含むセンスアンプブロックのうち１画素に対応する部分は、Ｄ２方向に沿って並ぶＲ用、Ｇ用、Ｂ用のセンスアンプを含む。

図２５の場合には、１水平走査期間での画像データの複数回読み出しは次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。この場合にはセンスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５からのＲ、Ｇ、Ｂの画像データは、各々、サブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３に入力される。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。この場合にはセンスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５からのＲ、Ｇ、Ｂの画像データは、各々、サブピクセルドライバセルＳＤＣ９１、ＳＤＣ９２、ＳＤＣ９３に入力される。

７．３ 並び替え配線領域
本実施形態では、サブピクセルドライバセル（ドライバセル）の出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域を、サブピクセルドライバ（ドライバセル）の配置領域内に設けることができる。このようにすれば配線層の切り替えを最小限に抑えることができるため、データドライバブロックとパッドの間の配線領域のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。

例えば図２６のＥ１、Ｅ２に示すように、サブピクセルドライバセルの出力信号（データ信号）の取り出し線は、例えばＤ２方向（縦方向）に沿って配線される。これらの取り出し線は、サブピクセルドライバセルの出力信号をデータドライバブロックから取り出すための線であり、例えば第４の層のアルミ配線層ＡＬＤにより形成される。また図２６では、サブピクセルドライバセルの出力線と表示パネルのデータ線とを接続するためのパッドＰ１、Ｐ２、Ｐ３・・・が、データドライバブロック及びメモリブロックのＤ２方向側に配置されている。

そして図２６では、これらの取り出し線の配列順序を並び替えるための並び替え配線領域（第１、第２の並び替え配線領域）が、サブピクセルドライバの配置領域に設けられている。具体的には並び替え配線領域が、サブピクセルドライバセル内のローカル線である第１、第２の層のアルミ配線層ＡＬＡ、ＡＬＢよりも上層の領域に形成される。そして、この並び替え配線領域では、パッドの配列順序に応じた順序で、取り出し線の配列順序が並び替えられる。ここでパッドの配列順序に応じた順序とは、パッドの配列順序そのものであってもよいし、パッドの配列順序を所定の規則で変更した順序であってもよい。また並び替え配線領域は、Ｅ１、Ｅ２に示す取り出し線や、後述するＥ６〜Ｅ９の取り出し位置変更線により形成される配線領域である。

例えば図２６では、そのセル番号が３の倍数（広義にはＪの倍数。Ｊは２以上の整数）にならないサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ４、ＳＤＣ５、ＳＤＣ７、ＳＤＣ８・・・は、第１のグループに属し、そのセル番号が３の倍数となるサブピクセルドライバセルＳＤＣ３、ＳＤＣ６、ＳＤＣ９・・・・は、第２のグループに属する。

そしてＥ１に示す第１のグループの取り出し線は、第１のグループに属するサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ４、ＳＤＣ５、ＳＤＣ７、ＳＤＣ８・・・の出力信号の取り出し線である。このＥ１に示す第１のグループの取り出し線は、第１の並び替え配線領域においてその配列順序が並び替えられる。具体的には第１の並び替え配線領域では、パッドＰ１、Ｐ２、Ｐ４、Ｐ５、Ｐ７、Ｐ８・・・の順序に取り出し線の配列順序が並び替えられる。即ち、そのパッド番号が３の倍数になるパッドを除くパッドの配列順序で、取り出し線の配列順序が並び替えられる。このようにすることで、データドライバブロックのＤ２方向側の境界（取り出しポート）では、ＳＤＣ１、ＳＤＣ２、ＳＤＣ４、ＳＤＣ５、ＳＤＣ７、ＳＤＣ８・・・の順序で、サブピクセルドライバセルの出力線の取り出し線が並び替えられて配列されるようになる。

一方、Ｅ２に示す第２のグループの取り出し線は、第２のグループに属するサブピクセルドライバセルＳＤＣ３、ＳＤＣ６、ＳＤＣ９・・・の出力信号の取り出し線である。このＥ２に示す第２のグループの取り出し線は、第２の並び替え配線領域においてその配列順序が並び替えられる。具体的には第２の並び替え配線領域では、パッドＰ３、Ｐ６、Ｐ９・・・の順序に取り出し線の配列順序が並び替えられる。即ち、そのパッド番号が３の倍数になるパッドの配列順序で、取り出し線の配列順序が並び替えられる。このようにすることで、データドライバブロックのＤ２方向側の境界（取り出しポート）では、ＳＤＣ３、ＳＤＣ６、ＳＤＣ９・・・の順序で、サブピクセルドライバセルの出力線の取り出し線が並び替えられて配列されるようになる。

このようにサブピクセルドライバ内に並び替え配線領域を設けて取り出し線の配列順序を並び替えれば、パッドとデータドライバブロックの間の配線領域であるＥ３に示す領域における配線層の切り替えを、最小限に抑えることができる。この結果、Ｅ３に示す配線領域のＤ２方向での幅ＷＩＴを小さくでき、スリムな細長チップを実現できる。

またＥ３に示す配線領域では、Ｅ１に示す第１のグループの取り出し線とパッドＰ１、Ｐ２、Ｐ４、Ｐ５、Ｐ７、Ｐ８・・・とを接続するための接続線が、Ｅ４に示すように第３の層のアルミ配線層ＡＬＣ（広義には所与の層の線）で配線される。一方、Ｅ２に示す第２のグループの取り出し線とパッドＰ３、Ｐ６、Ｐ９・・・とを接続するための接続線は、Ｅ５に示すように第４の層のアルミ配線層ＡＬＤ（広義には所与の層とは異なる層の線）で配線される。

例えばＥ４に示す接続線は、サブピクセルドライバセルＳＤＣ１０からの取り出し線とパッドＰ１０を接続する線である。一方、Ｅ５に示す接続線は、サブピクセルドライバセルＳＤＣ９からの取り出し線とパッドＰ９を接続する線である。この場合、Ｅ４の接続線は、アルミ配線層ＡＬＣで形成され、Ｅ５の接続線は、ＡＣＬとは異なる層のアルミ配線層ＡＬＤで形成される。従って、配線層の切り替えが不要となり、Ｅ３の配線領域においてＥ４の接続線とＥ５の接続線を重ねて配線できるようになる。この結果、Ｅ３の配線領域のＤ２方向での幅ＷＩＴを更に小さくでき、スリムな細長チップを実現できる。

７．４ 取り出し位置変更線
本実施形態では、図２６のＥ１、Ｅ２に示す取り出し線の取り出し位置を変更するための取り出し位置変更線を、並び替え配線領域に配線している。例えばＥ６に示すＱＣＬ１及びＱＣＬ２は、サブピクセルドライバセルＳＤＣ１、ＳＤＣ２の出力信号（出力線）の取り出し位置を変更するための取り出し位置変更線である。同様に、Ｅ７に示すＱＣＬ４、ＱＣＬ５はＳＤＣ４、ＳＤＣ５の取り出し位置変更線であり、Ｅ８に示すＱＣＬ７、ＱＣＬ８はＳＤＣ７、ＳＤＣ８の取り出し位置変更線であり、Ｅ９に示すＱＣＬ１０、ＱＣＬ１１はＳＤＣ１０、ＳＤＣ１１の取り出し位置変更線である。

ここで例えばＥ６に示すように、取り出し位置変更線ＱＣＬ１、ＱＣＬ２は、Ｄ１方向に沿って配置される複数のサブピクセルドライバセルＳＤＣ１、ＳＤＣ２にまたがって、Ｄ１方向（横方向）に配線される。即ちＤ１方向に沿って配置される２つのサブピクセルドライバセルＳＤＣ１、ＳＤＣ２にまたがって２本の取り出し位置変更線ＱＣＬ１、ＱＣＬ２が配線される。こうすることで、サブピクセルドライバセルＳＤＣ１、ＳＤＣ２の出力信号を、第１の並び替え配線領域のＤ１方向に沿った任意の位置から、取り出し線を使って取り出すことが可能になる。

即ち、取り出し位置変更線ＱＣＬ１、ＱＣＬ２は、第３の層のアルミ配線層ＡＬＣで配線される。従って、Ｄ１方向に沿って配線される取り出し位置変更線ＱＣＬ１、ＱＣＬ２の任意の位置に、ＡＬＣとＡＬＤのビアを形成すれば、そのビアの形成位置から、ＡＬＤで形成される取り出し線をＤ２方向に配線できる。これにより、Ｄ１方向の任意の取り出し位置から取り出し線をＤ２方向に配線できるようになり、取り出し線の配列順序の並び替えが容易になる。

図２７（Ａ）に、各アルミ配線層の使用態様の例を示す。例えば縦又は横方向に配線される第１のアルミ配線層ＡＬＡは、回路ブロックのトランジスタのソース／ドレイン／ゲートの接続線等として使用される。また主に縦方向に配線される第２のアルミ配線層ＡＬＢは、電源線や信号線や階調電圧供給線等として使用される。また主に横方向に配線される第３のアルミ配線層ＡＬＣは、データドライバの取り出し位置変更線やメモリの画像データ供給線等として使用される。また主に縦方向に配線される第４のアルミ配線層ＡＬＤは、データドライバの取り出し線や階調電圧供給線等として使用される。また主に横方向に配線されるトップメタルである第５のアルミ配線層ＡＬＥは、非隣接回路ブロック間を配線するグローバル線等として使用される。

図２７（Ｂ）に、サブピクセルドライバセル内に配線されるアルミ配線層ＡＬＣのレイアウト例を示す。図２７（Ｂ）では、取り出し位置変更線とＤＡＣ駆動用の線が、太い幅のアルミ配線層ＡＬＣでＤ１方向（横方向）に沿って配線される。また例えば１画素分である１８本の画像データ供給線が、アルミ配線層ＡＬＣでＤ１方向に沿って配線される。このようにサブピクセルドライバセル内では、多数の画像データ供給線と、図２６のＥ６等に示す取り出し位置変更線とが、同一層のアルミ配線層ＡＬＣで配線される。

また本実施形態では、サブピクセルドライバセルのＤ／Ａ変換器ＤＡＣに階調電圧を供給するための階調電圧供給線が、複数のサブピクセルドライバセルにまたがってＤ２方向に沿って配線される。具体的には、この階調電圧供給線は、取り出し線と同一層のアルミ配線層ＡＬＤにより、取り出し線が配置されていない空き領域を有効活用して配線される。

このように本実施形態では、Ｄ１（横）方向に沿った取り出し位置変更線と画像データ供給線は、アルミ配線層ＡＬＣで配線している。一方、Ｄ２（縦）方向に沿った取り出し線と階調電圧供給線は、ＡＬＣとは異なる層のアルミ配線層ＡＬＤで配線している。このようにすれば、２層のアルミ配線層ＡＬＣ、ＡＬＤを用いて、取り出し位置変更線、画像データ供給線、取り出し線、階調電圧供給線を効率良く配線できる。従って、ＡＬＥなどの他の層のアルミ配線層を使用しなくても済み、ＡＬＥをグローバル線等に使用できるようになるため、配線効率を向上でき、スリムな細長チップを実現できる。

なお本実施形態では、サブピクセルドライバセルの出力部ＳＳＱの領域に、並び替え配線領域を設けている。例えば図２６に示すように、第１の並び替え配線領域は、第１のグループのサブピクセルドライバセルＳＤＣ１、ＳＤＣ２、ＳＤＣ４、ＳＤＣ５、ＳＤＣ７、ＳＤＣ８・・・の出力部ＳＳＱの領域に設けられる。また第２の並び替え配線領域は、第２のグループのサブピクセルドライバセルＳＤＣ３、ＳＤＣ６、ＳＤＣ９・・・の出力部ＳＳＱの領域に設けられる。このようにすれば、サブピクセルドライバセルの出力部ＳＳＱの領域を有効活用して、取り出し線の配列順序の並び替えを実現できる。即ち、図２６のＥ１、Ｅ２のように出力部ＳＳＱの領域に取り出し線を配線し、ＳＳＱの領域を並び替え配線領域に設定すれば、ＳＳＱの両側のＤＡＣの領域に、階調電圧供給線を配線できる。従って、取り出し線と階調電圧供給線を同じ層のアルミ配線層ＡＬＤで配線できるようになり、配線効率を向上できる。

７．５ サブピクセルドライバセルのレイアウト
図２８にサブピクセルドライバセルの詳細なレイアウト例を示す。図２８に示すように各サブピクセルドライバセルＳＤＣ１〜ＳＤＣ１８０は、ラッチ回路ＬＡＴ、レベルシフタＬ／Ｓ、Ｄ／Ａ変換器ＤＡＣ、出力部ＳＳＱを含む。なおラッチ回路ＬＡＴとレベルシフタＬ／Ｓの間に、階調制御のためのＦＲＣ（Frame Rate Control）回路などの他のロジック回路を設けてもよい。

各サブピクセルドライバセルが含むラッチ回路ＬＡＴは、メモリブロックＭＢ１からの１サブピクセル分である６ビットの画像データをラッチする。レベルシフタＬ／Ｓは、ラッチ回路ＬＡＴからの６ビットの画像データ信号の電圧レベルを変換する。Ｄ／Ａ変換器ＤＡＣは、階調電圧を用いて、６ビットの画像データのＤ／Ａ変換を行う。出力部ＳＳＱは、Ｄ／Ａ変換器ＤＡＣの出力信号のインピーダンス変換を行う演算増幅器ＯＰ（ボルテージフォロワ接続）を有し、１サブピクセルに対応する１本のデータ線を駆動する。なお出力部ＳＳＱは、演算増幅器ＯＰ以外にも、ディスチャージ用、８色表示用、ＤＡＣ駆動用のトランジスタ（スイッチ素子）を含むことができる。

そして図２８に示すように各サブピクセルドライバセル（第１、第２のデータドライバＤＲａ、ＤＲｂ）は、ＬＶ（Low Voltage）の電圧レベル（広義には第１の電圧レベル）の電源で動作する回路が配置されるＬＶ領域（広義には第１の回路領域）と、ＬＶよりも高いＭＶ（Middle Voltage）の電圧レベル（広義には第２の電圧レベル）の電源で動作する回路が配置されるＭＶ領域（広義には第２の回路領域）を有する。ここでＬＶは、ロジック回路ブロックＬＢ、メモリブロックＭＢ等の動作電圧である。またＭＶは、Ｄ／Ａ変換器、演算増幅器、電源回路等の動作電圧である。なお走査ドライバの出力トランジスタは、ＨＶ（High Voltage）の電圧レベル（広義には第３の電圧レベル）の電源が供給されて走査線を駆動する。

例えばサブピクセルドライバセルのＬＶ領域（第１の回路領域）には、ラッチ回路ＬＡＴ（或いはその他のロジック回路）が配置される。またＭＶ領域（第２の回路領域）にはＤ／Ａ変換器ＤＡＣや、演算増幅器ＯＰを有する出力部ＳＳＱが配置される。そしてレベルシフタＬ／Ｓが、ＬＶの電圧レベルの信号をＭＶの電圧レベルの信号に変換する。

なお図２８ではサブピクセルドライバセルＳＤＣ１〜ＳＤＣ１８０のＤ４方向側にバッファ回路ＢＦ１（周辺回路部分）が設けられている。このバッファ回路ＢＦ１は、ロジック回路ブロックＬＢからのドライバ制御信号をバッファリングして、サブピクセルドライバセルＳＤＣ１〜ＳＤＣ１８０に出力する。別の言い方をすれば、ドライバ制御信号のリピータブロックとして機能する。

具体的にはバッファ回路ＢＦ１は、ＬＶ領域に配置されるＬＶバッファと、ＭＶ領域に配置されるＭＶバッファを含む。そしてＬＶバッファは、ロジック回路ブロックＬＢからのＬＶの電圧レベルのドライバ制御信号（ラッチ信号等）を受けてバッファリングし、そのＤ２方向側に配置されるサブピクセルドライバセルのＬＶ領域の回路（ＬＡＴ）に対して出力する。またＭＶバッファは、ロジック回路ブロックＬＢからのＬＶの電圧レベルのドライバ制御信号（ＤＡＣ制御信号、出力制御信号等）を受け、レベルシフタによりＭＶの電圧レベルに変換してバッファリングし、そのＤ２方向側に配置されるサブピクセルドライバセルのＭＶ領域の回路（ＤＡＣ、ＳＳＱ）に対して出力する。

そして本実施形態では図２８に示すように、各サブピクセルドライバセルのＭＶ領域同士（又はＬＶ領域同士）がＤ１方向に沿って隣接するようにサブピクセルドライバセルＳＤＣ１〜ＳＤＣ１８０が配置される。即ち隣接するサブピクセルドライバセルがＤ２方向に沿った隣接境界を挟んでミラー配置される。例えばサブピクセルドライバセルＳＤＣ１とＳＤＣ２はＭＶ領域が隣接するように配置される。またサブピクセルドライバセルＳＤＣ３とＳＤＣ９１もＭＶ領域が隣接するように配置される。なおサブピクセルドライバセルＳＤＣ２とＳＤＣ３はＬＶ領域同士が隣接するように配置される。

図２８のようにＭＶ領域が隣接するように配置すれば、サブピクセルドライバセル間にガードリング等を設ける必要がなくなる。従ってＭＶ領域とＬＶ領域を隣接させる手法に比べて、データドライバブロックのＤ１方向での幅を小さくでき、集積回路装置の小面積化を図れる。

また図２８の配置手法によれば、隣接するサブピクセルドライバセル（ドライバセル）のＭＶ領域を、サブピクセルドライバセル（ドライバセル）の出力信号の取り出し線の配線領域として有効利用でき、レイアウト効率を向上できる。

また図２４、図２８に示すように本実施形態では、第１、第２のデータドライバＤＲａ、ＤＲｂが、そのＭＶ領域（第２の回路領域）同士が隣接するように配置される。また第１のデータドライバＤＲａのＬＶ領域（第１の回路領域）が第１のメモリブロックＭＢ１第Ｊのメモリブロック）に隣接し、第２のデータドライバＤＲｂのＬＶ領域（第１の回路領域）が第２のメモリブロックＭＢ２（第Ｊ＋１のメモリブロック）に隣接するように配置される。例えば図２４、図２８において、第１のメモリブロックＭＢ１は、第１のデータドライバＤＲａのサブピクセルドライバセルＳＤＣ１、ＳＤＣ４、ＳＤＣ７・・・ＳＤＣ８８のＬＶ領域に隣接して配置される。また第２のメモリブロックＭＢ２は、第２のデータドライバＤＲｂのサブピクセルドライバセルＳＤＣ９３、ＳＤＣ９６、ＳＤＣ９９・・・ＳＤＣ１８０のＬＶ領域に隣接して配置される。そしてメモリブロックＭＢ１、ＭＢ２はＬＶの電圧レベルの電源で動作する。従って、このようにサブピクセルドライバセルのＬＶ領域をメモリブロックに隣接して配置すれば、データドライバブロック及びメモリブロックにより構成されるドライバマクロセルのＤ１方向での幅を小さくでき、集積回路装置の小面積化を図れる。

７．６ Ｄ／Ａ変換器
図２９にサブピクセルドライバセルが含むＤ／Ａ変換器（ＤＡＣ）の詳細な構成例を示す。このＤ／Ａ変換器はいわゆるトーナメント方式のＤ／Ａ変換を行う回路であり、階調電圧セレクタＳＬＮ１〜ＳＬＮ１１、ＳＬＰ１〜ＳＬＰ１１とプリデコーダ１２０を含む。

ここで階調電圧セレクタＳＬＮ１〜ＳＬＮ１１はＮ型（広義には第１導電型）のトランジスタで構成されるセレクタであり、階調電圧セレクタＳＬＰ１〜ＳＬＰ１１はＰ型（広義には第２導電型）のトランジスタで構成されるセレクタであり、これらのＮ型、Ｐ型のトランジスタがペアとなってトランスファーゲートが構成される。例えばＳＬＮ１を構成するＮ型トランジスタとＳＬＰ１を構成するＰ型トランジスタがペアとなって、トランスファーゲートが構成される。

階調電圧セレクタＳＬＮ１〜ＳＬＮ８、ＳＬＰ１〜ＳＬＰ８の入力端子には、各々、Ｖ０〜Ｖ３、Ｖ４〜Ｖ７、Ｖ８〜Ｖ１１、Ｖ１２〜Ｖ１５、Ｖ１６〜Ｖ１９、Ｖ２０〜Ｖ２３、Ｖ２４〜Ｖ２７、Ｖ２８〜Ｖ３１の階調電圧供給線が接続される。そしてプリデコーダ１２０は、画像データＤ０〜Ｄ５が入力されて、図３０（Ａ）の真理値表に示すようなデコード処理を行う。そして選択信号Ｓ１〜Ｓ４、ＸＳ１〜ＸＳ４を、各々、階調電圧セレクタＳＬＮ１〜ＳＬＮ８、ＳＬＰ１〜ＳＬＰ９に出力する。また選択信号Ｓ５〜Ｓ８、ＸＳ５〜ＸＳ８を、各々、ＳＬＮ９及びＳＬＮ１０、ＳＬＰ９及びＳＬＰ１０に出力し、Ｓ９〜Ｓ１２、ＸＳ９〜ＸＳ１２を、各々、ＳＬＮ１１、ＳＬＰ１１に出力する。

例えば画像データＤ０〜Ｄ５が（１０００００）の場合には、図３０（Ａ）の真理値表に示すように、選択信号Ｓ２、Ｓ５、Ｓ９（ＸＳ２、ＸＳ５、ＸＳ９）がアクティブになる。これにより階調電圧セレクタＳＬＮ１、ＳＬＰ１が階調電圧Ｖ１を選択し、ＳＬＮ９、ＳＬＰ９がＳＬＮ１、ＳＬＰ１の出力を選択し、ＳＬＮ１１、ＳＬＰ１１がＳＬＮ９、ＳＬＰ９の出力を選択する。従って出力部ＳＳＱには階調電圧Ｖ１が出力される。同様に画像データＤ０〜Ｄ５が（０１００００）の場合には、選択信号Ｓ３（ＸＳ３）がアクティブになるため、階調電圧セレクタＳＬＮ１、ＳＬＰ１が階調電圧Ｖ２を選択し、出力部ＳＳＱには階調電圧Ｖ２が出力される。また画像データＤ０〜Ｄ５が（００１０００）の場合には、選択信号Ｓ１、Ｓ６、Ｓ９（ＸＳ１、ＸＳ６、ＸＳ９）がアクティブになる。従って階調電圧セレクタＳＬＮ２、ＳＬＰ２が階調電圧Ｖ４を選択し、ＳＬＮ９、ＳＬＰ９がＳＬＮ２、ＳＬＰ２の出力を選択し、ＳＬＮ１１、ＳＬＰ１１がＳＬＮ９、ＳＬＰ９の出力を選択する。従って出力部ＳＳＱには階調電圧Ｖ４が出力される。

そして本実施形態では図３０（Ｂ）（Ｃ）に示すように、図２９のＤ／Ａ変換器に階調電圧Ｖ０〜Ｖ３１を供給するための階調電圧供給線が、複数のサブピクセルドライバセルにまたがってＤ２（Ｄ４）方向に沿って配線される。例えば図３０（Ｂ）では、Ｄ２方向に沿って並ぶサブピクセルドライバセルＳＤＣ１、ＳＤＣ４、ＳＤＣ７にまたがって、階調電圧供給線がＤ２方向に配線される。またこれらの階調電圧供給線は、図３０（Ｂ）（Ｃ）に示すようにＤ／Ａ変換器（階調電圧セレクタ）の配置領域上に配線される。

更に具体的には図３０（Ｂ）に示すように、サブピクセルドライバセルのＤ／Ａ変換器の配置領域では、Ｄ２方向に沿ってＮ型トランジスタ領域（Ｐ型ウェル）、Ｐ型トランジスタ領域（Ｎ型ウェル）が配置される。一方、サブピクセルドライバセルのＤ／Ａ変換器以外の回路（出力部、レベルシフタ、ラッチ回路）の配置領域では、Ｄ２方向に直交するＤ１方向に沿ってＮ型トランジスタ領域（Ｐ型ウェル）、Ｐ型トランジスタ領域（Ｎ型ウェル）が配置される。別の言い方をすれば、Ｄ２方向に沿って隣接するサブピクセルドライバセルは、Ｄ１方向に沿った隣接境界を挟んでミラー配置される。例えばドライバセルＳＤＣ１とＳＤＣ４は、その隣接境界を挟んでミラー配置され、ＳＤＣ４とＳＤＣ７は、その隣接境界を挟んでミラー配置される。

例えばサブピクセルドライバセルＳＤＣ１のＤ／Ａ変換器の階調電圧セレクタＳＬＮ１〜ＳＬＮ１１を構成するＮ型トランジスタは、図３０（Ｂ）に示すサブピクセルドライバセルのＮ型トランジスタ領域ＮＴＲ１に形成され、階調電圧セレクタＳＬＰ１〜ＳＬＰ１１を構成するＰ型トランジスタはＰ型トランジスタ領域ＰＴＲ１に形成される。具体的には図３０（Ｃ）に示すように、階調電圧セレクタＳＬＮ１１を構成するＮ型トランジスタＴＲＦ１、ＴＲＦ２や、階調電圧セレクタＳＬＮ９、ＳＬＮ１０を構成するＮ型トランジスタＴＲＦ３、ＴＲＦ４は、Ｎ型トランジスタ領域ＮＴＲ１に形成される。一方、階調電圧セレクタＳＬＰ１１を構成するＰ型トランジスタＴＲＦ５、ＴＲＦ６や、階調電圧セレクタＳＬＰ９、ＳＬＰ１０を構成するＰ型トランジスタＴＲＦ７、ＴＲＦ８は、Ｐ型トランジスタ領域ＰＴＲ１に形成される。そして、サブピクセルドライバセルの他の回路のＮ型トランジスタ領域、Ｐ型トランジスタ領域はＤ１方向に沿って配置されるのに対して、Ｎ型トランジスタ領域ＮＴＲ１、Ｐ型トランジスタ領域ＰＴＲ１はＤ２方向に沿って配置される。

図２９のＤ／Ａ変換器では、例えば階調電圧セレクタＳＬＮ１を構成するＮ型トランジスタと、階調電圧セレクタＳＬＰ１を構成するＰ型トランジスタは、ペアとなってトランスファーゲートを構成する。従って、階調電圧供給線をＤ２方向に沿って配線すれば、これらのＰ型、Ｎ型トランジスタに対して階調電圧供給線を共通接続でき、トランスファーゲートを容易に構成できるようになり、レイアウト効率を向上できる。

一方、Ｄ／Ａ変換器以外の回路、例えばラッチ回路に対しては、メモリブロックからの画像データを入力する必要がある。そして図３０（Ｂ）に示すように、この画像データはＤ１方向に沿って配線された画像データ供給線により供給される。また図２８のレイアウトから明らかなように、サブピクセルドライバセル内での信号の流れの方向はＤ１方向である。従ってＤ／Ａ変換器以外の回路のＮ型トランジスタ領域、Ｐ型トランジスタ領域を図３０（Ｂ）のようにＤ１方向に沿って並べて配置すれば、信号の流れに沿った効率的なレイアウトが可能になる。従って、図３０（Ｂ）のようなトランジスタ領域の配列は、図２８のように配置されるサブピクセルドライバセルに最適なレイアウトになる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、５２ データラッチ回路、５４ Ｄ／Ａ変換回路、
５６ 出力回路、７０ 走査ドライバ、７２ シフトレジスタ、
７３ 走査アドレス生成回路、７４ アドレスデコーダ、７６ レベルシフタ、
７８ 出力回路、９０ 電源回路、９２ 昇圧回路、９４ レギュレータ回路、９６ ＶＣＯＭ生成回路、９８ 制御回路、１１０ 階調電圧生成回路、
１１２ 選択用電圧生成回路、１１４ 階調電圧選択回路、１１６ 調整レジスタ

Claims (21)

1. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
   前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
   前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
   前記第１〜第Ｎの回路ブロックは、
   データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、
   前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
2. 請求項１において、
   前記第１のインターフェース領域は、前記データドライバブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
   前記第２のインターフェース領域は、前記データドライバブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記データドライバブロックが含むデータドライバは、
   その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
   前記ドライバセルの各々は、
   その各々が１サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第１の方向に沿って並ぶ複数のサブピクセルドライバセルを含むことを特徴とする集積回路装置。
4. 請求項３において、
   前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられることを特徴とする集積回路装置。
5. 請求項３又は４において、
   前記サブピクセルドライバセルは、
   階調電圧を用いて、画像データのＤ／Ａ変換を行うＤ／Ａ変換器を含み、
   前記サブピクセルドライバセルの前記Ｄ／Ａ変換器の配置領域では、前記第２の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置され、
   前記サブピクセルドライバセルの前記Ｄ／Ａ変換器以外の回路の配置領域では、前記第１の方向に沿ってＮ型トランジスタ領域、Ｐ型トランジスタ領域が配置されることを特徴とする集積回路装置。
6. 請求項５において、
   前記Ｄ／Ａ変換器の前記配置領域のＮ型トランジスタ領域、Ｐ型トランジスタ領域に配置されるＮ型トランジスタ、Ｐ型トランジスタにより、前記Ｄ／Ａ変換器の電圧セレクタのトランスファーゲートが構成されることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記データドライバブロックが含むデータドライバは、
   その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
   前記ドライバセルの前記第２の方向での幅をＷＤとし、前記データドライバブロックが含む周辺回路部分の第２の方向での幅をＷＰＣＢとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢであることを特徴とする集積回路装置。
8. 請求項３乃至７のいずれかにおいて、
   表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
   前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックは、
   画像データを記憶する少なくとも１つのメモリブロックを含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記第１のインターフェース領域は、前記メモリブロックの前記第２の方向側に、他の回路ブロックを介さずに配置され、
    前記第２のインターフェース領域は、前記メモリブロックの前記第４の方向側に、他の回路ブロックを介さずに配置されることを特徴とする集積回路装置。
11. 請求項９又は１０において、
    前記データドライバブロックが含むデータドライバは、
    その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
    前記ドライバセルの各々は、
    その各々が１サブピクセル分の画像データに対応するデータ信号を出力し、前記ドライバセル内において前記第１の方向に沿って並ぶＲ用、Ｇ用、Ｂ用のサブピクセルドライバセルを含み、
    前記メモリブロックが含むセンスアンプブロックのうち１画素に対応する部分は、
    前記第２の方向に沿って並ぶＲ用、Ｇ用、Ｂ用のセンスアンプを含むことを特徴とする集積回路装置。
12. 請求項９乃至１１のいずれかにおいて、
    前記メモリブロックのセンスアンプブロックでは、複数のセンスアンプが前記第１の方向にスタック配置されることを特徴とする集積回路装置。
13. 請求項１２において、
    スタック配置された第１、第２のセンスアンプの前記第１の方向側に前記第１の方向に沿って並ぶ２行のメモリセル列のうち、上側の行のメモリセル列のビット線は前記第１のセンスアンプに接続され、下側の行のメモリセル列のビット線は前記第２のセンスアンプに接続されることを特徴とする集積回路装置。
14. 請求項９乃至１３のいずれかにおいて、
    前記データドライバブロックが含むデータドライバは、
    その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
    前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであることを特徴とする集積回路装置。
15. 請求項１１乃至１４のいずれかにおいて、
    表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
    前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
16. 請求項９乃至１５のいずれかにおいて、
    前記メモリブロックが含むセンスアンプブロックは、
    その各々が１ビット分の画像データを出力し、前記第２の方向に沿って並ぶＰ個のセンスアンプを含み、
    前記センスアンプの前記第２の方向での幅をＷＳとし、１画素分の画像データのビット数をＰＤＢとし、前記メモリブロックが含む周辺回路部分の第２の方向での幅をＷＰＣとした場合に、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣであることを特徴とする集積回路装置。
17. 請求項１６において、
    表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮとし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとした場合に、
    前記第２の方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）であることを特徴とする集積回路装置。
18. 請求項９乃至１７のいずれかにおいて、
    前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されることを特徴とする集積回路装置。
19. 請求項１８において、
    前記複数のデータドライバのうちの第１のデータドライバは、前記メモリブロックから第１の水平走査期間において１回目に読み出された画像データをラッチし、ラッチされた画像データのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号をデータ信号出力線に出力し、
    前記複数のデータドライバのうちの第２のデータドライバは、前記メモリブロックから前記第１の水平走査期間において２回目に読み出された画像データをラッチし、ラッチされた画像データのＤ／Ａ変換を行い、Ｄ／Ａ変換により得られたデータ信号をデータ信号出力線に出力することを特徴とする集積回路装置。
20. 請求項１乃至１９のいずれかにおいて、
    集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであることを特徴とする集積回路装置。
21. 請求項１乃至２０のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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