JP2000252435A - Ｄｒａｍ混載ａｓｉｃのチップ製品と半導体装置 - Google Patents
Ｄｒａｍ混載ａｓｉｃのチップ製品と半導体装置Info
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- JP2000252435A JP2000252435A JP11055869A JP5586999A JP2000252435A JP 2000252435 A JP2000252435 A JP 2000252435A JP 11055869 A JP11055869 A JP 11055869A JP 5586999 A JP5586999 A JP 5586999A JP 2000252435 A JP2000252435 A JP 2000252435A
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Abstract
(57)【要約】
【課題】 パッケージに合わせて、ＤＲＡＭマクロをレ
イアウトするものであり、ＤＲＡＭとＡＳＩＣとの混載
にいずれも主動作を損なうことなく、適切な配置を提供
することを課題とする。 【解決手段】 ＤＲＡＭマクロとＡＳＩＣとを混載した
長方形状のチップ製品において、前記ＤＲＡＭマクロの
領域の短辺方向に前記ＡＳＩＣの領域を配置し、前記Ｄ
ＲＡＭマクロの長辺方向の両側に外部信号をやり取りす
るためのＩ／Ｏバッファ領域を前記チップの前記長方形
状の長手方向の両側に配置したことを特徴とする。さら
に前記Ｉ／Ｏバッファ領域の長手方向の両側の両外側に
入出力用パッドを配置したことを特徴とする。
イアウトするものであり、ＤＲＡＭとＡＳＩＣとの混載
にいずれも主動作を損なうことなく、適切な配置を提供
することを課題とする。 【解決手段】 ＤＲＡＭマクロとＡＳＩＣとを混載した
長方形状のチップ製品において、前記ＤＲＡＭマクロの
領域の短辺方向に前記ＡＳＩＣの領域を配置し、前記Ｄ
ＲＡＭマクロの長辺方向の両側に外部信号をやり取りす
るためのＩ／Ｏバッファ領域を前記チップの前記長方形
状の長手方向の両側に配置したことを特徴とする。さら
に前記Ｉ／Ｏバッファ領域の長手方向の両側の両外側に
入出力用パッドを配置したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、記録保持動作が必
要な随時書込読出メモリのＤＲＡＭと特定用途向けＩＣ
のＡＳＩＣとを混載したＤＲＡＭ混載ＡＳＩＣチップと
その半導体装置に関する。
要な随時書込読出メモリのＤＲＡＭと特定用途向けＩＣ
のＡＳＩＣとを混載したＤＲＡＭ混載ＡＳＩＣチップと
その半導体装置に関する。
【０００２】
【従来の技術】従来、主記憶装置はプロセッサが頻繁に
アクセスするデータを読み書きする。その代表的な主記
憶装置として、ＤＲＡＭがあり、プロセッサとＤＲＡＭ
間のスピードを補完するものにキャッシュメモリに用い
るＳＲＡＭがある。ＤＲＡＭは５０〜７０ｎｓ程度のア
クセス時間で、近年は１６Ｍ〜５１２Ｍビット程度のキ
ャパシタを擁している。このＤＲＡＭに格納されたデー
タは更に大容量のハードディスクや一部のデータを格納
するフロッピーディスク等にコピーされる。この主記憶
装置のＤＲＡＭは、大容量化は進んでいるが、一方では
多機能化や、採用の柔軟性等を求めて、周辺の入出力イ
ンターフェース等の制御回路を内蔵したＡＳＩＣとの混
載が期待されている。これは、主記憶装置のＤＲＡＭ
と、その活用に必要なデータ処理を主とするＡＳＩＣと
を一つのパッケージに納めて、性能的に高速性と遅延防
止、装置の小型化、高信頼性、低コスト化等をめざし
て、ＤＲＡＭ混載ＡＳＩＣが開発されつつある。
アクセスするデータを読み書きする。その代表的な主記
憶装置として、ＤＲＡＭがあり、プロセッサとＤＲＡＭ
間のスピードを補完するものにキャッシュメモリに用い
るＳＲＡＭがある。ＤＲＡＭは５０〜７０ｎｓ程度のア
クセス時間で、近年は１６Ｍ〜５１２Ｍビット程度のキ
ャパシタを擁している。このＤＲＡＭに格納されたデー
タは更に大容量のハードディスクや一部のデータを格納
するフロッピーディスク等にコピーされる。この主記憶
装置のＤＲＡＭは、大容量化は進んでいるが、一方では
多機能化や、採用の柔軟性等を求めて、周辺の入出力イ
ンターフェース等の制御回路を内蔵したＡＳＩＣとの混
載が期待されている。これは、主記憶装置のＤＲＡＭ
と、その活用に必要なデータ処理を主とするＡＳＩＣと
を一つのパッケージに納めて、性能的に高速性と遅延防
止、装置の小型化、高信頼性、低コスト化等をめざし
て、ＤＲＡＭ混載ＡＳＩＣが開発されつつある。
【０００３】ここで、従来技術として、特開平８−２１
２１８５号公報には、プロセッサとメモリとを同一チッ
プに集積したマイクロコンピュータが記載されている。
本公報では、プロッサとメモリとが同一チップに集積さ
れたマイクロコンピュータにおいて、プロセッサはメモ
リ構成する複数のメモリセル領域の間に配置されたこと
を記載し、また、メモリセルを２つのメモリセル領域に
分け、プロセッサをその間に配置したことを記載し、メ
モリセル領域を所定数毎にバスにて相互に接続され、メ
モリ領域列を矩形のメモリセル領域の長辺同士を隣接配
置し、プロセッサは、メモリセル領域の短辺と短辺との
間に配置されていることが記載されている。
２１８５号公報には、プロセッサとメモリとを同一チッ
プに集積したマイクロコンピュータが記載されている。
本公報では、プロッサとメモリとが同一チップに集積さ
れたマイクロコンピュータにおいて、プロセッサはメモ
リ構成する複数のメモリセル領域の間に配置されたこと
を記載し、また、メモリセルを２つのメモリセル領域に
分け、プロセッサをその間に配置したことを記載し、メ
モリセル領域を所定数毎にバスにて相互に接続され、メ
モリ領域列を矩形のメモリセル領域の長辺同士を隣接配
置し、プロセッサは、メモリセル領域の短辺と短辺との
間に配置されていることが記載されている。
【０００４】この様に配置することにより、プロセッサ
の周辺装置としてのメモリセルの間にプロセッサを配置
したので、プロセッサとメモリセル領域との距離が短縮
され、信号の出力端はチップの１辺側に集中させること
も２辺側に分散させることも可能であり、チップの出力
側にバスインターフェースを備えて、高速に各信号を出
力でき、メモリセル領域間に存在するスペースに周辺回
路、バスインターフェース、パッドとプロセッサ間のラ
ッチ回路等の回路とプロセッサを設けることができると
記載されている。
の周辺装置としてのメモリセルの間にプロセッサを配置
したので、プロセッサとメモリセル領域との距離が短縮
され、信号の出力端はチップの１辺側に集中させること
も２辺側に分散させることも可能であり、チップの出力
側にバスインターフェースを備えて、高速に各信号を出
力でき、メモリセル領域間に存在するスペースに周辺回
路、バスインターフェース、パッドとプロセッサ間のラ
ッチ回路等の回路とプロセッサを設けることができると
記載されている。
【０００５】本公報においては、Ｉ／Ｏバッファについ
ては、何等開示されておらず、メモリセル領域の長辺同
士を隣接配置してしまっては、幅の細いＤＲＡＭ用のパ
ッケージに、ＤＲＡＭとＡＳＩＣとの混載を行うことは
できないし、この点はプロセッサとＤＲＡＭとの混載故
に上述の配置を可能としたものと思われる。
ては、何等開示されておらず、メモリセル領域の長辺同
士を隣接配置してしまっては、幅の細いＤＲＡＭ用のパ
ッケージに、ＤＲＡＭとＡＳＩＣとの混載を行うことは
できないし、この点はプロセッサとＤＲＡＭとの混載故
に上述の配置を可能としたものと思われる。
【０００６】また、特開平１０−１３５４２４号公報に
は、ロジック回路とＤＲＡＭとが混載されているシステ
ムチップにおいて、電源供給線と接地線と、入出力バッ
ファ回路と、ロジック回路、メモリセルアレイ等の各々
について独立して配置されていることが記載されてい
る。
は、ロジック回路とＤＲＡＭとが混載されているシステ
ムチップにおいて、電源供給線と接地線と、入出力バッ
ファ回路と、ロジック回路、メモリセルアレイ等の各々
について独立して配置されていることが記載されてい
る。
【０００７】また、特開平１０−１３４０２２号公報に
は、メモリ・ロジック混載ＬＳＩにおいて、メモリマク
ロを中心としてその長辺の両側にテスト制御回路とデー
タ入出回路を配置し、その外側にロジック部及びその外
側にデータ入出力（Ｉ／Ｏ）が配置された例が示されて
いる。
は、メモリ・ロジック混載ＬＳＩにおいて、メモリマク
ロを中心としてその長辺の両側にテスト制御回路とデー
タ入出回路を配置し、その外側にロジック部及びその外
側にデータ入出力（Ｉ／Ｏ）が配置された例が示されて
いる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍを主としてそのＤＲＡＭを有効に活用しようとするの
がＤＲＡＭ混載ＡＳＩＣのＡＳＩＣ部であり、そのＤＲ
ＡＭとＡＳＩＣとをワンチップとした場合の配置につい
てはチップサイズから無頓着に決定されており、定性的
に性能と製造コスト等を考慮に入れて設定されるべきで
ある。
Ｍを主としてそのＤＲＡＭを有効に活用しようとするの
がＤＲＡＭ混載ＡＳＩＣのＡＳＩＣ部であり、そのＤＲ
ＡＭとＡＳＩＣとをワンチップとした場合の配置につい
てはチップサイズから無頓着に決定されており、定性的
に性能と製造コスト等を考慮に入れて設定されるべきで
ある。
【０００９】ここで、一般的な既存のワンチップのＤＲ
ＡＭ混載ＡＳＩＣの配置について説明すれば、図５に示
すように、ＡＳＩＣ製品の延長線上で、ＤＲＡＭマクロ
を搭載しようとしているため、ＡＳＩＣ製品のパッケー
ジにしか組み立てられないというデメリットが有った。
図５において、チップ２の周囲に配置した入出力パッド
１と、その内側に入出力用緩衝回路（ＩＯバッファ）３
と、そのＩＯバッファ３の内側にＤＲＡＭマクロセルと
その長辺に隣接したＡＳＩＣとが位置されて、チップ２
が完成されている。
ＡＭ混載ＡＳＩＣの配置について説明すれば、図５に示
すように、ＡＳＩＣ製品の延長線上で、ＤＲＡＭマクロ
を搭載しようとしているため、ＡＳＩＣ製品のパッケー
ジにしか組み立てられないというデメリットが有った。
図５において、チップ２の周囲に配置した入出力パッド
１と、その内側に入出力用緩衝回路（ＩＯバッファ）３
と、そのＩＯバッファ３の内側にＤＲＡＭマクロセルと
その長辺に隣接したＡＳＩＣとが位置されて、チップ２
が完成されている。
【００１０】このことは、チップ構成が、ＡＳＩＣ製品
として、ほぼ正方形となり、メモリ製品のパッケージ
（薄くコンパクトな薄型表面実装型ＬＳＩパッケージ
（ＴＳＯＰ：Thin Small Out-line Package）などのパ
ッケージ）に組み立てることが出来なかった。また、Ａ
ＳＩＣ製品のチップサイズが、メモリ製品のパッケージ
（薄くコンパクトなＴＳＯＰなどのパッケージ）のボデ
ィーサイズより大きくなってしまうため、小型化ばかり
でなく、ＤＲＡＭの性能を保持した上でＡＳＩＣを混載
するということは容易に達成できなかった。
として、ほぼ正方形となり、メモリ製品のパッケージ
（薄くコンパクトな薄型表面実装型ＬＳＩパッケージ
（ＴＳＯＰ：Thin Small Out-line Package）などのパ
ッケージ）に組み立てることが出来なかった。また、Ａ
ＳＩＣ製品のチップサイズが、メモリ製品のパッケージ
（薄くコンパクトなＴＳＯＰなどのパッケージ）のボデ
ィーサイズより大きくなってしまうため、小型化ばかり
でなく、ＤＲＡＭの性能を保持した上でＡＳＩＣを混載
するということは容易に達成できなかった。
【００１１】本発明は、ＡＳＩＣ製品のチップサイズと
ＤＲＡＭのチップサイズとを考慮して、最適なＤＲＡＭ
混載ＡＳＩＣを提供することを課題とする。
ＤＲＡＭのチップサイズとを考慮して、最適なＤＲＡＭ
混載ＡＳＩＣを提供することを課題とする。
【００１２】また、本発明は、パッケージに合わせて、
ＤＲＡＭマクロをレイアウトするものであり、ＤＲＡＭ
とＡＳＩＣとの混載に際しいずれも主動作を損なうこと
なく、適切な配置を提供することを課題とする。
ＤＲＡＭマクロをレイアウトするものであり、ＤＲＡＭ
とＡＳＩＣとの混載に際しいずれも主動作を損なうこと
なく、適切な配置を提供することを課題とする。
【００１３】
【課題を解決するための手段】本発明は、ＤＲＡＭマク
ロとＡＳＩＣとを混載した長方形状のチップ製品におい
て、前記ＤＲＡＭマクロの領域の短辺方向に前記ＡＳＩ
Ｃの領域を配置し、前記ＤＲＡＭマクロの長辺方向の両
側に外部信号をやり取りするためのＩ／Ｏバッファ領域
を前記チップの前記長方形状の長手方向の両側に配置し
たことを特徴とする。
ロとＡＳＩＣとを混載した長方形状のチップ製品におい
て、前記ＤＲＡＭマクロの領域の短辺方向に前記ＡＳＩ
Ｃの領域を配置し、前記ＤＲＡＭマクロの長辺方向の両
側に外部信号をやり取りするためのＩ／Ｏバッファ領域
を前記チップの前記長方形状の長手方向の両側に配置し
たことを特徴とする。
【００１４】また、上記ＤＲＡＭ混載ＡＳＩＣのチップ
製品において、さらに前記Ｉ／Ｏバッファ領域の長手方
向の両側の両外側に入出力用パッドを配置したことを特
徴とする。
製品において、さらに前記Ｉ／Ｏバッファ領域の長手方
向の両側の両外側に入出力用パッドを配置したことを特
徴とする。
【００１５】また、上記ＤＲＡＭ混載ＡＳＩＣのチップ
製品において、さらに前記ＤＲＡＭマクロ領域は前記Ａ
ＳＩＣの領域を挟む形態で分離されていることを特徴と
する。
製品において、さらに前記ＤＲＡＭマクロ領域は前記Ａ
ＳＩＣの領域を挟む形態で分離されていることを特徴と
する。
【００１６】また、上記ＤＲＡＭ混載ＡＳＩＣのチップ
製品において、さらに前記ＤＲＡＭマクロ領域は前記Ａ
ＳＩＣの領域に挟まれた形態で配置され、前記ＡＳＩＣ
の領域は前記ＤＲＡＭマクロ領域の両短辺を挟んで前記
Ｉ／Ｏバッファ領域と前記ＤＲＡＭマクロ領域とにデー
タの入出力用配線が施されていることを特徴とする。
製品において、さらに前記ＤＲＡＭマクロ領域は前記Ａ
ＳＩＣの領域に挟まれた形態で配置され、前記ＡＳＩＣ
の領域は前記ＤＲＡＭマクロ領域の両短辺を挟んで前記
Ｉ／Ｏバッファ領域と前記ＤＲＡＭマクロ領域とにデー
タの入出力用配線が施されていることを特徴とする。
【００１７】また、本発明は、ＤＲＡＭマクロとＡＳＩ
Ｃとを混載した長方形状にチップ化した半導体装置にお
いて、前記チップの長手方向に長い長方形状の前記ＤＲ
ＡＭマクロの短辺方向に前記ＡＳＩＣの領域を配置し、
前記ＤＲＡＭマクロの長辺方向の両側に外部との外部信
号をやり取りするためのＩ／Ｏバッファ領域を前記チッ
プの前記長方形状の長手方向の両側に配置し、前記両側
のＩ／Ｏバッファ領域の外側に前記外部と配線的に外部
信号を送受する配線パッドを配置したことを特徴とす
る。
Ｃとを混載した長方形状にチップ化した半導体装置にお
いて、前記チップの長手方向に長い長方形状の前記ＤＲ
ＡＭマクロの短辺方向に前記ＡＳＩＣの領域を配置し、
前記ＤＲＡＭマクロの長辺方向の両側に外部との外部信
号をやり取りするためのＩ／Ｏバッファ領域を前記チッ
プの前記長方形状の長手方向の両側に配置し、前記両側
のＩ／Ｏバッファ領域の外側に前記外部と配線的に外部
信号を送受する配線パッドを配置したことを特徴とす
る。
【００１８】また、本発明は、ＤＲＡＭマクロとＡＳＩ
Ｃを混載した製品において、ＤＲＡＭマクロの短辺方向
にＡＳＩＣ領域を備え、ＤＲＡＭマクロの長辺方向の両
側にのみ外部信号をやり取りするためのＩ／Ｏバッファ
領域を備えたことを特徴とするＤＲＡＭ混載ＡＳＩＣを
提供する。
Ｃを混載した製品において、ＤＲＡＭマクロの短辺方向
にＡＳＩＣ領域を備え、ＤＲＡＭマクロの長辺方向の両
側にのみ外部信号をやり取りするためのＩ／Ｏバッファ
領域を備えたことを特徴とするＤＲＡＭ混載ＡＳＩＣを
提供する。
【００１９】このような構成にすることで、メモリ製品
のパッケージ（薄型でコンパクトなＴＳＯＰなどのパッ
ケージ）にＡＳＩＣをも搭載可能となる。
のパッケージ（薄型でコンパクトなＴＳＯＰなどのパッ
ケージ）にＡＳＩＣをも搭載可能となる。
【００２０】
【発明の実施の形態】［第１の実施形態］ （本実施形態の構成）本発明の実施形態について、図１
に示すように、ＤＲＡＭマクロとＡＳＩＣを混載した製
品において、ＤＲＡＭマクロの短辺方向にＡＳＩＣ領域
を備え、ＤＲＡＭマクロの長辺方向の両側にのみ外部信
号をやり取りするためのＩ／Ｏバッファ領域を備えたこ
とを特徴とするＤＲＡＭ混載ＡＳＩＣを示している。
に示すように、ＤＲＡＭマクロとＡＳＩＣを混載した製
品において、ＤＲＡＭマクロの短辺方向にＡＳＩＣ領域
を備え、ＤＲＡＭマクロの長辺方向の両側にのみ外部信
号をやり取りするためのＩ／Ｏバッファ領域を備えたこ
とを特徴とするＤＲＡＭ混載ＡＳＩＣを示している。
【００２１】図１において、パッケージチップ２の長手
方向の両側に配置したボンディングパッドでもある入出
力パッド１と、その入出力パッド１の内側の両側に細長
い長方形状に配置した入出力用緩衝回路（ＩＯバッフ
ァ）３と、その両側のＩＯバッファ３に挟まれた長手方
向の図上２／３の領域に配置したＤＲＡＭマクロ領域５
と、その両側のＩＯバッファ３に挟まれた長手方向の図
上１／３の領域に配置したＡＳＩＣ領域４とから構成さ
れている。
方向の両側に配置したボンディングパッドでもある入出
力パッド１と、その入出力パッド１の内側の両側に細長
い長方形状に配置した入出力用緩衝回路（ＩＯバッフ
ァ）３と、その両側のＩＯバッファ３に挟まれた長手方
向の図上２／３の領域に配置したＤＲＡＭマクロ領域５
と、その両側のＩＯバッファ３に挟まれた長手方向の図
上１／３の領域に配置したＡＳＩＣ領域４とから構成さ
れている。
【００２２】このＡＳＩＣ領域４には、ゲートアレイや
セルベースの機能ブロックおよびＣＰＵマクロおよびＲ
ＡＭマクロやＲＯＭマクロ等を配置可能な領域である。
また、ＡＳＩＣは、ＤＲＡＭへのデータ書き込み及びデ
ータ読み出しにより、プロセッサからのプログラムに従
ったデータ処理の機能も有しており、この機能がＤＲＡ
Ｍドライブ機能と共に、ＤＲＡＭ混載ＡＳＩＣのメリッ
トを生かす大きな要因である。
セルベースの機能ブロックおよびＣＰＵマクロおよびＲ
ＡＭマクロやＲＯＭマクロ等を配置可能な領域である。
また、ＡＳＩＣは、ＤＲＡＭへのデータ書き込み及びデ
ータ読み出しにより、プロセッサからのプログラムに従
ったデータ処理の機能も有しており、この機能がＤＲＡ
Ｍドライブ機能と共に、ＤＲＡＭ混載ＡＳＩＣのメリッ
トを生かす大きな要因である。
【００２３】（本実施形態の動作）本発明の図３に示す
チップの動作は、外部信号をＩ／Ｏバッファ領域３を介
して、信号処理回路を含むＡＳＩＣ領域４に入出力し、
ＡＳＩＣ領域４で信号処理を行い、適宜ＤＲＡＭマクロ
領域５へデータ書き込みやデータ読み出しを行う。
チップの動作は、外部信号をＩ／Ｏバッファ領域３を介
して、信号処理回路を含むＡＳＩＣ領域４に入出力し、
ＡＳＩＣ領域４で信号処理を行い、適宜ＤＲＡＭマクロ
領域５へデータ書き込みやデータ読み出しを行う。
【００２４】本発明の実施形態による図１に示すような
チップ構成にするため、汎用ＤＲＡＭで使用される薄型
で、小型のパッケージの薄型表面実装型ＬＳＩパッケー
ジ（ＴＳＯＰ：Thin Small Out-line Package）などに
搭載可能となる。
チップ構成にするため、汎用ＤＲＡＭで使用される薄型
で、小型のパッケージの薄型表面実装型ＬＳＩパッケー
ジ（ＴＳＯＰ：Thin Small Out-line Package）などに
搭載可能となる。
【００２５】［第２の実施形態］本発明の第２実施形態
について、図２に示して説明する。図２において、長方
形のパッケージチップ２の長手方向の両側と短辺方向の
一部の各外側に配置したボンディング用パッドの入出力
パッド１と、その入出力パッド１の内側の長手方向の両
側に細長い長方形状に配置した入出力用緩衝回路（ＩＯ
バッファ）領域３と、その両側のＩＯバッファ３に挟ま
れた長手方向の両翼にそれぞれ２つに分離して配置した
ＤＲＡＭマクロ領域５と、そのＤＲＡＭマクロ領域５の
短辺であり且つそれぞれに挟まれた領域に配置したＡＳ
ＩＣ領域４とから構成されている。
について、図２に示して説明する。図２において、長方
形のパッケージチップ２の長手方向の両側と短辺方向の
一部の各外側に配置したボンディング用パッドの入出力
パッド１と、その入出力パッド１の内側の長手方向の両
側に細長い長方形状に配置した入出力用緩衝回路（ＩＯ
バッファ）領域３と、その両側のＩＯバッファ３に挟ま
れた長手方向の両翼にそれぞれ２つに分離して配置した
ＤＲＡＭマクロ領域５と、そのＤＲＡＭマクロ領域５の
短辺であり且つそれぞれに挟まれた領域に配置したＡＳ
ＩＣ領域４とから構成されている。
【００２６】本実施形態では、ＤＲＡＭマクロ領域５と
ＡＳＩＣ領域４とを混載した製品において、ＡＳＩＣ領
域４を、両ＤＲＡＭマクロ領域５の短辺方向から挟むよ
うに配置され、ＤＲＡＭマクロ領域５の長辺方向の両側
にのみ外部信号をやり取りするためのＩ／Ｏバッファ領
域３を備えたことを特徴とする。
ＡＳＩＣ領域４とを混載した製品において、ＡＳＩＣ領
域４を、両ＤＲＡＭマクロ領域５の短辺方向から挟むよ
うに配置され、ＤＲＡＭマクロ領域５の長辺方向の両側
にのみ外部信号をやり取りするためのＩ／Ｏバッファ領
域３を備えたことを特徴とする。
【００２７】本実施形態によるＤＲＡＭ混載ＡＳＩＣ
は、図１の第１の実施形態によるＤＲＡＭの記憶容量よ
りも大きい場合に該当し、その分ＡＳＩＣ領域も信号処
理の機能数が増加し、ＤＲＡＭマクロも、ＡＳＩＣにと
ってもＩ／Ｏバッファを介して外部と入出力信号を送受
信でき、配線距離を短くできるので、ＤＲＡＭマクロと
ＡＳＩＣ共に、性能を損なうことなく混載とした上で両
者の機能を最大限に発揮できる。その際、ＤＲＡＭマク
ロとＡＳＩＣの相互のデータの送受についてもＡＳＩＣ
の両側のＤＲＡＭマクロと短距離で配線可能であり、Ｄ
ＲＡＭ混載ＡＳＩＣによるワンチップ化として、多機能
化や、採用の柔軟性、周辺の入出力インターフェース等
の制御回路を内蔵したＡＳＩＣ、主記憶装置のＤＲＡＭ
の信号処理の配線の煩雑さを防止、その活用にＡＳＩＣ
の機能を加味、性能的に高速度特性を達成、配線による
遅延の防止、チップ装置の小型化、小型化とＩＣ化によ
る高信頼性、低コスト化等を達成できる。
は、図１の第１の実施形態によるＤＲＡＭの記憶容量よ
りも大きい場合に該当し、その分ＡＳＩＣ領域も信号処
理の機能数が増加し、ＤＲＡＭマクロも、ＡＳＩＣにと
ってもＩ／Ｏバッファを介して外部と入出力信号を送受
信でき、配線距離を短くできるので、ＤＲＡＭマクロと
ＡＳＩＣ共に、性能を損なうことなく混載とした上で両
者の機能を最大限に発揮できる。その際、ＤＲＡＭマク
ロとＡＳＩＣの相互のデータの送受についてもＡＳＩＣ
の両側のＤＲＡＭマクロと短距離で配線可能であり、Ｄ
ＲＡＭ混載ＡＳＩＣによるワンチップ化として、多機能
化や、採用の柔軟性、周辺の入出力インターフェース等
の制御回路を内蔵したＡＳＩＣ、主記憶装置のＤＲＡＭ
の信号処理の配線の煩雑さを防止、その活用にＡＳＩＣ
の機能を加味、性能的に高速度特性を達成、配線による
遅延の防止、チップ装置の小型化、小型化とＩＣ化によ
る高信頼性、低コスト化等を達成できる。
【００２８】［第３の実施形態］本発明の第３の実施形
態について、図４に示して説明する。図４において、ワ
ンパッケージチップ２は長方形のチップであり、その長
手方向と短辺方向の一部の各外側に配置した入出力パッ
ド１と、その入出力パッド１の内側の長手方向の両側に
細長い長方形状に配置した入出力用緩衝回路（ＩＯバッ
ファ）領域３と、その両側のＩＯバッファ３に挟まれた
長手方向の中心部に長手方向に長距離を有して配置した
ＤＲＡＭマクロ領域５と、そのＤＲＡＭマクロ領域５の
短辺の両側にチップの長手方向の両側のＩＯバッファ３
に挟まれた領域に２つに分離して配置したＡＳＩＣ領域
４とから構成されている。
態について、図４に示して説明する。図４において、ワ
ンパッケージチップ２は長方形のチップであり、その長
手方向と短辺方向の一部の各外側に配置した入出力パッ
ド１と、その入出力パッド１の内側の長手方向の両側に
細長い長方形状に配置した入出力用緩衝回路（ＩＯバッ
ファ）領域３と、その両側のＩＯバッファ３に挟まれた
長手方向の中心部に長手方向に長距離を有して配置した
ＤＲＡＭマクロ領域５と、そのＤＲＡＭマクロ領域５の
短辺の両側にチップの長手方向の両側のＩＯバッファ３
に挟まれた領域に２つに分離して配置したＡＳＩＣ領域
４とから構成されている。
【００２９】このＤＲＡＭマクロとＡＳＩＣを混載した
製品において、両ＡＳＩＣ領域が、ＤＲＡＭマクロの短
辺方向から挟むように配置され、ＤＲＡＭマクロの長辺
方向の両側にのみ、外部信号をやり取りするためのＩ／
Ｏバッファ領域３を備えている。
製品において、両ＡＳＩＣ領域が、ＤＲＡＭマクロの短
辺方向から挟むように配置され、ＤＲＡＭマクロの長辺
方向の両側にのみ、外部信号をやり取りするためのＩ／
Ｏバッファ領域３を備えている。
【００３０】本実施形態では、ＤＲＡＭマクロ短辺の両
側に、ＡＳＩＣ領域を配置することにより、外部信号を
入出力するＩ／Ｏバッファセル位置に大きく依存しない
で、ＡＳＩＣ領域に信号伝達が可能になる。
側に、ＡＳＩＣ領域を配置することにより、外部信号を
入出力するＩ／Ｏバッファセル位置に大きく依存しない
で、ＡＳＩＣ領域に信号伝達が可能になる。
【００３１】
【発明の効果】本発明によれば、ＤＲＡＭ領域の短辺に
ＡＳＩＣを配置しているので、短辺のチップサイズが，
５ｍｍ以下にすることが出来るので、汎用ＤＲＡＭで使
用される４００ｍｉｌ幅のＴＳＯＰパッケージなどの小
型化したチップに搭載可能となる。
ＡＳＩＣを配置しているので、短辺のチップサイズが，
５ｍｍ以下にすることが出来るので、汎用ＤＲＡＭで使
用される４００ｍｉｌ幅のＴＳＯＰパッケージなどの小
型化したチップに搭載可能となる。
【００３２】また、半導体装置の１チップ内にＤＲＡＭ
混載ＡＳＩＣを収納し、且つＤＲＡＭとＡＳＩＣとの配
線による性能劣化を防止し、外部回路とのインターフェ
ースも各パッドとＩ／Ｏバッファとの配置から、回り込
みの配線は不要となり、高速データの送受に活用するこ
とができる。
混載ＡＳＩＣを収納し、且つＤＲＡＭとＡＳＩＣとの配
線による性能劣化を防止し、外部回路とのインターフェ
ースも各パッドとＩ／Ｏバッファとの配置から、回り込
みの配線は不要となり、高速データの送受に活用するこ
とができる。
【図１】本発明の実施形態による半導体チップの構成ブ
ロック図である。
ロック図である。
【図２】本発明の実施形態による半導体チップの構成ブ
ロック図である。
ロック図である。
【図３】本発明の実施形態による半導体チップの構成ブ
ロック図である。
ロック図である。
【図４】本発明の実施形態による半導体チップの構成ブ
ロック図である。
ロック図である。
【図５】従来例による半導体チップの構成ブロック図で
ある。
ある。
１ ボンディングパッド ２ ＬＳＩチップ ３ Ｉ／Ｏバッファ領域 ４ ＡＳＩＣ領域 ５ ＤＲＡＭマクロ領域
Claims (6)
- 【請求項１】 ＤＲＡＭマクロとＡＳＩＣとを混載した
長方形状のチップ製品において、 前記ＤＲＡＭマクロの領域の短辺方向に前記ＡＳＩＣの
領域を配置し、前記ＤＲＡＭマクロの長辺方向の両側に
外部信号をやり取りするためのＩ／Ｏバッファ領域を前
記チップの前記長方形状の長手方向の両側に配置したこ
とを特徴とするＤＲＡＭ混載ＡＳＩＣのチップ製品。 - 【請求項２】 請求項１に記載のＤＲＡＭ混載ＡＳＩＣ
のチップ製品において、さらに前記Ｉ／Ｏバッファ領域
の長手方向の両側の両外側に入出力用パッドを配置した
ことを特徴とするＤＲＡＭ混載ＡＳＩＣのチップ製品。 - 【請求項３】 請求項１又は２に記載のＤＲＡＭ混載Ａ
ＳＩＣのチップ製品において、さらに前記ＤＲＡＭマク
ロ領域は前記ＡＳＩＣの領域を挟む形態で分離されてい
ることを特徴とするＤＲＡＭ混載ＡＳＩＣのチップ製
品。 - 【請求項４】 請求項１又は２に記載のＤＲＡＭ混載Ａ
ＳＩＣのチップ製品において、さらに前記ＤＲＡＭマク
ロ領域は前記ＡＳＩＣの領域に挟まれた形態で配置さ
れ、前記ＡＳＩＣの領域は前記ＤＲＡＭマクロ領域の両
短辺を挟んで前記Ｉ／Ｏバッファ領域と前記ＤＲＡＭマ
クロ領域とにデータの入出力用配線が施されていること
を特徴とするＤＲＡＭ混載ＡＳＩＣのチップ製品。 - 【請求項５】 ＤＲＡＭマクロとＡＳＩＣとを混載した
長方形状にチップ化した半導体装置において、 前記チップの長手方向に長い長方形状の前記ＤＲＡＭマ
クロの短辺方向に前記ＡＳＩＣの領域を配置し、前記Ｄ
ＲＡＭマクロの長辺方向の両側に外部との外部信号をや
り取りするためのＩ／Ｏバッファ領域を前記チップの前
記長方形状の長手方向の両側に配置し、前記両側のＩ／
Ｏバッファ領域の外側に前記外部と配線的に外部信号を
送受する配線パッドを配置したことを特徴とする半導体
装置。 - 【請求項６】 請求項５に記載の半導体装置において、
前記ＤＲＡＭマクロ領域は前記ＡＳＩＣの領域を挟む形
態で分離されて配置され、又は、前記ＡＳＩＣの領域は
前記ＤＲＡＭマクロ領域の両短辺を挟み且つ前記Ｉ／Ｏ
バッファ領域と前記ＤＲＡＭマクロ領域とにデータの入
出力用配線を備えて配置されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055869A JP2000252435A (ja) | 1999-03-03 | 1999-03-03 | Ｄｒａｍ混載ａｓｉｃのチップ製品と半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055869A JP2000252435A (ja) | 1999-03-03 | 1999-03-03 | Ｄｒａｍ混載ａｓｉｃのチップ製品と半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252435A true JP2000252435A (ja) | 2000-09-14 |
Family
ID=13011102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11055869A Pending JP2000252435A (ja) | 1999-03-03 | 1999-03-03 | Ｄｒａｍ混載ａｓｉｃのチップ製品と半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252435A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073895A (ja) * | 2005-09-09 | 2007-03-22 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007073893A (ja) * | 2005-09-09 | 2007-03-22 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007094367A (ja) * | 2005-06-30 | 2007-04-12 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007243124A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007241220A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1999
- 1999-03-03 JP JP11055869A patent/JP2000252435A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094367A (ja) * | 2005-06-30 | 2007-04-12 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007243124A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007241220A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007073895A (ja) * | 2005-09-09 | 2007-03-22 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007073893A (ja) * | 2005-09-09 | 2007-03-22 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP4613761B2 (ja) * | 2005-09-09 | 2011-01-19 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4665677B2 (ja) * | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040514 |