JP3374967B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3374967B2 JP30405698A JP30405698A JP3374967B2 JP 3374967 B2 JP3374967 B2 JP 3374967B2 JP 30405698 A JP30405698 A JP 30405698A JP 30405698 A JP30405698 A JP 30405698A JP 3374967 B2 JP3374967 B2 JP 3374967B2
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    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、マイクロプロセッサとキャッシュメモリと
を備える半導体集積回路に関する。
【０００２】
【従来の技術】コンピュータシステムの分野における大
容量の主記憶装置は、その動作速度がマイクロプロセッ
サの動作速度に比して遅い。このため、最近のマイクロ
プロセッサでは、キャッシュメモリをマイクロプロセッ
サの近傍に配置し、データの一部をキャッシュメモリに
記憶することによって、マイクロプロセッサの速度を低
下させることなく作動させている。
【０００３】キャッシュメモリには、高速作動が要求さ
れるため、ＳＲＡＭ(Static RandomAccess Memory)を使
用することが一般的であった。しかし、ＳＲＡＭは、同
容量のＤＲＡＭ（Dynamic Random Access Memory）に比
して回路規模が大きいため、キャッシュメモリを更に大
容量化しようとする場合には、回路規模が非常に大きく
なって好ましくない。
【０００４】そこで、ＳＲＡＭに代えてＤＲＡＭを使用
することが考えられる。ここで、ＤＲＡＭをキャッシュ
メモリとして使用する場合には、例えば半導体集積回路
（以下、ＬＳＩとも呼ぶ）の中央部にマイクロプロセッ
サを、マイクロプロセッサの周辺部にＤＲＡＭを夫々配
置し、マイクロプロセッサと半導体集積回路の周縁部に
配置されたボンディングパッドとの間にＤＲＡＭを配置
する。
【０００５】
【発明が解決しようとする課題】上記ＬＳＩでは、ＤＲ
ＡＭ領域とマイクロプロセッサ領域とを個別に設計して
相互に接合しようとすると、マイクロプロセッサの電源
線を含むボンディングパッドからマイクロプロセッサ領
域への配線がＤＲＡＭ領域を避けて形成されることとな
り、チップサイズが大きくなる。また、配線をＤＲＡＭ
領域の中を通過させるにしても、従来の作り方では、Ｄ
ＲＡＭ領域の中には、ＤＲＡＭのセルアレイの配置に沿
った配線配置の制約がある。一方で、ボンディングパッ
ドからマイクロプロセッサへの配線以外に、ボンディン
グパッドからＤＲＡＭへの配線も存在するため、ボンデ
ィングパッドからマイクロプロセッサ領域の配線は、Ｄ
ＲＡＭ内をセルアレイの配線に沿って、効率よく直線的
に通過することは困難である。
【０００６】また、上記構成の半導体集積回路では、ボ
ンディングパッドからマイクロプロセッサ領域への配線
の動作が寄生容量素子を介して誘起するノイズが、メモ
リセルの読出しに直接関わる１層目や２層目のアルミニ
ウム配線から成るワード線及びデータ線等に伝わると、
ＤＲＡＭの良好な動作が損なわれるおそれがある。
【０００７】本発明は、上記に鑑み、ＤＲＡＭをキャッ
シュメモリとして用いながらも、上層側に配線されるＤ
ＲＡＭの電源線を、下層側に配設されるＤＲＡＭの電源
線に対して、配線の制約を受けることなく、効率よく適
正な密度で接続することができる半導体集積回路を提供
することを目的とする。
【０００８】また、本発明は、上記目的を達成した上
で、ボンディングパッドからマイクロプロセッサ領域へ
の配線として用いられている上層側の金属配線の動作に
よるノイズが、下層側の金属配線から成るデータ線等に
伝わる不具合を回避することができる半導体集積回路を
提供することを目的とする。
【０００９】本発明は更に、マイクロプロセッサの電源
線を引き回す領域を十分に確保できないがためにマイク
ロプロセッサの電源線とＤＲＡＭの電源線とが共通とな
り、マイクロプロセッサの動作によるノイズがＤＲＡＭ
の動作マージンを損なうことを回避することができる半
導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、複数のワード線と複数
のビット線との各交差部分に複数のメモリセルが行列状
に配設されたＤＲＡＭから成るキャッシュメモリと、マ
イクロプロセッサとを備えた半導体集積回路であって、
前記メモリセルの配列方向に対し任意の角度で傾斜して
夫々延在する第１金属配線層から構成される前記キャッ
シュメモリの複数の電源線と、前記第１金属配線層と前
記メモリセルとの間に位置し、前記メモリセルの配列方
向に沿って夫々延在する複数の第２金属配線層から構成
される前記キャッシュメモリの複数の電源線とを備える
ことを特徴とする。
【００１１】本発明の半導体集積回路では、ＤＲＡＭを
キャッシュメモリとして用いながらも、ＤＲＡＭの主電
源線が最上層側の第１金属配線層から構成された場合
に、メモリセルの配列方向に対し任意の角度で傾斜する
第１金属配線層から形成された電源線をより多くの場所
で、より下層の第２金属配線層から形成された電源線に
接続することで、実際の動作を行う最下層に位置するト
ランジスタにより強い電源を供給することができる。こ
のことは、ＤＲＡＭ回路の良好な動作マージンが得られ
ることを意味する。
【００１２】ここで、本発明のＬＳＩが、Ｎ層の金属配
線から構成されて前記第１金属配線層がＮ層目の金属配
線、前記第２金属配線層が前記（Ｎ−１）、（Ｎ−２）
及び（Ｎ−３）層目の金属配線から夫々構成されること
が好ましい。この場合、（Ｎ−２）層目及び（Ｎ−１）
層目の金属配線を相互にメッシュ状に接続し、更に（Ｎ
−１）層目の金属配線にＮ層目の金属配線を接続すれ
ば、（Ｎ−２）層目の金属配線を細く形成することが可
能になる。これにより、全体としてチップサイズの大型
化を抑えることができる。
【００１３】上記の場合、Ｎ層目の金属配線の直ぐ下層
で該Ｎ層目の金属配線に対し交差してメッシュ形状を成
す（Ｎ−１）層目の金属配線が、例えばＤＲＡＭのデー
タ線をも成す（Ｎ−２）層目の金属配線をシールドする
ので、Ｎ層目の金属配線から構成されるマイクロプロセ
ッサの電源線を含むボンディングパッドからマイクロプ
ロセッサ部分への配線の動作によって、寄生容量を介し
て誘起されるノイズがメモリセルに影響してＤＲＡＭの
動作を損なう等の不具合を防止することができる。
【００１４】また、電源線の自由度が増し、マイクロプ
ロセッサへの電源線を引き回す領域を十分に確保できる
ために、マイクロプロセッサの電源線とＤＲＡＭの電源
線とをボンディングパッドから分離することができ、マ
イクロプロセッサの動作による電源線のノイズがＤＲＡ
Ｍの動作を損なう等の不具合を防止することができる。
【００１５】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例における半
導体集積回路（ＬＳＩ）の各部の配置を示す平面図であ
る。ＬＳＩ１１は、マイクロプロセッサ（ＭＰＵマク
ロ）１３と、マイクロプロセッサ１３の三方を囲んで配
設されるキャッシュメモリ（ＤＲＡＭマクロ）１５と、
半導体集積回路の外縁部に配設されるボンディングパッ
ドＢＰとを有している。本実施形態例において、ＬＳＩ
１１は、アルミニウムから成る４層の金属層を有する。
【００１６】キャッシュメモリ１５は、キャッシュデー
タ用ＤＲＡＭマクロ１５ａとＴＡＧ（タグ）用ＤＲＡＭ
マクロ１５ｂから成り、夫々が冗長メモリセルに置き換
えるリダンダンシ機能を有する。ボンディングパッドＢ
Ｐとマイクロプロセッサ１３とは、キャッシュデータ用
ＤＲＡＭマクロ１５ａ、或いは、ＴＡＧ用ＤＲＡＭマク
ロ１５ｂを挟んで相互に対向して配置される。ボンディ
ングパッドＢＰは、例えば約６００程度が配置されてい
る。なお、各要素は、縮尺通りには描かれてはいない。
【００１７】図１から分かるように、各キャッシュデー
タ用ＤＲＡＭマクロ１５ａが、ＬＳＩチップにおいて対
向する２辺に隣接して配置され、ＴＡＧ用ＤＲＡＭマク
ロ１５ｂが他の一辺に隣接して配置される。キャッシュ
データ用ＤＲＡＭマクロ１５ａ及びＴＡＧ用ＤＲＡＭマ
クロ１５ｂが、ボンディングパッドＢＰとマイクロプロ
セッサ１３の入出力ポートとの間に位置するため、ボン
ディングパッドＢＰと上記入出力ポートとを相互に接続
する実線で示す信号線１６ｂは、キャッシュデータ用Ｄ
ＲＡＭマクロ１５ａとＴＡＧ用ＤＲＡＭマクロ１５ｂと
を夫々通過する。図１中の破線で示す１６ａは、ボンデ
ィングパッドＢＰからキャッシュデータ用ＤＲＡＭマク
ロ１５ａ、或いは、ＴＡＧ用ＤＲＡＭマクロ１５ｂに夫
々電源を供給するＤＲＡＭマクロ用の電源線である。図
１中の一点鎖線で示す１６ｃは、ボンディングパッドＢ
ＰからＤＲＡＭマクロ（１５ａ又は１５ｂ）に入力信号
を送る信号線である。同図において、ＤＲＡＭマクロ
（１５ａ又は１５ｂ）とマイクロプロセッサ１３との間
の信号線は描かれていない。同図中の１８は、４層目の
アルミニウム配線を配置できない場所を示している。
【００１８】マイクロプロセッサ１３の入出力ポートの
ピッチが、ボンディングパッドＢＰのピッチに比して狭
く形成されている点、或いは、リダンダンシ機能用の後
述のヒューズを含む回路の周辺回路領域４２（図３）上
での引き回しの制限等に起因して、後述の４層目アルミ
ニウム配線４ＡＬから成る電源線１６ａ及び信号線１６
ｂの多くのものが、キャッシュデータ用ＤＲＡＭマクロ
１５ａやＴＡＧ用ＤＲＡＭマクロ１５ｂ上を斜めに通過
する。
【００１９】本実施形態例におけるＬＳＩ１１では、少
なくともキャッシュメモリ１５に対応する領域に、半導
体基板４３（図８）側から数えて１層目〜４層目の各複
数ずつ配列されたアルミニウム配線が配設されており、
後述のリダンダンシ機能用のヒューズは３層目のアルミ
ニウム配線から構成され、電源線１６ａ及び信号線１６
ｂはいずれも４層目のアルミニウム配線から構成されて
いる。
【００２０】図２は、本実施形態例の半導体集積回路の
構成を示すブロック図である。キャッシュメモリ１５
は、メモリセルアレイ１７、メモリセルアレイ１７に付
随するアドレスデコーダ１９、アドレスバッファ２０、
リダンダンシデコーダ２３、リダンダンシメモリセルア
レイ２２、及びデータ入出力バッファ２１を有する。リ
ダンダンシメモリセルアレイ２２及びリダンダンシデコ
ーダ２３は、リダンダンシ機能を有するリダンダンシ回
路系を構成する。
【００２１】マイクロプロセッサ１３は、アドレスバッ
ファ２０にアドレス信号２５を供給し、データ入出力バ
ッファ２１との間で各種の信号２６を授受する。アドレ
スバッファ２０は、アドレスデコーダ１９及びリダンダ
ンシデコーダ２３にアドレス信号２７を夫々供給する。
アドレスデコーダ１９及びリダンダンシデコーダ２３に
は、アドレスバッファ２０からアドレス信号２７が夫々
供給される。リダンダンシデコーダ２３は、リダンダン
シメモリセルアレイ２２で欠陥が検出された場合に、不
良メモリセルと、リダンダンシメモリセルアレイ２２に
おける対応する冗長メモリセルとを置換することによ
り、ＤＲＡＭ（１５）を正常なデバイスとして動作させ
る。
【００２２】メモリセルアレイ１７は、冗長ワード線を
含む複数のワード線と、冗長ビット線対とを有する。ワ
ード線とビット線対との交差部分に、MOSトランジスタ
を有する複数の数１０Ｋ〜数１００Ｋ個のメモリセルか
ら成るサブアレイＣｅ（図４）が行列状に配列される。
言い換えると、キャッシュメモリ１５は、複数のワード
線と複数のビット線との各交差部分に複数のサブアレイ
Ｃｅが行列状に配設されたＤＲＡＭから構成される。
【００２３】図３は、本実施形態例におけるキャッシュ
データ用ＤＲＡＭマクロ１５ａの各要素の配置状態を模
式的に示す平面図である。キャッシュデータ用ＤＲＡＭ
マクロ１５ａは、サブアレイＣｅ（図４）が所定数ずつ
配置された複数のメモリセルアレイ１７と、ワード線を
駆動するＸデコーダ４０と、各メモリセルアレイ１７の
ビット線を駆動するＹデコーダ４１とを有する。キャッ
シュデータ用ＤＲＡＭマクロ１５ａにおけるＹデコーダ
４１とマイクロプロセッサ１３との間には、リダンダン
シ機能用のヒューズ（図示せず）等が配設される周辺回
路領域４２が設けられる。３層目のアルミニウム配線３
ＡＬは、４層目のアルミニウム配線４ＡＬよりも薄く形
成され、４層目のアルミニウム配線４ＡＬに比してレー
ザーによる切断が容易であるため、上記リダンダンシ機
能用ヒューズとしても用いられる。従って、ヒューズ素
子の上部には、４層目のアルミニウム配線４ＡＬを配置
することができない。
【００２４】図４は、図３のメモリセルアレイ１７にお
ける一部の領域Ｚを拡大して示す平面図である。領域Ｚ
には、マトリックス状に配列された複数のサブアレイＣ
ｅと、Ｘデコーダ４０からの信号を対応するサブアレイ
Ｃｅ内の一群のメモリセル（図示せず）に与えるワード
ドライバＷＤと、対応するサブアレイＣｅ内の一群のメ
モリセルの記憶内容を読み出しその記憶内容をリストア
するセンスアンプＳＡとが配設されている。
【００２５】図５は、図４の領域Ｚの各要素にほぼ対応
する、２層目までのアルミニウム配線の配置を具体的に
示す平面図である。半導体基板４３上には、基板側から
数えて１層目のアルミニウム配線１ＡＬが、図の左右方
向に複数本が相互に平行に延在し、また、２層目のアル
ミニウム配線２ＡＬが、図の上下方向に複数本が相互に
平行に延在している。
【００２６】１層目のアルミニウム配線１ＡＬは、図の
上方から下方に向かって順に、センスアンプＳＡからの
データを取り出すデータ線として機能する部分と、ワー
ドドライバＷＤ内で電源線（ＶＣＣ、ＧＮＤ）として機
能する部分とを有する。
【００２７】２層目のアルミニウム配線２ＡＬは、図の
左方から右方に向かって順に、ワードドライバＷＤを選
択するメインワード線として機能する部分と、センスア
ンプＳＡ内で電源線（ＶＣＣ、ＧＮＤ）として機能する
部分とを有する。ワードドライバＷＤ内を走る２層目の
アルミニウム配線２ＡＬから形成された電源線と、セン
スアンプＳＡ内を走る１層目のアルミニウム配線１ＡＬ
から形成された電源線は、相互に直交し、交点で接続さ
れており、いわゆるメッシュ状に配列されている。
【００２８】図６は、図５の領域の上方に更に３層目及
び４層目のアルミニウム配線を重ねた状態で示す平面図
である。１層目及び２層目のアルミニウム配線１ＡＬ、
２ＡＬ上には、３層目のアルミニウム配線３ＡＬが、２
層目のアルミニウム配線２ＡＬと直交する方向（図の左
右方向）に複数本が相互に平行に延在している。３層目
のアルミニウム配線３ＡＬは、４層目のアルミニウム配
線４ＡＬが、サブアレイＣｅの配列方向に対し任意の角
度で傾斜して、複数本が延在している。
【００２９】図７は、１層目及び２層目のアルミニウム
配線１ＡＬ、２ＡＬの配置を見やすくするために、３層
目及び４層目のアルミニウム配線３ＡＬ、４ＡＬを排除
した状態を示している。
【００３０】図８は、図６のＤａ−Ｄｂ線による断面図
である。半導体基板４３上には、１層目のアルミニウム
配線１ＡＬ、２層目のアルミニウム配線２ＡＬ、３層目
のアルミニウム配線３ＡＬ、及び４層目のアルミニウム
配線４ＡＬがこの順に形成される。２層目のアルミニウ
ム配線２ＡＬから形成された電源線と、３層目のアルミ
ニウム配線３ＡＬから形成された電源線とは、夫々、コ
ンタクト３７ｂを介して相互に導通している。また、３
層目のアルミニウム配線３ＡＬから形成された電源線に
は、４層目のアルミニウム配線４ＡＬから形成された電
源線が、コンタクト３７ａを介して導通している。これ
により、アルミニウム配線４ＡＬから供給される電源線
は、コンタクト３７ａ、アルミニウム配線３ＡＬ及びコ
ンタクト３７ｂを介して、対応するアルミニウム配線２
ＡＬに与えられる。４層目のアルミニウム配線４ＡＬ
は、ＤＲＡＭ（１５）の主電源線を構成し、２層目のア
ルミニウム配線２ＡＬは、上記主電源線から分岐する下
流側電源線を構成する。
【００３１】図９は、図６のＥａ−Ｅｂ線による断面図
である。半導体基板４３上には、１層目のアルミニウム
配線１ＡＬ、２層目のアルミニウム配線２ＡＬ、３層目
のアルミニウム配線３ＡＬ、及び４層目のアルミニウム
配線４ＡＬがこの順に形成される。アルミニウム配線４
ＡＬと、対応するアルミニウム配線３ＡＬとは、コンタ
クト３７ａを介して相互に導通している。アルミニウム
配線４ＡＬから供給される電源は、コンタクト３７ａを
介してアルミニウム配線３ＡＬに与えられる。
【００３２】本実施形態例では、ＤＲＡＭをキャッシュ
メモリとして用いながらも、ＤＲＡＭの電源線が４層目
のアルミニウム配線４ＡＬから構成された場合に、サブ
アレイＣｅの配列方向に対し任意の角度で傾斜する電源
線から３層目のアルミニウム配線３ＡＬに対して、電源
線として要求される密度でコンタクトを介して接続する
ことができる。
【００３３】また、１層目のアルミニウム配線１ＡＬ及
び２層目のアルミニウム配線２ＡＬから成る電源線は、
夫々、３層目のアルミニウム配線３ＡＬ及び４層目のア
ルミニウム配線４ＡＬから成る電源線までの比較的短い
区間のみで電源供給の機能を果たせば良い。これによ
り、アルミニウム配線１ＡＬ及び２ＡＬを夫々細く形成
することができるので、センスアンプＳＡ及びワードド
ライバＷＤの面積を小さく構成することができる。
【００３４】更に、４層目のアルミニウム配線４ＡＬの
直ぐ下層でこのアルミニウム配線４ＡＬに対し交差して
メッシュ形状を成す３層目のアルミニウム配線３ＡＬ
が、ＤＲＡＭ（１５）のデータ線をも成す２層目のアル
ミニウム配線２ＡＬをシールドすることになる。このた
め、４層目のアルミニウム配線４ＡＬから形成されたマ
イクロプロセッサ１３とボンディングパッドＢＰ間の信
号に誘起されるノイズが、２層目のアルミニウム配線２
ＡＬから形成されたデータ線に影響して動作を損なう等
の不具合を防止することができる。つまり、２層目のア
ルミニウム配線２ＡＬを用いて読み出されるセンスアン
プＳＡからの信号に悪影響が出ることはない。
【００３５】また、ＤＲＡＭ（１５）の電源線の配線の
制約が少ないため４層目のアルミニウム配線４ＡＬを効
率よく配置することができ、マイクロプロセッサ１３の
電源線とＤＲＡＭ（１５）の電源線とをボンディングパ
ッドＢＰから分離することができる。このように構成す
ることにより、マイクロプロセッサ１３の電源ノイズが
ＤＲＡＭ（１５）の動作マージンに影響を与えることが
無くなる。
【００３６】ＤＲＡＭ（１５）には、図１０に示すよう
に、ＶＣＣやＧＮＤ以外にビット線プリチャージ電源Ｈ
ＶＣＣ等があり、これらの電源に対しても、本発明を適
用し、３層目のアルミニウム配線３ＡＬの電源線を配置
すると、プリチャージ電位の安定化を実現することがで
きる。
【００３７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体集
積回路では、ＤＲＡＭをキャッシュメモリとして用いな
がらも、ＤＲＡＭの主電源線が最上層側の第１金属配線
層から構成された場合に、メモリセル配列方向に対し任
意の角度で傾斜する第１金属配線層から形成された電源
線をより多くの場所で、より下層の第２金属配線層から
形成された電源線に接続することで、実際の動作を行う
最下層に位置するトランジスタにより強い電源を供給す
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例における半導体集積回路
の各部の配置を示す平面図である。
【図２】本実施形態例の半導体集積回路の構成を示すブ
ロック図である。
【図３】本実施形態例におけるキャッシュデータ用ＤＲ
ＡＭマクロの各要素の配置状態を模式的に示す平面図で
ある。
【図４】図３のメモリセルアレイにおける一部の領域を
拡大して示す平面図である。
【図５】図４の領域の各要素にほぼ対応する、２層目ま
でのアルミニウム配線の配置を具体的に示す平面図であ
る。
【図６】図５の領域の上方に更に３層目及び４層目のア
ルミニウム配線を重ねた状態で示す平面図である。
【図７】１層目及び２層目のアルミニウム配線の配置を
見やすい状態にした平面図である。
【図８】図６のＤａ−Ｄｂ線による断面図である。
【図９】図６のＥａ−Ｅｂ線による断面図である。
【図１０】ＶＣＣやＧＮＤ以外にビット線プリチャージ
電源ＨＶＣＣ等を示す平面図である。
【符号の説明】
１ＡＬ：１層目のアルミニウム配線 ２ＡＬ：２層目のアルミニウム配線 ３ＡＬ：３層目のアルミニウム配線 ４ＡＬ：４層目のアルミニウム配線 １１：半導体集積回路 １３：マイクロプロセッサ １５：キャッシュメモリ １５ａ：キャッシュデータ用ＤＲＡＭマクロ １５ｂ：ＴＡＧ用ＤＲＡＭマクロ １６ａ：電源線 １６ｂ、１６ｃ：信号線 １７：メモリセルアレイ ３７ａ：コンタクト ３７ｂ：コンタクト ４０：Ｘデコーダ ４１：Ｙデコーダ ４２：周辺回路領域 ４３：半導体基板 ＢＰ：ボンディングパッド Ｃｅ：サブアレイ ＳＡ：センスアンプ ＷＤ：ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/10 ６８１Ｃ 27/108 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 G11C 11/401 H01L 21/3205 H01L 21/82 H01L 21/8242 H01L 27/04 H01L 27/108

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のワード線と複数のビット線との各
    交差部分に複数のメモリセルが行列状に配設されたＤＲ
    ＡＭから成るキャッシュメモリと、マイクロプロセッサ
    とを備えた半導体集積回路において、 少なくとも前記キャッシュメモリが配設される領域の上
    層の配線層が、 前記キャッシュメモリのデータ線及び電源線を形成する
    第１の配線層と、 前記キャッシュメモリのワード線及び電源線を形成する
    第２の配線層と、 前記キャッシュメモリの電源線に電源を供給する電源線
    から成る第３の配線層と、 前記マイクロプロセッサに電源を供給する電源線及び信
    号線を含み、前記マイクロプロセッサとボンディングパ
    ッドとを接続する配線から成る第４の配線層とを下層側
    から順次に備えることを特徴とする半導体集積回路。
  2. 【請求項２】 前記第３の配線層の電源線が、前記第４
    の配線層を介してボンディングパッドと接続される、請
    求項１に記載の半導体集積回路。
  3. 【請求項３】 前記第１の配線層の電源線と、前記第２
    の配線層の電源線とが相互に直交する、請求項１又は２
    に記載の半導体集積回路。
  4. 【請求項４】 前記キャッシュメモリの電源線に接続さ
    れるボンディングパッドと前記マイクロプロセッサの電
    源線に接続されるボンディングパッドとが異なるボンデ
    ィングパッドとして構成される、請求項１〜３の何れか
    に記載の半導体集積回路。
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