JPS62208665A - 積層形半導体記憶装置 - Google Patents
積層形半導体記憶装置Info
- Publication number
- JPS62208665A JPS62208665A JP61050802A JP5080286A JPS62208665A JP S62208665 A JPS62208665 A JP S62208665A JP 61050802 A JP61050802 A JP 61050802A JP 5080286 A JP5080286 A JP 5080286A JP S62208665 A JPS62208665 A JP S62208665A
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- JP
- Japan
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- memory element
- memory
- circuit
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000003491 array Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、積層形の半導体記憶装置に関し、特に半導
体回路を立体的に配置した構造をもつ半導体記憶回路素
子における記憶素子の配列構造およびアドレス選択技術
に関するものである。
体回路を立体的に配置した構造をもつ半導体記憶回路素
子における記憶素子の配列構造およびアドレス選択技術
に関するものである。
従来の半導体記憶装置は、その概略構造を第３図に示す
ように、記憶素子を２次元平面的に配列した記憶素子ア
レイ１１と、この記憶素子アレイ１１のＸ方向のアドレ
スを選択するＸデコー／１２と、記憶素子アレイ１１の
Ｙ方向のアドレスを選択スるＹ７’コーダおよびセンス
アンプガどの回路１３を備え、所定のＸアドレス信号１
４．〜１４ｎおよびＹアドレス信号１５．〜１５ｎを各
々のＸデコーダ１２．上記回路１３のＹデコーダに入力
して記憶素子アレイ１１内の記憶素子群のうち１個の記
憶素子を選択することによシ、その記憶素子に記憶され
たデータを上記センスアンプにて出力信号１６として読
み出すものとなっている。
ように、記憶素子を２次元平面的に配列した記憶素子ア
レイ１１と、この記憶素子アレイ１１のＸ方向のアドレ
スを選択するＸデコー／１２と、記憶素子アレイ１１の
Ｙ方向のアドレスを選択スるＹ７’コーダおよびセンス
アンプガどの回路１３を備え、所定のＸアドレス信号１
４．〜１４ｎおよびＹアドレス信号１５．〜１５ｎを各
々のＸデコーダ１２．上記回路１３のＹデコーダに入力
して記憶素子アレイ１１内の記憶素子群のうち１個の記
憶素子を選択することによシ、その記憶素子に記憶され
たデータを上記センスアンプにて出力信号１６として読
み出すものとなっている。
しかし、従来の半導体記憶装置は、記憶素子アレイ１１
に２次元的に配列された記憶素子を選択するのにＸ方向
とＹ方向に分けてアドレス選択を行うように構成されて
いるので、集積ビット容量を大きくしようとすれば、微
細化を行なったシ、チップ寸法を大きくする必要があっ
た。また、一本のアドレス信号につながる記憶素子の数
も多くなシ、信号の遅延が問題になったり、信号の遅延
を少なくするだめには大きなドライバを必要とするなど
の問題があった。
に２次元的に配列された記憶素子を選択するのにＸ方向
とＹ方向に分けてアドレス選択を行うように構成されて
いるので、集積ビット容量を大きくしようとすれば、微
細化を行なったシ、チップ寸法を大きくする必要があっ
た。また、一本のアドレス信号につながる記憶素子の数
も多くなシ、信号の遅延が問題になったり、信号の遅延
を少なくするだめには大きなドライバを必要とするなど
の問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、記憶素子を３次元的に配列して大容量化を図
るとともに、アドレス信号の遅延を少なくできる積層形
半導体記憶装置を提供することを目的とする。
たもので、記憶素子を３次元的に配列して大容量化を図
るとともに、アドレス信号の遅延を少なくできる積層形
半導体記憶装置を提供することを目的とする。
との発明に係る半導体記憶装置は、記憶素子が２次元平
面的に配列された記憶素子アレイを３次元的に積層して
３次元半導体記憶回路を構成し、この半導体記憶回路の
記憶素子を選択すべきアドレス信号を、前記記憶素子ア
レイの各層の選択信号および各層内のＸ、Ｙ方向の選択
信号に分けることにより、前記３次元半導体記憶回路に
立体的に配列された記憶素子を選択するようにしたもの
である。
面的に配列された記憶素子アレイを３次元的に積層して
３次元半導体記憶回路を構成し、この半導体記憶回路の
記憶素子を選択すべきアドレス信号を、前記記憶素子ア
レイの各層の選択信号および各層内のＸ、Ｙ方向の選択
信号に分けることにより、前記３次元半導体記憶回路に
立体的に配列された記憶素子を選択するようにしたもの
である。
この発明における積層形半導体記憶装置は、記憶素子を
３次元立体的に配列するために、集積ビット数が飛躍的
に増大し、まだアドレス信号を積層構造の記憶素子アレ
イのＸ、Ｙおよび２方向に分ケることにより、同一のビ
ット容量を持つ従来の半導体記憶装置よりも、１本のア
ドレス信号に付く負荷を少なくできるとともに、アドレ
ス信号線も短くすることができるので、アドレス線の遅
延が低減できる。
３次元立体的に配列するために、集積ビット数が飛躍的
に増大し、まだアドレス信号を積層構造の記憶素子アレ
イのＸ、Ｙおよび２方向に分ケることにより、同一のビ
ット容量を持つ従来の半導体記憶装置よりも、１本のア
ドレス信号に付く負荷を少なくできるとともに、アドレ
ス信号線も短くすることができるので、アドレス線の遅
延が低減できる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による積層形半導体記憶装
置の構成を模式的に示したものであシ、ここでは、記憶
素子アレイを４層積層した場合をす。この実施例では、
第１図に示すように、ＭＯＳ形の記憶素子が４×４のＸ
−Ｙマトリクス状に配置された２次元構造の記憶素子ア
レイ１，２．３および４を３次元的に積層して３次元半
導体記憶回路を構成する。そして、この半導体記憶回路
には記憶素子アレイ１〜４の層を選択するとともにそれ
ら層内の４体のアドレス線のうち１本を選択するための
Ｘ／Ｚデコーダ回路５と、とのデコーダ回路５で選択さ
れた記憶素子プレイ１〜４０４個の記憶素子のうち１個
を選択してその記憶素子に記憶されたデータを読み出す
ためのＹデコーダ。
置の構成を模式的に示したものであシ、ここでは、記憶
素子アレイを４層積層した場合をす。この実施例では、
第１図に示すように、ＭＯＳ形の記憶素子が４×４のＸ
−Ｙマトリクス状に配置された２次元構造の記憶素子ア
レイ１，２．３および４を３次元的に積層して３次元半
導体記憶回路を構成する。そして、この半導体記憶回路
には記憶素子アレイ１〜４の層を選択するとともにそれ
ら層内の４体のアドレス線のうち１本を選択するための
Ｘ／Ｚデコーダ回路５と、とのデコーダ回路５で選択さ
れた記憶素子プレイ１〜４０４個の記憶素子のうち１個
を選択してその記憶素子に記憶されたデータを読み出す
ためのＹデコーダ。
センスアンプおよび出力バッファからなるＹ入出力回路
６を設ける。さらに、前記記憶素子アレイ１〜４の層内
のＸ方向を指定するＸアドレス信号ｒ、、ｒ、およびそ
の各層を指定する２アドレス信号９１，９ッをＸ／Ｚデ
コーダ回路５に入力し、かつ記憶素子アレイ１〜４の層
内のＹ方向を指定するＸアドレス信号８１，８．をＹ入
出力回路６のＹデコーダに入力することにより、３次元
半導体記憶回路に立体的に配列された記憶素子を選択す
るように構成されている。このとき、Ｘ／ｚデコーダ回
路５．Ｙ入出力回路６け、各記憶素子アレイ１〜４のい
ずれか１つの層に形成しても良いし、複数の層にまたが
って形成して本良い。
６を設ける。さらに、前記記憶素子アレイ１〜４の層内
のＸ方向を指定するＸアドレス信号ｒ、、ｒ、およびそ
の各層を指定する２アドレス信号９１，９ッをＸ／Ｚデ
コーダ回路５に入力し、かつ記憶素子アレイ１〜４の層
内のＹ方向を指定するＸアドレス信号８１，８．をＹ入
出力回路６のＹデコーダに入力することにより、３次元
半導体記憶回路に立体的に配列された記憶素子を選択す
るように構成されている。このとき、Ｘ／ｚデコーダ回
路５．Ｙ入出力回路６け、各記憶素子アレイ１〜４のい
ずれか１つの層に形成しても良いし、複数の層にまたが
って形成して本良い。
このように構成された積層形の半導体記憶装置は、各記
憶素子アレイ１〜４の記憶素子を選択する場合、２アド
レス信号９．，９．にて記憶素子プレイ１〜４の層を指
定したうえ、Ｘアドレス信号７１．７．でその１つの層
内の４本のアドレス線のうち１本を選択する。すなわち
Ｘ／Ｚデコーダ回路５によ９各２アドレス信号９１．９
．およびＸアドレス信号７．．７．に対応して該デコー
ダ回路５から出力される１６本のアドレス線のうち１本
を選択する。次に、この選択された記憶素子アレイ１〜
４の４個の記憶素子のうちの１個をＸアドレス信号８．
．８．にて選択することによって、その記憶素子に記憶
されたデータをＹ入出力回路６のセンスアンプ、出力バ
ッファで出力信号１０として読み出すことができる。
憶素子アレイ１〜４の記憶素子を選択する場合、２アド
レス信号９．，９．にて記憶素子プレイ１〜４の層を指
定したうえ、Ｘアドレス信号７１．７．でその１つの層
内の４本のアドレス線のうち１本を選択する。すなわち
Ｘ／Ｚデコーダ回路５によ９各２アドレス信号９１．９
．およびＸアドレス信号７．．７．に対応して該デコー
ダ回路５から出力される１６本のアドレス線のうち１本
を選択する。次に、この選択された記憶素子アレイ１〜
４の４個の記憶素子のうちの１個をＸアドレス信号８．
．８．にて選択することによって、その記憶素子に記憶
されたデータをＹ入出力回路６のセンスアンプ、出力バ
ッファで出力信号１０として読み出すことができる。
なお、第２図社第１図の記憶素子アレイ１〜４を４層積
層した構造の一例を示す一部断面図であり、各層におけ
るＭＯ８形トランジスタ１００は、ゲート電極１０１と
ソースおよびドレイン領域１０３゜１０４からなり、素
子分離絶縁膜１０５上の配線層１０６を介して互に接続
されて２次元平面的に配置されるとともに、各記憶素子
アレイ１〜４を分離する層間絶縁膜１０７上にぞれぞれ
シールドプレート（バンクゲート電極としても使用可能
） １０２，２０２゜３０２を介在させることにより、
各記憶素子アレイ１〜４の層間を分離するものとなって
いる。第２図では、便宜上、１層の記憶素子アレイ１に
ついてのみ符号を付しであるが、その他の各層の記憶素
子アレイ２〜３も同様のものである。
層した構造の一例を示す一部断面図であり、各層におけ
るＭＯ８形トランジスタ１００は、ゲート電極１０１と
ソースおよびドレイン領域１０３゜１０４からなり、素
子分離絶縁膜１０５上の配線層１０６を介して互に接続
されて２次元平面的に配置されるとともに、各記憶素子
アレイ１〜４を分離する層間絶縁膜１０７上にぞれぞれ
シールドプレート（バンクゲート電極としても使用可能
） １０２，２０２゜３０２を介在させることにより、
各記憶素子アレイ１〜４の層間を分離するものとなって
いる。第２図では、便宜上、１層の記憶素子アレイ１に
ついてのみ符号を付しであるが、その他の各層の記憶素
子アレイ２〜３も同様のものである。
上記実施例においては一層に４×４の記憶素子が４層積
層されたものについて示したが、これらの値は複数個で
あればよい。
層されたものについて示したが、これらの値は複数個で
あればよい。
また、記憶素子の構成はダイナミックＲＡＭやスタティ
ックＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど従
来のＸ、Ｙアドレスにより選択可能なものであればどの
ようなものでも適用できる。
ックＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど従
来のＸ、Ｙアドレスにより選択可能なものであればどの
ようなものでも適用できる。
以上のようにこの発明の積層形半導体記憶装置によれば
、２次元構造をもつ記憶素子アレイをｎ（ｎ：任意の整
数）層積層することによシ、記憶素子内のアドレス信号
線長をしにすることかできるとともに、それに接続され
る記憶素子の数も１／と７に、り、これによって、高速
動作が可能となり、また容易に大容量化することもでき
る効果がある。
、２次元構造をもつ記憶素子アレイをｎ（ｎ：任意の整
数）層積層することによシ、記憶素子内のアドレス信号
線長をしにすることかできるとともに、それに接続され
る記憶素子の数も１／と７に、り、これによって、高速
動作が可能となり、また容易に大容量化することもでき
る効果がある。
第１図はこの発明の一実施例による積層形半導体記憶装
置の模式図、第２図は第１図における記憶素子アレイの
一部断面図、第３図は従来の半導体記憶装置の概略図で
ある。 １．２，３，４・ｅ・・記憶素子アレイ、５・・・・Ｘ
／Ｚデコーダ回路、６・・・・Ｙ入出力回路、７．．７
．・拳・・Ｘアドレス信号、８．．８゜・・・・Ｙアド
レス信号、９．．９□Φ會・・２アドレス信号、１０・
・・・出力信号。
置の模式図、第２図は第１図における記憶素子アレイの
一部断面図、第３図は従来の半導体記憶装置の概略図で
ある。 １．２，３，４・ｅ・・記憶素子アレイ、５・・・・Ｘ
／Ｚデコーダ回路、６・・・・Ｙ入出力回路、７．．７
．・拳・・Ｘアドレス信号、８．．８゜・・・・Ｙアド
レス信号、９．．９□Φ會・・２アドレス信号、１０・
・・・出力信号。
Claims (1)
- 半導体回路を立体的に配置した構造の回路素子において
、記憶素子が２次元平面的に配列された記憶素子アレイ
を３次元的に積層して３次元半導体記憶回路を構成し、
この半導体記憶回路の記憶素子を選択すべきアドレス信
号を、前記記憶素子アレイの各層の選択信号および各層
内のＸ、Ｙ方向の選択信号に分けることにより、前記３
次元半導体記憶回路に立体的に配列された記憶素子を選
択するようにしたことを特徴とする積層形半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050802A JPS62208665A (ja) | 1986-03-07 | 1986-03-07 | 積層形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050802A JPS62208665A (ja) | 1986-03-07 | 1986-03-07 | 積層形半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208665A true JPS62208665A (ja) | 1987-09-12 |
Family
ID=12868905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050802A Pending JPS62208665A (ja) | 1986-03-07 | 1986-03-07 | 積層形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208665A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03225696A (ja) * | 1990-01-30 | 1991-10-04 | Sharp Corp | 半導体記憶装置 |
| JP2007184084A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | 非揮発性半導体メモリ装置 |
| JP2007184085A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | 非揮発性半導体メモリ装置 |
| JP2011129889A (ja) * | 2009-11-18 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837948A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 積層半導体記憶装置 |
| JPS5856456A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-07 JP JP61050802A patent/JPS62208665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837948A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 積層半導体記憶装置 |
| JPS5856456A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 半導体装置の製造方法 |
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| JP2007184084A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | 非揮発性半導体メモリ装置 |
| JP2007184085A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | 非揮発性半導体メモリ装置 |
| JP2011129889A (ja) * | 2009-11-18 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
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