JPS5856456A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5856456A
JPS5856456A JP56155150A JP15515081A JPS5856456A JP S5856456 A JPS5856456 A JP S5856456A JP 56155150 A JP56155150 A JP 56155150A JP 15515081 A JP15515081 A JP 15515081A JP S5856456 A JPS5856456 A JP S5856456A
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JP
Japan
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film
laminate
semiconductor device
forming
memory
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JP56155150A
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English (en)
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Kazumichi Omura
大村　八通
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

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  • Weting (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は素子動作時に発生する熱を効果的に除去出来る
結果、多層に素子を集積して所望の特性を得ることを可
能にする半導体装置の製造方法に関する。
最近半導体素子の微細化技術の進歩に伴ない、半導体−
チップ上に塔載される素子数が増加している。更に、一
平面上の集積に止らず、多層にわたって集積する研究が
進められている。すなわち半導体基板上に平面的に素子
を集積し、絶縁薄膜で覆い、その上に半導体膜を堆積す
る。
この半導体膜に素子を集積し、これに絶縁薄膜を被着す
る。このような工程を繰返すことによ９半導体素子が多
層に集積される。このような集積が可能なた゛めには次
のような技術の出挑が必要であった。半導体膜間の絶縁
に使う、絶縁膜、。
は単結晶膜でないので、この上に半導体膜を堆積して亀
へテロエピタキシャル成長が可能でなく単結晶とはなら
ず、結晶粒径の小さい多結晶膜である。この多結晶Ｓ１
膜は１０００℃程度の高温では結晶粒成長は起らない。
従ってこの半導体膜に素子を形成しても素子特性を示さ
々い。
この半導体薄膜上の素子がバルク上の素子に近い特性を
示すためには、半導体薄膜は結晶粒径の大きい多結晶薄
膜であゐことが必要である。
最近ＣＷレーザービームや電子ビームを細く絞って照射
、走査する“ことにより半導体薄膜を溶融固化する技術
が報告されている。この技術によれば結晶粒が数μｍ程
度にない、この半導体薄膜形成した素子はバルクＳ１上
に形成した素子と同様な素子特性を示すようになる。例
を挙げると、Ｓ１単結晶上に１μｍの５ｔＯ１膜をＣＶ
Ｄ被着し、この上に同じ＜０．５膜ｍのＳ１模をＣＶＤ
堆積し、Ａｒレーザーを５０膜ｍに絞り数＋ａｌｌ　／
　ＩＩ　＠　ｅの走査速度を保ちＩＯＷ程度４の出力で
照射すると８１膜は解融固化し、粒径が数μｍ−２０μ
ｍになる。この上に・ｎチャネルＨｏ８）ランジスタを
形成した場合、電界効果易動Ｉｆは３００〜４００ｃｍ
”／　ｖｓｅｃ　となシ、バルクのそれに近い値となる
。
この技術の例として、この技術を適用して、各層に２に
ビットの多結晶シリコン二重ゲート構造なだれ型Ｍ　Ｏ
Ｓ　（５ｔａｃｋ＠ｄ−Ｇａｔｅ　Ａｖａｌａｎｃｌｅ
−Ｉｎｊ＊ｃｔｌｏｎ　Ｔｙｐｅ　Ｍｅｔａｌ−Ｏｃｌ
ｄｅ　−８ｅｒｎｉｄｈｄｕｃｔｏｒ−８膜ＭＯ８）メ
モリを製作して行き、これを８層に構築してＦＲＯＭを
構成した。
各素子は、ゲート酸化膜８００Ａを形成し、フローティ
ングゲートとしてａ’　ｏ　ｏ　ｏ　’ｈの多結晶ｓｔ
膜を用い、更に１２００Ａの酸化膜を介して多結晶８１
のコントロールゲートを形成してｎチャネルＨｏ５）９
ンジスタとした。このＦＲＯＭに書き込みを行ない、メ
モリの保持動特性を加速試験で調べた所、ｓｉ単結晶基
板上に形成されたメモリの保持時間が、同様の素子を８
１単結晶基板上のみに形成したメモリのそれに比べて短
いことが判った。父上層のメモリの保持時間は基板上の
それよシ更に短いことが判った。
この素子の上７層を取除いた、−単結晶基板上のみのメ
モリの保持特性は、始めに第１膚のみ単結晶基板に形成
したメモリのそれに近いものであった。この結果から考
えると、８層のメモリのうちの単結晶Ｓｔ基板上のメモ
リの保持特性は、この上に７層ものメモリを構成する場
合の製造プロセスによシ劣化したのではなく、８層メモ
リの動作時に発生する熱のため素子が高温になる結果、
保Ｍ％性が劣化すると考えられる。
本発明はこのような事情に鑑みてなされたもので、素子
を多層に集積したときに内部の発熱を効果的に除去出来
る結果１例えばＦＲＯＭの保持特性が改善されるように
し得る半導体装置の製造方法を提供する吃のである。
本発明は、素子を多層に積層するに際して積層体内部の
所定個所に素子形成に使用する材料とは異種の物質を埋
設し、積層体形成後または途中工程で仁の異種物質を選
択的に食刻除去して積層体に深い孔を形成し、このあた
かもアリの巣状に孔のあけられた積層体を、所定のガス
を充填した容器に収納することにより、積層体内部で発
生する熱を効果的に放散させるようにして多層構造半導
体装置の特性改善を可能としたことを特徴としている。
以下実施例により本発明の詳細な説明する。
ｐ型Ｓ１単結晶基板１上に通常の工程で二重多結晶Ｓｌ
ゲートｎチャネルＭＯＳメモリトランジスタを集積形成
する。第１ゲート酸化膜厚ものである。８１基板上にこ
のメモリトランジスタ群が形成された後、例えばスピン
・オン・シリカ等の商標で知られるような、微細なＳｔ
Ｏ。
粒を有機溶剤中に分散せしめた液体を塗布し、乾燥ペイ
クして平滑な面のＳｔＯ，膜２を上記素子上に形成する
。次に通常のＣＶＤ堆積、又は蒸着により多結晶或はア
モルファスＳ１薄膜３’ｅ４００ＯＡ堆積する。Ａｒレ
ーザー光を５０ｐｒｎφ程変に集束し、１０　２０　ｍ
／ｓｅｃ　（７）速度でこのＳ１薄膜３を照射する。出
力は１〇−１３Ｗを使用した。この結果Ｓｌ薄膜３は数
μｍから３０μｍ程度の結晶粒径の多結晶ｓｉ模となっ
た。第１図がこの状態である。この上に、単結晶基板上
に形成したものと略同じ、二重多結晶ＳｌゲートＭｏＳ
メモリトランジスタを集積形成する。このような方法を
繰返して第２図のようなメモリの積層体を構築する。即
ち、第２図の３，５が結晶化したＳ１薄膜、２　、４　
、６はスピン・オン拳シリカによる平滑化ＳｔＯ，膜で
ある。この際、図のように、後に溝７を形成する部分は
予めＳｉ薄膜３，５を除去しておく。
そして第２層Ｓｉ薄膜５上に素子形成し、平滑ｓｈｏ、
ＩＸｒｓを形成後、幅５ｐｍの溝７を第１層の平滑Ｓｉ
ｎ、膜２を貫通する深さに形成する。
この形成には反応性イオンエツチング（ＲＩＥ）を用い
て垂直な溝壁面を形成した。この溝７は８１基板をチッ
プに切断した時その側面に溝断面があるか、或は積層体
構築の最終段階で、鴫５ｉ０２エツチングのみで開孔し
この溝に到達出来るような位置と構造で良い。又溝の一
端面がチップ側面にある場合、溝他端は素子中で閉じて
いても良い。本実施例ではチップ側面に溝断面が来るよ
うにしである。こうして、第２層Ｓｉ薄膜５上のＳ１０
．膜６からＲＩＥで食刻した溝７の上からＺｎＯ微粒子
を有機溶媒中に分散させた液を塗布、この溝７をＺｎ０
層８で埋めた。ＺｎＯ微粒子層は当初溝７の深さより厚
く堆積し、８１０．ｉｔｓ上にも存在するようにする。
次に希ＭＣＩ　でこのＺｎＯ層を食刻し、５Ｓｉｎ、膜
６上から取り去る。次にスピン参オン・シリカの如きＳ
１０．微粒子分散液塗布で壽の上部を覆い且平坦なＳｉ
ｎ、膜９を形成する。以後、Ｓｉ堆積、レーザー照射、
素子形成を所要回数だけ繰返し、で行なう。最後にウェ
ハをチップに分割切断し、希ＭＣＩによシ埋込んである
ＺｎＯ層をすべて除去する。この場合、ＺｎＯ層がチッ
プ！！内部に完全に埋設されているときけ、第３図（、
）のように表面からＺｎ０層１２゜Ｋ達する開孔をあけ
てから、また同図（ｂ）のようにチップＩＩの側面にＺ
ｎ０層１２．の一端が露出されているときけその１１ま
、Ｚｎ、Ｏエツチングを行ってこれらのＺｎＯ層を除去
する。そして第４図に示すように、アリの巣状の通気孔
１３、〜１３．　　を形成したメモリトランジスタの積
層体チップｌＩを容器１４にマウ／ト、ボンディング後
、Ｈｔガス、又はＨｅガスを封入して容器に封止し７た
。このトランジスタの書き込み前のしきい電圧は＋１■
、書き込み後のそれは＋１０ｖである。籾：き込み後の
保持特性をみるためＶｎｎ＝＋５Ｖを印加、１５０℃に
保ちしきい値電圧の変化を見た。この積層体の各層の動
作時の電流は約６０ｍＡであつ九。
第５図にこの半導体メモリ装置の加速試験による記憶保
持特性を示す。■、■および■が本発明の実施例でそれ
ぞれＮ、ガス、ＨｅガスおよびＨ，ガスを封入した場合
であり、これらの保持材性はバルクＳ１上のみのメモリ
（通常の大気中封止）の場合のそれ■と同じか、或はむ
しろ若干良いことが判る。−力木発明のような通気孔構
造を持たず、且大気封止の多層半導体メモリの場合の保
持特性は■であって、旬時間でしきい電圧が動くことが
判る。又本発明の通気孔構造を有しても大気中封止の場
合けＨ，ガス、Ｈｅガス封止のそれぞれに比し保持特性
は劣ってくる。
以上のように本実施例の方法によれば、多層構造の内部
で発生する熱を効果的に容器外に取り出せる結果、すぐ
れたメモリの保持特性を示すことが出来るっ 尚、実施例ではメモリを説明したが、本発明は論理素子
を多層に積層する場合にも有効である。また実施例では
溝裟は孔構造充填物としてＺｎＯ微粒子用いたが、同様
の加工が出来る々らば金属でも醍いっ
【図面の簡単な説明】
第１図および第２図は本発明の一実施例の製造工程を説
明するための断面図、第３図（ａ）　、　（ｂ）はその
積層体チップ内の埋設ＺｎＯ層を除去する工程を説明す
るための断面図、第４図は同じく完成した積層体チップ
を容器に収納した状態の模式的断面図、第５図は実施例
装置の記憶保持特性を従来例と比較して示す図である。 １・・・単結晶８１基板、３，５・・・Ｓ１薄喚、２．
４，６．９・・・平滑化Ｓ１０！膜、７・・・溝、８・
・・Ｚ　ｎ　０層、１１・・・積層体チップ、１２ｍ　
。 １２、・・・ＺｎＯ層、１３１〜１３．・・・通気孔、
１４・・・容器。 出願人代理人　　弁理士　鈴　江　武　彦［１図 第２図

Claims (5)

    【特許請求の範囲】
  1. （１）所定基板上に素子を集積形成した半導体薄膜を絶
    縁薄膜をはさんで多層に積層した半導体装置を製造する
    に際し、積層体内部の所定個所に多層化に当って異種物
    質を埋設し、積層体形成後または途中工程でこの異種物
    質を選択的に食刻除去して積層体に深い孔を形成し、こ
    の積層体を所定ガスを充填した容器に収納することを特
    徴とする半導体装置の製造方法。
  2. （２）基板およびこれに積層する半導体薄膜はｓｉであ
    シ、積層体内部に埋設する異種物質はＺｎＯである特許
    請求の範囲第１項記載の半導体装置の製造方法。
  3. （３）容器に充填するガスはＨｅまたはＨ２である特許
    請求の範囲第１項記載の半導体装置の製造方法。
  4. （４）異種物質は積層体形成後チップに切断分割したと
    きにその側面に一端が露出するように埋設される特許請
    求の範囲第１項記載の半導体装置の製造方法。
  5. （５）異種物質は積層体形成後に表面からの絶縁薄膜エ
    ツチングによる開孔形成でその表面の一部を露出させ得
    るように埋設される特許請求の範囲第１項記載の半導体
    装置の製造方法。
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