JPH09213822A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、小面積で高集積化に適した、
半導体記憶素子及び半導体記憶装置を提供することであ
る。 【解決手段】ソース領域、ドレイン領域を上下に設け、
チャネルを上下方向に走らせることにより、小さい面積
で作製可能とする。又は、ゲート電極を積層状に設け、
側面にチャネルを設けることで小さい面積で作製可能と
する。 【効果】本発明により高集積、低消費電力の記憶装置が
実現でき、システムの低消費電力化、小型化に顕著な効
果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶素子及
び半導体記憶装置に関する。

【０００２】

【従来の技術】従来、浮遊ゲートと制御ゲートとを有す
るＭＯＳＦＥＴを用いることによって、フラッシュＥＥ
ＰＲＯＭのような不揮発性記憶装置が実現されている。
浮遊ゲ−トにキャリアを蓄積することによりＭＯＳＦＥ
Ｔのしきい電圧が変化することを利用し、情報の記憶、
読出しを行うものである。浮遊ゲ−トには通常多結晶シ
リコンが用いられる。この浮遊ゲート付きＭＯＳＦＥＴ
を用いることにより、１トランジスタのみで１ビットの
情報を長期間にわたって記憶できる。フラッシュＥＥＰ
ＲＯＭのメモリセル構造として、Nikkei Electronics n
o.444 pp151-157,1988年に記載されている従来構造及び
コンタクトレスセル構造を挙げる。

【０００３】本発明に関連した他の従来技術として、K.
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993年、及びT. Ishii et al, Inter
national Conference on Solid State Devices and
Materials pp201-203, 1995年に記載されている多結
晶シリコンを用いた単一電子メモリをあげる。この技術
においては多結晶シリコン薄膜によって電流経路である
チャネル及び電子を捕獲する記憶領域を同時形成する。
記憶領域に電子が捕獲されるとしきい電圧が変化するこ
とを利用し、情報の記憶を行なう。電子一個の蓄積で１
ビットの記憶を行なう所に特徴がある。多結晶シリコン
の結晶粒の利用によって加工した寸法より実効的に小さ
い構造が実現され、室温においても動作が可能となる。

【０００４】

【発明が解決しようとする課題】微細構造の進歩によっ
てＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等各種メモリ
のメモリセルは小面積化が進んでいる。メモリ方式によ
って加工寸法とセル面積の対応は概ね決まっているが、
これは半導体基板表面に１セルに必要な構造を配置した
場合に占める面積から評価される。ＤＲＡＭは１トラン
ジスタ１キャパシタで１セルを実現でき、６トランジス
タ必要とするＳＲＡＭと比べ同じ加工寸法でも一世代先
の記憶容量を実現する。従って同じ加工寸法でより小さ
い面積のセルを実現することが重要である。現状では１
トランジスタで１セルのフラッシュメモリが最も小さい
面積のセルを実現できることになるが、基板表面にＭＯ
Ｓ構造を形成するメモリではこれが限界と考えられる。

【０００５】一方、金属又は半導体の微小なドット内に
電子を出し入れする場合にクーロン反発力が有効に働く
ことを利用する単一電子素子は、原理的に１０ｎｍ程度
の非常に小さい構造で動作が可能であるという利点を持
つ。しかし、実際の素子作製においては、加工寸法はリ
ソグラフィー技術等の制限を受ける。さらに、従来素子
ではソース領域、ドレイン領域等の引き出し部分の大き
さが大きく、集積化して小さくできる利点が活かされた
素子構造は提案されていない。

【０００６】そこで、本発明の目的とするところは、従
来の限界を打ち破るような、小面積で高集積化に適した
半導体記憶素子及び半導体記憶装置を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明は、ソース領域、
ドレイン領域を上下に設け、チャネルを上下方向に走ら
せることにより、小さい面積で作製可能であることをこ
とを特徴とする。

【０００８】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソ−ス(76)、ドレイン領域(77)
を有し該ドレイン領域(77)は、絶縁膜(82)を介してソ−
ス領域(76)の上あるいは下に設けられ、該ソ−ス領域(7
6)は、チャネル領域(78)を介してドレイン領域(77)と接
続され、該チャネル領域(78)は、ゲ−ト絶縁膜(81)を介
してゲ−ト電極(80)と接続され、チャネル領域(78)近傍
にキャリア閉じ込め領域(79)を有し、上記キャリア閉じ
込め領域(79)にキャリアを保持することにより半導体素
子のしきい電圧を変化させることで記憶を行なうことを
特徴とする（第１図参照）。

【０００９】又、ゲート電極を上下方向に複数設け、そ
の段差側面にチャネルを設けることによって小さい面積
で作製することが可能である実施形態は、ソ−ス(21)、
ドレイン領域(22)を有し、互いに絶縁膜(85)を介して上
下に設けられた複数のゲート電極(19) (20)を有し、絶
縁膜(26)を介して上記ゲート電極(19) (20)側面に設け
られたチャネル領域(24) (25)を有し、該ソ−ス領域(2
1)は、チャネル領域(24) (25)を介してドレイン領域(2
2)と接続され、チャネル領域(24) (25)近傍にキャリア
閉じ込め領域(24) (25)を有し、上記キャリア閉じ込め
領域(24) (25)にキャリアを保持することにより半導体
素子のしきい電圧を変化させることで記憶を行ない、キ
ャリア閉じ込め領域(24) (25)が短径の平均が１０ｎｍ
以下の半導体又は金属の微小粒からなることを特徴とす
る（第４図参照）。

【００１０】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。

【００１１】

【発明の実施の形態】

実施例１ 以下には、本発明の具体的な実施例による記憶素子を説
明する。図１は本実施例による記憶素子の構造図を示
す。図１（ａ）が鳥瞰図、図１（ｂ）が断面図である。
ソース(76)、およびドレイン(77)は、高不純物濃度ｎ型
の多結晶シリコンからなる領域であり、 間にＳｉＯ2絶
縁膜(82)がある。このＳｉＯ2絶縁膜(82)側面にＰ型の
多結晶シリコンからなる厚さ２０ｎｍ、幅１５０ｎｍの
チャネル部(78)が形成されており、薄い絶縁膜(87)を隔
てて多結晶シリコンからなるキャリア閉じ込め領域(79)
が形成されている。チャネル部(78)及びキャリア閉じ込
め領域(79)はＳｉＯ2絶縁膜(81)を介してゲート電極(8
0)に接続されている。ゲート電極(80)とキャリア閉じ込
め領域(79)の間の距離は３０ｎｍとする。チャネル部(7
8)とキャリア閉じ込め領域(79)を別々に設けることによ
り、後に実施例３で述べるチャネル部とキャリア閉じ込
め領域を一括して形成する構造と比べ、各々別に設計、
形成が可能となるため自由度が多いという特徴がある。
特にチャネル部(78)とキャリア閉じ込め領域(79)の間の
絶縁膜(87)の材料、膜厚を選ぶことによってポテンシャ
ルバリアの高さ、幅を人工的に決められる利点がある。
本実施例ではソースをおよびドレインよりも下にしてい
るが、これは逆でも構わない。さらに、本実施例ではキ
ャリアを電子とし、以下の実施例でも電子とするが、キ
ャリアは正孔でも構わない。

【００１２】本実施例の記憶素子はソース(76)、および
ドレイン(77)領域が上下に重なっており、その分の面積
を小さくする事ができる。さらにチャネル領域(78)につ
いても縦に走る構造をとることで素子面積が小さくなっ
ている。本実施例の記憶素子を繰り返し並べてより多く
の記憶を行うことができる。これは以下の実施例の記憶
素子においても同様である。

【００１３】本実施例の記憶素子の動作を説明する。書
き込み、消去はゲート電極(80)の電位を変えることで行
なう。ソース(76)ドレイン(77)間に一定の電圧を加え、
ゲート電圧を印加して行くと、チャネル(78)の多結晶シ
リコン薄膜に電子が誘起され、電流が流れ始める。ゲー
ト電圧を大きく印加すると、チャネル領域(78) とキャ
リア閉じ込め領域(79)の間のポテンシャル差が大きくな
り、ついには電子がトンネルまたは熱励起によって間の
絶縁膜(87)のポテンシャルバリアを越えてキャリア閉じ
込め領域(79)に注入される。この結果、しきい値が大き
い方にシフトし、同じゲート電圧においても電流値が小
さくなる。情報の読み出しはこの電流値の大小を見るこ
とで行なう。消去はゲート電圧を逆方向に振ることで行
なう。

【００１４】次に本実施例の製造工程を説明する。Ｐ型
基板(86)表面を酸化してＳｉＯ2膜(84)を形成した後ｎ
型多結晶シリコン膜、 ＳｉＯ2膜、ｎ型多結晶シリコン
膜、ＳｉＯ2膜の順に堆積し、堆積した計四層をホトレ
ジストをマスクとして一括してエッチングすることでソ
−ス(76)、ドレイン(77)領域、 ＳｉＯ2膜(82) (83)を
形成する（図１６（ａ））。このように一括して形成す
るため、積層構造にしてもリソグラフィー工程の増加が
少ない。次に２０nmのａ(アモルファス)−Ｓｉを堆積し
た後、熱処理により結晶化を行なう。この多結晶シリコ
ンをホトレジストをマスクとしてエッチングし、ソ−ス
(76)、ドレイン(77)領域を結ぶ線状に加工することでチ
ャネル部(78)が形成される（図１６（ｂ））。このエッ
チング工程において、ソ−ス(76)、ドレイン(77)領域の
上に設けたＳｉＯ2膜(83)がドレイン(77)領域上部の余
分な削れを防ぐ。この後薄いＳｉＯ2膜(87)を堆積した
後、キャリア閉じ込め領域(79) の多結晶シリコンを堆
積し、エッチングを行なう。 その後ＳｉＯ2膜(81)を堆
積した後にｎ型多結晶シリコン膜を堆積し、ホトレジス
トをマスクとしてエッチングしてゲート電極(80)を形成
する。

【００１５】実施例２ 図１５は本発明の別の実施例による記憶素子の構造図を
示す。ソース(1)、およびドレイン(2)は、高不純物濃度
ｎ型の多結晶シリコンからなる領域であり、間にＳｉＯ
2絶縁膜(7)がある。このＳｉＯ2絶縁膜(7)側面にノンド
ープの多結晶シリコンからなる厚さ１０ｎｍ、幅２０ｎ
ｍのチャネル部(3)が形成されており、薄い絶縁膜を隔
てて直径の平均が６ｎｍの複数のシリコン結晶粒からな
るキャリア閉じ込め領域(4)が形成されている。チャネ
ル部(3)及びキャリア閉じ込め領域(4)はＳｉＯ2絶縁膜
(6)を介してゲート電極(4)に接続されている。ゲート電
極とキャリア閉じ込め領域(4)の間の距離は３０ｎｍと
する。素子はＳｉＯ2絶縁膜(8)上に設けられている。素
子が絶縁膜上に設けられる点は、特にことわりのない限
り以下の実施例でも同様である。本実施例ではチャネル
(3)及びキャリア閉じ込め領域(4)を別々に形成したが、
一体に形成する方法もあり、この方法を採用しても構わ
ない。これは以下の実施例でも同様である。又、ドレイ
ン(2)上部の、ソース(1)およびドレイン(2)と同じ幅に
加工されたＳｉＯ2膜(18)は実施例１で述べたＳｉＯ2膜
(83)と同様ドレイン(2)の余分な削れを防ぐ。

【００１６】本実施例の記憶素子の動作について実施例
１と異なる部分を説明する。本実施例ではキャリア閉じ
込め領域(4)にキャリアを捕獲した際、チャネル(3)が細
い為、ゲート電極(5)とチャネル(3)の間の容量が小さく
なり、少ない電荷蓄積の影響を読み出せる。本実施例に
おいては３個の電子蓄積を約１Ｖのしきい電圧シフトと
して読みだすことができる。ただし、チャネル幅をより
大きくとり、キャリア閉じ込め領域のシリコン結晶粒を
多く用意することで蓄積電子数を増やし、所望のしきい
電圧シフトを実現してもよい。チャネル幅を大きくすれ
ば大きな電流を流すことができ、リソグラフィー工程も
容易である。キャリア閉じ込め領域の大きさは１０ｎｍ
以下であり、周りとの全容量は３ａＦ以下となる。従っ
て室温を仮定し、熱的な擾乱を考慮に入れた場合でもキ
ャリア閉じ込め領域内の安定なキャリア数は一個単位で
決まる。このため過剰なキャリアが入る、蓄積したキャ
リアが抜ける等の現象が起こりにくくなる。消去はゲー
ト電圧を逆方向に振ることで行なう。

【００１７】実施例３ 図２は、本発明の第３の実施例を示す。本実施例におい
てはチャネル部及びキャリア閉じ込め領域(11)が一体に
形成されている点、チャネル部(11)をソ−ス(9)、およ
びドレイン(10)の両側に設ける点においてのみ実施例２
と異なる。チャネル部及びキャリア閉じ込め領域(11)の
材料はノンドープの多結晶シリコン薄膜で厚さの平均は
約３ｎｍである。本実施例では厚さの平均が５ｎｍ以下
という多結晶シリコン薄膜内のポテンシャルの起伏が激
しいことを利用して薄膜(11)内にチャネルとキャリア閉
じ込め領域が自然に形成されることを利用しており、簡
単な製造工程で室温動作に適した小さい構造を実効的に
実現できる利点がある。本実施例では結晶粒の大きさ
は、厚さが約３ｎｍであることから横方向にも１０ｎｍ
程度に抑えられており、個々のキャリア閉じ込め領域の
大きさもこの程度となる。チャネル部とキャリア閉じ込
め領域(11)をソ−ス(9)、およびドレイン(10)の両側に
設け、同じゲート電極(12)で制御することにより、チャ
ネル幅が実効的に二倍となり、チャネル電流を大きくと
れるという特徴がある。チャネル線幅を増やして電流値
を大きくとると一般に面積が増大するが、本構造では面
積の増加はない。特にチャネル部及びキャリア閉じ込め
領域を一体に設ける構造においては、単純なチャネル線
幅の増加はキャリア捕獲によるしきい電圧変動を縮小す
る方向に働くという課題を抱えるが、本構造のように互
いに分離したチャネルを複数用意する場合にはこの問題
が起こらない。

【００１８】実施例４ 図３は、本発明の第４の実施例を示す。

【００１９】ドレイン領域を二つ持ち、ドレイン１(1
3)、ソース(14)、ドレイン２(15)の三層構造をとってい
る点において実施例３と異なる。本実施例の構造では、
面積を増やさずに実施例１の構造の２倍の記憶容量を実
現できる。ソース(14)を共通に用い、ソース(14) 、ド
レイン１(13)とこれをつなぐチャネル部及びキャリア閉
じ込め領域(16)で記憶を行なうのに加えソース(14)、ド
レイン２(15) とこれをつなぐチャネル部及びキャリア
閉じ込め領域(88)でも記憶を行なう。二つのチャネル部
及びキャリア閉じ込め領域(16) (88)は同時に堆積、形
成したものであり、ソース、ドレインとの位置関係で役
割が異なるだけである。これらはゲート電極(17)は共通
であるがドレイン１(13) 、ドレイン２(15)の電圧を変
える事により片方のみの書き込み、消去が可能である。
又、ソ−ス(14)、およびドレイン１(13)、ドレイン２(1
5)が一括して加工できること、チャネル部及びキャリア
閉じ込め領域(16) (88)についても一括加工が可能なこ
とから工程数の増加も少なくてよいという利点がある。
本実施例ではチャネル部及びキャリア閉じ込め領域を一
体形成したが、これは別々に形成しても構わない。

【００２０】実施例５ 図４は、本発明の第５の実施例を示す。

【００２１】本実施例においては、ソ−ス、ドレインを
積層構造とした実施例１から４とは異なり、ゲート電極
を積層構造としている点に特徴がある。積層状のゲート
電極１(19)、ゲート電極２(20)の外側にＳｉＯ2絶縁膜
(26)を隔ててソ−ス(21)、ドレイン(22)領域が設けら
れ、 ＳｉＯ2絶縁膜(26)側面にソ−ス(21)、ドレイン(2
2)をつなぐ形状に厚さ約３ｎｍのノンドープの多結晶シ
リコン薄膜(23)が設けられている。薄膜(23)がチャネル
部及びキャリア閉じ込め領域の機能を果たす。多結晶シ
リコン薄膜(23)は非常に薄く結晶粒が島状になってお
り、しきい電圧が高い。そこでゲート電圧印加時にゲー
ト電極横の薄膜部分しか導電性を示さず、ゲート電極１
(19)側面の薄膜部(24)とゲート電極２(20)の側面の薄膜
部(25)とはエッチングによって分離されていないにも関
らず各々独立のチャネル部及びキャリア閉じ込め領域と
なる。従って本素子においては２ビット以上の記憶を行
なうことができる。本実施例ではゲート電極を二層のみ
積んだが、より多く積んでもよい。実施例３のようにソ
−ス、ドレインを積層化する構造では、通常ドレインを
共通化することは動作上困難であるために４層以上のソ
−ス、ドレインを積んで一括形成する構造を採る事は困
難であるが、本構造ではゲート電極を積層した数だけ記
憶容量を増やすことが可能であるという利点がある。

【００２２】実施例６ 図５は本発明の第６の実施例を示す。

【００２３】本実施例は２ビット以上の情報の記憶を行
なう記憶素子である。本実施例の素子構造、動作は基本
的に実施例３の素子を二個形成した場合と同様であり、
この構造を実現する製造方法においてのみ異なる。

【００２４】本実施例の製造工程を説明する。Ｐ型基板
表面を酸化した後ｎ型多結晶シリコン膜、ＳｉＯ2膜、
ｎ型多結晶シリコン膜の順に堆積し、ホトレジストをマ
スクとしてエッチングすることでソ−ス(27)、ドレイン
(28)、及び間のＳｉＯ2(31)を形成する。次に１５nmの
薄いＳｉ３Ｎ４膜を堆積し、さらにＳｉＯ２膜(32)を堆
積する。その後ドレイン(27)領域端の段差部分を含む形
の穴パターンのホトレジストをマスクに、 ＳｉＯ２膜
及びＳｉ３Ｎ４膜をエッチングする（図５（a））。こ
の時Ｓｉ３Ｎ４膜側面(30)が現れている。次にこのＳｉ
３Ｎ４膜表面(30)にａ−Ｓｉを３ｎｍ堆積する。この時
下地がＳｉＯ２である場合には下地がＳｉ3Ｎ4である場
合と比べ、ガスソースを流し始めてから実際にＳｉがウ
エハ表面につきはじめるまでの時間が長いため、ＳｉＯ
２膜表面にはａ−Ｓｉはほとんど堆積しない。従って
Ｓｉ３Ｎ４膜表面(30)上に、ソ−ス(27)とドレイン(28)
を繋ぐ形状に幅が１５ｎｍ程度のａ−Ｓｉ細線ができ
る。 ａ−Ｓｉを熱処理により結晶化し、チャネル部及
びキャリア閉じ込め領域を一体に形成する。ＳｉＯ２膜
(33)を堆積した後にｎ型多結晶シリコン膜を堆積し、ホ
トレジストをマスクとしてエッチングしてゲ−ト電極１
(29)、ゲ−ト電極２(34)を形成する（図５（b））。

【００２５】本実施例では二つのゲート電極(29) (34)
で各々別個の記憶が出来、最低２ビットの記憶ができ
る。多値記憶を行なえばより多くのビット数の記憶が可
能である。本実施例では制御性良く細線が形成できると
いう特徴がある。素子間ばらつきが低減できるとともに
少ない蓄積電子数で大きなしきい電圧シフトをさせるこ
とができる。本実施例ではドレイン(28)領域端の片方の
段差部分を含む形で穴を開けたが、両側に穴を開け、二
本のチャネル部及びキャリア閉じ込め領域を設け、同じ
ゲート電極で制御する形としてもよい。この構造ではチ
ャネル電流を大きくとれるという特徴がある。さらに、
本実施例ではソ−ス(27)、ドレイン(28)の二層のみ積ん
だが、実施例４のようにドレイン１、ソース、ドレイン
２の三層構造をとってもよく、より高密度の記憶が可能
となる。

【００２６】実施例７ 図６は本発明の第７の実施例を示す。

【００２７】本実施例は、チャネル部とキャリア閉じ込
め領域を別々に設けること、同じ穴パターン内に形成し
た二本のチャネル部が同じゲート電極(35)で制御される
ことの二点においてのみ実施例６と異なる。チャネル部
とキャリア閉じ込め領域を別々に設ける利点は実施例１
と同様である。さらに同じ穴パターン内に形成した二本
のチャネル部を一つのゲート電極(35)で制御する構造を
とることにより、ゲート電極(35)の加工が容易であると
いう特徴を持つ。実施例６との製造工程の違いは、チャ
ネル堆積直後に薄いＳｉＯ2膜を堆積しキャリア閉じ込
め領域のシリコン結晶粒を形成する工程が入る点であ
る。

【００２８】実施例８ 図７は本発明の第８の実施例を示す。

【００２９】本実施例は、製造工程とチャネル部とキャ
リア閉じ込め領域の位置関係が実施例７と異なる。実施
例６と製造工程の異なる点を述べる。ソ−ス(36)、ドレ
イン(37)領域を形成後１５nmの薄いＳｉ３Ｎ４膜(38)を
堆積した後、 ＳｉＯ２膜(40)を５nm堆積し、さらにＳ
ｉ３Ｎ４膜(39)を１０nm堆積する点が異なる。この後Ｓ
ｉＯ２膜(41)を堆積し、ドレイン(37)領域端の段差部分
を含む形の穴パターンホトレジストをマスクにＳｉＯ２
膜及びＳｉ３Ｎ４膜をエッチングする工程以後は実施例
６と同じ工程である。 ａ−Ｓｉの堆積膜厚は５nmとす
る。この構造では、ａ−Ｓｉを堆積する工程において、
Ｓｉ３Ｎ４膜(38)側面にソ−ス(36)とドレイン(37)を繋
ぐ形にできるチャネル部の横に、他方のＳｉ３Ｎ４膜(3
9)側面にキャリア閉じ込め領域が形成される。本構造で
はチャネルとキャリア閉じ込め領域の間の距離の制御性
がよいという特徴がある。

【００３０】実施例９ 図８は本発明の第９の実施例を示す。

【００３１】実施例１の記憶素子を４個行列状に並べ、
二つずつの素子でソ−ス 、ドレインを共有化し、二つ
ずつの素子でゲート電極を共有化したものである。二本
のドレイン(42) (43) をデータ線、二本のゲート(46)
(47)をワード線とすることで行と列の制御が可能であ
る。ソ−ス、ドレインを共有化する素子の数を増やし、
言い換えれば同じデータ線で制御される素子の数を増や
してもよい。又、ゲート電極を共有化する素子の数を増
やし、言い換えれば同じワード線で制御される素子の数
を増やしてもよい。これらは他の実施例についても同様
である。尚、データ線の抵抗を下げる為に金属材料（例
えばＡl、Ｗ、ＴｉＮ、ＷＳｉ２、ＭｏＳｉ、ＴｉＳｉ
等が考えられる）で裏打ちする方法があり、この方法を
採用してもよい。ワード線についても、抵抗低減のため
金属材料で裏打ちしてもよい。これも他の実施例につい
て同様である。

【００３２】実施例１０ 図９は本発明の第１０の実施例を示す。

【００３３】実施例４の記憶素子を４個行列状に並べ、
二つずつの素子でソ−ス、ドレイン１、ドレイン２を共
有化し、二つずつの素子でゲート電極を共有化したもの
である。共有化したドレイン及びゲートの多結晶シリコ
ンはそのままデータ線及びワード線として用いることが
できる。本実施例では計四本のデータ線１〜４(48)〜(5
1)とワード線１(54)、２(55)によって制御され、８ビッ
ト以上の情報を記憶することができる。ここでデータ線
１〜４と図面の(48) 〜(51)は番号の若い順に対応する
ものとし、以下でもこの意味で記述する。本実施例にお
いては三層積まれたｎ型多結晶シリコンの一番下層がデ
ータ線１(48)、３(50)、その上の層がソース線１(52)、
２(53)、そして一番上の層がデータ線２(49)、４(51)で
ある。

【００３４】本実施例においてはコンタクト部分まで含
めて図示している。コンタクト工程について説明する。
まずデータ線１(48)、３(50)形成の為のｎ型多結晶シリ
コン膜、 ＳｉＯ2膜、ソース線１(52)、２(53) 形成の
為のｎ型多結晶シリコン膜を各々堆積する。ここでソー
ス線１(52)、２(53) 形成の為のｎ型多結晶シリコン膜
を第一の穴パターン(56)によって削り穴をあけておく。
次にＳｉＯ2膜、データ線２(49)、４(51)形成の為のｎ
型多結晶シリコン膜を堆積後さらに第二の穴パターン(5
7)によってこのデータ線２(49)、４(51)形成の為の多結
晶シリコンも削っておく。その後ＳｉＯ2膜を堆積後デ
ータ線、ソース線を一括形成する際、コンタクト部では
各コンタクト用パターンをつないだ形状（(58)、(59)、
(60)を併せたパターン）に加工する。この結果、(60)に
おいてはデータ線２が最上層の多結晶シリコンとなって
いるが、(59)においてはデータ線２の多結晶シリコンが
削れてなくなっておりソース線の多結晶シリコンが最上
層となっている。さらに(58)においてはデータ線２の多
結晶シリコン及びソース線の多結晶シリコンがともにな
くなっており、データ線１の多結晶シリコンが最上層と
なっている。従って上記各層へのコンタクト穴形成にお
いて各々別の工程を用意する必要がない。本コンタクト
工程は他の積層構造についても有効であり、例えば実施
例５のようなゲート電極を積層化した構造に用いてもよ
い。勿論本方法以外のコンタクト工程を用いてもよく、
これは他の実施例でも同様である。

【００３５】実施例１１ 図１０〜１２、１７は本発明の第１１の実施例を示す。

【００３６】実施例４の記憶素子を８個、４×２の行列
状に並べ、四つずつの素子でソ−ス、ドレイン１、ドレ
イン２を共有化し、二つずつの素子でゲート電極を共有
化したものである。実施例１０と同様に共有化したドレ
イン及びゲートの多結晶シリコンはそのままデータ線及
びワード線として用いることができる。一括エッチする
三層積みの多結晶シリコンは下の層からデータ線１、ソ
ース線、データ線２の順に積み重なっている。本実施例
においてはデータ線の選択トランジスタ部分まで含めて
示している。セル部分は点線で囲んだ部分(61)である。
本実施例では四本のデータ線(62)と四本の選択トランジ
スタゲート(63)、及びワード線(64)によって制御され、
１６ビット以上の情報を記憶することができる。メモリ
セルが小さくなるに従い、コンタクトや周辺回路部分の
面積を小さくする必要がある。特に本発明のようにソ−
ス、ドレイン又はゲートを積層構造とする場合には、コ
ンタクトや周辺回路部分が大きくてはレイアウトが不可
能になることも考えられる。

【００３７】製造工程と同時に構造を説明する。まずシ
リコン基板上に選択トランジスタを形成する（図１０
(ａ)）。図の(66) 、(67) 及び(68)が拡散層である。同
時に他の周辺回路も形成するが、ここではデータ線を選
択するトランジスタのみ示す。選択トランジスタのゲー
ト電極(63)形成後に酸化膜を堆積し、フィールド酸化膜
(69)上にメモリセルを形成する。セル部分の形成法は実
施例４とほぼ同様であり、以下では異なる部分を述べ
る。下層のデータ線１のｎ型多結晶シリコン膜の堆積前
に酸化膜をホトレジストをマスクにエッチングし、選択
トランジスタの拡散層(66)の一部を露出させる(70)（図
１０(b)）。下層のデータ線１のｎ型多結晶シリコン膜
を堆積後、ソース線のｎ型多結晶シリコン膜堆積前にホ
トレジストをマスクにデータ線１の多結晶シリコンをエ
ッチングしておく(71) （図１１(ａ)）。さらにＳｉＯ2
膜、ソース線のｎ型多結晶シリコン膜、ＳｉＯ2膜、デ
ータ線２のｎ型多結晶シリコン膜を堆積後、データとソ
ース線の一括エッチング前に図に示した穴パターン(72)
でデータ線２の多結晶シリコン膜をエッチングしてお
く。従ってデータ、ソース線の一括エッチング時には、
(71)で示されるパターンより外側ではデータ線１の多結
晶シリコンがなく、(72) で示されるパターン部分では
データ線２の多結晶シリコンがなくなっている。以上の
工程を行なうことによりデータ、ソース線一括エッチン
グ後（図１１(b)）にはデータ線１は金属を介さず直接
選択トランジスタの拡散層(66)に接続されるため、コン
タクト工程、配線工程を別に行なう必要がなく、工程が
簡単であると同時に面積が小さくてすむ。又、共通のソ
ース線は多結晶シリコンで互いにつながり、しかもその
一部分(65)は上のデータ線２の多結晶シリコンが除去さ
れている。よってコンタクト、配線はこの部分でのみ行
なえばよく、やはり面積が小さくてすむ。酸化膜堆積、
多結晶シリコン堆積、ワード線加工後、酸化膜堆積、平
坦化工程を行ない、コンタクト穴をあけたのち一層目の
金属配線(75)を図のように行なう（図１２(a)）。これ
によりデータ線２(73)と選択トランジスタの拡散層(68)
が接続される。図１２(a)のＡ−Ｂ部の断面図を図１７
に示す。ただし、図１２においては図の繁雑さを避ける
為選択トランジスタのゲート(63)及びワード線(64)につ
いての金属配線を省略している。さらに選択トランジス
タの拡散層(67)へのコンタクト穴をあけ、二層目の金属
配線(62)を図のように行なう。この結果選択トランジス
タ二つのゲート電極への印加電圧を選択することで、金
属のデータ線(62)がデータ線１とデータ線２の一方のみ
と電気的に接続される。

【００３８】本実施例では構造を簡単に示す為に小規模
の記憶としているが、実際に記憶装置を実現する場合に
はデータ線、ワード線の本数はもっと多い。例えば積層
のデータ線、ソ−ス線組を１０００本、ワード線を１６
本持つ行列状に記憶素子を配置し、本実施例のように選
択トランジスタを各データ線に設ける。この構造を便宜
上ブロックと呼ぶ。複数のブロックをワード線に垂直な
方向に繰り返し並べて記憶装置を実現する。積層化され
ているデータ線１、２の組は選択トランジスタを用い
て、ブロックの外側では一本のデータ線で制御できる。
複数のブロックの金属データ線を互いに接続する。この
結果１ブロックのデータ線の数の金属のデータ線があれ
ばよい。このようにブロック単位に分けて配置する構造
では、多結晶シリコンのデータ線部分が短くてすみ、抵
抗が大きくならないという特徴がある。

【００３９】実施例１２ 図１３は本発明の第１２の実施例を示す。

【００４０】本実施例は、ソース線(74)を多結晶シリコ
ンでなく、基板の拡散層を用いる点においてのみ実施例
５と異なる。ソース線は各セルに共通で良く、基板表面
を利用する。本実施例はソース線(74)の抵抗が小さいこ
と、多結晶シリコンが一層少なくてよいため工程が短い
という特徴を持つ。このようにソース線を基板の拡散層
とする構造は、実施例１の素子でも用いることができ
る。

【００４１】実施例１３ 図１４は本発明の第１３の実施例を示す。

【００４２】本実施例は、実施例１の記憶素子を並べ、
さらに二層に積み重ねた構造である。図１４はデータ線
断面での断面図を示している。本発明の記憶素子、記憶
装置は絶縁膜上に形成することができるため、基板表面
に形成する記憶素子と異なり積み重ねることが可能であ
る。積み重ね構造をとることによってさらに高集積化が
実現できるという特徴を持つ。又、このように積み重ね
た構造を採った場合本発明の記憶素子、記憶装置はチャ
ネルが縦に走っているため、平面的な構造と比べて上
段、又は下段のセルのゲート電極の影響を受けにくいと
いう特徴をもっている。

【００４３】

【発明の効果】本発明によれば、小面積で高集積化に適
した、半導体記憶素子及び半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。

【図２】本発明の実施例３の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。

【図３】本発明の実施例４の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)が断面図である。

【図４】本発明の実施例５の半導体素子の構造図であ
る。(a)が鳥瞰図、(b)がチャネル部を含む断面での断面
図、(c)がソースを含む断面での断面図である。

【図５】本発明の実施例６の半導体素子の構造図であ
る。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後
の鳥瞰図である。

【図６】本発明の実施例７の半導体素子の構造図であ
る。

【図７】本発明の実施例８の半導体素子の構造図であ
る。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後
の鳥瞰図である。

【図８】本発明の実施例９の半導体装置を示す図であ
る。(a)鳥瞰図、(b)が上面図である。

【図９】本発明の実施例１０の半導体装置を示す図であ
る。(a)鳥瞰図、(b)が上面図である。

【図１０】本発明の実施例１１の半導体装置の製造工程
を示す上面図である。

【図１１】本発明の実施例１１の半導体装置の製造工程
を示す上面図である。

【図１２】本発明の実施例１１の半導体装置及びその製
造工程を示す上面図である。

【図１３】本発明の実施例１２の半導体素子の構造図で
ある。

【図１４】本発明の実施例１３の半導体装置を示す図で
ある。

【図１５】本発明の実施例２の半導体装置を示す図であ
る。(a)が鳥瞰図、(b)が断面図である。

【図１６】本発明の実施例１の半導体装置の製造工程を
示す鳥瞰図である。

【図１７】本発明の実施例１１の半導体装置のコンタク
ト部分の構造示す断面図である。

Claims (46)

【特許請求の範囲】
1. 【請求項１】ソ−ス、ドレイン領域を有し該ドレイン領
   域は、絶縁膜を介してソ−ス領域の上あるいは下に設け
   られ、該ソ−ス領域は、チャネル領域を介してドレイン
   領域と接続され、該チャネル領域は、ゲ−ト絶縁膜を介
   してゲ−ト電極と接続され、チャネル領域近傍にキャリ
   ア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行なうことを特徴とする半導体記憶素子。
2. 【請求項２】請求項１に記載の半導体素子において、 キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
   導体又は金属の微小粒からなることを特徴とする半導体
   記憶素子。
3. 【請求項３】請求項１に記載の半導体素子において、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
   なることを特徴とする半導体記憶素子。
4. 【請求項４】ソ−ス領域と、二つのドレイン領域を有し
   上記ソ−ス領域と、二つのドレイン領域は各々絶縁膜を
   介してドレイン領域、ソ−ス領域、ドレイン領域の順に
   上下に設けられ、該ソ−ス領域は、チャネル領域を介し
   て各々のドレイン領域と接続され、該チャネル領域は、
   ゲ−ト絶縁膜を介してゲ−ト電極と接続され、チャネル
   領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行なうことを特徴とする半導体記憶素子。
5. 【請求項５】ソ−ス、ドレイン領域を有し、互いに絶縁
   膜を介して上下に設けられた複数のゲート電極を有し、
   絶縁膜を介して上記ゲート電極側面に設けられたチャネ
   ル領域を有し、該ソ−ス領域は、チャネル領域を介して
   ドレイン領域と接続され、チャネル領域近傍にキャリア
   閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行ない、キャリア閉じ込め領域が短径の平均が１０ｎｍ
   以下の半導体又は金属の微小粒からなることを特徴とす
   る半導体記憶素子。
6. 【請求項６】ソース、ドレイン領域を有し、互いに絶縁
   膜を介して上下に設けられた複数のゲート電極を有し、
   絶縁膜を介して上記ゲート電極側面に設けられたチャネ
   ル領域を有し、該ソース領域は、チャネル領域を介して
   ドレイン領域と接続され、チャネル領域近傍にキャリア
   閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行ない、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
   なることを特徴とする半導体記憶素子。
7. 【請求項７】ソース、ドレイン領域を有し、互いに絶縁
   膜を介して上下に設けられた複数のゲート電極を有し、
   絶縁膜を介して上記ゲート電極側面に設けられたチャネ
   ル領域を有し、該ソース領域は、チャネル領域を介して
   ドレイン領域と接続され、 １素子で上記複数のゲート電極の数以上のビット数の情
   報を記憶することを特徴とする半導体記憶素子。
8. 【請求項８】ソース、ドレイン領域を有し、該ドレイン
   領域は、絶縁膜を介してソース領域の上あるいは下に設
   けられ、該ソース領域は、チャネル領域を介してドレイ
   ン領域と接続され、該チャネル領域は、ゲート絶縁膜を
   介してゲート電極と接続され、チャネル領域近傍にキャ
   リア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行ない、 上記ソース領域とドレイン領域の間の絶縁膜とは異なる
   材料からなる絶縁膜が上記ソース領域とドレイン領域の
   いずれにも接していることを特徴とする半導体記憶素
   子。
9. 【請求項９】ソース、ドレイン領域を有し、該ドレイン
   領域は、絶縁膜を介してソース領域の上あるいは下に設
   けられ、該ソース領域は、チャネル領域を介してドレイ
   ン領域と接続され、該チャネル領域は、ゲート絶縁膜を
   介してゲート電極と接続され、チャネル領域近傍にキャ
   リア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
   より半導体素子のしきい電圧を変化させることで記憶を
   行なう半導体素子において、 上記ソース領域及びドレイン領域の形成後に材料の異な
   る少なくとも二種の絶縁膜を形成する工程を有し、 上記少なくとも二種の絶縁膜を形成する工程の後にソー
   ス領域又はドレイン領域を露出させるエッチング工程を
   有し、 上記エッチング工程の後にチャネル領域を形成するため
   の堆積またはエピタキシャル成長工程を有することを特
   徴とする半導体記憶素子。
10. 【請求項１０】絶縁膜上にソース、ドレイン領域を有
    し、該ドレイン領域は、絶縁膜を介してソース領域の上
    あるいは下に設けられ、該ソース領域は、チャネル領域
    を介してドレイン領域と接続され、該チャネル領域は、
    ゲート絶縁膜を介してゲート電極と接続され、チャネル
    領域近傍にキャリア閉じ込め領域を有し、 上記キャリア閉じ込め領域にキャリアを保持することに
    より半導体素子のしきい電圧を変化させることで記憶を
    行ない、 上記ソース領域、ドレイン領域のうち最も下に設けられ
    た領域が、金属を介さずに半導体基板の一部と電気的に
    接触していることを特徴とする半導体素子。
11. 【請求項１１】請求項１から４、８から１０のいずれか
    に記載の半導体素子において、 上記ソース領域、ドレイン領域を同じレジストパターン
    によって一括して加工する工程を有することを特徴とす
    る半導体素子。
12. 【請求項１２】請求項１１に記載の半導体素子におい
    て、 上記ソース領域、ドレイン領域のうち最も上に設けられ
    た領域の形成工程の前に、上記最も上に設けられた領域
    以外のソース領域又はドレイン領域をエッチングする工
    程を有することを特徴とする半導体記憶素子。
13. 【請求項１３】請求項５から７のいずれかに記載の半導
    体素子において、 上記複数のゲート電極を同じレジストパターンによって
    一括して加工する工程を有することを特徴とする半導体
    素子。
14. 【請求項１４】請求項１１または１２のいずれかに記載
    の半導体記憶素子において、 上記ソース領域及びドレイン領域の一括加工よりも前
    に、ソース領域及びドレイン領域のうち最も上に位置す
    る層の上に絶縁層を形成する工程を有することを特徴と
    する半導体素子。
15. 【請求項１５】請求項１３に記載の半導体記憶素子にお
    いて、 上記複数のゲート電極の一括加工よりも前に、複数のゲ
    ート電極のうち最も上に位置する層の上に絶縁層を形成
    する工程を有することを特徴とする半導体素子。
16. 【請求項１６】請求項１から１５のいずれかに記載の半
    導体素子において、 同じゲート電極によって制御される、互いに分離された
    複数のチャネル領域を有することを特徴とする半導体素
    子。
17. 【請求項１７】請求項１から１６のいずれかに記載の半
    導体素子において、 チャネル領域と記憶領域が一体に形成されていることを
    特徴とする半導体素子。
18. 【請求項１８】請求項１から１６のいずれかに記載の半
    導体素子において、 チャネルと記憶領域が別々に形成されていることを特徴
    とする半導体素子。
19. 【請求項１９】請求項３、４、６から１８のいずれかに
    記載の半導体素子において、 キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半
    導体又は金属の微小粒からなることを特徴とする半導体
    記憶素子。
20. 【請求項２０】請求項２、５、１１から１９のいずれか
    に記載の半導体素子において、 キャリア閉じ込め領域を形成する半導体又は金属の微小
    粒が複数個であることを特徴とする半導体記憶素子。
21. 【請求項２１】請求項１から２０のいずれかに記載の半
    導体記憶素子において、 上記ソース領域又はドレイン領域の少なくとも一つが半
    導体基板内に設けられていることを特徴とする半導体記
    憶素子。
22. 【請求項２２】請求項１から２１のいずれかに記載の半
    導体記憶素子において、 上記ソース領域又はドレイン領域が多結晶シリコンより
    なることを特徴とする半導体記憶素子。
23. 【請求項２３】請求項１から２２のいずれかに記載の半
    導体素子において、 実効的なチャネル領域の幅の最小値が２０ｎｍ以下であ
    ることを特徴とする半導体素子。
24. 【請求項２４】請求項１から２３のいずれかに記載の半
    導体素子において、 キャリア閉じ込め領域作製のために厚さ１０ｎｍ以下の
    非晶質の薄膜を形成する工程を有することを特徴とする
    半導体素子。
25. 【請求項２５】請求項１から２４のいずれかに記載の半
    導体素子において、 チャネル領域とキャリア閉じ込め領域の間の材料と、キ
    ャリア閉じ込め領域とゲート電極との間の材料が異なる
    ことを特徴とする半導体素子。
26. 【請求項２６】請求項１、２、４、５、７から２５のい
    ずれかに記載の半導体素子において、 チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜から
    なることを特徴とする半導体記憶素子。
27. 【請求項２７】請求項３、６、２６のいずれかに記載の
    半導体素子を複数個配置し、 上記複数個の半導体素子のチャネル領域の半導体薄膜が
    エッチングによって分離されていないことを特徴とする
    半導体記憶装置。
28. 【請求項２８】請求項５から７、１３、１５のいずれか
    に記載の半導体素子において、 上記複数のゲート電極で制御される各々のチャネル領域
    の半導体薄膜がエッチングによって分離されていないこ
    とを特徴とする半導体記憶素子。
29. 【請求項２９】請求項１から２６、２８のいずれかに記
    載の半導体素子を複数個配置し、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
30. 【請求項３０】請求項２７記載の半導体記憶装置におい
    て、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
31. 【請求項３１】請求項２９、３０のいずれかに記載の半
    導体記憶装置において、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
32. 【請求項３２】請求項１から２０、２２から２６、２９
    のいずれかに記載の半導体素子を積層状に二段以上形成
    することを特徴とする半導体記憶装置。
33. 【請求項３３】請求項１から２８、３０のいずれかに記
    載の半導体素子を同一面内に複数個配置し、 上記半導体素子を複数個配置した構造を積層状に二段以
    上形成し、 上記複数個の半導体素子をワード線とデータ線によって
    制御することを特徴とする半導体記憶装置。
34. 【請求項３４】請求項４に記載の半導体素子を複数個配
    置し、 上記半導体素子のゲート領域を互いに接続し、 上記半導体素子の互いに上下の位置関係にある二つのド
    レイン領域を各々選択トランジスタを介して同じデータ
    線に接続し、 上記複数の半導体素子を上記データ線と上記接続したゲ
    ート領域によって制御することを特徴とする半導体記憶
    装置。
35. 【請求項３５】請求項２９から３３のいずれかに記載の
    半導体記憶装置において、 上記半導体記憶装置を構成する半導体記憶素子の、互い
    に上下の位置関係にある少なくとも二つのドレイン領域
    が各々選択トランジスタを介して同じデータ線に接続さ
    れていることを特徴とする半導体記憶装置。
36. 【請求項３６】基板上に、ゲート電極、ソース領域、ド
    レイン領域、チャネル領域及びキャリア閉じ込め領域を
    有する半導体記憶装置において、 上記ソース領域及びドレイン領域は、それらの間に第１
    の絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記チャネル領域は、積層された上記ソース領域と上記
    ドレイン領域との間を接続する如く形成され、 上記キャリア閉じ込め領域は、上記ゲート電極と上記チ
    ャネル領域との間に設けられ、 上記チャネル領域に形成されるチャネルは、上記基板の
    主平面に対してほぼ垂直方向に形成されることを特徴と
    する半導体記憶装置（実施例１参照）。
37. 【請求項３７】請求項３６に記載の半導体装置におい
    て、 上記キャリア閉じ込め領域は、その短径の平均が１０ｎ
    ｍ以下の半導体又は金属の微小粒からなることを特徴と
    する半導体記憶装置（実施例１参照）。
38. 【請求項３８】請求項３６に記載の半導体装置におい
    て、 上記チャネル領域は、厚さ平均１０ｎｍ以下の半導体薄
    膜からなることを特徴とする半導体記憶装置（実施例１
    参照）。
39. 【請求項３９】請求項３６に記載の半導体装置におい
    て、 上記キャリア閉じ込め領域は、その直径の平均が６ｎｍ
    以下のシリコン結晶粒からなることを特徴とする半導体
    記憶装置（実施例２参照）。
40. 【請求項４０】基板上に、ゲート電極、ソース領域、ド
    レイン領域、チャネル領域及びキャリア閉じ込め領域を
    有する半導体記憶装置において、 上記ソース領域及びドレイン領域は、それらの間に第１
    の絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記チャネル領域は、積層された上記ソース領域と上記
    ドレイン領域との間を接続する如く形成され、 上記ゲート電極は、第２の絶縁膜及び上記チャネル領域
    を介して、上記積層された上記ソース領域及び上記ドレ
    イン領域の側部に形成され、 上記キャリア閉じ込め領域は、上記チャネル領域内に設
    けられ、 上記チャネル領域に形成されるチャネルは、上記基板の
    主平面に対してほぼ垂直方向に形成されることを特徴と
    する半導体記憶装置（実施例３参照）。
41. 【請求項４１】基板上に、ゲート電極、ソース領域、第
    １及び第２のドレイン領域、チャネル領域及びキャリア
    閉じ込め領域を有する半導体記憶装置において、 上記ソース領域と第１及び第２のドレイン領域は、上記
    ソース領域と上記第１のドレイン領域の間に第１の絶縁
    膜を挟み、かつ、上記ソース領域と上記第２のドレイン
    領域の間に第２の絶縁膜を挟んで上記基板の主平面の垂
    直方向に積層され、 上記チャネル領域は、積層された上記ソース領域と上記
    第１及び第２のドレイン領域との間を接続する如く形成
    され、 上記ゲート電極は、第３の絶縁膜及び上記チャネル領域
    を介して、上記積層された上記ソース領域及び上記第１
    及び第２のドレイン領域の側部に形成され、 上記キャリア閉じ込め領域は、上記チャネル領域内に設
    けられ、 上記チャネル領域に形成されるチャネルは、上記基板の
    主平面に対してほぼ垂直方向に形成されることを特徴と
    する半導体記憶装置（実施例４参照）。
42. 【請求項４２】基板上に、ゲート電極、ソース領域、第
    １及び第２のドレイン領域、チャネル領域及びキャリア
    閉じ込め領域を有する半導体記憶装置において、 上記ソース領域と第１及び第２のドレイン領域は、上記
    ソース領域と上記第１のドレイン領域の間に第１の絶縁
    膜を挟み、かつ、上記ソース領域と上記第２のドレイン
    領域の間に第２の絶縁膜を挟んで上記基板の主平面の垂
    直方向に積層され、 上記チャネル領域は、積層された上記ソース領域と上記
    第１及び第２のドレイン領域との間を接続する如く形成
    され、 上記キャリア閉じ込め領域は、上記ゲート電極と上記チ
    ャネル領域との間に設けられ、 上記チャネル領域に形成されるチャネルは、上記基板の
    主平面に対してほぼ垂直方向に形成されることを特徴と
    する半導体記憶装置（実施例４参照）。
43. 【請求項４３】基板上に、第１及び第２のゲート電極、
    ソース領域、ドレイン領域、チャネル領域及びキャリア
    閉じ込め領域を有する半導体記憶装置において、 上記第１及び第２のゲート電極は、それらの間に第１の
    絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記チャネル領域は、第２の絶縁膜を介して上記第１及
    び第２のゲート電極の側部に形成されるとともに、上記
    ソース領域と上記ドレイン領域との間を接続する如く形
    成され、 上記キャリア閉じ込め領域は、上記チャネル領域内に設
    けられることを特徴とする半導体記憶装置（実施例５参
    照）。
44. 【請求項４４】基板上に、第１及び第２のゲート電極、
    ソース領域、ドレイン領域、第１及び第２のチャネル領
    域と第１及び第２のキャリア閉じ込め領域を有する半導
    体記憶装置において、 上記ソース領域及びドレイン領域は、それらの間に第１
    の絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記第１及び第２のチャネル領域のそれぞれは、積層さ
    れた上記ソース領域と上記ドレイン領域との間を接続す
    る如く形成され、 上記第１のゲート電極は、第２の絶縁膜及び上記第１の
    チャネル領域を介して、上記積層された上記ソース領域
    及び上記ドレイン領域の側部に形成され、 上記第２のゲート電極は、上記第２の絶縁膜及び上記第
    ２のチャネル領域を介して、上記積層された上記ソース
    領域及び上記ドレイン領域の側部に形成され、 上記第１及び第２のキャリア閉じ込め領域は、それぞれ
    対応する上記第１及び第２のチャネル領域内に設けら
    れ、 上記第１及び第２のチャネル領域に形成されるチャネル
    は、上記基板の主平面に対してほぼ垂直方向に形成され
    ることを特徴とする半導体記憶装置（実施例６参照）。
45. 【請求項４５】基板上に、ゲート電極、ソース領域、ド
    レイン領域、第１及び第２のチャネル領域と第１及び第
    ２のキャリア閉じ込め領域を有する半導体記憶装置にお
    いて、 上記ソース領域及びドレイン領域は、それらの間に第１
    の絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記第１及び第２のチャネル領域のそれぞれは、積層さ
    れた上記ソース領域と上記ドレイン領域との間を接続す
    る如く形成され、 上記第１のキャリア閉じ込め領域は、上記ゲート電極と
    上記第１のチャネル領域との間に形成され、 上記第２のキャリア閉じ込め領域は、上記ゲート電極と
    上記第２のチャネル領域との間に形成され、 上記第１及び第２のチャネル領域に形成されるチャネル
    は、上記基板の主平面に対してほぼ垂直方向に形成され
    ることを特徴とする半導体記憶装置（実施例７参照）。
46. 【請求項４６】基板上に、第１及び第２のゲート電極、
    ソース領域、ドレイン領域、第１及び第２のチャネル領
    域と第１及び第２のキャリア閉じ込め領域を有する半導
    体記憶装置において、 上記ソース領域及びドレイン領域は、それらの間に第１
    の絶縁膜を挟んで上記基板の主平面の垂直方向に積層さ
    れ、 上記第１及び第２のチャネル領域のそれぞれは、積層さ
    れた上記ソース領域と上記ドレイン領域との間を接続す
    る如く形成され、 上記第１のゲート電極は、第２の絶縁膜及び上記第１の
    チャネル領域を介して、上記積層された上記ソース領域
    及び上記ドレイン領域の側部に形成され、 上記第２のゲート電極は、上記第２の絶縁膜及び上記第
    ２のチャネル領域を介して、上記積層された上記ソース
    領域及び上記ドレイン領域の側部に形成され、 上記第１のキャリア閉じ込め領域は、上記第１のゲート
    電極と上記第１のチャネル領域との間に設けられ、 上記第２のキャリア閉じ込め領域は、上記第２のゲート
    電極と上記第２のチャネル領域との間に設けられ、 上記第１及び第２のチャネル領域に形成されるチャネル
    は、上記基板の主平面に対してほぼ垂直方向に形成され
    ることを特徴とする半導体記憶装置（実施例８参照）。