JP2004507091A5 - - Google Patents
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Description
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第２の入力／出力導電層と、
第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成された半導体領域と、
電荷記憶媒体とを有し、
電荷記憶媒体に蓄積される電荷が、第１および第２の入力／出力導電層の間に流れる電流量に影響を与えることを特徴とするメモリデバイス。
【請求項２】
請求項１に記載のメモリデバイスであって、
電荷記憶媒体は、第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成されることを特徴とするメモリデバイス。
【請求項３】
請求項２に記載のメモリデバイスであって、
電荷記憶媒体は、半導体領域上に直接形成されることを特徴とするメモリデバイス。
【請求項４】
請求項１に記載のメモリデバイスであって、
電荷記憶媒体は、半導体領域に隣接して形成されることを特徴とするメモリデバイス。
【請求項５】
請求項４に記載のメモリデバイスであって、
電荷記憶媒体に隣接して形成される制御ゲートをさらに有することを特徴とするメモリデバイス。
【請求項６】
請求項１に記載のメモリデバイスであって、
電流は、半導体領域を基板の平面に対して垂直な方向に流れることを特徴とするメモリデバイス。
【請求項７】
請求項１に記載のメモリデバイスであって、
半導体領域は、ドープされたシリコンであることを特徴とするメモリデバイス。
【請求項８】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第１の入力／出力導電層の上方に形成され、第１の入力／出力導電層との間で投影された交差点を有する第２の入力／出力導電層と、
第１および第２の入力／出力導電層の間に形成され、第１および第２の入力／出力導電層の交差点に対して直接的に位置合わせされたシリコン本体部と、
電荷記憶媒体とを有し
読み出し電流は、第１および第２の入力／出力導電層の間に形成されたシリコン本体部を、基板の表面に対して垂直な方向に流れ、
電荷記憶媒体に蓄積される電荷は、第１および第２の入力／出力導電層の間に印加された所与の電圧に対する、第１および第２の入力／出力導電層の間に流れる読み出し電流の量に影響を与えることを特徴とするメモリデバイス。
【請求項９】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体は、シリコン本体部の上に、第１および第２の入力／出力導電層の交差点に対して直接的に位置合わせされて形成されることを特徴とするメモリデバイス。
【請求項１０】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体は、シリコン本体部に隣接して形成されることを特徴とするメモリデバイス。
【請求項１１】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体に隣接して形成される制御ゲートをさらに有することを特徴とするメモリデバイス。
【請求項１２】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第１の入力／出力導電層の上方に形成された第２の入力／出力導電層と、
第２の入力／出力導電層の上方に形成された第３の入力／出力導電層と、
第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成された第１の半導体領域と、
第２および第３の入力／出力導電層の間で、これらの投影上の交差点に形成された第２の半導体領域と、
第１および第２の入力／出力導電層の間に流れる電流の量に影響を与える第１の電荷記憶媒体とを有することを特徴とするメモリデバイス。
【請求項１３】
メモリセルであって、
第１領域および第２領域を含むダイオードと、
電荷記憶領域と、
電荷記憶領域に隣接して配置された絶縁領域と、
第１領域に対する第１のコンタクトと、
第２のコンタクトとを備え、
第１および第２のコンタクトの間に印加された所定の電圧により、ダイオード、絶縁領域、および電荷記憶領域に流れることを特徴とするメモリセル。
【請求項１４】
請求項１３に記載のメモリセルであって、
第２のコンタクト、および第１の絶縁層に対向する電荷記憶領域に隣接して配置された第２の絶縁層をさらに有することを特徴とするメモリセル。
【請求項１５】
請求項１３に記載のメモリセルであって、
絶縁領域は、酸化領域であることを特徴とするメモリセル。
【請求項１６】
請求項１３に記載のメモリセルであって、
電荷記憶領域は、窒化化合物であることを特徴とするメモリセル。
【請求項１７】
請求項１６に記載のメモリセルであって、
化合物は、酸素を含むことを特徴とするメモリセル。
【請求項１８】
請求項１６に記載のメモリセルであって、
化合物は、シリコンを含むことを特徴とするメモリセル。
【請求項１９】
請求項１６に記載のメモリセルであって、
電荷記憶領域は、アルミナを含むことを特徴とするメモリセル。
【請求項２０】
請求項１３に記載のメモリセルであって、
ダイオードは、ドープされた基板領域を有することを特徴とするメモリセル。
【請求項２１】
請求項１４または１５に記載のメモリセルであって、
ダイオードは、基板の上方に配置された層を有することを特徴とするメモリセル。
【請求項２２】
請求項１５に記載のメモリセルであって、
酸化領域は、約１ないし５ｎｍの膜厚を有することを特徴とするメモリセル。
【請求項２３】
請求項２２に記載のメモリセルであって、
酸化領域は、約２ないし３ｎｍの膜厚を有することを特徴とするメモリセル。
【請求項２４】
不揮発性の読み出し・書き込みメモリセルであって、
ｎドープ領域と、
ｐドープ領域と、
ｎドープ領域とｐドープ領域の間に配置された記憶要素と、
ｎドープ領域、ｐドープ領域、および記憶要素に電流を流すための導電部とを有することを特徴とするメモリセル。
【請求項２５】
請求項２４に記載のメモリセルであって、
記憶要素は、第１の酸化領域を有することを特徴とするメモリセル。
【請求項２６】
請求項２５に記載のメモリセルであって、
記憶要素は、第２の酸化領域を有することを特徴とするメモリセル。
【請求項２７】
請求項２５に記載のメモリセルであって、
記憶要素は、窒素を含む領域を有することを特徴とするメモリセル。
【請求項２８】
請求項２７に記載のメモリセルであって、
記憶要素は、第２の酸化領域を有することを特徴とするメモリセル。
【請求項２９】
請求項２４に記載のメモリセルであって、
記憶要素は、少なくとも一方のドープ領域と電気的に直接接触していることを特徴とするメモリセル。
【請求項３０】
請求項２４に記載のメモリセルであって、
記憶要素は、シリコンを含むことを特徴とするメモリセル。
【請求項３１】
請求項２５に記載のメモリセルであって、
記憶要素は、アルミナを含むことを特徴とするメモリセル。
【請求項３２】
請求項２４に記載のメモリセルであって、
少なくとも一方のドープ領域は、基板内に配置されることを特徴とするメモリセル。
【請求項３３】
請求項２４に記載のメモリセルであって、
少なくとも一方のドープ領域は、基板の上方に配置されることを特徴とするメモリセル。
【請求項３４】
メモリセルを動作させる方法であって、
セルをプログラムするために領域内に電荷を捕獲するステップと、
データをセルから読み出す際、電流を領域に流すステップとを有することを特徴とする方法。
【請求項３５】
請求項３４に記載の方法であって、
電流を流すステップは、セルをプログラムし、読み出すために、電流を第１の方向に流すステップを含むことを特徴とする方法。
【請求項３６】
請求項３４に記載の方法であって、
電流を流すステップは、セルを消去するために、電流を第２の方向に流すステップをさらに含むことを特徴とする方法。
【請求項３７】
請求項３４に記載の方法であって、
捕獲するステップは、電流を記憶要素に第１の方向で流すステップを含むことを特徴とする方法。
【請求項３８】
請求項３４に記載の方法であって、
消去するステップは、電流を記憶要素に第２の方向で流すステップを含むことを特徴とする方法。
【請求項３９】
ダイオードおよび酸化領域を有し、ダイオードに順電圧を印加するとき負性抵抗特性を呈する構造体において、
電荷を捕獲するための記憶領域が、酸化領域に隣接して配置されることにより、ダイオードおよび酸化領域を流れる電流が、記憶領域を流れることを特徴とする改善された構造体。
【請求項４０】
請求項３９に記載の構造体であって、
記憶領域は、窒素を含む化合物を有することを特徴とする構造体。
【請求項４１】
請求項４０に記載の構造体であって、
化合物は、酸素を含むことを特徴とする構造体。
【請求項４２】
請求項４１に記載の構造体であって、
化合物は、シリコンを含むことを特徴とする構造体。
【請求項４３】
請求項３９に記載の構造体であって、
記憶領域は、アルミナを含むことを特徴とする構造体。
【請求項４４】
メモリセルアレイであって、
少なくとも１つの半導体領域と、電荷を捕獲するための記憶領域とを有する複数のセルと、
半導体領域と記憶領域に流れる電流を制御するための制御手段とを有することを特徴とするメモリセルアレイ。
【請求項４５】
請求項４４に記載のアレイであって、
制御手段は、セル内に配置されることを特徴とするアレイ。
【請求項４６】
請求項４４に記載のアレイであって、
少なくとも１つの半導体領域は、ｎ型であることを特徴とするアレイ。
【請求項４７】
請求項４６に記載のアレイであって、
制御手段は、ｐ型半導体領域を有し、ｎ型半導体領域に隣接して配置されることを特徴とするアレイ。
【請求項４８】
請求項４７に記載のアレイであって、
記憶手段は、酸化領域を有することを特徴とするアレイ。
【請求項４９】
請求項４８に記載のアレイであって、
記憶手段は、窒素化合物を含むことを特徴とするアレイ。
【請求項５０】
請求項４４に記載のアレイであって、
制御手段は、セルの外部に配置されることを特徴とするアレイ。
【請求項５１】
請求項４４に記載のアレイであって、
セルの半導体領域は、基板内に配置されることを特徴とするアレイ。
【請求項５２】
請求項４４に記載のアレイであって、
セルの半導体領域は、ポリシリコンから形成されることを特徴とするアレイ。
【請求項５３】
請求項４７に記載のアレイであって、
制御手段は、ｎ型領域を含むｎチャンネル電界効果型トランジスタを有することを特徴とするアレイ。
【請求項５４】
基板の上方に形成され、２以上のＮに対してＮ階層を有するメモリアレイであって、
各階層は、
基板に平行な第１平面内にある第１の離間した導電層と、
第１平面の上方にあって基板に平行な第２平面内にある第２の離間した導電層と、第１および第２の導電層のそれぞれの間に配置された複数のセルとを有し、
各セルは、
一方向において、電流をより容易に導通させる支配因子と、
第１および第２酸化領域と、その間にある記憶領域とを含む記憶積層物とを有し、
第１の導電層からの電流が、第２の導電層に達するまで、支配因子、第１酸化領域、記憶領域、および第２酸化領域を流れるように、支配因子と記憶積層物が第１および第２の導電層の間に配置されることを特徴とするメモリアレイ。
【請求項５５】
請求項５４に記載のメモリアレイであって、
（Ｎ−１）階層にある第２の導電層の上方および下方にあるセルが、この第２の導電層を共有することを特徴とするメモリアレイ。
【請求項５６】
請求項５４に記載のメモリアレイであって、
支配因子は、ｐ型領域とｎ型領域を有し、
記憶積層物は、少なくともｎ型ドープ領域と接触していることを特徴とするメモリアレイ。
【請求項５７】
基板の上方に配置された、複数階層を有する３次元メモリアレイにおいて、各階層は非線型部品を有し、
電荷を捕獲するための酸化領域の間に配置された記憶領域を含む、各非線型部品に関連する記憶積層物を備え、
非線型部品に流れる電流が、酸化領域、記憶領域、および他方の酸化領域に流れることを特徴とする改善メモリアレイ。
【請求項５８】
請求項５７に記載の改善メモリアレイであって、
第１の方向に第１の所定強度の電流を流すことにより、電荷を記憶領域内に捕獲することを特徴とする改善メモリアレイ。
【請求項５９】
請求項５８に記載の改善メモリアレイであって、
記憶領域に捕獲された電荷は、第２の所定強度の電流より小さい電流を第１の方向に流すことにより検出され、
第２の所定強度は、第１の所定強度より小さいことを特徴とする改善メモリアレイ。
【請求項６０】
請求項５９に記載の改善メモリアレイであって、
捕獲された電荷は、第１の方向とは反対の方向の電流を記憶領域に流すことにより中和させることを特徴とする改善メモリアレイ。
【請求項６１】
請求項５９に記載の改善メモリアレイであって、
電流が第１の方向に流れるとき、ダイオードは順方向バイアスが印加されることを特徴とする改善メモリアレイ。
【請求項６２】
請求項５９に記載の改善メモリアレイであって、
記憶領域は、窒素化合物を含むことを特徴とする改善メモリアレイ。
【請求項６３】
請求項５９に記載の改善メモリアレイであって、
ダイオードは、一方の酸化領域に隣接したｎ型半導体領域を有することを特徴とする改善メモリアレイ。
【請求項６４】
複数のデバイス階層を有する３次元半導体デバイスであって、各階層は、
半導体活性領域と、
電荷記憶領域と、
第１の電極と、
第２の電極とを有し、
半導体活性領域の第１の側面は、第１および第２の電極の一方が有する第１の側面に対して位置合わせされることを特徴とする半導体デバイス。
【請求項６５】
請求項６４に記載の半導体デバイスであって、
半導体活性領域の第２の側面は、第１および第２の電極の他方が有する第２の側面に対して位置合わせされることを特徴とする半導体デバイス。
【請求項６６】
複数のデバイス階層を有する３次元半導体デバイスの製造方法であって、各デバイス階層の製造方法は、
半導体活性領域を形成するステップと、
電荷記憶領域を形成するステップと、
第１の電極を形成するステップと、
第２の電極を形成するステップと、
半導体活性領域および第１の電極の少なくとも２つの側面を、同じフォトリソグラフィステップでパターン形成するステップとを有することを特徴とする製造方法。
【請求項６７】
電界効果型トランジスタであって、
ソースと、
ドレインと、
チャンネルと、
ゲートと、
ゲートおよびチャンネルの間にある少なくとも１層の絶縁層と、
ソース−ドレイン−チャンネルの方向に対して実質的に平行に延び、ゲートと接触し、ゲートに対して自己整合されたゲートラインとを備えたことを特徴とするトランジスタ。
【請求項６８】
請求項６７に記載のトランジスタであって、
ソース、ドレイン、およびチャンネルは、中間絶縁層の上方にポリシリコン活性層として形成されたことを特徴とするトランジスタ。
【請求項６９】
請求項６８に記載のトランジスタであって、
トランジスタは、ＥＥＰＲＯＭを有し、
ゲートは、制御ゲートを有し、
少なくとも１層の絶縁層は、制御ゲートおよびチャンネルの間の電荷記憶領域に配置されたことを特徴とするトランジスタ。
【請求項７０】
請求項６９に記載のトランジスタであって、
電荷記憶領域は、ＯＮＯ誘電膜、または導電性ナノ結晶を含む絶縁層を有することを特徴とするトランジスタ。
【請求項７１】
請求項６９に記載のトランジスタであって、
電荷記憶領域は、
チャンネルの上方にあるトンネル誘電層と、
トンネル誘電層の上方にあるフローティングゲートと、
フローティングゲートの上方にある制御ゲートとを有することを特徴とするトランジスタ。
【請求項７２】
請求項６９に記載のトランジスタであって、
ゲート側壁に隣接して配置され、ゲートとほぼ同じ高さを有する側壁スペーサと、
側壁スペーサに隣接し、ソース領域およびドレイン領域の上方に配置され、側壁スペーサとほぼ同じ高さを有する中間絶縁層とをさらに有することを特徴とするトランジスタ。
【請求項７３】
請求項７２に記載のトランジスタであって、
ゲートラインは、側壁スペーサと中間絶縁層の上方に配置され、
ゲートラインは、側壁スペーサ間の開口部を介してゲートと接触することを特徴とするトランジスタ。
【請求項７４】
請求項７３に記載のトランジスタであって、
ソース領域と接触する第１のビットラインと、
ドレイン領域と接触する第２のビットラインとを有し、
第１および第２のビットラインは、中間絶縁層の下方に配置され、ソース−ドレイン−チャンネルの方向に対して実質的に垂直な方向に延びることを特徴とするトランジスタ。
【請求項７５】
請求項７０に記載のトランジスタであって、
ゲートは、
電荷記憶領域と接触する第１部分と、
第１部分の上方にある第２部分と、
第１部分と第２部分は、個別に配置された層からなることを特徴とするトランジスタ。
【請求項７６】
請求項７２に記載のトランジスタであって、
ゲートラインは、２つのポリシリコン層の間にシリサイド層を含むワードラインを有し、
ゲートラインは、中間絶縁層および側壁スペーサの上側部分の上に直接配置されることを特徴とするトランジスタ。
【請求項７７】
請求項６９に記載のトランジスタであって、
ゲートラインは、チャンネル領域および電荷記憶領域に対して自己整合されたワードラインを有することを特徴とするトランジスタ。
【請求項７８】
３次元不揮発性デバイスアレイであって、
垂直方向に分離された複数のデバイス階層であって、各デバイス階層は、チャンネル領域、ソース領域、およびドレイン領域をそれぞれ含むＴＦＴ ＥＥＰＲＯＭのアレイと、チャンネル領域に隣接した電荷記憶領域とを有するデバイス階層と、
各デバイス階層において、ＴＦＴ ＥＥＰＲＯＭのソース領域またはドレイン領域と接触する複数のビットライン列と、
各デバイス階層における、複数のワードライン行と、
デバイス階層間に配置された少なくとも１層の中間絶縁層とを備えることを特徴とするアレイ。
【請求項７９】
請求項７８に記載のアレイであって、
電荷記憶領域と接触する第１部分と、
第１部分の上方にある第２部分と、
第１部分と第２部分が個別に配置された層を有することを特徴とするアレイ。
【請求項８０】
請求項７８に記載のアレイであって、
アレイの第１のデバイス階層の下方にある半導体基板内に配置された周辺回路に、ワードラインおよびビットラインを接続するワードラインコンタクトおよびビットラインコンタクトをさらに有することを特徴とするアレイ。
【請求項８１】
請求項８０に記載のアレイであって、
ワードラインコンタクトおよびビットラインコンタクトは、複数のデバイス階層に跨って延びることを特徴とするアレイ。
【請求項８２】
請求項７８に記載のアレイであって、
各メモリセルは、ＴＦＴ ＥＥＰＲＯＭを有し、
１ビット当たりの各メモリセルサイズは、Ｆを最小フィーチャサイズ、Ｎを１より大きい３次元のデバイス階層数としたとき、約（２Ｆ２）／Ｎであることを特徴とするアレイ。
【請求項８３】
不揮発性メモリセルアレイであって、
各メモリセルは、半導体デバイスを有し、
各メモリセルの１ビット当たりのセルサイズは、Ｆが最小フィーチャサイズで、Ｎが１以上の第３の方向におけるデバイス階層数であるとき、約２Ｆ２／Ｎであることを特徴とするアレイ。
【請求項８４】
請求項８３に記載のアレイであって、
アレイは、Ｎが１より大きく、垂直方向に分離された複数のデバイス階層からなるモノリシックな３次元メモリアレイを有し、
半導体デバイスは、チャンネル領域、ソース領域、ドレイン領域、および電荷記憶領域を有するＴＦＴ ＥＥＰＲＯＭから構成されることを特徴とするアレイ。
【請求項８５】
ＥＥＰＲＯＭの製造方法であって、
半導体活性領域を形成するステップと、
活性領域の上方に電荷記憶領域を形成するステップと、
電荷記憶領域の上方に導電性ゲート層を形成するステップと、
電荷記憶領域に重なる制御ゲートを形成するために、ゲート層をパターン形成するステップと、
活性領域にソース領域およびドレインを形成するために、制御ゲートをマスクとして用いて、活性領域にドーピングするステップと、
制御ゲートの上方で、これに隣接する第１の絶縁層を形成するステップと、
フォトリソグラフィマスクを用いることなく、制御ゲートの上部部分を露出させるステップと、
ワードラインが制御ゲートに対して自己整合されるように、制御ゲートの露出した上部部分と接触するワードラインを形成するステップとを有することを特徴とする製造方法。
【請求項８６】
請求項８５に記載の製造方法であって、さらに、
ゲート層の上方に障壁層を形成するステップと、
ゲート層をパターン形成するステップの間に、障壁層をパターン形成するステップと、
制御ゲートおよび障壁層の側壁に隣接して、側壁スペーサを形成するステップとを有することを特徴とする製造方法。
【請求項８７】
請求項８６に記載の製造方法であって、
障壁層は、側壁スペーサおよび制御ゲートを構成する材料とは異なる材料で構成され、
制御ゲートの上部部分を露出させるステップは、障壁層を露出させるために、第１の絶縁層を平坦化するステップと、ゲートコンタクトビアを形成するために、側壁スペーサの間の障壁層を選択的に除去するステップとを有し、
ワードラインを形成するステップは、ゲートコンタクトビア内のワードラインの一部が制御ゲートの上部部分を形成するように、第１の絶縁層の上方にワードラインを配置するステップを含むことを特徴とする製造方法。
【請求項８８】
請求項８５に記載の製造方法であって、
ワードラインが実質的に平坦な上部表面を有するように、ワードラインは、第１の絶縁層の上に形成されることを特徴とする製造方法。
【請求項８９】
請求項８５に記載の製造方法であって、
制御ゲートの上部部分を露出させるステップは、制御ゲートを露出させるために、第１の絶縁層を平坦化するステップを含み、
ワードラインを形成するステップは、ワードラインが露出した制御ゲートと接触するように、第１の絶縁層の上方にワードラインを配置するステップを含むことを特徴とする製造方法。
【請求項９０】
請求項８５に記載の製造方法であって、
半導体活性領域を形成するステップは、中間絶縁層の上方にポリシリコンの活性層を形成するステップを含み、
電荷記憶領域を形成するステップは、ＯＮＯ誘電膜または導電性ナノ結晶を含む絶縁層を形成するステップを含み、
ワードラインを形成するステップは、第１の絶縁層と露出した制御ゲートの上方に少なくとも１層の導電層を配置するステップと、ワードラインを形成するために少なくとも１層の導電層をエッチングするステップとを含むことを特徴とする製造方法。
【請求項９１】
請求項９０に記載の製造方法であって、さらに、
ワードラインがＥＥＰＲＯＭのチャンネル領域および電荷記憶領域に対して自己整合されるように、ワードラインをマスクとして用いて、活性領域および電荷記憶領域をエッチングするステップを有することを特徴とする製造方法。
【請求項９２】
請求項９１に記載の製造方法であって、さらに、
制御ゲート側壁に隣接して、側壁スペーサを形成するステップと、
制御ゲート、側壁スペーサ、およびドープされたソース領域およびドレイン領域の上方に金属層を形成するステップと、
ソース領域およびドレイン領域の上方に金属シリサイド領域を形成するために、金属層を加熱するステップと、
側壁スペーサから金属層を選択的に除去するステップとを有することを特徴とする製造方法。
【請求項９３】
請求項９２に記載の製造方法であって、
ドープされたソース領域およびドレイン領域と、金属シリサイド領域は、ソース−チャンネル−ドレイン方向と実質的に垂直な方向に延びるビットラインを構成し、
ワードラインは、ソース−チャンネル−ドレイン方向と実質的に平行な方向に延びることを特徴とする製造方法。
【請求項９４】
請求項９３に記載の製造方法であって、
ポリシリコンの活性層を形成するステップは、
アモルファスシリコン層またはポリシリコン層を形成するステップと、
金属層を触媒として用いて、アモルファスシリコン層またはポリシリコン層を再結晶化させるために、ＥＥＰＲＯＭを加熱するステップとを有することを特徴とする製造方法。
【請求項９５】
請求項８５に記載の製造方法であって、
ＥＥＰＲＯＭは、２つのフォトリソグラフィのマスキングステップを用いて形成されることを特徴とする製造方法。
【請求項９６】
基板の上方に配置された半導体デバイスアレイであって、このアレイは、
第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数の導電層と、
第１の方向とは異なる第２の方向で、第２の高さに配置された、第２の離間した複数のレール積層物とを備え、
各レール積層物は、
第１の離間した複数の導電層と接触する第１の表面を有する半導体膜と、
導電膜と、
半導体膜および導電膜の第２の表面の間に配置された局在的電荷記憶膜とを有することを特徴とするアレイ。
【請求項９７】
請求項９６に記載のアレイであって、
第２の離間した複数のレール積層物は、第１の離間した複数の導電層の上方に配置されることを特徴とするアレイ。
【請求項９８】
請求項９６に記載のアレイであって、
離間した導電層の間の空間が、平坦化された積層酸化物材料を有することを特徴とするアレイ。
【請求項９９】
基板の上方に配置されたメモリアレイであって、
このアレイは、第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数のレール積層物を備え、
各レール積層物は、
導電膜と、
導電膜の上方に配置された局在的電荷記憶膜と、
局在的電荷記憶膜の上方に配置された半導体膜を有し、
このアレイは、第１の方向とは異なる第２の方向で、第１の高さの上方の第２の高さに配置された、第１の離間した複数の導電層を備え、
離間した導電層は、不純物を有する半導体膜の領域と重なり、
この領域は、離間した導電層および局在的電荷記憶膜の間を電気的に接続することを特徴とするメモリアレイ。
【請求項１００】
請求項９９に記載のメモリアレイであって、
このメモリアレイは、第１の方向で、第２の高さの上方の第３の高さに配置された、第３の離間した複数のレール積層物をさらに備え、
各レール積層物は、
導電膜と、
導電膜の上方に配置された局在的電荷記憶膜と、
局在的電荷記憶膜の上方に配置された半導体膜を有し、
このメモリアレイは、第２の方向で、第３の高さの上方の第４の高さに配置された、第４の離間した複数のレール積層物をさらに備え、
離間した導電層は、不純物を有する第２の半導体膜の領域と重なり、
この領域は、離間した導電層および局在的電荷記憶膜の間を電気的に接続することを特徴とするメモリアレイ。
【請求項１０１】
請求項９９に記載のメモリアレイであって、
離間した導電層の間の空間が、平坦化された酸化材料を含むことを特徴とするメモリアレイ。
【請求項１０２】
基板の上方に配置されたメモリアレイであって、
このアレイは、第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数のレール積層物を備え、
各レール積層物は、導電膜と、導電膜の上方に配置された局在的電荷記憶膜とを有し、
このアレイは、第１の方向とは異なる第２の方向で、第１の高さの上方の第２の高さに配置された、第１の離間した複数の導電体をさらに備え、
離間した導電体は、離間した導電体が接触交差点において局在的電荷記憶膜と直接接触するように、レール積層物とともに接触交差点を形成し、
このアレイは、離間した導電体の間で、接触交差点の周囲の領域において、局在的電荷記憶膜の上方に積層された半導体膜をさらに有することを特徴とするメモリアレイ。
【請求項１０３】
請求項１０２に記載のメモリアレイであって、
離間した導電体の空間が、平坦化された酸化材料を有することを特徴とするメモリアレイ。
【請求項１０４】
回路であって、
複数の電荷記憶デバイスと、複数のアンチヒューズデバイスとを有することを特徴とする回路。
【請求項１０５】
半導体デバイスであって、
半導体活性領域と、
半導体活性領域に隣接した電荷記憶領域と、
第１の電極と、
第２の電極とを備え、
第１および第２の電極の間に第１のプログラム電圧が印加されたとき、電荷が電荷記憶領域に蓄積され、
第１および第２の電極の間に第１のプログラム電圧より高い第２のプログラム電圧が印加されたとき、第１および第２の電極の間に導電性経路を形成するために、導電性リンクが電荷記憶領域を貫通して形成されることを特徴とするデバイス。
【請求項１０６】
請求項１０５に記載のデバイスであって、
第１のプログラム電圧は、デバイスの閾値電圧を上げることにより、デバイスを切断することを特徴とするデバイス。
【請求項１０７】
請求項１０５に記載のデバイスであって、
このデバイスは、電荷記憶領域を含む半導体ダイオードを有することを特徴とするデバイス。
【請求項１０８】
請求項１０７に記載のデバイスであって、
ダイオードは、中間絶縁層により分離された少なくとも３つのデバイス階層を含む３次元モノリシックアレイとして構成されたポリシリコンまたはアモルファスシリコンダイオードを有し、アレイは基板の上方に配置され、
電荷記憶領域は、ダイオードの半導体活性領域のｐ−ドープされた領域およびｎ−ドープされた領域の間、あるいはダイオードの半導体活性領域のｐ−ドープされた領域またはｎ−ドープされた領域に配置された絶縁層の積層物を有することを特徴とするデバイス。【請求項１０９】
請求項１０５に記載のデバイスであって、
このデバイスは、フィールド・プログラマブル・ゲートアレイまたはプログラマブル・論理デバイスを含むことを特徴とするデバイス。
【請求項１１０】
基板の上方に配置された電荷記憶デバイスであって、
基板の上方に配置された遷移金属結晶化シリコンからなる第１の層と、
第１の層内に配置されたｐ−ｎ接合部と、
第１の層に隣接して配置された局在的電荷記憶膜とを有することを特徴とするデバイス。
【請求項１１１】
請求項１１０に記載のデバイスを含む複数のデバイス階層を有するモノリシック３次元アレイであって、
ｐ−ｎ接合部は、ソース領域とチャンネル、またはドレイン領域とチャンネルの間の接合部を有することを特徴とするアレイ。
【請求項１１２】
電荷記憶デバイスの製造方法であって、
基板の上方に第１のアモルファスシリコン層またはポリシリコン層を配置するステップと、
第１の層内に遷移金属の触媒を配置するステップと、
第１の層を結晶化させるステップと、
第１の層内にｐ−ｎ接合を形成するステップと、
第１の層に隣接して配置された局在的電荷記憶膜を形成するステップとを有することを特徴とする方法。
【請求項１１３】
請求項１１２に記載の方法であって、
結晶化ステップは、約４００℃ないし約７００℃の範囲の温度で実施され、
この方法は、約７５０℃ないし約９７５℃の範囲の高温アニール処理で、第１の層を結晶化させるステップをさらに有することを特徴とする方法。
【請求項１１４】
請求項１１２に記載の方法であって、
局在的電荷記憶膜に隣接して配置されたゲートを形成するステップをさらに有することを特徴とする方法。
【請求項１１５】
請求項１１４に記載の方法であって、
遷移金属結晶化シリコンのＴＦＴを有する複数のデバイス階層を形成するステップをさらに有することを特徴とする方法。
【請求項１１６】
複数のデバイス階層を含む電荷記憶デバイスのモノリシック３次元アレイを有する半導体デバイスであって、
２つの連続するデバイス階層間の少なくとも１つの面が、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１１７】
請求項１１６に記載の半導体デバイスであって、
アレイは、４つまたはそれ以上のデバイス階層を有することを特徴とする半導体デバイス。
【請求項１１８】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１１９】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、電荷記憶領域を含む柱状ダイオードを有することを特徴とする半導体デバイス。
【請求項１２０】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、自己整合されたＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１２１】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、レール積層物ＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１２２】
請求項１１７に記載の半導体デバイスであって、
各デバイス階層の絶縁層または導電層の表面は、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１２３】
請求項１１７に記載の半導体デバイスであって、
２階層の間に配置された中間絶縁層の表面は、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１２４】
請求項１１７に記載の半導体デバイスであって、
化学機械的な研磨により平坦化された表面のピーク間の粗さは、４０００Å以下であることを特徴とする半導体デバイス。
【請求項１２５】
請求項１１７に記載の半導体デバイスであって、
基板内の少なくとも部分的にはアレイの下方、内部、または上方に形成される駆動回路をさらに有することを特徴とする半導体デバイス。
【請求項１２６】
請求項１２５に記載の半導体デバイスであって、
駆動回路は、基板内のアレイの下方に形成された、少なくとも１つのセンスアンプと電荷ポンプを有することを特徴とする半導体デバイス。
【請求項１２７】
電荷記憶デバイスのモノリシックな３次元アレイの製造方法であって、
複数のデバイス階層を形成するステップと、
連続する２つのデバイス階層間の少なくとも１つの表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１２８】
請求項１２７に記載の方法であって、
４つまたはそれ以上のデバイス階層を形成するステップと、
連続する少なくとも３つのデバイス階層の間の少なくとも１つの表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１２９】
請求項１２８に記載の方法であって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭ、電荷記憶領域を含む柱状ダイオード、自己整合されたＴＦＴ ＥＥＰＲＯＭ、およびレール積層物ＴＦＴ ＥＥＰＲＯＭからなるグループから選択されることを特徴とする方法。
【請求項１３０】
請求項１２８に記載の方法であって、
各電荷記憶デバイス内の絶縁層の表面が、化学機械的研磨により平坦化されることを特徴とする方法。
【請求項１３１】
請求項１２８に記載の方法であって、
各電荷記憶デバイス内の導電層の表面が、化学機械的研磨により平坦化されることを特徴とする方法。
【請求項１３２】
請求項１２８に記載の方法であって、
２つのデバイス階層間に配置される中間絶縁層の表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１３３】
請求項１２８に記載の方法であって、
基板内の少なくとも部分的にはアレイの下方、内部、または上方に駆動回路を形成するステップをさらに有することを特徴とする方法。
【請求項１３４】
請求項１３３に記載の方法であって、
駆動回路は、基板内のアレイの下方に形成された、少なくとも１つのセンスアンプと電荷ポンプを有することを特徴とする方法。
【請求項１３５】
複数のデバイス階層を含む電荷記憶デバイスのモノリシック３次元アレイを有する半導体デバイスであって、
２つの連続するデバイス階層間の少なくとも１つの面が、ステッパフィールドにおいて、４０００Å以下のピーク間の粗さを有することを特徴とする半導体デバイス。
【請求項１３６】
請求項１３５に記載の半導体デバイスであって、
４つまたはそれ以上のデバイス階層を有することを特徴とする半導体デバイス。
【請求項１３７】
請求項１３６に記載の半導体デバイスであって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭ、電荷記憶領域を含む柱状ダイオード、自己整合されたＴＦＴ ＥＥＰＲＯＭ、およびレール積層物ＴＦＴ ＥＥＰＲＯＭからなるグループから選択されることを特徴とする半導体デバイス。
【請求項１】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第２の入力／出力導電層と、
第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成された半導体領域と、
電荷記憶媒体とを有し、
電荷記憶媒体に蓄積される電荷が、第１および第２の入力／出力導電層の間に流れる電流量に影響を与えることを特徴とするメモリデバイス。
【請求項２】
請求項１に記載のメモリデバイスであって、
電荷記憶媒体は、第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成されることを特徴とするメモリデバイス。
【請求項３】
請求項２に記載のメモリデバイスであって、
電荷記憶媒体は、半導体領域上に直接形成されることを特徴とするメモリデバイス。
【請求項４】
請求項１に記載のメモリデバイスであって、
電荷記憶媒体は、半導体領域に隣接して形成されることを特徴とするメモリデバイス。
【請求項５】
請求項４に記載のメモリデバイスであって、
電荷記憶媒体に隣接して形成される制御ゲートをさらに有することを特徴とするメモリデバイス。
【請求項６】
請求項１に記載のメモリデバイスであって、
電流は、半導体領域を基板の平面に対して垂直な方向に流れることを特徴とするメモリデバイス。
【請求項７】
請求項１に記載のメモリデバイスであって、
半導体領域は、ドープされたシリコンであることを特徴とするメモリデバイス。
【請求項８】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第１の入力／出力導電層の上方に形成され、第１の入力／出力導電層との間で投影された交差点を有する第２の入力／出力導電層と、
第１および第２の入力／出力導電層の間に形成され、第１および第２の入力／出力導電層の交差点に対して直接的に位置合わせされたシリコン本体部と、
電荷記憶媒体とを有し
読み出し電流は、第１および第２の入力／出力導電層の間に形成されたシリコン本体部を、基板の表面に対して垂直な方向に流れ、
電荷記憶媒体に蓄積される電荷は、第１および第２の入力／出力導電層の間に印加された所与の電圧に対する、第１および第２の入力／出力導電層の間に流れる読み出し電流の量に影響を与えることを特徴とするメモリデバイス。
【請求項９】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体は、シリコン本体部の上に、第１および第２の入力／出力導電層の交差点に対して直接的に位置合わせされて形成されることを特徴とするメモリデバイス。
【請求項１０】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体は、シリコン本体部に隣接して形成されることを特徴とするメモリデバイス。
【請求項１１】
請求項８に記載のメモリデバイスであって、
電荷記憶媒体に隣接して形成される制御ゲートをさらに有することを特徴とするメモリデバイス。
【請求項１２】
メモリデバイスであって、
基板の第１平面の上またはその上方に形成された第１の入力／出力導電層と、
第１の入力／出力導電層の上方に形成された第２の入力／出力導電層と、
第２の入力／出力導電層の上方に形成された第３の入力／出力導電層と、
第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成された第１の半導体領域と、
第２および第３の入力／出力導電層の間で、これらの投影上の交差点に形成された第２の半導体領域と、
第１および第２の入力／出力導電層の間に流れる電流の量に影響を与える第１の電荷記憶媒体とを有することを特徴とするメモリデバイス。
【請求項１３】
メモリセルであって、
第１領域および第２領域を含むダイオードと、
電荷記憶領域と、
電荷記憶領域に隣接して配置された絶縁領域と、
第１領域に対する第１のコンタクトと、
第２のコンタクトとを備え、
第１および第２のコンタクトの間に印加された所定の電圧により、ダイオード、絶縁領域、および電荷記憶領域に流れることを特徴とするメモリセル。
【請求項１４】
請求項１３に記載のメモリセルであって、
第２のコンタクト、および第１の絶縁層に対向する電荷記憶領域に隣接して配置された第２の絶縁層をさらに有することを特徴とするメモリセル。
【請求項１５】
請求項１３に記載のメモリセルであって、
絶縁領域は、酸化領域であることを特徴とするメモリセル。
【請求項１６】
請求項１３に記載のメモリセルであって、
電荷記憶領域は、窒化化合物であることを特徴とするメモリセル。
【請求項１７】
請求項１６に記載のメモリセルであって、
化合物は、酸素を含むことを特徴とするメモリセル。
【請求項１８】
請求項１６に記載のメモリセルであって、
化合物は、シリコンを含むことを特徴とするメモリセル。
【請求項１９】
請求項１６に記載のメモリセルであって、
電荷記憶領域は、アルミナを含むことを特徴とするメモリセル。
【請求項２０】
請求項１３に記載のメモリセルであって、
ダイオードは、ドープされた基板領域を有することを特徴とするメモリセル。
【請求項２１】
請求項１４または１５に記載のメモリセルであって、
ダイオードは、基板の上方に配置された層を有することを特徴とするメモリセル。
【請求項２２】
請求項１５に記載のメモリセルであって、
酸化領域は、約１ないし５ｎｍの膜厚を有することを特徴とするメモリセル。
【請求項２３】
請求項２２に記載のメモリセルであって、
酸化領域は、約２ないし３ｎｍの膜厚を有することを特徴とするメモリセル。
【請求項２４】
不揮発性の読み出し・書き込みメモリセルであって、
ｎドープ領域と、
ｐドープ領域と、
ｎドープ領域とｐドープ領域の間に配置された記憶要素と、
ｎドープ領域、ｐドープ領域、および記憶要素に電流を流すための導電部とを有することを特徴とするメモリセル。
【請求項２５】
請求項２４に記載のメモリセルであって、
記憶要素は、第１の酸化領域を有することを特徴とするメモリセル。
【請求項２６】
請求項２５に記載のメモリセルであって、
記憶要素は、第２の酸化領域を有することを特徴とするメモリセル。
【請求項２７】
請求項２５に記載のメモリセルであって、
記憶要素は、窒素を含む領域を有することを特徴とするメモリセル。
【請求項２８】
請求項２７に記載のメモリセルであって、
記憶要素は、第２の酸化領域を有することを特徴とするメモリセル。
【請求項２９】
請求項２４に記載のメモリセルであって、
記憶要素は、少なくとも一方のドープ領域と電気的に直接接触していることを特徴とするメモリセル。
【請求項３０】
請求項２４に記載のメモリセルであって、
記憶要素は、シリコンを含むことを特徴とするメモリセル。
【請求項３１】
請求項２５に記載のメモリセルであって、
記憶要素は、アルミナを含むことを特徴とするメモリセル。
【請求項３２】
請求項２４に記載のメモリセルであって、
少なくとも一方のドープ領域は、基板内に配置されることを特徴とするメモリセル。
【請求項３３】
請求項２４に記載のメモリセルであって、
少なくとも一方のドープ領域は、基板の上方に配置されることを特徴とするメモリセル。
【請求項３４】
メモリセルを動作させる方法であって、
セルをプログラムするために領域内に電荷を捕獲するステップと、
データをセルから読み出す際、電流を領域に流すステップとを有することを特徴とする方法。
【請求項３５】
請求項３４に記載の方法であって、
電流を流すステップは、セルをプログラムし、読み出すために、電流を第１の方向に流すステップを含むことを特徴とする方法。
【請求項３６】
請求項３４に記載の方法であって、
電流を流すステップは、セルを消去するために、電流を第２の方向に流すステップをさらに含むことを特徴とする方法。
【請求項３７】
請求項３４に記載の方法であって、
捕獲するステップは、電流を記憶要素に第１の方向で流すステップを含むことを特徴とする方法。
【請求項３８】
請求項３４に記載の方法であって、
消去するステップは、電流を記憶要素に第２の方向で流すステップを含むことを特徴とする方法。
【請求項３９】
ダイオードおよび酸化領域を有し、ダイオードに順電圧を印加するとき負性抵抗特性を呈する構造体において、
電荷を捕獲するための記憶領域が、酸化領域に隣接して配置されることにより、ダイオードおよび酸化領域を流れる電流が、記憶領域を流れることを特徴とする改善された構造体。
【請求項４０】
請求項３９に記載の構造体であって、
記憶領域は、窒素を含む化合物を有することを特徴とする構造体。
【請求項４１】
請求項４０に記載の構造体であって、
化合物は、酸素を含むことを特徴とする構造体。
【請求項４２】
請求項４１に記載の構造体であって、
化合物は、シリコンを含むことを特徴とする構造体。
【請求項４３】
請求項３９に記載の構造体であって、
記憶領域は、アルミナを含むことを特徴とする構造体。
【請求項４４】
メモリセルアレイであって、
少なくとも１つの半導体領域と、電荷を捕獲するための記憶領域とを有する複数のセルと、
半導体領域と記憶領域に流れる電流を制御するための制御手段とを有することを特徴とするメモリセルアレイ。
【請求項４５】
請求項４４に記載のアレイであって、
制御手段は、セル内に配置されることを特徴とするアレイ。
【請求項４６】
請求項４４に記載のアレイであって、
少なくとも１つの半導体領域は、ｎ型であることを特徴とするアレイ。
【請求項４７】
請求項４６に記載のアレイであって、
制御手段は、ｐ型半導体領域を有し、ｎ型半導体領域に隣接して配置されることを特徴とするアレイ。
【請求項４８】
請求項４７に記載のアレイであって、
記憶手段は、酸化領域を有することを特徴とするアレイ。
【請求項４９】
請求項４８に記載のアレイであって、
記憶手段は、窒素化合物を含むことを特徴とするアレイ。
【請求項５０】
請求項４４に記載のアレイであって、
制御手段は、セルの外部に配置されることを特徴とするアレイ。
【請求項５１】
請求項４４に記載のアレイであって、
セルの半導体領域は、基板内に配置されることを特徴とするアレイ。
【請求項５２】
請求項４４に記載のアレイであって、
セルの半導体領域は、ポリシリコンから形成されることを特徴とするアレイ。
【請求項５３】
請求項４７に記載のアレイであって、
制御手段は、ｎ型領域を含むｎチャンネル電界効果型トランジスタを有することを特徴とするアレイ。
【請求項５４】
基板の上方に形成され、２以上のＮに対してＮ階層を有するメモリアレイであって、
各階層は、
基板に平行な第１平面内にある第１の離間した導電層と、
第１平面の上方にあって基板に平行な第２平面内にある第２の離間した導電層と、第１および第２の導電層のそれぞれの間に配置された複数のセルとを有し、
各セルは、
一方向において、電流をより容易に導通させる支配因子と、
第１および第２酸化領域と、その間にある記憶領域とを含む記憶積層物とを有し、
第１の導電層からの電流が、第２の導電層に達するまで、支配因子、第１酸化領域、記憶領域、および第２酸化領域を流れるように、支配因子と記憶積層物が第１および第２の導電層の間に配置されることを特徴とするメモリアレイ。
【請求項５５】
請求項５４に記載のメモリアレイであって、
（Ｎ−１）階層にある第２の導電層の上方および下方にあるセルが、この第２の導電層を共有することを特徴とするメモリアレイ。
【請求項５６】
請求項５４に記載のメモリアレイであって、
支配因子は、ｐ型領域とｎ型領域を有し、
記憶積層物は、少なくともｎ型ドープ領域と接触していることを特徴とするメモリアレイ。
【請求項５７】
基板の上方に配置された、複数階層を有する３次元メモリアレイにおいて、各階層は非線型部品を有し、
電荷を捕獲するための酸化領域の間に配置された記憶領域を含む、各非線型部品に関連する記憶積層物を備え、
非線型部品に流れる電流が、酸化領域、記憶領域、および他方の酸化領域に流れることを特徴とする改善メモリアレイ。
【請求項５８】
請求項５７に記載の改善メモリアレイであって、
第１の方向に第１の所定強度の電流を流すことにより、電荷を記憶領域内に捕獲することを特徴とする改善メモリアレイ。
【請求項５９】
請求項５８に記載の改善メモリアレイであって、
記憶領域に捕獲された電荷は、第２の所定強度の電流より小さい電流を第１の方向に流すことにより検出され、
第２の所定強度は、第１の所定強度より小さいことを特徴とする改善メモリアレイ。
【請求項６０】
請求項５９に記載の改善メモリアレイであって、
捕獲された電荷は、第１の方向とは反対の方向の電流を記憶領域に流すことにより中和させることを特徴とする改善メモリアレイ。
【請求項６１】
請求項５９に記載の改善メモリアレイであって、
電流が第１の方向に流れるとき、ダイオードは順方向バイアスが印加されることを特徴とする改善メモリアレイ。
【請求項６２】
請求項５９に記載の改善メモリアレイであって、
記憶領域は、窒素化合物を含むことを特徴とする改善メモリアレイ。
【請求項６３】
請求項５９に記載の改善メモリアレイであって、
ダイオードは、一方の酸化領域に隣接したｎ型半導体領域を有することを特徴とする改善メモリアレイ。
【請求項６４】
複数のデバイス階層を有する３次元半導体デバイスであって、各階層は、
半導体活性領域と、
電荷記憶領域と、
第１の電極と、
第２の電極とを有し、
半導体活性領域の第１の側面は、第１および第２の電極の一方が有する第１の側面に対して位置合わせされることを特徴とする半導体デバイス。
【請求項６５】
請求項６４に記載の半導体デバイスであって、
半導体活性領域の第２の側面は、第１および第２の電極の他方が有する第２の側面に対して位置合わせされることを特徴とする半導体デバイス。
【請求項６６】
複数のデバイス階層を有する３次元半導体デバイスの製造方法であって、各デバイス階層の製造方法は、
半導体活性領域を形成するステップと、
電荷記憶領域を形成するステップと、
第１の電極を形成するステップと、
第２の電極を形成するステップと、
半導体活性領域および第１の電極の少なくとも２つの側面を、同じフォトリソグラフィステップでパターン形成するステップとを有することを特徴とする製造方法。
【請求項６７】
電界効果型トランジスタであって、
ソースと、
ドレインと、
チャンネルと、
ゲートと、
ゲートおよびチャンネルの間にある少なくとも１層の絶縁層と、
ソース−ドレイン−チャンネルの方向に対して実質的に平行に延び、ゲートと接触し、ゲートに対して自己整合されたゲートラインとを備えたことを特徴とするトランジスタ。
【請求項６８】
請求項６７に記載のトランジスタであって、
ソース、ドレイン、およびチャンネルは、中間絶縁層の上方にポリシリコン活性層として形成されたことを特徴とするトランジスタ。
【請求項６９】
請求項６８に記載のトランジスタであって、
トランジスタは、ＥＥＰＲＯＭを有し、
ゲートは、制御ゲートを有し、
少なくとも１層の絶縁層は、制御ゲートおよびチャンネルの間の電荷記憶領域に配置されたことを特徴とするトランジスタ。
【請求項７０】
請求項６９に記載のトランジスタであって、
電荷記憶領域は、ＯＮＯ誘電膜、または導電性ナノ結晶を含む絶縁層を有することを特徴とするトランジスタ。
【請求項７１】
請求項６９に記載のトランジスタであって、
電荷記憶領域は、
チャンネルの上方にあるトンネル誘電層と、
トンネル誘電層の上方にあるフローティングゲートと、
フローティングゲートの上方にある制御ゲートとを有することを特徴とするトランジスタ。
【請求項７２】
請求項６９に記載のトランジスタであって、
ゲート側壁に隣接して配置され、ゲートとほぼ同じ高さを有する側壁スペーサと、
側壁スペーサに隣接し、ソース領域およびドレイン領域の上方に配置され、側壁スペーサとほぼ同じ高さを有する中間絶縁層とをさらに有することを特徴とするトランジスタ。
【請求項７３】
請求項７２に記載のトランジスタであって、
ゲートラインは、側壁スペーサと中間絶縁層の上方に配置され、
ゲートラインは、側壁スペーサ間の開口部を介してゲートと接触することを特徴とするトランジスタ。
【請求項７４】
請求項７３に記載のトランジスタであって、
ソース領域と接触する第１のビットラインと、
ドレイン領域と接触する第２のビットラインとを有し、
第１および第２のビットラインは、中間絶縁層の下方に配置され、ソース−ドレイン−チャンネルの方向に対して実質的に垂直な方向に延びることを特徴とするトランジスタ。
【請求項７５】
請求項７０に記載のトランジスタであって、
ゲートは、
電荷記憶領域と接触する第１部分と、
第１部分の上方にある第２部分と、
第１部分と第２部分は、個別に配置された層からなることを特徴とするトランジスタ。
【請求項７６】
請求項７２に記載のトランジスタであって、
ゲートラインは、２つのポリシリコン層の間にシリサイド層を含むワードラインを有し、
ゲートラインは、中間絶縁層および側壁スペーサの上側部分の上に直接配置されることを特徴とするトランジスタ。
【請求項７７】
請求項６９に記載のトランジスタであって、
ゲートラインは、チャンネル領域および電荷記憶領域に対して自己整合されたワードラインを有することを特徴とするトランジスタ。
【請求項７８】
３次元不揮発性デバイスアレイであって、
垂直方向に分離された複数のデバイス階層であって、各デバイス階層は、チャンネル領域、ソース領域、およびドレイン領域をそれぞれ含むＴＦＴ ＥＥＰＲＯＭのアレイと、チャンネル領域に隣接した電荷記憶領域とを有するデバイス階層と、
各デバイス階層において、ＴＦＴ ＥＥＰＲＯＭのソース領域またはドレイン領域と接触する複数のビットライン列と、
各デバイス階層における、複数のワードライン行と、
デバイス階層間に配置された少なくとも１層の中間絶縁層とを備えることを特徴とするアレイ。
【請求項７９】
請求項７８に記載のアレイであって、
電荷記憶領域と接触する第１部分と、
第１部分の上方にある第２部分と、
第１部分と第２部分が個別に配置された層を有することを特徴とするアレイ。
【請求項８０】
請求項７８に記載のアレイであって、
アレイの第１のデバイス階層の下方にある半導体基板内に配置された周辺回路に、ワードラインおよびビットラインを接続するワードラインコンタクトおよびビットラインコンタクトをさらに有することを特徴とするアレイ。
【請求項８１】
請求項８０に記載のアレイであって、
ワードラインコンタクトおよびビットラインコンタクトは、複数のデバイス階層に跨って延びることを特徴とするアレイ。
【請求項８２】
請求項７８に記載のアレイであって、
各メモリセルは、ＴＦＴ ＥＥＰＲＯＭを有し、
１ビット当たりの各メモリセルサイズは、Ｆを最小フィーチャサイズ、Ｎを１より大きい３次元のデバイス階層数としたとき、約（２Ｆ２）／Ｎであることを特徴とするアレイ。
【請求項８３】
不揮発性メモリセルアレイであって、
各メモリセルは、半導体デバイスを有し、
各メモリセルの１ビット当たりのセルサイズは、Ｆが最小フィーチャサイズで、Ｎが１以上の第３の方向におけるデバイス階層数であるとき、約２Ｆ２／Ｎであることを特徴とするアレイ。
【請求項８４】
請求項８３に記載のアレイであって、
アレイは、Ｎが１より大きく、垂直方向に分離された複数のデバイス階層からなるモノリシックな３次元メモリアレイを有し、
半導体デバイスは、チャンネル領域、ソース領域、ドレイン領域、および電荷記憶領域を有するＴＦＴ ＥＥＰＲＯＭから構成されることを特徴とするアレイ。
【請求項８５】
ＥＥＰＲＯＭの製造方法であって、
半導体活性領域を形成するステップと、
活性領域の上方に電荷記憶領域を形成するステップと、
電荷記憶領域の上方に導電性ゲート層を形成するステップと、
電荷記憶領域に重なる制御ゲートを形成するために、ゲート層をパターン形成するステップと、
活性領域にソース領域およびドレインを形成するために、制御ゲートをマスクとして用いて、活性領域にドーピングするステップと、
制御ゲートの上方で、これに隣接する第１の絶縁層を形成するステップと、
フォトリソグラフィマスクを用いることなく、制御ゲートの上部部分を露出させるステップと、
ワードラインが制御ゲートに対して自己整合されるように、制御ゲートの露出した上部部分と接触するワードラインを形成するステップとを有することを特徴とする製造方法。
【請求項８６】
請求項８５に記載の製造方法であって、さらに、
ゲート層の上方に障壁層を形成するステップと、
ゲート層をパターン形成するステップの間に、障壁層をパターン形成するステップと、
制御ゲートおよび障壁層の側壁に隣接して、側壁スペーサを形成するステップとを有することを特徴とする製造方法。
【請求項８７】
請求項８６に記載の製造方法であって、
障壁層は、側壁スペーサおよび制御ゲートを構成する材料とは異なる材料で構成され、
制御ゲートの上部部分を露出させるステップは、障壁層を露出させるために、第１の絶縁層を平坦化するステップと、ゲートコンタクトビアを形成するために、側壁スペーサの間の障壁層を選択的に除去するステップとを有し、
ワードラインを形成するステップは、ゲートコンタクトビア内のワードラインの一部が制御ゲートの上部部分を形成するように、第１の絶縁層の上方にワードラインを配置するステップを含むことを特徴とする製造方法。
【請求項８８】
請求項８５に記載の製造方法であって、
ワードラインが実質的に平坦な上部表面を有するように、ワードラインは、第１の絶縁層の上に形成されることを特徴とする製造方法。
【請求項８９】
請求項８５に記載の製造方法であって、
制御ゲートの上部部分を露出させるステップは、制御ゲートを露出させるために、第１の絶縁層を平坦化するステップを含み、
ワードラインを形成するステップは、ワードラインが露出した制御ゲートと接触するように、第１の絶縁層の上方にワードラインを配置するステップを含むことを特徴とする製造方法。
【請求項９０】
請求項８５に記載の製造方法であって、
半導体活性領域を形成するステップは、中間絶縁層の上方にポリシリコンの活性層を形成するステップを含み、
電荷記憶領域を形成するステップは、ＯＮＯ誘電膜または導電性ナノ結晶を含む絶縁層を形成するステップを含み、
ワードラインを形成するステップは、第１の絶縁層と露出した制御ゲートの上方に少なくとも１層の導電層を配置するステップと、ワードラインを形成するために少なくとも１層の導電層をエッチングするステップとを含むことを特徴とする製造方法。
【請求項９１】
請求項９０に記載の製造方法であって、さらに、
ワードラインがＥＥＰＲＯＭのチャンネル領域および電荷記憶領域に対して自己整合されるように、ワードラインをマスクとして用いて、活性領域および電荷記憶領域をエッチングするステップを有することを特徴とする製造方法。
【請求項９２】
請求項９１に記載の製造方法であって、さらに、
制御ゲート側壁に隣接して、側壁スペーサを形成するステップと、
制御ゲート、側壁スペーサ、およびドープされたソース領域およびドレイン領域の上方に金属層を形成するステップと、
ソース領域およびドレイン領域の上方に金属シリサイド領域を形成するために、金属層を加熱するステップと、
側壁スペーサから金属層を選択的に除去するステップとを有することを特徴とする製造方法。
【請求項９３】
請求項９２に記載の製造方法であって、
ドープされたソース領域およびドレイン領域と、金属シリサイド領域は、ソース−チャンネル−ドレイン方向と実質的に垂直な方向に延びるビットラインを構成し、
ワードラインは、ソース−チャンネル−ドレイン方向と実質的に平行な方向に延びることを特徴とする製造方法。
【請求項９４】
請求項９３に記載の製造方法であって、
ポリシリコンの活性層を形成するステップは、
アモルファスシリコン層またはポリシリコン層を形成するステップと、
金属層を触媒として用いて、アモルファスシリコン層またはポリシリコン層を再結晶化させるために、ＥＥＰＲＯＭを加熱するステップとを有することを特徴とする製造方法。
【請求項９５】
請求項８５に記載の製造方法であって、
ＥＥＰＲＯＭは、２つのフォトリソグラフィのマスキングステップを用いて形成されることを特徴とする製造方法。
【請求項９６】
基板の上方に配置された半導体デバイスアレイであって、このアレイは、
第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数の導電層と、
第１の方向とは異なる第２の方向で、第２の高さに配置された、第２の離間した複数のレール積層物とを備え、
各レール積層物は、
第１の離間した複数の導電層と接触する第１の表面を有する半導体膜と、
導電膜と、
半導体膜および導電膜の第２の表面の間に配置された局在的電荷記憶膜とを有することを特徴とするアレイ。
【請求項９７】
請求項９６に記載のアレイであって、
第２の離間した複数のレール積層物は、第１の離間した複数の導電層の上方に配置されることを特徴とするアレイ。
【請求項９８】
請求項９６に記載のアレイであって、
離間した導電層の間の空間が、平坦化された積層酸化物材料を有することを特徴とするアレイ。
【請求項９９】
基板の上方に配置されたメモリアレイであって、
このアレイは、第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数のレール積層物を備え、
各レール積層物は、
導電膜と、
導電膜の上方に配置された局在的電荷記憶膜と、
局在的電荷記憶膜の上方に配置された半導体膜を有し、
このアレイは、第１の方向とは異なる第２の方向で、第１の高さの上方の第２の高さに配置された、第１の離間した複数の導電層を備え、
離間した導電層は、不純物を有する半導体膜の領域と重なり、
この領域は、離間した導電層および局在的電荷記憶膜の間を電気的に接続することを特徴とするメモリアレイ。
【請求項１００】
請求項９９に記載のメモリアレイであって、
このメモリアレイは、第１の方向で、第２の高さの上方の第３の高さに配置された、第３の離間した複数のレール積層物をさらに備え、
各レール積層物は、
導電膜と、
導電膜の上方に配置された局在的電荷記憶膜と、
局在的電荷記憶膜の上方に配置された半導体膜を有し、
このメモリアレイは、第２の方向で、第３の高さの上方の第４の高さに配置された、第４の離間した複数のレール積層物をさらに備え、
離間した導電層は、不純物を有する第２の半導体膜の領域と重なり、
この領域は、離間した導電層および局在的電荷記憶膜の間を電気的に接続することを特徴とするメモリアレイ。
【請求項１０１】
請求項９９に記載のメモリアレイであって、
離間した導電層の間の空間が、平坦化された酸化材料を含むことを特徴とするメモリアレイ。
【請求項１０２】
基板の上方に配置されたメモリアレイであって、
このアレイは、第１の方向で、基板の上方の第１の高さに配置された、第１の離間した複数のレール積層物を備え、
各レール積層物は、導電膜と、導電膜の上方に配置された局在的電荷記憶膜とを有し、
このアレイは、第１の方向とは異なる第２の方向で、第１の高さの上方の第２の高さに配置された、第１の離間した複数の導電体をさらに備え、
離間した導電体は、離間した導電体が接触交差点において局在的電荷記憶膜と直接接触するように、レール積層物とともに接触交差点を形成し、
このアレイは、離間した導電体の間で、接触交差点の周囲の領域において、局在的電荷記憶膜の上方に積層された半導体膜をさらに有することを特徴とするメモリアレイ。
【請求項１０３】
請求項１０２に記載のメモリアレイであって、
離間した導電体の空間が、平坦化された酸化材料を有することを特徴とするメモリアレイ。
【請求項１０４】
回路であって、
複数の電荷記憶デバイスと、複数のアンチヒューズデバイスとを有することを特徴とする回路。
【請求項１０５】
半導体デバイスであって、
半導体活性領域と、
半導体活性領域に隣接した電荷記憶領域と、
第１の電極と、
第２の電極とを備え、
第１および第２の電極の間に第１のプログラム電圧が印加されたとき、電荷が電荷記憶領域に蓄積され、
第１および第２の電極の間に第１のプログラム電圧より高い第２のプログラム電圧が印加されたとき、第１および第２の電極の間に導電性経路を形成するために、導電性リンクが電荷記憶領域を貫通して形成されることを特徴とするデバイス。
【請求項１０６】
請求項１０５に記載のデバイスであって、
第１のプログラム電圧は、デバイスの閾値電圧を上げることにより、デバイスを切断することを特徴とするデバイス。
【請求項１０７】
請求項１０５に記載のデバイスであって、
このデバイスは、電荷記憶領域を含む半導体ダイオードを有することを特徴とするデバイス。
【請求項１０８】
請求項１０７に記載のデバイスであって、
ダイオードは、中間絶縁層により分離された少なくとも３つのデバイス階層を含む３次元モノリシックアレイとして構成されたポリシリコンまたはアモルファスシリコンダイオードを有し、アレイは基板の上方に配置され、
電荷記憶領域は、ダイオードの半導体活性領域のｐ−ドープされた領域およびｎ−ドープされた領域の間、あるいはダイオードの半導体活性領域のｐ−ドープされた領域またはｎ−ドープされた領域に配置された絶縁層の積層物を有することを特徴とするデバイス。【請求項１０９】
請求項１０５に記載のデバイスであって、
このデバイスは、フィールド・プログラマブル・ゲートアレイまたはプログラマブル・論理デバイスを含むことを特徴とするデバイス。
【請求項１１０】
基板の上方に配置された電荷記憶デバイスであって、
基板の上方に配置された遷移金属結晶化シリコンからなる第１の層と、
第１の層内に配置されたｐ−ｎ接合部と、
第１の層に隣接して配置された局在的電荷記憶膜とを有することを特徴とするデバイス。
【請求項１１１】
請求項１１０に記載のデバイスを含む複数のデバイス階層を有するモノリシック３次元アレイであって、
ｐ−ｎ接合部は、ソース領域とチャンネル、またはドレイン領域とチャンネルの間の接合部を有することを特徴とするアレイ。
【請求項１１２】
電荷記憶デバイスの製造方法であって、
基板の上方に第１のアモルファスシリコン層またはポリシリコン層を配置するステップと、
第１の層内に遷移金属の触媒を配置するステップと、
第１の層を結晶化させるステップと、
第１の層内にｐ−ｎ接合を形成するステップと、
第１の層に隣接して配置された局在的電荷記憶膜を形成するステップとを有することを特徴とする方法。
【請求項１１３】
請求項１１２に記載の方法であって、
結晶化ステップは、約４００℃ないし約７００℃の範囲の温度で実施され、
この方法は、約７５０℃ないし約９７５℃の範囲の高温アニール処理で、第１の層を結晶化させるステップをさらに有することを特徴とする方法。
【請求項１１４】
請求項１１２に記載の方法であって、
局在的電荷記憶膜に隣接して配置されたゲートを形成するステップをさらに有することを特徴とする方法。
【請求項１１５】
請求項１１４に記載の方法であって、
遷移金属結晶化シリコンのＴＦＴを有する複数のデバイス階層を形成するステップをさらに有することを特徴とする方法。
【請求項１１６】
複数のデバイス階層を含む電荷記憶デバイスのモノリシック３次元アレイを有する半導体デバイスであって、
２つの連続するデバイス階層間の少なくとも１つの面が、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１１７】
請求項１１６に記載の半導体デバイスであって、
アレイは、４つまたはそれ以上のデバイス階層を有することを特徴とする半導体デバイス。
【請求項１１８】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１１９】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、電荷記憶領域を含む柱状ダイオードを有することを特徴とする半導体デバイス。
【請求項１２０】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、自己整合されたＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１２１】
請求項１１７に記載の半導体デバイスであって、
各電荷記憶デバイスは、レール積層物ＴＦＴ ＥＥＰＲＯＭを有することを特徴とする半導体デバイス。
【請求項１２２】
請求項１１７に記載の半導体デバイスであって、
各デバイス階層の絶縁層または導電層の表面は、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１２３】
請求項１１７に記載の半導体デバイスであって、
２階層の間に配置された中間絶縁層の表面は、化学機械的な研磨により平坦化されることを特徴とする半導体デバイス。
【請求項１２４】
請求項１１７に記載の半導体デバイスであって、
化学機械的な研磨により平坦化された表面のピーク間の粗さは、４０００Å以下であることを特徴とする半導体デバイス。
【請求項１２５】
請求項１１７に記載の半導体デバイスであって、
基板内の少なくとも部分的にはアレイの下方、内部、または上方に形成される駆動回路をさらに有することを特徴とする半導体デバイス。
【請求項１２６】
請求項１２５に記載の半導体デバイスであって、
駆動回路は、基板内のアレイの下方に形成された、少なくとも１つのセンスアンプと電荷ポンプを有することを特徴とする半導体デバイス。
【請求項１２７】
電荷記憶デバイスのモノリシックな３次元アレイの製造方法であって、
複数のデバイス階層を形成するステップと、
連続する２つのデバイス階層間の少なくとも１つの表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１２８】
請求項１２７に記載の方法であって、
４つまたはそれ以上のデバイス階層を形成するステップと、
連続する少なくとも３つのデバイス階層の間の少なくとも１つの表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１２９】
請求項１２８に記載の方法であって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭ、電荷記憶領域を含む柱状ダイオード、自己整合されたＴＦＴ ＥＥＰＲＯＭ、およびレール積層物ＴＦＴ ＥＥＰＲＯＭからなるグループから選択されることを特徴とする方法。
【請求項１３０】
請求項１２８に記載の方法であって、
各電荷記憶デバイス内の絶縁層の表面が、化学機械的研磨により平坦化されることを特徴とする方法。
【請求項１３１】
請求項１２８に記載の方法であって、
各電荷記憶デバイス内の導電層の表面が、化学機械的研磨により平坦化されることを特徴とする方法。
【請求項１３２】
請求項１２８に記載の方法であって、
２つのデバイス階層間に配置される中間絶縁層の表面が化学機械的研磨により平坦化されるステップとを有することを特徴とする方法。
【請求項１３３】
請求項１２８に記載の方法であって、
基板内の少なくとも部分的にはアレイの下方、内部、または上方に駆動回路を形成するステップをさらに有することを特徴とする方法。
【請求項１３４】
請求項１３３に記載の方法であって、
駆動回路は、基板内のアレイの下方に形成された、少なくとも１つのセンスアンプと電荷ポンプを有することを特徴とする方法。
【請求項１３５】
複数のデバイス階層を含む電荷記憶デバイスのモノリシック３次元アレイを有する半導体デバイスであって、
２つの連続するデバイス階層間の少なくとも１つの面が、ステッパフィールドにおいて、４０００Å以下のピーク間の粗さを有することを特徴とする半導体デバイス。
【請求項１３６】
請求項１３５に記載の半導体デバイスであって、
４つまたはそれ以上のデバイス階層を有することを特徴とする半導体デバイス。
【請求項１３７】
請求項１３６に記載の半導体デバイスであって、
各電荷記憶デバイスは、柱状ＴＦＴ ＥＥＰＲＯＭ、電荷記憶領域を含む柱状ダイオード、自己整合されたＴＦＴ ＥＥＰＲＯＭ、およびレール積層物ＴＦＴ ＥＥＰＲＯＭからなるグループから選択されることを特徴とする半導体デバイス。
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