KR20010041822A - 저온 직접 결합에 의해 형성가능한 소자 - Google Patents

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닐슨존매닝새비지
호바트칼
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스콧 티. 마이쿠엔
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Abstract

반도체 소자는 횡 확장 반도체 베이스(82, 96), 베이스에 인접하고 제 1 전도 타입의 도펀트를 갖는 버퍼(83), 및 버퍼에 인접하고 그 베이스와 반대쪽에 있으며 제 2 전도 타입의 도펀트를 갖는 횡 확장 에미터(85)를 포함한다. 버퍼(83)는 얇고, 전류 이득에 대해서는 (-) 온도 계수 및 소자에 대한 순방향 전압에 대해서는 (+) 온도 계수를 제공하기 위해 인접한 에미터 부분에서 제 2 전도 타입의 도펀트 농도보다 훨씬 더 큰 제 1 전도 타입의 도펀트 농도를 갖는다. 버퍼는 실리콘 또는 게르마늄일 수 있다. 저온 결합된 인터페이스(103)는 에미터 및 버퍼사이 또는 버퍼 및 베이스사이에 있을 수 있다. 소자의 또 다른 실시예는 반대로 도핑되고 횡 확장 제 1 및 제 2 부분사이에 횡으로뻗어 국부 영구적 진정 부분(92, 102)을 포함한다. 국부 영구적 진정 부분은 측면에 제한되고 측면에 이격된 다수의 liftetime killing 영역을 포함한다. 또 하나의 소자는 하나 또는 그 이상의 PN 접합을 포함한다.

Description

저온 직접 결합에 의해 형성가능한 소자{DEVICES FORMABLE BY LOW TEMPERATURE DIRECT BONDING}
전자 전력 스위칭 소자는 많은 응용분야에서 널리 이용되는데, 가령, 예를 들어 모터 제어, 인버터, 라인 스위치, 펄스 회로, 및 다른 전력 스위칭 응용과 같다. 실리콘 제어 정류기(SCR) 또는 사이리스터는 4개의 실리콘 층으로 형성된 쌍 소자이다. 전력 소자의 한가지 타입, MOS 제어 사)는 특히 공진(제로 전압 또는 제로 전류) 스위용에 적합하다. 는 과 상당히 유사한 전압 강하를 가져 상당히 감소된 도전 전력 손실을 갖는다. MCT는우 작은 양의 입력 에너지로-SCR에 또한 특성 공통-고전력 회로의 제어를 허용한다. MCT에서, 사이리스터의 에미터-베이스 접합의 하나 또는 둘 다 단락시키기 위해 높게 서로 맞물려 있는 오프-FET을 온시키면서 오프가 된다.
전력 스위칭 소자의 또 다른 이점은 가령, 스위칭 조정기 및 모터 구동기와 같은 고압 온-손실 응용용으로 설계된 절연 게이트 바이폴라 트랜지스터(IGBT)이다. IGBT는 저 전력 집적 회로로 부터 동작된다. IGBT는 MCT와 같은 절연 게이트 계 제어 스위칭 소자이다. 이용가능한 MCT 및 IGBT는, 예를 들어, 일반적으로 전력 달링톤 트랜지스터와 실행하는 것보다 높은 스위칭 주파수에서 유용하다. 게다가, 둘 다 접합 온도 150 및 그 이상에서 동작하게 되고, 600 볼트 또는 더 높은 스위치 정격을 갖는 스위칭 회로에서 동작한다.
본 발명은 반도체 분야, 및, 특히, 전력 반도체 소자의 제조 방법 및 그 방법에 의해 제조된 소자에 관한 것이다.
도 1은 본 발명에 따라 반도체 소자 제조 방법을 도시하는 흐름도이다.
도 2-5는 본 발명에 따라 처리된 하나의 기판의 단면도이다.
도 6은 발명에 따라 및 도 2-5에 도시된 단계를 이용하여 제조된 IGBT의 단면도이다.
도 7은 가열냉각 온도의 함수로서 소수성 결합의 N-N 웨이퍼에 대한 저항 특성 그래프이다.
도 8은 400℃에서 가열냉각된 소수성 결합의 N-N 웨이퍼의 저항 대 역 다이 영역의 그래프이고, 굵은 선은 소정의 저항을 나타내고 있다.
도 9는 400℃에서 가열냉각된 소수성 결합의 P-P 웨이퍼의 저항 대 역 다이 영역의 그래프이고, 굵은 선은 소정의 저항을 나타내고 있다.
도 10은 소수성 결합의 P-타입 및 N-타입 실리콘 웨이퍼로 부터 제조된 20개의 다이오드에 대한 순방향 및 역방향 전류-전압 특성의 그래프이다.
도 11은 소수성 결합의 P-N 접합에 대한 다이오드 영역의 함수로서 다이오드 이상 특성 대 순방향 바이어스의 그래프이다.
도 12는 400℃에서 가열냉각된 소수성 결합의 웨이퍼에 대한 가열냉각 시간의 함수로서 결합력의 그래프이고, 점선은 절단 및 처리에 필요한 800 ergs/㎠를 나타내고, 굵은 선은 A+Blog(X)에 적어도 제곱이다.
도 13은 본 발명에 따라 두 기판사이에 결합하는 P-N 접합의 단면도이다.
도 14는 결합 인터페이스를 통과하는 전류의 도전을 스위치하는 수직 JFET을 형성하기 위해 이용되는 직접 결합 인터페이스에 있는 한 쌍의 P-N 접합의 단면도이다.
도 15는 본 발명에 따라 얇은 N+SiGe 층을 포함하는 직접 결합된 IGBT의 단면도이다.
도 16은 본 발명에 따라 초박 이온 주입 또는 에피택셜 성장 N+ 버퍼 층을 포함하는 직접 결합된 IGBT의 단면도이다.
도 17은 본 발명에 따라 도핑 농도 대 IGBT 또는 MCT의 N+ 버퍼 층 및 P-타입 에미터 애노드에 가까운 거리의 그래프이다.
도 18은 본 발명에 따라 도핑 농도 대 P 기판상에 성장된 P-타입 에피택셜 층을 추가로 포함하는 N+ 버퍼 층 및 P-타입 에미터 애노드에 가까운 거리의 그래프이다.
도 19는 결합 인터페이스 영역의 개략적인 단면도이고, 본 발명에 따라 국부 재결합 영역을 추가로 도시한다.
도 20은 본 발명에 따라 N+ 버퍼 에피택셜 층을 포함하는 애노드 측 기판의 단면도이다.
도 21은 추가로 처리하고 캐소드 측 기판에 결합된 다음 도 20에 나타난 바와 같이 애노드 측 기판의 단면도이다.
도 22는 본 발명에 따라 N+ 버퍼 층을 형성하기 위해 고 에너지 주입을 도시하는 애노드 측 기판의 단면도이다.
도 23은 추가로 처리하고 캐소드 측 기판에 결합된 다음 도 22에 나타난 바와 같이 애노드 측 기판의 단면도이다.
도 24는 본 발명에 따라 P 바디 확산에 가까운 N+ 버퍼 층을 포함하는 애노드 측 기판의 단면도이다.
도 25는 추가로 처리하고 캐소드 측 기판에 결합된 다음 도 24에 나타난 바와 같이 애노드 측 기판의 단면도이다.
도 26은 본 발명에 따라 SOI 기판에 결합되는 애노드 측 기판의 단면도이다.
도 27은 캐소드 측 기판에 결합되는 도 26에 나타난 바와 같이 애노드 측 기판의 단면도이다.
도 28은 본 발명에 따라 SOI 기판에 부착된 N+ 버퍼 층 및 베이스 플롯 존을 포함하는 애노드 측 기판의 단면도이다.
도 29는 추가로 처리하고 캐소드 측 기판에 결합된 다음 도 28에 나타난 바와 같이 애노드 측 기판의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
82:반도체 베이스 170:소자
83:버퍼 171:하측 기판
85:에미터 172:상측 기판
92:영구적 진정 영역 200:애노드 측 기판
103:인터페이스 203:N-베이스 부동 존 기판 부분
전력 스위칭 소자를 제조하는 하나의 접근방법은 직접 반도체 웨이퍼를 결합하는 것이다. 웨이퍼 결합은 예를 들어 100 m의 두꺼운 에피택셜 층 성장을 목적으로 해왔다. 이 결합 응용을 위해, 약 1100℃보다 훨씬 높은 온도에서 고온 결합 가열냉각은 마이크로공간 및 버블을 제거하는데 이용된다. 소수성 및 친수성 결합 둘다 이용되어 왔다.
최근에, 가령, 미국 특허 제 4,977,438에 개시된 바와 같이, 소자에 대해 더 신속한 오프를 하기 위해 전력 소자의 앞 측 및 뒤 측 둘다에 MOSFET 전류 제어 소자로 스위칭 전력 소자를 제조할 수 있는 가능성에 대한 관심이 증가해 오고 있다. 이중-측면 MOSFET 제어 전력 소자를 제조하는 종래의 접근방법은 웨이퍼의 양쪽 측면상에 공정 처리 및 포토단계를 수행하는 것이다. 열 버짓(budget)의 임계 제어를 필요로 하는 이 접근방법은 제조 단계에서 두개의 인자가 증가하게 되고, 긁힘 등으로 인한 양품율 손실의 가능성을 높혀준다.
미국 특허 제 5,541,122은, 예를 들어, 두개의 웨이퍼가 함께 결합되고, 800에서 1100°의 범위의 온도에서 가열냉각되는 것을 특징으로 하는 IGBT에 대한 제조 방법을 개시한다. N-타입 웨이퍼는 그 표면에 N+로 도핑되고, IGBT에 대한 N+ 버퍼 영역을 정의하기 위해 P+ 웨이퍼에 결합된다. 그리고 나서, 게이트가 그 상표면에 형성되고 그 게이트를 에워싸는 에미터/콜렉터를 정의하기 위해 게이트에 인접하게 다양한 확산이 또한 이뤄진다. 에미터 콘택은 확산상에 형성되고 콜렉터 콘택은 종래의 기술을 이용하는 웨이퍼의 하측 표면상에 증착된다.
불행히도, 상대적으로 고온 가열냉각 및 순차 소자 공정 처리 단계는 역으로 버퍼 층의 도핑 윤곽에 영향을 줄 수 있다. 따라서, 턴-오프 속도가 줄어들 수 있다. 게다가, 가열냉각다음 이중 측면 공정 처리은 상대적으로 많은 처리 단계가 필요하고, 기판은 양품율을 줄이는 기계적인 손상을 받기 쉽다.
앞의 설명을 보아, 본 발명의 목적은 그러므로 고양된 특성 및 특징을 갖고 쉽게 제조될 수 있는 반도체 소자를 제공하는 것이다.
본 발명에 따라 이런 및 다른 목적, 이점, 및 특징들은 횡 확장 반도체 베이스, 베이스에 인접하고 제 1 전도 타입의 도펀트를 갖는 버퍼, 및 버퍼에 인접하고 그 베이스와 반대쪽에 있으며 제 2 전도 타입의 도펀트를 갖는 횡 확장 에미터를 포함하는 반도체 소자의 제 1 실시예에 의해 제공된다. 게다가, 버퍼는 상대적으로 얇고, 전류 이득에 대해서는 (-) 온도 계수 및 소자에 대한 순방향 전압에 대해서는 (+) 온도 계수를 제공하기 위해 인접한 에미터 부분에서 제 2 전도 타입의 도펀트 농도보다 훨씬 더 큰 제 1 전도 타입의 도펀트 농도를 갖는다. 전류 이득에 대한 (-) 온도 계수는 열폭주의 감소 및 소자에 대한 더 좋은 단락 회로 보호를 제공한다.
그 베이스는 버퍼에서 제 1 전도 타입의 도펀트 농도보다 더 적은 농도의 제 1 전도 타입의 도펀트를 갖는다. 게다가, 버퍼는 약 10 미크론이하의 두께를 갖고, 약 200에서 500 나노미터의 범위가 더 바람직하다. 버퍼의 도펀트 농도는 바람직하게는 하나의 실시예에 대해 약 3×1018㎝-3보다 훨씬 더 크고, 또 하나의 실시예에 대해 약 1×1017㎝-3보다 훨씬 더 크다.
베이스 및 에미터중 적어도 하나는 실리콘을 포함하고, 버퍼는 또한 한 실시예에서 실리콘을 포함한다. 또 다른 실시예에서, 버퍼는 게르마늄을 포함한다.
반도체 소자는 아래 자세히 기술된 바와 같이 저온 결합에 따라 형성된다. 따라서, 한 실시예에서, 소자는 추가로 에미터 및 버퍼사이에 결합 인터페이스를 포함한다. 그 결합 인터페이스는 바람직하게도 실질적으로 산화물이 결여되어 있다.
소자의 변화에 있어서, 에미터는 버퍼에 인접한 에피택셜 부분 및 에피택셜 부분의 반대쪽에 있는 제 2 부분을 포함한다. 게다가, 반도체 소자는 제 1 및 제 2 부분중 적어도 하나에 형성된 MOSFET 전류 제어 소자 또는 다른 전류 제어 소자를 포함한다.
그러나, 본 발명에 따른 또 다른 소자는 반대로 도핑되고 횡 확장 제 1 및 제 2 부분사이에 횡 확장 국부 영구적 진정(영구적 진정) 부분을 포함한다. 국부 영구적 진정 부분은 측면에 한정되고 횡으로 이격된 다수의 영구적 진정 영역을 포함한다. 결합 인터페이스는 실질적으로 산화물이 결여되어 있다. 영구적 진정 영역들은 바람직하게도 가령 역 10 미크론의 선결된 거리로 결합 인터페이스로 부터 수직으로 이격된다.
각각의 영구적 진정 영역들은 결함 및 주입된 불순물중 적어도 하나를 포함한다. 게다가, 그 영역들은 직경 2-20 m의 원의 형태로 약 5-20 m의 간격으로 이격된다. 선택적으로, 각각의 영구적 진정 영역들은 약 2에서 20 미크론의 폭을 가는 스트립(strip) 영역을 포함한다. 인접한 스트립 영역들은 약 5에서 20 미크론의 간격으로 이격된다.
본 발명의 또 다른 측면은 하나 또는 그 이상의 PN 접합을 포함하는 소자에 관한 것이다. 반도체 소자는 제 1 전도 타입의 도펀트를 갖는 횡 확장 제 1 부분; 제 1 부분상에 횡 확장 제 2 부분, 제 2 부분은 또한 제 1 전도 타입의 도펀트를 갖는다; 및 제 1 및 제 2 부분사이의 인터페이스에 인접한 제 1 부분에 형성되고 적어도 하나의 PN 접합을 정의하는 제 2 전도 타입의 도핑된 적어도 하나의 영역을 포함한다. 더욱이, 전도층은 PN 접합 저항을 낮추기 위해 적어도 하나의 도핑된 영역 및 제 2 부분사이에 위치한다. 전도층은, 예를 들어, 금속 또는 실리콘일 수 있다.
PN 접합 하나의 주입은 수직 전계-효과 트랜지스터를 정의하기 위해 간격이 이격된 접합을 제공하는 것이다. 전도층은 또한 그리드에 처리되고 그 소자는 투과성 베이스 트랜지스터이다. 제 1 및 제 2 부분중 적어도 하나는 실리콘이다. 게다가, 결합 인터페이스는 제 1 및 제 2 부분사이에 제공된다. 그리고 결합 인터페이스는 바람직하게도 실질적으로 산화물이 결여되어 있다.
본 발명은 또한:
제 1 전도 타입의 도펀트를 갖는 횡 확장 제 1 부분; 제 1 부분상에 횡 확장 제 2 부분, 제 2 부분도 또한 제 1 전도 타입의 도펀트를 갖는다; 및 제 2 전도 타입의 도펀트를 가지며 제 2 부분상에 횡 확장 제 3 부분을 포함하는 반도체 소자를 지향한다. 제 1 및 제 2 부분중 하나는 바람직하게도 제 3 층의 도펀트 농도보다 훨씬 더 큰 도펀트 농도를 갖는다. 게다가, 그 소자는 바람직하게는 제 1 부분의 바깥 표면상에 제 1 액티브 제어 소자 및 제 3 부분의 바깥 표면상에 제 2 액티브 제어 소자를 포함한다.
본 발명은 본 발명의 바람직한 실시예가 도시되는 다음에 수반하는 도면을 참조로 하여 다음에 더욱 자세하게 기술될 것이다. 그러나, 본 발명은 많은 다른 형태로 실시되고 여기에 기술된 실시예들에 국한되지 않는다. 오히려, 이런 실시예들은 개시를 하고 본 기술 분야에서 통상의 기술을 가진 자들에게 본 발명의 범위를 완전히 전달하고자 한다. 같은 도면 번호는 전반적으로 같은 요소를 나타낸다.
처음에 도 1의 흐름도(50)와 관련하여, 본 발명의 제조 방법들이 먼저 기술된다. 이 기술된 실시예에서, 제 1 및 제 2 웨이퍼가 접미어 "a"로 도 1에서 식별되는 제 1 웨이퍼에 대한 공정 처리 블럭, 및 "b"로 명명된 제 2 웨이퍼에 대한 공정 처리 블럭으로 공정처리된다. 따라서, 본 기술 분야에서 통상의 기술을 가진 자들은 비슷한 단계가 제 2 웨이퍼에 대해서도 이 실시예에서 선택적으로 수행되는 것이라고 쉽게 생각하기 때문에, 제 1 웨이퍼에 대한 단계들이 자세하게 기술될 것이다.
스타트(블록 51)에서, 게터링 층이 블록(52a)에 있는 제 1 웨이퍼의 제 2 사이드, 즉 사이드 B상에 형성된다. 게터링 층은 가령, 예를 들어, 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이, 붕소와 같은 오염물질을 제거하는데 효과적일 것이다. 게터링 영역은 영구적 진정 천이 금속을 웨이퍼의 부피로 부터 박막 및 직접 결합전의 게터링 사이트까지 확산시킨다. 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이, 통상적인 게터링 기술은 웨이퍼의 사이드 B상에 인 확산, 이온 주입, 또는 아르곤 또는 탄소 및/또는 폴리실리콘 증착을 포함한다.
블럭(54a)에서 하나 또는 그 이상의 액티브 소자가 제 1 웨이퍼의 제 1 사이드, 즉 사이드 A에서 형성된다. 액티브 소자는, 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, 종래의 기술에 의해 형성되는 하나 또는 그 이상의 도핑된 영역을 포함한다. 어떤 실시예에서는, 금속 상호접속이 또한 아래 더욱 자세하게 기술되는 바와 같이 형성된다. 통상적인 공정 처리 단계는 이온 주입, 확산, 금속 증착, 폴리실리콘 증착, 실리사이드 형성, 산화물 성장, 등 중 적어도 하나를 포함한다. MOSFET 전류 제어 소자의 같거나 다른 타입들이 제 1 및 제 2 기판상에 제조된다. 본 발명에 따라 형성된 소자는 수직 방향으로, 즉 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 함께 결합된 표면사이에 형성된 인터페이스에 수직인 전류 전도를 갖는 것을 지향한다. 싱글-사이드 또는 더블-사이드 소자가 작동하기 위해서는, 도전율 변조에 대해 인터페이스를 통과하는 소수 캐리어가 일반적으로 필요로 된다. 소자가 N-베이스를 갖는다면, 도전율 변조를 일으키기 위해 고밀도의 정공(소수 캐리어)을 N-베이스에 주입하는 것이 바람직할 것이다. 도전율 변조에 대한 조건은 베이스에서 전자 및 정공 밀도가 같다는 것이다. 도전율 변조는 결국 전자 밀도가 평형 값을 훨씬 능가하여 증가하고 이로 인해 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 N-베이스의 저항을 상당히 낮출 수 있게 된다.
제 1 웨이퍼는 핸들링 웨이퍼 또는 지지 막(블럭 56a)에 부착되고, 블럭 (58a)에서 제 1 웨이퍼가 사이드 B상에 박막되고, 이로 인해 게터링 층 및 여기에 함유된 오염물질을 제거한다. 웨이퍼는, 예를 들어, 그 두께를 약 200 m이하로 줄이기 위해, 비록 심지어 더 박막 웨이퍼가 일부 응용에 선호되지만, 그라인딩에 의해 박막된다. 핸들링 웨이퍼 또는 지지 막은 박막후 제거된다.
사이드 B는 탄화수소 공간을 최소화하고 궁극적인 결합 인터페이스에 있는 산소를 줄일기 위해 블럭(60a)에서 연마 및 세정된다. 금속이 가령 금속 결합 패드와 같은 표면상에 노출된다면, 웨이퍼의 세정에 이용되는 화학제품으로 부터 그 금속을 보호하는데 이점이 있다. 한 가지 가능한 기술은 화학 제품에 저항력이 있는 보호 절연층을 증착하는 것이다. 절연층은 웨이퍼가 결합된 다음 제거될 수 있다. 가령 화학적 기계적 연마(CMP)와 같은 연마가 이용되고 그래서 사이드 B 표면이 약 1 nm이하의 RMS 표면 거침을 갖는다. 약 10 nm이하의 표면 거침은 두개의 기판을 함께 직접 결합하는데 바람직하다. 게다가, 압력이 결합 공정에 이용된다면, 더 좋지 않은 표면 거침이 허용될 수 있을 것 같다. 웨이퍼는 두꺼운 유전층의 존재로 인해 뒤틀리는 경향이 있고, 따라서 압력이 결합시에 필요로 된다. 물론, 결합은 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 200에서 400℃의 높은 온도에서 수행될 수 있을 것이다.
세정은 표면으로 부터 탄화수소, 유기물, 및 금속 불순물을 제거하는 것이다. 세정 공정은 일반적으로 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 RCA 세정 및 피란하(piranha) 세정에서 이용되는 것들과 같은 화학 제품을 이용한다. 플라즈마, UV, 오존, 및 레이저 방사가 또한 결합전 표면을 세정하는데 이용된다.
임의의 천연 산화물을 제거하기 위해, 묽은 불화수소 산을 이용하여 식각이 수행된다. 결합전에 천연 산화물 재성장을 최소화하는 것이 또한 바람직하다. 실리콘에 대해, 한 가지 접근 방법은 물 린스없이 또는 최소의 물 린스에 이어 묽은 HF 식각을 이용하여 실리콘 표면의 수소결합을 정지시키는 것이다. 천연 산화물을 최소화하기 위한 또 다른 복잡한 접근방법은 가령, 산소의 농도를 최소화하는 순수한 질소, 아르곤, 수소와 같은 진공이나 주위에서 두 웨이퍼를 직접 결합하는 것이다. 가능한 결합 가열냉각 주위는 질소, 산소, 아르곤, 수소를 포함한다. 결합력이 가열냉각 시간과 함께 증가하는 하나의 가능한 메카니즘은 수소가 결합 인터페이스를 따라 횡으로 및 물밖으로 확산하는 것이다. 그 주위는 수소가 횡으로 얼마나 쉽게 확산하는 가에 영향을 준다.
본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, 천연 산화물은 인터페이스를 통과하는 전류 흐름을 저해할 수 있다. 소수성 접근방법은 탄화수소 흡수에 민감한 반면에, 인터페이스에 박막 산화물이 있는 친수성 결합 접근방법은 탄화수소 흡수에 민감하지 않다.
본 기술 분야에서 통상의 지식을 가진 자들에 의해 이해되는 수소겨합 정지에 의해, 이것은 대부분의 표면적이 또한 산소가 없는 것을 의미한다. 바꿔 말하자면, 표면상에 존재하는 천연 산화물 또는 산소가 또한 제거되거나 최소화된다. 게다가, 세정은 가령, 결합될 표면으로 부터 탄화수소 및 금속과 같은 오염물질을 제거하는 것이 바람직하다. 인터페이스는 산화물이 결여된 것으로 간주된다. 심지어 매우 박막 산화물 층이 존재할 지라도 전력 스위칭 소자가 작동할 수 있다. 그러나, 산화물 층은 두 전자 및 정공이 산화물을 통해 통과할 수 있도록 충분히 얇아야 할 것이다. 예를 들어, 산화물 층은 만족스런 동작을 위해서는 약 1nm이하가 바람직하다.
그리고 나서, 블럭(62a)에서 제 1 웨이퍼의 사이드 B는 가령, 아래에 보다 자세하게 기술되는 바와 같이 영구적 진정 및/또는 도펀트를 갖는 층에 대해 선택적으로 주입된다. 예를 들어, 이온 주입 또는 프로톤, 헬륨, 탄소, 아르곤, 산소 등이 이용된다. 가령, 플래티늄 또는 금과 같은 영구적 진정 금속이 또한 표면으로 주입되거나 확산된다. 그 금속들을 확산하는데 필요로 되는 온도는 일반적으로 약 450℃보다 훨씬 더 크고, 그러므로, 가열냉각시 뒤 표면상에 알루미늄을 가질 수 없다.
순방향 전압 대 턴-오프 시간을 최적화시키기 위해서는, 전력 소자에 있어서 일괄적인 영구적 진정보다 오히려 국부 영구적 진정의 영역을 갖는 것이 바람직하다. 특히, 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 이해되는 바와 같이, P+ 에미터 애노드의 뒤측에 가까운 N-타입 베이스 영역 및/또는 IGBT 또는 MCT의 P+ 에미터내에 국부 영구적 진정의 영역을 갖는 것이 바람직하다. 수직뿐만 아니라 횡으로영구적 진정 주입을 집중하는 것이 또한 이점이다. 이 경우에, 포토리소그래피 단계 또는 금속 망(mesh)이 더 높은 에너지 프로톤을 어떤 영역내의 횡으로제한하는데 이용된다.
매우 박막 도펀트 층을 웨이퍼/기판중 하나 또는 둘의 결합된 인터페이스에 또는 그에 가깝게 위치시키는 것이 바람직하다. 모든 고온 공정 처리 단계가 박막단계전에 웨이퍼상에 수행되기 때문에, 결합 인터페이스에 또는 그에 가까운 상대적으로 박막 도펀트 층들이 나중에 고온 단계가 필요하지 않으므로 이온 주입 또는 레이저 도핑에 의해 얻어지게 된다. 그런 고온 단계는 이런 박막 영역내에서 도펀트를 확산할 것이다. 주입된 도펀트의 레이저 가열냉각이 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 도펀트를 활성화시키기 위해 수행된다.
선택적으로, 포토리소그래피 단계가 이온 주입된 도펀트의 위치를 정의하기 위해 이용된다. 예를 들어, 고속 턴-오프를 얻기 위해 칩의 바깥측면에 가까운 영역으로 소수 캐리어의 주입이 거의 없도록 하기 위해, IGBT 또는 MCT에 대해 N+ 버퍼 층 주입을 정의하는 것이 어떤 경우에는 바람직하다.
웨이퍼는 통상적으로 그위에 다수의 각각의 다이를 포함하기 때문에, 이런 다이는 테스트를 받고(블럭 66a), 그 결과는 전반적인 처리 양품율을 증가시키기 위해 제 2 기판과 상관하는데 나중에 이용된다. 그러나, 본 발명의 또 다른 측면은 바깥쪽 스트리트(블럭66a)를 따라 웨이퍼를 절단하는 것에 관한 것이다. 이것은 블럭(68)에서 제 1 및 제 2 웨이퍼의 정밀한 배치를 허용할 것이다. 일단 적절하게 배치되면, 웨이퍼는 중앙점에서 똑같은 것을 함께 가져와서 원자 결합이 웨이퍼를 그 중앙에서 바깥쪽으로 함께 뻗어나가도록 허용함으로써 결합된다. 일부 실시예에서, 상대적으로 높은 또는 아주 높은 진공이 결합 공정에 바람직하다. 두 웨이퍼는 본 기술 분야에서 통상의 지식을 가진 자들에 의해 고려되는 바와 같이 그 두 웨이퍼의 결정 배향에 기초하여 또한 배치된다.
블럭(70)에서, 저온 가열냉각이 수행된다. 특히, 온도는, 만약 알루미늄이 나중에 첨가된다면, 약 800℃이하이지만, 만약 알루미늄 금속 상호접속이 이미 되어있다면, 450℃ 또는 그 이하일 수 있다. 장벽 금속 층이 알루미늄 및 실리콘 기판사이에 제공된다면, 더 고온의 가열냉각, 예를 들어, 약 450-550℃에서 수행된다. 두 웨이퍼가 결합단계전에 완전히 처리된다면, 아마 가장 좋은 전반적인 이득이 이뤄질 것이다.
상기 기술된 바와 같이, 결합력의 중요한 필요조건은 400℃ 가열냉각이 절단 또는 차단을 허용하기에 충분히 강해야 한다는 것이다. 따라서, 800 erg/㎠의 결합 인터페이스 에너지가 경험상 필요로 된다. 400℃ 가열냉각은 본 기술 분야에서 통상의 지식을 가진 자들에 의해 고려되는 바와 같이 Si-Al 공융의 형성의 속도를 늦추기에는 잠정적으로 충분히 낮다. 다른 실시예에서, 본 기술 분야에서 통상의 기술을 가진 자들에 의해 고려되는 바와 같이 더 낮은 결합력이 용인되도록 레이저 절단이 이용된다.
블럭(74)에서, 추가 공정 처리이 필요없다면, 각각의 소자 다이/회로들이 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이 종래의 기술을 이용하여 함께 결합된 웨이퍼로 부터 절단된다. 본 발명에 따라 제조되는 전력 스위칭 소자는 결합 인터페이스를 통해 즉, 결합 인터페이스에 수직으로 전류 전송을 한다.
본 발명의 방법은 종래의 기술과 비교하여 약 두개의 인자에 의해 순차적인 공정 단계 수의 현저한 감소와 더불어 더블-사이드 MOSFET 제어 전력 스위칭 소자의 제조를 허용한다. 직접 결합 접근방법은 싱글-사이드 전력 소자에 대한 전류 제조 방법이 이용되도록 허용하고, 따라서 각각의 공정 순서가 개발될 필요가 없다. 본 발명은 가열냉각이 기판의 위측면상에 하나의 도펀트에 대해 최적화되지만 뒤측상에 또 하나에 대해 최적화될 것 같지 않기 때문에 종래의 공정 처리에서 처럼 열 버짓(budget)의 임계 제어를 피한다. 종래의 접근방법은 긁힘 등으로 부터 양품율 손실을 초래할 수 있다. 본 발명은 이런 결점을 극복하고, 또한 결합 단계전에 게터링 작동이 금속 불순물을 제거하도록 한다. 양품율은 또한 작업 다이를 두 웨이퍼에 사상하고 가장 좋은 양품율의 웨이퍼를 배치함으로써 최적화된다. 본 발명의 공정 처리 다음에 직접 결합이, 예를 들어, 고 성능 IGBT, MOSFET, 및 MCT를 주입하는데 이용된다. 직접 결합된 소자는 또한 아래에 보다 자세히 기술되는 바와 같이 선택적인 접근 방법들과 비교하여 턴-오프 시간의 상당한 개선을 제공하게 될 초박 N+ 버퍼 층을 갖는다. 게다가, 직접 결합된 IGBT 및 MCT는 전류 이득에 대한 (-) 온도 계수로 부터 발생하는 순방향 전압에 대한 (+) 온도 계수의 새로운 특징을 갖는다.
제 1 기판에서 실리콘 MOSFET 전류 제어 전력 소자를 SiC 물질을 포함하는 제 2 기판에 결합시키는 것이 또한 이점이다. 제 2 기판의 물질에 대한 다른 후보물은 GaN,InP, 및 GaAa를 포함한다. 가령, SiC와 같은 광 밴드갭 물질은 일반적으로 전기 항복의 높은 임계 자계를 갖고 또한 높이 포화된 드리프트 속도를 갖는다. 따라서, 광 밴드갭 물질은 흔히 전력 소자에서 공핍층을 통과하는 고 전압 강하의 대부분을 지원하기 위해 이용되는 것이 바람직하다. 제 2 기판에 대한 물질이 실리콘과 다른 것을 선택하는 또 하나의 이유는 고열 전도성을 제공하기 때문이다. 따라서, 실리콘 보다 열전도성이 3 배 이상 높은 SiC가 제 2 기판에 이용된다. 물론, 다른 실시예에서, 둘 또는 그 이상의 비-실리콘 기판이 본 발명에 따라 처리되고 결합된다.
도 2-5를 보면, 본 발명의 한 측면은 두 각각의 웨이퍼상에 두개의 MOSFET 전류 제어 소자를 제조하고, 웨이퍼를 뒤측에서 부터 대략 200 m에 까지 박막하며, 그리고 나서 웨이퍼의 배치 결합을 수행함으로써 반도체-반도체 웨이퍼 저온 직접 결합을 이용하는 더블-사이드 MOSFET 제어 전력 스위칭 소자를 달성하기 위한 접근 방법을 지향한다. 두 웨이퍼가 결합 단계전에 거의 완벽하게 처리된다면, 아마 이런 접근 방법의 가장 큰 이점이 생길 것이다. 이 경우에, 알루미늄 상호접속이 표면상에 존재하고 최대 허용 결합 가열냉각 온도는 약 450℃이다. 장벽 금속이 알루미늄 및 실리콘 접합사이에 이용된다면, 약 450-550℃의 결합 가열냉각 온도가 이용된다. 금속 상호접속이 존재하지 않는다면, 더 높은 온도의 결합 가열냉각이 허용된다. 이 경우에, MOSFET 전류 제어 웨이퍼가 콘택 윈도우 포토단계를 통해 제조될 것이다. 한 가지 주요 필요조건은 결합 가열냉각이 소스/드레인 주입의 과다한 확산을 일으키지 않고, 따라서, 800-900℃의 범위의 결합 가열냉각 온도가 허용되어야 하는 것이다.
제 1 기판(80)의 초기 공정 처리이 도 2에 도시된다. 제 1 기판(80)은 본 기술 분야에서 통상의 지식을 가진 자들에 의해 고려되는 바와 같이 더블-사이드 MCT(110)(도 6)를 제조하기 위해 제 2 기판(95)에 직접 결합될 것이다. 상기 자세히 기술된 바와 같이 게터링 주입(91)이 제공된다. 다음으로, 도 3에 나타난 바와 같이, 다양한 도펀트 영역이 기판(80)의 상 표면에서 도시된 제 2 게이트 영역(81)을 따라 형성된다. 도시된 처리된 부분은 추가로 N-타입 베이스(82), N-타입 베이스상에 N-타입 버퍼층, 및 P-타입 베이스상에 P+ 에미터를 포함한다. 기판(80)은 애노드 층(86) 및 N+ 영역(87)을 포함한다.
제 1 기판(80)은 핸들링 기판(90) 또는 웨이퍼에 결합되고, 게터링 층(91)이 도 4에 도시된 중간 구조를 제조하기 위해 박막에 의해 제거된다. 영구적 진정 주입(92)이 도 5의 제 1 기판(80)에서 형성되면서 개략적으로 도시된다. 도 6에서, 이에 따라 처리된 제 1 기판(80)이 세정, 직접 결합, 및 저온 가열냉각다음에 제 2 기판(95)에 결합된다. 제 2 기판(95)은 실예로 N-타입 베이스(96), N-타입 베이스상에 P-타입 베이스(97), N-타입 베이스상에 N+ 에미터(98), 제 1 게이트(99), 케소트 층(100), 및 도시된 P+ 영역(101)을 포함한다. 제 2 기판(95)는 또한 실예로 영구적 진정 주입(102)을 포함한다. 인터페이스(103)는 개략적으로 제 1 및 제 2 기판(80, 95)사이에 도시된다.
특히 저온 직접 결합을 이용하는 더블-사이드 스위칭 전력 소자를 실행하는 것에 대해 고려해 봐야 한다. 제 1 필요조건은 결합 인터페이스를 통과하는 가까운 이상적인 전류 전도에 대한 필요성이다. 이것은 결합 인터페이스에서 최소의 천연 산화물을 필요로 한다. 선행 연구조사에 따르면, 실리콘 표면이 수소결합 정지되는 소수성 결합을 이용함으로써, 최소의 천연 산화물을 갖는 인터페이스가 얻어진다. 또한, 표면 세정 동작시 붕소 및 중금속 오염물질을 줄이는 것을 특히 고려해야 한다. 또 하나의 필요조건은 버블 및 마이크로공간이 결합 인터페이스에서 최소화되어야 한다는 것이다.
저온 친수성 결합 웨이퍼는 탄화수소 발생 공간에 특히 민감한 것 같고, 따라서, 탄화수소를 제거하는 세정 절차에 대해 또한 특별한 주의를 기울여야 한다. 그러나, 또 하나의 필요조건은 결합 인터페이스에서 낮은 소수 캐리어 재조합이다. 저온 직접 결합에 대한 가능한 이점은, 종래의 고온 가열냉각(〉1100℃) 결합에 비해, 결함 형성에 대한 구동 에너지가 적기 때문에 저온 결합된 인터페이스는 격자 오방향으로 인해 더 적은 결함을 갖는다라는 것이다.
도 7에 관하여, 12번을 통한 결합 실험으로 부터의 결과는 N-타입 대 N-타입 및 P-타입 대 P-타입 실리콘〈100〉 웨이퍼는 전도 또는 가전자대에서 전위 장벽을 일으키지 않고 저온 가열냉각을 이용하여 친수성 결합된다는 것을 보여준다. 수소결합 정지된 표면을 이루는데 이용된 세정 절차는 HF 담금에 이은 물 린스없이도 10:1 HF 담금(dip)에 이어 O2플라스마 및 피란하(piranha) 세정의 조합을 포함했다. 다양한 가열냉각 온도에 대해 N-타입 대 N-타입 웨이퍼에 대한 전기적인 데이터가 도 7에 도시된다.
전위 장벽의 존재가 저항 특성에서 낮은 바이어스에 대한 저항의 비선형으로서 나타난다. 600℃ 및 700℃ 가열냉각에 대한 전위 장벽의 증거는 없다. 그러나, 저항은 800℃ 가열냉각에 대해 증가했고, 장벽 형성을 나타내면서 비선형이다. 1000℃ 가열냉각에 대해, 저항은 감소하고 비선형성을 갖지 않는다. 800℃ 가열냉각에 대해 관측되는 전위 장벽은 대기에서 흡수되는 붕소로 인한 결합전에 웨이퍼 표면상에 존재하는 붕소의 활성에 의해 생겨 날 것 같다는 것이 이론화되어 있다. 1000℃ 가열냉각에 대해, 붕소는 전위 장벽의 높이를 감소시키는 인터페이스로 부터 확산한다.
또한, 주어진 면적에 대해 저항의 면적 및 변동의 기능으로서 저항의 의존관계가 결합된 인터페이스의 질을 평가하기 위해 검사된다. 도 8은 9시간동안 400℃에서 가열냉각된 N-타입 대 N-타입 웨이퍼에 대한 저항 대 역면적 및 저항값의 이산도를 나타낸다. 도 9는 24시간동안 400℃에서 가열냉각된 P-타입 대 P-타입 결합에 대해 비슷한 결과를 나타낸다.
저온 친수성 결합에 의해 마련된 PN 접합의 전기적인 특성이 또한 검사되었다. 도 10은 600℃ 결합 가열냉각에 대해 친수성 결합된 P-타입 대 N-타입 웨이퍼로 부터 제조된 20개의 다이오드에 대한 순방향 및 역방향 전류-전압 특성을 나타낸다. 누설 전류 밀도는 친수성 결합된 웨이퍼에 대해 대략 40nA/㎠이다. 도 11은 변동하는 면적을 가지면서 PN 다이오드에 대해 작은 순방향 바이어스에 대한 계산된 이상적인 인자를 나타낸다. 그 치수는 가장 큰 이상적인 인자값을 갖는 가장 작은 면적의 다이오드를 갖으면서 면적에 대해 강한 의존관계를 나타낸다. 1.0 이상의 이상적인 인자값의 증가는 야금 접합 또는 소자의 외주에서 통상적으로 소수 캐리어 재조합으로 인한 것이다. 면적에 대한 측정된 의존관계는 높은 이상적인 인자는 패시베이트되지 않고 절단된 메사의 에지에서 발생하는 재조합으로 인한 것이라는 것을 나타낸다. 다이오드의 면적이 증가하듯이, 이상적인 인자가 1.0의 값에 접근한다. 이런 것들은 저온 결합된 소자에 대한 가장 이상적인 인자들이다.
중요한 필요조건은, 전기적인 특성외에도, 결합력은 400℃ 가열냉각이 스위칭 전력 소자의 절단 또는 차단을 허용하기에 충분히 강해야 한다는 것이다. 경험에 따르면, 800erg/㎠보다 훨씬 더 큰 결합 인터페이스 에너지가 충분한 결합력을 제공하는데 필요로 된다. 도 12는 결합력이 400℃에서 결합 동력에 대한 제 1 오더 반응을 가리키면서 가열냉각 시간에 따라 대수적으로 증가하는 것을 나타낸다. Si-Al 공융 형성의 속도를 늦추기에는 잠정적으로 충분히 낮기 때문에, 400℃ 가열냉각이 선택된다.
실험 측정에 따르면, 저온 직접 웨이퍼 결합은 더블-게이트 MOSFET 제어 스위칭 전력 소자를 제조하는 적절한 접근방법이다. 결합 인터페이스를 통과하는 가까운 이상적인 전기 전도가 400-700℃의 범위의 결합 가열냉각 온도에 대해 얻어진다. 탄화수소 발생 공간을 최소화하고 결합 인터페이스에서 산소를 거의 갖지 않는 친수성 세정 공정이 개발되어 왔다. 1000erg/㎠의 결합 인터페이스 에너지가 웨이퍼의 절단을 허용하기에 충분한 9시간 400℃ 가열냉각으로 얻어진다.
도 13에 관하여, 본 발명의 또 다른 측면이 기술된다. 낮은 결합 가열냉각 온도가 본 발명에 따라 이용되기 때문에, 바란다면, 인터페이스에서 PN 접합에 대한 저 저항을 제공하기 위해 결합전에 하나 또는 두 기판상에 형성된 금속 또는 실리사이드 라인을 한정하는 것이 가능하다. 저 저항 금속 또는 실리사이드로 묶인 PN 접합을 실행하기 위한 가능한 공정은 도 13에 나타난 중간 구소(120)의 N-타입 기판(122)에 P-타입 도펀트(121)의 주입을 정의하기 위해 포토리소그래피 단계를 이용하는 것이다. 제 2 포토단계가 P-타입 도펀트 영역(121)내에 금속 또는 실리사이드 스트립(123)의 위치를 정의하는데 이용된다. 레지스트 마스크가 약 100 nm의 실리콘을 식각하는데 이용된다. 약 30nm의 텅스텐이 증발된다. 레지스트의 표면상에 과도한 텅스텐이 리프트-오프에 의해 제거되고, 규화 텅스텐(123)을 형성하기 위한 가열냉각이 이어진다. 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, 선택적인 접근방법은 인접한 실리콘 표면과 평면인 실리콘 뒤 표면상에 형성된 실리사이드를 연마하기 위한 연마 기술을 이용하는 것이다. 실리사이드는 가령, 게이트 턴-오프 사이피스터의 P-타입 베이스 저항을 낮추는 것과 같은 블랭킷 도핑층의 저항을 낮추는데 또한 이용된다.
도 14에 관하여, 저 저항 PN 접합의 그리드는 수직 JFET(130)의 게이트로서 이용된다. 도시된 접합(131, 132)의 쌍은그 접합에 수직인 즉, 인터페이스(134)를 통과하는 전류 흐름을 변조시키는데 이용된다. 물론, 그러한 다수의 접합이 또한 형성될 수 있다. 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, 공핍 영역(135)이 P 도핑 영역(123)의 주위에 형성된다. 그러나, 본 발명의 또 다른 변동에 있어서, MOS 게이트가 트렌치의 측면에 형성되고, 전류가 제로 소스-게이트 바이어스로 채널사이에 전도되는 공핍 모드에서 동작할 수 있으며, 그리고 게이트가 소자를 턴-오프시키기 위해 공핍층을 증가시키기 위해 바이어스된다. 두 기판(125, 122)사이의 인터페이스에서 실리사이드 라인의 그리드는, 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, 역 바이어스된 쇼트키 다이오드가 실리사이드 라인(123)의 그리드에 수직인 전류 흐름을 변조시키는데 이용되는 투과성 베이스 트랜지스터를 형성하는데 이용된다.
상기 기술된 PN 접합, 저 저항 P-타입 베이스 층, 및 쇼트키 다이오드에 대해, 기판중 어느 하나의 위 표면으로 부터 실리사이드 콘택을 제공하는 것이 필요하다. 바이어스(vias)는 실리사이드 또는 금속 층을 식각 정지층으로서 이용하여 어느 하나의 기판의 위 표면으로 부터 실리사이드 또는 금속 층에 화학적으로 또는 플라즈마 식각된다. 또 다른 적절한 기술은 상측 기판(125)(도 13)을 통해 바이어(via)를 레이저 드릴하고, 금속 또는 실리사이드 층에서 정지시키는 것이다.
그러나, 본 발명의 또 다른 측면은 결합전에 하나 또는 두 기판상에 반도체 층을 에피택셜 성장할 수 있는 능력이다. 기판상에 알루미늄 상호접속이 있다면, 450℃이하의 온도에서 에피택셜 성장이 행해져야 하고, 장벽 금속 층이 상기 기술된 바와 같이 이용된다면, 450에서 550℃이하의 온도에서 행해져야 한다.
예를 들어, 도 15에 도시된 바와 같이, 제 2 기판(150)에 결합하기전에 기판(145)의 실리콘 표면상에 SiGe 헤테로접합 층(141)을 정의하기 위해 초박 N+ 버퍼층을 성장시킬 수 있다. 완성된 IGBT(140)는 또한 애노드 층(142), 애노드에 인접한 P+ 기판 에미터 층(143), 및 인터페이스(144)에 인접한 SiGe 버퍼 층(141)을 포함한다. 상측 기판(150)은 외부 에미터 층(151), 게이트 층(152), 및 그 아래에 있는 절연층(153)을 포함한다. 상측 기판(150)은 또한 상기 논의된 바와 같이 영구적 진정 주입(156)을 포함하는 N-타입 베이스(155)를 포함한다. 상측 기판(150)의 나머지 도핑된 영역은 추가 설명이 없어도 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 이해될 것이다. 적절하게 구성된 SiGe 베이스-에미터 헤테로접합은 또한 전류 이득에 대해 (-) 온도 계수를 갖고, 따라서, 순방향 전압에 대해 (+) 온도 계수를 갖는다. 이 특징은, 본 기술 분야에서 통상의 지식을 가진 자들에 의해 쉽게 고려되는 바와 같이, 단락 전류 보호를 제공하고 열폭주를 막는데 일조할 것이다.
또한, 결합전에 기판의 표면상에 초박 고농도 도펀트 층을 성장시킬 수 있다. 예를 들어, 도 16의 IGBT(160)에 나타난 바와 같이, 초박 N+ 버퍼층(161)이 하측 기판(162)상에 성장된다. 도 16의 IGBT(160)의 나머지 부분들은 도 15의 것들과 유사하고, 본 기술 분야에서 통상의 지식을 가진 자들에게 추가 설명이 필요없도록 같은 참고 번호에 의해 나타난다. N+ 버퍼층은 약 200nm 두께의 박막 층을 가령, P+ 기판의 표면으로 비소, 안티몬, 또는 인과 같은 N-타입 도펀트의 약 1×1019㎝-3의 농도로 주입함으로써 제조된다. P+ 기판은 P-타입 도펀트의 약 3×1018㎝-3에서 1×1019㎝-3의 농도를 갖는다. 기판은 그리고 나서 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이 이온 주입시 발생되는 결함을 가열냉각시키기 위해 약 900에서 1000℃의 온도에서 가열냉각된다.
N+ 버퍼층(161)이 얇으면 얇을 수록, 턴-오프 시간은 더욱 빨라진다. 통상적으로, 턴-오프 바로전에, 다수의 축적된 베이스 전하가 N+ 버퍼층(161)에 가까운 또는 그 층내에 있다. 따라서, N+ 버퍼층(161)이 얇으면 얇을 수록, 축적된 베이스 전하가 P+ 에미터(143)에 더욱 가까워 지고, 본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 고려되는 바와 같이, P+ 에미터에 확산 도달하고 재조합하기 위해 축적된 베이스 전하의 거리가 더욱 줄어든다.
액티브 영역 바깥쪽 영역으로 소수 전하 캐리어의 주입을 막는 것이 때때로 바람직하다. 그 주입을 막기 위한 기술은 이 영역에서 정공의 주입 효율을 감소시키는 것이다. 따라서, 포토리소그래피 단계가 주입 효율을 감소시키기 위해 액티브 영역의 바깥쪽 영역으로 두꺼운 N+ 이온 주입을 정의하기 위해 수행된다. 다른 기술들도 또한 가령, 결합 인터페이스(144)에서 정의된 산화물 장벽을 갖기 위해 이용될 수 있다.
SiGe 또는 높은 N-타입 농도 도펀트의 에피택셜 박막 층은 고 성능 IGBT 또는 MCT에 대한 주요 이점을 제공한다. 예를 들어, IGBT의 N+ 버퍼가 전류 이득에 대한 짧은 턴-오프 시간 및 (-) 온도 계수를 달성하는데 얇고 높은 농도의 도펀트 층이 이용된다. 물론, 기판이 N+ 에미터로서 이용된다면, 본 기술 분야에서 통상의 기술을 갖은 자들에 의해 쉽게 고려되는 바와 같이 P+ 초박 버퍼층을 갖기 위해 소자가 공정처리된다.
높게 도핑된 반도체에서 밴드갭이 좁아지는 반도체 소자의 물리적 특성때문에, N+ 버퍼층(161)의 도핑 농도가 P+ 에미터(143)의 도핑 농도보다 훨씬 더 크다면, IGBT(160) 또는 MCT의 뒤측 에미터에 대한 전류 이득에 대해 (-) 온도 계수가 얻어진다. 이 원리에 대한 방정식은 아래에 주어진다.
전자 주입 효율(EIE)=Je/Jh, 및
짧은 베이스 소비에 대해, W〉〉L, 그러므로,
케이스 1에 대해→ +δEg
그러므로, 온도가 증가함에 따라, EIE도 증가한다.
케이스 2에 대해
그러므로, 온도가 증가함에 따라, EIE가 감소한다.
P+ 에미터 보다 농도가 더 높은 N+ 베이스 버퍼층을 갖는 P+ 에미터에 대한 소자의 물리적 특성으로 인해 전류 이득에 대한 (-) 온도 계수를 초래한다. 인터페이스에 가까운 소자의 여러 부분들에 대해 프로파일이 도 17에 도시된다. 인터페이스는 본 기술 분야에서 통상의 지식을 가진 자들에 의해 고려되는 바와 같이 N+ 버퍼의 어느 한 측면상에 있을 수 있다. 전류 이득에 대해 (-) 온도 계수는 온도가 증가함에 따라 IGBT 또는 MCT에서 전류가 감소한다는 것을 의미한다. 더 높은 온도에서 감소하는 전류는 순방향 전압이 증가할 것이라는 것을 의미한다. 따라서, IGBT 및 MCT는 순방향 전압에 대해 (+) 온도 계수를 갖을 것이다. 두 IGBT 및 MCT에 대한 순방향 전압에 대해 (+) 온도 계수는 열폭주를 막고 단락 회로 보호를 제공하는데 중요하다.
N+ 버퍼층을 설계하는데 있어서, P+ 에미터보다 더 높은 N+ 버퍼 농도를 갖는 것이 중요하다; 그러나, N+ 버퍼는 또한 IGBT 및 MCT P+ 뒤측 에미터에 대해 충분한 전류 이득을 제공하는데 충분히 얇아야 한다.
직접 결합 또는 MOSFET 전류 제어 소자를 포함하는 이전에 제조된 기판을 이용하는 접근방법은 P+ 기판보다 더 높은 N+ 버퍼 농도로 IGBT 또는 MCT를 만들고, 뒤측 P+ 에미터에 대해 수용가능한 전류 이득을 만드는데 상대적으로 얇다는데 특히 이점이 있다. 현재 IGBT 또는 MCT를 만드는데 이용되는 흔한 접근방법은 고온 에피택셜 성장을 이용하여 N+ 버퍼를 성장시키는 것이다. 고온 에피택셜 성장은 두꺼운 버퍼층(10에서 20m 두께)을 만들기 위해 N+ 도펀트를 확산시킬 것이다. 멕시멈이 N+ 버퍼 집적 도핑 농도를 허용하기 때문에, 일반적으로 뒤측 P+ 에미터 전류 이득을 얻기 위해 N+ 농도가 P+ 기판 농도보다 더 낮을 필요가 있다. 또한, 고온(1100에서 1200℃까지) 가열냉각이 필드 종단에 대해 깊은 P-타입 접합을 생성하기 위해 P-타입 도펀트를 확산시키는데 통상적으로 이용된다. 만약 이 고온 처리 단계가 N+ 버퍼 형성다음에 이용된다면, 이 가열냉각은 또한 N+ 버퍼폭을 증가시키는 N-타입 도펀트를 확산시킬 것이다. 집적된 N+ 버퍼 도펀트(두께 이상으로 집적된 농도)가 적당한 IGBT 및 MCT 동작에 대해 충분한 이득을 제공하는데 충분히 낮아야 하기때문에, 더 두꺼운 N+ 버퍼가 더 낮은 농도를 갖아야 한다. 따라서, 고온 필드 종단 가열냉각은 P+ 에미터 농도보다 훨씬 더 큰 농도의 N+ 버퍼를 갖는데 어렵게 한다.
P+ 에미터에서 도펀트 농도보다 더 높은 도펀트 농도를 갖는 N+ 버퍼를 달성하기 위한 바람직한 접근방법은 N-타입 이온(비소, 인, 안티몬)을 대략 3×1019㎝-3의 농도를 갖는 P+ 기판에 이온 주입하는 것이다. 이온 주입된 N-타입 도펀트 농도가 P+ 도핑 농도보다 훨씬 더 크기 때문에, N-타입 도펀트는 P+ 도핑 농도를 과보상할 것이고, N+ 박막 층이 기판의 이미-결합된 표면상에 또한 형성될 수 있다. 기판의 이미 결합된 표면에 N+ 버퍼 주입이 또한 행해진다. 기판중 하나는 100㎛에서 200㎛의 두께를 가질 것이고 그중 표면상에 금속 상호접속을 하기때문에, 일반적으로 이온 주입 가열냉각을 수행하는 것이 더욱 어렵다.
P+ 에미터보다 더 높은 농도를 갖는 N+ 박막 버퍼를 만드는 선택적인 접근방법은 결합전에 어느 하나의 기판의 이미 결합된 표면상에 N+ 버퍼를 애피택셜 성장시키는 것이다.
만약 P+ 기판 농도가 너무 높다면(그래서 P+/N+ 접합은 너무 낮은 항복 전압, 너무 많은 누설 전류, 또는 너무 높은 농도를 갖기 때문에 P+ 농도보다 훨씬 더 큰 N+ 버퍼 농도를 갖기 어렵다), 선택적인 접근방법은, 도 18을 참조로 하여 이해되는 바와 같이, P+ 기판상에 더 낮은 농도의 P-타입 에피택셜 층을 먼저 성장시키는 것이다. P-타입 에피택셜 층의 두께 및 농도를 최적화해야 할 것 같다. P-타입 에피택셜 층이 충분히 두껍다면(P+ 에미터에로의 전자의 확산 길이보다 훨씬 더 커야 한다), P-타입 에피택셜 층의 도핑 농도는 주입 효율을 결정하는 효과적인 에미터 농도를 결정할 것이다. 이 경우에, P-타입 에피택셜 층은 두께가 수십 미크론이고 대략 1×1017㎝-3의 도핑 농도를 갖는다. 더 얇은 P-타입 에피택셜 층에 대한 접근방법은 P-타입 에피택셜 층에서 소수 캐리어 라이프타임(lifetime)을 줄이기 위해 공정 단계를 수행하는 것이다. P-타입 에미터에로의 전자의 확산 길이가 P-타입 에미터에서 전자에 대한 재조합 시간에 의해 결정된다. 낮은 P-타입 에미터 농도의 경우에, 상대적으로 낮은 N+ 버퍼 농도가 P+ 에미터 농도보다 훨씬 더 큰 기준에 맞도록 할 필요가 있다. 이제 N+ 버퍼 이온 주입이 에피택셜 성장된 P-타입 층으로 또는 P-타입 에피택셜 층 성장상에 성장된 N+ 에피택셜 층으로 행해진다. 두 기판의 직접 결합은 이제 수행된다.
상기 기술된 바와 같이, 전류 이득에 대한 (-) 온도 계수를 달성하기 위한 선택적인 방법은 어느 하나의 기판의 이미 결합된 표면상에 SiGe 팽창된 N+ 버퍼층을 에피택셜 성장시키는 것이다. SiGe 또는 높은 N-타입 농도의 도펀트의 박막 에피택셜 층들은 고성능 IGBT 및 MCT에 대해 주요 이점을 제공한다. 예를 들어, 고농도 도펀트 박막 층들은 IGBT의 N+ 버퍼가 짧은 턴-오프 시간 및 전류 이득에 대해 (-) 온도 계수를 달성하는데 이용된다.
특히, SiGe의 박막 층들은 IGBT 또는 MCT에 대해 N+ 버퍼층의 역할을 한다. N+ 버퍼층이 박막이 되기 때문에, IGBT는 고속 턴-오프 시간을 갖게 될 것이다. 적절하게 설계된 SiGe 베이스-에미터 헤테로접합은 또한 전류 이득에 대해 (-) 온도 계수를 갖고 따라서 순방향 전압에 대해 (+) 온도 계수를 갖는다. 이 특성은 단락 회로 보호를 제공하고 열폭주를 막는데 일조한다. 제 1 기판이 N+ 에미터로서 이용된다면, 소자는 제 2 기판으로 만들어진 P+ 버퍼를 갖기 위해 공정 처리될 것이다.
IGBT 및/또는 MCT에 대한 (+) 온도 계수를 얻기 위해 P+ 에미터 농도보다 더 높은 N+ 버퍼 농도를 달성하는 비-결합 접근방법이 몇가지있다. 제 1 접근방법은 초박 접근방법인데, P+ 에미터 농도보다 더 높은 N+ 버퍼 농도를 달성하기 위한 주요 필요조건은 N+ 버퍼 형성다음 온도 단계를 최소화하는 것이다. 바람직한 제조 접근 방법은;
1. 반도체 기판의 앞 측면상에 IGBT 또는 MCT를 실행하기 위해 필요한 MOSFET 전류 제어 소자를 형성하는데 필요한 공정 처리 단계를 수행한다. 바람직한 접근방법은 금속 상호접속, 유전체 증착, 및 박막전에 포토리소그래피 단계를 모두 포함하는 모든 처리 단계를 마치는 것이다.
2. 기판을 그 뒤측으로 부터 대략 100㎛로 박막한다.
3. 많은 양의 붕소를 대략 100nm의 피크 주입 깊이로 주입함으로써 박막된 기판의 뒤측에 P+ 에미터를 형성한다.
4. 인 이온을 대략 500nm의 깊이로 주입함으로써 기판 뒤 표면에 높은 농도의 N+ 버퍼층을 형성한다.
5. 붕소 및 인 이온 주입 도펀트를 활성화시키기 위해 가열냉각한다. 앞 표면상에 금속이 있다면, 맥시멈 가열냉각 온도는 종래의 용광로 가열냉각 처리 절차를 이용하여 대략 450에서 550℃이다. 450에서 550℃는 붕소 및 인 주입 도펀트를 부분적으로 활성화시킬 뿐이다.
심지어 앞 표면상에 존재하는 금속 상호접속으로 주입된 붕소 및 인 이온의 거의 완벽한 활성을 달성하기 위한 기술은 엑시머 레이저 조도의 반복적인 짧은 펄스를 이용하는 것이다. 박막된 기판의 뒤 표면상에 P+ 에미터보다 더 높은 농도로 N+ 버퍼를 주입하는 선택적인 기술은 대략 500℃에서 뒤 표면상에 N+ 버퍼 및 P+ 에미터를 에피택셜 성장시키는 것이다. 알루미늄 상호접속아래 장벽 금속이 있다면, 500℃의 성장 온도가 허용된다. 분자선 에피택시(MBE) 성장 기술은 금속 유기 화학 기상 성장(MOCVD) 및 극초 진공 화학 기상 성장(UHVCVD) 방법을 포함한다. N+ 및 P+ 비결정 실리콘 층을 증착하고 나서 고상 에피택셜 성장을 이용하여 대략 500℃에서 층의 단결정 층을 재성장시킬 수 있다. 뒤 표면상에 P+ 에미터를 형성하기 위한 선택적인 기술은 P+ 폴리실리콘 층을 이용하는 것이다. 이런 타입의 에미터는 전류 이득의 증가 및 일부 경우에 있어서 온도를 가지고 전류 이득의 더 작은 변화를 제공하는 폴리실리콘 층 및 단결정 층사이에 얇은 천연 산화물을 때때로 갖는다.
만약 금속 상호접속이 단계 1에서 앞 표면상에 존재하지 않는다면(이 경우에, 기판은 금속 증착 바로 전에 공정 처리됨), 높은 가열냉각 온도가 뒤 표면상에 이온 주입된 도펀트를 활성화시키는데 이용될 수 있다. 이 경우에 있어서, 기판은 박막이 되고, 붕소 및 인이 뒤 표면으로 주입되며, 그리고 800에서 900℃에서 가열냉각이 주입된 도펀트를 활성화시키는데 이용된다. IGBT를 만들기 위한 공정을 마치기 위해 앞 표면상에 처리 단계 및 포토리소그래피 단계를 수행할 필요가 있을 것이다. 이 공정 처리의 어려운 측면은 웨이퍼가 이 점에서 두께가 대략 100㎛라는 것이다. 일반적으로, 남은 공정 단계동안 웨이퍼를 지지 웨이퍼에 일시적으로 붙이고 나서 공정 단계의 끝부분에서 또는 금속 소결 단계 바로 전에 지지 웨이퍼를 제거할 수 있다. 선택적으로, 박막된 IGBT 또는 MCT 기판은 금속 기판에 영구적으로 결합되거나 접합될 수 있고, 남은 공정 처리 단계가 마쳐진다.
상대적으로 좁은 N+ 버퍼층을 만드는 기술은 N+ 버퍼를 낮은 N-타입 도펀트 농도 기판의 이미 결합된 표면에 주입하고, 주입 농도를 가열냉각학며, 그리고 나서 기판을 P+ 에미터 기판에 직접 결합하는 것이다. 또한 N+ 버퍼 도펀트를 P+ 기판에 주입하고 P+ 도펀트 농도를 과보상할 수 있다. N-타입 기판은 그리고 나서 약 100㎛로 박막되고 IGBT 또는 MCT를 만들기 위한 확산 및 처리 단계는 다음에 수행된다. 가장 높은 온도 단계는 필드 종단에 대해 깊은 접합을 하기 위해 붕소를 확산하기 위한 1100에서 1200℃ 가열냉각이다. 이 높은 온도 단계는 결국 N+ 버퍼가 확산하고 따라서 N+ 버퍼의 두께를 증가시킨다. 적절한 설계 및 가열냉각 온도 단계로, P+ 에미터 농도보다 더 높은 N+ 버퍼 농도로 IGBT 또는 MOSFET을 제조할 수 있다.
상대적으로 좁은 N+ 버퍼층을 만드는 기술은 N+ 버퍼를 낮은 N-타입 도펀트 농도의 기판의 이미결합된 표면에 주입하고, 주입 도펀트를 가열냉각하며, 그리고 나서 기판을 P+ 에미터 기판에 직접 결합하는 것이다. N+ 버퍼 도펀트를 P+ 기판에 주입하고 P+ 도펀트 농도를 과보상할 수 있다. N-타입 기판은 그리고 나서 대략 100㎛로 박막되고 IGBT 또는 MCT를 만드는 확산 및 공정 단계가 다음에 수행된다. 가장 높은 온도 단계는 필드 종단에 대해 깊은 접합을 하기 위해 붕소를 확산하기 위한 1100에서 1200℃ 가열냉각이다. 이런 고온 단계로 인해 N+ 버퍼가 확산하고 따라서 N+ 버퍼의 두께를 증가시킨다. 적절한 설계 및 가열냉각 온도 단계와 더불어, P+ 에미터 농도보다 더 높은 N+ 버퍼 농도로 IGBT 또는 MOSFET를 제조할 수 있다.
P+ 에미터 농도보다 더 높은 N+ 버퍼 농도를 달성하는 한가지 접근방법은 도 18에 도시된 바와 같이 P+ 기판상에 대략 1×1017㎝-3의 도펀트 농도로 상대적으로 두꺼운(10㎛) P-타입 에피택셜 층을 성장시키는 것이다. 이미 결합된 표면에 주입된 N+ 버퍼로 낮은 농도의 N-타입 기판이 그리고 나서 P-타입 에피택셜 표면에 직접 결합된다. P-타입 에미터 주입 효율에 대한 효과적인 도펀트 농도는 P+ 기판 도펀트 농도이기 보다는 오히려 P-타입 에피택셜 층 도펀트 농도일 것이다.
그러나 P+ 에미터 농도보다 더 높은 N+ 버퍼 농도를 달성하기 위한 또 다른 접근방법은 도 18에 나타난 바와 같이 P+ 기판상에 대략 1×1017㎝-3의 도펀트 농도로 상대적으로 두꺼운(10㎛-20㎛) P-타입 에피택셜 층을 성장시키는 것이다. 이 에피택셜 성장은 N+ 버퍼의 에피택셜 성장 및 최종적으로 N-베이스 층의 에피택셜 성장에 이어진다. 에피택셜 성장은 상당한 고온 공정 처리이기 때문에, 박막 N+ 버퍼를 달성하기 어렵고, 따라서, N+ 버퍼 농도가 P+ 에미터 농도보다 훨씬 더 큰 조건을 달성하는데 어려움이 있다. P-타입 에미터 주입 효율에 대한 효과적인 도펀트 농도는 P+ 기판 도펀트 농도라기 보다는 오히려 P-타입 에피택셜 층 도펀트 농도일 것이다.
본 발명의 또 다른 측면은 IGBT 및 MCT의 직접 결합된 인터페이스에 가까운 횡 국부 영구적 진정에 관한 것이다. 도 19의 소자(170)에 개략적으로 도시된 바와 같이 수직뿐만 아니라 횡으로 영구적 진정 주입(175)을 집중하는 이점이 있다. 소자(170)는 또한 개략적으로 도시된 인터페이스(173)에 하측 기판(171)에 결합된 상측 기판(172)로 부터 형성된다. 하측 기판(171)은 N+ 도핑된 부분(176) 및 N 도핑된 부분(177)을 포함한다. 이 경우라면, 포토리소그래피 단계(또는 금속 망)가 고 에너지 프로톤(또는 다른 영구적 진정 주입, 결함 발생 기술, 또는 전이 금속 확산)을 정의하는데 이용될 것이고, 그것들은 어떤 영역에 횡으로 제한된다. 많은 주입된 캐리어는 애노드에서 캐소드로 전이하는 것보다 오히려 주입된 영구적 진정에서 재조합하므로, 영구적 진정을 갖는 전력 소자의 영역은 통상적으로 더 높은 순방향 전압을 갖는다. 이온 주입된 영구적 진정을 횡으로제한하므로써, 애노드에서 캐소드로 전이함에 따라 소자(170)의 영역은 캐리어의 재조합을 하지 않을 것이고, 따라서 소자의 이 부분은 낮은(또는 이상적인) 순방향 전압을 갖을 것이다.
베이스 층에 있는 소수 캐리어는 통상적으로 에미터-베이스 접합에 확산하거나, 재조합 센터에 확산함으로써 베이스 층으로 부터 제거된다. 영구적 진정 주입(175)이 횡으로 정의되는 경우에, 베이스에 있는 소수 캐리어는 짧은 라이프타임은 재조합 영역에 횡으로 확산할 것이다. 대략 10㎛에서 3㎛두께의 크기인 포토레지스트를 정의할 수 있기때문에, 영구적 진정 영역은 이미 결합된 인터페이스로 부터 대략 10㎛로 묻혀지고 대략 10㎛마다(옵션으로 10㎛마다 병렬로 분리된 2-3㎛ 폭임) 횡으로 분리된 직경 2-3㎛ 원의 영구적 진정 영역의 그리드를 구성한다. 소수 캐리어가 재조합하기 위해 횡으로 이동해야 하는 효과적인 거리는 대략 5㎛이다. 이 짧은 거리때문에, 재조합 시간은 짧을 것이다. 따라서, 영구적 진정이 횡으로 제한되는 경우에, 높은 퍼센트의 주입 PN 접합 영역은 영구적 진정을 갖지 않을 것이고, 소수 캐리어가 횡으로 재조합되게 함으로써 고속 턴-오프 시간을 여전히 달성하면서 거의 이상적인 턴-오프 시간이 얻어진다.
실험 증거에 따르면, 실리콘에서 헬륨 이온 주입 손상의 대부분이 400에서 600℃ 온도 범위의 가열냉각에 대해 가열냉각되지 않는다. 따라서, 저온 결합 가열냉각다음에도 이런 주입 영구적 진정 손상이 그대로 있을 것이다.
영구적 진정을 횡으로 제한하는 상기 기술된 기술은 가령 PN 다이오드와 같은 비-결합된 소자에 대해 또한 유산한 이점이 있다. 다이오드는 낮은 순방향 전압을 갖는 것이 바람직하고 그래서 다이오드 영역의 많은 부분이 임의의 영구적 진정을 갖게 하는 것이 바람직하다. 또한, 고속 턴-오프 시간을 갖는 것이 바람직하다. 다이오드에서 축적된 전하중 많은 부분이 PN 접합에 가깝기 때문에, PN 접합에서 N-타입 베이스로 대략 4㎛에서 8㎛인 횡으로 제한된 영구적 진정 영역(고 에너지 헬륨 주입에 의해 잠정적으로 주입됨)이 바람직하다. 횡으로 10㎛ 이격된 영구적 진정 영역은 영구적 진정이 없는 영역의 높은 퍼센트를 제공할 것이고, 그러나 횡으로 재조합하기 위해 캐리어가 대략 5㎛를 횡으로 확산하는 것을 허용함으로써 고속 턴-오프 시간을 제공할 것이다. 측면에 제한된 영구적 진정은 또한 P+ 에미터 애노드가 캐소득 측면상에 IGBT 또는 MCT 소자의 뒤측면상에 형성되는 박막된 IGBT에 대해 또한 유사한 이점을 갖는다.
IGBT 및 MCT에 대해, N+ 버퍼에 가까운 또는 그 버퍼내에 영구적 진정을 갖는 것이 바람직하다. 펀치를 통해 IGBT를 제조하는 통상적인 접근방법은 P+ 기판상에 N+ 버퍼 및 N- 베이스 층을 에피택셜 성장시키는 것이다. 캐소드에 가까운 IGBT 또는 MCT의 확산 및 MOSFET 제어 소자에 대한 공정 처리 단계가 이제 수행된다. 에피택셜 층 성장의 고온(통상적으로 〉1000℃)때문에, 가령, 프로톤 또는 HE 주입과 같은 영구적 진정 또는 전이 금속 확산은 에피택셜 성장다음에 통상적으로 성장된다. 그러나, 고온 에피택셜 성장다음에 소수 캐리어 재조합 센터로 남아 있는 몇가지 이온 주입 영구적 진정 기술이 있다. 이런 영구적 진정 기술에 대한 주요 필요조건은 양호한 품질의 에피택셜 층이 성장될 수 있도록 에피택셜 층들이 성장될 표면에 이온 주입으로 결함을 일으키게 하는 것이다. 한가지 기술은 표면아래 약 0.5m에 묻히도록 충분한 에너지로 그리고 기판이 가열될 때 He 가스가 팽창하여 실리콘 표면아래에 버블을 생성하도록 충분한 양(1×1016㎝-3)에 He 이온을 주입하는 것이다. 이런 버블은 에피택셜 층 성장을 견뎌낼 것이다. 버블의 실리콘 측벽은 전이 금속에 대해 침전 센터 및 소수 캐리어에 대해 재조합 센터의 역할을 한다. 측방향으로 영구적 진정을 집중하기 위한 접근방법은 He 주입이 에피택셜 층이 성장될 표면아래 약 0.5m로 묻혀지고 약 10에서 20m 마다 횡으로 분리되는 직경 2-3m 원의 영구적 진정 영역의 그리드를 정의하도록 포토리소그래피로 정의된 레지스트 마스킹 층을 이용하는 것이다. 옵션으로 매 10-20m 마다 병렬로 2-3m폭으로 분리된다. 에피택셜 층 및 측면 영구적 진정을 형성 및 성장시키는 공정은 따라서:
1. 약 10m 두께의 N+ 버퍼 및 P+ 기판상에 10m N-베이스 층을 포함하는 에피택셜 층을 성장한다.
2. 횡으로 국부 He 주입에 대해 영역을 정의하기 위해 포토리소그래피 단계를 실행한다.
3. He 주입을 실행한다.
4. 실리콘에서 버블을 생성시키기 위해 가열한다.
5. 남아있는 N-베이스 에피택셜 층을 성장한다.
상기 기술된 공정에 대한 대안은 다음을 포함한다:
1. 20m N-베이스 에피택셜 층을 성장시키고, N+ 버퍼에 대해 비소를 블랭킷 주입하며, He 주입에 대해 포토그래피 단계를 수행하고, He 주입을 실행하며, 가열하고, 그리고 남아있는 N-베이스 에피택셜 층을 성장한다.
2. 상기 기술된 He 주입에 대한 유사한 방법으로 이용되는 다른 이온 주입 영구적 진정 종이:
a). 재조합 센터의 역할을 하게 될 실리콘 표면아래 묻히는 산소 침전물을 생성시키기 위한 산소 주입. 산소 침전물을 생성시키기 위한 가열냉각은 그 침전물을 응집시키기 위한 650℃에서의 오랜 시간의 가열냉각, 그 침전물을 성장시키기 위한 950℃에서의 가열냉각, 및 아마도 스택킹 폴트를 성장시키기 위한 1100℃에서 가열냉각과 관련이 있다. 고밀도의 산소를 생성하기 위해 통상적으로 필요한 이온 주입양은 통상적으로 약 1×1015㎝-3이하이고 버블을 생성케하는 He 주입의 경우만큼 표면을 거칠게 하지는 않을 것이다.
b). 표면아래에 탄소 침전물을 생성시키기 위한 탄소 주입.
c). 에피택셜 층이 성장되는 표면아래에 묻히는 맞지않는탈구의 횡 영역을 생성시키기 위한 Ge 주입.
d). 일부의 경우에 있어서, 기존-에피택셜 성장 영구적 진정의 비-횡적으로 국부 영국전 진정 영역이 바람직하다.
다음의 기술은 실행할 선택적인 접근방법에 관한 것이다: 1) 소자의 애노드 측면상에 있는 P-타입 바디에 가까운 N+ 버퍼, 2) 더블-사이드 전력 소자에 대한 순방향 전압에 대해 (+) 온도 계수, 3) 결합전 연마될 필요없는 박막 애노드 측 및 캐소드 측 소자를 형성하기 위한 실리콘-온-절연체(SOI)의 이용, 및 4) 박막 전력 소자 층들을 형성하기 위한 전기화학 식각.
많은 전력 스위칭 응용들은 순방향 블록킹 작동을 필요로 할 뿐이고 역방향 블록킹 작동은 필요하지 않다. 이 경우에, 액티브 소자 구조 및 필드 종단은 높은 항복 전압을 달성하기 위해 소자의 캐소드 측면상에 필요로 되지만, 낮은 항복 전압 소자만이 소자의 애노드 측면상에 필요로 된다. 이 경우에, 흔히 소자의 주어진 총 두께에 대해 더 높은 항복 전압을 달성하기 위해 소자의 애노드 측면상에 있는 P-타입 에미터에 가깝게 N+ 버퍼가 위치하게 하고, N-베이스에서 축적된 많은 정공 전하들이 N+ 버퍼내에 또는 가까이에 위치하기 때문에 더욱 빠른 턴-오프를 달성하며, 및 상기 기술된 바와 같이 전류 이득에 대해 (-) 온도 계수를 달성하는 것이 바람직하다.
더블-사이드 소자에서 N+ 버퍼를 실행하는 주요 방법은 기판이 공정 처리된 다음 직접 결합에 대해 여기에 기술된 것들을 포함한다. 종래의 더블-사이드 반도체 공정 처리을 이용하여 제조되는 전력 스위칭 소자를 실행하는데 또한 적절한 몇가지 방법이 있다.
에피택셜 성장은 애노드 측 액티브 소자의 제조전에 애노드 측 기판상에 이용된다. 이런 접근방법에 있어서, 에피택셜 층은 N-베이스 층(182) 및 N+ 버퍼층(181)을 포함하고 최종적으로 더 낮게 도핑된 N 층은 도 20에 도시된 바와 같이 부동 존 N-타입 기판(183)상에 성장된다. 일부의 경우에 두 도핑 농도의 버퍼가 로버스트니스(robustness)에 바람직하다. 두 도핑 농도의 버퍼는 폭이 넓은 하측 도핑 농도 N-타입 버퍼 그리고 나서 얇은 N+ 버퍼의 에피택셜 성장을 포함할 것이다. N+ 버퍼층은 일반적으로 위 표면으로 부터 2m에서 20m로 위치하게 될 것이다. 소자의 애노드 측면상에 위치한 MOSFET 전류 제어 소자는 도시된 바와 같이 P-타입 바디(185)내에 제조된다. P 바디는 또한 P-타입 바디 에미터, N+ 버퍼/N-타입 베이스, 및 소자의 캐소드 측면상에 있는 P-타입 콜렉터를 구성하는 PNP 바이폴라 트랜지스터의 에미터를 형성할 것이다.
상기 기술된 N+ 버퍼를 포함하는 더블-사이드 전력 소자를 제조하는데 이용되는 직접 결합 접근방법은 상기 기술된 바와 같이 애노드 측 기판을 제조하고, 약 10m에서 200m로 박막하며, 표면을 연마하고 세정하며, 표면을 수소결합 정지하고, 그리고 나서 도 21에 나타난 바와 같이 박막되고 연마된 캐소드 측 기판(190)에 직접 결합하는 것이다. 직접 결합 접근방법은 상기 기술된 바와 같이 애노드 측 기판(180)의 N-타입 기판 농도가 두-단계 N-타입 버퍼의 하측 농도 N-타입 버퍼의 소정의 농도가 되게 함으로써 두-단계 N 버퍼를 쉽게 형성한다는 것에 유의해야 한다. 애노드 측 전류 제어 소자에 가까운 N+ 버퍼를 갖는 더블-사이드 전력 소자가 상기 기술된 바와 같이 에피택셜 성장에 의해 제조되고, 그러나 직접 웨이퍼 결합 기술대신에 더블-사이드 반도체 공정 처리을 갖는다.
인의 높은 에너지 주입이 도 22에 도시된 바와 같이 기판(180)의 N+ 버퍼 영역(181)을 형성하는데 이용된다. 기판(180)의 나머지 부분들은 도 20 및 21에 대해 기술된 것들과 같고, 여기서 추가 논의를 할 필요가 없다. 도 23은 추가로 두 기판(190, 180)의 결합을 도시하며, 추가 기술이 필요없다.
이중-사이드 전력 소자에 대한 순방향 전압에 대해 (+) 온도 계수가 상기 기술된 바와 같이 P-타입 바디 에미터 농도보다 훨씬 더 큰 N+ 버퍼 농도를 가짐으로써 얻어진다. 이 경우에 있어서, 일반적으로 도 24의 애노드 측 기판(200)에 도시된 바와 같이 P-타입 바디(202)에 인접한 또는 가까운 N+ 버퍼층(210)을 갖는 것이 바람직하다. N+ 버퍼층은 N-베이스 부동 존 기판 부분(203)상에 형성된다. 도 25는 도시된 캐소드 측 기판(210)에 그 결과 형성된 애노드 측 기판(200)의 직접 결합을 도시한다.
N+ 버퍼를 실행하는 선택적인 접근방법은 SOI 과학기술을 이용하는 것이다. 이 접근방법에 있어서, N+ 버퍼(221)를 형성하기 위해 N+ 이온 주입은 도 26의 위 부분에서 도시된 바와 같이 애노드 측 기판(220)의 하나의 표면에 이뤄진다. 이 기판(220)은 도 26의 하측 부분에 도시된 바와 같이 SOI 기판(225)을 형성하기 위해 그중 표면상에 있는 산화물(226)을 갖는 실리콘 기판(227)에 나중에 결합될 것이다. 애노드 측 기판(220)의 액티브 소자 부분은 다음에 도 26의 상측 부분에서 보이는 바와 같이 제조된다. 더블-사이드 전력 소자를 형성하기 위한 직접 결합전에, 실리콘 기판 및 SOI 층은 웨이퍼의 앞 표면을 보호하고, 50m의 산화물 층내로 그라인드하며, 실리콘을 화학 식각하고 산화물 층에 식각을 정지시키며, 그리고 최종적으로 산화물 층을 화학 식각함으로써 제거된다. SOI 기판의 이점은 표면 거침이 충분히 작아서 연마 작업이 필요하지 않는다는 것이다. 이미 제조된 애노드 측 기판(220)은 도 27에 도시된 바와 같이 이미 제조된 캐소드 측 기판(230)에 직접 결합된다.
이온 주입된 N+ 버퍼는 이미 제조된 초박 애노드 측 기판의 이미 결합된 표면에 형성된다. 애노드 측 기판의 P 바디에 가까운 N+ 버퍼층을 형성하기 위한 접근방법에 있어서, N+ 이온 주입이 애노드 측 또는 캐소드 측 기판중 어느 하나의 이미 결합된 표면의 하나에 이뤄진다. 일반적으로 애노드 측 기판은 두께가 P 바디에 가까운 N+ 버퍼를 형성하기 위해 약 3m에서 20m인 것이 바람직하다. 초박 애노드 측 기판은 상기 기술된 SOI 접근방법, 그라인딩, 및 연마, 수소 이온 주입 층 분산, 및 전기화학 식각중단 플러스 연마에 의해 수행된다.
박막 애노드 측 기판은 N-타입 베이스 층, N+ 버퍼, P-타입 기판상에 있는 N-타입 베이스 층을 에피택셜 성장시키고 및 상기 기술된 바와 같이 애노드 측 액티브 소자를 형성함으로써 형성된다. 전기화학 식각 중단 접근방법에 있어서, 통상적으로 P-타입 기판은 PN 접합 공핍층내에 식각 중단으로 식각된다. 따라서, 박막 액티브 측 기판이 형성된다. 일반적으로 표면이 캐소드 측 기판에 직접 결합하기 위한 충분히 작은 표면 거침을 얻기 위해 연마되어야 한다. 전기화학 식각 중단 기술은 소자의 앞 측에 전기적인 콘택을 만들고 동시에 웨이퍼의 앞 측을 보호하는 방법을 필요로 한다. 잠정적인 접근방법은 전도성 중합체를 이용하여 두 기능을 다 수행하는 것이다.
더블-사이드 전력 소자를 형성하기 위한 직접 결합에 대해 박막 기판을 제조하기 위한 또 다른 SOI 접근방법은 SOI 기판의 위 실리콘 층에서 더블-사이드 전력 소자의 하나 또는 두 측면을 제조하고, 기판 및 산화물을 제거하며, 그리고 소자를 형성하기 위해 이미 제조된 두 기판을 직접 결합하는 것이다. 이 접근방법의 주요 이점은 직접 결합전에 이미 결합된 표면을 연마할 필요가 없다는 것이다. 더블-사이드 전력 소자를 직접 결합하기 위한 SOI 접근방법은 N+ 버퍼가 포함되든 안되든 유용하고, 심지어 만약 싱글-사이드 IGBT 또는 MCT 소자만을 형성한다하더라도 유용하다. SOI 기판을 형성하는데 있어서, 통상적인 공정은 작은 표면 거침(〈1nm)의 산화된 표면을 직접 결합하고, 실리콘 웨이퍼의 표면 마무리를 실리콘 핸들 기판에 주입하는 것이다. 따라서, 매장된 산화물 층에 인접한 실리콘 표면은 작은 표면 거침을 갖는다. 그리고 나서, 더블-사이드 전력 소자를 형성하기 위해 SOI 기판을 이용하기 위한 접근방법은 위 실리콘 층을 일반적으로 약 3에서 100m 두께의 범위에서 소정의 두께로 연마하고, 위 실리콘 층에서 전력 스위칭 소자를 제조하며, 실리콘 핸들 기판을 제거하고, 산화물 층을 제거하며, 이미 결합된 표면에 잠정적으로 이온 주입하고, 그리고 나서 더블-사이드 전력 스위칭 소자를 형성하기 위해 이미 제조된 두 기판을 직접 결합하는 것이다. 이 공정은 도 28 및 29를 참고로 하여 보다 잘 이해될 수 있다. 도 28에서 애노드 측 기판(230)은 SOI 기판(240)에 결합되고, 도 29에서 SOI 기판이 제거된 다음에 애노드 측 기판(230)이 캐소드 측 기판(250)에 결합된다.
본 기술 분야에서 통상의 기술을 가진 자들에 의해 쉽게 이해되는 바와 같이, 여기에 기술된 바와 같이 둘 이상의 기판을 결합하는 것이 바람직하다. 예를 들어, 일부 고압 전력 소자는 2㎜ 두께의 실리콘 기판을 필요로 한다. 이것은 4개의 0.5 두께의 기판을 결합함으로써 형성되고 본 발명에 따라 결합전에 이미 수행된 공정 처리를 갖는 위 및 밑 기판을 갖는 상대적으로 두꺼운 기판이다.
반도체 소자의 한 실시예는 횡 확장 반도체 베이스, 베이스에 인접하고 제 1 전도 타입의 도펀트를 갖는 버퍼, 및 버퍼에 인접하고 그 베이스와 반대쪽에 있으며 제 2 전도 타입의 도펀트를 갖는 횡 확장 에미터를 포함한다. 버퍼는 상대적으로 얇고, 전류 이득에 대해서는 (-) 온도 계수 및 소자에 대한 순방향 전압에 대해서는 (+) 온도 계수를 제공하기 위해 인접한 에미터 부분에서 제 2 전도 타입의 도펀트 농도보다 훨씬 더 큰 제 1 전도 타입의 도펀트 농도를 갖는다. 버퍼는 실리콘 또는 게르마늄일 수 있다. 저온 결합된 인터페이스는 에미터 및 버퍼사이 또는 버퍼 및 베이스사이에 있을 수 있다. 소자의 또 다른 실시예는 반대로 도핑되고 횡 확장 제 1 및 제 2 부분사이에 횡으로뻗어 국부 영구적 진정 부분을 포함한다. 국부 영구적 진정 부분은 측면에 제한되고 측면에 이격된 다수의 영구적 진정 영역을 포함한다. 또 하나의 소자는 하나 또는 그 이상의 PN 접합을 포함한다.
본 발명은 전자 전력 스위칭 소자 분야에 널리 이용되고, 특히 모터 제어, 인버터, 라인 스위치, 펄스 회로, 및 다른 전력 스위칭 응용 등에 이용된다.

Claims (178)

  1. 횡 확장 반도체 베이스;
    상기 베이스에 인접하고 제 1 전도 타입 도펀트를 갖는 횡 확장 버퍼; 및 상기 버퍼에 인접하고 상기 베이스에 반대쪽이며 제 2 전도 타입 도펀트를 갖는 횡 확장 에미터; 상기 버퍼는 상대적으로 얇고 전류 이득에 대해서는 (-) 온도 계수 및 소자에 대한 순방향 전압에 대해서는 (+) 온도 계수를 제공하기 위해 인접한 에미터 부분에서 제 2 전도 타입의 도펀트 농도보다 훨씬 더 큰 제 1 전도 타입의 도펀트 농도를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 베이스는 상기 버퍼에서 제 1 전도 타입 도펀트의 농도보다 적은 농도에서 제 1 전도 타입 도펀트를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 버퍼는 약 10미크론 이하의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 버퍼는 약 200에서 500 나노미터의 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 버퍼의 도펀트 농도는 약 3×1018㎝-3보다 훨씬 더 큰 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 버퍼의 도펀트 농도는 약 1×1017㎝-3보다 훨씬 더 큰 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 베이스 및 상기 에미터중 적어도 하나가 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서, 상기 버퍼는 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서, 상기 버퍼는 게르마늄을 포함하는 것을 특징으로 하느 반도체 소자.
  10. 제 1 항에 있어서, 추가로 상기 에미터 및 상기 버퍼사이에 결합된 인터페이스를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서, 상기 결합된 인터페이스는 실질적으로 산화물이 결여 되어 있는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항에 있어서, 추가로 상기 버퍼 및 상기 베이스사이에 결합된 인터페이스를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서, 상기 결합된 인터페이스는 실질적으로 산화물이 결여된것을 특징으로 하는 반도체 소자.
  14. 제 1 항에 있어서. 상기 에미터는 상기 버퍼에 인접한 에피택셜 부분 및 상기 에피택셜 부분의 반대쪽에 있는 제 2 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 1 항에 있어서, 추가로 상기 베이스에 유입 또는 유출하는 전류 흐름을 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서, 전류 흐름을 제어하는 상기 수단이 적어도 하나의 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  17. 횡 확장 반도체 베이스;
    상기 베이스에 인접하고 제 1 전도 타입 도펀트를 갖는 횡 확장 버퍼; 및 상기 버퍼에 인접하고 상기 베이스의 반대쪽이며 제 2 전도 타입 도펀트를 갖는 횡 확장 에미터; 상기 버퍼는 상대적으로 얇고 인접한 에미터 부분에서 제 2 전도 타입의 도펀트 농도보다 훨씬 더 큰 제 1 전도 타입의 도펀트 농도를 갖고; 상기 베이스 및 버퍼사이 및 상기 버퍼 및 상기 에미터사이의 횡 확장 결합된 인터페이스, 상기 횡 확장 결합된 인터페이스는 실질적으로 산화물이 결여된 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서, 상기 베이스는 상기 버퍼에서 제 1 전도 타입 도펀트의 농도보다 적은 농도에서 제 1 전도 타입 도펀트를 갖는 것을 특징으로 하는 반도체 소자.
  19. 제 17 항에 있어서, 상기 버퍼의 도펀트 농도는 약 1×1017㎝-3보다 훨씬 더 큰 것을 특징으로 하는 반도체 소자.
  20. 제 17 항에 있어서, 상기 베이스 및 상기 버퍼중 적어도 하나는 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제 20 항에 있어서, 상기 버퍼는 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제 20 항에 있어서, 상기 버퍼는 게르마늄을 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제 17 항에 있어서, 추가로 상기 베이스로 유입 또는 유출하는 전류 흐름을 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서, 전류 흐름을 제어하는 상기 수단이 적어도 하나의 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  25. 실리콘을 포함하는 횡 확장 반도체 베이스; 게르마늄을 포함하고, 상기 베이스에 인접하여 위치하며, 제 1 전도 타입 도펀트를 갖는 횡 확장 버퍼; 및 상기 베이스 및 버퍼중 하나사이 및 상기 버퍼 및 상기 에미터사이의 횡 확장 결합된 인터페이스, 실질적으로 산화물이 결여된 상기 횡 확장 결합된 인터페이스; 전류 이득에 대해 (-) 온도 계수 및 소자에 대해 순방향 전압에 대해 (+) 온도 계수를 제공하기 위해 상대적으로 얇은 상기 버퍼를 포함하는 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서, 상기 베이스는 상기 버퍼에서 제 1 전도 타입 도펀트의 농도보다 적은 농도에서 제 1 전도 타입 도펀트를 갖는 것을 특징으로 하는 반도체 소자.
  27. 제 25 항에 있어서, 상기 버퍼는 약 10 미크론보다 작은 두께를 갖는 것을 특징으로 하는 반도체 소자.
  28. 제 25 항에 있어서, 상기 버퍼는 약 200에서 500 나노미터의 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자.
  29. 제 25 항에 있어서, 추가로 상기 버퍼 및 상기 베이스사이에 결합된 인터페이스를 포함하고 상기 결합된 인터페이스는 실질적으로 산화물이 결여된 것을 특징으로 하는 반도체 소자.
  30. 제 25 항에 있어서, 추가로 상기 베이스로 유입 또는 유출하는 전류 흐름을 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 소자.
  31. 제 30 항에 있어서, 전류 흐름을 제어하는 상기 수단이 적어도 하나의 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  32. 제 1 전도 타입 도펀트를 갖는 횡 확장 제 1 횡 확장 부분; 상기 제 1 부분상에 있고 제 2 전도 타입 도펀트를 갖는 횡 확장 제 2 부분; 및 상기 제 1 및 제 2 부분사이의 횡 확장 국부 영구적 진정 부분, 횡으로 제한되고 횡으로이격된 다수의 영구적 진정 영역을 포함하는 상기 국부 영구적 진정 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  33. 제 32 항에 있어서, 상기 국부 영구적 진정 부분 및 상기 제 1 부분은 그 사이에 결합된 인터페이스를 정의하는 것을 특징으로 하는 반도체.
  34. 제 33 항에 있어서, 상기 영구적 진정 영역은 선결된 거리만큼 결합된 인터페이스로 부터 수직으로 이격되는 것을 특징으로 하는 반도체 소자.
  35. 제 34 항에 있어서, 상기 선결된 거리는 약 10 미크론인 것을 특징으로 하는 반도체 소자.
  36. 제 33 항에 있어서, 상기 결합된 인터페이스는 실질적으로 산화물을 결여한 것을 특징으로 하는 반도체 소자.
  37. 제 32 항에 있어서, 상기 국부 영구적 진정 부분 및 상기 제 2 부분은 그 사이에 결합된 인터페이스를 정의하는 것을 특징으로 하는 반도체 소자.
  38. 제 37 항에 있어서, 상기 영구적 진정 영역은 선결된 거리차로 결합된 인터페이스로 부터 수직으로 이격된 것을 특징으로 하는 반도체 소자.
  39. 제 38 항에 있어서, 상기 선결된 거리는 약 10 미크론인 것을 특징으로 하는 반도체 소자.
  40. 제 37 항에 있어서, 상기 인터페이스는 실질적으로 산화물을 결여한 것을 특징으로 하는 반도체 소자.
  41. 제 32 항에 있어서, 각각의 상기 영구적 진정 영역은 결함 및 주입된 불순물중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  42. 제 32 항에 있어서, 각각의 상기 영구적 진정 영역은 약 2에서 20 미크론의 직경을 갖는 원형 영역을 포함하고, 인접한 원형 영역은 약 5에서 20 미크론으로 이격된 것을 특징으로 하는 반도체 소자.
  43. 제 32 항에 있어서, 각각의 상기 영구적 진정 영역은 약 2에서 20 미크론의 폭을 갖는 스트립 영역을 포함하고, 인접한 스트립 영역은 약 5에서 20 미크론으로 이격되는 것을 특징으로 하는 반도체 소자.
  44. 제 32 항에 있어서, 추가로 상기 베이스로 유입 또는 유출하는 전류 흐름을 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 소자.
  45. 제 44 항에 있어서, 전류 흐름을 제어하는 상기 수단이 적어도 하나의 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  46. 제 1 전도 타입 도펀트를 갖는 횡 확장 제 1 부분; 상기 제 1 부분상에 있고, 또한 제 1 전도 타입 도펀트를 갖는 횡 확장 제 2 부분; 제 1 및 제 2 부분사이의 인터페이스에 인접한 상기 제 1 부분에서 형성되고 적어도 하나의 PN 접합을 정의하는 제 2 전도 타입의 적어도 하나의 도핑된 영역; 및 PN 접합의 저항을 낮추기 위해 적어도 하나의 도핑된 영역 및 제 2 부분사이에 위치한 전도층을 포함하는 것을 특징으로 하는 반도체 소자.
  47. 제 46 항에 있어서, 상기 적어도 하나의 도핑된 영역은 소자가 수직 접합 전계-효과 트랜지스터가 되도록 한 쌍의 이격된 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  48. 제 46 항에 있어서, 상기 전도층은 소자가 프리앰블 베이스 트랜지스터가 되도록 그리드에서 배열되는 것을 특징으로 하는 반도체 소자.
  49. 제 46 항에 있어서, 상기 전도층은 금속 및 실리콘중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  50. 제 46 항에 있어서, 상기 제 1 및 제 2 부분중 적어도 하나가 실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  51. 제 46 항에 있어서, 추가로 상기 제 1 및 제 2 부분사이의 결합된 인터페이스를 포함하는 것을 특징으로 하는 반도체 소자.
  52. 제 51 항에 있어서, 상기 결합된 인터페이스는 실질적으로 산화물을 결여한 것을 특징으로 하는 반도체 소자.
  53. 제 46 항에 있어서, 추가로 상기 베이스로 유입 또는 유출하는 전류 흐름을 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 소자.
  54. 제 53 항에 있어서, 전류 흐름을 제어하는 상기 수단이 적어도 하나의 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  55. 제 1 전도 타입 도펀트를 갖는 횡 확장 제 1 부분; 상기 제 1 부분상에 있고, 또한 제 1 전도 타입 도펀트를 갖는 횡 확장 제 2 부분; 상기 제 2 부분상에 있고 제 2 전도 타입 도펀트를 갖는 횡 확장 제 3 부분; 상기 제 3 층의 도펀트 농도보다 훨씬 더 큰 도펀트 농도를 갖는 상기 제 1 및 제 2 부분중 하나; 및 상기 제 1 부분의 바깥쪽 표면상에 있는 제 1 액티브 소자 및 상기 제 3 부분의 바깥쪽 표면상에 있는 제 2 액티브 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  56. 제 55 항에 있어서, 추가로 상기 제 2 및 제 3 부분사이의 결합된 인터페이스를 포함하는 것을 특징으로 하는 반도체 소자.
  57. 제 56 항에 있어서, 상기 결합된 인터페이스는 실질적으로 산화물을 결여한 것을 특징으로 하는 반도체 소자.
  58. 제 55 항에 있어서, 상기 제 1 및 제 2 액티브 소자는 제 1 및 제 2 MOSFET 전류 제어 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  59. 적어도 하나의 기판의 적어도 하나의 표면을 처리하는 단계; 기판중 적어도 하나를 박막하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리되고 박막된 기판을 함께 결합하는 단계; 및 적어도 하나의 처리된 표면에 역효과를 내지 않기 위해서 함께 결합된 기판을 상대적으로 낮은 가열냉각 온도로 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법.
  60. 제 59 항에 있어서, 박막하는 단계는 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 표면 부분을 제거하는 것을 포함하는 것을 특징으로 하는 방법.
  61. 제 59 항에 있어서, 박막하는 단계는 약 200㎛이하의 두께로 박막하는 것을 포함하는 것을 특징으로 하는 방법.
  62. 제 59 항에 있어서, 추가로 박막된 표면을 선결된 표면 거침으로 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  63. 제 59 항에 있어서, 박막하기전 적어도 하나의 기판에 대해 게터링 층을 형성하는 단계를 포함하고, 박막하는 단계는 게터링 층을 제거하는 것을 포함하는 것을 특징으로 하는 방법.
  64. 제 63 항에 있어서, 게터링 층을 형성하는 단계는 인 확산, 아르곤 또는 탄소의 이온 주입, 및 폴리실리콘 증착중 적어도 하나를 수행하는 것을 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  65. 제 63 항에 있어서, 게터링 층을 형성하는 단계는 그 공정 처리 단계전에 같은 것을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  66. 제 59 항에 있어서, 추가로 결합전 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 표면에 주입된 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  67. 제 66 항에 있어서, 주입하는 단계는 영구적 진정 주입으로 주입하는 것을 특징으로 하는 방법.
  68. 제 67 항에 있어서, 주입하는 단계는 횡으로이격된 다수의 영구적 진정 주입 영역을 정의하기 위해 선결된 형태로 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  69. 제 67 항에 있어서, 영구적 진정 주입은 프로톤, 헬륨, 탄소, 산소, 아르곤, 실리콘, 플래티늄, 팔라듐, 금, 철, 및 니켈중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  70. 제 59 항에 있어서, 추가로 결합전 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 표면에 도핑된 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  71. 제 70 항에 있어서, 도핑된 층을 형성하는 단계는 도펀트를 표면에 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  72. 제 70 항에 있어서, 적어도 하나의 기판이 제 1 전도 타입 도펀트를 갖고, 도펀트를 주입하는 단계는 기판에서 제 1 도펀트의 농도보다 훨씬 더 큰 농도로 제 2 전도 타입의 도펀트를 도핑된 층에 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  73. 제 71 항에 있어서, 추가로 주입된 도펀트를 활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  74. 제 72 항에 있어서, 도핑된 층을 형성하는 단계는 에피택셜 도핑된 층을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  75. 제 59 항에 있어서, 추가로 결합전 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 표면에 에피택셜 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  76. 제 75 항에 있어서, 적어도 하나의 기판은 실리콘을 포함하고 에피택셜 층은 게르마늄을 포함하는 것을 특징으로 하는 방법.
  77. 제 59 항에 있어서, 공정 처리하는 단계는 제 1 전도 타입의 도핑된 기판에서 높게 도핑된 버퍼층을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  78. 제 59 항에 있어서, 공정 처리하는 단계는 제 1 전도 타입의 도핑된 기판에서 제 1 전도 타입의 높게 도핑된 버퍼층을 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  79. 제 59 항에 있어서, 결합하는 단계는 진공상태에서 수행되는 것을 특징으로 하는 방법.
  80. 제 59 항에 있어서, 추가로 박막하기전 박막될 기판중 적어도 하나를 핸들링 기판상에 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  81. 제 59 항에 있어서, 추가로 결합하기전 기판을 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  82. 제 81 항에 있어서, 배치하는 단계는: 각각의 기판에서 이미 정의된 상응하는 부분을 정의하고; 절단 에지를 정의하기 위해 이미 정의된 부분을 따라 기판을 절단하며; 그리고 절단 에지를 따라 기판을 배치하는 것을 포함하는 것을 특징으로 하는 방법.
  83. 제 81 항에 있어서, 추가로 각각의 기판상에 각각의 소자를 테스트하고, 반도체 소자의 양품율을 증가하기 위해 기판을 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  84. 제 59 항에 있어서, 공정 처리하는 단계는 알루미늄을 형성하는 것을 포함하고, 가열냉각 온도는 450℃이하인 것을 특징으로 하는 방법.
  85. .
  86. 제 85 항에 있어서, 추가로 알루미늄 및 기판사이의 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위내인 것을 특징으로 하는 방법.
  87. 제 59 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각 단계다음에 적어도 하나의 금속층을 형성하는 계를 포함하며; 및 가열냉각 온도는 약 800℃이하인 것을 특징으로 하는 방법
  88. 제 59 항에 있어서, 가열냉각 온도는 약 400보다 훨씬 더 큰 것을 특징으로 하는 방법.
  89. 제 59 항에 있어서, 가열냉각하는 단계는 선결된 시간동안 가열냉각하는 것을 포함하는 것을 특징으로 하는 방법.
  90. 제 59 항에 있어서, 기판은 실리콘을 포함하고; 추가로 결합 단계전에 실리콘 표면을 수소결합 정지하는 단계를 포함하는 것을 특징으로 하는 방법.
  91. 제 59 항에 있어서, 추가로 탄화수소 및 금속중 적어도 하나에 결합되기 위해 표면을 세정하는 단계를 포함하는 것을 특징으로 하는 방법.
  92. 제 59 항에 있어서, 공정 처리 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  93. 제 59 항에 있어서, 다수의 기판은 둘이고, 공정 처리 단계는 두 기판을 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  94. 제 59 항에 있어서, 결합하는 단계는 선결된 주위의 선결된 온도에서 그리고 선결된 압력으로 결합하는 것을 포함하는 것을 특징으로 하는 방법.
  95. 제 59 항에 있어서, 가열냉각하는 단계는 선결된 주위에서 선결된 압력으로 가열냉각하는 것을 포함하는 것을 특징으로 하는 방법.
  96. 기판중 적어도 하나에 대해 게터링 층을 형성하는 단계; 반도체 소자의 적어도 하나의 처리된 표면을 목적으로 기판중 적어도 하나를 박막하고, 적어도 하나의 처리된 표면에 역효과를 주지 않기 위해 상대적으로 낮은 가열냉각 온도에서 함께 결합된 기판을 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 소자로 부터 반도체 소자의 제조 방법.
  97. 제 96 항에 있어서, 게터링 층을 형성하는 단계는 인 확산, 아르곤, 실리콘, 산소, 또는 탄소의 이온 주입, 및 폴리실리콘 증착중 적어도 하나를 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  98. 제 97 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고, 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  99. 제 96 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고, 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  100. 제 96 항에 있어서, 공정 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고, 가열냉각 온도가 약 450℃이하인 것을 특징으로 하는 방법.
  101. 제 100 항에 있어서, 추가로 알루미늄 및 기판사이에 장벽 금속을 형성하는단계를 포함하고, 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  102. 제 96 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각 단계 다음에 적어도 하나의 금속층을 형성하는 단계를 포함하며; 그리고 가열냉각 온도는 약 800℃이하인 것을 특징으로 하는 방법.
  103. 제 96 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  104. 제 96 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 포함하는 방법.
  105. 제 96 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  106. 적어도 하나의 기판의 적어도 하나의 표면을 공정 처리하는 단계; 처리된 표면의 반대쪽에 있는 적어도 하나의 표면의 영역을 주입하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 기판을 함께 결합하는 단계; 및 적어도 하나의 처리된 표면 및 주입된 영역에 역효과를 내지 않도록 함께 결합된 기판을 상대적으로 낮은 가열냉각 온도에서 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법
  107. 제 106 항에 있어서, 결합 단계전에 기판중 적어도 하나를 박막하는 단계를 포함하는 것을 특징으로 하는 방법.
  108. 제 106 항에 있어서, 주입하는 단계는 영구적 진정 주입으로 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  109. 제 108 항에 있어서, 주입하는 단계는 횡으로이격된 다수의 영구적 진정 영역을 정의하기 위해 선결된 형태로 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  110. 제 109 항에 있어서, 영구적 진정 주입은 프로톤, 헬륨, 탄소, 산소, 아르곤, 실리콘, 플래티늄, 파라듐, 금, 철, 및 니켈중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  111. 제 106 항에 있어서, 주입하는 단계는 도펀트를 표면에 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  112. 제 111 항에 있어서, 적어도 하나의 기판은 제 1 전도 타입 도펀트를 갖고; 도펀트를 주입하는 단계는 기판에서 제 1 도펀트의 농도보다 훨씬 더 큰 농도로 제 2 전도 타입의 도펀트를 도핑된 층에 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  113. 제 106 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고, 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  114. 제 106 항에 있어서, 공정 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고; 가열냉각 온도는 약 450℃이하인 것을 특징으로 하는 방법.
  115. 제 114 항에 있어서, 추가로 알루미늄 및 기판사이의 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  116. 제 106 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각다음에 적어도 하나의 금속층을 약 800℃이하에서 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  117. 제 106 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  118. 제 106 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  119. 제 106 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  120. 기판중 적어도 하나의 적어도 하나의 표면을 공정 처리하는 단계; 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 표면상에 에피택셜 층을 형성하는 단계; 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 표면을 결합하는 단계; 및 적어도 하나의 처리된 표면에 역효과를 내지 않도록 함께 결합된 기판을 상대적으로 낮은 가열냉각 온도에서 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법.
  121. 제 119 항에 있어서, 결합 단계전에 기판중 적어도 하나를 박막하는 단계를 포함하는 것을 특징으로 하는 방법.
  122. 제 119 항에 있어서, 에피택셜 층을 형성하는 단계는 상대적으로 얇은 버퍼층을 정의하기 위해 에피택셜 도핑된 층을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  123. 제 121 항에 있어서, 도핑된 에피택셜 층을 형성하는 단계는 인접한 기판 부분보다 훨씬 더 큰 도펀트 농도를 갖기 위해 같은 것을 형성하는 것을 포함하는 방법.
  124. 제 120 항에 있어서, 적어도 하나의 기판은 실리콘을 포함하고 에피택셜 층은 게르마늄을 포함하는 것을 특징으로 하는 방법.
  125. 제 120 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고; 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  126. 제 120 항에 있어서, 공정 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고; 가열냉각 온도는 약 450℃이하인 것을 특징으로 하는 방법.
  127. 제 126 항에 있어서, 추가로 알루미늄 및 기판사이에 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  128. 제 120 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각다음에 적어도 하나의 금속층을 포함하는 단계를 포함하며; 및 가열 냉각 온도는 약 800℃이하인 것을 특징으로 하는 방법.
  129. 제 120 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  130. 제 120 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  131. 제 120 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  132. 적어도 하나의 기판의 적어도 하나의 표면을 공정 처리하는 단계; 횡으로이격된 다수의 영구적 진정 주입 영역을 정의하기 위해 선결된 형태로 처리된 표면의 반대쪽에 있는 적어도 하나의 기판의 영역을 주입하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 기판을 함께 결합하는 단계; 및 적어도 하나의 처리된 표면 및 주입된 영역에 역효과를 내지 않도록 상대적으로 낮은 가열냉각 온도에서 함께 결합된 기판을 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법.
  133. 제 132 항에 있어서, 결합 단계전에 기판중 적어도 하나를 박막하는 단계를 포함하는 것을 특징으로 하는 방법.
  134. 제 133 항에 있어서, 영구적 진정 주입은 프로톤, 헬륨, 탄소, 산소, 아르곤, 실리콘, 플래티늄, 금, 철, 및 니켈중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  135. 제 132 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고; 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  136. 제 132 항에 있어서, 공정 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고; 가열냉각 온도는 약 450℃이하인 것을 특징으로 하는 방법.
  137. 제 136 항에 있어서, 추가로 알루미늄 및 기판사이의 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  138. 제 132 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각다음에 적어도 하나의 금속층을 포함하는 단계를 포함하며; 및 가열 냉각 온도는 약 800℃이하인 것을 특징으로 하는 방법.
  139. 제 132 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  140. 제 132 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  141. 제 132 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  142. 적어도 하나의 기판의 적어도 하나의 표면을 공정 처리하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 기판을 함께 결합하는 단계; 및 적어도 하나의 처리된 표면 및 주입된 영역에 역효과를 내지 않도록 함께 결합된 기판을 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법.
  143. 제 142 항에 있어서, 공정 처리하는 단계는 금속층을 형성하는 것을 포함하고; 가열냉각 온도는 금속층의 특성에 관련된 온도이하인 것을 특징으로 하는 방법.
  144. 제 142 항에 있어서, 공정 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고; 가열냉각 온도는 약 450℃이하인 것을 특징으로 하는 방법.
  145. 제 144 항에 있어서, 추가로 알루미늄 및 기판사이의 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  146. 제 142 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 가열 냉각 온도는 약 900℃이하인 것을 특징으로 하는 방법.
  147. 제 146 항에 있어서, 추가로 가열냉각다음에 적어도 하나의 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  148. 제 142 항에 있어서, 공정 처리하는 단계는 적어도 도핑된 영역을 형성하는 것을 포함하고; 추가로 가열냉각다음에 적어도 하나의 금속층을 약 800℃이하에서 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  149. 제 148 항에 있어서, 추가로 가열냉각 단계다음에 적어도 하나의 금속층을 포함하는 단계를 특징으로 하는 방법.
  150. 제 142 항에 있어서, 추가로 가열냉각다음에 반소체 소자를 절단하는 단계를 포함하고; 가열냉각 온도는 절단을 허용하기 위해 선결된 표면 에너지를 제공하는데 충분한 것을 특징으로 하는 방법.
  151. 제 150 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 크고, 선결된 표면 에너지는 약 800erg/㎠보다 훨씬 큰 것을 특징으로 하는 방법.
  152. 제 142 항에 있어서, 가열냉각하는 단계는 선결된 시간동안 가열냉각하는 것을 포함하는 것을 특징으로 하는 방법.
  153. 제 142 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  154. 제 142 항에 있어서, 기판은 실리콘을 포함하고, 추가로 결합 단계전에 실리콘 표면을 수소결합 정지하는 단계를 포함하는 것을 특징으로 하는 방법.
  155. 제 142 항에 있어서, 추가로 탄화수소 및 금속중 적어도 하나에 결합될 표면을 세정하는 단계를 포함하는 것을 특징으로 하는 방법.
  156. 제 142 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  157. 제 142 항에 있어서, 다수의 기판은 두개이고, 공정 처리하는 단계는 두 기판을 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  158. 적어도 하나의 실리콘 기판의 적어도 하나의 표면을 공정 처리하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 실리콘 기판을 수소결합 정지된 표면으로 함께 결합하는 단계; 및 약 800℃이하의 가열냉각 온도에서 함께 결합된 실리콘 기판을 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 실리콘 반도체 기판으로 부터 반도체 소자의 제조 방법.
  159. 제 158 항에 있어서, 함께 결합될 실리콘 기판을 수소결합 정지하는 것을 특징으로 하는 방법.
  160. 제 158 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  161. 제 158 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 실리콘 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  162. 제 158 항에 있어서, 추가로 탄화수소 및 금속중 적어도 하나에 결합될 표면을 세정하는 단계를 포함하는 것을 특징으로 하는 방법.
  163. 제 158 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  164. 제 158 항에 있어서, 다수의 기판은 두개이고, 공정 처리하는 단계는 두 기판을 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  165. 적어도 하나의 실리콘 기판의 적어도 하나의 표면을 공정 처리하는 단계; 탄화수소 및 금속중 적어도 하나에 결합될 표면을 세정하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리되고 세정된 실리콘 기판을 함께 결합하는 단계; 및 약 800℃이하의 상대적으로 낮은 가열냉각 온도에서 함께 결합된 기판을 가열냉각하는 단계를 포함하는 것을 특징으로 하는 다수의 실리콘 반도체 기판으로 부터 반도체 소자의 제조 방법.
  166. 제 165 항에 있어서, 가열냉각 온도는 약 400℃보다 훨씬 더 큰 것을 특징으로 하는 방법.
  167. 제 165 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 실리콘 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  168. 제 165 항에 있어서, 공정 처리하는 단계는 적어도 하나의 MOSFET 제어 소자를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  169. 제 165 항에 있어서, 다수의 기판은 두개이고, 공정 처리하는 단계는 두 기판을 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  170. 금속층을 형성하기 위해 적어도 하나의 기판의 적어도 하나의 표면을 공정 처리하는 단계; 적어도 하나의 처리된 표면이 반도체 소자의 바깥쪽 표면을 정의하기 위해 처리된 기판을 함께 결합하는 단계; 및 금속층의 특성에 관련된 온도이하의 상대적으로 낮은 가열냉각 온도에서 함께 결합된 기판을 가열냉각 하는 단계를 포함하는 것을 특징으로 하는 다수의 반도체 기판으로 부터 반도체 소자의 제조 방법.
  171. 제 170 항에 있어서, 가열냉각 온도는 녹는 온도 및 기판을 갖는 금속의 반응 온도중 적어도 하나에 관련된 것을 특징으로 하는 방법.
  172. 제 170 항에 있어서, 가공 처리하는 단계는 알루미늄 층을 형성하는 것을 포함하고; 가열냉각 온도는 약 450℃이하인 것을 특징으로 하는 방법.
  173. 제 172 항에 있어서, 추가로 알루미늄 및 기판사이에 장벽 금속을 형성하는 단계를 포함하고; 가열냉각 온도는 약 450에서 550℃의 범위인 것을 특징으로 하는 방법.
  174. 제 170 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  175. 제 170 항에 있어서, 공정 처리하는 단계는 모든 액티브 소자 및 상호접속을 형성하기 위해 적어도 하나의 기판을 완벽하게 공정 처리하는 것을 포함하는 것을 특징으로 하는 방법.
  176. 제 170 항에 있어서, 기판은 실리콘을 포함하고; 추가로 결합 단계전에 실리콘 표면을 수소결합 정지하는 단계를 포함하는 것을 특징으로 하는 방법.
  177. 제 170 항에 있어서, 공정 처리 단계는 적어도 하나의 MOSFET 제어 소자를 포함하는 것을 특징으로 하는 방법.
  178. 제 170 항에 있어서, 다수의 기판은 두개이고; 공정 처리 단계는 두 기판을 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
WO2002015277A2 (en) * 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
WO2007096996A1 (ja) 2006-02-24 2007-08-30 Mitsubishi Denki Kabushiki Kaisha 半導体装置及びその製造方法
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
JP5446158B2 (ja) * 2008-07-29 2014-03-19 三菱電機株式会社 半導体装置及びその製造方法
DE102008044884A1 (de) * 2008-08-29 2010-03-04 Albert-Ludwigs-Universität Freiburg Verfahren zur Bestimmung der Rekombinationseigenschaften an einem Messteilbereich einer Messseite einer Halbleiterstruktur
US8629509B2 (en) * 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9171977B2 (en) * 2011-06-17 2015-10-27 Cree, Inc. Optically assist-triggered wide bandgap thyristors having positive temperature coefficients
WO2014024611A1 (ja) * 2012-08-09 2014-02-13 富士電機株式会社 半導体装置の製造方法
CN104685613B (zh) 2012-10-02 2017-08-04 三菱电机株式会社 半导体装置、半导体装置的制造方法
WO2014181450A1 (ja) 2013-05-10 2014-11-13 株式会社 日立製作所 絶縁ゲート型半導体素子の制御装置およびそれを用いた電力変換装置
KR101512179B1 (ko) * 2013-08-30 2015-04-16 메이플세미컨덕터(주) 선택적 라이프 타임 컨트롤러가 구비된 mosfet의 제조방법
JP6519649B2 (ja) * 2015-03-13 2019-05-29 三菱電機株式会社 半導体装置及びその製造方法
JP6766522B2 (ja) * 2016-08-23 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6311770B2 (ja) * 2016-10-25 2018-04-18 三菱電機株式会社 半導体装置の製造方法
JP6673183B2 (ja) * 2016-12-21 2020-03-25 株式会社Sumco ｐｎ接合シリコンウェーハの製造方法
JP7002431B2 (ja) * 2018-10-09 2022-01-20 三菱電機株式会社 半導体装置
JP7246983B2 (ja) * 2019-03-20 2023-03-28 株式会社東芝 半導体装置
CN114498281B (zh) * 2022-02-14 2023-07-28 中国科学院半导体研究所 采用p型衬底的半导体激光器及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1046196B (de) * 1954-11-27 1958-12-11 Siemens Ag Verfahren zur Herstellung eines Halbleiters fuer Flaechengleichrichter, -transistoren od. dgl. mit mehreren Bereichen verschiedener Leitfaehigkeit
JPS61191071A (ja) * 1985-02-20 1986-08-25 Toshiba Corp 伝導度変調型半導体装置及びその製造方法
JPS6262558A (ja) * 1985-09-13 1987-03-19 Toshiba Corp 電界効果型半導体スイツチング素子の製造方法
JP2633536B2 (ja) * 1986-11-05 1997-07-23 株式会社東芝 接合型半導体基板の製造方法
JPS63254762A (ja) * 1987-04-13 1988-10-21 Nissan Motor Co Ltd Ｃｍｏｓ半導体装置
US5541122A (en) * 1995-04-03 1996-07-30 Motorola Inc. Method of fabricating an insulated-gate bipolar transistor

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Publication number Publication date
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