JPH07109873B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07109873B2 JPH07109873B2 JP63167601A JP16760188A JPH07109873B2 JP H07109873 B2 JPH07109873 B2 JP H07109873B2 JP 63167601 A JP63167601 A JP 63167601A JP 16760188 A JP16760188 A JP 16760188A JP H07109873 B2 JPH07109873 B2 JP H07109873B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- wiring
- type
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に関するものであり、特にダイ
ナミックRAMに使用されるものである。
ナミックRAMに使用されるものである。
（従来の技術） この種の従来の半導体記憶装置を第４図に示す。同図
（ａ）はパターン平面図、同図（ｂ）は同図（ａ）のＡ
−Ａ線に沿う断面図であり、１はＰ型半導体基板、２は
フィールド絶縁膜、３はチャンネルストップ不純物層、
4,10,11はｎ型の不純物層、５はキャパシター絶縁膜、
６はキャパシター電極、７は層間絶縁膜、８はゲート絶
縁膜、９はワード線、12は層間膜、13はデーター線であ
る。
（ａ）はパターン平面図、同図（ｂ）は同図（ａ）のＡ
−Ａ線に沿う断面図であり、１はＰ型半導体基板、２は
フィールド絶縁膜、３はチャンネルストップ不純物層、
4,10,11はｎ型の不純物層、５はキャパシター絶縁膜、
６はキャパシター電極、７は層間絶縁膜、８はゲート絶
縁膜、９はワード線、12は層間膜、13はデーター線であ
る。
第４図においてデータ線13に与えられた電位は、ワード
線９をゲート電極とする転送トランジスターのドレイン
11に与えられる。ワード線９の電位を上げると、ゲート
絶縁膜８の直下の基板が反転することにより転送トラン
ジスターのソース10にデータが伝達される。ソース10は
蓄積ノード４につながっており、キャパシター絶縁膜５
を介して対向したキャパシター電極６との間に形成され
たMIS容量素子に電荷が蓄積される。
線９をゲート電極とする転送トランジスターのドレイン
11に与えられる。ワード線９の電位を上げると、ゲート
絶縁膜８の直下の基板が反転することにより転送トラン
ジスターのソース10にデータが伝達される。ソース10は
蓄積ノード４につながっており、キャパシター絶縁膜５
を介して対向したキャパシター電極６との間に形成され
たMIS容量素子に電荷が蓄積される。
（発明が解決しようとする課題） 上記従来技術の半導体記憶装置においては、各メモリー
セルは半導体基板１の主表面上に２次元的に配置されて
いる。第４図（ｂ）に見るように半導体基板１にトレン
チを埋り、３次元構造を利用しようともしているが、セ
ルが２次元的に配置されているかぎり、与えられた大き
さのチップ上にのせられるセル数は限られている。
セルは半導体基板１の主表面上に２次元的に配置されて
いる。第４図（ｂ）に見るように半導体基板１にトレン
チを埋り、３次元構造を利用しようともしているが、セ
ルが２次元的に配置されているかぎり、与えられた大き
さのチップ上にのせられるセル数は限られている。
本発明は上記実情にかんがみてなされたものであり、メ
モリセルアレイを３次元的に配列することにより、より
高集積度の半導体記憶装置を提供しようとするものであ
る。
モリセルアレイを３次元的に配列することにより、より
高集積度の半導体記憶装置を提供しようとするものであ
る。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、間隔的に集積された複数の導電性の面状体
と、この面状体を慣通する複数の導電性の配線と、前記
導電性の面状体と前記配線との交点付近に形成されたス
イッチング素子と容量素子よりなることを特徴とする。
また本発明は前記スイッチング素子が、前記配線または
面状体をゲート電極とし、かつソース、ドレイン、チャ
ンネル領域を前記面状体間に積層形成したMISFETよりな
り、前記容量素子が、前記面状体間に積層形成した導電
体、絶縁体よりなることを特徴とする。
と、この面状体を慣通する複数の導電性の配線と、前記
導電性の面状体と前記配線との交点付近に形成されたス
イッチング素子と容量素子よりなることを特徴とする。
また本発明は前記スイッチング素子が、前記配線または
面状体をゲート電極とし、かつソース、ドレイン、チャ
ンネル領域を前記面状体間に積層形成したMISFETよりな
り、前記容量素子が、前記面状体間に積層形成した導電
体、絶縁体よりなることを特徴とする。
即ち本発明は、互いに平行的な配置された複数の面状体
と、それらの直交する複数の配線の交点に１ビット分の
セルが構成されるように、３次元的にメモリーセルを配
置する。これによりメモリーセルの高集積化を図るもの
である。
と、それらの直交する複数の配線の交点に１ビット分の
セルが構成されるように、３次元的にメモリーセルを配
置する。これによりメモリーセルの高集積化を図るもの
である。
（実施例） 以下図面を参照して本発明の一実施例を説明する。同実
施例の半導体記憶装置の概念図を第１図に示す。この図
に示される如く、間隔的に積層された２枚の導電性の平
面つまり面状体3.1と3.2およびこれらを慣通する例えば
４本の配線3.3〜3.6がある。これらの交点は８個できる
が、各々メモリーセル3.7〜3.14が形成されている。一
般にｍ枚の平面にｎ本の配線があったとすると、ｍ×ｎ
個のセルが出来、３次元的にセルを配置することが出来
る。個々のメモリーセルはSRAM,PROM,DRAMの従来から知
られているどのセルタイプをもってきてもよいが、ここ
ではDRAMの場合を考える。DRAMセルは通常スイッチング
素子とそれに連なる容量素子からなる。通常スイッチン
グ素子はMISFET（絶縁ゲート型FET）である。また一例
として前記の導電性の面状体3.1,3.2がデータ入出力に
使用され（データ面）、配線3.3〜3.6がワード線とな
る。
施例の半導体記憶装置の概念図を第１図に示す。この図
に示される如く、間隔的に積層された２枚の導電性の平
面つまり面状体3.1と3.2およびこれらを慣通する例えば
４本の配線3.3〜3.6がある。これらの交点は８個できる
が、各々メモリーセル3.7〜3.14が形成されている。一
般にｍ枚の平面にｎ本の配線があったとすると、ｍ×ｎ
個のセルが出来、３次元的にセルを配置することが出来
る。個々のメモリーセルはSRAM,PROM,DRAMの従来から知
られているどのセルタイプをもってきてもよいが、ここ
ではDRAMの場合を考える。DRAMセルは通常スイッチング
素子とそれに連なる容量素子からなる。通常スイッチン
グ素子はMISFET（絶縁ゲート型FET）である。また一例
として前記の導電性の面状体3.1,3.2がデータ入出力に
使用され（データ面）、配線3.3〜3.6がワード線とな
る。
具体的なセル構造の一例を第２図に示す。第２図（ａ）
はセルアレイ部の断面図で、第２図（ｂ）のＢ−Ｂ線に
沿う部分、第２図（ｂ）はパターン平面図である。4.1
は導電性の面状体で、例えばn+型Si層である。これがMI
SFETのドレインとなる。4.2はＰ型Si層である。4.3は面
状体4.1に直交する配線であり、少なくとも層4.1,4.2,
4.5,4.6などとは絶縁膜4.4で分離されている。4.5は例
えばn+型Si層であり、配線4.3のまわりに１個ずつ分離
して存在している。層4.5のまわりには薄い絶縁間4.7が
形成されており、隣接する層4.5の間には厚い絶縁膜4.8
があるのが望ましい。これらの絶縁膜の上に導電層4.6
がある。これら層4.1〜4.6の積層構造が少なくとも２組
（２層）以上絶縁膜4.9に分離されて存在しており、配
線4.3はこれの積層構造を慣いて配線されている。
はセルアレイ部の断面図で、第２図（ｂ）のＢ−Ｂ線に
沿う部分、第２図（ｂ）はパターン平面図である。4.1
は導電性の面状体で、例えばn+型Si層である。これがMI
SFETのドレインとなる。4.2はＰ型Si層である。4.3は面
状体4.1に直交する配線であり、少なくとも層4.1,4.2,
4.5,4.6などとは絶縁膜4.4で分離されている。4.5は例
えばn+型Si層であり、配線4.3のまわりに１個ずつ分離
して存在している。層4.5のまわりには薄い絶縁間4.7が
形成されており、隣接する層4.5の間には厚い絶縁膜4.8
があるのが望ましい。これらの絶縁膜の上に導電層4.6
がある。これら層4.1〜4.6の積層構造が少なくとも２組
（２層）以上絶縁膜4.9に分離されて存在しており、配
線4.3はこれの積層構造を慣いて配線されている。
次に動作について説明する。面状のn+型Si層4.1は、い
わばデータ面で、従来技術の第４図（ａ）、（ｂ）のデ
ータ線13と同じで、データ入出力のための配線である。
ここに与えられた電位は、配線層4.3を高電位にするこ
とによってＰ型Si層4.2の、ゲート絶縁膜4.4に接した部
分の導電型が反転することにより、電荷蓄積領域4.5に
伝達され、キャパシター絶縁膜4.7を介して対向したキ
ャパシター電極4.6との間のキャパシターに電荷が蓄え
られる。次いで配線4.3の電位を下げれば、n+型Si層4.5
のドレインはデータ面4.1と電気的に分離される。
わばデータ面で、従来技術の第４図（ａ）、（ｂ）のデ
ータ線13と同じで、データ入出力のための配線である。
ここに与えられた電位は、配線層4.3を高電位にするこ
とによってＰ型Si層4.2の、ゲート絶縁膜4.4に接した部
分の導電型が反転することにより、電荷蓄積領域4.5に
伝達され、キャパシター絶縁膜4.7を介して対向したキ
ャパシター電極4.6との間のキャパシターに電荷が蓄え
られる。次いで配線4.3の電位を下げれば、n+型Si層4.5
のドレインはデータ面4.1と電気的に分離される。
次に第２図の製造方法の一例について説明する。絶縁膜
4.9上にn+型Si層4.1,P型Si層4.2,n+型Si層4.5を積層す
る。これは気相エピタキシャル成長装置を使えばドーピ
ングガスを切り換えることにより、連続的に容易に行な
うことができる。次にn+型Si層4.5を各セル5.0の部分だ
け残してエッチング除去する。各層4.5と4.5の間に選択
酸化等により厚い酸化膜4.8を形成しておくのが素子分
離上望ましい。次に4.5上に薄いキャパシター用絶縁膜
4.7を形成する。次にキャパシター電極材料4.6を堆積す
る。この後また絶縁膜4.9を形成し、同様の方法で２層
目,3層目の活性領域を形成することが可能である。これ
らの工程の後、各セルの中央をそれぞれ慣通する穴を開
口し、ゲート絶縁膜4.4を形成し、配線材料4.3を例えば
LP（減圧）CVD法で埋め込み形成すれば、セルアレイが
完成する。なお下側の絶縁膜4.9は例えばSi基板上に形
成される。
4.9上にn+型Si層4.1,P型Si層4.2,n+型Si層4.5を積層す
る。これは気相エピタキシャル成長装置を使えばドーピ
ングガスを切り換えることにより、連続的に容易に行な
うことができる。次にn+型Si層4.5を各セル5.0の部分だ
け残してエッチング除去する。各層4.5と4.5の間に選択
酸化等により厚い酸化膜4.8を形成しておくのが素子分
離上望ましい。次に4.5上に薄いキャパシター用絶縁膜
4.7を形成する。次にキャパシター電極材料4.6を堆積す
る。この後また絶縁膜4.9を形成し、同様の方法で２層
目,3層目の活性領域を形成することが可能である。これ
らの工程の後、各セルの中央をそれぞれ慣通する穴を開
口し、ゲート絶縁膜4.4を形成し、配線材料4.3を例えば
LP（減圧）CVD法で埋め込み形成すれば、セルアレイが
完成する。なお下側の絶縁膜4.9は例えばSi基板上に形
成される。
具体的なセル構造の他の実施例を第３図を用いて説明す
る。第３図（ａ）はセルアレイ部の断面図で、同図
（ｂ）のＣ−Ｃ線に沿う部分を示し、同図（ｂ）は同パ
ターン平面図である。5.1は導電性の平面つまり面状体
で、例えばn+型Si層である。5.2は薄い絶縁膜である。
5.3はＰ型Si型層、5.4はn+型Si層、5.5はn+型Si層であ
る。この層5.5のまわりにはキャパシター絶縁膜となる
薄い絶縁膜5.6があり、さらにキャパシター電極となる
導電層5.7で被覆されている。さらに層5.4の中央を配線
5.8が慣通しており、層5.4と配線5.8は電気的につなが
っている。
る。第３図（ａ）はセルアレイ部の断面図で、同図
（ｂ）のＣ−Ｃ線に沿う部分を示し、同図（ｂ）は同パ
ターン平面図である。5.1は導電性の平面つまり面状体
で、例えばn+型Si層である。5.2は薄い絶縁膜である。
5.3はＰ型Si型層、5.4はn+型Si層、5.5はn+型Si層であ
る。この層5.5のまわりにはキャパシター絶縁膜となる
薄い絶縁膜5.6があり、さらにキャパシター電極となる
導電層5.7で被覆されている。さらに層5.4の中央を配線
5.8が慣通しており、層5.4と配線5.8は電気的につなが
っている。
次に動作について説明する。配線5.8はデータ線で、面
状体5.1はいわばワード面で、従来技術の第４図のワー
ド線９と同じである。配線5.8に与えられた電位は層5.4
に伝わるが、ワード面5.1の電位を上げることにより、
Ｐ型Si層5.3の、絶縁膜5.2に接した面の導電型が反転す
ることにより配線5.8のデータが電極5.5に伝達される。
電極5.5とキャパシター絶縁膜5.6をはさんで対向したキ
ャパシター電極5.7の間のMISキャパシターに電荷が蓄え
られることにより、データが記憶される。
状体5.1はいわばワード面で、従来技術の第４図のワー
ド線９と同じである。配線5.8に与えられた電位は層5.4
に伝わるが、ワード面5.1の電位を上げることにより、
Ｐ型Si層5.3の、絶縁膜5.2に接した面の導電型が反転す
ることにより配線5.8のデータが電極5.5に伝達される。
電極5.5とキャパシター絶縁膜5.6をはさんで対向したキ
ャパシター電極5.7の間のMISキャパシターに電荷が蓄え
られることにより、データが記憶される。
次に第３図の製造方法を説明する。絶縁膜5.9上に、例
えばn+型Si層5.1を堆積し、セル部の中央をエッチング
した後ゲート絶縁膜5.2を設け、Ｐ型Si層5.3を堆積し、
セル部中央と周辺をｎ型に例えばイオン注入で形成し、
電極5.4と5.5とする。電極5.5の部分は各セルごとにス
リット状に切断する。次にキャパシター絶縁膜5.6を形
成し、キャパシター電極5.7を形成する。次に全面に絶
縁膜5.9を堆積する。同様に層5.1から5.7までの構造を
絶縁膜5.9を介して所望の枚数積層形成した上で、セル
中央部を慣通する穴を開け、配線5.8を例えばLPCVD法で
埋め込み形成する。
えばn+型Si層5.1を堆積し、セル部の中央をエッチング
した後ゲート絶縁膜5.2を設け、Ｐ型Si層5.3を堆積し、
セル部中央と周辺をｎ型に例えばイオン注入で形成し、
電極5.4と5.5とする。電極5.5の部分は各セルごとにス
リット状に切断する。次にキャパシター絶縁膜5.6を形
成し、キャパシター電極5.7を形成する。次に全面に絶
縁膜5.9を堆積する。同様に層5.1から5.7までの構造を
絶縁膜5.9を介して所望の枚数積層形成した上で、セル
中央部を慣通する穴を開け、配線5.8を例えばLPCVD法で
埋め込み形成する。
上記した如き実施例によれば次のような利点が得られ
る。即ちデータ面とワード線、またはワード面とデータ
線の交互に１ビット分のセルが作られ、セルアレイは３
次元的に配置される。たとえばデータ面（またはワード
面）をピッチ10μｍで100層形成し、ワード線（または
データ線）をピッチ２μｍで、横に2000本、縦に5000本
（計10000000）形成すると、横4mm,縦10mm,厚さ1mmの体
積に１ギガビット分のセルアレイを形成できる。厚さ1m
mのチップの約半分がメモリーセルアレイによって占め
られているとして、横5.3mm,縦15mmのチップサイズで、
現在量産されている１メガDRAMの1000倍もの記憶容量の
DRAMが作られる。これにより、本発明がいかに高集積化
に有利かがわかる。また別の利点は配線の低抵抗化が可
能なことである。データ面（またはワード面）において
は細い配線ではなく広い面からなっているので、抵抗値
はその材料のシート抵抗程度である。一方ワード線（ま
たはデータ線）は細い配線であるが、チップの厚さ方向
に慣通すればよいので、たかだか1mmと短くできるの
で、やはり低抵抗化は可能である。
る。即ちデータ面とワード線、またはワード面とデータ
線の交互に１ビット分のセルが作られ、セルアレイは３
次元的に配置される。たとえばデータ面（またはワード
面）をピッチ10μｍで100層形成し、ワード線（または
データ線）をピッチ２μｍで、横に2000本、縦に5000本
（計10000000）形成すると、横4mm,縦10mm,厚さ1mmの体
積に１ギガビット分のセルアレイを形成できる。厚さ1m
mのチップの約半分がメモリーセルアレイによって占め
られているとして、横5.3mm,縦15mmのチップサイズで、
現在量産されている１メガDRAMの1000倍もの記憶容量の
DRAMが作られる。これにより、本発明がいかに高集積化
に有利かがわかる。また別の利点は配線の低抵抗化が可
能なことである。データ面（またはワード面）において
は細い配線ではなく広い面からなっているので、抵抗値
はその材料のシート抵抗程度である。一方ワード線（ま
たはデータ線）は細い配線であるが、チップの厚さ方向
に慣通すればよいので、たかだか1mmと短くできるの
で、やはり低抵抗化は可能である。
［発明の効果］ 以上説明した如く本発明によれば、高集積度で、配線の
低抵抗化が可能な半導体記憶装置が提供できるものであ
る。
低抵抗化が可能な半導体記憶装置が提供できるものであ
る。
第１図は本発明の実施例の概念的構成図、第２図（ａ）
は同構成の具体例を示す断面図、同図（ｂ）は同パター
ン平面図、第３図（ａ）は同構成の別の具体例を示す断
面図、同図（ｂ）は同パターン平面図、第４図（ａ）は
従来装置のパターン平面図、同図（ｂ）は同断面図であ
る。 3.1,3.2……導電性の面状体、3.3,3.4,3.5,3.6……配
線、3.7,3.8,3.9,3.10,3.11,3.12,3.13,3.14……セル、
4.1……データ面、4.2……Ｐ型Si、4.3……ワード線、
4.4……ゲート絶縁膜、4.5……蓄積電極、4.6……キャ
パシター電極、4.7……キャパシター絶縁膜、4.8……素
子分離絶縁膜、4.9……絶縁膜、5.0……セル、5.1……
ワード面、5.2……ゲート絶縁膜、5.3……Ｐ型Si、5.4
……n+型Si、5.5……蓄積電極、5.6……キャパシター絶
縁膜、5.7……キャパシター電極、5.8……データ線、5.
9……絶縁膜。
は同構成の具体例を示す断面図、同図（ｂ）は同パター
ン平面図、第３図（ａ）は同構成の別の具体例を示す断
面図、同図（ｂ）は同パターン平面図、第４図（ａ）は
従来装置のパターン平面図、同図（ｂ）は同断面図であ
る。 3.1,3.2……導電性の面状体、3.3,3.4,3.5,3.6……配
線、3.7,3.8,3.9,3.10,3.11,3.12,3.13,3.14……セル、
4.1……データ面、4.2……Ｐ型Si、4.3……ワード線、
4.4……ゲート絶縁膜、4.5……蓄積電極、4.6……キャ
パシター電極、4.7……キャパシター絶縁膜、4.8……素
子分離絶縁膜、4.9……絶縁膜、5.0……セル、5.1……
ワード面、5.2……ゲート絶縁膜、5.3……Ｐ型Si、5.4
……n+型Si、5.5……蓄積電極、5.6……キャパシター絶
縁膜、5.7……キャパシター電極、5.8……データ線、5.
9……絶縁膜。
Claims (3)
- 【請求項１】間隔的に積層された複数の導電性の面状体
と、この面状体を貫通する複数の導電性の配線と、前記
面状体と前記配線との交点付近に形成されたMISFETおよ
び容量素子とを有し、 前記MISFETのゲート電極は、前記配線または前記面状体
により構成され、かつ、前記MISFETのソース、ドレイン
およびチャンネル領域並びに前記容量素子は、前記面状
体間の積層により構成されている ことを特徴とする半導体記憶装置。 - 【請求項２】前記面状体は、前記MISFETのドレインに接
続され、前記配線は、前記MISFETのゲート電極に接続さ
れていることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】前記面状体は、前記MISFETのゲート電極に
接続され、前記配線は、前記MISFETのドレインに接続さ
れていることを特徴とする請求項１に記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167601A JPH07109873B2 (ja) | 1988-07-05 | 1988-07-05 | 半導体記憶装置 |
| US07/626,404 US5091762A (en) | 1988-07-05 | 1990-12-14 | Semiconductor memory device with a 3-dimensional structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63167601A JPH07109873B2 (ja) | 1988-07-05 | 1988-07-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216766A JPH0216766A (ja) | 1990-01-19 |
| JPH07109873B2 true JPH07109873B2 (ja) | 1995-11-22 |
Family
ID=15852794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63167601A Expired - Lifetime JPH07109873B2 (ja) | 1988-07-05 | 1988-07-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5091762A (ja) |
| JP (1) | JPH07109873B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066613A (en) * | 1989-07-13 | 1991-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making semiconductor-on-insulator device interconnects |
| US5202754A (en) * | 1991-09-13 | 1993-04-13 | International Business Machines Corporation | Three-dimensional multichip packages and methods of fabrication |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| US5926419A (en) * | 1995-06-07 | 1999-07-20 | Powersmart, Inc. | Silicon layer arrangement for last mask programmability |
| JP3281234B2 (ja) * | 1995-11-08 | 2002-05-13 | 富士通株式会社 | 半導体集積回路装置及びその製造方法 |
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