JPS6098655A - 半導体装置 - Google Patents
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体４＋！２置の構造に係る。
通常の半導体装置はトランジスタ等の機能素子およびこ
れらの機能素子を結合するだめの導ｋＩＥ 線が平面的
に集積されている、この平面的な広がりをＪ、′Ｉつ半
２り体装飴°を１．（シ数個屯ね合せることによシ、立
１４．的な広が、りを悄つ半導体装置へ拡張すれば、実
装密度が向上するばかりでなく、機能の拡大。
れらの機能素子を結合するだめの導ｋＩＥ 線が平面的
に集積されている、この平面的な広がりをＪ、′Ｉつ半
２り体装飴°を１．（シ数個屯ね合せることによシ、立
１４．的な広が、りを悄つ半導体装置へ拡張すれば、実
装密度が向上するばかりでなく、機能の拡大。
信号処理速度の向上等、優れた効果が発御される。
本発明は機能素子、これらを接続するための導電性水平
配線および該半導体装置が複数層１７７層される場合に
なる層の半導体装置に集積化された機能素子を有機的に
接続するための７ＪＩＩ篭性垂直配線、を有する半導体
装置の構造に関する。
配線および該半導体装置が複数層１７７層される場合に
なる層の半導体装置に集積化された機能素子を有機的に
接続するための７ＪＩＩ篭性垂直配線、を有する半導体
装置の構造に関する。
本発明によれば、半導体基板上に第１の絶縁層が形成さ
れ、この絶縁層上にトランジスタ等の機能素子が形成さ
れ、この機能素子以外の領域に半導体基板まで到達しし
かも基板との間に絶縁層が設けられた第１の垂直配線が
複数個形成され、このうちの所望の垂面配線と機能素子
とを接続する水平配線汐二形成され、前記機能素子、水
平配線。
れ、この絶縁層上にトランジスタ等の機能素子が形成さ
れ、この機能素子以外の領域に半導体基板まで到達しし
かも基板との間に絶縁層が設けられた第１の垂直配線が
複数個形成され、このうちの所望の垂面配線と機能素子
とを接続する水平配線汐二形成され、前記機能素子、水
平配線。
この水平配線と接続されない垂直前ｍをおおう絶縁ＲＡ
が形成され、前記水平配線上の絶縁層の一部及び前ｄ己
水モ配線と接続されない垂直配線上の絶縁層が開孔され
、この開孔に絶縁層の表面より高いバンプ部分が設けら
れた第２の垂直配線が形成されていることを特徴とする
半導体装置が得られる。
が形成され、前記水平配線上の絶縁層の一部及び前ｄ己
水モ配線と接続されない垂直配線上の絶縁層が開孔され
、この開孔に絶縁層の表面より高いバンプ部分が設けら
れた第２の垂直配線が形成されていることを特徴とする
半導体装置が得られる。
更に本発明によれば半導体基板上にｇｌの絶縁層が形成
され、この絶縁層上にトランジスタ等の機能素子が形成
され、この機能素子以外の領域に半導体基板まで到達し
しかも基板との間に絶縁層が設けられた第１の垂直配線
が複数個形Ｊ戎きれ、このうちのＨ１望の垂面配勝と機
能素子とを接続する水平配線が形成され、１ｔｉｌ記機
能素子、水平配線。
され、この絶縁層上にトランジスタ等の機能素子が形成
され、この機能素子以外の領域に半導体基板まで到達し
しかも基板との間に絶縁層が設けられた第１の垂直配線
が複数個形Ｊ戎きれ、このうちのＨ１望の垂面配勝と機
能素子とを接続する水平配線が形成され、１ｔｉｌ記機
能素子、水平配線。
この水平配線と接続されない垂面配線をおおう絶縁層が
形成され、ＭｉＪ記水平配線上の絶ｆｉ層の一部及び前
記水平配線と接続されない垂面配線上の絶縁層が開孔さ
れ、との開孔に絶縁層の表面よシ晶いバンプ部分が設け
られた第２の垂１な配線が形成されている半導体装置と
この半導体装置と同じ構造の垂直配線を備えた半導体装
置とが前記バング部分と前記第１の垂直配線との間で電
気的にｆＡ続されて積層されていることを特徴とする半
導体装置が得られる。
形成され、ＭｉＪ記水平配線上の絶ｆｉ層の一部及び前
記水平配線と接続されない垂面配線上の絶縁層が開孔さ
れ、との開孔に絶縁層の表面よシ晶いバンプ部分が設け
られた第２の垂１な配線が形成されている半導体装置と
この半導体装置と同じ構造の垂直配線を備えた半導体装
置とが前記バング部分と前記第１の垂直配線との間で電
気的にｆＡ続されて積層されていることを特徴とする半
導体装置が得られる。
以下図面を用いて本発明の詳細な説明する。第１図から
第６図は本発明による半導体装置の製造方法を工程順に
示したものである。第１図において、１は半導体基板、
２は第１の絶縁層、３は半導体層である、なお半導体層
３がシリコンＳｔの場合、通常＠１図の半導体構造は５
ＯＩ（Ｓｉｔｉｃｏｎｏｎ Ｉｎ５ｕｔａｔｏｒ ）と
呼ばれている。さらに詳しくは厚さ３００ミクロンない
し４００ミクロンの単結晶Ｓｉ基板１−ヒに、熱酸化あ
るいは気相成長（ＣＶＤ）技術で厚さ約１ミクロンの二
酸化シリコン（Ｓｉｎ、 ）膜２を形成する。次にＣＶ
Ｄ技術等で厚さ約５０００又のポリシリコン層を８１０
．上に堆積し、該ポリシリコンをレーザビーム、°電子
ビームあるいは高温のカーボンヒータ等で溶解し、再結
晶化すれば、単結晶Ｓｉ膜３が得られる。
第６図は本発明による半導体装置の製造方法を工程順に
示したものである。第１図において、１は半導体基板、
２は第１の絶縁層、３は半導体層である、なお半導体層
３がシリコンＳｔの場合、通常＠１図の半導体構造は５
ＯＩ（Ｓｉｔｉｃｏｎｏｎ Ｉｎ５ｕｔａｔｏｒ ）と
呼ばれている。さらに詳しくは厚さ３００ミクロンない
し４００ミクロンの単結晶Ｓｉ基板１−ヒに、熱酸化あ
るいは気相成長（ＣＶＤ）技術で厚さ約１ミクロンの二
酸化シリコン（Ｓｉｎ、 ）膜２を形成する。次にＣＶ
Ｄ技術等で厚さ約５０００又のポリシリコン層を８１０
．上に堆積し、該ポリシリコンをレーザビーム、°電子
ビームあるいは高温のカーボンヒータ等で溶解し、再結
晶化すれば、単結晶Ｓｉ膜３が得られる。
第２図は第１図に示したＳＯＩと周知の集積回路製造プ
ロセスを用い、トランジスタ等の機能素子を作成した状
態の模式図である。４，５．６はそれぞれＭＯＳＦＥＴ
の拡ｎ又層（ドレイン、ソース）。
ロセスを用い、トランジスタ等の機能素子を作成した状
態の模式図である。４，５．６はそれぞれＭＯＳＦＥＴ
の拡ｎ又層（ドレイン、ソース）。
チャネル領域、ゲート電極である。この例てはＭＯＳＦ
ＥＴは第１図に示した半導体層３に形成されている。次
にＣＶＤ法等を用い第２の絶縁層７１例えば、厚さ約１
ミクロンのＳ ５０２層を形成する。この時、該第２の
絶縁層の表面をＲＦバイアススバ、り法あるいはオルガ
ノシリカを溶媒に溶かした溶液をスピン塗布する等の方
法で平坦化すれば、後続の製造プロセスが容易になる上
、導電線の断線防止に有利である。次に破線８で示す部
分を周知の写真食刻技術とエツチング技術によシ除去し
、第１の開口部分９を設ける。開口部分の形状は、例え
ば、直径が１０ミクロン程度の円形あるいは１辺が１０
ミクロン程度の正方形などである。またＳｉ基板部分の
深さは約１ミクロンないし２ミクロンである。なおこの
第１の開口部分９は後述する垂直配線に利用する。
ＥＴは第１図に示した半導体層３に形成されている。次
にＣＶＤ法等を用い第２の絶縁層７１例えば、厚さ約１
ミクロンのＳ ５０２層を形成する。この時、該第２の
絶縁層の表面をＲＦバイアススバ、り法あるいはオルガ
ノシリカを溶媒に溶かした溶液をスピン塗布する等の方
法で平坦化すれば、後続の製造プロセスが容易になる上
、導電線の断線防止に有利である。次に破線８で示す部
分を周知の写真食刻技術とエツチング技術によシ除去し
、第１の開口部分９を設ける。開口部分の形状は、例え
ば、直径が１０ミクロン程度の円形あるいは１辺が１０
ミクロン程度の正方形などである。またＳｉ基板部分の
深さは約１ミクロンないし２ミクロンである。なおこの
第１の開口部分９は後述する垂直配線に利用する。
次に露出した半導体基板１の表面１０（第２図）に、第
３図に示すように第３の絶縁層１１を形成する。半導体
基板１がＳｔの場合、温度が９８０℃の水蒸気雰囲気中
で約３０分間酸化すれば、籟出したＳｉ基板１０の表面
に約２０００久のＳ ４０２膜１１が形成される。また
ＣＶＤ法によっても該第３の絶縁膜１１を形成すること
もできる。
３図に示すように第３の絶縁層１１を形成する。半導体
基板１がＳｔの場合、温度が９８０℃の水蒸気雰囲気中
で約３０分間酸化すれば、籟出したＳｉ基板１０の表面
に約２０００久のＳ ４０２膜１１が形成される。また
ＣＶＤ法によっても該第３の絶縁膜１１を形成すること
もできる。
次に導電性材料を第３図の開口部分９に埋め込み、第４
図に示すように、第１の垂直配線１２を形成する。具体
的な例として、まず第３図の状態において、スパック法
、ＣＶＤ法等により、第２の絶縁膜７および開口部分９
を含む全面にアルミニューム（Ａｔ）などの導電性薄膜
を形成する。膜厚は第１の開口部分９の深さと同根とす
る。次に全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。この膜は
開口部上にＪｖ＜形成されているから、開口部にのみ膜
が残る。次にこの膜をマスクにしてウェットエツチング
する。このようにして導゛ａ性膜を該開口部分９にのみ
残し、他の部分を除去すれば、第１の垂直配線１２が形
成される。
図に示すように、第１の垂直配線１２を形成する。具体
的な例として、まず第３図の状態において、スパック法
、ＣＶＤ法等により、第２の絶縁膜７および開口部分９
を含む全面にアルミニューム（Ａｔ）などの導電性薄膜
を形成する。膜厚は第１の開口部分９の深さと同根とす
る。次に全面にレジスト等の膜を形成して表面を平坦に
し、そのあと全面にドライエツチングを施す。この膜は
開口部上にＪｖ＜形成されているから、開口部にのみ膜
が残る。次にこの膜をマスクにしてウェットエツチング
する。このようにして導゛ａ性膜を該開口部分９にのみ
残し、他の部分を除去すれば、第１の垂直配線１２が形
成される。
次に第５図に示すように、周知の半導体装置の製造方法
を用い、Ａｔ等の水平配線１３を形成し、機能素子間、
第１の垂面配線１２と機能素子間を接続する。なおよく
知られたＡｔの２層配線の製造工程と同様に、該第１の
垂直配線１２と該水平配線１３間の導電性を良ｉＩに保
つため、該水平配線１３を形成する以前に、該第１の垂
直配線１２の表面に形成される絶縁被膜（例えば、第１
の垂直配線がＡｔの場合、アルミナなどがＡｔの表面に
形成される場合がある）をあらかじめ軽くエツチングす
るなどして除去しておく必要がある。次に第２の絶縁層
７と同様な方法によシ、厚さ０．５ミクロン程度の第４
の絶縁層１４を形成し、所望の位置に、第３図に示した
第１の開口部分９と同様な方法により、第２の開口部分
１５ｆｔ、設ける。
を用い、Ａｔ等の水平配線１３を形成し、機能素子間、
第１の垂面配線１２と機能素子間を接続する。なおよく
知られたＡｔの２層配線の製造工程と同様に、該第１の
垂直配線１２と該水平配線１３間の導電性を良ｉＩに保
つため、該水平配線１３を形成する以前に、該第１の垂
直配線１２の表面に形成される絶縁被膜（例えば、第１
の垂直配線がＡｔの場合、アルミナなどがＡｔの表面に
形成される場合がある）をあらかじめ軽くエツチングす
るなどして除去しておく必要がある。次に第２の絶縁層
７と同様な方法によシ、厚さ０．５ミクロン程度の第４
の絶縁層１４を形成し、所望の位置に、第３図に示した
第１の開口部分９と同様な方法により、第２の開口部分
１５ｆｔ、設ける。
開口後、導電性材料を該第４の絶縁層１４および第２の
開口部分１５を含む全面に形成する。次に第６図に示す
ように、バンプ部分１６ａ’（ｒ含む第２の垂直配線１
６を残し、他の部分を写真食刻技術およびエツチング技
術によシ除去する。この場合も、露出した水平配線１３
の表面に形成される絶縁膜をあらかじめ除去した後、第
２の垂直配線１６用の導電材料として、例えば、金（Ａ
ｕ）をスバ、り法なとで蒸着し、該水平配線１３と該第
２の垂直配線１６の導電性を十分尚めておくことが重要
である。なお上記では第２の開口部分の深さが０．５ミ
クロン程度の浅い場合について述べたが、該第４の絶縁
膜１４の膜厚が、例えば、２ミクロン等厚い場合、第１
の垂直配線と同様な製造方法で、第２の開口部分１５に
のみ第２の垂直配線１６ｂを埋め込み、次にあらためて
、別の導電性材料を用いてバンプ部分１６ｍのみ形成し
てもかまわない。
開口部分１５を含む全面に形成する。次に第６図に示す
ように、バンプ部分１６ａ’（ｒ含む第２の垂直配線１
６を残し、他の部分を写真食刻技術およびエツチング技
術によシ除去する。この場合も、露出した水平配線１３
の表面に形成される絶縁膜をあらかじめ除去した後、第
２の垂直配線１６用の導電材料として、例えば、金（Ａ
ｕ）をスバ、り法なとで蒸着し、該水平配線１３と該第
２の垂直配線１６の導電性を十分尚めておくことが重要
である。なお上記では第２の開口部分の深さが０．５ミ
クロン程度の浅い場合について述べたが、該第４の絶縁
膜１４の膜厚が、例えば、２ミクロン等厚い場合、第１
の垂直配線と同様な製造方法で、第２の開口部分１５に
のみ第２の垂直配線１６ｂを埋め込み、次にあらためて
、別の導電性材料を用いてバンプ部分１６ｍのみ形成し
てもかまわない。
第７図に本発明の半導体装置を複数個４に層して得られ
た立体的な広がりを持つ多層の半導体装置を示す。ここ
では−例として２個の半導体装置を積層した例を示す。
た立体的な広がりを持つ多層の半導体装置を示す。ここ
では−例として２個の半導体装置を積層した例を示す。
なお、ここで示す各費索が第１図から第６図に示した各
・要素と同一の場合、第１図から第６図で用いた番号を
そのまま用い、その説明を省く。１０１は第１７−の半
導体装置で、第６図と同様の構造を示している。１０２
は第２層の半導体装置で、第６図と異なる点は第６図に
示した半導体丞板ｌおよび第３の絶縁層１１が除去され
ている点である。なお該半導体基板１および第３の絶縁
層１１の除去については後述する。
・要素と同一の場合、第１図から第６図で用いた番号を
そのまま用い、その説明を省く。１０１は第１７−の半
導体装置で、第６図と同様の構造を示している。１０２
は第２層の半導体装置で、第６図と異なる点は第６図に
示した半導体丞板ｌおよび第３の絶縁層１１が除去され
ている点である。なお該半導体基板１および第３の絶縁
層１１の除去については後述する。
同図から明らかなように、第一層目の半導体装置１０１
と第２層目の半導体装置１０２は、例えば、拡散溶接な
どによシ接続された第１）＠目の半導体装置１０１の第
２の垂直配線１６と第２層目の半導体装置１０２の第１
の垂直配線１２′ｆ：介して、互いに接続されている。
と第２層目の半導体装置１０２は、例えば、拡散溶接な
どによシ接続された第１）＠目の半導体装置１０１の第
２の垂直配線１６と第２層目の半導体装置１０２の第１
の垂直配線１２′ｆ：介して、互いに接続されている。
第２層目の半導体装置１０２の上へ第３層目、第４層目
、・・・・・と半導体装置を積層し、各層の第１および
第２の垂直配線を接続すれば、さらに拡張された多層の
半導体装置が実現される。
、・・・・・と半導体装置を積層し、各層の第１および
第２の垂直配線を接続すれば、さらに拡張された多層の
半導体装置が実現される。
なお第２層目以上に用いる半導体装置に対しては第６図
に示す半導体基板１と第３の絶縁層１１を除去し、第１
の垂直配線１２の一部を露出させる必要がある。まず半
導体基板ｌのバンプ部分１６ｍがある側を接着剤を用い
て石英板等の支持基板にはシつける、半導体基板１がＳ
ｔの場合、ＨＮＯ，： ＨＦ ： ＣＨ３ＣＯ０Ｈの割
合いが５：３：３のエッチャントを用いることによシ容
易に除去できる。
に示す半導体基板１と第３の絶縁層１１を除去し、第１
の垂直配線１２の一部を露出させる必要がある。まず半
導体基板ｌのバンプ部分１６ｍがある側を接着剤を用い
て石英板等の支持基板にはシつける、半導体基板１がＳ
ｔの場合、ＨＮＯ，： ＨＦ ： ＣＨ３ＣＯ０Ｈの割
合いが５：３：３のエッチャントを用いることによシ容
易に除去できる。
この場合、第１の絶縁層２と第３の絶縁層１１がエツチ
ングのストッパとして働くから、これらの絶縁）ｆ／ｉ
をこえてエツチングは急速には進行しない。
ングのストッパとして働くから、これらの絶縁）ｆ／ｉ
をこえてエツチングは急速には進行しない。
次に第１の垂直配線１２を露出するために第３の絶縁層
１１を除去する。該第３の絶縁層が、例えばＳ ｉＯ２
Ｏ場合、Ｍａｒフッ酸（フッ酸とノソ化アンモニウムの
混合／（りを用いることによシ、該第３の絶縁膜１１全
除去することができる。第６図のような構造にすればバ
ンプ側にでもあるいは基板を除去すれば基板側にでもど
らら側にでも半導体装置全積層することができる。
１１を除去する。該第３の絶縁層が、例えばＳ ｉＯ２
Ｏ場合、Ｍａｒフッ酸（フッ酸とノソ化アンモニウムの
混合／（りを用いることによシ、該第３の絶縁膜１１全
除去することができる。第６図のような構造にすればバ
ンプ側にでもあるいは基板を除去すれば基板側にでもど
らら側にでも半導体装置全積層することができる。
以上、多層半導体装置を形成する各層の半導体装ｉｆの
構造を述べた。本発明によれば、平面的な広がりのみな
らず立体的な広がシを持つ半導体装置が実現されるから
、実装密度の向上２機能の拡大、信号処理１′１踵カの
向上など優れた効果が得られる。
構造を述べた。本発明によれば、平面的な広がりのみな
らず立体的な広がシを持つ半導体装置が実現されるから
、実装密度の向上２機能の拡大、信号処理１′１踵カの
向上など優れた効果が得られる。
なお上記説明は一例を述べたもので、大きさくサイズ）
、拐料、製造手順等は本発明の効果が発揮できれば、上
記に限定されることはない。また一層の導電性水平配線
についての与述べたが、多層にも拡張される。機能素子
として、ＭＯ３ＦＥＴ全例にあげたが、バイポーラトラ
ンジスタ、コンデンサ、抵抗素子導因かなる素子を含ん
でいてもよい。
、拐料、製造手順等は本発明の効果が発揮できれば、上
記に限定されることはない。また一層の導電性水平配線
についての与述べたが、多層にも拡張される。機能素子
として、ＭＯ３ＦＥＴ全例にあげたが、バイポーラトラ
ンジスタ、コンデンサ、抵抗素子導因かなる素子を含ん
でいてもよい。
また前記の説明では同じ層の中で垂ＩＰ３配線と水平配
線とをすべて接続するとして説明したが、必要に応じて
水平配線と接続しない垂直配線があってもよい。即ちこ
の垂直配線はその属する層の上と下の層を接続するスル
ーホールの役割を果たす。
線とをすべて接続するとして説明したが、必要に応じて
水平配線と接続しない垂直配線があってもよい。即ちこ
の垂直配線はその属する層の上と下の層を接続するスル
ーホールの役割を果たす。
第１図から第６図は本発明の半導体装置の製造工程を示
すだめの模式図である。１は半導体基板。 ２は第１の絶縁膜、３は半導体層、４．５．６はそれぞ
れＭＯＳＦＥＴの拡散層、チャネル領域、ゲート電極、
７は第２の絶縁層、９は第１の開口部分。 １０は半導体基板１の表面、１１は第３の絶縁層。 １２は第１の垂直配線、１３は水平配線、１４は第４の
絶縁層、１６は第２の垂面配線である。 第７図は本発明の製造方法を用いて作成された半導体装
置を複数個積層して得られる多層の半導体装置の断面図
である。１０１は第１層目の半導体装置、１０２は第２
層目の半導体装置である。 オ １ 図 ７２ 図 ７３ 図 ？ ７４ 図 ２ ２１−５ 図 オ ６ 図 □□□□□□□□
すだめの模式図である。１は半導体基板。 ２は第１の絶縁膜、３は半導体層、４．５．６はそれぞ
れＭＯＳＦＥＴの拡散層、チャネル領域、ゲート電極、
７は第２の絶縁層、９は第１の開口部分。 １０は半導体基板１の表面、１１は第３の絶縁層。 １２は第１の垂直配線、１３は水平配線、１４は第４の
絶縁層、１６は第２の垂面配線である。 第７図は本発明の製造方法を用いて作成された半導体装
置を複数個積層して得られる多層の半導体装置の断面図
である。１０１は第１層目の半導体装置、１０２は第２
層目の半導体装置である。 オ １ 図 ７２ 図 ７３ 図 ？ ７４ 図 ２ ２１−５ 図 オ ６ 図 □□□□□□□□
Claims (2)
- （１） 半導体基板上に第１の絶縁層が形成され、この
絶縁層上にトランジスタ等の機能素子が形成され、この
機能素子以外の領域に半導体基板まで到達ししかも基板
との間に絶縁層が設けられた第１の垂直配線が複数個形
成され、このうちの所望の垂直配線と機能素子とを接続
する水平配線が形成され、前記機能素子、水平配線、こ
の水平配線と接Ｕ１、されない垂面配線をおおう絶縁層
が形成され、前記水平配線上の絶縁層の一部及び前記水
平配線と接続されない垂直配線上の絶縁層が開孔され、
この開孔に絶縁層の表面よシ篩いバンプ部分が設けられ
た第２の垂直配線が形成されていることを特徴とする半
導体装置。 - （２） 半導体基板上に第１の絶縁層が形成され、この
絶縁層上にトランジスタ等の機能素子が形成され、この
機能素子以外の領域に半導体基板まで到達ししかも基板
との間に絶縁層が設けられたｄｔｌの垂直配線が複数個
形成され、このうちの所望の垂直配線と機能素子とを接
続する水平配線が形成され、前記機能素子、水平配線、
この水平配Ａ′がと接続されない垂直配線をおおう絶縁
層が形成され、前記水平配線上の絶縁層の一部及び前記
水平配線と接続されない垂直配線上の絶縁層が開孔され
、との開孔に絶縁層の表面よシ高いバング部分が設けら
れた第２の垂１亀配線が形成されている半導体装置とこ
の半導体装置と同じ構造の垂直配線を備えた半導体装置
とが前記バンプ部分と前記第ｌの垂直配線との間で酩気
的に接続されて積層されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641483A JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641483A JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098655A true JPS6098655A (ja) | 1985-06-01 |
| JPH0447980B2 JPH0447980B2 (ja) | 1992-08-05 |
Family
ID=16522969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20641483A Granted JPS6098655A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098655A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| US5091762A (en) * | 1988-07-05 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a 3-dimensional structure |
| US5391917A (en) * | 1993-05-10 | 1995-02-21 | International Business Machines Corporation | Multiprocessor module packaging |
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
| JPH11261001A (ja) * | 1998-03-13 | 1999-09-24 | Japan Science & Technology Corp | ３次元半導体集積回路装置の製造方法 |
| US7029937B2 (en) * | 2002-03-19 | 2006-04-18 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| US7335517B2 (en) * | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| JP2008270797A (ja) * | 1992-04-08 | 2008-11-06 | Glenn J Leedy | 絶縁膜層分離ｉｃ製造 |
-
1983
- 1983-11-02 JP JP20641483A patent/JPS6098655A/ja active Granted
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| US5091762A (en) * | 1988-07-05 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a 3-dimensional structure |
| JP2009218606A (ja) * | 1992-04-08 | 2009-09-24 | Taiwan Semiconductor Manufacturing Co Ltd | 絶縁膜層分離ｉｃ製造 |
| JP4730672B2 (ja) * | 1992-04-08 | 2011-07-20 | 台湾積體電路製造股▲ふん▼有限公司 | 絶縁膜層分離ｉｃ製造 |
| JP4648979B2 (ja) * | 1992-04-08 | 2011-03-09 | 台湾積體電路製造股▲ふん▼有限公司 | 絶縁膜層分離ｉｃ製造 |
| JP2008270797A (ja) * | 1992-04-08 | 2008-11-06 | Glenn J Leedy | 絶縁膜層分離ｉｃ製造 |
| US5391917A (en) * | 1993-05-10 | 1995-02-21 | International Business Machines Corporation | Multiprocessor module packaging |
| JPH09506797A (ja) * | 1993-12-22 | 1997-07-08 | エイ． レディンハム，ブレイク | 交換可能なブリスルパックを有する塗装用刷毛 |
| US7335517B2 (en) * | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US7829975B2 (en) | 1996-12-02 | 2010-11-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8174093B2 (en) | 1996-12-02 | 2012-05-08 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8283755B2 (en) | 1996-12-02 | 2012-10-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| JPH11261001A (ja) * | 1998-03-13 | 1999-09-24 | Japan Science & Technology Corp | ３次元半導体集積回路装置の製造方法 |
| US7029937B2 (en) * | 2002-03-19 | 2006-04-18 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447980B2 (ja) | 1992-08-05 |
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