JP2008270797A - 絶縁膜層分離ｉｃ製造 - Google Patents

絶縁膜層分離ｉｃ製造 Download PDF

Info

Publication number
JP2008270797A
JP2008270797A JP2008100868A JP2008100868A JP2008270797A JP 2008270797 A JP2008270797 A JP 2008270797A JP 2008100868 A JP2008100868 A JP 2008100868A JP 2008100868 A JP2008100868 A JP 2008100868A JP 2008270797 A JP2008270797 A JP 2008270797A
Authority
JP
Japan
Prior art keywords
dielectric layer
substrate
flexible
integrated circuit
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008100868A
Other languages
English (en)
Other versions
JP4730672B2 (ja
Inventor
Glenn J Leedy
リーディ，グレン・ジェイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of JP2008270797A publication Critical patent/JP2008270797A/ja
Application granted granted Critical
Publication of JP4730672B2 publication Critical patent/JP4730672B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70653—Metrology techniques
    • G03F7/70658—Electrical testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G02F1/136281—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon having a transmissive semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/135—Removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/967—Semiconductor on specified insulator
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/4921—Contact or terminal manufacturing by assembling plural parts with bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Pressure Sensors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • X-Ray Techniques (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで
形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手
法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３
０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次
いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディン
グされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、
膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続するこ
とができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。
【選択図】図３ａ

Description

本発明は、可とう性の膜上および膜中に集積回路を製造する方法と、そのような方法を
使用して製造される構成に関する。
厚さが２μｍよりも薄い、機械耐久性および熱耐久性の高い自立誘電体膜および半導体
膜が開示されている（共通に発明された米国特許第４，９２４，５８９号と、現在の米国
特許第５，１０３，５５７号である１９９０年２月１６日に出願された米国特許出願第０
７／４８２，１３５号とを参照されたい。これらはともに引用によって本明細書に編入す
る）。本開示は、これらの技法と、厚さが通常８μｍの膜としてＩＣを形成するその他の
集積回路（ＩＣ）技法を組み合わせたものである。このＩＣ製造手法は、絶縁層分離（Ｄ
Ｉ）として知られている業界で確立された汎用範疇に属し、シリコン・オン・インシュレ
ータ（ＳＯＩ）やシリコン・オン・サファイア（ＳＯＳ）などの主題領域を含む。誘電体
膜および半導体膜で形成されたＩＣは、現在完全なＩＣデバイス絶縁を行うために使用さ
れている処理ステップの数および複雑度を大幅に低減する。完全なＩＣから成る個別の回
路デバイスのすべての表面上で絶縁層分離を行う絶縁層分離技法は今までのところ、大規
模ＩＣ製造で広く使用されてはいない。集積回路は、ＳＳＩレベル、ＭＳＩレベル、ＬＳ
Ｉレベル、ＶＬＳＩレベル、ＵＬＳＩレベルなどの回路複雑度を参照するときに今日一般
的に理解されているものとして定義される。
米国特許第４，９２４，５８９号明細書 米国特許第５，１０３，５５７号明細書
本発明は、集積回路および相互接続金属被膜を誘電体材料および半導体材料の膜で製造
する一般的な方法に関する。本発明による製造技法を本明細書では膜絶縁層分離（ＭＤＩ
）と呼び、これによって製造される回路を回路膜と呼ぶ。材料および処理技法の新しい使
用法によって、高温で機械耐久性の高い大面積自立膜（面積が１平方ｃｍより大きい）を
低応力誘電体膜ないし半導体膜で製造することができる。この膜によって、回路デバイス
および相互接続金属被膜を製造するための確立された集積処理法の大部分を応用する（引
き続き使用する）ことができる。
本発明によれば、集積回路は、回路デバイスが形成される１つの半導体材料層または部
分層と、いくつかの誘電体層および相互接続金属被膜層とから成る低引張り応力誘電体膜
上に形成される。本発明による構造は、複数の低引張り応力誘電体金属被膜相互接続層が
半導体膜のどちらかの面上にある回路デバイスが形成された半導体材料の伸長膜である。
この膜構造は、新しくかつより費用有効的な集積回路の製造を可能にするための処理構
造または製造構造である。これは、集積回路またはその一部を膜または薄膜の形で製造す
る目的に追加されるものである。
本発明によって製造できる回路膜の一般的範疇は、
１．半導体基板または非半導体基板上にまたは前記基板で形成された大規模絶縁層分離
集積回路と、
２．半導体基板または非半導体基板上にまたは前記基板で形成された多層相互接続金属
被膜回路である。
本明細書に開示したＭＤＩ製造技法の主な目的は、誘電体材料によって、各回路デバイ
ス（たとえば、ダイオード、トランジスタなど）が最初に製造された共通基板からそのよ
うな各回路デバイスを完全に絶縁し、したがって、回路デバイスを相互に完全に絶縁する
ことによって個別の回路デバイスの動作に対する電気的な悪影響をなくし、あるいは低減
する高性能高密度集積回路を費用有効的に製造することと、集積回路を応用するためのよ
り使い勝手がよくかつ効率的な物理形状因子を提供することである。ＭＤＩ ＩＣ製造プ
ロセスの利点には、隣接する回路デバイス間の基板電流漏れ、容量結合、および寄生トラ
ンジスタ効果がなくなり、あるいは低減されることなどがある。ＭＤＩ ＩＣ製造プロセ
スの利点は、ＩＣ絶縁処理ステップを減らすことによるＩＣ処理費用の低減、確立された
ＩＣ処理技法を使用してＭＤＩＩＣ回路膜の両側に相互接続金属被膜を製造する機能によ
るＩＣトランジスタ密度の増大、新しいトランジスタ構造によるＩＣ性能の向上など、他
のいくつかのＩＣ製造範疇に拡張される。
ＭＤＩプロセスの利点は主として、以下の２つの領域から得られる。
（１）通常、基板フレームまたは基板リング、あるいはボンディングされたフレームま
たはリングによって、エッジで枠付け、あるいは懸垂、あるいは拘束される大面積可とう
性薄膜自立誘導体膜を製造する能力。この膜は、性能上の顕著な欠陥なしで広範囲のＩＣ
処理技法および処理温度（少なくとも４００℃）に耐えることができる。これらの要件を
満たす本発明の誘電材料は、たとえばNovellus Systems社によって供給されている装置上
で特定の低応力膜堆積仕様で製作するときは二酸化ケイ素膜および窒化ケイ素膜である。
炭化ケイ素、窒化ホウ素、窒化ホウ素カーボン、酸化アルミニウム、窒化アルミニウム、
五二酸化タンタル、窒化ゲルマニウム、フッ化カルシウム、ダイヤモンドなど、ＣＶＤプ
ロセス法によって作製された誘電体自立膜が製作されており、適当なレベルの表面応力で
堆積させると、場合によっては、ＭＤＩ回路膜中の誘電体材料の１つとして使用すること
ができる。低応力誘電体膜を製作する技術の進歩によって、本明細書で説明したように使
用できる追加自立膜が生産される可能性が高い。
（２）半導体デバイスの一次基板または半導体デバイスをエピタキシ成長させることが
できるキャリア基板として一様な薄膜単結晶半導体基板を形成する能力。これを目的とす
るいくつかの方法が本明細書で開示され、その修正である他の技法が存在する。さらに、
ある種の応用例では、単結晶材料の代わりにポリシリコンなどの多結晶半導体膜を使用す
ることができる。
ＭＤＩ ＩＣ製造プロセスの利点の大部分を提供するのは、適当な処理品質をもつ低応
力自立誘電体膜の使用と、膜または薄膜単結晶、多結晶、または無定形半導体基板の形成
との組合せである。本開示には以下の方法が包含される。
１．ＩＣから成る各半導体デバイスを封止する低応力自立（薄膜）誘電体膜を製造する
方法。
２．低応力誘電体材料と組み合わせて使用するための一様な厚さの半導体膜（薄膜）基
板を形成する方法。
３．回路膜から成る誘電体膜内および前記膜上に半導体デバイスを形成する方法。
４．回路膜から成る誘電体膜内および前記膜上に相互接続金属被膜構造を形成する方法
。
一実施例でのＭＤＩ回路製造プロセスは、半導体ウェハ基板から始まり、ＩＣ中の各ト
ランジスタまたは半導体デバイス（ＳＤ）が相互に完全に絶縁層分離される回路膜の形の
ＩＣが最終的に得られる。半導体デバイス間で電気的連続性を提供するのは、半導体デバ
イスの特定の電極コンタクト部位にある相互接続だけである。ＭＤＩプロセスの一次特徴
は、半導体デバイスが最初に形成された介在するすべての半導体基板からＩＣのすべての
半導体デバイスを絶縁することと、既存の大規模ＩＣ処理手法よりも低いコストおよびプ
ロセス複雑度でそれが行なわれることである。ＭＤＩプロセスの他の特徴は、垂直電極コ
ンタクト（背部相互接続金属被膜）と、拘束横方向選択的エピタキシアル成長と、非対称
ドーパント断面と、リソグラフィ処理用の共形マスクまたは投影マスクとして働くように
ＭＤＩ回路膜を使用することである。ＭＤＩ処理を開始する最初の基板が最も一般的に使
用される半導体シリコンである場合でも、その結果得られるＩＣは、シリコン・ベースの
デバイスで構成する必要がなく、ＧａＡｓ、ＩｎＰ、ＨｇＣｄＴｅ、ＩｎＳｂ、エピタキ
シアル手段によってシリコン基板上で成長したシリコンやＧａＡｓなどの技法の組合せな
ど、どんな半導体デバイス材料であってもよい。シリコンは、現在確立されている他の大
部分の半導体材料と比べて優れた機械的取扱い特性をもつ廉価でかつよく理解されている
半導体基板材料である。ＭＤＩプロセスはシリコン基板から始まることに限らず、ＭＤＩ
のプロセスの定義は、シリコンの使用に依存しない。しかし、開始半導体基板としてシリ
コンを使用することには現在明らかな利点があり、本明細書で開示したＭＤＩの主な実施
例は、シリコンの開始半導体基板材料を使用する。
ＭＤＩプロセスによってＩＣを製造する利点は従来技術の方法と比べて顕著である。こ
れらの利点のいくつかを以下に示す。
１．半導体デバイスの完全な電気絶縁
２．垂直半導体デバイス構造
３．処理複雑度の低減またはデバイス絶縁処理ステップの減少による処理コストの低減
４．膜基板による共形マスク・リソグラフィ
５．基板の厚さの制御によるリソグラフィ露光中の焦点の深さの制御
６．ＩＣの両面への相互接続金属被膜の塗布
７．膜（基板）通過相互接続金属被膜経路指定
８．回路膜ＩＣ層のボンディングによる三次元ＩＣ構造
９．回路膜のＩＣ構成要素の効率的な伝導冷却または放射冷却
１０．平行に位置決めされた膜ＩＣ間の直接光（レーザ）ベースの通信
１１．より高性能のＩＣ
１２．垂直半導体デバイス構造の形成
１３．新しい選択的なエピタキシアル・デバイスの形成
多結晶ＴＦＴ（薄膜トランジスタ）または無定形ＴＦＴを使用するある種の応用例など
、半導体技法によっては、各トランジスタや半導体デバイス間を完全に絶縁させることは
必要とされない。これはＭＤＩプロセスに対する制限ではない。なぜなら、半導体デバイ
ス側壁絶縁がＭＤＩプロセスのオプションだからである。新しいことは、誘電体材料およ
び半導体材料の薄膜または膜を自立ＩＣまたは回路膜として形成するための一般的な方法
をＭＤＩプロセスが提供することである。
ＭＤＩプロセスとは、自立誘電体回路膜ないし半導体回路膜として相互接続金属被膜回
路を形成することである。ＩＣ回路膜を備えた各半導体デバイスは、隣接する半導体デバ
イスから任意選択で絶縁された半導体デバイスであり、各半導体デバイスは、厚さが通常
８μｍよりも薄い半導体材料の膜上または前記膜中に形成される。回路膜の全体的な厚さ
は、通常５０μｍよりも薄く、８μｍよりも薄いことが好ましい。誘電体膜は非常に高温
のＩＣ処理技法と互換性がある。
ＭＤＩ製造プロセス
いくつかのプロセス変形例を使用して、ＭＤＩプロセスで使用するための半導体材料の
薄膜または膜を形成することができる。半導体膜を形成する追加関連手法が存在すること
ができ、あるいは存在させることができ、それらはＭＤＩ技法に含まれる。
シリコン単結晶薄膜を形成するために使用できるいくつかの方法の例には以下のものが
ある。
１．任意選択のエピタキシアルＳｉＧｅ（Ｇｅは２０％よりも少ない）アンチ・オート
ドーピング・オーバレイヤ層および任意選択のエピタシアル層を含む、ホウ素を大量にド
ーピングされた（通常１０１８ａｔｏｍ／ｃｍ３）エッチング・ストップ層（拡散、注入
、またはエピタキシで形成する）
２．Ｏ２（酸化物）Ｎ２（窒化物）注入エッチング・ストップ・バリア層。注入濃度は
通常、エッチング・ストップ・バリアを形成する場合、現在標準厚さのシリコン基板で行
われているように埋込み酸化誘電体絶縁層または窒化誘電体絶縁層を形成するのに必要な
濃度よりも１０倍ないし１００倍少ない。
３．多孔性シリコン層で形成された埋込み酸化エッチング・ストップ・バリア層
４．高精度両面研磨基板および背面のマスクによる定時化学エッチング・バック
５．電気化学エッチング・ストップ
６．陽極ウェハ・ボンディングまたは熱ウェハ・ボンディングと厳密基板研磨および化
学エッチングとの組合せによる埋込みエッチング・ストップ層の形成
薄い半導体基板または膜を形成するための確立された多数の方法がある。ＭＤＩプロセ
スでは、半導体膜形成プロセス（薄膜化プロセス）が通常厚さが２μｍよりも薄い非常に
一様な膜を生成し、半導体膜の表面張力が低引張り応力となる必要がある。膜が引張り応
力ではなく圧縮応力を生じる場合、表面の平坦さおよび膜の構造的一体性は多くの場合、
その後のデバイス製造ステップまたは十分耐久性の自立膜を形成する能力に不適切なもの
となる。
拡散手段、注入手段、またはエピタキシアル手段によって形成された基板の表面上また
は前記表面付近に大量にドーピングされた層を使用することは、バリア・エッチング・ス
トップ層を形成するための確立された方法である。大量にドーピングされたホウ素層は、
基板の残りの部分よりも１０倍ないし１００倍低速にエッチングされる。しかし、有効で
一様な膜表面を形成しなければならない場合、下部基板および上部デバイス層へのオート
ドーピングを防止し、あるいは最小限に抑えなければならない。これは、１つの方法では
、バリア・エッチング・ストップのどちらかの側で４，０００Å（１Å＝１０−１０ｍ）
より薄く、かつＧｅが２５％よりも少ないＳｉＧｅ層をエピタキシアル成長させることに
よって行われる。ＳｉＧｅ層およびバリア・エッチング・ストップ層は続いて、デバイス
絶縁層分離を完了するために、膜が形成された後に除去される。
誘電体膜を形成するＭＤＩプロセスでは、誘電体材料を正味表面引張り応力で堆積させ
、引張り表面応力レベルを誘電体の破壊強度よりも２倍ないし１００倍小さくする必要が
ある。膜の外因性正味表面応力を最小限に抑えるために、使用中の半導体材料および様々
な誘電体材料の熱膨張係数も考慮する。熱によって形成された二酸化ケイ素は強力な圧縮
膜として形成され、現在使用されている最も堆積された誘電体は通常、圧縮表面応力によ
って形成される。破壊強度よりも１００倍小さな引張表面応力をもつ高温二酸化ケイ素お
よび窒化ケイ素誘電体堆積膜は、ＭＤＩプロセスの要件を満たす大面積自立膜として実証
されている。
回路膜の製造で半導体材料を使用する場合に半導体材料が自立膜を形成できることはＭ
ＤＩプロセスの要件ではない。任意選択で回路膜中のあらゆる半導体デバイスを絶縁する
ために使用される誘電体材料は、以下に提示する一般的な製造方法に含まるように、その
結果得られる回路膜の一次構造手段を提供することができる。
集積回路および相互接続構造の製造用の基板の構成要素または層として、半導体材料と
誘電体材料との大型耐久性温度耐性低引張り応力膜を形成する能力は、ＭＤＩプロセスに
固有のものである。ＭＤＩプロセスの大型自立半導体膜基板および誘電体膜基板は、回路
製造のコストおよび複雑度を低減し、回路動作の性能を向上する固有の構造上の利点を提
供する。
ＭＤＩプロセスは、半導体基板薄膜を形成する方法としてどれを選択するかに応じて、
おおざっぱに２つの方法として説明することができる。以下に提示した２プロセス法のス
テップのシーケンスは、処理効率に応じて異なる順序で使用することができる。開始時に
半導体基板を使用せずにポリシリコンまたはａ−Ｓｉ（無定形シリコン）回路デバイスを
誘電体膜上に形成することを以下で開示するが、方法として範疇付けるわけではない。
方法＃１
１．シリコン基板中または基板上にエッチング・バリア層を注入し、拡散させ、あるい
はエピタキシ成長させる。
２．任意選択で所望のエピタキシアル・デバイス層を成長させる。
３．任意選択で半導体デバイス領域をトレンチ絶縁させる。
４．低応力誘電体膜の堆積を含むすべての所望のＩＣ処理ステップを完了する。
５．基板の背面をバリア層または制御された基板残留物まで選択的にエッチングするこ
とによって、誘電体・半導体基板膜を形成する。
６．基板の背面および基板の残りの頂面に対してＩＣ処理ステップを完了し、ステップ
３で半導体デバイスをトレンチ分離していない場合に任意選択でそれを行う。
方法＃１は、低応力誘電体膜を堆積させ、基板の背面をエッチングすることによって膜
構造１４を剥離する前に標準厚さの半導体基板１０上に所望のＩＣ半導体デバイスを製造
するものである（第１ａ図は、背面エッチングの後の基盤１０の断面図を示す）。このよ
うな半導体デバイスは通常、各半導体デバイスの能動領域層を介して、あるいは前記層の
下でトレンチ分離される（以下参照）。
半導体デバイスは通常、蒸気相エピタキアル堆積によって製造される。ＳＥＧ（選択的
エピタシアル成長）、ＥＬＯ（エピタキシアル・ラテラル・オーバグロース）、ＭＯＣＶ
Ｄ（金属有機化学蒸着）、ＭＢＥ（分子線エピタキシ）など周知のエピタキシアル製造方
法を使用することができる。
第１ａ図中の実施例で、エッチング・ストップ・バリア層１２はシリコン基板１０の表
面のすぐ下に注入される。これを第１ｂ図に示す。第１ｂ図は、背面エッチング・ステッ
プの前の基板１０の一部の拡大図である。基板１０の一部１１は除去される予定である。
このバリア・エッチング・ストップ層１２は、周知のＳＩＭＯＸ技法に類似の方法で製作
された酸化層でも、注入された窒化ケイ素層でもよいが、ＭＤＩ処理に必要とされる埋込
み酸化層または窒化層は、そのような注入技法のための一般的な応用であるシリコン基板
用のデバイス絶縁層分離を行うのに必要とされるものよりもずっと少ない（ＳＩＭＯＸ（
注入された酸素による分離）の語は、酸素の注入によってバルク・シリコン基板中に埋込
みＳｉＯ２層を形成する絶縁層分離プロセスを全般的に指すものである）。層１２の目的
は、続く半導体デバイス処理を低下させる基板１０の結晶表面への損傷を最小限に抑えて
、同時に、基板表面のすぐ下に一様基板（シリコン）優先背面エッチング・ストップを提
供することである。バリア・エッチング・ストップ層１２は、十分制御された厚さに製作
することができ、低応力誘電体回路膜および（任意選択で）半導体回路膜を形成する際の
処理の一部としてシリコン基板１０を背面１４（第１ａ図参照）から選択的にエッチング
するときに終了点として働く。第１ｂ図に示したバリア・エッチング・ストップ１２は、
基板のエッジまでは延びていない。バリア・エッチング・ストップ１２は、基板（ウェハ
）のエッジまで延びてもかまわないが、基板１０の膜構造の形成時に除去される部分１１
を越えて延びなければならない。
ＭＤＩ回路膜が形成される最初の基板は、基板の背面がエッチングされた後にＭＤＩ回
路膜のための保持フレーム（またはリング）１８として働く。基板の背面エッチングによ
って、基板のフレーム１８は、その結果得られる回路膜を保持したままになる。フレーム
１８の幅は、回路膜の表面力によってフレームに亀裂が生じないようにするのに十分なも
のである。通常４００ミル（１ｃｍ）より短い幅で十分である。これを行うには、熱酸素
物を成長させ、通常窒化ケイ素の膜（厚さ約５，０００Åないし７，５００Å）を基板の
背面１４上に堆積させ、次いで所望の回路膜の寸法および形状の窓または開口部を誘電体
層にエッチングする。次いで、誘電体窓または誘電体マスクを介して基板をエッチングす
る。背面窓開口部（または誘電体マスク）の形状は通常矩形である。ただし、形状は変更
することができる。
次いで、バリア・エッチング・ストップ層１２を選択的にエッチングして、シリコン基
板の最初の表面１０層だけを残す。バリア・エッチング・ストップ層が、続くエピタキシ
アル処理に必要とされる十分な結晶構造、すなわち、表面応力（通常１０８ｄｙｎ．／ｃ
ｍ２より小さい引張り）を保存するものであり、バリア・エッチング・ストップ層と比べ
て選択的なシリコン基板用エッチング手順があり、必要に応じて、塗布されたバリア・エ
ッチング・ストップ層を後で除去することができる場合、バリア・エッチング・ストップ
層をシリコン基板の表面上に形成することもできる。ＴＭＡＨ（水酸化テトラメチル・ア
ンモニア）またはその他の適当な選択的シリコン・エッチング液（以下参照）によって背
面１４をエッチングする。第１ｃ図は、埋込みエッチング・ストップまでの背面基板エッ
チング、誘電体堆積、およびバリア・エッチング・ストップの選択的除去の後に半導体基
板中に半導体デバイス２４、２６、２８を形成することを示す。やはり、隣接する半導体
デバイス２４、２６、２８間の絶縁誘電体として働く低応力誘電体膜２０を堆積させる前
に基板１０にトレンチ２５、２７、２９を設ける。
回路膜のトランジスタ・デバイスを横方向に絶縁するために方法＃１のステップ３また
は６によって示唆されるトレンチ絶縁の代替技法は、周知のＬＯＣＯＳ（シリコンの局所
酸化）絶縁法を使用することである。ＬＯＣＯＳは第１ｄおよび１ｅ図に示したようにス
テップ６（以下の方法＃２ではプロセス・ステップ４または５）の処理の一部として適用
することができる。第１ｄ図は、半導体層２０ｂと、相互接続金属被膜２０ｃと、低応力
誘電体膜２０ｄとを含み、頂面デバイス処理が完了しており、背面に堆積した低応力窒化
ケイ素マスク１３がトランジスタ間の開口部１５ａ、１５ｂでパターン化された回路膜２
０のいくつかのトランジスタ１１ａ、１１ｂ、１１ｃの断面図を示す。第１ｅ図に示した
、窒化マスク１３の開口部の下側の薄いシリコン・デバイス基板層の続く熱酸化１７ａ、
１７ｂによって、トランジスタ１１ａ、１１ｂ、１１ｃが横方向に絶縁され、回路膜トラ
ンジスタ１１ａ、１１ｂ、１１ｃの絶縁層分離が完了する。
ＬＯＣＯＳ法によって行われる熱酸化物絶縁では、半導体（基板）膜層の正味引張り表
面応力を変化させることができる。ＬＯＣＯＳ処理の前に半導体層のどちらかの面上に低
応力誘電体膜を堆積させると、酸化物形成の最も圧縮的な効果が補償される。ＬＯＣＯＳ
プロセスによるデバイス絶縁は、半導体基板層の深さが浅いので、ＭＤＩ回路膜に適用さ
れたとき、現行のバルク処理よりも効果的である。これによって、最小限のデバイス絶縁
分離に対して回路デバイスの密度を最適に近いものにすることができる。ＭＤＩ処理手法
にＬＯＣＯＳを容易に組み込めることも、ＭＤＩプロセスと既存のＩＣ製造技法との一般
的な互換性を示すものである。
次いで、（任意選択で）従来の陽極技法、融解（熱）技法、またはエポキシ・ボンディ
ング技法によって残りの基板１０（第１ｆ図参照）のエッジをボンディング・フレームま
たはリング１９（通常、ガラス、水晶、または金属製であり、厚さが約２５ミルないし１
００ミルである）にボンディングする。この場合、基板フレーム１８を除去することがで
きる（第１ｇ図参照）。ボンディング・フレームまたリング１９はＭＤＩ処理では必要と
されない。最初に、（背面エッチングされた）最初の基板１０がこの機能を実行するから
である。
バリア・エッチング・ストップ層を形成することの代替方法は、基板を背面から選択的
にタイム・エッチングするときに、誘電体膜２０に到達する前にエッチングを停止して、
それによって能動デバイス基板に受け入れられるほど一様な厚さが残るような厚さ一様性
仕様までシリコン・ウェハ１０の両面を研磨することである。この方法は、一様な厚さを
達成するためにウェハの両面を厳密に研磨する必要がある点で機械的に難しい。
相互接続金属被膜誘電体の一部、および第３ａおよび３ｂ図に示した両面相互接続金属
被膜３５上の層として誘電体膜２０、３６を形成する（第３ｂ図は、「３ｂ」として参照
される第３ａ図の部分の拡大図である）。誘電体膜２０、３６の厚さは、相互接続金属被
膜層３５１つ当たり２μｍよりも小さい値から１５μｍを超える値まで変化させることが
できる。基板を覆うすべてのブランケット誘電体材料は低応力表面張力を有し、引張応力
を生じることが好ましい。
相互接続誘電体として使用される低応力誘電体材料３６（第３ｂ図参照）を含む両面相
互接続金属被膜３５を塗布し、あるいは、従来の一面相互接続構造用の低応力誘電体で回
路膜の背面を不動態化することができる。回路膜は、さらにＳｉＯ２やＳｉ×Ｎ×など様
々な低応力誘電体層を堆積させ、かつ半導体デバイス電極コンタクトと相互接続金属被膜
の間の確実な低抵抗接合を達成するのに必要とされる、４００℃を超える処理温度に耐え
ることができる。誘電体膜材料および基板膜材料の指定の組成および厚さに応じて、注入
活性化熱処理またはエピタキシアル処理で必要とされるようなより高い温度の処理ステッ
プを実行することができる。
基板の背面でのリソグラフィ・ツールのアライメントは、第４図に示したように、透明
な誘電体材料を介して実行することができる。リソグラフィ・アライメント・マーク４０
がより容易に見えるように、アライメント・マーク４０付近の半導体基板材料１０ａ（厚
さが２μｍより薄いところではスペクトルの可視部分でほぼ透明である）を誘電体膜２０
からエッチングすることができる。背面アライメントには赤外線アライメント機構も利用
可能である。シリコンは赤外線の波長では透明である。赤外線アライメント用のリソグラ
フィ・マーク４０は、赤外線の波長が長いため、可視スペクトルで使用されるものほど小
さくすることはできず、通常６，０００Åを超える。
方法＃２
１．自立低応力半導体基板膜を形成する。
２．任意選択で所望のエピタキシアル・デバイス層を成長させる。
３．低応力誘電体膜の堆積を含むすべての所望の頂面ＩＣ処理ステップを完了する。
４．任意選択で半導体デバイス領域を背面からトレンチ絶縁させる。
５．基板の背面および基板の残りの頂面に対してＩＣ処理ステップを完了する。
半導体膜基板の頂面および背面で使用されるＩＣ処理ステップは周知のものであり、半
導体基板膜への適用に固有のものではない。ほぼどんな半導体処理技法でも適用すること
ができる。
方法＃２は、低応力誘電体膜を堆積させ、半導体デバイスを製造する前に、第２図に示
したもののような薄い低応力半導体基板膜２０を製造するものである。第２図に示したこ
の基板膜は、確立された選択的電気化学エッチング技法、またはウェハ・ボンディング技
法、研削技法、および選択的基板エッチング技法の組合せによって形成することができる
。膜は引張り応力が約１０８ｄｙｎ．／ｃｍ２であることが好ましい（これは、１つの方
法では、ｎ型ドーパント濃度が１０１６ａｔｏｍ／ｃｍ３ないし１０１９ａｔｏｍ／ｃｍ
３である層を形成し、電気化学エッチング技法を適用することによって行われる）。半導
体基板膜２０を製造した後（第３ａ図参照）、低応力誘電体材料を使用して半導体デバイ
ス２４、２６、２８、、、３０を基板２０上で製造して相互接続する。半導体基板上に形
成された低応力誘電体膜は（相互接続金属被膜と共に）、膜の半導体基板部分が独立の半
導体デバイスとしてエッチングされ、あるいはトレンチされた後で唯一の構造回路膜構成
要素となる。不動態化のためと、結果として得られる膜２０の厚さを増して特定の所望の
レベルの耐久性を達成するために、相互接続金属被膜上の追加低応力誘電体層（図示せず
）を塗布することができる。
半導体基板１４（第２図参照）の背面エッチングによって、半導体デバイス２４．．．
３０の下面にアクセスできるようになり、半導体デバイスの追加処理を実行できるように
なる。半導体デバイス２４．．．３０の下面に対する処理オプションは方法＃１の場合の
ものと同じである。しかし、半導体デバイスのトレンチ絶縁（第１ｃ図参照）は今までの
ところ実行されていない。トレンチ絶縁とは、半導体デバイス２４、２６、２８のすべて
の面上での前記半導体デバイス間の分離空間２５、２７、２９（通常幅が２μｍよりも狭
い）のエッチングであり、確立されたＩＣ処理技法である。次いで、空間またはトレンチ
２５、２７、２９を誘電体で充填する。本明細書で適用されるトレンチ絶縁は新しいもの
である。なぜなら、この技法は誘電体膜によって支持される半導体膜に適用されているか
らである。トレンチ絶縁が所望の場合、確立されたマスキング技法およびエッチング技法
を適用してトレンチを形成することができる。
半導体基板の厚さの一様性はＩＣの半導体デバイスの動作特性の一様性とリソグラフィ
処理ステップに重要である。上述の実施例は、半導体基板材料を選択的にエッチングする
際にエッチング・ストップ技法を使用して所望の基板膜厚さを形成する。
相互接続回路膜もガラスまたは水晶製基板２３（通常、厚さは５０ミルよりも薄い）上
に形成することができる。この場合、第１ｈ図に示したように、基板２３の両面にポリシ
リコンの伸長膜２５（LE. TrimbleおよびG. E. Celler著の“Evaluation of polycrystal
line silicon membranes on fused
silica"（J.
Vac. Sci. Technology B7(6)、１９８９年１１月／１２月）で教示された）を堆積させる
。次いで、第１ｉ図に示したように、ポリシリコン膜２５上にＭＤＩ相互接続回路膜２７
を形成する。第１ｊ図に示したように、基板２３の背面上のポリシリコン２５の開口部２
９を設け、基板２３の背面を選択的にエッチングして、自立伸長ポリシリコン膜２７が残
りの基板のフレーム２３ｂに保持されたままにする。やはり第１ｊ図に示したように、回
路膜２７のすぐ下のポリシリコン２５を任意選択で除去することができる。回路膜を基板
エッチング液から保護するために、基板の背面にエッチングする前に金属膜（図示せず）
またはその他の保護層を回路膜上に堆積させる。ＭＤＩ相互接続回路膜の製造で非半導体
基板を使用するために検討すべきことは、基板材料の費用要件または適用要件である。こ
の方法を膜製造に適用した例には、高分解能共形コンタクト・リソグラフィック印刷用の
マスクおよびＭＣＭ（マルチチップ・モジュール）相互接続回路がある。
低応力二酸化ケイ素・窒化ケイ素堆積仕様
低応力膜は、低応力高温誘電体膜のＭＤＩ要件を満たすように製造されている。このよ
うな膜はNovellus Systems, Inc.（San Jose, CA）のConcept One誘電体堆積装置上で製
作されたが、そのような装置に限定されない。低応力は、Nouvellus装置によって行われ
る二酸化ケイ素および窒化ケイ素の堆積に関して、張力が８×１０８ｄｙｎ．／ｃｍ２よ
りも低い（好ましくは１×１０７ｄｙｎ．／ｃｍ２）ものとして定義される。様々な装置
上で製作される異なる誘電体の受け入れられる表面応力レベルはそれぞれ大きく異なる。
以下のものは、ＭＤＩプロセスによって必要とされる二酸化ケイ素または窒化ケイ素の
誘電体膜を製作するために使用される２つの典型的な仕様である。これらの仕様の変形例
を使用して、堆積させる誘電体膜の特定の特性を強調することができる。これらの仕様は
、Nouvellus社製装置上でＭＤＩプロセスの要件を満たすための唯一の仕様でも、ＭＤＩ
プロセスに対する制限でもない。仕様のパラメータをわずかに変更すれば、材料の構造、
エッチング速度、屈折率、表面応力、または堆積させる誘電体材料のその他の特性の変化
をもたらすことができる。
仕様＃１ 仕様＃２
二酸化ケイ素 窒化ケイ素
温度 ４００℃ ４００℃
圧力 １．８Ｔｏｒｒ ２．３Ｔｏｒｒ
ＨＦＲＦ電力 ６４０Ｗ ２２０Ｗ
ＬＦＲＦ電力 １６０Ｗ １８０Ｗ
１００Ω
ＳｉＨ４ ２６０ｓｃｃｍ ０．２３ｓｌｍ
ＮＨ３ − ２．００ｓｌｍ
Ｎ２ １１５０ｓｃｃｍ ０．６０ｓｌｍ
Ｎ２Ｏ ６０００ｓｃｃｍ −
構造的に拡張された低応力誘電体回路膜
第５図は、構造的に拡張されたＭＤＩ回路膜構造を示す。ＭＤＩ回路膜の構造的拡張は
、圧力感知やＩＣウェハ分類試験などでのコンタクト試験測定など、通常の動作の一部と
して膜に応力が印加される様々な応用例に必要であることが分かる。厚さが１μｍを超え
て、通常１０μｍないし２５μｍになるように、誘電体膜の一部４４をＳＤ層２４ａ上に
堆積させる。誘電体膜のこの堆積した厚い層４４をマスクでパターン化し、ドライ・エッ
チングで蜂の巣状パターンのリセス４６ａ、４６ｂ、４６ｃを得る。これらのリセス４６
ａ、４６ｂ、４６Ｃの深さは、それらがエッチングされた低応力誘電体４４の厚さの約７
５％である。任意選択の電気コンタクト４７は、回路電極の一例として提供され示されて
いる。リセス４６ａ、４６ｂ、４６ｃの開口部の寸法は通常、深さ寸法の２倍または３倍
である。任意選択で、１，０００Åの低応力ＣＶＤ窒化ケイ素の堆積を適用して不動態化
シールを形成することができる。
ＭＤＩエア・トンネル相互接続構造
半導体デバイスとコンデンサや抵抗器などの受動回路要素との間の相互接続金属被膜を
構成する金属導体（トレース）のインピーダンスは、１００ＭＨｚを超える動作周波数で
慎重に設計しなければならない。誘電（絶縁）体材料の誘電定数は、この材料の使用を検
討するときの一次決定因子である。相互接続構造の製作で従来使用されているポリイミド
材料は通常、２ないし３．５の範囲の誘電定数を有する。ＣＶＤ二酸化ケイ素および窒化
ケイ素の誘電定数は通常、３．５以上である。理想的な誘電体は、誘電定数がほぼ１であ
る真空、ガス、または空気である。真空誘電体またはガス状誘電体で導体の表面積の大部
分を絶縁する相互接続構造を製造すると、その構造の高速動作に関する最適に近い条件が
得られる。周期的にのみＩＣの表面に接触する「エア・ブリッジ」と呼ばれるトレース構
造または導体構造をＩＣの表面上に製造する。この周期的接触によって、絶縁の正味誘電
定数が低い機械的支持ないし電気的接触が提供される。エア・ブリッジは従来、マイクロ
波回路の製造で使用されている。そのような回路は、ＧＨｚの範囲の動作周波数を有する
。
第６ａ、６ｂ、および６ｃ図は、誘電層５２、５２ａの内部にある導体構造５０の断面
図を示す。しかし、導体構造５０は、従来のエア・ブリッジと同様に、周期的にのみ機械
的接触するガス状一次表面誘電体コンタクト５０−ａ、５０−ｂ、５０−ｃを有する。導
体５０は、周りのまたは密閉する固体材料構造に接触せずにガス状誘電体に懸垂する。第
６ｄ図は、コラム支持体（ないしバイア・コンタクト）５０−ａ、５０−ｂ、５０−ｃお
よび誘電体支持コラム５２−ａ、５２−ｂを示す導体またはトレースの一部の平面図であ
る。この相互接続構造を本明細書では「エア・トンネル」と呼び、その製造方法は、上述
のＭＤＩ回路膜（誘電体膜および半導体膜）製造で使用された方法を直接拡張したもので
ある。第６ａ、６ｂ、および６ｃ図にも、誘電体膜５６、半導体膜５８、誘電体支持コラ
ム５２ａ、接地平面金属被膜６０、ａ−Ｓｉ（無定型ケイ素）のエッチング除去によって
形成されたキャビティ５４、およびすべてのａ−Ｓｉのエッチング除去のための開口部６
２が示されている。第６ｂ図は、第６ａ図の代替構造のエンドオン図である。第６ｂ図は
、支持（懸垂）導体５０への誘電プラグ・コンタクト６８を示す。第６ｃ図は、誘電体７
０およびトレース７２の第２の層を含む第６ａ図の構造の拡張を示す。
エア・トンネル構造は、ＭＤＩ回路膜の他にどんな半導体基板上にでも製造することが
できる。使用される構造誘電体材料は、上述のＭＤＩ回路膜の製造で使用されたものと同
じ低応力誘電体グループから選択される。エア・トンネルの製造方法は、回路膜中の半導
体デバイスおよび受動回路要素のガス状誘電絶縁に拡張することもできる。
一実施例のエア・トンネル構造は、ＣＶＤ処理技術によって製造される。ＥＣＲ（電子
サイクロトロン共鳴）プラズマＣＶＤ処理もまもなく、代替堆積法を提供することができ
る。導体デバイスまたは半導体デバイスのガス状誘電体分離は、他のＭＤＩ回路膜材料層
と比べて、ＣＶＤ手段によって堆積させることができ、選択的にエッチングできる、ａ−
Ｓｉ、ポリシリコン、または代替材料（通常、誘電体材料）の犠牲ＣＶＤ膜を形成するこ
とによって行われる。回路膜の製造でのエア・トンネル相互接続構造の使用を予期して、
各デバイスをトレンチ絶縁させ、露出させたデバイス表面上に薄い酸化物層または窒化物
層（通常、厚さは２，０００Åよりも薄い）を堆積させ、次いで、ａ−Ｓｉ膜を堆積させ
ることによって半導体デバイスを絶縁させる（不動態化する）。ａ−Ｓｉ膜の厚さおよび
絶縁トレンチの幅は、トレンチが均一に詰め込まれ、あるいは充填され、プラグ上の表面
が比較的平坦になるように選択される。このプラグ技法は、すべての相互作用する表面上
に共形的に膜を堆積させるＣＶＤ処理技法によって容易になる。続いて、エア・トンネル
相互接続構造を完成し、シリコン選択的エッチング液によってａ−Ｓｉ層を除去する。以
下で説明するように、エッチング液はエッチング・バイアを介してａ−Ｓｉにアクセスす
る。
エア・トンネル相互接続部製造法は基礎基板とは独立している。基礎基板は第６ｄ図に
示したＭＤＩ回路膜（その製造については上記で開示した）、従来の半導体デバイスＩＣ
基板、ＭＣＭ回路基板、ＭＤＩテスタ表面膜などでよい。
エア・トンネル製造プロセスは、相互接続すべき電極を含む基板５６上にａ−Ｓｉ膜７
６を堆積させることから始まる（第６ｆ図参照）。トレンチおよびコンタクト・バイアで
ａ−Ｓｉ膜７６をパターン化する。通常タングステン（Ｗ）であるＣＶＤ処理された金属
膜５０をａ−Ｓｉ上に堆積させる。ａ−Ｓｉ層中のａ−Ｓｉトレンチおよびバイアの寸法
は平坦なプラグの形成と一貫している。ａ−Ｓｉ７６中のトレンチは、金属膜５０を詰め
られると、導体の支持コラム５０−ａ、５０−ｂ、５０−ｃになる。第６ａおよび６ｄ図
を参照されたい。バイアに導体を堆積させると、機械的（コラム）支持および電気的接触
が提供される。金属膜５０をパターン化し、ＣＶＤ処理された第２のａ−Ｓｉ膜７８を金
属膜５０上に堆積させる。（金属膜５０のパターン化の前に）ＡｕやＣｕなど極めて導電
性の金属の薄い層（第６ａ図には図示せず）をＣＶＤ金属上にスパッタ堆積させて、導体
の導電性を強化することができる。第６ｆ図に示したように、ａ−Ｓｉ膜７８をパターン
化し、金属導体５０からａ−Ｓｉ膜７８を除去して導体５０のエッジに沿ってトレンチ８
０を形成する。第６ｇ図に示したように、第３のＣＤＶａ−Ｓｉ層８２をこのトレンチに
詰め込む。金属導体５０上での第２のａ−Ｓｉ層７８のパターン化に厳密なアライメント
は必要とされない。第２のａ−Ｓｉ層７８の厚さの＋５０％のアライメント公差で十分で
ある。
この結果得られる３枚のａ−Ｓｉ膜７６、７８、８２は比較的平坦であり、導体５０が
真下にあるエッジに沿って微細表面形状がある。この表面微細形状は、ａ−Ｓｉ表面を浅
く熱酸化し、次に酸化物を剥離することによって減らすことができる（図示せず）。
ａ−Ｓｉおよび金属膜を平坦化するために使用できる代替方法は、第２のａ−Ｓｉ膜８
１を塗布した後に、基板７５、低応力誘電体７７、第１のａ−Ｓｉ層７９、および第２の
ａ−Ｓｉ層８１上に厚いポリマーをスピン・コートすることである（このａ−Ｓｉ膜８１
は、前記の第２のａ−Ｓｉ膜と第３のａ−Ｓｉ膜を組み合わせたものに等しい厚さに堆積
させる）。使用されるポリマー８５は、ａ−Ｓｉ膜とほとんど同じＲＩＥ率をもつように
選択される。ポリマー８５を完全に除去し、所望に応じてａ−Ｓｉのエッチングを継続す
る。第６ｈおよび６ｉ図を参照されたい。
次いで、ａ−Ｓｉ膜のスタックをパターン化して、低応力誘電体の上層の支持コラム５
０−ａ、５０−ｂ、５０−ｃになるトレンチを形成する。これらの支持コラムは通常、（
第６ｄ図に示したように）導体５０に沿って連続的に並べ、導体のない開放領域５１を介
して周期的に並べる。支持コラム（エッチング・バイア）を周期的に重ねて並べることに
よって、堆積したすべてのａ−Ｓｉ材料を除去するａ−Ｓｉ選択的エッチング液の能力が
向上する。任意選択で、低応力誘電体膜を堆積させる前に、通常厚さが５，０００Åより
も薄い金属膜６０（第６ａ図参照）を、パターン化されたａ−Ｓｉ上に堆積させて、接地
平面および導体５０用のＥＭ（電磁）シールドとして働かせることができる（この金属膜
は、ａ−Ｓｉを除去した後も上部の低応力誘電膜に接触したままである）。通常厚さが１
μｍないし２μｍの低応力誘電体膜５２、５２ａを、パターン化されたａ−Ｓｉ膜上に堆
積させる。この低応力誘電体層５２、５２ａをａ−Ｓｉ膜へのトレンチ開口部６２でパタ
ーン化する。これらのトレンチ開口部は、エッチング・バイアと呼ばれ、層の数にかかわ
らずに各相互接続層からすべてのａ−Ｓｉ膜内部層を除去するためにＴＭＡＨやエチレン
・ジアミンなどａ−Ｓｉ選択的エッチング液用のアクセスを提供する。
第６ｃおよび６ｄ図に示したように、誘電体中のエッチング・バイア６２を誘電体支持
コラムの近くに並べる。あらゆる相互接続層上に、エッチング液がエア・トンネル相互接
続構造のすべての下部層に到達できるようにするのに十分な１層当たり頻度になるように
エッチング・バイア６２を並べる。エッチング・バイア６２を形成した後に、以下に概要
を述べるプロセス・ステップのシーケンスを繰り返すことによって追加相互接続層７２、
８０（第６ｃ図参照）を形成することができる。エア・トンネル相互接続構造を半導体膜
上で使用して回路膜を形成する（ＭＤＩプロセス）とき、半導体膜の両面へのエア・トン
ネルの応用は自然な拡張であり、異なる処理シーケンスを必要とする特殊ケース応用例で
はないことは明らかであろう。
エッチング・バイア６２は、有効な回路誘導体が回路膜に進入できるようにするガス状
材料（Ｎ２や空気など）用のアクセス・ポートとして働く。エッチング・バイア６２は、
内部相互接続構造と回路の表面の外部環境との間で等圧を維持するようにも働く。
エア・トンネルを製造する処理ステップの以下のシーケンスでは、処理中の基板が、ス
テップを開始するための既存の低応力誘電体膜層を有すると仮定されている。
１．金属コンタクト・プラグ・バイアおよびエッチング・バイア用の誘電体をパターン
化する。
２．ａ−Ｓｉの膜を堆積させる。この膜の厚さは、下部の低応力誘電体からのトンネル
導体の下部分離距離を決定する。
３．導体支持コラム用のａ−Ｓｉ膜をパターン化する（下部の誘電体へのバイア）。
４．金属導体膜を堆積させる。
５ａ．金属導体膜をパターン化する。
５ｂ．任意選択で、導電膜をパターン化する前に高導電性金属膜を堆積させる。
６ａ．ほぼ金属膜の厚さのａ−Ｓｉ膜を堆積させる。
７ａ．導体表面を露出させるようにａ−Ｓｉ膜をパターン化し、側面導体に沿ってトレ
ンチ・エッチングする。
８ａ．表面が平坦化するようにａ−Ｓｉ膜を堆積させ、上部の誘電体膜から導体を分離
する。
９．誘電体支持コラム用のａ−Ｓｉ膜をパターン化する（誘電体へのバイア）。
１０．任意選択で、接地／シールド金属膜を堆積させる。
１１．低応力誘電体膜を堆積させる。
１２．誘電体をエッチング・バイアでパターン化し、あるいは上記の第１のステップか
ら繰り返す。
上記のステップ６ないし８は、平坦化された導体層を形成するための以下の代替ステッ
プと交換することができる。
６ｂ．厚さが導体の厚さに等しくなり、導体上に所望の分離がもたらされるようにａ−
Ｓｉ膜を堆積させる。
７ｂ．第６ｈ図に示したように、ａ−Ｓｉ膜のエッチング速度に非常に類似するエッチ
ング速度で平坦化ポリマーを堆積させる。
８ｂ．第６ｉ図に示したように、すべてのポリマー材料が除去されるまでＲＩＥする。
エア・トンネルの主な属性を以下に示す。
１．低平均誘電定数（１に近い）。
２．自動平坦化製造方法
３．一体的な接地またはＥＭ遮蔽平面
４．回路膜の一面または両面への適用
５．ＭＤＩ回路膜または標準ウェハ基板への適用
一例として、エア・トンネルによって接続されたＭＯＳＦＥＴデバイスの断面図を第６
ｅ図に示す。第６ｅ図のトランジスタは、半導体膜で形成され、金属コンタクトによって
電極に懸垂され、すべての残りのデバイス表面上でガス状誘電体によって分離されている
。第６ｅ図には、半導体膜の能動部分８４（ＭＯＳＦＥＴ）および未使用部分８６、薄い
窒化物絶縁膜８８、機械的導体支持体９４、導体トレース９２、および追加エア・トンネ
ル相互接続構造９２、９４、９６が示されている。
ＭＤＩ回路膜の利点
回路膜を製造することによって、以下のように新しい方法で集積回路を製造し使用する
ことができる。
１．背面相互接続金属被膜、背面ＳＤ電極コンタクト、および誘電体通過膜相互接続金
属被膜信号経路指定（第３ｂ図参照）。
２．回路膜のどちらかの面上の光学送受信半導体デバイスによる、ＭＤＩ回路膜１５０
ａ、１５０ｂ、１５０ｃの垂直アレイ・スタックでの光通信の使用（第７図参照）。ＩＣ
のエッジに接続部を形成する（これは現行の慣習である）代わりにＩＣの表面上の任意の
点からいくつかのＭＤＩ回路膜１５０ａ、１５０ｂ、１５０ｃのスタックを介してデータ
をバス接続すると、回路の構造が簡単になる。外部通信光学トランシーバ１５２が提供さ
れる。ＭＤＩ回路膜１５０ｂは、送信機（レーザ・ダイオード・アレイ）１５６からの光
通信が光学受信機ＳＤ１５８に伝わる際に通過する透明な窓１５４を含む。ＭＤＩ回路膜
のスタックは、支持体１６０によってまとめて保持される。金属導体ではなく光学手段を
使用してＩＣ間で情報を送信する能力によって、現在の金属接続方法と比べて、通信経路
の長さが短くなり、通信経路の速度および帯域幅が増し、消費電力が減少する。
ＭＤＩ回路膜の光学受信機は通常、厚さが５，０００Åよりも薄い。この厚さの受信機
はそれに当たる光学信号フルーエンスの一部だけを吸収し、残りのフルーエンスは受信機
の対向側へ通過する。これによって、第２および第３の受信機を同じ信号を受信するよう
に光学送信機の経路に位置決めすることができる。１つの送信機に関連する受信機の数を
決定する制限条件は、光学送信機の出力フルーエンスと、トランシーバ基板の厚さである
。いくつかの受信機に同時に光学信号を送信するこの能力は、（あらゆる回路膜界面での
トランシーバ構造に対する）回路の複雑度の低減と性能（トランシーバ（リピータ）伝搬
遅延なし）の利点を有する。
３．第８図に示したように、２つ以上の回路膜を垂直ボンディングして三次元回路構造
を形成する。回路膜表面電極１６８ａ、１６８ｂ、１６８ｃ、１６８ｄ（パッド）の圧縮
ボンディングによってＳＤ１６２、１６４、１６６を含む回路膜１６０ａ、１６０ｂ、１
６０ｃを相互接続する。ＭＤＩ回路膜間のボンディング１７０は、２つのＭＤＩ回路膜１
６０ｂ、１６０ｃの表面でボンド・パッド１６８ｃ、１６８ｄを整列させ、機械的圧力源
またはガス圧力源を使用してボンド・パッド１６８ｃ、１６８ｄ（通常は直径４μｍから
２５μｍ）を押し合わせることによって行われる。パッド１６８ｃ、１６８ｄがはんだで
ある場合、はんだの融点（通常３５０℃よりも低い）まで加熱して、パッドを相互に溶接
することができる。パッドがインジウム、錫、またはそのような金属の合金である場合、
約１００ｐ．ｓ．ｉの圧力を加え、選択された金属または合金に応じて、５０℃ないし４
００℃の温度を加えることによって、圧力金属パッド１６８ｃ、１６８ｄ間にボンド１７
０を形成する。
４．ＭＤＩナノメートル幅ＭＯＳＦＥＴデバイス製造方法。ゲート領域長が０．５μｍ
（５００ｎｍ）よりも短いＭＯＳＦＥＴデバイスを製造できるようにするには、現在の所
、現行の大容量光学ステップ・ツールよりも高い分解能をもつリソグラフ・ツールが必要
である。本明細書では、ゲート長が５００ｎｍよりも短く、かつ２５ｎｍよりも短いゲー
ト長が可能なＭＯＳＦＥＴを製造するいくつかの方法を提示する。これらの方法は、ＭＤ
Ｉプロセスを活用して、リソグラフィック手段なしで５００ｎｍ（０．５μｍ）よりも短
いトランジスタ・ゲート領域を形成するものであり、前記方法について以下で説明する。
５．従来の剛性の基板上に製造された集積回路と共に形成されるセンサ・ダイアフラム
。
６．回路膜の半導体層の両面での電気絶縁された半導体デバイスの製造。
Ｖ溝トランジスタ領域ゲート形成方法
第９ａないし９ｅ図は、対向するゲート電極を含み、ゲート幅が２５ｎｍ（２５０Å）
よりも短いｐチャネルまたはｎチャネル（ｎｐｎ）トランジスタを形成するステップのシ
ーケンスを示す。このプロセス・ステップ（第９ａ図参照）では、幅が約０．５μｍない
し１．５μｍの絶縁金属ゲート電極１７４がトランジスタの背面（対向側）上に製造され
たＭＤＩ回路膜の開始基板を仮定している。このＭＤＩ回路膜は、厚さが通常２μｍより
も薄い軽くドーピングされた＜１００＞結晶シリコン膜層１７６と、１μｍないし２μｍ
の低応力誘電体層１７８とから成る。
一実施例用のプロセス・ステップのシーケンスを以下に示す。
１．軽くドーピングされたｐウエルおよびｎウエルを形成する。第９ｂ図は、１つのそ
のようなウエル１８０を示す。これは、ＭＤＩ回路膜のシリコン層１７６上に窒化物層１
８２を堆積させ、ウエル１８０をパターン化し、所望のドーパントを注入することによっ
て行われる。
２．誘電体１８４（第９ｃ図参照）を堆積させ、０．７５μｍないし１．２５μｍで知
られている幅を有する開口部を対向するゲート領域上にパターン化する。
３．シリコンの＜１１１＞結晶平面に沿って異方性エッチングを施して、知られている
深さでサイド・アングルが５４．７°のＶ溝１８６を形成する。これは、定時エッチング
で行う。
４．０．５μｍないし１．５μｍの知られている厚さのタングステンなどの金属層１９
０をＣＶＤ装置によって堆積させ、Ｖ溝１８６を閉鎖する。
５．知られている厚さの金属プラグがＶ溝１８６中に残るまで金属層１９０のエッチン
グを繰り返す。その結果得られるトランジスタ・ゲート長の幅は、Ｖ溝中の残りの金属の
寸法によって決定される。
６．第９ｃ図中の誘電体マスク１８４を剥離する。
７．ゲート１７４に対向する金属プラグ１９０を露出させるようにシリコン１８０表面
をエッチングする。
８．誘電体層を堆積させ、トランジスタ・ソース領域およびドレーン領域の大量注入ド
ーピング１９２のためのパターン化を施す。これは、ｎドーピングおよびｐドーピングを
別々に行って、軽くドーピングされたゲート・チャネル領域１９４を残すことによって行
われる。
９．第９ｅ図中の誘電体マスクを剥離して、シリコン１８０表面が金属プラグ１９０の
レベルよりも低くなって除去されるまで前記表面をエッチングする（このステップは任意
選択であり、金属プラグは選択的にエッチング除去することができる）。
１０．トランジスタを絶縁するために、下部低応力誘電体層１７８へのトレンチ１９６
を形成する。
１１．活性トランジスタ・インプラント１９２を熱処理する。
１２．ソース・コンタクトおよびドレーン・コンタクト１９８を形成する。
１３．ソース・コンタクトおよびドレーン・コンタクト１９８を熱処理する。
ソース・コンタクトとドレーン・コンタクトとを含むトランジスタ上に、あるいはトラ
ンジスタのゲート領域を形成した後に、ゲート幅の実際の長さよりもずっと広い対向する
ゲート電極が製造できたことは明らかであろう。
知られている長さのゲート領域１９４を確実に製造できるかどうかは、エッチング速度
制御に依存する。現在のエッチング速度技法は、２５ｎｍよりも短い長さのゲート領域１
９４を形成する能力をサポートする。金属プラグ９０の代わりにＣＶＤ誘電体もゲート注
入マスクとして使用することができる。このゲート製造法はバルク・シリコンでも行うこ
とができ、ＭＤＩプロセスに限らない。サブミクロン分解能が可能なリソグラフィック手
段なしでゲート領域のサブミクロン分解能が達成されたことに留意されたい。
第９ｆ、ｇ、ｈ、ｉ、ｊ図は、基板撮像非リソグラフィックＭＯＳトランジスタ・ゲー
ト領域またはバイポーラ・エミッタ領域を形成するプロセス・シーケンスを示す。このプ
ロセスは、膜基板のどちらかの面でのプロセス・ステップに適応するＭＤＩ構造の新しい
能力を活用する。このプロセスは、１００ｎｍよりも小さな最小形状寸法を形成すること
ができ、異方性エッチング・エピタキシアル・プロセスを使用することによってそれを行
う。
第９ｆ図は、上記で提示した方法のうちの１つによって形成された半導体１８９および
低応力誘電体１９１のＭＤＩ基板を示す。一面上の誘電体層１９１はパターン化され、半
導体層１８９は対向する面上の誘電体層１９３まで異方性エッチングされている。半導体
層１８９の厚さは２μｍよりも薄くなるように選択され、誘電体層１９１、１９３はそれ
ぞれ厚さが１μｍよりも薄い。ただし、これらの寸法はトランジスタ寸法を達成するよう
にスケーリングすることができる。誘電体のパターン化された開口部１９５の寸法は、誘
電体の下部表面上にあるエッチングされた開口部１９７が１００ｎｍよりも短い所望の幅
になるように選択される。どんな寸法の幅でも作製できるが、１００ｎｍよりも短い幅が
このプロセスの一次目的である。この目的は、光学手段で満たすことはできない。パター
ン化された誘電体１９１は、続くＲＩＥプロセス・ステップ中に、対向する誘電体層と比
べて高い選択性を提供するように１，０００Åないし２，０００Åの低応力窒化ケイ素層
１９９を有する。
第９ｇ図は、パターン化された層１９１に対向する誘電体層１９３を介して形成された
開口部１９７を示す。対向側の誘電体の下側にある開口部１９７を含む異方性エッチング
された半導体層１８９を基板撮像マスクとして使用し、誘電体層１９３をＲＩＥ（ドライ
）処理によってエッチングした。この基板撮像開口部１９７は直径が１００ｎｍよりも短
くてよく、ＭＯＳトランジスタのゲート領域またはバイポーラ・トランジスタのエミッタ
領域になる。第９ｈ図は、選択的エピタキシアル成長２０１によって閉鎖された基板撮像
領域１９７を示す。エピタキシアル成長２０１は、ショート・チャネル効果を低下させる
ように傾斜ドーパント構造で形成することができる。第９ｉ図は、自動撮像開口部１９７
、ＣＶＤまたは熱によって形成されたゲート酸化物の平坦化ステップが実行され、電極が
形成された後のゲート酸化物２０３および電極２０５の形成を示す。ゲート電極２０５が
形成される誘電体層１９３がゲート領域に自動位置合わせされることに留意されたい。
第９ｊ図は、完成したＭＯＳトランジスタを示す。ゲート電極２０５に対向する面は誘
電体が剥離され、平坦化され、２，５００Åよりも薄い厚さまでエッチングされている。
次いで、ソース／ドレーン分離のためにトレンチ２０７を製作して、低応力誘電体層２０
９を堆積させ、ソース／ドレーン電極２１１、２１３を形成した。
当業者には、いくぶん類似する製造ステップでバイポーラ・トランジスタを形成できる
ことが明らかであろう。
ＭＤＩ横方向エピタキシアル成長トランジスタ・ゲート領域製造
第１０ａ、ｂ、ｃ、ｄ図は、サブミクロンＣＤ分解能機能をもつリソグラフィ・ツール
の必要なしに、サブミクロン寸法のトランジスタ・ゲート領域長をもつＭＯＳＦＥＴトラ
ンジスタを形成する方法を示す。この方法は、上記で説明したＭＤＩプロセス技法の拡張
である。
第１０ａ図で、開始基板構造は、膜２０２を形成する組合せシリコン・誘電体２０４膜
である。この膜２０２は、上記で開示した方法のうちの１つによって形成される。続いて
、ｎ＋トランジスタ・チャネルおよびｐ＋トランジスタ・チャネルのドーピングのために
膜２０２をパターン化する。第１０ａ図は、窒化物マスク２１２を含むＭＯＳトランジス
タ・チャネル（ソース２１０領域、ゲート２０８領域、およびドレーン２０６領域）の断
面図を示す。マスク２１２によってトランジスタのゲート領域が製作される位置で、ゲー
ト２０８のトレンチを異方性エッチングで下部の誘電体膜２０４までエッチングする。露
出したシリコン側壁２１４は薄熱酸化およびエッチング剥離または化学技法によって研磨
することができる。第１０ｂ図は、第１０ａ図の構造の平面図であり、トランジスタ・チ
ャネル２１０、２０８、２０６が、誘電体を充填されたトレンチ２１６によって周りのト
ランジスタ・デバイスから絶縁されている。ゲート領域トレンチ２０８をエッチングする
前にこれらのトレンチ２１６を製造する。次いで、シリコン２２０を横方向選択エピタキ
シアル成長させることによって、両方のシリコン側壁から、隣接する領域２１０、２０６
と同じまたは類似のドーピング濃度になるように、ゲート領域トレンチ２０８を充填する
（第１０ｃ図参照）。ゲート領域をエピタキシアル成長させる前にソース・ドレーン注入
ドーピングをドーピング手段として使用することもできる（ＣＭＯＳデバイスの場合、ｎ
＋トランジスタ・チャネルおよびｐ＋トランジスタ・チャネルは、２つの別々な処理ステ
ップ・シーケンスで処理される）。
接近するシリコン側壁２２０間の残りの分離距離「ｄ」が所望のゲート領域長に等しく
なったときにゲート領域トレンチ２０８でのエピタキシアル成長プロセスを停止する。実
際のゲート領域２２２を形成するためにドーピング濃度を変更し、第１０ｃおよび１０ｄ
図に示したように、ゲート領域トレンチが閉鎖されるまでエピタキシアル成長を継続する
。
最初のゲート領域トレンチ２０８の幅およびエピタキシアル成長速度は、５ｎｍよりも
少ないエラーで制御することができる。これにより、ゲート領域トレンチ２０８を形成で
きる精度、横方向エピタキシアル成長２２０の堆積速度制御、および所望のドーピング遷
移をもたらす能力によって、ゲート領域の長さｄを決定することができる。この方法の結
果は、２５ｎｍ以下のゲート領域長さｄを形成できることを意味する。これは、現在、こ
の１０年の終わりに生産能力が１２０ｎｍに達すると予期されている現行の光学リソグラ
フィック法をはるかに超えている。
第１０ｄ図は、ソース電極およびドレーン電極２２６、２２４と、対向するゲート電極
２３０とを含む完成されたトランジスタを示す。エピタシアル成長したゲート領域２２２
の表面は平滑ではないが、下部低応力誘電体膜２０４に接触して形成されているためゲー
ト領域２２２の背面は平滑である。ゲート電極２３０は、下部誘電体膜２０４を背面から
パターン化し、それによって、対向するゲート電極２３０を形成することによって、より
容易にかつ確実に形成される。開口部が、エピタキシアル成長したゲート領域２２２の長
さｄよりもずっと大きくなるように、誘電体がなくなるようにゲート領域２２２の背面を
エッチングする。リソグラフィック・ツールの制限のためにソース２１０領域およびドレ
ーン２０６領域もゲート領域と共に露出させる。ゲート酸化物絶縁２３２を必要な厚さま
で熱成長させ、あるいは堆積させ、金属電極またはケイ化物電極を形成する２３０。
トランジスタ・チャネルのソース２１０領域およびドレーン２０６領域にゲート電極２
３０を重ねると、都合の悪いことに、性能を制限するキャパシタンスがもたらされる。重
なったゲート電極構造からのキャパシタンスの低減は、拡張されたゲート領域を形成する
ための、ゲート領域上のゲート領域成長との界面でのソース領域およびドレーン領域のエ
ピタキシアル傾斜ドーピング、または電極のソース側エッジがトランジスタ・チャネルの
ソース／ゲート界面とほぼ整列するようなゲート電極のオフセットによって行うことがで
きる。これらの方法を以下で説明する。上記で説明したＭＯＳＦＥＴトランジスタ構造は
、やはり以下で説明する、第１２ｇ図に示したバイポーラ・トランジスタ構造に変換する
ことができる。
ＭＤＩ回路膜構造は、半導体デバイスの電極コンタクトを前記デバイスの背面（または
、対向する面）に位置決めする能力を提供する。これによって、デバイス絶縁を達成する
処理ステップの減少における顕著な節約と、新しいトランジスタ構造とが提供される。
第１１ａ図は、ｎｐｎトランジスタ構造またはｐｎｐトランジスタ構造２４４を得るた
めに追加半導体層がエピタキシアル形成されたＭＤＩ回路膜（誘電体２４０膜および半導
体２４２膜）の断面図を示す。ゲート領域に対応するエピタキシアル層２４４−ａは厚さ
が２５ｎｍよりも薄くなるように形成することができる。第１１ｂ図は、ソース２４６、
ドレーン２４８、およびゲート電極２５０−ａ、２５０−ｂが取り付けられた誘電体膜２
４０上で絶縁されたトランジスタ・チャネル２４４を形成する続く周知の半導体処理ステ
ップの後の誘導体２４０および半導体２４７、２４４、２４５膜を示す。ソース領域２４
５およびドレーン領域２４７も示されている。ゲート酸化物絶縁２５１を熱成長させ、あ
るいは堆積させて、トランジスタ・チャネルの一面またはすべての面にゲート・コンタク
ト２５０−ａ、２５０−ｂを形成することができる。別のコンタクト２５０−ｂをゲート
電極２５０−ａの対向側に形成し、トランジスタ・バイアス・コンタクトとして使用する
こともできる。トランジスタ・ドレーン領域２４７の下部の誘電体膜２４０中にバイアを
エッチングすることによって、対向するドレーン・コンタクト２４８を形成する。
第１１ｃ図は、周知の方法によって、低応力誘導体膜２５４上に、横方向導電経路（通
常、埋込み層と呼ぶ）を形成する必要なしに形成されたバイポーラ・トランジスタを示す
。半導体膜２５６にエミッタ２５８領域、ベース２６０領域、およびコレクタ２６２領域
を形成する。コレクタ・コンタクト２６４はエミッタ２５８の真下に形成する。ＧａＡｓ
ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）やバリスティック・トランジスタなど、
第１１ｃ図に示したように背面コンタクトと共に再構成できる非シリコン半導体トランジ
スタ構造があることが明らかであろう。
第１１ｂ図のＭＯＳＦＥＴトランジスタ構造の製造においてゲート電極２５０−ａをゲ
ート領域を超えて拡張すると、トランジスタの寄生キャパシタンスが増加し、したがって
、トランジスタの性能に悪影響を及ぼす。このキャパシタンスは、傾斜ゲート・ドーピン
グ（ＧＧＤ）、エピタキシアル拡張ゲート（ＥＥＧ）、およびゲート電極オフセット（Ｇ
ＥＯ）と呼ばれるいくつかの方法を別々にまたは組み合わせて使用することによって低減
することができる。
傾斜ゲート・ドーピングを第１１ｂ図に示す。この方法によって、ソース領域２４５お
よびドレーン領域２４７のドーピング・レベルは前記領域のゲート領域とのそれぞれの界
面で変化する。これによって、ゲート電極が重なるソース２４５領域およびドレーン２４
７領域からゲート電極を分離する誘電体絶縁２５１の下にある半導体の有効誘電定数が直
接減少する。
ゲート酸化物２５１およびゲート電極２５０−ａが製造されるトランジスタの表面上で
ゲート領域２４４−ｂを選択エピタキシアル成長させることによってエピタキシアル拡張
ゲート２４４−ｂ（第１１ｄ参照）を形成する。この方法は、ゲート電極がソース２４５
領域およびドレーン２４７領域が重なるゲート電極２５０−ａの真下の半導体領域のキャ
パシタンスを、第１１ｂ図のＧＧＤ法よりも直接的に減少する。ゲート電極２５０−ａ上
に印加される電位の極性に対するドーパント・タイプおよびドーパント濃度のために、ソ
ース２４５領域およびドレーン領域２４７との重なりからゲート電極２５０−ａによって
与えられるトランジスタ容量充電効果はこれらの方法によって低減される。ＥＥＧ手法の
エピタキシアル層の厚さは、トランジスタの所望の動作特性に基づいて決定されるが、通
常、ゲート領域長の寸法よりも大きい。
エピタシアル拡張ゲート法によって形成される第１１ｄ図の拡張されたゲート領域２４
４−ｂは傾斜ドーピング領域であってもよい。拡張されたゲート領域２４４−ｂが傾斜し
ている場合、ドーパント濃度が減少し、ゲート領域から離れる（ゲート電極２５０−ａに
向かって流れる）。
ゲート電極オフセット（ＧＥＯ）構造を第１１ｆ図に示す。ソース領域２６９、ゲート
領域２７１、ドレーン領域２７３、半導体層２７５、低応力誘電体層２７７、ゲート酸化
物２７９、およびオフセット・ゲート電極２８１が示されている。ゲート電極２８１のド
レーン側エッジをトランジスタ・チャネルのドレーン／ゲート２７３−２７１界面に整列
させる。この整列は、ソース／ゲート２６９−２７１界面に対して行うこともでき、ある
種のデバイス設計要件の下で好ましい構造である。電極２８１エッジの配置の精度は、使
用するリソグラフィ・ツールの能力によって限定される。ドレーン領域２７３とゲート電
極２８１の間にギャップができ、リソグラフィ整列が行われないために、ゲート領域２７
１の一部がゲート電極２８１に覆われないままになることがある。これは、露出したゲー
ト領域の注入ドーピングを介してドレーン領域２７３を拡張することによって補正するこ
とができる。製造時のこのギャップの寸法は、使用中のリソグラフィ・ツールのアライメ
ント・レジストレーション・エラーの大きさ以下になると予期して差し支えない。
バイポーラ・トランジスタとして使用される第１１ｅ図のトランジスタ構造は、薄いベ
ース領域のよく制御された製造を達成するために重要である。第１１ｅ図中のバイポーラ
・トランジスタのベース領域２７２とのコンタクト２７０は、ベース領域をエピタシアル
成長２７２−ａさせることによって得られる。ＥＥＧ法などのこの方法は、ベース領域２
７２を含むトランジスタの露出した領域の選択的エピタキシアル成長である。第１１ｅ図
の他の要素は、コレクタ領域２７４、コレクタ・コンタクト２７５、誘電体膜２７６、エ
ミッタ領域２７７、およびエミッタ・コンタクト２７８である。
拘束された横方向ドーピング・エピタキシに基づくＭＤＩトランジスタ製造
拘束された量の高品質エピタキシアル膜の選択的成長が、ある論文（“Confined Later
al Selective Epitaxial Growth of Silicon for Device
Fabrication" Peter J. Schubert、Gerald W. Neudeck、IEEE Electron Device Letters
、第１１巻、第５号、１９９０年５月、１８１ないし１８３ページ）で報告された。“Ｃ
ＬＳＥＧ"（制限された横方向選択的エピタキシアル成長）法は、結晶シリコンの絶縁層
分離を行うために開発された。
第１２ａ、ｂ、ｃ図は、ＭＤＩ回路膜を使用して結晶シリコンのエピタキシアル成長の
ための拘束キャビティを製作することを示す。ＭＤＩプロセス自体が絶縁層分離プロセス
なので、絶縁層分離された半導体基板を製造するＣＬＳＥＧの初期目的は、ここでは目的
ではない。ここで教示されるものは、ＭＤＩプロセスにおいて拘束キャビティ中でエピタ
キシアル膜を成長させる能力を適用することと、拘束された横方向エピタキシアル成長を
使用して、リソグラフィック手段を使用せずに、任意の短さのゲート領域長をもつＭＯＳ
ＦＥＴトランジスタを製造する処理方法とである。
ＭＤＩ拘束横方向ドーピング・エピタキシアルは、（堆積した半導体膜厚さとしての）
高さと、幅（絶縁トレンチの配置）と、ソース領域、ゲート領域、およびドレーン領域（
エピタシアル堆積厚さ）の３つのすべての寸法でトランジスタ形状を厳密に制御する。こ
れによって、製造複雑度が低減することによってデバイス動作特性がより予測可能なもの
になる。
ＭＤＩ拘束横方向エピタキシ手法は、１枚の半導体（シリコン）膜２８０と１枚の低応
力誘電体膜２８２の２枚の膜から開始する。上記で開示した方法のうちの１つでこの膜２
８０、２８２を製作する。半導体膜中のトランジスタ・チャネルの側面となるものを形成
するように誘電体充填トレンチ２８４（第１２ａ図の頂部である第１２ｂ図参照）を製造
する。次いで、第１２ａおよび１２ｂ図に示したように、１μｍ以下の低応力誘導体層２
９０を堆積させ、誘導体層２８２上で止まる窓２８６を、半導体膜２８０を介して異方性
エッチングして、絶縁トレンチ２８４間に位置決めする。好ましい実施例では、以下で説
明するように、拘束キャビティ中の絶縁トレンチ壁２８４、２９０、２８２に対して垂直
な第１２ｃ図のシード結晶壁２９２−ａ、２９２−ｂを製作するために、窓２８６の向き
を半導体膜２８０の結晶の向きにほぼ整列させる。トランジスタの深さ（厚さ）は、半導
体膜２８０の厚さによってうまく制御される。さらに、半導体膜２８０の厚さは、エピタ
シアル手段またはエッチング手段、あるいはその両方によって厳密に決定することができ
る。
次いで、第１２ｃ図に示したように、露出した半導体膜２８０を、誘導体上層２９０の
下の部分と、絶縁トレンチ２８４に沿った部分で２つの方向に異方性エッチングする。こ
れによって、平滑なシード結晶２９２−ａ、２９２−ｂがキャビティ２９２の端部にある
非常に平滑な壁の拘束キャビティ２９２が形成される。拘束キャビティ中に形成すべき抵
抗器の数に関する設計要件を満たす横方向深さでエッチングを停止する。拘束キャビティ
２９２の深さ“Ｃ"は、約２μｍから１５μｍを超える値までの範囲でよい。
続くエピタキシアル成長では、平滑で汚れのないシード結晶壁２９２−ａ、２９２−ｂ
が必要とされる。半導体膜の結晶の向きに応じた角度で結晶シード壁２９２−ａ、２９２
−ｂを形成する。（第１２ｃ図に示したように）＜１００＞シリコン膜は、水平から測定
したときに約５４．７４゜のシード壁角度を形成し、＜１１０＞シリコン膜は、９０゜の
角度でシード壁２９２−ａ、２９２−ｂを形成する。ＧａＡｓとＩｎＰは類似の結晶特性
を有し、シリコンの代わりに半導体膜として使用することができる。
結晶半導体の選択的エピタキシアル成長は、シード結晶壁２９２−ａ、２９２−ｂから
進行する。所望の設計厚さまで現場ドーピングすることによってシリコンＭＯＳＦＥＴト
ランジスタのｎｐｎ領域またはｐｎｐ領域をエピタキシアル成長させる（第１２ｄ図参照
）。これにより、現在行われているリソグラフィック・プロセスではなくエピタキシアル
成長プロセスによってトランジスタのゲート領域の長さを決定することができる。これに
よって、トランジスタのベース領域またはゲート領域の長さを任意に短くすることもでき
る。現行のリソグラフィ法でこれを行うことはできない。第１２ｄ図は、ｎｐｎ構造２９
４およびｐｎｐ構造２９６のＣＭＯＳトランジスタ対を充填された拘束キャビティ２９２
を示す。トランジスタの各領域は、長さおよびドーピング濃度レベルに固有に調整するこ
とができる。また、トランジスタ・チャネルがエピタキシアル成長するので、トランジス
タ２９４、２９６領域を上述の傾斜セグメントへ延ばすことができる。さらに、ソース領
域とドレーン領域の非対称ドーピングは、エピタキシアル成長中にドーパントを時間ごと
に選択することによって容易に実施することができる。これは、ゲート領域を解像する際
のリソグラフィの限界のためにバルク・ウェハ処理では容易に達成されない。
第１２ｄ図は、２つの拘束キャビティ中に相互のミラー・イメージとして形成された二
対２９４、２９６のＣＭＯＳトランジスタを示す。これは設計上の選択であった。という
のは、最初の拘束窓開口部の追加トレンチ絶縁層分離によって単一の拘束キャビティを形
成することもできたからである。エピタキシアル成長の方法に応じて、２５ｎｍよりも短
い領域“ｇ"を製造することができる。これに対して、従来技術のＭＯＳＦＥＴトランジ
スタ・ゲート領域は主として、光学リソグラフィック手段で形成され、現在の所、約０．
５μｍ（５００ｎｍ）の最小ゲート領域長に制限されている。
第１２ｅ図は、電極２９４−ａ、２９４−ｂ、２９４−ｃ、２９６−ａ、２９６−ｂ、
２９６−ｃを含むＣＭＯＳトランジスタ対２９４、２９６を示す。絶縁されたゲート電極
３００、３０２、３０４、３０６はそれぞれ、トランジスタのより短いゲート領域長全体
に広がっている。ゲート電極は、標準リソグラフィック・プロセスで形成され、トランジ
スタのゲート領域長よりも数倍長いものであってよい。たとえば、リソグラフィで形成さ
れた０．５μｍのゲート電極と、２５μｍのトランジスタ・ゲート領域長が可能である。
ソース領域およびドレーン領域とのゲート領域の重なりによるゲート電極キャパシタンス
は、上述のようにＧＧＤ法、ＥＥＧ法、およびＧＥＯ法によって低減することができる。
第１２ｆ図は、これらすべての方法の実施例を示す。ゲート電極３０８に対向する電極３
１２は、任意選択で基板バイアスとして提供されている。第１２ｆ図には、ソース領域２
９４−１、任意選択で傾斜されたドーピングされたゲート領域２９４−２、エピタキシア
ル拡張されたゲート領域２９４−４、オフセット・ゲート電極３０８、ゲート絶縁３１０
、および任意選択でエピタキシアル拡張された基板３１２−ａも示されている。
ＭＤＩ拘束横方向エピタキシ法は、ＭＯＳＦＥＴトランジスタや半導体材料としてのシ
リコンに限らない。ＭＤＩ拘束横方向エピタキシ法を使用して、シリコン・バイポーラ・
トランジスタを製造することも、あるいはエピタキシアル形成できるＧａＡｓやＩｎｐな
どの他の半導体に適用することもできる。エミッタ領域３１４、ベース領域３１６、エピ
タキシアル拡張されたべースおよび電極３１８、コレクタ３１５、および任意選択でエピ
タキシアル拡張されたベースおよび電極３１９を含むバイポーラ・トランジスタの一例を
第１２ｇ図に示す。
ＭＤＩ回路膜の半導体層は、回路デバイスを密にパックし、半導体タイプを混合し、あ
るいは製造ステップを簡単にする様々な方法を提供する。第１２ｈ、ｉ、ｊ図はそのよう
な方法の例を示す。第１２ｈ図は、エピタキシアル誘電体２９１およびそれに続くエピタ
キシアル半導体層２９３が形成されたシリコン膜２８９を示す。この膜の総厚さは通常、
４μｍよりも薄い。誘電体層２９１はシリコン２８９の結晶格子寸法および構造に厳密に
一致すべきである。類似の結晶格子をもつそのような誘電体の一例には、ある種のデバイ
ス設計パラメータの下でのサファイアまたはドーピングされていないシリコンがある。こ
のＭＤＩ半導体層構造によって、半導体層２８９のどちらかの面上に半導体装置を形成し
、電気的に絶縁したままにしておくことができる。この半導体構造または膜構造を明らか
に応用したのは、ｐ型デバイスが一方の面に形成され、ｎ型デバイスが他方の面に形成さ
れたＣＭＯＳ集積回路である。低応力誘導体を使用して、個別の半導体デバイスをトレン
チ絶縁し、方法＃２によって提示されたＭＤＩプロセスを完了する。さらに、第２のエピ
タキシアル成長半導体層２９３はＧａＡｓやＩｎＰなどシリコン以外の材料でよい。
第１２ｉ図は、シリコン層２９５と低応力誘電体層２９７から成るＭＤＩ回路膜を示す
。誘電体層２９７は、選択的エピタキシアル成長によって半導体材料が堆積した開放領域
２９９を形成するようにパターン化されている。選択的に堆積した半導体２９９は、シリ
コン以外の半導体でも、シリコンでもよい。半導体デバイスは、ＭＤＩ半導体層の背面上
のエピタキシアル・アイランド２９９に製造することができる。
第１２ｊ図は、シリコン層２９５と低応力誘電体層２９７とから成るＭＤＩ回路膜を示
す。誘電体層２９７がパターン化され、第１２ｉ図に関して説明したように、選択的エピ
タキシアル成長を介してシリコン・アイランド２９９が形成されている。続いて、誘電体
層中でエピタキシアル成長した各アイランド２９９に対向するシリコン層の部分を除去し
、次いで、低応力誘電体を充填して、シリコン層２９５をパターン化した。半導体アイラ
ンド２９９に形成された回路デバイスは絶縁層分離される。この膜構造は、第１２ｈ図に
関して提示したものと同じ応用例を有する。
第１２ｈ、ｉ、ｊ図の構造は、垂直相互接続を使用することによって回路デバイスをさ
らにコンパクトに相互接続できるようにする２レベル・デバイス構造を形成できることを
示す。また、これらの構造は、相互接続複雑度を増すことなく半導体膜のどちらの面にで
もバイポーラ・デバイスおよびＭＯＳＦＥＴデバイスを製造できるようにすることによっ
て、ＢｉＣＭＯＳなどの混合デバイス製造技法を簡単にするものである。これらのＭＤＩ
構造を使用すると通常、相互接続金属被膜経路指定に利用できる総表面積が２倍になる。
処理上の明白な利点は、１面当たり相互接続金属被膜層の数の減少または使用される相互
接続金属被膜ピッチの緩和、あるいはその両方であろう。これらの利点は通常、共に、回
路歩留まりの増加をもたらす。
センサまたは剛性基板としての誘電体膜
Ｎｏｖｅｌｌｕｓ社製装置で製作された窒化物自立膜および酸化物自立膜の機械的（物
理的）特性および熱特性は、集積センサを含むＩＣの製作で現在使用されているシリコン
膜に類似している。そのようなシリコン膜またはダイアフラム・ベースのセンサの例には
、加速度、圧力、または温度を感知するために製作されるものがあるが、これらの分野に
限らない。そのような酸化物誘電体および窒化物誘電体の一般的応用分野への利用は、本
開示によって新たに行われるものである。
そのような自立誘電体膜を使用すると、シリコンまたは半導体製造環境で非導電特性を
もつ膜を製作する複雑度が大幅に低減する。低応力誘電体膜は、シリコンの存在下で誘電
体を独立に処理できるようにする選択的エッチング液を有する。窒化ケイ素の知られてい
る不動態化能力および不活性化学性質と、シリコン、二酸化ケイ素、および窒化ケイ素の
熱膨張係数が比較的類似していることによって、有機誘電体と比べてセンサの動作環境範
囲が増大する。
剛性の基板（通常、半導体）上に製作された低応力誘電体膜のセンサ・ダイアフラムは
、大部分の場合、シリコン膜に直接置き換わり、あるいは剛性の（従来の）半導体基板上
に形成されたシリコン膜と共に使用することができる低応力ＭＤＩプロセス誘導体をその
ようなセンサＩＣに組み込むために新しい製造法は必要でない。
ＭＤＩ回路膜の応用
以下のことは、ＭＤＩプロセス、ＭＤＩ回路膜の形、およびＭＤＩ ＩＣプロセスの拡
張の追加応用例を開示する。たとえば、能動回路デバイスをほとんど、あるいはまったく
含まないＭＤＩ回路膜をさらに具体的に相互接続回路膜と呼ぶ。相互接続回路膜を使用し
て従来のＩＣをダイの形に相互接続するとき、相互接続回路膜は、下記で論じる多重チッ
プ・モジュール（ＭＣＭ）相互接続回路膜になる。これによって、能動回路デバイスおよ
び受動回路バイスを含むＭＤＩ回路膜のＭＣＭの製造への応用が制限されることはない。
ＭＤＩマルチチップ・モジュール相互接続回路膜
多重チップ・モジュール（ＭＣＭ）と呼ばれる十分確立されたパッケージング技法での
ように様々な個別のダイス（ＩＣ）のボンド（信号）パッド間に電気的相互接続を提供す
るように、主として、１つまたはいくつかの内部相互接続レベルの相互接続金属被膜から
成るＭＤＩ回路膜を基板上に製造することができる。この種の応用例用に製作されたＭＤ
Ｉ回路膜をマルチチップ・モジュール相互接続回路膜（ＩＣＭ）と呼ぶ。
マルチチップ・モジュール相互接続回路膜はＭＤＩプロセスおよび従来の半導体処理技
法を使用して形成される。この相互接続回路膜は、数千のダイ金属ボンド・パッド・コン
タクトまたはボンディング・ポイントを有することができる。相互接続回路膜表面上での
これらの金属コンタクトまたはボンディング・ポイントの位置は任意でよい。
マルチチップ・モジュール相互接続回路膜は、平坦度仕様の要件を満たし、適用される
低応力誘導体の処理温度に耐え、低応力誘電体に対して選択的にエッチングして回路膜を
形成できるどんな材料上にでも形成することができる。第１３ａ図は、ＭＤＩ法によって
上記で説明したように製作されたマルチチップ・モジュール相互接続回路の一実施例を示
す。第１３ａ図は、いくつかの内部金属被膜トレース層（図示せず）を含む相互接続回路
膜３２０、ＩＣ（ダイス）３２２ａ、３２２ｂ、３２２ｃと、相互接続回路膜基板フレー
ム３２４と、ＩＣボンディング・コンタクト３２６とを含む。第１３ｂ図は、関連構造を
示し、取り付けられたＩＣ３３６ａ、３３６ｂ上に形成されたプローブ点３３０によって
ＩＣを試験するための機能テスタの断面図である。
相互接続回路膜は、ＫＢｒなどの剥離剤３４２を塗布された水晶基板３４０上でＭＤＩ
法を使用して形成することもできる（第１４図参照）。ここでは、相互接続回路膜３２０
での様々な種類の能動回路デバイス（ＳＤ）の製造には単結晶タイプの膜や基板３４０は
必要とされないと仮定している。したがって、この構造は、最小限として、相互接続回路
膜、または多結晶半導体または無定形半導体で製作された受動回路デバイスおよびトラン
ジスタしか必要としないＭＣＭのように、単結晶ＳＤなしで、上述のように製作される。
第１５図は、第１４図の剥離剤法によって製作され、水晶基板のショルダ部を引っ掻き、
それによって、相互接続膜３２０を切断し、剥離剤用の適当な溶剤を加えることによって
剥離剤を活性化する直前に相互接続回路膜３２０にボンディングされた別に形成されたフ
レーム３５０によって保持される、第１３ａ図の多重チップ・モジュール相互接続回路膜
３２０を示す。次いで、（以下で説明するように）ダイ（ＩＣ）のアレイ３２２ａ、３２
２ｂ、３２２ｃを直接相互接続回路膜３２０にボンディングし、あるいは、ダイ（ＩＣ）
のアレイ３２２ａ、３２２ｂ、３２２ｃの表面のパッドに相互接続回路膜３２０を整列さ
せて機械的に保持して、電気的接触を得ることができる。上記で開示し、第１ｊ図に示し
たようにポリシリコンを使用する方法で製作された回路膜を相互接続回路膜として使用し
て、第１３ａ、１３ｂ、１５図に示したものと類似の結果を達成することができる。
回路膜中の相互接続金属被膜トレースは、ＩＣの１つまたは複数のコンタクト・パッド
から他のＩＣの１つまたは複数のコンタクト・パッドへの電気的接続を形成する。これら
のパッドの直径は、０．５ミル（０．００１”または２５μｍ）よりも小さい値から数ミ
ルまでの範囲でよい。ＩＣコンタクト・パッドの寸法の制限因子は、製造で使用されるリ
ソグラフィ手法と組立て手法である。そのような方法のコストは、３ミルよりも小さなパ
ッド直径を使用すると増加する。
いくつかの技法のうちのどれでも回路膜にダイをボンディングすることができる。イン
ジウムや金（またはそれぞれの合金）などの金属による圧縮金属間ボンディング、赤外線
熱ボンディング、レーザ・ボンディング、３Ｍ
Ｃｏｒｐｏｒａｔｉｏから入手可能なＺＡＦなどの垂直導電接着膜などの技法がその例で
ある。第１６ａ図は、ＩＣキャリア・リッド３５２、それに取り付けられた圧縮可能材料
（シリコーンなど）３５４、ＭＣＭパッケージのキャリア基板３５５、およびキャリア信
号ピン３５７へのコンタクト３５６を含む、第１３ａ図に示した構造のバージョンのパッ
ケージングを示す。気密ガスケット３５８が、加圧された容積３５９を密閉する、代替パ
ッケージを第１６ｂ図に示す。
低応力二酸化ケイ素や窒化ケイ素など光学的に透明な誘電体で相互接続回路膜３６０（
第１７ａ図参照）を製作した場合、これによって、背面からあるいはダイ３６２の面に対
向する相互接続回路膜３６０の面から、従来のダイ（ＩＣ）３６２を相互接続回路膜３６
０上に視覚的に整列させることができる。次いで、相互接続回路膜３６０の背面から、局
所に方向付けされた赤外線またはその他の熱源（図示せず）を印加することができる。対
向面（頂面）に、はんだ壁３６４で囲まれたＭＤＩパッド３６５を形成し、相互接続回路
膜パッド３６５とダイ・ボンド・パッド３６６との間にはんだ溶接ボンドを形成すること
ができる。ダイ・ボンド・パッド上に、厚さが通常約５μｍないし２５μｍのはんだバン
プ３６７を形成する。ダイ３６２を上下逆に相互接続回路膜３６０に取り付ける。
高強度ランプ、レーザ、はんだを融点まで加熱できる金属器具などの熱源（図示せず）
を使用することによってはんだ溶接ボンドを形成する。熱源は、ダイが相互接続回路膜３
６０に接触している間に相互接続回路膜３６０を介して加熱することによって、ダイ・パ
ッド３６６の直接下にあるはんだ３６７（第１７ｂ図参照）を融解する。誘電体材料の高
温公差、固有の弾性、および薄い構成により、熱源からの熱がすばやくはんだ３６７に達
して融解し、厚さが３μｍないし１０μｍのボンドを形成することができる。融解された
はんだ３６７はダイ・パッド３６６と相互接続回路膜パッド３６５の両方を濡らし、冷却
されると、収縮してダイ・パッド３６６を相互接続回路膜パッド３６５にしっかりと押し
付けて保持する。はんだボンドは、ダイ３６２が相互接続回路膜３６０に接触させられ、
前記膜に押し込まれ、前記膜を２５μｍよりも短い距離だけたわませるときに生じる圧力
と同じ圧力で形成される。はんだ３６７が融解されると、相互接続回路膜３６０に、ダイ
３６２の表面に対する一様で平坦なコンタクトができあがる。これによって、各パッド上
のはんだをまったく等しい高さに形成する要件も不要になる。
また、代わりに、相互接続回路膜ボンド・パッド３６５上にはんだ３６７（第１７ｃ図
参照）を電気めっきしておく。はんだ３６７は５μｍないし２５μｍの高さに電気めっき
する。はんだバンプ３６７の最初の高さは、相互接続回路膜３６０のパッド３６５が位置
決めされた相互接続回路膜３６０のはんだ壁３６４の深さよりも大きい。第１７ｂ図は、
はんだ付けまたはボンド形成後の第１７ｃ図の構造を示す。ダイを除去した場合、相互接
続回路膜３６０のパッド３６５上にある程度の余分のはんだ３６７が残る。同じ相互接続
回路膜パッドに交換ダイをボンディングすると、余分のはんだがはんだ壁３６４内に流れ
、あるいは押し込まれ、ダイ３６２の表面と相互接続回路膜３６０表面が相互に一様でし
っかりした接触を達成することを妨げられることはなくなる。ダイ３６２の表面と相互接
続回路膜３６０の間に密封シールを形成することができる。これは、ダイのすべてのエッ
ジに沿って金属ボンドを形成することによって行われる（図示せず）。このボンドははん
だ付けすることができ、以下で説明するように形成される。
相互接続回路膜とダイの間に強い接触圧力を加えずにダイはんだボンディングを実行で
きるようにする相互接続回路膜の高温公差の利点は、ダイの回路構造（図示せず）の真上
にダイ・ボンド・パッド３７０−１，３７０−２．．，３７０−ｋ．．，３７０−ｎを置
けることである（ダイ上のボンド・パッドの平面図を示す第１８図参照）。これによって
、機械的ワイヤ・ボンディング装置を使用してダイをそのキャリアにワイヤ・ボンディン
グするときのように半導体デバイスが損傷されることを心配せずに、ボンド・パッド３７
０−ｋの下に半導体デバイスを置くことができる。現在の所、現行のダイ・ワイヤ・ボン
ディング技法では損傷なしのボンディングは可能ではない。というのは、そのようなボン
ドは、ダイの表面上の任意の場所に配置すべきダイの基板にダイ・ボンド・パッドを押し
込んで擦り合わせる機械的アームで圧縮によって形成されるからである。ＭＤＩ法によっ
て、ＩＣの設計が容易になり、ダイ上の予約パッド領域が不要になり（ダイの表面積の５
ないし１０％が不要となる）、パッドの位置が制限されなくなり、パッドの下の領域がも
はやパッド専用に予約されなくなるのでパッドを大きくできるようになる。
密封シール・ボンド・パッド３７２はダイの表面の周囲に沿って連続的に延びる。回路
膜の表面を含むダイの表面の密封は、ダイのエッジに沿って密閉はんだボンド（パッド・
ボンドの形成に関して上記で説明したはんだウエルから成る）を形成することによって行
うことができる。密封シールはまた通常、ダイの接地コンタクトでもある。
多重チップ・モジュール相互接続回路膜へのダイの赤外線はんだボンディングは、相互
接続回路膜を損傷せずにダイを容易に除去して交換できるようにもする簡単なプロセスで
ある。第１９ａ図に示したように、ＩＣ３７２は真空ツール３７３によって保持され、Ｍ
ＣＭ相互接続回路膜３７４のすぐ近くに整列している。相互接続回路膜３７４は、整列さ
せられた後、流体圧力３７６によって数ミルの距離だけそっと前進させられ、ダイ３７２
は、接触が確立されるまで相互接続回路膜３７４に向かって移動される。赤外線熱源３７
７を印加して、ＩＣダイ３７２上のはんだパッド（図示せず）が融解して相互接続回路膜
３７４を濡らすまで、前記パッドの局所加熱を行う。
ダイ３７２は、はんだボンドが融解して、ＩＣ３７２を相互接続回路膜３７４から引き
出せるようになるまで、ＩＣの熱源３７７からの局所加熱を加えながら、同じ真空ツール
３７３を使用してＩＣ３７２をそっと引くことによって除去することができる。この際、
相互接続回路膜３７４には流体圧力を加えない。
マルチチップ・モジュール相互接続回路膜は、抵抗器、コンデンサ、ポリシリコンまた
はａ−Ｓｉ（無定形シリコン）ＴＦＴ（薄膜トランジスタ）などの受動デバイスを含むよ
うに拡張することができる。誘電体膜が４００℃を超える処理温度に耐えることができる
ため、そのような回路要素を膜内または膜上に製造することができる。このような回路要
素は、相互接続回路膜構造の内部に様々な特定の層の一部として製造することも、あるい
は相互接続回路膜の外側に集合的に製造することもできる。相互接続回路膜が最初に形成
された基板から前記膜を解放した後、前記膜は、後の半導体処理ステップに耐えるほど丈
夫になる。
マルチチップ・モジュール相互接続回路膜はさらに、どんな程度の能動単結晶半導体デ
バイスでも含むように拡張することができる。これは、２枚以上のＭＤＩ膜をボンディン
グして三次元ＩＣを形成する能力についての前記の議論と一貫している。ただし、この場
合、従来のダイス（ＩＣ）は、やはり相互接続回路膜の目的を果たすＭＤＩ回路膜の内部
にある回路のボンド・パッドにボンディングされる。
マルチチップ・モジュール相互接続回路膜は、その低体積構造のために、回路の冷却に
関する新しい利点を提供する。ＩＣの熱エネルギー生成は、ＩＣの表面からのものである
。回路膜に対してＩＣを上下逆に取り付けることによって、ＩＣの熱エネルギーを放射し
、回路膜を介してその対向側にある液体または固体ヒート・シンク手段へ伝導させる。回
路膜はＩＣから放熱手段への非常に短い熱経路を提供する。このようにＩＣを直接冷却で
きることは、ＭＤＩ相互接続回路膜構造の固有の特徴である。ＭＤＩプロセスによって回
路膜として製造されるＩＣで達成できる冷却効率は、半導体基板の熱質量抵抗が明らかに
低減することによって、標準厚さの基板と比べて大幅に向上する。
第１３ｄ図は、２つのダイ３３１、３３３がそれらの信号パッド３３５ａ、３３５ｂ、
３３５ｃ、３３５ｄで上下逆にボンディングされた、低応力誘電体および相互接続層３９
２ａおよび半導体層３２９ｂを含むＭＣＭ ＭＤＩ相互接続回路膜３２９の一部の断面図
を示す。ＭＤＩ回路膜３２９には、通常ダイ（ＩＣ）上に組み込まれるパッド・ドライバ
３３７ａ、３３７ｂ、３３７ｃ、３３７ｄが組み込まれている。ＩＣパッド・ドライバを
ＭＣＭに組み込むことの主な利点は、回路の性能、混合されたデバイス技法（バイポーラ
およびＣＭＯＳ）の使用が簡単なこと、冷却、およびダイの寸法（ＩＣリアル・エステー
ト）である。
ＩＣパッド・ドライバは通常、性能との折合いになることが多い広範囲の回路設計条件
を満たすように設計される。ＭＣＭパッド・ドライバの設計者は、パッド・ドライバの動
作要件をよく理解しており、したがって、通常パッド・ドライバ設計をより高性能向けに
最適化することができる。ＭＣＭ中のパッド・ドライバは、バイポーラ・トランジスタで
形成できるが、ＩＣはＣＭＯＳでよい。これによって、製造が複雑にならずにＢｉＣＭＯ
Ｓの利点がもたらされる。ＩＣのパッド・ドライバは通常、特に高動作速度でＩＣの熱エ
ネルギーの半分を超える熱エネルギーを生成する。パッド・ドライバをＭＣＭに入れると
、ＩＣの一次熱構成要素を放熱手段と直接接触させるための手段が提供される。ＩＣパッ
ド・ドライバは通常、ＩＣを構成する最大のトランジスタ構造である。ＩＣのパッド・ド
ライバをＭＣＭ内に移動すると、場合によっては、ＩＣ全体の寸法を５％ないし１０％小
さくすることができる。
低複雑度のＩＣをＭＣＭ ＭＤＩ回路膜に組み込むと、ＭＣＭ組立てコストおよび部品
コストを減らすことができる。バス・ドライバまたは組合せ論理などよく使用される回路
をＭＣＭに組み込んで、ＭＣＭの製造コストを増加することなく、部品コストおよび組立
てコストを減らすことができる（ＭＣＭ ＭＤＩ回路膜中にそのような回路を含める決定
が下された後、１，０００個のトランジスタを含めても、１０，０００個のトランジスタ
を含めても、コストの差はあまりなくなる）。ＭＣＭ回路膜中の回路の歩留まりは、所望
の回路デバイスの冗長な製造によって対処することができる。ＭＣＭ回路膜の回路デバイ
スは、通常１０％に満たない、総表面積のほんの一部しか構成していない。ＭＣＭ回路膜
の回路デバイスは欠陥に関して試験することができる。本明細書で開示したＭＤＩ機能テ
スタ膜を使用して、この試験を実行することができ、必要に応じて同じステップで、アン
チヒューズを飛ばして、欠陥のない回路をイネーブルし、あるいはヒューズを飛ばして、
欠陥のある回路をディスエーブルすることができる。
従来技術のＰＣＢ（プリント回路ボード）などのマルチチップ・モジュール相互接続回
路膜は、ＩＣが取り付けられた対向側からＩＣのコンタクト・パッドにアクセスできるよ
うにする。このアクセスによって、ボンディングされたＩＣの回路内試験を、そのような
機能試験を実行するように製造された別の相互接続回路膜によって実行することができ、
マルチチップ・モジュール相互接続回路膜中に製造されたトレースの電気連続性試験を、
やはりその目的で製造された相互接続回路膜試験表面によって実行することもできる。第
２０図は、相互接続回路膜表面ボンド・パッド３８０と、圧縮ボンディングまたははんだ
ボンディングによって第２０図の相互接続モジュールの背面上に据え付けられるダイス３
８６−１、３８６−２、３８６−３（第２１図）のボンド・パッドからの相互接続回路膜
フィードスルー・コンタクト３８２とを示す相互接続モジュールの平面図である。また、
第２１図には、エッチングされたシリコン基板の背面３８８と、ダイス３８６−１、３８
６−２、３８６−３と相互接続するトレース３９２−１、３９２−２、３９２−３を含む
相互接続回路膜表面１９０も示されている。
マルチチップ・モジュール相互接続回路膜法を使用して、ウェハまたはダイの形のとき
のＩＣを試験する（すなわち、ウェハまたはダイの分類試験）ための多数のプローブ点（
数千を超える）を含む機能ＩＣテスタ表面を製作することもでき、ＡＬＵ（論理演算装置
）、ＦＰＵ（浮動小数点装置）、キャッシュ・セグメントなどＩＣのサブセクションを分
類することもできる。
ＭＤＩプロセスによって製作された機能回路膜テスタ表面は、過度の材料膨張による悪
影響のない連続高温動作（１００℃よりも高い）やＥＭ相互接続トレース結合なしのアッ
ト・スピードＩＣ試験など、現在の所、ポリマで製作された現在のオン・ウェハＩＣ膜テ
スタでは得られない利点を提供する。
ＩＣまたはＩＣサブセクションの多数（１，０００を超える）のパッドまたはトレース
を接触させることができる。ＩＣ（ダイ）の接触部位は任意の位置であってよく、すべて
の部位を一度に接触させることができる。接触部位（パッドまたはトレース）は、直径が
５０μｍ（２ミル）よりも小さくてよく、あるいは場合によっては２μｍよりも小さくて
よい。機能テスタ表面のプローブ点は、直径が５０μｍよりも小さくてよく、あるいは場
合によっては１μｍよりも小さくてよく、プローブ点の直径の２倍よりも短い中心間距離
で並べることができる（機能プローブ点は、直径が１２μｍになるように形成して、２４
μｍよりも短い中心間距離で離間することができる）。現在業界で利用可能なものよりも
小さな直径をもつ多数のパッドまたはトレースを形成して接触させることができるのは、
ＭＤＩ ＩＣプロセスによって、確立された半導体製造手段で複数の相互接続層を形成し
、その結果可とう性で弾性の膜構造を得ることができることによる。複数の相互接続層に
よってより密な接触試験部位が提供され、薄い膜構造によってほとんど力を必要とせずに
（通常、１０ｐｓｉよりも少ない）接触整合が行われ、誘電体材料と標準ＩＣ製造技法と
の互換性によって、接触部位寸法が２μｍよりも小さな接触が可能になる。
第１３ｃ図に示したように、ＩＣ機能テスタ表面として使用されるＭＤＩ回路膜３３２
は流体圧力“Ｐ"の下で延び、試験すべきウェハまたは単一のダイ３３９に接触する。Ｍ
ＤＩ回路膜３３２は、それが形成され、その直径に応じて４０ミル（０．１ｃｍ）を超え
る長さだけ延ばされる基板の寸法とほとんど同じ直径に形成することができる。テスタ表
面上のプローブ点３３０の寸法は制限されず、直径は４ミル（０．０１ｃｍ）よりも大き
な値から２μｍよりも小さな値までの範囲でよい。プローブ点３３０の数は、制限なしに
１００よりも少ない数から数千までの範囲でよく、プローブ点の配置は任意でよい。機能
テスタ表面のこれらの機能は主として、使用される材料の構成と、ＭＤＩプロセスの製造
法によるものである。ＭＤＩ機能テスタ表面は、ウェハまたはダイ３３９保持機構を前後
運動で横方向に数ミクロン（通常、１０μｍよりも短い）だけ移動することによって、試
験中のダイ３３９のボンディング・パッドの自然酸化アルミニウム層と擦れ合うことがで
きる。これは、回路膜に耐久性があり、膜の表面が平坦であり、プローブ点高さが一様で
あり、すべてのプローブ点が基板に接触するように膜表面を延ばすのに必要とされる圧力
が低いことによって顕著に促進される。
ダイのサブセクション試験の場合、パッケージングの前に欠陥のあるサブセクションが
検出されることによって、いくつかの代替製品構成のうちの１つとしてＩＣを選択できる
ようになり、それによって通常なら廃棄されるＩＣを再使用できるようになる。
第１３ｂ図で、マルチチップ・モジュール相互接続回路膜は、ダイスのアタッチメント
３３６ａ、３３６ｂに対向する面に形成された単一のパッド・プローブ点３３０を有する
。マルチチップ・モジュールのダイス３３６ａ、３３６ｂは、プローブ点３３０に機能試
験信号を提供する。多重チップ・モジュールによって実行される試験は、ダイ全体または
ＩＣのサブセクションの機能試験でよい。第１３ｃ図に示したように、プローブ点３３０
はウェハ上の試験すべきダイ（図示せず）上に整列し、相互接続回路膜３３２は流体圧力
によって数ミル（公称では１５ミルないし３０ミル）だけ延ばされる。ウェハが上昇して
プローブ点３３０に接触し、機能試験が実行され、ウェハが下降して次のＩＣ（ウェハ上
のダイ位置）に位置決めされ、ウェハ上のすべてのＩＣが試験されるまで機能試験が繰り
返される。このようなダイの試験は、すでにウェハから切り取られたダイに対して実行す
ることもできる。これを行うには、個別のダイをプローブ点に接触するように整列させて
保持し、機能試験を実行する。機能試験を実行している間に相互接続回路膜３３２あるい
はウェハまたは個別のダイに圧電水平振動を加えて自然酸化金属をダイ・パッドに擦り合
わせることができる。
試験すべきＩＣに最初にテスタ表面を接触させるときにウェハまたはダイを横方向に数
ミクロン移動することを繰り返すことによって、ダイのパッド上の自然酸化金属（厚さは
約３０Å）を機能テスタ表面のプローブ点と擦り合わせることができる。大部分のウェハ
処理装置またはダイ処理装置で現在利用可能な機械制御はこの擦合せ動作を行うのに十分
である。
相互接続回路膜の厚さは、２μｍよりも小さな値から２５μｍよりも大きな値までの範
囲でよい。１相互接続層（誘電体および金属トレース）当たりの典型的な厚さは１μｍな
いし４μｍである。数ミクロンの厚さの誘電体層を平坦化技法として使用して、２つより
も多い相互接続層を使用したときに生じる可能性がある金属トレース・ステップの高さの
差分を低減することができる。金属トレースの平坦化は、金属トレースを含む厚さまで誘
電体を堆積させることによって行うこともできる。少なくとも金属トレースの所望の厚さ
と同じ深さのチャネルを誘電体にパターン化する。次いで、確立されたリフトオフ技法を
使用してチャネルに金属を充填する。
第２２ａないし２２ｃ図はこのプロセスを示す。第２２ａ図で、相互接続回路膜誘電体
４００は、パターン化された上部のレジスト層４０２と共に示されている。次いで、異方
性エッチングによって誘電体４００にリセス４０６を形成し、エッチングされたリセス４
０６の深さにほぼ等しいアンダカット部分４０４を形成する。第２２ｂ図では、金属層４
０８が堆積されている。第２２ｃ図では、レジスト２０２のリフトオフ剥離が実行されて
金属トレース４０８だけが残り、次の誘電体層４１０が堆積している。
厚い平坦化ポリマー層をＭＤＩ誘電体膜上に塗布することによって、相互接続構造を平
坦化することができる。ポリマーはＭＤＩ誘電体膜のエッチング速度に類似のエッチング
速度をもたなければならない。次いで、ドライ・エッチング手段によってポリマーを完全
に除去し、同じプロセスで、ポリマー層内へ延びている誘電体表面微細形状を除去する。
この平坦化プロセスは、エア・トンネルに関するプロセス・ステップで開示した任意選択
の平坦化プロセスと同じである。唯一の違いは、平坦化中の材料がＭＤＩ誘電体であり、
ａ−Ｓｉではないことである。
ダイのボンド・パッド上で信頼できる接触を達成する相互接続回路膜の能力（第１３ｂ
図参照）は、試験すべきダイを接触させるためのプローブ点３３０を含む相互接続回路膜
３３２の厚さによって強く影響を受ける。相互接続回路膜３３２は、たとえば相互接続ト
レースの送信線設計要件によって必要とされるように２５μｍ以上の厚さでよい。プロー
ブ点での相互接続膜の厚さは８μｍよりも薄いことが好ましい。第１３ｂ図の構造は、第
２３ａおよび２３ｂ図に示したように製造することができる。
第２３ａ図で、エッチング・ストップ層４１２（通常、金属）は、誘電体層および金属
被膜層を厚さが８μｍないし２５μｍよりも大きな値になるまで繰り返し塗布することに
よって相互接続回路膜３３２を製造するときに、相互接続回路膜３３２のある厚さの所で
堆積される。相互接続回路膜３３２の相互接続層の製造が完了した後、プローブ点３３０
上の領域をマスクし、エッチング・ストップ層４１２までエッチングする（第２３ｂ図参
照）。次いで、エッチング・ストップ層４１２をエッチング除去する。相互接続金属被膜
の製造の一部として各層自体をパターン化するときに、プローブ点３３０上の領域４１４
を上部の相互接続層がなくなるようにエッチングすることもできる。次いで、ダイス３３
６ａ、３３６ｂを相互接続回路膜３３２に取り付ける。
ＭＤＩソース積分光弁（ＳＬＶ）直接描画リソグラフィ・ツール
ＭＤＩプロセス技法を使用して、適度な感度のレジストの膜にリソグラフィック・パタ
ーンを形成するために使用できるＸ線、ＤＵＶ（濃紫外線）、またはＥビームの活性放射
源のｎ×ｍセル・アレイで回路膜を製造することができる。本開示の好ましい実施例はＸ
線源を使用する。このソース積分光弁実施例の構造全体内で放射源セルの電極、ガス内容
物、および構造を変更することができる。Ｘ線源実施例を採択したのは、より小さな微細
形状寸法をパターン化できるからである。
膜領域中の放射源セルはコンピュータの制御下にあり、そのため、この種のＭＤＩ膜は
、ＩＣを製造するためにレチクルまたはマスクの機能と光源または放射源を組み合わせる
。このＭＤＩ回路膜の放射源セルは、パターン化すべき基板の領域上で、基板から一様な
距離に、あるいは基板に接触させて位置決めされる（整列する）。そうすると、各セルは
、必要に応じて、その真下にある基板の様々な部分を照明（露光）する。このように機能
するＭＤＩ回路膜は、本明細書ではソース積分光弁（ＳＬＶ）と呼ばれ、一般に直接描画
（マスクレス）リソグラフィ・ツールとして範疇分けすることができる。
ＳＬＶのパターン化構造を構成する放射源セル（ＲＳＣ）のアレイは、コリメートされ
た放射源を放出する。このコリメートされた放射源の露光微細形状寸法は、ＲＳＣがＳＬ
Ｖの表面上で占める面積よりもずっと小さい。放出され、コリメートされた放射源を放射
露光アパーチャ（ＲＥＡ）と呼ぶ。ＳＬＶは、パターン化すべき基板上で走査Ｘ−Ｙ方向
に移動される。走査運動の寸法によって、ＲＳＣの各ＲＥＡは、面積が通常ＲＳＣの寸法
に等しい基板の部分上を通過する。ＲＳＣは平行に動作し、各ＲＳＣの下にある基板上の
パターン化領域は相互に隣接し、集合的にずっと大きな全体パターンを基板上に形成する
。このパターンは下部の基板と同じ大きさでよい。ＲＳＣの走査運動は、周知のコンピュ
ータ制御機械モータ駆動段または圧電駆動段によって生成される。ＳＬＶまたは基板を運
動段に取り付けることができる。ＳＬＶを使用するとＸ−Ｙ運動が短くなり、１μｍより
もずっと小さく、場合によっては５０ｎｍよりも小さい寸法のＲＥＡを含むＲＳＣを走査
する必要があるため、圧電運動段が好ましい実施例である。ＳＬＶ回路膜のＲＥＡは、基
板上で走査されるとき、所望の露光パターンを基板表面上に作成するために各ＲＳＣに関
連するコンピュータ制御論理機構によってオン・オフを切り替えられる。一例として、面
積が２５μｍ×２５μｍのＲＳＣと、直径が０．１μｍのＲＥＡが挙げられる。ＲＥＡに
ＲＳＣの寸法の面積を露光させるには、２５μｍ×０．１μｍの走査運動をＸ軸方向に２
５０回行い、各走査後にＹ軸方向に０．１μｍ並進する。
第２４図は、アレイ寸法が４，０９６×４，０９６個のＲＳＣであり、全体的な寸法が
約５インチ×５インチであるプロトタイプのＳＬＶ４２０の平面図を示す。ＲＳＣのＳＬ
Ｖアレイ４２０は、パターン・データを各ＲＳＣにロードするための関連する制御論理機
構４２４を有する。ＳＬＶ４２０（制御論理機構４２４を含む）は、確立された半導体プ
ロセスによって製作され、ＳＬＶ４２０が製造された最初の基板から製作された剛性のフ
レーム４２６、またはＳＬＶ（ＭＤＩ回路膜）が製造された基板の選択的エッチング除去
前にＳＬＶにボンディングされたフレームに保持された、厚さが通常８μｍないし５０μ
ｍのＭＤＩ回路膜である。電磁結合アライメント構造４３０（以下で説明する）も示され
ている。
第２５図は、ＳＬＶ４４０中の２つのＲＳＣ４３４−１、４３４−２の断面図を示す。
好ましい実施例のＳＬＶ４４０は、ＲＳＣ４３４−１、４３４−２の行および列を有する
。ここで、各行および各列は１，０００を超えるＲＳＣを含むことができ、その結果ＳＬ
Ｖ中のＲＳＣの総数は数百万を超える。第２５図は、厚さが８μｍないし５０μｍのＭＤ
Ｉ回路膜４４０、データ・バス相互接続金属被膜４４２−１、４４２−２、制御論理機構
４２４−１、４２４−２、Ｘ線源４４６−１、４４６−２、およびＲＥＡ４３４−１ａ、
４３４−２ａを示す。
第２６および２７図は、Ｘ線ＲＳＣ４３４の２つの異なる可能な実施態様の断面図であ
る。第２６図は、隣接する立方体の形の加工された表面４５２を含む金属陰極４５０を使
用している。各立方体の伸長された部分の各隅は、電界４５６の下にある高電圧Ｘ線放出
ターゲット４５８によって生成される電界４５６内に電子を放出する冷電子ポイント・エ
ミッタである。ＲＳＣ４３４の寸法は約２５μｍ×２５μｍである。ＲＳＣ４３４の厚さ
（高さ）は約８μｍないし５０μｍである。ＳＬＶ（およびＲＳＣ）を製造するために使
用される材料は、上述のようにＭＤＩ回路膜を製造するために使用されるもの、すなわち
、金属４５９、低応力誘電体４６０、および単結晶半導体膜基板４７２である。処理ステ
ップは様々なものでよいが、従来の半導体およびマイクロマシン製造で使用されるもので
ある。
加工された陰極４５０は通常、金属立方体の行および列の正方形アレイの形をしており
、各立方体は正方形陰極層全体の寸法よりもずっと小さな寸法を有する。一例を挙げると
、陰極４５０の面積が４μｍ２である場合、各立方体の寸法は一辺が０．１μｍないし０
．５μｍになる。加工された陰極立方体は、確立されたリソグラフィ技法（Ｅビームまた
はＤＵＶ光学リソグラフィ）および異方性ＲＩＥ処理によって製作される。この陰極４５
０構成は、冷電子エミッタの密度が高く、陽極４５８上への電子フルーエンスが高いので
、ＳＬＶの新しい部分である。陰極４５０は電子を放出し、前記電子は、ターゲットまた
は陽極４５８の電位によって生成される電界４５６によって加速される。電子がターゲッ
ト４５８に到達すると、ターゲット４５８からＸ線が放出される。タングステンや金など
のＸ線アブソーバ材料４６６を、ＳＬＶ膜の製造済み構造の一部として層として堆積させ
て、ＲＥＡ４７０を形成する手段を提供し、かつ反射層４６１中に堆積させて、反射され
たＸ線がＳＬＶ中の他のＲＳＣとの相互接続部４７３を含む制御論理デバイス４７２に到
達するのを妨げる。このＲＳＣは、周知のＸ線真空チューブ設計に関係する。陰極とター
ゲットを分離する空間４７４は部分真空である。この分離距離は、１μｍよりも小さな値
から４０μｍまでの範囲でよい。
第２７図は、レーザ・ダイオード４８０を使用してターゲット４５８上に照射する代替
ＲＳＣ４３４を示す。ターゲット４５８はさらに、Ｘ線を放出する。レーザ・ダイオード
４８０とターゲット４５８は、任意選択で部分真空であるキャビティ４８２中で１ミクロ
ン以上の距離“ｄ"だけ分離される。ターゲット４５８からのＸ線の放出を誘発させる技
法を除き、第２６および２７図に示したＲＳＣ４３４は機能的に同じである。ＲＳＣは、
ＤＵＶ放射源の場合と同様にＣｄ−ＨｇやＸｅ−Ｈｇなどのガスを使用し、ＲＳＣのキャ
ビティ中の電極の構造は変更され、Ｘ線アブソーバ層は必要とされない。レジスト・パタ
ーン化用の自由電子を放出するＲＳＣでは、ＲＥＡ４７０が開口部である必要があり、あ
るいは加速された電子ビームがＲＥＡ４７０を通過できるほど薄い材料でＲＥＡ４７０を
閉鎖する必要がある。ＲＥＡ４７０がＲＳＣの電極キャビティ４８２からの開口部である
場合、Ｅビーム・リソグラフィ・ツールの場合のように、ＳＬＶは真空で動作する必要が
ある。Ｈａｍｐｓｈｉｒｅ Ｃｏｒｐｏｒａｔｉｏｎ（Ｍａｒｌｂｏｒｏｕｇｈ，ＭＡ）
は現在の所、レーザ・ダイオードで刺激するＸ線放射源を使用するＸ線リソグラフィ・ツ
ールを製造している。
約６，０００Åよりも短い波長の放射線を放出するレーザ・ダイオードは現在の所存在
しないが、より短い波長のレーザ・ダイオードの開発が進行中であり、ＳＬＶ用の放射線
生成装置として構想されている。コンパクト・ディスクなどの消費者およびコンピュータ
周辺製品で使用するためのより短い波長をもつダイオードに対する需要は高い。そのよう
なデバイスは近い将来出現し、そのようなレーザ・ダイオードはおそらく、ＲＳＣの放射
線源生成装置としてＳＬＶに組み込むことができるであろう。したがって、レーザ・ダイ
オードの使用が構想される。
ＳＬＶ（適当な放射機能のＲＳＣを含む）の追加応用例は、放射誘発ＣＶＤ（化学蒸着
）である。ＳＬＶをこのように使用すると、マスクおよびエッチング処理ステップが不要
になる。金属であれ、誘電体であれ、堆積すべき所望の材料は、パターン化された形で堆
積させられる。これによって、マスク、レジスト、エッチングの不要なプロセスが提供さ
れ、コストおよび微粒子汚染上の顕著な利点がもたらされる。ＳＬＶがこのように動作す
ると、ガス状化合物の混合物が存在する基板の表面で放射線が供給される。このプロセス
・ステップは、上述のように基板上でレジスト層を露出させることと機械的に同じである
。ＲＳＣからの放射によって、化合物が基板の表面で反応し、基板の表面の照射された部
分上に材料が選択的に堆積する。この放射誘導選択的ＣＶＤ法はエキシマ・レーザを使用
することによって実証された。７５ｎｍないし２５０ｎｍのエキシマ周波数帯域幅で放射
線を放出できるレーザ・ダイオードは現在の所存在しない。
ＭＤＩ外部ソース粒子弁（ＳＰＶ）直接描画リソグラフィ・ツール
ＭＤＩプロセス技法を使用して、個別に制御される静電弁またはシャッタ、あるいは電
磁弁またはシャッタのｎ×ｍセル・アレイを含む回路膜を製造することができる。これら
の弁を使用して、適度な感度のレジストの膜に露光パターンを作成するように荷電粒子が
回路膜を通過するのを制御することができる。ＭＤＩ回路膜上の弁のアレイは、実際的な
目的のために、第２４図に示したＳＬＶ構造と同じ構造である。主な違いは、ＳＬＶリソ
グラフィ・マスクの場合のような組み込まれたパターン化源を含むセルではなく、ＳＰＶ
回路膜の一面を照明する外部粒子源をパターン化するための粒子弁セルを使用することで
ある。
コリメートされたイオン粒子源と、レジストの薄い膜を塗布された基板との間に、前記
基板から一様な距離に、あるいは前記基板と接触させて、このＭＤＩ回路膜の弁セルのア
レイを置く。アレイは、パターン化すべき基板の領域上に位置決め（整列）され、個別の
コンピュータの制御下で、イオン（荷電）粒子が、アレイの下にあるレジストを塗布され
た基板の領域を露光するようにすることも、あるいは露光しないようにすることもできる
。本明細書では、このように機能するＭＤＩ回路膜を外部ソース粒子弁（ＳＰＶ）と呼ぶ
。
粒子弁が通過させるコリメートされた粒子ビームは、粒子露光アパーチャ（ＰＥＡ）と
呼ばれる一定の露光微細形状寸法を有する。ＳＰＶは、パターン化すべき基板上で走査Ｘ
−Ｙ方向に移動される。走査運動の寸法によって、粒子弁の各ＰＥＡは、面積が通常、弁
の寸法に等しい、基板の部分上を通過する。弁は平行に（同時に）動作し、各弁の下にあ
る基板上のパターン化領域は、相互に隣接し、集合的にずっと大きな全体パターンを基板
上に形成している。弁の走査動作は、周知のコンピュータ制御機械モータ駆動段または圧
電駆動段によって生成される。ＳＰＶまたは基板を運動段に取り付けることができる。Ｓ
ＰＶを使用するとＸ−Ｙ運動が短くなり、１μｍよりもずっと小さく、場合によっては５
０ｎｍよりも小さい寸法のＰＥＡを含む弁を走査する必要があるため、圧電運動段が好ま
しい実施例である。回路膜の弁は、基板上で走査されるとき、所望の露光パターンを基板
表面上作成するために各弁に関連するコンピュータ制御論理機構によってオン・オフを切
り替えられる。一例として、面積が２５μｍ×２５μｍの弁と、直径が０．１μｍのＰＥ
Ａが挙げられる。弁に弁の寸法の面積を露光させるには、２５μｍ×０．１μｍの走査運
動をＸ軸方向に２５０回行い、各走査後にＹ軸方向に０．１μｍ並進する。
第２４図（やはり、ＳＬＶの平面図）は、４，０９６×４，０９６個のイオン弁または
荷電粒子弁のアレイを含み、全体的な寸法が約５インチ×５インチであるプロトタイプの
ＳＰＶ４２０の平面図を示す。ＳＰＶ弁アレイ４２０は、パターン・データを各弁にロー
ドするための関連する制御論理機構４２４を有する。ＳＰＶ４２０（制御論理機構４２４
を含む）は、確立された半導体プロセスによって製作され、ＳＰＶ４２０が製造された最
初の基板から製作された剛性フレーム４２６に保持された、厚さが公称で４μｍないし８
μｍのＭＤＩ回路膜である。電磁結合アライメント構造４３０（以下で説明する）も示さ
れている。
第２９ａ図は、ＳＰＶ５０６中の２つの弁５０２、５０４の断面図を示す。好ましい実
施例のＳＰＶは、弁５０２、５０４の行および列を有する。ここで、各行および各列は１
，０００を超える弁を含むことができ、その結果ＳＰＶ中の弁の総数は数百万を超える。
第２９ａ図は、厚さが４μｍないし８μｍのＭＤＩ回路膜５０８、データ・バス５１０ａ
、５１０ｂ、制御論理機構５１２ａ、５１２ｂ、および粒子を通過させるためのＰＥＡ（
アパーチャ）５１４ａ、５１４ｂを示す。第２９ｂ図は、第２９ａ図の弁５０２、５０４
の平面図を示す。
ＳＰＶの弁は、同じ極性の電界または磁界を使用してＰＥＡから接近してくる粒子を偏
向させることによって、イオンまたは荷電粒子の通過を妨げる。ＰＥＡ５１４ａ、５１４
ｂは通常、ＳＰＶ回路膜５０８の正方形の開口部である。ＰＥＡ５１４ａ、５１４ｂは、
電位を印加することによってＰＥＡ上に局所静電界を生成する金属膜５２０ａ、５２０ｂ
、または局所ドーナツ形電磁界を生成する（第２９ａ図に示した）金属ワイヤ５４０（コ
イル）で囲まれている。ＳＰＶが、コリメートされた荷電粒子源を降り注がれると、ＰＥ
Ａ５１４ａ、５１４ｂに当たる粒子はＳＰＶ５０６を通過し、ＳＰＶ５０６の真下にある
パターン化すべきレジスト層（図示せず）に当たる。十分な強度と、イオン粒子と同じ極
性をもつ静電界または電磁界が存在する場合、イオン粒子はＰＥＡから偏向し、ＳＰＶ表
面の他の何らかの部分に当たる。ＰＥＡは、面積が、生成される総電界量と比べて小さく
、したがって、接近してくる荷電粒子がＰＥＡから外れてＳＰＶの表面に当たるようにす
るには前記粒子が少し偏向するだけでよい。
ＳＰＶ５０６は通常、真空下のエンクロージャ（図示せず）中で動作する。荷電イオン
または粒子は、うまく加速でき、あるいはＳＰＶの表面に一様に当てることがきるどんな
材料のものでもよい。レジスト膜をパターン化するためのソースとして使用されている荷
電粒子の例には、電子（負）、陽子（正）、およびガリウム＋（正）がある。ＳＰＶは、
パターン化すべき基板のすぐ近くに置くことも、あるいは前記基板に接触させることも、
あるいはＳＰＶ回路膜を通過させることによって形成される粒子ビームの焦点を拡張し、
またはＳＰＶによって生成される像を縮小するために使用できるリソグラフィ装置の結像
レンズ要素の前に位置決めすることもできる。
第２９ｃおよび２９ｄ図は、ＳＰＶの静電シャッタまたは弁を実施する異なる方法を示
す断面図である。第２９ｃ図は、単結晶半導体膜５２４を異方性エッチングすることによ
って形成されたＰＥＡ５１４ａを示す。壁角度が約５４゜の＜１００＞単結晶半導体ウェ
ット・エッチングまたはドライ・エッチング（ＲＩＥ）法を使用して丸いまたは四角いホ
ールをエッチングして、ＳＰＶ回路膜の低応力誘電体５２６ａ、５２６ｂまたは半導体層
５２４にＰＥＡ５１４ａを形成することもできる。半導体膜の背面にある低応力誘電体膜
５２６ｂのバイアをＰＥＡ５１４ａのウェット・エッチングの後に形成した。通常２，０
００Åよりも薄い金属膜５２８をスパッタリング手段またはＣＶＤ手段によって堆積させ
る。金属膜５２８はＰＥＡ５１４ａを囲み、直径が通常４μｍ以下であり、ＰＥＡは、直
径が通常５００ｎｍよりも小さい。第２９ｄ図は、半導体膜５３４上に堆積した平坦な金
属膜５３２にバイアをエッチすることによって形成されたＰＥＡ５３０を示す。この例で
ＰＥＡを形成する金属膜５３２は通常、厚さが２，０００Åよりも薄く、直径が約４μｍ
である。低応力誘電体層５３６ａ、５３６ｂも示されている。
第２９ｅおよび２９ｆ図は、ＳＰＶの電磁シャッタまたは弁を実施する方法を示す。第
２９ｅ図は、第２９ｆ図の構造の平面図である。半導体膜層５４２および低応力誘電体層
５４４が示されている。ＰＥＡ５１４ａの周りに電流ループを生成できるように、ＭＤＩ
回路膜５０８上に金属コイル５４０を形成する。ＭＤＩ回路膜５０８の誘電体部分または
半導体部分でのウェット異方性エッチングまたはドライ異方性エッチングによってＰＥＡ
５１４ａを形成する。金属線５４０は通常、幅が２μｍよりも狭く、厚さが１μｍよりも
薄く、直径が通常４μｍよりも小さい領域を囲む。ＰＥＡ５１４ａは、金属線５４０のル
ープの内径“ａ"よりも小さく、通常５００ｎｍよりも小さい。
制御論理機構は、ＳＰＶの各弁に関連しており、必要に応じて、ＰＥＡを囲む金属構造
に電圧または電流を供給する。第２９ｃおよび２９ｄ図で、弁制御論理機構は、それぞれ
ＰＥＡを囲む金属膜５２８、５３２に電位を印加する。印加された電位が、ＳＰＶの表面
に当たる荷電粒子と同じ極性である場合、粒子はＰＥＡを通過しないように偏向する。こ
れは弁閉鎖条件である。印加された電位が逆の電位またはゼロである場合、粒子はＰＥＡ
を通過する。第２９ｅおよび２９ｆ図で、弁制御論理機構は、ＰＥＡ５１４ａを囲む金属
ワイヤ５４０を介して電流を印加する。ワイヤ５４０中の電流の方向に応じて（ＰＥＡの
周りに時計回りまたは逆時計回り）、極性をもつ磁界が生成される。界極性が、接近して
くる荷電粒子と同じである場合、粒子は偏向し、界極性が逆またはゼロである場合、粒子
はＰＥＡを通過する。
ＳＰＶの所望の機能を達成するための静電弁または電磁弁の設計は様々なものであって
よい。本明細書に提示した例は、ＳＰＶで使用するためのそのような弁の設計構造の範囲
を限定するものではない。
ＭＤＩ機械光弁（ＭＬＶ）直接描画リソグラフィ・ツール
第２９ｇないし２９ｋ図は、フォトニック露光源または粒子露光源をパターン化するた
めの繰返しマイクロ加工機械静電シャッタ・セル５５０−ｋを使用する直接描画リソグラ
フィ・ツールの各部分を示す。このリソグラフィ・ツールの全般的な構造および機能は、
上述のＳＬＶツールおよびＳＰＶツールに類似している。このツールは、それぞれ約２５
μｍ×２５μｍであるシャッタ・セル５５０−ｋと呼ばれパターン形成要素の行および列
から成る。第２９ｇ図は、いくつかのそのようなセル５５０−１、５５０−２、．．．、
５５０−ｋ、．．．、５５０−ｎの平面図である。第２４図は、リソグラフィ・ツール全
体の概略平面図である。このツールは、平面図ではＳＬＶツールおよびＳＰＶツールと同
じに見える。
ＭＤＩ回路膜上に製作されたシャッタ・セル５５０−ｋのアレイは、コリメートされた
フォトニック源またはイオン粒子源とパターン化すべき基板の間に置かれ、投影リソグラ
フィ法または接触リソグラフィ法で使用して、レジストの薄い膜を塗布されたそのような
基板をパターン化することができる。アレイは、パターン化すべき基板の領域上に位置決
め（整列）され、それぞれ、シャッタ開口部またはＲＥＡ（放射露光アパーチャ）を回路
膜を介して調整する個別のコンピュータ制御の下で、アレイの真下にあり、あるいはアレ
イに対応する基板の領域を露光する。本明細書では、このように機能するＭＤＩ回路膜を
機械光弁（ＭＬＶ）と呼ぶ。
シャッタ・セル５５０−ｋが通過させる、ＲＥＡでコリメートされた露光像の寸法は可
変である。さらに、ＲＥＡはフォトニック源用のＭＤＩ回路膜を通過する物理開口部であ
る必要はなく、入射フォトニック放射線に対して透過的であればよい。ＭＬＶは、パター
ン化すべき基板上で（Ｘ−Ｙ軸５５４で示した）走査Ｘ−Ｙ方向に移動される。走査運動
の寸法によって、シャッタ・セルの各ＲＥＡは、面積が通常シャッタ・セル５５０−ｋの
寸法に等しい基板の部分上を通過する。シャッタ・セル５５０−ｋは平行（同時）に動作
する。各シャッタ・セルの下にある基板上のパターン化領域は相互に隣接し、集合的にず
っと大きな全体パターンを基板上に形成する。シャッタ・セルの走査運動は、周知のコン
ピュータ制御機械モータ駆動段または圧電駆動段によって生成される。ＭＬＶまたは基板
を運動段に取り付けることができる。ＭＬＶを使用するとＸ−Ｙ運動が短くなり、１μｍ
よりもずっと小さく、場合によっては５０ｎｍよりも小さい寸法のＲＥＡを含むシャッタ
・セルを走査する必要があるため、圧電運動段が好ましい実施例である。
回路膜のシャッタ・セルは、基板上で走査されるとき、所望の露光パターンを基板表面
上に作成するために各シャッタ・セル５５０−ｈに関連するコンピュータ制御論理機構５
５６−ｋによって開閉される。一例として、面積が２５μｍ×２５μｍのシャッタ・セル
と、直径が０．１μｍのＲＥＡ設定が挙げられる。ＲＥＡにシャッタ・セルの寸法の面積
を露光させるには、２５μｍ×０．１μｍの走査運動をＸ軸方向に２５０回行い、各走査
後にＹ軸方向に０．１μｍ並進する。ＲＥＡの寸法設定は通常、所与の基板走査の間固定
され、バイア・パターン層の場合のように露光を必要としないすべてのシャッタ・セルに
共通の基板の領域があるとき、ＲＥＡのベクトル運動を使用して露光性能を向上すること
ができる。
シャッタ・セルの動作は、露光源のフルーエンス（陽子または粒子）が通過できるよう
にする開口部の開放／閉鎖状況を調整し、同じ動作で、リソグラフィ・ツール用の露光Ｃ
Ｄを動的に決定する。ＭＬＶの最小露光ＣＤまたはＲＥＡを変更する能力は、一定露光ア
パーチャを有するＳＬＶおよびＳＰＶと比べて、このツールに固有のものである。ＲＥＡ
の寸法を動的に変更できることによって、ＩＣのパターンまたは形状破壊データベースを
ＩＣの１パターン層当たりのＣＤ固有形状セットとして区画することができる。これによ
って、最小のＣＤをもつ露光像の部分を、より大きなＣＤから成る露光像の他の部分と別
にパターン化することによってリソグラフィ・ツールの性能を最適化することができる（
処理速度はＲＥＡの寸法によるものであり、したがって、ＲＥＡが小さければ小さいほど
、ＲＥＡ露光の回数が増える）。
第２９ｈおよび２９ｉ図は、シャッタ・セル５５０−ｋの２つの異なるシャッタ・アー
ム構造の平面図を示す。第２９ｉ図は、シャッタ・アーム５６０、５６６のばね懸垂構造
を示す。シャッタ・アーム５６０、５６６は、金属または金属と低応力誘導体の組合せで
形成され、シャッタ５６６の両側にある２つの電気コンタクト５６２、５６４から基板の
表面上で懸垂される。シャッタ・アーム５６０、５６６は静電電位をスイッチで印加する
ことによって（５７０−Ｙで示した方向に）移動することができる。シャッタ・セルのＲ
ＥＡ５７２は、シャッタ・アームの非透過材料を通過する四角い開口部５７４とシャッタ
５６６の中央領域の真下にある金属電極膜を通過する類似の開口部の交差部によって形成
され、基板の表面に固定されている。この開口部５７４は通常、直径が２μｍよりも小さ
く、シャッタ・アーム５６０の長い軸に対して９０゜回転して位置決めされる。第２９ｈ
図は、静電電位を印加することによってもたらされるシャッタ・アーム５６０、５６６の
代替位置としてアウトラン５７８を点線で示す。ＲＥＡの寸法は、シャッタの中央領域５
６６の開口部と中央領域の下にある固定金属膜の開口部との突き出た交差部によって決定
される。シャッタ５７２のＲＥＡは、シャッタ・アーム５６６の中央領域を四角い開口部
５７４の斜め長よりも長い距離だけ移動することによって閉鎖される。
シャッタ・アーム５６０、５６６は、静電電位によって位置決めまたは移動される。シ
ャッタ・アーム５６０、５６６は電位を備えている。シャッタ・アーム５６６の中央領域
の最大走行変位の両端に位置決めされた電極５８０ａ、５８０ｂは、シャッタ・アームを
所望の変位だけ引き付け、あるいは反発させるのに十分な逆の電位に選択的に設定される
。シャッタ・アームは、下部基板電極（図示せず）に逆の電位を印加することによって、
前記アームの下にある電極膜と物理的に接触して保持される。
第２９ｊ図は、第２９ｈ図の線ｊ−ｊを通るシャッタ・セルの部分の断面図である。第
２９ｋ図は、第２９ｊ図の線ｋ−ｋに沿った断面図である。
第２９ｊ図に示したように、シャッタ・セルは確立された半導体処理法によって製造さ
れる。ＭＤＩ回路膜６０４上にアレイ・シャッタ・セル制御論理機構を製造する。シャッ
タ・アームの中央領域５６６の運動に適応するのに十分な寸法のトレンチ５９２を回路膜
の下部誘電体層５９０まで形成する。シャッタ・アームの中央領域５６６の下の電極５９
４を形成し、シャッタ・アレイの領域上にａ−Ｓｉ（無定形シリコン）の共形犠牲層（図
示せず）を堆積させる。ａ−Ｓｉ層の厚さは、シャッタ・アームが回路膜上に懸垂される
分離距離を決定する。シャッタ・アーム５６０の電極コンタクトおよびシャッタ・アーム
位置決め電極５８０ａ、５８０ｂの電極コンタクトへのバイア開口部５６２、５６４（第
２９ｈおよびｉ図）をａ−Ｓｉ層内にパターン化する。シャッタ・アーム５６０、５６６
および位置決め電極５８０ａ、５８０ｂを形成するように、任意選択で誘電体層６０２と
組み合わされた金属層６００を堆積させパターン化する。ＲＥＡを形成するために使用さ
れる開口部５７４も、ＲＩＥプロセスを介してパターン化してエッチングする。この開口
部５７４は少なくとも、シャッタ・アームと、ＲＥＡ５７２である断面積を形成する際に
使用されるシャッタ・アームの中央領域の下にある電極５９４とを通過する。開口部５７
４は、露光源の透過要件に応じて、ＭＤＩ回路膜５９０を完全に通過することも、あるい
は誘電体層上で止まることもできる。次いで、シャッタ・アーム５６０が自立し、２つの
電極コンタクト部位５６２、５６４（第２９ｈおよびｉ図）でのみ回路膜に接続されたま
まになるように、ａ−Ｓｉを選択的に除去する。シャッタ・アーム５６０、５６６は、シ
ャッタ・アーム５６０、５６６位置決め電極５８０ａ、５８０ｂおよびシャッタ・アーム
の中央部分の下にある基板電極５９４に印加された電位に基づいて２つの方向５７０−Ｙ
、５７０−Ｚに自由に移動する。
固定自立膜リソグラフィ・マスク
ＭＤＩプロセスを使用して、固定パターンをもつリソグラフィ・マスクとして使用され
る自立膜を形成することができる。ＭＤＩプロセスを使用して、光学マスク、Ｘ線マスク
、およびステンシル・マスク（イオン・マスクまたは荷電粒子マスク）を形成することが
できる。マスク基板は、低応力誘電体および任意選択で半導体材料で製作される。好まし
い実施例では、マスクは、Ｎｏｖｅｌｌｕｓ社製装置上で、上記で提示した構成と一貫す
るように製作された酸化物窒化物低応力誘電体で製作され、あるいは他の酸化物窒化物製
造装置上で形成されたそのような低応力膜の変形例として製作される。パターン化材料は
、シリコンなどの半導体、他の誘電体材料、またはフォトニック露光源に対して非透過的
な金属である。露光源がイオン・ビームまたは荷電粒子ビームである場合、パターン化は
ボイド（膜を通過する開口部）、材料の除去、またはステンシルによって行われる。
第２９ｌおよび２９ｍ図は、固定フォトニック・マスクの形成を示す断面図である。最
初に誘電体層６２２、６２４およびシリコン６２６（パターン化材料はパターンで示され
ている）で形成された膜基板６２０を上述のように形成する。膜の誘電体層６２２、６２
４の厚さは通常２μｍないし３μｍであり、シリコンの所望の側壁角度またはＣＤアスペ
クト比（層の厚さとパターンのＣＤ開口度の比）に応じてシリコン６２６の厚さを変更す
ることができる。シリコン層６２６は、Ｅビーム・エッチング処理や選択的シリコン・エ
ッチング処理など、確立されたレジスト・スピンオン膜パターン生成リソグラフィ・ツー
ルで直接パターン化することができる。
第２９ｌ図は、まずタングステンなどの金属６３０のオーバレイをパターン化し、次い
で、誘電体層６２２をシリコン層６２６まで選択的にエッチングすることによって形成さ
れたパターン化シリコン層６２６の断面図を示す。シリコン層を完全に除去し、金属膜を
堆積させ、次いで、前記膜をパターン化し、あるいは第２９ｌ図のパターン化シリコン層
を選択的にアンダカットして金などの貴金属によるリフトオフ・プロセスを使用すること
によって、金属パターンを形成することもできる。
第２９ｍ図は、低応力誘電体膜層６３２をパターン上に堆積させ、パターンの下にある
誘電体層６２２、６２４を除去した後の第２９ｌ図の構造の断面図を示す。低応力誘電体
膜層６３２をパターン上に堆積させ、最初の低応力誘電体構造層６２２、６２４を除去で
きるように構造膜層を形成する。
Ｘ線マスクの場合、良好なＸ線アブソーバであるために金がパターン化膜として使用さ
れることが多い。金および一般的な貴金属は、ウェット処理技法を使用するか、それとも
電気めっき技法と組み合わせないかぎりパターン化できない。第２９ｌ図のシリコン・パ
ターン６２６は、大きなアスペクト比を得られるようにドライ・エッチング（ＲＩＥ）す
ることができる。ＲＩＥ処理の前にシリコン層６２６に大量の金をドーピングする場合、
ウェット・エッチング処理の微細形状寸法やアスペクト比の制限なしに、このマスク形成
法をＸ線マスクとして使用することができる。
第２９ｎおよび２９ｐ図は、ＭＤＩシリコン６４２の誘電体層６４０および誘電体６４
０膜をＲＩＥプロセスでパターン化することによって形成されたステンシル・マスクを示
す。次いで、第２９ｐ図中の誘電体膜６４４ａ、６４４ｂ、６４４ｃの開口部によって示
したステンシル・パターンが残るように、シリコン層６４０を選択的にウェット・エッチ
ング除去する。壊れやすいステンシル・パターンが形成される前に、ＲＩＥ処理の副産物
として形成される誘電体６４０上の側壁パッシベーションを除去できるので、この処理シ
ーケンスは新しいものである。側壁パッシベーション除去には、自立ステンシル・パター
ンを破壊する激しい撹拌が必要である。残りのシリコン層６４２はシリコンを選択的に軽
くウェット・エッチングすることによって除去することができる。
ステップ・コンタクト・プリンタ（ＳＣＰ）
ＭＤＩ回路膜で製作されたパターン生成ツールを使用して、基板上に堆積させた適度な
感度のレジスト膜をパターン化することができる。ＭＤＩパターン生成ツールとは、ＳＬ
Ｖリソグラフィック・ツール、ＳＰＶリソグラフィック・ツール、ＭＬＶリソグラフィッ
ク・ツールなどのＭＤＩ回路膜応用例と、適度な光学透過特性（上記参照）をもつ低応力
誘電体膜上に製作されたより従来型の固定パターン・マスクを指す。ＭＤＩ固定パターン
・マスクとは、上記で提示したＭＤＩ製造法のうちの１つによってＭＤＩ誘電体膜上に形
成された単層金属被膜パターンである。電磁結合による基板上の既存の像に対するアライ
メント手法を以下で提示する。この方法は、ＭＤＩ回路膜固定パターン生成ツールにも組
み込まれる。
接触印刷法は廉価であり、ほとんど無限のリソグラフィック微細形状寸法結像機能を提
供する。しかし、最良の像を得るには、基板上のレジストへの像転写用の厚いマスク・プ
レートをレジストに接触しなければならない。この接触は、剛性のマスク・プレートを湾
曲させて基板に共形接触させる強力な真空力を加えることによって行われる。そのような
強力な真空力を加えると、レジストの小さな粒子が剛性のマスクに堆積し、マスクの清掃
が必要になり、あるいは、基板への非共形接触または結像欠陥が検出されない場合、それ
によって後の露光時に正しい像の転写が妨げられることが多い。近接印刷は、マスクが接
触させられず、近接ギャップと呼ばれる基板から数マイクロメートル上に保持されること
を除いて、接触印刷に類似している。近接印刷で微細形状寸法像が生成される効果は、近
接ギャップの寸法に正比例する。さらに、接触印刷は、従来のステップ投影リソグラフィ
装置のように基板の小さな部分ではなく、完全な基板を１回の露光で印刷することに限ら
れている。接触印刷プロセス時に真空を生成するには時間がかかり、したがって、不要な
物質が混じったマスクの清掃の問題、接触時に不均一なまたは重なったリッジ・マスクお
よび基板プレートに真空を与える機械的複雑度を考慮しないかぎり、単一の基板上で数回
の接触印刷露光を行うことは、時間の点で採用できない。
第３０図は、周知の接触リソグラフィ法または近接リソグラフィ法をステップ機械運動
ならびに本明細書に提示したＭＤＩ回路膜のパターン生成ツールおよびアライメント手段
と組み合わせるステップ接触リソグラフィック露光装置の断面図を示す。基板（工作物）
６６２は、従来の真空チャンク（図示せず）によって保持され、従来の機械圧電運動制御
機構（図示せず）によって位置決めされている。ＭＤＩパターン生成ツール６６０は基板
６６２から２５μｍよりも短い距離“ｄ”だけ上に保持され、基板６６２の一部上の大ざ
っぱなアライメントは従来の光学手段によって行われる。その場合、１平方ｃｍ当たり１
００ｇよりも少ない小さな流体圧力Ｐを加えて、点線６６８で示した所望の近接距離位置
へ回路膜を下降させ、あるいは基板６６２に共形接触させることによって、ＭＤＩパター
ン生成ツール６６０の中心を拡張する。パターン生成ツール６６０の基板との最終的な厳
密なアライメントは後述の電磁結合（電磁）手段によって行われる。ＭＤＩ回路膜の低質
量および弾性によって、パターン生成ツールを迅速に基板に接触させ、かつ迅速に基板か
ら引き離すことができる。露光が完了した後、パターン生成ツールを基板に接触させ、コ
ンピュータの制御下で、次に露光すべき基板の領域へステップ（移動）させる。パターン
生成ツール６６０、６７２を保持するための回路膜フレーム６７２およびリソグラフィ装
置フィクスチャ６７６も示されている。
電磁リソグラフィック・アライメント法
ＳＬＶマスク、ＳＰＶマスク、ＭＬＶマスク、および固定マスクとして本明細書で開示
したリソグラフィック・パターン生成ツールは、微小寸法（ＣＤ）または５０ｎｍよりも
小さな最小パターン微細形状寸法でパターン生成を行うことができる。一般にマスクと呼
ばれる固定パターン生成ツールは、露光源の波長に正比例するパターン生成ＣＤが可能な
ＭＤＩ回路膜プロセスで（上記で開示したように）製作することができる。可能な露光源
は、ＵＶ、ＤＵＷ、Ｅビーム、および粒子線である（ＭＤＩプロセスで製作される固定マ
スクは、厚さが通常４μｍよりも薄く、従来のリソグラフィック・マスクなどで使用すべ
き単一のパターン化材料層を含む回路膜である。ＭＤＩ回路膜はステンシル・パターンで
もよく、この場合、生成すべきパターンは、完全に膜を通過するトレンチとして回路膜中
に表される。Ｅビーム・リソグラフィック・プロセスまたは粒子線リソグラフィック・プ
ロセスには固定パターン・ステンシル膜が必要であり、この場合、露光源は結像（パター
ン化）すべきマスクを物理的に通過しなければならない。Ｉｏｎ Ｍｉｃｒｏｆａｂｒｉ
ｃａｔｉｏｎ Ｓｙｓｔｅｍｓ社によってプロトタイプ粒子ビーム・ステンシル・マスク
が開発されている）。
しかし、ＩＣ製造用のパターン生成ツールのＣＤ生成機能の効果は、複数の重なり合う
パターンを整列させ、あるいは重ね合わせる能力に依存する。現在半導体業界で使用され
ている受け入れられるパターン・アライメント公差は通常、１組の重なり合うパターンに
対してＣＤ値の±２５％である。
約１μｍ以上のＣＤでのパターン生成のためのアライメントは、一致するアライメント
・パターンを基板上に重ね、パターン生成ツールの表面上に対応するパターンを重ねるこ
とによって光学顕微鏡で行うことができる。パターン生成ツールは通常、透過的な誘電体
材料で構成されているので、顕微鏡によって前記ツールを透過的に見ることができる。
ＳＬＶ、ＳＰＶ、およびＭＬＶの好ましい実施例は、１００ｎｍよりも小さな微小寸法
を有するパターンを生成できるようにするものである。そのようなパターンでは、±２５
ｎｍよりも小さなパターン・レジストレーションが可能なアライメント手法が必要である
。現在利用可能な光学アライメント法では、そのような微小寸法を達成することはできな
い。ＭＤＩパターン生成ツールは、電磁近接感知を使用することによって１００ｎｍより
も小さな微小寸法のアライメントを行う。第２８ａ図は、ＰＧＴアライメント・コイル４
９４の一例を示す。この金属コイル４９４は、パターン化中の基板の表面（すなわち、ウ
ェハ上）に薄い金属膜（通常、厚さが１μｍよりも薄い）をパターン化することによって
製造される。コイル・パターン４９４の基板上での配置は通常、露光またはパターン化す
べき領域の隣接する２つの面に沿って行われる。コイル・パターンは、パターン化すべき
基板の領域内に置くこともでき、パターン領域のエッジや側面に限らない。コイル・パタ
ーンは通常８００μｍ×１００μｍである。コイル領域４９４の電極コンタクト・パッド
４９６、４９８は通常、面積が５０μｍ×５０μｍである。第２４図中の構造４３０に対
応する類似のパターン４９４が、パターン生成ツールの回路膜の表面から下向きに延びる
２つの電極プローブ点と共に、パターン生成ツール膜（図示せず）の表面上にある。これ
らのパターン生成ツール・プローブ点は、基板コイル４９４に関連する電極パッドに接触
し、基板コイル４９４中で電気信号が生成される。都合の悪いことではあるが、直接パタ
ーン生成ツールからではなく、基板のエッジからの接続部によって信号を基板に供給でき
ることが明らかであろう。
基板コイルからの信号は、パターン化生成ツールの対応するアライメント・コイルによ
って感知される。次いで、パターン生成ツールと基板は、基板コイルから感知された信号
を介して、事前に定義された電気パラメータ設定が達成されるまで、Ｘ−Ｙ方向にかつ角
度的に移動され。これは、基板とパターン生成ツールが近接していることと、パターン生
成ツールの集積制御論理電子機器のために可能になっている。このように、１０ｎｍより
も小さなアライメント感知精度が達成される。基板コイルの電極パッドは通常、一辺が２
ミルよりも小さく、パターン生成ツールから延びて基板コイル・パッドに接触するプロー
ブ点電極は通常、直径および高さが１２μｍよりも小さい。パターン生成ツールの背面に
加えられる流体圧力を使用して、アライメント・プロセス中、パターン生成ツールの表面
を基板の表面にほぼ接触させ（近接）、あるいは完全に接触させることができる。
第２８ｂ図は、パターン生成ツールによってアライメント感知ができるように基板上に
置くことができるアライメント・コイル４９５を示す。パターン生成ツール中の対応する
コイルによって、前記コイルの一辺４９５ａに信号が誘導される。次いで、信号は、パタ
ーン生成ツール中の第２のコイルによって前記コイルの他方の端部４９５ｂで感知される
。アライメントは上記で論じたのと同様に行われる。
１Åよりも低い運動制御能力を実証する廉価な圧電運動制御装置がＢｕｒｌｅｉｇｈ
Ｉｎｓｔｒｕｍｅｎｔｓ， Ｉｎｃ．（ニューヨーク州、フィッシャー）から市販されて
いる。そのような圧電厳密運動は、必要とされる運動制御が１Åよりも低いＡＦＭ（原子
力顕微鏡）装置で実証されている。
ＭＤＩ回路膜フラット・パネル・ディスプレイ
フラット・パネル・ディスプレイ製造コストの大部分は（歩留まり損失を考慮しない）
、前記ディスプレイが製造される基板のコストである。基板は、リソグラフィ・ツールに
よって課される平坦度および様々な製造ステップによって課される高温の要件を満たさな
ければならない。
ＭＤＩ回路膜フラット・パネル・ディスプレイは、石英ガラスなど剛性で光学的に平坦
で再使用可能な基板上に形成される。他の基板を使用して、製造処理ステップによって課
される要件を満たすことができる。（上述のように）ＫＢｒやＫＢＯ２などの剥離剤を基
板上に堆積させ、次いで、誘電体層を堆積させて剥離剤が堆積した膜を密封する。剥離剤
は、使用される様々な製造プロセス・ステップの最高温度よりも高い使用温度を有し、か
つ完成されたディスプレイ装置に悪影響を及ぼさない溶剤に容易に溶解できる必要がある
。一例を挙げると、ＫＢｒは融点が７３４℃であり、ＤＩ水に容易に溶解する。
フラット・パネル・ディスプレイは従来、ディスプレイのグレー・シェードまたはＲＧ
Ｂ（赤、緑、青）色を生成するピクセル要素の行および列で構成されている。ピクセルが
動作すると、ディスプレイ上に画像が生成される。ディスプレイのピクセルは、従来のア
クティブ・マトリックスＬＣＤ技術によって製作することができる。ＭＤＩ回路膜ディス
プレイの好ましい実施例は、各ピクセルにある冗長回路デバイスと、上記で引用した微粒
子試験技法を使用して、回路製造上の欠陥を補正する。第２に、ＭＤＩ回路膜ディスプレ
イは、従来のテレビおよび工業モニタで使用されている蛍光体に類似の電界発光蛍光体を
利用する。この蛍光体は、ディスプレイの回路の製造が完了した後に適用される。次いで
、最終製造プロセスでディスプレイ回路を使用して、ＲＧＢ蛍光体をそのそれぞれのＲＧ
Ｂ電極に選択的に堆積させる。また、上記で開示した多重チップ・モジュール相互接続回
路膜を使用して、ディスプレイ・パネルのエッジとパネルの背部の所望の位置にＩＣをボ
ンディングする。ＩＣを取り付ける能力は、ディスプレイの設計および製造の複雑度を低
減する上で非常に重要である。ディスプレイの背部にボンディングされたＩＣは、蛍光体
ベースのディスプレイの視覚動作を妨害することも、あいまいにすることもない。なぜな
ら、このディスプレイは、ＬＣＤディスプレイと同様に背面照明を使用せず、それ自体の
照明を生成するからである。
第３１ａ図は、介在する剥離剤７０３を含む再使用可能な石英製造基板７０２に取り付
けられている間のＭＤＩ回路膜ディスプレイ７００の断面図を示す。各ＲＧＢピクセル用
の制御論理回路７０４−１、７０４−２、７０４−３はａ−Ｓｉまたはポリシリコン薄膜
層トランジスタ（ＴＦＴ）で製造されており、電着めっき電極７０８−１、７０８−２、
７０８−３（パッド）は、各ＲＧＢピクセル論理回路７０４上に最終金属被膜プロセス・
ステップとして形成されている。ピクセルの各ＲＧＢ蛍光体ごとに１つあるめっき電極７
０８−１、７０８−２、７０８−３には選択的に対処することができ、特定のめっき電位
を印加することができる。ピクセルの各行および列の端部にＩＣ（ダイ）用のボンディン
グ・パッド７１０がある。ＩＣは、個別のピクセルのオン・オフを切り替えるための制御
論理機構およびメモリ論理機構を提供し、したがってディスプレイ・イメージを生成する
。個別のピクセル制御回路７０４−１、７０４−２、７０４−３とまったく同様に、制御
論理機構またはメモリ論理機構、あるいはその両方７１２、７１３（第３１ｂ図参照）も
ＭＤＩ回路膜の一部として製造できることに留意されたい。これは、設計／製造オプショ
ンであり、ボンディングされたダイの大部分またはすべてを代替する。ＭＤＩ回路膜のす
べての製造処理ステップは確立された技法である。
第３１ｂ図は、支持フレーム７１８に取り付けられ、再使用可能な製造基板から剥離さ
れた、ＭＤＩ回路膜ディスプレイ７００の断面図を示す。陽極法を１つの技法として支持
フレーム７１８をＭＤＩ回路膜７００にボンディングし、次いで、製造基板７０２の面に
沿ってＭＤＩ回路膜７００に刻みを付ける。これによって、第３１ａ図の剥離剤７０３が
露出する。次いで、剥離剤７０３を活性化する溶剤中にディスプレイ・アセンブリを浸け
て、再使用可能な製造基板７０２からディスプレイを剥離する。任意選択で、制御論理機
構ダイおよびメモリ論理機構ダイ７１３をディスプレイの背面に取り付けることができる
。行または列相互接続金属被膜に沿ってこれらのダイ７１３をピクセルに接続する。
第３１ｃ図は、個別のＲＧＢ蛍光体７０８−１、７０８−２、７０８−３の電着めっき
の後のディスプレイを示す。特定の蛍光体のめっき溶液にディスプレイを浸すことによっ
て各ＲＧＢ蛍光体を別々にめっきし、次いで、ディスプレイの制御論理機構およびピクセ
ル論理機構７０４−１、７０４−２、７０４−３を使用して、適当なピクセル要素を選択
し（赤または緑または青）、所望のめっき電位を印加する。
フラット・スクリーン・ディスプレイを製造するために使用される基板は、半導体デバ
イス層を含むＭＤＩ膜でもよい。半導体ベースのＭＤＩ膜を基板として使用してフラット
・スクリーン・ディスプレイを製造するとき、処理ステップの実質的な違いは必要とされ
ないが、利用可能なシリコン・ウェハの寸法が限られていること（現在の所８インチ）と
円形の形状のために、半導体ウェハを開始基板として使用すると、ディスプレイの最大寸
法が大幅に制限される。
三次元ＩＣ構造
三次元（３Ｄ）ＩＣ構造をＭＤＩ回路膜で形成することができる。これはＭＤＩＩＣ膜
の新しい機能である。二酸化ケイ素または窒化ケイ素の低応力誘電体を、４００℃を越え
る使用温度に耐えるように形成することができる。この高使用温度機能によって、通常高
温プロセスである陽極ボンディング手順または熱ボンディング手順（石英と石英またはシ
リコンと石英）を使用できるようになる。誘電体膜は光学的に透過的であり薄く、ボンデ
ィングの前に回路膜を非常に厳密に整列できるようにする。第３２ａ図に示したように、
第１のＭＤＩ回路膜７３２に埋め込まれた半導体デバイス７３０−１、７３０−２、７３
０−３では、相互接続金属被膜７３６−１、７３６−２、７３６−３を膜７３２の両面に
塗布して、すべての膜間相互接続を完了することができる。対向する半導体デバイス・ゲ
ート電極７４２−１、７４２−２、７４２−３も示されている。第３２ａ図は、ボンディ
ングの前の２つのＭＤＩ回路膜またはＩＣ７３２、７４６を示す。これによって、同様に
半導体デバイス７４８−１、７４８−２、７４８−３と相互接続金属被膜７５０−１、７
５０−２、７５０−３とを含む第２の膜７４６と回路膜７３２との陽極膜間ボンドまたは
熱膜間ボンド７５２を形成するための必要に応じて回路膜を塗布することができる。第３
２ｂ図に示したように２つの膜７３２、７４６をボンディングした後、垂直相互接続金属
被膜７５４−１、７５４−２だけを使用して下部膜層７４６からの信号を経路指定するこ
とができる。
確立された光学アライメント・マーク技法を使用してＭＤＩ回路膜７３２、７４６を整
列させ、相互に陽極ボンディングまたは熱ボンディングする７５２。陽極ボンディングま
たは熱ボンディングされた回路膜７３２、７４６は、すべての必要な半導体デバイス処理
ステップが完了しており、必要とされるのは垂直相互接続金属被膜７５４−１、７５４−
２を完成することだけである。最後にボンディングすべき回路膜７３２がボンディングさ
れた回路膜７４６上の電気コンタクトまで回路膜７３２を介してバイア７５６−１、７５
６−２をエッチングすることによって最終相互接続金属被膜７５４−１、７５４−２を完
成する。周知の金属堆積ステップおよびパターン化ステップを適用する。追加回路膜ＩＣ
を３ＤＩＣ構造にボンディングする予定の場合、後のボンディング・ステップの要件とし
て、誘電体被覆を３Ｄ構造に塗布してあらゆる金属被膜を絶縁する。
陽極ボンディング７５２とはガラス間プロセスである。陽極ボンディング・プロセス・
ステップの前に、１μｍ以上の厚さの二酸化ケイ素の最終堆積を各ＭＤＩ回路膜７３２、
７４６に施してボンド７５２を形成する。陽極処理は周知であり、従来のガラス・プレー
ト製造で多数のそのような技法が使用されている。
石英またはガラス製基板へのシリコンの熱（融解）ボンディングは確立された技法であ
る。これを陽極ボンディング法の代わりに使用してＭＤＩ回路膜をボンディングすること
ができる。
ＭＤＩ回路膜７３２、７４６間の相互接続手段（金属化相互接続の代わりに）として光
学データ送信を使用する能力は、３ＤＩＣ構造を製造する方法の直接的な結果である。光
学トランシーバ間の導波管（図示せず）は、回路膜上の様々な光学トランシーバ・デバイ
スに対応するバイア（開口部）をボンディングすることによってバイアから形成すること
ができる。回路膜は通常透過性が高く、回路膜間の層間距離が短いので、集積光学半導体
デバイスは、バイアを介して、あるいは直接ある種の誘電体材料を介して通信機能を提供
することができる。
ＭＤＩ回路膜上に形成された集積回路は、現在ＩＣまたはダイがパッケージングのため
に剛性のウェハ基板から切り出されているのとまったく同じように、回路膜から切り出す
ことができる。これは、回路膜の正味応力が低いために可能になる。第３２ｃおよびｄ図
は、回路膜から切り出され、シリコン・ウェハ、石英、ガラス、金属など剛性の基板上に
ボンディングされたダイを示す。金属剛性基板の場合、膜ＩＣ用のより良好なボンディン
グ表面を提供するように、あるいは金属基板のエッジにあるパッドにボンディングするた
めにＩＣ上のボンド・パッドから相互接続を行えるように、誘電体層および相互接続層を
追加することができる。金属基板を使用して膜ＩＣを付加するのは、ＩＣの熱冷却用の最
適な手段がない場合、明かな利点がある。
現在の慣習のように回路膜基板またはウェハをダイとして切断した後、ピック・アンド
・プレース・ボンディング・ツールによって、わずかな真空圧力でダイをつまみあげ、そ
れがボンディグされる予定の基板上で整列させ、基板にボンディングすることができる。
第３２ｃおよびｄ図はそれぞれ、剛性基板にボンディングされた積み重ねられた膜ダイ７
６４−ａ、７６４−ｂ、７６４−ｃを示す。膜ダイ７６４−ａ、７６４−ｂ、７６４−ｃ
は、圧縮技法、陽極技法、または融解（熱）技法によって、ＭＣＭ相互接続回路膜などの
回路膜（図示せず）にボンディングすることもできる。
第３２ｃ図は、圧縮技法によって剛性基板７７０にボンディングされた膜ダイ（ＩＣ）
７６４−ａ、７６４−ｂ、７６４−ｃの３Ｄ回路構造を示す。これを行うには、金属パッ
ド７７２−１、７７２−２．．．７７２−ｋ．．．７７２−ｙを剛性基板７７０上で、金
属パッド７７６−１、７７６−２．．．７７６−ｗを膜ダイ７６４−ａ．．．７６４−ｃ
上で整列させ、次いで、（前述のように）温度および圧力を加える。ボンディング・アウ
ト・パッド７７８−１、７７８−２も示されている。回路相互接続経路および放熱経路と
しても働く金属パッドによって表面どうしをボンディングする。
第３２ｄ図は、陽極技法または融解（熱）技法によって基板７７０にボンディングされ
た膜ダイ７６４−ａ、７６４−ｂ、７６４−ｃの３Ｄ回路構造を示す。個別のダイ７６４
−ａ、７６４−ｂ、７６４−ｃの取扱いは、上記で説明したものに類似の方法で行うこと
ができ、ボンディングおよび相互接続完了法も、回路膜どうしのボンディングに関して上
記で説明したようなものである。
そのようなダイ・アセンブリ慣習の利点は、回路デバイスの密度が劇的に増すことと、
熱質量が低く効率的な冷却が可能であることである。そのような回路アセンブリを製作す
る処理装置は現在利用可能である。
本開示は例示的なものであり、限定的なものではない。当業者には、本開示および添付
の請求の範囲にかんがみてさらなる修正が明らかであろう。
第１ａ図は、誘電体・半導体膜基板の断面図である。 第１ｂ図は、誘電体・半導体膜基板の断面図である。 第１ｃ図は、誘電体・半導体膜基板の断面図である。 第１ｄ図は、誘電体・半導体膜基板の断面図である。 第１ｅ図は、誘電体・半導体膜基板の断面図である。 第１ｆ図は、誘電体・半導体膜基板の断面図である。 第１ｇ図は、誘電体・半導体膜基板の断面図である。 第１ｈ図は、誘電体・半導体膜基板の断面図である。 第１ｉ図は、誘電体・半導体膜基板の断面図である。 第１ｊ図は、誘電体・半導体膜基板の断面図である。 第２図は、エッチングされたシリコン基板膜の断面図である。 第３ａ図は、半導体デバイスを含む誘電体膜を示す図である。 第３ｂ図は、半導体デバイスを含む誘電体膜を示す図である。 第４図は、回路膜のアライメント・マークの断面図である。 第５図は、膜構造絶縁構造用の支持構造を示す図である。 第６ａ図は、回路膜エア・トンネル構造を示す図である。 第６ｂ図は、回路膜エア・トンネル構造を示す図である。 第６ｃ図は、回路膜エア・トンネル構造を示す図である。 第６ｄ図は、回路膜エア・トンネル構造を示す図である。 第６ｅ図は、回路膜エア・トンネル構造を示す図である。 第６ｆ図は、回路膜エア・トンネル構造を示す図である。 第６ｇ図は、回路膜エア・トンネル構造を示す図である。 第６ｈ図は、回路膜エア・トンネル構造を示す図である。 第６ｉ図は、回路膜エア・トンネル構造を示す図である。
第７図は、光学入出力をもつ積み重ねられた回路膜を示す図である。 第８図は、三次元回路膜を示す図である。 第９ａ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｂ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｃ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｄ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｅ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｆ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｇ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｈ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｉ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｊ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第１０ａ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｂ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｃ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｄ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。
第１１ａ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｂ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｃ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｄ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｅ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｆ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１２ａ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｂ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｃ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｄ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｅ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｆ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｇ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。
第１２ｈ図は、膜上での選択的エピタキシアル成長の断面図である。 第１２ｉ図は、膜上での選択的エピタキシアル成長の断面図である。 第１２ｊ図は、膜上での選択的エピタキシアル成長の断面図である。 第１３ａ図は、マルチチップ・モジュールの断面図である。 第１３ｂ図は、マルチチップ・モジュールの断面図である。 第１３ｃ図は、マルチチップ・モジュールの断面図である。 第１３ｄ図は、マルチチップ・モジュールの断面図である。 第１４図は、再使用可能な基板上に形成された膜の断面図である。 第１５図は、支持フレームが取り付けられた第１４図の膜の断面図である。 第１６ａ図は、パッケージ中のマルチチップ・モジュールを示す図である。 第１６ｂ図は、パッケージ中のマルチチップ・モジュールを示す図である。 第１７ａ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。 第１７ｂ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。 第１７ｃ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。
第１８図は、ダイ上のボンド・パッドを示す図である。 第１９ａ図は、回路膜に対するダイのボンディングおよびデボンディングを示す図である。 第１９ｂ図は、回路膜に対するダイのボンディングおよびデボンディングを示す図である。 第２０図は、回路膜の２つの面を示す図である。 第２１図は、回路膜の２つの面を示す図である。 第２２ａ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２２ｂ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２２ｃ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２３ａ図は、埋込みエッチング・ストップ層を使用して、より薄い内側部分を有する回路膜を形成することを示す図である。 第２３ｂ図は、埋込みエッチング・ストップ層を使用して、より薄い内側部分を有する回路膜を形成することを示す図である。 第２４図は、直接描画リソグラフィ用のソース積分光弁を示す図である。 第２５図は、直接描画リソグラフィ用のソース積分光弁を示す図である。 第２６図は、第２４、２５図のデバイス用のＸ線ソースの断面図である。 第２７図は、第２４、２５図のデバイス用のＸ線ソースの断面図である。
第２８ａ図は、第２４図のデバイス用のコイルを示す図である。 第２８ｂ図は、第２４図のデバイス用のコイルを示す図である。 第２９ａ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｂ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｃ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｄ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｅ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｆ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｇ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｈ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｉ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｊ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｋ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｌ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｍ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｎ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｐ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。
第３０図は、リソグラフィック・ツールの断面図である。 第３１ａ図は、膜上に形成されたディスプレイの断面図である。 第３１ｂ図は、膜上に形成されたディスプレイの断面図である。 第３１ｃ図は、膜上に形成されたディスプレイの断面図である。 第３２ａ図は、三次元ＩＣ構造を示す。 第３２ｂ図は、三次元ＩＣ構造を示す。 第３２ｃ図は、三次元ＩＣ構造を示す。 第３２ｄ図は、三次元ＩＣ構造を示す。

Claims (59)

  1. 主表面を有する基板であって、半導体基板、シリコン基板、誘電体基板のうちの少なくとも１つである基板と、
    該基板の該主表面上または内に形成されたデバイス層であって、該デバイス層内に形成された少なくとも１つの半導体デバイスを有するデバイス層と、
    該少なくとも１つの半導体デバイスに重なる可撓性誘電体層および弾性誘電体層のうちの少なくとも一方と
    を備え、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方の応力は、約８×１０８ダイン／ｃｍ２以下、および、該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方の破壊強度よりも２倍ないし２２倍小さいの少なくとも一方である、集積回路。
  2. 前記基板内に誘電体バリア層をさらに備え、
    該誘電体バリア層は、前記少なくとも１つの半導体デバイスの下にある、請求項１に記載の装置。
  3. 前記応力は、張力である、請求項１に記載の装置。
  4. 前記可撓性誘電体層および前記弾性誘電体層のうちの少なくとも一方の上または内のうちの少なくとも一方に形成された複数の相互接続導体をさらに備え、
    該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方である、請求項１に記載の装置。
  5. 前記基板の実質的な部分は、除去されている、請求項１に記載の装置。
  6. 前記基板の実質的な部分は、前記集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能である、請求項１に記載の装置。
  7. 前記集積回路は、その構造上の一体性を保ちつつ、約５０ミクロン以下まで薄くすることが可能である、請求項１に記載の装置。
  8. 前記集積回路は、約５０ミクロン以下の厚さを有している、請求項１に記載の装置。
  9. 前記集積回路に重なる１以上の集積回路と、
    該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記少なくとも１つの半導体デバイスのうちの少なくとも１つとを接続する相互接続と
    をさらに備えた、請求項１に記載の装置。
  10. 前記集積回路に重なる少なくとも１つの可撓性集積回路をさらに備えた、請求項１に記載の装置。
  11. 前記集積回路は、実質的に可撓性および弾性のうちの少なくとも一方である、請求項１に記載の装置。
  12. 前記集積回路は、実質的に可撓性の集積回路および弾性の集積回路のうちの少なくとも１つを形成することが可能である、請求項１に記載の装置。
  13. 前記可撓性誘電体層および前記弾性誘電体層のうちの少なくとも一方は、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能である、請求項１に記載の装置。
  14. 前記可撓性誘電体層および前記弾性誘電体層のうちの少なくとも一方は、無機誘電体材料、有機誘電体材料、応力制御誘電体層、低応力誘電体層、実質的に可撓性の層、弾性の層のうちの少なくとも１つである、請求項１に記載の装置。
  15. 前記無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つである、請求項１４に記載の装置。
  16. 前記可撓性誘電体層および前記弾性誘電体層のうちの少なくとも一方は、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成される、請求項１に記載の装置。
  17. 基板と、
    該基板の上または内に形成されたデバイス層であって、該デバイス層の上には、複数の活性デバイスを含む回路が形成されている、デバイス層と、
    該複数の活性デバイスに重なる、応力制御誘電体層、低応力誘電体層、可撓性誘電体層、弾性誘電体層のうちの少なくとも１つと
    を備え、
    該集積回路は、実質的に可撓性の集積回路および弾性の集積回路のうちの少なくとも１つを形成することが可能である、集積回路。
  18. 前記基板は、半導体基板、シリコン基板、誘電体基板のうちの少なくとも１つである、請求項１７に記載の装置。
  19. 前記基板内に誘電体バリア層をさらに備え、
    該誘電体バリア層は、前記複数の活性デバイスの下にある、請求項１７に記載の装置。
  20. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つの応力は、約８×１０８ダイン／ｃｍ２以下、および、該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの破壊強度よりも２倍ないし２２倍小さいの少なくとも一方である、請求項１７に記載の装置。
  21. 前記応力は、張力である、請求項２０に記載の装置。
  22. 前記複数の活性デバイスは、半導体デバイスである、請求項１７に記載の装置。
  23. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つの上または内のうちの少なくとも一方に形成された複数の相互接続導体をさらに備え、
    該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方である、請求項１７に記載の装置。
  24. 前記基板の実質的な部分は、除去されている、請求項１７に記載の装置。
  25. 前記基板の実質的な部分は、前記集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能である、請求項１７に記載の装置。
  26. 前記集積回路は、その構造上の一体性を保ちつつ、約５０ミクロン以下まで薄くすることが可能である、請求項１７に記載の装置。
  27. 前記集積回路は、約５０ミクロン以下の厚さを有している、請求項１７に記載の装置。
  28. 前記集積回路に重なる１以上の集積回路と、
    該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記複数の活性デバイスのうちの少なくとも１つとを接続する相互接続と
    をさらに備えた、請求項１７に記載の装置。
  29. 前記集積回路に重なる少なくとも１つの可撓性集積回路をさらに備えた、請求項１７に記載の装置。
  30. 前記集積回路は、実質的に可撓性および弾性のうちの少なくとも一方である、請求項１７に記載の装置。
  31. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能である、請求項１７に記載の装置。
  32. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、無機誘電体材料、有機誘電体材料、弾性の層、実質的に可撓性の層のうちの少なくとも１つである、請求項１７に記載の装置。
  33. 前記無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つである、請求項３２に記載の装置。
  34. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成される、請求項１７に記載の装置。
  35. 基板と、
    該基板の上または内に形成された回路であって、複数の活性デバイスを含む回路と、
    該複数の活性デバイスに重なる、応力制御誘電体層、低応力誘電体層、可撓性誘電体層、弾性誘電体層のうちの少なくとも１つと
    を備え、
    該集積回路は、その構造上の一体性を保ちつつ、可撓性の集積回路および弾性の集積回路のうちの少なくとも１つを形成することが可能である、集積回路。
  36. 前記基板は、半導体基板、シリコン基板、誘電体基板のうちの少なくとも１つである、請求項３５に記載の装置。
  37. 前記基板内に誘電体バリア層をさらに備え、
    該誘電体バリア層は、前記複数の活性デバイスの下にある、請求項３５に記載の装置。
  38. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つの応力は、約８×１０８ダイン／ｃｍ２以下、および、該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの破壊強度よりも２倍ないし２２倍小さいの少なくとも一方である、請求項３５に記載の装置。
  39. 前記応力は、引っ張り応力である、請求項３８に記載の装置。
  40. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つの上または内のうちの少なくとも一方に形成された複数の相互接続導体をさらに備え、
    該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方である、請求項３５に記載の装置。
  41. 前記複数の活性デバイスは、無機活性デバイスである、請求項３５に記載の装置。
  42. 前記集積回路は、約５０ミクロン以下の厚さを有している、請求項３５に記載の装置。
  43. 前記集積回路は、その構造上の一体性を保ちつつ、約５０ミクロン以下まで薄くすることが可能である、請求項３５に記載の装置。
  44. 前記基板の実質的な部分は、前記集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能である、請求項３５に記載の装置。
  45. 前記集積回路に重なる１以上の集積回路と、
    該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記複数の活性デバイスのうちの少なくとも１つとを接続する相互接続と
    をさらに備えた、請求項３５に記載の装置。
  46. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能である、請求項３５に記載の装置。
  47. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、無機誘電体材料、有機誘電体材料、実質的に可撓性の層、弾性の層のうちの少なくとも１つである、請求項３５に記載の装置。
  48. 前記無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つである、請求項４７に記載の装置。
  49. 前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つは、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成される、請求項３５に記載の装置。
  50. 前記集積回路は、その構造上の一体性を保ちつつ、可撓性の集積回路および弾性の集積回路のうちの少なくとも一方である、請求項３５に記載の装置。
  51. 前記基板内に誘電体バリア層であって、前記少なくとも１つの半導体デバイスの下にある誘電体バリア層と、
    前記可撓性誘電体層および前記弾性誘電体層のうちの少なくとも一方を通って延びる複数の相互接続導体と、
    前記集積回路に重なる１以上の集積回路であって、該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記少なくとも１つの半導体デバイスのうちの少なくとも１つとを接続する相互接続を有する１以上の集積回路と、
    前記集積回路に重なる少なくとも１つの可撓性の集積回路と
    のうちの少なくとも１つをさらに備え、
    該基板のうちの少なくとも１つは、可撓性基板であり、
    該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方であり、該複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体であり、該複数の相互接続導体のうちの少なくとも１つは、該少なくとも１つの半導体デバイスに接続されており、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方の応力は、約８×１０８ダイン／ｃｍ２以下、および、該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方の破壊強度よりも２倍ないし２２倍小さいの少なくとも一方であり、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方の応力は、張力であり、
    該基板の実質的な部分は、除去されており、
    該基板の実質的な部分は、該集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能であり、
    該集積回路は、約５０ミクロン以下の厚さを有しており、
    該集積回路は、実質的に可撓性および弾性のうちの少なくとも一方であり、
    該集積回路は、実質的に可撓性の集積回路および弾性の集積回路のうちの少なくとも１つを形成することが可能であり、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方は、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能であり、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方は、無機誘電体材料、有機誘電体材料、応力制御誘電体層、低応力誘電体層、実質的に可撓性の層、弾性の層のうちの少なくとも１つであり、
    該無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つであり、
    該可撓性誘電体層および該弾性誘電体層のうちの少なくとも一方は、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成され、
    該集積回路は、その構造上の一体性を保ちつつ、可撓性の集積回路および弾性の集積回路のうちの少なくとも一方である、請求項１に記載の装置。
  52. 前記基板内に誘電体バリア層であって、前記複数の活性デバイスの下にある誘電体バリア層と、
    前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つを通って延びる複数の相互接続導体と、
    前記集積回路に重なる１以上の集積回路であって、該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記複数の活性回路のうちの少なくとも１つとを接続する相互接続を有する１以上の集積回路と、
    前記集積回路に重なる少なくとも１つの可撓性の集積回路と
    のうちの少なくとも１つをさらに備え、
    該基板のうちの少なくとも１つは、可撓性基板であり、
    該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方であり、該複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体であり、該複数の相互接続導体のうちの多数は、該複数の活性デバイスを接続し、
    該複数の活性デバイスは、半導体デバイスであり、
    該基板は、半導体基板、シリコン基板、誘電体基板のうちの少なくとも１つであり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの応力は、約８×１０８ダイン／ｃｍ２以下、および、該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの破壊強度よりも２倍ないし２２倍小さいの少なくとも一方であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの応力は、張力であり、
    該基板の実質的な部分は、除去されており、
    該基板の実質的な部分は、該集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能であり、
    該集積回路は、約５０ミクロン以下の厚さを有しており、
    該集積回路は、実質的に可撓性および弾性のうちの少なくとも一方であり、
    該集積回路は、実質的に可撓性の集積回路および弾性の集積回路のうちの少なくとも１つを形成することが可能であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、無機誘電体材料、有機誘電体材料、弾性の層、実質的に可撓性の層のうちの少なくとも１つであり、
    該無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つであり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成され、
    該集積回路は、その構造上の一体性を保ちつつ、可撓性の集積回路および弾性の集積回路のうちの少なくとも一方である、請求項１７に記載の装置。
  53. 前記基板内に誘電体バリア層であって、前記複数の活性デバイスの下にある誘電体バリア層と、
    前記応力制御誘電体層、前記低応力誘電体層、前記可撓性誘電体層、前記弾性誘電体層のうちの少なくとも１つを通って延びる複数の相互接続導体であって、該複数の相互接続導体は、電気的相互接続導体および光学的相互接続導体のうちの少なくとも一方である、複数の相互接続導体と、
    前記集積回路に重なる１以上の集積回路であって、該１以上の集積回路のうちの少なくとも１つと前記集積回路の前記複数の活性回路のうちの少なくとも１つとを接続する相互接続を有する１以上の集積回路と
    のうちの少なくとも１つをさらに備え、
    該基板のうちの少なくとも１つは、可撓性基板であり、
    該基板は、半導体基板、シリコン基板、誘電体基板のうちの少なくとも１つであり、
    該複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの応力は、約８×１０８ダイン／ｃｍ２以下、および、該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの破壊強度よりも２倍ないし２２倍小さいの少なくとも一方であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つの応力は、引っ張り応力であり、
    該複数の活性デバイスは、無機活性デバイスであり、
    該集積回路は、約５０ミクロン以下の厚さを有しており、
    該基板の実質的な部分は、該集積回路の構造上の一体性を保ちつつ、該基板の全範囲にわたって除去されることが可能であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、可撓性膜、弾性膜、自由スタンディング膜のうちの少なくとも１つを形成することが可能であり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、無機誘電体材料、有機誘電体材料、実質的に可撓性の層、弾性の層のうちの少なくとも１つであり、
    該無機誘電体層は、シリコンの酸化物、シリコンの窒化物、二酸化シリコン、窒化シリコンのうちの少なくとも１つであり、
    該応力制御誘電体層、該低応力誘電体層、該可撓性誘電体層、該弾性誘電体層のうちの少なくとも１つは、化学気相成長法、プラズマエンハンスド化学気相成長法、複数のＲＦエネルギー源のうちの少なくとも１つによって、約４００℃の温度で形成され、
    該集積回路は、その構造上の一体性を保ちつつ、可撓性の集積回路および弾性の集積回路のうちの少なくとも一方である、請求項３５に記載の装置。
  54. 前記基板は、可撓性基板である、請求項１に記載の装置。
  55. 前記基板は、可撓性基板である、請求項１７に記載の装置。
  56. 前記基板は、可撓性基板である、請求項３５に記載の装置。
  57. 前記複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体である、請求項４に記載の装置。
  58. 前記複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体である、請求項２３に記載の装置。
  59. 前記複数の相互接続導体のうちの少なくとも１つは、金属相互接続導体である、請求項４０に記載の装置。
JP2008100868A 1992-04-08 2008-04-08 絶縁膜層分離ｉｃ製造 Active JP4730672B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/865,412 US5354695A (en) 1992-04-08 1992-04-08 Membrane dielectric isolation IC fabrication
US865,412 1992-04-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003411689A Division JP2004179670A (ja) 1992-04-08 2003-12-10 絶縁膜層分離ｉｃ製造

Publications (2)

Publication Number Publication Date
JP2008270797A true JP2008270797A (ja) 2008-11-06
JP4730672B2 JP4730672B2 (ja) 2011-07-20

Family

ID=25345452

Family Applications (5)

Application Number Title Priority Date Filing Date
JP5518399A Pending JPH07508614A (ja) 1992-04-08 1993-04-02 膜絶縁層分離ｉｃ製造
JP2003411658A Expired - Lifetime JP3816483B2 (ja) 1992-04-08 2003-12-10 半導体処理リソグラフィ装置
JP2003411689A Withdrawn JP2004179670A (ja) 1992-04-08 2003-12-10 絶縁膜層分離ｉｃ製造
JP2008100868A Active JP4730672B2 (ja) 1992-04-08 2008-04-08 絶縁膜層分離ｉｃ製造
JP2009101482A Active JP4648979B2 (ja) 1992-04-08 2009-04-17 絶縁膜層分離ｉｃ製造

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP5518399A Pending JPH07508614A (ja) 1992-04-08 1993-04-02 膜絶縁層分離ｉｃ製造
JP2003411658A Expired - Lifetime JP3816483B2 (ja) 1992-04-08 2003-12-10 半導体処理リソグラフィ装置
JP2003411689A Withdrawn JP2004179670A (ja) 1992-04-08 2003-12-10 絶縁膜層分離ｉｃ製造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009101482A Active JP4648979B2 (ja) 1992-04-08 2009-04-17 絶縁膜層分離ｉｃ製造

Country Status (6)

Country Link
US (26) US5354695A (ja)
EP (2) EP0641485A4 (ja)
JP (5) JPH07508614A (ja)
KR (4) KR100585616B1 (ja)
BR (1) BR9306232A (ja)
WO (1) WO1993021748A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578505B (zh) * 2015-12-10 2017-04-11 財團法人工業技術研究院 半導體元件
US10083989B2 (en) 2015-12-10 2018-09-25 Industrial Technology Research Institute Semiconductor device

Families Citing this family (699)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6288561B1 (en) 1988-05-16 2001-09-11 Elm Technology Corporation Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
NL9100327A (nl) * 1991-02-25 1992-09-16 Philips Nv Kathode.
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US6714625B1 (en) * 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
JP3526058B2 (ja) * 1992-08-19 2004-05-10 セイコーインスツルメンツ株式会社 光弁用半導体装置
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
US5369054A (en) * 1993-07-07 1994-11-29 Actel Corporation Circuits for ESD protection of metal-to-metal antifuses during processing
US5382759A (en) * 1993-09-28 1995-01-17 Trw Inc. Massive parallel interconnection attachment using flexible circuit
WO1995009438A1 (en) 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
JP3239581B2 (ja) * 1994-01-26 2001-12-17 富士通株式会社 半導体集積回路の製造方法及び半導体集積回路
US5698473A (en) * 1994-03-16 1997-12-16 Advanced Micro Devices, Inc. Method for forming a silane based boron phosphorous silicate planarization structure
KR950034673A (ko) * 1994-04-20 1995-12-28 윌리엄 이. 힐러 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치
US6020257A (en) * 1995-06-07 2000-02-01 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US6639578B1 (en) 1995-07-20 2003-10-28 E Ink Corporation Flexible displays
TW308719B (ja) * 1995-10-23 1997-06-21 Dow Corning
US5891744A (en) * 1996-01-29 1999-04-06 Micron Technology, Inc. Method of monitoring a process of manufacturing a semiconductor wafer including hemispherical grain polysilicon
US5888412A (en) * 1996-03-04 1999-03-30 Motorola, Inc. Method for making a sculptured diaphragm
US6022792A (en) 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
US5949144A (en) * 1996-05-20 1999-09-07 Harris Corporation Pre-bond cavity air bridge
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
US5914613A (en) 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US5777484A (en) * 1996-09-30 1998-07-07 Packard Hughes Interconnect Company Device for testing integrated circuit chips during vibration
SG83089A1 (en) * 1996-10-18 2001-09-18 Eg & G Internat Isolation process for surface micromachined sensors and actuators
US6368752B1 (en) * 1996-10-29 2002-04-09 Motorola, Inc. Low stress hard mask formation method during refractory radiation mask fabrication
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
US6080526A (en) * 1997-03-24 2000-06-27 Alliedsignal Inc. Integration of low-k polymers into interlevel dielectrics using controlled electron-beam radiation
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6075278A (en) 1997-04-24 2000-06-13 Micron Technology, Inc. Aluminum based alloy bridge structure and method of forming same
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US5886401A (en) * 1997-09-02 1999-03-23 General Electric Company Structure and fabrication method for interconnecting light emitting diodes with metallization extending through vias in a polymer film overlying the light emitting diodes
US6085962A (en) * 1997-09-08 2000-07-11 Micron Technology, Inc. Wire bond monitoring system for layered packages
US6833242B2 (en) * 1997-09-23 2004-12-21 California Institute Of Technology Methods for detecting and sorting polynucleotides based on size
JPH11166935A (ja) * 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US5972193A (en) * 1997-10-10 1999-10-26 Industrial Technology Research Institute Method of manufacturing a planar coil using a transparency substrate
DE19752208A1 (de) * 1997-11-25 1999-06-02 Bosch Gmbh Robert Thermischer Membransensor und Verfahren zu seiner Herstellung
US6221537B1 (en) * 1997-12-19 2001-04-24 Motorola, Inc. Method of forming mask with angled struts of reduced height
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
US6178360B1 (en) * 1998-02-05 2001-01-23 Micron Technology, Inc. Methods and apparatus for determining optimum exposure threshold for a given photolithographic model
US6704133B2 (en) 1998-03-18 2004-03-09 E-Ink Corporation Electro-optic display overlays and systems for addressing such displays
US6145438A (en) * 1998-03-20 2000-11-14 Berglund; C. Neil Method and apparatus for direct writing of semiconductor die using microcolumn array
US6379981B2 (en) 1998-03-27 2002-04-30 Micron Technology, Inc. Methods incorporating detectable atoms into etching processes
US7075502B1 (en) 1998-04-10 2006-07-11 E Ink Corporation Full color reflective display with multichromatic sub-pixels
US6033489A (en) * 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same
US6256882B1 (en) 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6310985B1 (en) * 1998-07-29 2001-10-30 Electroglas, Inc. Measuring angular rotation of an object
US6249010B1 (en) * 1998-08-17 2001-06-19 National Semiconductor Corporation Dielectric-based anti-fuse cell with polysilicon contact plug and method for its manufacture
KR100276429B1 (ko) * 1998-09-07 2000-12-15 정선종 미소 진공 구조체의 제작방법
US6924781B1 (en) 1998-09-11 2005-08-02 Visible Tech-Knowledgy, Inc. Smart electronic label employing electronic ink
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6165695A (en) * 1998-12-01 2000-12-26 Advanced Micro Devices, Inc. Thin resist with amorphous silicon hard mask for via etch application
WO2000035000A1 (en) * 1998-12-08 2000-06-15 Cvc Products, Inc. Ultra high-speed semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectric
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
JP3798569B2 (ja) 1999-02-23 2006-07-19 ローム株式会社 半導体装置の製造方法
JP2000349348A (ja) * 1999-03-31 2000-12-15 Toyoda Gosei Co Ltd 短波長ｌｅｄランプユニット
US6617671B1 (en) * 1999-06-10 2003-09-09 Micron Technology, Inc. High density stackable and flexible substrate-based semiconductor device modules
KR100314622B1 (ko) * 1999-06-15 2001-11-17 이형도 마이크로 센서 및 그 패키지방법
DE19928297A1 (de) * 1999-06-22 2000-12-28 Bosch Gmbh Robert Verfahren zur Herstellung eines Sensors mit einer Membran
KR100345681B1 (ko) * 1999-06-24 2002-07-27 주식회사 하이닉스반도체 반도체소자의 삼중웰 형성방법
US6445202B1 (en) 1999-06-30 2002-09-03 Cascade Microtech, Inc. Probe station thermal chuck with shielding for capacitive current
US6258491B1 (en) * 1999-07-27 2001-07-10 Etec Systems, Inc. Mask for high resolution optical lithography
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US6387600B1 (en) * 1999-08-25 2002-05-14 Micron Technology, Inc. Protective layer during lithography and etch
US6194246B1 (en) * 1999-08-25 2001-02-27 Motorola Inc. Process for fabricating electronic devices having a thermally conductive substrate
US6476401B1 (en) 1999-09-16 2002-11-05 Applied Materials, Inc. Moving photocathode with continuous regeneration for image conversion in electron beam lithography
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
KR100304713B1 (ko) * 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
US6559020B1 (en) 1999-10-20 2003-05-06 Applied Micro Circuits Corporation Bipolar device with silicon germanium (SiGe) base region
US6329690B1 (en) 1999-10-22 2001-12-11 International Business Machines Corporation Method and apparatus to match semiconductor device performance
US6448106B1 (en) * 1999-11-09 2002-09-10 Fujitsu Limited Modules with pins and methods for making modules with pins
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
US6574077B1 (en) 1999-12-02 2003-06-03 Seagate Technology Llc Microactuator assembly having improved standoff configuration
US6197663B1 (en) 1999-12-07 2001-03-06 Lucent Technologies Inc. Process for fabricating integrated circuit devices having thin film transistors
SE517455C2 (sv) * 1999-12-15 2002-06-11 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande för framställning därav
SE517852C2 (sv) * 1999-12-15 2002-07-23 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande vid framställning därav
US6291858B1 (en) * 2000-01-03 2001-09-18 International Business Machines Corporation Multistack 3-dimensional high density semiconductor device and method for fabrication
JP2001196524A (ja) * 2000-01-12 2001-07-19 Seiko Epson Corp 接続用基板の製造方法および接続用基板、ならびに半導体装置の製造方法および半導体装置
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6586682B2 (en) 2000-02-23 2003-07-01 Kulicke & Soffa Holdings, Inc. Printed wiring board with controlled line impedance
US6759746B1 (en) * 2000-03-17 2004-07-06 Robert Bruce Davies Die attachment and method
US6544837B1 (en) 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
JP4585661B2 (ja) * 2000-03-31 2010-11-24 キヤノン株式会社 電子光学系アレイ、荷電粒子線露光装置およびデバイス製造方法
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6578436B1 (en) * 2000-05-16 2003-06-17 Fidelica Microsystems, Inc. Method and apparatus for pressure sensing
TW458446U (en) 2000-06-16 2001-10-01 Lucent Trans Electronics Co Lt External dialer of mobile phone with illumination function
DE10030352A1 (de) * 2000-06-21 2002-01-10 Bosch Gmbh Robert Mikromechanisches Bauelement, insbesondere Sensorelement, mit einer stabilisierten Membran und Verfahren zur Herstellung eines derartigen Bauelements
WO2002000343A2 (en) * 2000-06-27 2002-01-03 Fluidigm Corporation A microfluidic design automation method and system
US6426559B1 (en) 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module
WO2002003467A1 (en) * 2000-06-30 2002-01-10 Motorola, Inc. Vertically-stacked integrated circuits with wide bandwidth ports
US6445667B1 (en) 2000-07-11 2002-09-03 Iomega Corporation Optical servo writing
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
AU8356201A (en) * 2000-08-11 2002-02-25 Agilix Corp Ultra-sensitive detection systems
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6914423B2 (en) 2000-09-05 2005-07-05 Cascade Microtech, Inc. Probe station
US6965226B2 (en) 2000-09-05 2005-11-15 Cascade Microtech, Inc. Chuck for holding a device under test
EP1334347A1 (en) * 2000-09-15 2003-08-13 California Institute Of Technology Microfabricated crossflow devices and methods
EP1322951A2 (en) * 2000-09-20 2003-07-02 Molecular Reflections Microfabricated ultrasound array for use as resonant sensors
GB2371922B (en) * 2000-09-21 2004-12-15 Cambridge Semiconductor Ltd Semiconductor device and method of forming a semiconductor device
KR100841141B1 (ko) * 2000-09-21 2008-06-24 캠브리지 세미컨덕터 리미티드 반도체 장치 및 반도체 장치의 형성 방법
EP1336097A4 (en) * 2000-10-13 2006-02-01 Fluidigm Corp SAMPLE INJECTION SYSTEM USING A MICROFLUIDIC DEVICE, FOR ANALYSIS DEVICES
US7232109B2 (en) * 2000-11-06 2007-06-19 California Institute Of Technology Electrostatic valves for microfluidic devices
DE10143173A1 (de) 2000-12-04 2002-06-06 Cascade Microtech Inc Wafersonde
EP1227496A1 (en) * 2001-01-17 2002-07-31 Cavendish Kinetics Limited Non-volatile memory
US7435613B2 (en) * 2001-02-12 2008-10-14 Agere Systems Inc. Methods of fabricating a membrane with improved mechanical integrity
US6629756B2 (en) 2001-02-20 2003-10-07 Lexmark International, Inc. Ink jet printheads and methods therefor
US7352199B2 (en) 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
SG117406A1 (en) 2001-03-19 2005-12-29 Miconductor Energy Lab Co Ltd Method of manufacturing a semiconductor device
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
US6613687B2 (en) 2001-03-28 2003-09-02 Lexmark International, Inc. Reverse reactive ion patterning of metal oxide films
DE10213805A1 (de) * 2001-03-28 2002-11-07 Denso Corp Gassensor und Verfahren zum Herstellen eines Gassensors
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
AU2002307152A1 (en) 2001-04-06 2002-10-21 California Institute Of Technology Nucleic acid amplification utilizing microfluidic devices
US6748994B2 (en) 2001-04-11 2004-06-15 Avery Dennison Corporation Label applicator, method and label therefor
US6872581B2 (en) * 2001-04-16 2005-03-29 Nptest, Inc. Measuring back-side voltage of an integrated circuit
JP2002324773A (ja) * 2001-04-25 2002-11-08 Nec Corp 半導体装置の製造方法
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6736982B2 (en) * 2001-06-15 2004-05-18 Xiang Zheng Tu Micromachined vertical vibrating gyroscope
JP4166035B2 (ja) * 2001-06-18 2008-10-15 富士通テン株式会社 高周波回路部品の実装構造、実装方法及び実装装置
DE10129346B4 (de) * 2001-06-19 2006-08-31 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelementes
US6740567B2 (en) 2001-06-20 2004-05-25 Taiwan Semiconductor Manufacturing Co., Ltd Laminating method for forming integrated circuit microelectronic fabrication
US6844235B1 (en) * 2001-07-31 2005-01-18 Cypress Semiconductor Corporation Reticle repeater monitor wafer and method for verifying reticles
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6843421B2 (en) 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
WO2003052435A1 (en) 2001-08-21 2003-06-26 Cascade Microtech, Inc. Membrane probing system
US6744114B2 (en) 2001-08-29 2004-06-01 Honeywell International Inc. Package with integrated inductor and/or capacitor
US6809378B2 (en) * 2001-08-30 2004-10-26 Micron Technology, Inc. Structure for temporarily isolating a die from a common conductor to facilitate wafer level testing
US7075162B2 (en) * 2001-08-30 2006-07-11 Fluidigm Corporation Electrostatic/electrostrictive actuation of elastomer structures using compliant electrodes
JP2003106895A (ja) * 2001-10-01 2003-04-09 Nec Corp 熱型赤外線検出素子及びその製造方法
US7192629B2 (en) 2001-10-11 2007-03-20 California Institute Of Technology Devices utilizing self-assembled gel and method of manufacture
US20030073302A1 (en) * 2001-10-12 2003-04-17 Reflectivity, Inc., A California Corporation Methods for formation of air gap interconnects
US8440093B1 (en) 2001-10-26 2013-05-14 Fuidigm Corporation Methods and devices for electronic and magnetic sensing of the contents of microfluidic flow channels
US6674157B2 (en) * 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
US6624485B2 (en) 2001-11-05 2003-09-23 Matrix Semiconductor, Inc. Three-dimensional, mask-programmed read only memory
US20030124595A1 (en) * 2001-11-06 2003-07-03 Lizardi Paul M. Sensitive coded detection systems
KR100491179B1 (ko) * 2001-11-21 2005-05-24 마츠시타 덴끼 산교 가부시키가이샤 박형 회로기판 및 박형 회로기판의 제조방법
WO2003045837A2 (en) * 2001-11-26 2003-06-05 Wisconsin Alumni Research Foundation Stress control of semiconductor microstructures for thin film growth
CA2467587A1 (en) * 2001-11-30 2003-06-12 Fluidigm Corporation Microfluidic device and methods of using same
US7691333B2 (en) * 2001-11-30 2010-04-06 Fluidigm Corporation Microfluidic device and methods of using same
US6548314B1 (en) * 2001-12-10 2003-04-15 Infineon Technologies Ag Method for enabling access to micro-sections of integrated circuits on a wafer
JP4159778B2 (ja) * 2001-12-27 2008-10-01 三菱電機株式会社 Ｉｃパッケージ、光送信器及び光受信器
US6576560B1 (en) * 2002-02-05 2003-06-10 Macronix International Co., Ltd. Method for avoiding the fluorination of the metal contact of the semiconductor device
US6731011B2 (en) 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US20030155582A1 (en) * 2002-02-19 2003-08-21 Maitreyee Mahajani Gate dielectric structures for integrated circuits and methods for making and using such gate dielectric structures
KR100438160B1 (ko) * 2002-03-05 2004-07-01 삼성전자주식회사 인덕터와 캐패시터를 갖는 소자 및 그의 제작방법
US6853049B2 (en) 2002-03-13 2005-02-08 Matrix Semiconductor, Inc. Silicide-silicon oxide-semiconductor antifuse device and method of making
US7723908B2 (en) * 2002-03-20 2010-05-25 Copytele, Inc. Flat panel display incorporating a control frame
US7804236B2 (en) * 2002-03-20 2010-09-28 Copytele, Inc. Flat panel display incorporating control frame
US7352258B2 (en) * 2002-03-28 2008-04-01 Cascade Microtech, Inc. Waveguide adapter for probe assembly having a detachable bias tee
US20030183888A1 (en) * 2002-03-28 2003-10-02 Eyal Bar-Sadeh Corrugated diaphragm
JP2005521425A (ja) * 2002-04-01 2005-07-21 フルイディグム コーポレイション 微小流体粒子分析システム
US7312085B2 (en) * 2002-04-01 2007-12-25 Fluidigm Corporation Microfluidic particle-analysis systems
US6821848B2 (en) * 2002-04-02 2004-11-23 Hewlett-Packard Development Company, L.P. Tunnel-junction structures and methods
US7117588B2 (en) * 2002-04-23 2006-10-10 Ge Medical Systems Global Technology Company, Llc Method for assembling tiled detectors for ionizing radiation based image detection
US6628001B1 (en) * 2002-05-17 2003-09-30 Agere Systems Inc. Integrated circuit die having alignment marks in the bond pad region and method of manufacturing same
US6620638B1 (en) * 2002-06-05 2003-09-16 Micron Technology, Inc. Testing of multi-chip electronic modules
JP2004022901A (ja) * 2002-06-18 2004-01-22 Seiko Epson Corp 光インターコネクション集積回路、光インターコネクション集積回路の製造方法、電気光学装置および電子機器
US20060086309A1 (en) * 2002-06-24 2006-04-27 Fluiding Corporation Recirculating fluidic network and methods for using the same
US6737675B2 (en) 2002-06-27 2004-05-18 Matrix Semiconductor, Inc. High density 3D rail stack arrays
WO2004008246A2 (en) * 2002-07-12 2004-01-22 Cadence Design Systems, Inc. Method and system for context-specific mask writing
US7302672B2 (en) * 2002-07-12 2007-11-27 Cadence Design Systems, Inc. Method and system for context-specific mask writing
US7231628B2 (en) * 2002-07-12 2007-06-12 Cadence Design Systems, Inc. Method and system for context-specific mask inspection
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
KR100475716B1 (ko) * 2002-08-13 2005-03-10 매그나칩 반도체 유한회사 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법
DE10242661A1 (de) * 2002-09-13 2004-03-25 Conti Temic Microelectronic Gmbh Verfahren zum Herstellen von Isolationsstrukturen
JP2004111601A (ja) * 2002-09-18 2004-04-08 Tokyo Seimitsu Co Ltd ダイボンダ
JP2004134762A (ja) * 2002-09-19 2004-04-30 Denso Corp 半導体装置
EP2213615A3 (en) 2002-09-25 2012-02-29 California Institute of Technology Microfluidic Large Scale Integration
US6765152B2 (en) * 2002-09-27 2004-07-20 International Business Machines Corporation Multichip module having chips on two sides
WO2004040001A2 (en) 2002-10-02 2004-05-13 California Institute Of Technology Microfluidic nucleic acid analysis
US6845664B1 (en) 2002-10-03 2005-01-25 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration MEMS direct chip attach packaging methodologies and apparatuses for harsh environments
US7036109B1 (en) 2002-10-17 2006-04-25 Credence Systems Corporation Imaging integrated circuits with focused ion beam
FR2846788B1 (fr) * 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
TW574744B (en) * 2002-12-27 2004-02-01 Nanya Technology Corp Misalignment test structure and method thereof
US6948860B1 (en) * 2003-02-21 2005-09-27 Edwards Phillip J Optical subassembly for optoelectronic devices
US10874255B2 (en) 2003-03-19 2020-12-29 Melton John Losoya Food holding apparatuses and methods of use and manufacture
US7335971B2 (en) * 2003-03-31 2008-02-26 Robert Bosch Gmbh Method for protecting encapsulated sensor structures using stack packaging
DE10314503B4 (de) * 2003-03-31 2008-07-31 Advanced Micro Devices, Inc., Sunnyvale Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika
US8828663B2 (en) * 2005-03-18 2014-09-09 Fluidigm Corporation Thermal reaction device and method for using the same
US7604965B2 (en) * 2003-04-03 2009-10-20 Fluidigm Corporation Thermal reaction device and method for using the same
US7476363B2 (en) * 2003-04-03 2009-01-13 Fluidigm Corporation Microfluidic devices and methods of using same
US20050145496A1 (en) 2003-04-03 2005-07-07 Federico Goodsaid Thermal reaction device and method for using the same
EP2340890B1 (en) * 2003-04-03 2016-10-19 Fluidigm Corporation Method of performimg digital PCR
US6864156B1 (en) 2003-04-04 2005-03-08 Xilinx, Inc. Semiconductor wafer with well contacts on back side
US6753239B1 (en) 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
EP1636017A2 (en) 2003-05-20 2006-03-22 Fluidigm Corporation Method and system for microfluidic device and imaging thereof
SE527896C2 (sv) * 2003-05-20 2006-07-04 Aamic Ab Optisk testanordning för biologiska prover, samt en microarray till anordningen och metoden för dess användning
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
KR100546172B1 (ko) * 2003-05-23 2006-01-24 주식회사 하이닉스반도체 불휘발성 강유전체 레지스터를 이용한 입출력 바이트 제어장치
US7492172B2 (en) 2003-05-23 2009-02-17 Cascade Microtech, Inc. Chuck for holding a device under test
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US6859330B2 (en) * 2003-06-04 2005-02-22 Intel Corporation Micromachined pellicle splitters and tunable laser modules incorporating same
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US20050010310A1 (en) * 2003-07-11 2005-01-13 Touzov Igor Victorovich Method of alignment for precision tools.
US7024638B2 (en) * 2003-07-14 2006-04-04 Cadence Design Systems, Inc. Method for creating patterns for producing integrated circuits
AU2004261655A1 (en) * 2003-07-28 2005-02-10 Fluidigm Corporation Image processing method and system for microfluidic devices
DE10335260A1 (de) * 2003-08-01 2005-02-17 Daimlerchrysler Ag Sekundärluftfördereinrichtung für eine Brennkraftmaschine
US7413712B2 (en) * 2003-08-11 2008-08-19 California Institute Of Technology Microfluidic rotary flow reactor matrix
DE602004032172D1 (de) 2003-09-03 2011-05-19 Visible Tech Knowledgy Inc Elektronisch aktualisierbares label und display
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6887751B2 (en) 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
US6869866B1 (en) 2003-09-22 2005-03-22 International Business Machines Corporation Silicide proximity structures for CMOS device performance improvements
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US8529724B2 (en) * 2003-10-01 2013-09-10 The Charles Stark Draper Laboratory, Inc. Anodic bonding of silicon carbide to glass
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7250626B2 (en) 2003-10-22 2007-07-31 Cascade Microtech, Inc. Probe testing structure
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7187188B2 (en) 2003-12-24 2007-03-06 Cascade Microtech, Inc. Chuck with integrated wafer support
WO2005065258A2 (en) 2003-12-24 2005-07-21 Cascade Microtech, Inc. Active wafer probe
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7015146B2 (en) * 2004-01-06 2006-03-21 International Business Machines Corporation Method of processing backside unlayering of MOSFET devices for electrical and physical characterization including a collimated ion plasma
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7118999B2 (en) * 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7923782B2 (en) 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
DE102004010295A1 (de) * 2004-03-03 2005-09-22 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US6956272B2 (en) * 2004-03-10 2005-10-18 Micron Technology, Inc. Support frame for semiconductor packages
WO2005093540A1 (ja) * 2004-03-29 2005-10-06 Matsushita Electric Industrial Co., Ltd. セル、パッケージ装置及びパッケージ装置の製造方法
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7244665B2 (en) 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
US8025831B2 (en) * 2004-05-24 2011-09-27 Agency For Science, Technology And Research Imprinting of supported and free-standing 3-D micro- or nano-structures
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
US7547978B2 (en) * 2004-06-14 2009-06-16 Micron Technology, Inc. Underfill and encapsulation of semiconductor assemblies with materials having differing properties
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7002247B2 (en) * 2004-06-18 2006-02-21 International Business Machines Corporation Thermal interposer for thermal management of semiconductor devices
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US20060144778A1 (en) * 2004-07-29 2006-07-06 Grunthaner Frank J Low stress, ultra-thin, uniform membrane, methods of fabricating same and incorporation into detection devices
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7235431B2 (en) 2004-09-02 2007-06-26 Micron Technology, Inc. Methods for packaging a plurality of semiconductor dice using a flowable dielectric material
US7420381B2 (en) 2004-09-13 2008-09-02 Cascade Microtech, Inc. Double sided probing structures
JP2006108431A (ja) * 2004-10-06 2006-04-20 Sharp Corp 半導体装置
US7430128B2 (en) * 2004-10-18 2008-09-30 E.I. Du Pont De Nemours And Company Capacitive/resistive devices, organic dielectric laminates and printed wiring boards incorporating such devices, and methods of making thereof
US8981876B2 (en) 2004-11-15 2015-03-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Piezoelectric resonator structures and electrical filters having frame elements
US7985677B2 (en) * 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7696625B2 (en) * 2004-11-30 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
US7365848B2 (en) * 2004-12-01 2008-04-29 Asml Holding N.V. System and method using visible and infrared light to align and measure alignment patterns on multiple layers
US7238565B2 (en) * 2004-12-08 2007-07-03 International Business Machines Corporation Methodology for recovery of hot carrier induced degradation in bipolar devices
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
CN1622730A (zh) * 2004-12-16 2005-06-01 新磊微制造股份有限公司 发光模块
US7307001B2 (en) 2005-01-05 2007-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer repair method using direct-writing
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060151777A1 (en) * 2005-01-12 2006-07-13 Naberhuis Steven L Multi-layer thin film in a ballistic electron emitter
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US20070207555A1 (en) * 2005-02-03 2007-09-06 Cesar Guerra Ultra-sensitive detection systems using multidimension signals
DE102005005350A1 (de) * 2005-02-05 2006-08-17 Atmel Germany Gmbh Integrierter Multisensor
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
DE102005007540A1 (de) * 2005-02-18 2006-08-31 Robert Bosch Gmbh Mikromechanischer Membransensor mit Doppelmembran
DE102005007423B3 (de) * 2005-02-18 2006-06-14 Atmel Germany Gmbh Verfahren zur Integration eines elektronischen Bauteils oder dergleichen in ein Substrat
US7250311B2 (en) * 2005-02-23 2007-07-31 International Business Machines Corporation Wirebond crack sensor for low-k die
GB0505347D0 (en) * 2005-03-16 2005-04-20 Univ Belfast Improvements in or relating to frequency selective surfaces
EP1705697A1 (en) 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
US7241693B2 (en) * 2005-04-18 2007-07-10 Macronix International Co., Ltd. Processing method for protection of backside of a wafer
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US7922795B2 (en) * 2005-04-29 2011-04-12 University Of Rochester Ultrathin nanoscale membranes, methods of making, and uses thereof
US8501668B2 (en) * 2005-04-29 2013-08-06 University Of Rochester Drug screening via nanopore silicon filters
US8182590B2 (en) * 2005-04-29 2012-05-22 University Of Rochester Ultrathin porous nanoscale membranes, methods of making, and uses thereof
US8022489B2 (en) * 2005-05-20 2011-09-20 Macronix International Co., Ltd. Air tunnel floating gate memory cell
US20060273379A1 (en) * 2005-06-06 2006-12-07 Alpha & Omega Semiconductor, Ltd. MOSFET using gate work function engineering for switching applications
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
US7655493B2 (en) * 2005-07-14 2010-02-02 Fairchild Imaging, Inc Multi spectral sensor
DE102005036824A1 (de) * 2005-08-04 2007-03-29 Siemens Ag Chipmodul zum Einbau in Sensorchipkarten für fluidische Anwendungen sowie Verfahren zur Herstellung eines derartigen Chipmoduls
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7863197B2 (en) * 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US8461009B2 (en) * 2006-02-28 2013-06-11 International Business Machines Corporation Spacer and process to enhance the strain in the channel with stress liner
WO2007106868A2 (en) * 2006-03-14 2007-09-20 University Of Rochester Cell culture devices having ultrathin porous membrane and uses thereof
WO2007120640A2 (en) * 2006-04-11 2007-10-25 University Of South Florida Thermally induced single-use valves and method of use
US7611960B2 (en) * 2006-04-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for wafer backside alignment
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7444253B2 (en) * 2006-05-09 2008-10-28 Formfactor, Inc. Air bridge structures and methods of making and using air bridge structures
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7403028B2 (en) 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
TWI334062B (en) * 2006-06-22 2010-12-01 Touch Micro System Tech Method of manufacturing suspension structure and chamber
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
DE102006040788B4 (de) * 2006-08-31 2013-02-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierter Optokoppler mit organischem Lichtemitter und anorganischem Photodetektor
JP4316597B2 (ja) * 2006-09-15 2009-08-19 株式会社東芝 半導体装置
US20080119004A1 (en) * 2006-11-17 2008-05-22 Burch Kenneth R Method of packaging a device having a keypad switch point
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
US7696016B2 (en) * 2006-11-17 2010-04-13 Freescale Semiconductor, Inc. Method of packaging a device having a tangible element and device thereof
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US7572712B2 (en) * 2006-11-21 2009-08-11 Chartered Semiconductor Manufacturing, Ltd. Method to form selective strained Si using lateral epitaxy
WO2008140585A1 (en) * 2006-11-22 2008-11-20 Nexgen Semi Holding, Inc. Apparatus and method for conformal mask manufacturing
KR100850900B1 (ko) * 2006-12-14 2008-08-07 엘지전자 주식회사 플라즈마 디스플레이 패널
US8502684B2 (en) 2006-12-22 2013-08-06 Geoffrey J. Bunza Sensors and systems for detecting environmental conditions or changes
US7812731B2 (en) * 2006-12-22 2010-10-12 Vigilan, Incorporated Sensors and systems for detecting environmental conditions or changes
US7676953B2 (en) * 2006-12-29 2010-03-16 Signature Control Systems, Inc. Calibration and metering methods for wood kiln moisture measurement
KR100907885B1 (ko) 2006-12-29 2009-07-15 동부일렉트로닉스 주식회사 반도체 소자 형성 방법
TWI325618B (en) * 2007-01-02 2010-06-01 Chipmos Technologies Inc Film type package for fingerprint sensor
US20080164606A1 (en) * 2007-01-08 2008-07-10 Christoffer Graae Greisen Spacers for wafer bonding
US20080246152A1 (en) * 2007-04-04 2008-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bonding pad
US7494830B2 (en) * 2007-04-06 2009-02-24 Taiwan Semiconductor Manufacturing Company Method and device for wafer backside alignment overlay accuracy
WO2008142700A2 (en) * 2007-05-24 2008-11-27 Micro Components Ltd. Interconnect substrates, methods and systems thereof
US7859172B2 (en) * 2007-06-19 2010-12-28 Epson Toyocom Corporation Piezoelectric resonator, manufacturing method thereof and lid for piezoelectric resonator
US7659595B2 (en) * 2007-07-16 2010-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for backside illuminated image sensor
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
JP4687742B2 (ja) * 2007-08-27 2011-05-25 株式会社デンソー 半導体装置の製造方法
EP2031653B1 (en) * 2007-08-27 2014-03-05 Denso Corporation Manufacturing method for a semiconductor device having multiple element formation regions
US7923298B2 (en) * 2007-09-07 2011-04-12 Micron Technology, Inc. Imager die package and methods of packaging an imager die on a temporary carrier
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US20090085194A1 (en) * 2007-09-28 2009-04-02 Honeywell International Inc. Wafer level packaged mems device
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US7919845B2 (en) * 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
SG155779A1 (en) * 2008-03-10 2009-10-29 Micron Technology Inc Apparatus and methods of forming wire bonds
JP4557034B2 (ja) * 2008-04-01 2010-10-06 株式会社デンソー 半導体力学量センサおよびその製造方法
US10991545B2 (en) 2008-06-30 2021-04-27 Nexgen Semi Holding, Inc. Method and device for spatial charged particle bunching
US10566169B1 (en) 2008-06-30 2020-02-18 Nexgen Semi Holding, Inc. Method and device for spatial charged particle bunching
US7932180B2 (en) * 2008-07-07 2011-04-26 Infineon Technologies Ag Manufacturing a semiconductor device via etching a semiconductor chip to a first layer
US8084335B2 (en) * 2008-07-11 2011-12-27 Semiconductor Components Industries, Llc Method of thinning a semiconductor wafer using a film frame
US8637953B2 (en) * 2008-07-14 2014-01-28 International Business Machines Corporation Wafer scale membrane for three-dimensional integrated circuit device fabrication
US7504654B1 (en) 2008-07-29 2009-03-17 International Business Machines Corporation Structure for logical “OR” using ballistics transistor technology
US7821068B2 (en) * 2008-08-18 2010-10-26 Xerox Corporation Device and process involving pinhole undercut area
US8222097B2 (en) 2008-08-27 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE102008044984A1 (de) * 2008-08-29 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
WO2010059247A2 (en) 2008-11-21 2010-05-27 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
US8319503B2 (en) 2008-11-24 2012-11-27 Cascade Microtech, Inc. Test apparatus for measuring a characteristic of a device under test
US8234507B2 (en) 2009-01-13 2012-07-31 Metrologic Instruments, Inc. Electronic-ink display device employing a power switching mechanism automatically responsive to predefined states of device configuration
US8457013B2 (en) 2009-01-13 2013-06-04 Metrologic Instruments, Inc. Wireless dual-function network device dynamically switching and reconfiguring from a wireless network router state of operation into a wireless network coordinator state of operation in a wireless communication network
WO2010094030A1 (en) * 2009-02-16 2010-08-19 The Board Of Trustees Of The Leland Stanford Junior University Strained semiconductor materials, devices and methods therefore
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US8405420B2 (en) * 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
EP2251893B1 (en) * 2009-05-14 2014-10-29 IMS Nanofabrication AG Multi-beam deflector array means with bonded electrodes
US8537554B1 (en) * 2009-05-15 2013-09-17 Energy Related Devices, Inc. Structured relief dielectric heat sink for planar photovoltaic cells and semiconductor devices
US20100314725A1 (en) * 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
TWI538173B (zh) 2009-07-15 2016-06-11 瑟藍納半導體美國股份有限公司 具背側散熱能力之絕緣體上半導體結構、自絕緣體上半導體元件進行散熱之方法及製造具有絕緣體上半導體晶圓之積體電路之方法
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US9034732B2 (en) * 2009-07-15 2015-05-19 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with back side support layer
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US8739626B2 (en) 2009-08-04 2014-06-03 Fairchild Semiconductor Corporation Micromachined inertial sensor devices
US8148176B2 (en) * 2009-08-20 2012-04-03 Innovalight, Inc. Methods for distinguishing a set of highly doped regions from a set of lightly doped regions on a silicon substrate
TWI484763B (zh) * 2009-09-01 2015-05-11 Univ Nat Taiwan 多晶片堆疊裝置及其訊號傳輸方法
US8330224B2 (en) * 2009-09-18 2012-12-11 Meggitt (San Juan Capistrano), Inc. Integrated MEMS and ESD protection devices
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8384214B2 (en) * 2009-10-13 2013-02-26 United Microelectronics Corp. Semiconductor structure, pad structure and protection structure
JP5442394B2 (ja) * 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8421168B2 (en) 2009-11-17 2013-04-16 Fairchild Semiconductor Corporation Microelectromechanical systems microphone packaging systems
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US20110133286A1 (en) * 2009-12-03 2011-06-09 Franz Dietz Integrierter schaltungsteil
US8569092B2 (en) * 2009-12-28 2013-10-29 General Electric Company Method for fabricating a microelectromechanical sensor with a piezoresistive type readout
US9243316B2 (en) 2010-01-22 2016-01-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating piezoelectric material with selected c-axis orientation
US8796904B2 (en) 2011-10-31 2014-08-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Bulk acoustic resonator comprising piezoelectric layer and inverse piezoelectric layer
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US10276486B2 (en) 2010-03-02 2019-04-30 General Electric Company Stress resistant micro-via structure for flexible circuits
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US8368153B2 (en) * 2010-04-08 2013-02-05 United Microelectronics Corp. Wafer level package of MEMS microphone and manufacturing method thereof
WO2012002104A1 (en) * 2010-06-30 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
KR101793047B1 (ko) 2010-08-03 2017-11-03 삼성디스플레이 주식회사 플렉서블 디스플레이 및 이의 제조 방법
US8220140B1 (en) * 2010-09-13 2012-07-17 Western Digital (Fremont), Llc System for performing bonding a first substrate to a second substrate
KR101352827B1 (ko) 2010-09-18 2014-01-17 페어차일드 세미컨덕터 코포레이션 단일 프루프 매스를 가진 미세기계화 3축 가속도계
EP2616388A4 (en) 2010-09-18 2014-08-13 Fairchild Semiconductor HERMETIC ENCLOSURE FOR MICROELECTROMECHANICAL SYSTEMS
WO2012037538A2 (en) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Micromachined monolithic 6-axis inertial sensor
DE112011103124T5 (de) 2010-09-18 2013-12-19 Fairchild Semiconductor Corporation Biegelager zum Verringern von Quadratur für mitschwingende mikromechanische Vorrichtungen
US8813564B2 (en) 2010-09-18 2014-08-26 Fairchild Semiconductor Corporation MEMS multi-axis gyroscope with central suspension and gimbal structure
US9095072B2 (en) 2010-09-18 2015-07-28 Fairchild Semiconductor Corporation Multi-die MEMS package
EP2619536B1 (en) * 2010-09-20 2016-11-02 Fairchild Semiconductor Corporation Microelectromechanical pressure sensor including reference capacitor
US9006846B2 (en) 2010-09-20 2015-04-14 Fairchild Semiconductor Corporation Through silicon via with reduced shunt capacitance
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
TW201216798A (en) * 2010-10-11 2012-04-16 Subtron Technology Co Ltd Substrate structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
CN103339732B (zh) 2010-10-12 2016-02-24 斯兰纳半导体美国股份有限公司 具有被减薄的衬底的垂直半导体器件
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US9396997B2 (en) 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
US9142665B2 (en) 2010-12-10 2015-09-22 Infineon Technologies Austria Ag Semiconductor component with a semiconductor via
US8739632B2 (en) * 2011-01-21 2014-06-03 Case Western Reserve University Pressure sensor structure and associated method of making a pressure sensor
US8962443B2 (en) * 2011-01-31 2015-02-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor device having an airbridge and method of fabricating the same
KR101133154B1 (ko) 2011-02-03 2012-04-06 디지털옵틱스 코포레이션 이스트 상이한 파장을 균일하게 수광하기 위한 차등 높이 실리콘을 포함하는 이면 조사 센서 패키지
KR101095945B1 (ko) 2011-02-03 2011-12-19 테쎄라 노쓰 아메리카, 아이엔씨. 상이한 파장을 균일하게 수광하기 위한 흡광 재료를 포함하는 이면 조사 센서 패키지
JP2012164737A (ja) * 2011-02-04 2012-08-30 Sony Corp サブマウント、サブマウント組立体及びサブマウント組立方法
DE102011004782A1 (de) * 2011-02-25 2012-08-30 Harting Kgaa Ablösbare Mikro- und Nanobauteile für platzsparenden Einsatz
DE102011004936A1 (de) * 2011-03-02 2012-09-06 Siemens Aktiengesellschaft Röntgendetektor und medizinisches Röntgengerät
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9490418B2 (en) 2011-03-29 2016-11-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator comprising collar and acoustic reflector with temperature compensating layer
US9401692B2 (en) 2012-10-29 2016-07-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator having collar structure
US9490771B2 (en) 2012-10-29 2016-11-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator comprising collar and frame
FR2976120A1 (fr) 2011-06-01 2012-12-07 St Microelectronics Sa Procede de fabrication d'un circuit integre comprenant au moins un guide d'ondes coplanaire
US8987898B2 (en) * 2011-06-06 2015-03-24 International Rectifier Corporation Semiconductor wafer with reduced thickness variation and method for fabricating same
US8975107B2 (en) 2011-06-16 2015-03-10 Infineon Techologies Ag Method of manufacturing a semiconductor device comprising a membrane over a substrate by forming a plurality of features using local oxidation regions
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
TWI478245B (zh) * 2011-09-27 2015-03-21 Alpha & Omega Semiconductor 一種低導通電阻的功率mos電晶體裝置及其製備方法
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20130229776A1 (en) * 2011-12-23 2013-09-05 Wisconsin Alumni Research Foundation High-speed, flexible integrated circuits and methods for making high-speed, flexible integrated circuits
US9062972B2 (en) 2012-01-31 2015-06-23 Fairchild Semiconductor Corporation MEMS multi-axis accelerometer electrode structure
US8978475B2 (en) 2012-02-01 2015-03-17 Fairchild Semiconductor Corporation MEMS proof mass with split z-axis portions
US8963202B2 (en) * 2012-02-09 2015-02-24 United Microelectronics Corporation Electrostatic discharge protection apparatus
US9002493B2 (en) * 2012-02-21 2015-04-07 Stmicroelectronics, Inc. Endpoint detector for a semiconductor processing station and associated methods
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US8780561B2 (en) 2012-03-30 2014-07-15 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US8754694B2 (en) 2012-04-03 2014-06-17 Fairchild Semiconductor Corporation Accurate ninety-degree phase shifter
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
US8742964B2 (en) 2012-04-04 2014-06-03 Fairchild Semiconductor Corporation Noise reduction method with chopping for a merged MEMS accelerometer sensor
US9069006B2 (en) 2012-04-05 2015-06-30 Fairchild Semiconductor Corporation Self test of MEMS gyroscope with ASICs integrated capacitors
KR102058489B1 (ko) 2012-04-05 2019-12-23 페어차일드 세미컨덕터 코포레이션 멤스 장치 프론트 엔드 전하 증폭기
EP2647955B8 (en) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation MEMS device quadrature phase shift cancellation
EP2647952B1 (en) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Mems device automatic-gain control loop for mechanical amplitude drive
US8933715B2 (en) 2012-04-08 2015-01-13 Elm Technology Corporation Configurable vertical integration
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
KR101999745B1 (ko) 2012-04-12 2019-10-01 페어차일드 세미컨덕터 코포레이션 미세 전자 기계 시스템 구동기
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
US8907497B2 (en) * 2012-04-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects and blocking portions
KR101339291B1 (ko) * 2012-05-08 2013-12-09 한국표준과학연구원 유연한 집적회로 및 유연한 집적회로 제조방법
US9117668B2 (en) * 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US8756710B2 (en) 2012-08-31 2014-06-17 Bruker-Nano, Inc. Miniaturized cantilever probe for scanning probe microscopy and fabrication thereof
DE102013014881B4 (de) 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
US9288898B2 (en) 2012-09-18 2016-03-15 Palo Alto Research Center Incorporated Reconfigurable stretchable connector substrate
US9181086B1 (en) 2012-10-01 2015-11-10 The Research Foundation For The State University Of New York Hinged MEMS diaphragm and method of manufacture therof
US9385684B2 (en) 2012-10-23 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Acoustic resonator having guard ring
US9478528B2 (en) * 2012-11-14 2016-10-25 Qualcomm Incorporated Devices, systems and methods using through silicon optical interconnects
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9478942B2 (en) * 2012-12-06 2016-10-25 The Board Of Trustees Of The University Of Illinois Transistor laser optical switching and memory techniques and devices
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
WO2014143337A1 (en) * 2013-03-14 2014-09-18 Applied Materials, Inc. Adhesion layer to minimize dilelectric constant increase with good adhesion strength in a pecvd process
KR102027246B1 (ko) 2013-03-14 2019-10-01 삼성전자주식회사 디지타이저 및 그 제조 방법
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) * 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
EP2989430B1 (en) * 2013-04-22 2019-07-03 MiniPumps, LLC Flow sensors with modular microfluidic channels and methods of manufacture
EP2991754B1 (en) * 2013-05-01 2019-10-16 Koninklijke Philips N.V. Method of manufacturing a partially freestanding two-dimensional crystal film and device comprising such a film
CN104576924B (zh) * 2013-10-11 2017-06-13 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
US9945030B2 (en) 2013-11-19 2018-04-17 Simpore Inc. Free-standing silicon oxide membranes and methods of making and using same
DE102014100542A1 (de) * 2014-01-20 2015-07-23 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer lateral strukturierten Schicht und optoelektronisches Halbleiterbauteil mit einer solchen Schicht
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9679856B2 (en) 2014-03-07 2017-06-13 Infineon Technologies Ag System and method for a microfabricated fracture test structure
US9212045B1 (en) * 2014-07-31 2015-12-15 Infineon Technologies Ag Micro mechanical structure and method for fabricating the same
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US9330874B2 (en) * 2014-08-11 2016-05-03 Innovative Micro Technology Solder bump sealing method and device
US9635789B2 (en) * 2015-01-30 2017-04-25 Laird Technologies, Inc. Board level electromagnetic interference (EMI) shields with increased under-shield space
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
CN106376169A (zh) * 2015-07-24 2017-02-01 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US10109582B2 (en) 2016-04-19 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Advanced metal connection with metal cut
EP3239665A1 (de) * 2016-04-25 2017-11-01 Weickmann & Weickmann PartmbB Sensorgehäuse
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US10559594B2 (en) * 2017-04-11 2020-02-11 Ahmad Tarakji Approach to the manufacturing of monolithic 3-dimensional high-rise integrated-circuits with vertically-stacked double-sided fully-depleted silicon-on-insulator transistors
TWI660466B (zh) * 2017-04-26 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法
USD837003S1 (en) 2017-07-19 2019-01-01 Melton John Losoya Food frying clip
DE102017213354A1 (de) * 2017-08-02 2019-02-07 Robert Bosch Gmbh Mikromechanische Drucksensorvorrichtung und entsprechendes Herstellungsverfahren
US10283933B1 (en) 2017-10-23 2019-05-07 The Board Of Trustees Of The University Of Illinois Transistor laser electrical and optical bistable switching
US10270219B1 (en) * 2018-02-12 2019-04-23 Himax Technologies Limited Packaging structure of laser diode
CN112262460A (zh) * 2018-04-10 2021-01-22 维斯普瑞公司 柔性基板上无焊料集成多个半导体裸片的方法和设备
TWI683450B (zh) * 2018-06-29 2020-01-21 友達光電股份有限公司 可撓式顯示面板及其製造方法
US10782606B2 (en) 2018-06-29 2020-09-22 Globalfoundries Inc. Photolithography methods and structures that reduce stochastic defects
US11044022B2 (en) 2018-08-29 2021-06-22 Analog Devices Global Unlimited Company Back-to-back isolation circuit
DE102019100410A1 (de) * 2019-01-09 2020-07-09 Osram Opto Semiconductors Gmbh Volumenemitter und Verfahren zu dessen Herstellung
WO2020181253A1 (en) * 2019-03-06 2020-09-10 Lekavicius Ignas Etching and thinning for the fabrication of lithographically patterned diamond nanostructures
JP2020150218A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US11137241B2 (en) * 2019-03-27 2021-10-05 Vishay Advanced Technologies, Ltd. Three dimensional strain gage
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
US11450469B2 (en) 2019-08-28 2022-09-20 Analog Devices Global Unlimited Company Insulation jacket for top coil of an isolated transformer
US11522267B2 (en) * 2019-10-28 2022-12-06 Battelle Energy Alliance, Llc Sensing units including a radio-frequency sensor, and related systems, devices, and methods
US11387316B2 (en) 2019-12-02 2022-07-12 Analog Devices International Unlimited Company Monolithic back-to-back isolation elements with floating top plate
US11195911B2 (en) 2019-12-23 2021-12-07 International Business Machines Corporation Bottom dielectric isolation structure for nanosheet containing devices
US11195746B2 (en) 2020-01-13 2021-12-07 International Business Machines Corporation Nanosheet transistor with self-aligned dielectric pillar
US11195794B2 (en) 2020-02-05 2021-12-07 Samsung Electronics Co., Ltd. Stacked integrated circuit devices including a routing wire
US11502106B2 (en) 2020-02-11 2022-11-15 Globalfoundries U.S. Inc. Multi-layered substrates of semiconductor devices
US11430745B2 (en) 2020-03-02 2022-08-30 Sandisk Technologies Llc Semiconductor die containing silicon nitride stress compensating regions and method for making the same
CN116326219B (zh) * 2020-10-02 2024-03-26 塞林克公司 与柔性互连电路形成连接
EP4205242A1 (en) 2020-10-02 2023-07-05 CelLink Corporation Methods and systems for connecting a flexible interconnect circuit
KR20230088832A (ko) * 2020-10-23 2023-06-20 더 리전츠 오브 더 유니버시티 오브 캘리포니아 재성장을 통해 제작된 소형 발광 다이오드
US11387207B2 (en) * 2020-11-13 2022-07-12 Nanya Technology Corporation Method for fabricating semiconductor device including etching an edge portion of a bonding layer by using an etching mask
TWI786566B (zh) * 2021-03-11 2022-12-11 南亞科技股份有限公司 半導體結構製造方法與半導體結構製造系統
CN113363163B (zh) * 2021-05-28 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN115811882A (zh) 2021-09-14 2023-03-17 联华电子股份有限公司 半导体结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5130486A (en) * 1974-07-04 1976-03-15 Siemens Ag Handotaidebaisuto sonoseizohoho
US4131985A (en) * 1976-08-31 1979-01-02 Itt Industries, Inc. Thin silicon devices
JPS6098655A (ja) * 1983-11-02 1985-06-01 Nec Corp 半導体装置
JPS60109270A (ja) * 1983-11-18 1985-06-14 Nec Corp 半導体装置の製造方法
JPS60126871A (ja) * 1983-12-14 1985-07-06 Hitachi Ltd 半導体感圧装置とその製造法
JPS60235446A (ja) * 1984-05-09 1985-11-22 Nec Corp 半導体装置とその製造方法
JPS6254477A (ja) * 1985-09-03 1987-03-10 Nippon Denso Co Ltd 半導体圧力センサの製造方法
JPH01309384A (ja) * 1988-02-22 1989-12-13 Honeywell Inc 集積薄膜ダイアフラム用バックサイドエッチング方法
JP2004179670A (ja) * 1992-04-08 2004-06-24 Glenn J Leedy 絶縁膜層分離ｉｃ製造

Family Cites Families (266)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US34893A (en) * 1862-04-08 Improved cutter attachment to plows
US576813A (en) * 1897-02-09 Telephone-transmitter
US515775A (en) * 1894-03-06 Joseph kauffmann
US37637A (en) * 1863-02-10 Improvement in artificial legs
US377227A (en) * 1888-01-31 Combination printing-stamp
US54693A (en) * 1866-05-15 Improvement in gang-plows
US2915722A (en) 1957-05-13 1959-12-01 Inductosyn Corp Pattern for slider of position measuring transformer
GB914656A (ja) 1959-11-10
US3430835A (en) * 1966-06-07 1969-03-04 Westinghouse Electric Corp Wire bonding apparatus for microelectronic components
US3559828A (en) * 1967-02-07 1971-02-02 Miles Druce & Co Ltd Method of removing stack from a warehouse with a lift truck
US3445925A (en) * 1967-04-25 1969-05-27 Motorola Inc Method for making thin semiconductor dice
NL6706735A (ja) * 1967-05-13 1968-11-14
US3560364A (en) 1968-10-10 1971-02-02 Ibm Method for preparing thin unsupported films of silicon nitride
DE1812199C3 (de) * 1968-12-02 1980-07-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen Integrierte, optisch-elektronische Festkörper-Schaltungsanordnung
US3559283A (en) * 1969-06-16 1971-02-02 Dionics Inc Method of producing air-isolated integrated circuits
US3615901A (en) 1969-12-01 1971-10-26 Gustav K Medicus Method of making a plastically shapeable cathode material
US3716429A (en) * 1970-06-18 1973-02-13 Rca Corp Method of making semiconductor devices
US3636368A (en) * 1970-06-29 1972-01-18 Onan Eastern Corp Transfer switch and generator control means and new and improved method of operation thereof
US3777227A (en) * 1972-08-21 1973-12-04 Westinghouse Electric Corp Double diffused high voltage, high current npn transistor
US3922705A (en) 1973-06-04 1975-11-25 Gen Electric Dielectrically isolated integral silicon diaphram or other semiconductor product
US3868565A (en) * 1973-07-30 1975-02-25 Jack Kuipers Object tracking and orientation determination means, system and process
US3938175A (en) * 1974-04-24 1976-02-10 General Motors Corporation Polycrystalline silicon pressure transducer
US4070230A (en) * 1974-07-04 1978-01-24 Siemens Aktiengesellschaft Semiconductor component with dielectric carrier and its manufacture
US3932932A (en) * 1974-09-16 1976-01-20 International Telephone And Telegraph Corporation Method of making multilayer printed circuit board
US3997381A (en) 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
US4028547A (en) * 1975-06-30 1977-06-07 Bell Telephone Laboratories, Incorporated X-ray photolithography
US4196232A (en) * 1975-12-18 1980-04-01 Rca Corporation Method of chemically vapor-depositing a low-stress glass layer
US4142004A (en) * 1976-01-22 1979-02-27 Bell Telephone Laboratories, Incorporated Method of coating semiconductor substrates
NL7607095A (nl) 1976-06-29 1978-01-02 Philips Nv Trefplaatmontage voor een opneembuis, en werkwijze voor de vervaardiging daarvan.
JPS55156395A (en) 1979-05-24 1980-12-05 Fujitsu Ltd Method of fabricating hollow multilayer printed board
JPS5930130B2 (ja) * 1979-09-20 1984-07-25 富士通株式会社 気相成長方法
US4262631A (en) 1979-10-01 1981-04-21 Kubacki Ronald M Thin film deposition apparatus using an RF glow discharge
US4401986A (en) 1979-12-26 1983-08-30 Texas Instruments Incorporated Position sensor and system
US4416054A (en) 1980-07-01 1983-11-22 Westinghouse Electric Corp. Method of batch-fabricating flip-chip bonded dual integrated circuit arrays
JPS5747711A (en) 1980-08-08 1982-03-18 Fujitsu Ltd Chemical plasma growing method in vapor phase
DE3070833D1 (en) 1980-09-19 1985-08-08 Ibm Deutschland Structure with a silicon body that presents an aperture and method of making this structure
JPS5843554A (ja) * 1981-09-08 1983-03-14 Mitsubishi Electric Corp 半導体装置
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS58111491A (ja) * 1981-12-25 1983-07-02 Nippon Kogaku Kk <Nikon> 固体撮像装置
US4585991A (en) * 1982-06-03 1986-04-29 Texas Instruments Incorporated Solid state multiprobe testing apparatus
JPS59672A (ja) * 1982-06-27 1984-01-05 Tsutomu Jinno 測距センサ
US4622632A (en) 1982-08-18 1986-11-11 Board Of Regents, University Of Washington Data processing system having a pyramidal array of processors
US4761681A (en) * 1982-09-08 1988-08-02 Texas Instruments Incorporated Method for fabricating a semiconductor contact and interconnect structure using orientation dependent etching and thermomigration
US4663559A (en) * 1982-09-17 1987-05-05 Christensen Alton O Field emission device
JPS59117271A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 圧力感知素子を有する半導体装置とその製造法
US4465759A (en) * 1983-02-14 1984-08-14 The Perkin-Elmer Corporation Method of fabricating a pellicle cover for projection printing system
US4604162A (en) 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
JPS60126871U (ja) 1984-01-30 1985-08-26 株式会社　イト−キ 自動金銭取扱機コ−ナ−用のパネル
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
US4702936A (en) * 1984-09-20 1987-10-27 Applied Materials Japan, Inc. Gas-phase growth process
US4617160A (en) * 1984-11-23 1986-10-14 Irvine Sensors Corporation Method for fabricating modules comprising uniformly stacked, aligned circuit-carrying layers
JPS61132832A (ja) * 1984-11-30 1986-06-20 Sanyo Electric Co Ltd 半導体圧力センサ
EP0189976A3 (en) * 1985-01-30 1987-12-02 Energy Conversion Devices, Inc. Extremely lightweight, flexible semiconductor device arrays and method of making same
DE3504714A1 (de) 1985-02-12 1986-08-14 Siemens AG, 1000 Berlin und 8000 München Lithografiegeraet zur erzeugung von mikrostrukturen
US4762728A (en) 1985-04-09 1988-08-09 Fairchild Semiconductor Corporation Low temperature plasma nitridation process and applications of nitride films formed thereby
US4618763A (en) 1985-04-12 1986-10-21 Grumman Aerospace Corporation Infrared focal plane module with stacked IC module body
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
US4674176A (en) * 1985-06-24 1987-06-23 The United States Of America As Represented By The United States Department Of Energy Planarization of metal films for multilevel interconnects by pulsed laser heating
JPS629642A (ja) * 1985-07-05 1987-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
DE3527532A1 (de) * 1985-08-01 1987-02-12 Teves Gmbh Alfred Verfahren und bremsanlage zur vortriebsregelung
JPS62128556A (ja) 1985-11-29 1987-06-10 Fujitsu Ltd 半導体装置
JPS62155517A (ja) * 1985-12-27 1987-07-10 Canon Inc パターン描画装置及び方法
NL8600087A (nl) * 1986-01-17 1987-08-17 Philips Nv Inrichting voor vol-duplex datatransmissie over tweedraadsverbindingen.
US4952446A (en) * 1986-02-10 1990-08-28 Cornell Research Foundation, Inc. Ultra-thin semiconductor membranes
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4706166A (en) 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
US5227959A (en) * 1986-05-19 1993-07-13 Rogers Corporation Electrical circuit interconnection
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4810673A (en) 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
US4824073A (en) * 1986-09-24 1989-04-25 Stanford University Integrated, microminiature electric to fluidic valve
US4918811A (en) * 1986-09-26 1990-04-24 General Electric Company Multichip integrated circuit packaging method
US4684436A (en) * 1986-10-29 1987-08-04 International Business Machines Corp. Method of simultaneously etching personality and select
US4892753A (en) 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US5000113A (en) 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US4721938A (en) * 1986-12-22 1988-01-26 Delco Electronics Corporation Process for forming a silicon pressure transducer
US4766670A (en) * 1987-02-02 1988-08-30 International Business Machines Corporation Full panel electronic packaging structure and method of making same
US5010024A (en) 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
JPS63229862A (ja) 1987-03-19 1988-09-26 Komatsu Ltd 薄膜圧力センサの製造方法
US5110712A (en) * 1987-06-12 1992-05-05 Hewlett-Packard Company Incorporation of dielectric layers in a semiconductor
US4767973A (en) * 1987-07-06 1988-08-30 Sarcos Incorporated Systems and methods for sensing position and movement
US4818661A (en) * 1987-07-21 1989-04-04 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating thin film metallic meshes for use as Fabry-Perot interferometer elements, filters and other devices
US4849857A (en) 1987-10-05 1989-07-18 Olin Corporation Heat dissipating interconnect tape for use in tape automated bonding
JPH01199476A (ja) 1987-10-28 1989-08-10 Komatsu Ltd 圧力センサ
FR2623013A1 (fr) 1987-11-06 1989-05-12 Commissariat Energie Atomique Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source
US4825277A (en) * 1987-11-17 1989-04-25 Motorola Inc. Trench isolation process and structure
KR900002716B1 (ko) * 1987-11-26 1990-04-23 재단법인한국전자 통신연구소 레이져묘화기의 집광광학장치
GB2215168A (en) 1988-02-23 1989-09-13 Ibm Windows with restricted colour range have priority defined by colour codes
GB2215914B (en) 1988-03-17 1991-07-03 Emi Plc Thorn A microengineered diaphragm pressure switch and a method of manufacture thereof
US4909611A (en) * 1988-04-21 1990-03-20 Systems And Simulation, Inc. Large active screen display
GB8810973D0 (en) * 1988-05-10 1988-06-15 Stc Plc Improvements in integrated circuits
US5034685A (en) 1988-05-16 1991-07-23 Leedy Glenn J Test device for testing integrated circuits
US4924589A (en) * 1988-05-16 1990-05-15 Leedy Glenn J Method of making and testing an integrated circuit
US5020219A (en) * 1988-05-16 1991-06-04 Leedy Glenn J Method of making a flexible tester surface for testing integrated circuits
US5103557A (en) * 1988-05-16 1992-04-14 Leedy Glenn J Making and testing an integrated circuit using high density probe points
US6288561B1 (en) 1988-05-16 2001-09-11 Elm Technology Corporation Method and apparatus for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus
US5512397A (en) 1988-05-16 1996-04-30 Leedy; Glenn J. Stepper scanner discretionary lithography and common mask discretionary lithography for integrated circuits
US5323035A (en) 1992-10-13 1994-06-21 Glenn Leedy Interconnection structure for integrated circuits and method for making same
US4994735A (en) * 1988-05-16 1991-02-19 Leedy Glenn J Flexible tester surface for testing integrated circuits
US5225771A (en) * 1988-05-16 1993-07-06 Dri Technology Corp. Making and testing an integrated circuit using high density probe points
EP0344513A3 (de) 1988-05-31 1991-01-16 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Steuerplatte für ein Lithographiegerät
USRE34893E (en) 1988-06-08 1995-04-04 Nippondenso Co., Ltd. Semiconductor pressure sensor and method of manufacturing same
US5095349A (en) * 1988-06-08 1992-03-10 Nippondenso Co., Ltd. Semiconductor pressure sensor and method of manufacturing same
US5110373A (en) * 1988-09-13 1992-05-05 Nanostructures, Inc. Silicon membrane with controlled stress
US4966663A (en) * 1988-09-13 1990-10-30 Nanostructures, Inc. Method for forming a silicon membrane with controlled stress
JPH0282564A (ja) * 1988-09-19 1990-03-23 Nec Corp 半導体装置
US5008619A (en) 1988-11-18 1991-04-16 Amp-Akzo Corporation Multilevel circuit board precision positioning
JPH02143466A (ja) * 1988-11-25 1990-06-01 Mitsubishi Electric Corp 半導体装置の製造方法
DE68925879T2 (de) 1988-12-21 1996-10-02 At & T Corp Thermisches Oxydierungsverfahren mit verändertem Wachstum für dünne Oxide
FR2641129A1 (en) 1988-12-27 1990-06-29 Bull Sa Substrate for a superconducting thin film
US4996627A (en) * 1989-01-30 1991-02-26 Dresser Industries, Inc. High sensitivity miniature pressure transducer
US4950987A (en) * 1989-03-03 1990-08-21 University Of North Carolina At Charlotte Magneto-inductive sensor for performing tactile and proximity sensing
US4857481A (en) * 1989-03-14 1989-08-15 Motorola, Inc. Method of fabricating airbridge metal interconnects
JP2823276B2 (ja) * 1989-03-18 1998-11-11 株式会社東芝 Ｘ線マスクの製造方法および薄膜の内部応力制御装置
US4990462A (en) * 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
EP0393220B1 (en) * 1989-04-20 1994-07-13 International Business Machines Corporation Integrated circuit package
JP2517410B2 (ja) * 1989-05-15 1996-07-24 三菱電機株式会社 学習機能付集積回路装置
US5262341A (en) 1989-05-19 1993-11-16 Fujitsu Limited Blanking aperture array and charged particle beam exposure method
EP0404608B1 (en) 1989-05-19 1995-02-22 Fujitsu Limited Blanking aperture array, method of producing blanking aperture array, charged particle beam exposure apparatus and charged particle beam exposure method
US4928058A (en) 1989-05-23 1990-05-22 The University Of Rochester Electro-optic signal measurement
US4919749A (en) 1989-05-26 1990-04-24 Nanostructures, Inc. Method for making high resolution silicon shadow masks
US5051326A (en) 1989-05-26 1991-09-24 At&T Bell Laboratories X-Ray lithography mask and devices made therewith
US5070026A (en) 1989-06-26 1991-12-03 Spire Corporation Process of making a ferroelectric electronic component and product
US5119164A (en) * 1989-07-25 1992-06-02 Advanced Micro Devices, Inc. Avoiding spin-on-glass cracking in high aspect ratio cavities
US5071510A (en) * 1989-09-22 1991-12-10 Robert Bosch Gmbh Process for anisotropic etching of silicon plates
EP0419898B1 (de) 1989-09-28 2000-05-31 Siemens Aktiengesellschaft Verfahren zur Erhöhung der Spannungsfestigkeit eines mehrschichtigen Halbleiterbauelements
US5098865A (en) 1989-11-02 1992-03-24 Machado Jose R High step coverage silicon oxide thin films
JP2753746B2 (ja) * 1989-11-06 1998-05-20 日本メクトロン株式会社 Ｉｃ搭載用可撓性回路基板及びその製造法
US5156909A (en) 1989-11-28 1992-10-20 Battelle Memorial Institute Thick, low-stress films, and coated substrates formed therefrom, and methods for making same
US5169805A (en) 1990-01-29 1992-12-08 International Business Machines Corporation Method of resiliently mounting an integrated circuit chip to enable conformal heat dissipation
JP3276146B2 (ja) 1990-03-30 2002-04-22 株式会社デンソー 半導体装置及びその製造方法
JP3112680B2 (ja) 1990-04-26 2000-11-27 オーストラリア連邦 半導体膜ボロメータ熱性赤外検出器
US5116777A (en) * 1990-04-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation
US5081421A (en) 1990-05-01 1992-01-14 At&T Bell Laboratories In situ monitoring technique and apparatus for chemical/mechanical planarization endpoint detection
JPH0414815A (ja) * 1990-05-08 1992-01-20 Toyota Autom Loom Works Ltd 半導体装置の製造方法
US5006202A (en) * 1990-06-04 1991-04-09 Xerox Corporation Fabricating method for silicon devices using a two step silicon etching process
JP2913785B2 (ja) * 1990-07-12 1999-06-28 富士通株式会社 半導体装置の製造方法
US5203731A (en) * 1990-07-18 1993-04-20 International Business Machines Corporation Process and structure of an integrated vacuum microelectronic device
JPH0476946A (ja) * 1990-07-19 1992-03-11 Fujitsu Ltd ウエーハ集積回路装置
JPH0483371A (ja) * 1990-07-26 1992-03-17 Toshiba Corp 半導体装置
US5062689A (en) 1990-08-21 1991-11-05 Koehler Dale R Electrostatically actuatable light modulating device
FR2666173A1 (fr) * 1990-08-21 1992-02-28 Thomson Csf Structure hybride d'interconnexion de circuits integres et procede de fabrication.
GB9018766D0 (en) * 1990-08-28 1990-10-10 Lsi Logic Europ Stacking of integrated circuits
JPH04107964A (ja) * 1990-08-29 1992-04-09 Hitachi Ltd 半導体集積回路装置
US5432444A (en) * 1990-10-23 1995-07-11 Kaisei Engineer Co., Ltd. Inspection device having coaxial induction and exciting coils forming a unitary coil unit
US5206186A (en) * 1990-10-26 1993-04-27 General Electric Company Method for forming semiconductor electrical contacts using metal foil and thermocompression bonding
US5117282A (en) 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
DE4034697A1 (de) 1990-10-31 1992-05-14 Fraunhofer Ges Forschung Verfahren zur handhabung mikroskopisch kleiner, dielektrischer teilchen und vorrichtung zur durchfuehrung des verfahrens
US5245227A (en) 1990-11-02 1993-09-14 Atmel Corporation Versatile programmable logic cell for use in configurable logic arrays
JPH06103714B2 (ja) 1990-11-22 1994-12-14 信越半導体株式会社 シリコン単結晶の電気特性検査方法
US5130894A (en) 1990-11-26 1992-07-14 At&T Bell Laboratories Three-dimensional circuit modules
JPH04196263A (ja) * 1990-11-27 1992-07-16 Mitsubishi Electric Corp 半導体集積回路
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5274270A (en) 1990-12-17 1993-12-28 Nchip, Inc. Multichip module having SiO2 insulating layer
NL9002816A (nl) * 1990-12-19 1992-07-16 Single Buoy Moorings Snelkoppeling en snelkoppelsamenstel.
JP3071876B2 (ja) 1991-01-08 2000-07-31 株式会社東芝 Ｘ線マスク、その製造方法、及びこれを用いた露光方法
JP2816028B2 (ja) * 1991-02-18 1998-10-27 株式会社東芝 半導体装置の製造方法
NL9100327A (nl) * 1991-02-25 1992-09-16 Philips Nv Kathode.
DE69232606T2 (de) * 1991-02-25 2004-08-05 Canon K.K. Elektrischer Verbindungskörper und Herstellungsverfahren dafür
US5358909A (en) * 1991-02-27 1994-10-25 Nippon Steel Corporation Method of manufacturing field-emitter
DE4106288C2 (de) 1991-02-28 2001-05-31 Bosch Gmbh Robert Sensor zur Messung von Drücken oder Beschleunigungen
JP2537511Y2 (ja) * 1991-03-15 1997-06-04 株式会社東海理化電機製作所 ステアリングロック装置
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Ｓｉ単結晶ウエーハの熱処理方法
US5111278A (en) 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
FR2674593B1 (fr) * 1991-03-29 1993-05-07 Valeo Amortisseur de torsion comportant un preamortisseur a boitier avec pattes a crochets, notamment pour vehicule automobile.
EP0516866A1 (en) * 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
DE69224640T2 (de) 1991-05-17 1998-10-01 Lam Res Corp VERFAHREN ZUR BESCHICHTUNG EINES SIOx FILMES MIT REDUZIERTER INTRINSISCHER SPANNUNG UND/ODER REDUZIERTEM WASSERSTOFFGEHALT
JP3109861B2 (ja) 1991-06-12 2000-11-20 キヤノン株式会社 情報の記録及び／又は再生装置
FR2677668B1 (fr) 1991-06-14 1993-10-15 France Telecom Procede de nettoyage de surfaces metalliques oxydees dans la fabrication de reseaux d'interconnexions et plaquettes pour de tels reseaux.
US5279865A (en) 1991-06-28 1994-01-18 Digital Equipment Corporation High throughput interlevel dielectric gap filling process
JP2555811B2 (ja) 1991-09-10 1996-11-20 富士通株式会社 半導体チップのフリップチップ接合方法
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
US5151775A (en) 1991-10-07 1992-09-29 Tektronix, Inc. Integrated circuit device having improved substrate capacitance isolation
US5856695A (en) 1991-10-30 1999-01-05 Harris Corporation BiCMOS devices
JPH05129423A (ja) 1991-10-30 1993-05-25 Rohm Co Ltd 半導体装置及びその製造方法
US5284804A (en) 1991-12-31 1994-02-08 Texas Instruments Incorporated Global planarization process
JP3191061B2 (ja) 1992-01-31 2001-07-23 キヤノン株式会社 半導体装置及び液晶表示装置
US5470693A (en) 1992-02-18 1995-11-28 International Business Machines Corporation Method of forming patterned polyimide films
US6714625B1 (en) * 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5985693A (en) 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
US5236118A (en) 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US6017658A (en) 1992-05-13 2000-01-25 The United States Of America As Represented By The Secretary Of The Navy Lithographic mask and method for fabrication thereof
US5786629A (en) 1992-05-14 1998-07-28 Reveo, Inc. 3-D packaging using massive fillo-leaf technology
EP0596075B1 (en) 1992-05-15 2001-08-22 Irvine Sensors Corporation Non-conductive end layer for integrated stack of ic chips
US5273940A (en) 1992-06-15 1993-12-28 Motorola, Inc. Multiple chip package with thinned semiconductor chips
US5489554A (en) 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
US5432999A (en) 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US5324687A (en) 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5450603A (en) 1992-12-18 1995-09-12 Xerox Corporation SIMD architecture with transfer register or value source circuitry connected to bus
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5717947A (en) 1993-03-31 1998-02-10 Motorola, Inc. Data processing system and method thereof
US5527645A (en) 1993-04-21 1996-06-18 Pati; Yagyensh C. Systematic method for production of phase-shifting photolithographic masks
EP0695494B1 (en) 1993-04-23 2001-02-14 Irvine Sensors Corporation Electronic module comprising a stack of ic chips
US5426363A (en) * 1993-04-26 1995-06-20 Kabushiki Kaisha Honda Denshi Giken Object detecting device
US5694588A (en) 1993-05-07 1997-12-02 Texas Instruments Incorporated Apparatus and method for synchronizing data transfers in a single instruction multiple data processor
US5385632A (en) 1993-06-25 1995-01-31 At&T Laboratories Method for manufacturing integrated semiconductor devices
US5363021A (en) 1993-07-12 1994-11-08 Cornell Research Foundation, Inc. Massively parallel array cathode
US5399505A (en) 1993-07-23 1995-03-21 Motorola, Inc. Method and apparatus for performing wafer level testing of integrated circuit dice
US5434500A (en) * 1993-07-26 1995-07-18 Hauck; Bruce Magnetic field generator and detector position indicator
FR2709020B1 (fr) 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
JPH09504654A (ja) 1993-08-13 1997-05-06 イルビン センサーズ コーポレーション 単一ｉｃチップに代わるｉｃチップ積層体
US5502667A (en) 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
WO1995009438A1 (en) 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5413659A (en) 1993-09-30 1995-05-09 Minnesota Mining And Manufacturing Company Array of conductive pathways
JP2980497B2 (ja) 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
US5385909A (en) 1993-11-22 1995-01-31 American Home Products Corporation Heterocyclic esters of rapamycin
JPH07176688A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体集積回路
US5583688A (en) 1993-12-21 1996-12-10 Texas Instruments Incorporated Multi-level digital micromirror device
JPH07230696A (ja) * 1993-12-21 1995-08-29 Toshiba Corp 半導体記憶装置
US5457879A (en) 1994-01-04 1995-10-17 Motorola, Inc. Method of shaping inter-substrate plug and receptacles interconnects
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5480842A (en) 1994-04-11 1996-01-02 At&T Corp. Method for fabricating thin, strong, and flexible die for smart cards
EP0769209B1 (de) 1994-07-05 2003-10-15 Infineon Technologies AG Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
US5555212A (en) 1994-09-19 1996-09-10 Kabushiki Kaisha Toshiba Method and apparatus for redundancy word line replacement in a semiconductor memory device
IT1274925B (it) * 1994-09-21 1997-07-29 Texas Instruments Italia Spa Architettura di memoria per dischi a stato solido
DE4433833A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5644144A (en) 1994-09-23 1997-07-01 Advanced Micro Devices, Inc. Device and method for programming a logic level within an integrated circuit using multiple mask layers
JP2806277B2 (ja) 1994-10-13 1998-09-30 日本電気株式会社 半導体装置及びその製造方法
JPH08134212A (ja) 1994-11-14 1996-05-28 Hitachi Ltd 配線構造体とその製造法
US6124179A (en) 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5527397A (en) * 1994-12-12 1996-06-18 National Science Council Photoelectric conversion device
US5577050A (en) 1994-12-28 1996-11-19 Lsi Logic Corporation Method and apparatus for configurable build-in self-repairing of ASIC memories design
US5534465A (en) 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
US5644277A (en) 1995-02-27 1997-07-01 Hughes Aircraft Company Three-wire-line vertical interconnect structure for multilevel substrates
US5733814A (en) * 1995-04-03 1998-03-31 Aptek Industries, Inc. Flexible electronic card and method
US5514628A (en) 1995-05-26 1996-05-07 Texas Instruments Incorporated Two-step sinter method utilized in conjunction with memory cell replacement by redundancies
JP3174715B2 (ja) 1995-05-26 2001-06-11 キヤノン株式会社 無線通信システムおよび無線端末装置
US6020257A (en) * 1995-06-07 2000-02-01 Elm Technology Corporation Membrane dielectric isolation IC fabrication
US5582939A (en) 1995-07-10 1996-12-10 Micron Technology, Inc. Method for fabricating and using defect-free phase shifting masks
US5620915A (en) * 1995-07-12 1997-04-15 United Microelectronics Corporation Method for bypassing null-code sections for read-only memory by access line control
US5675185A (en) 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers
US5854760A (en) 1995-11-10 1998-12-29 Nippon Telegraph And Telephone Corporation Two-dimensional PE array, content addressable memory, data transfer method and mathematical morphology processing method
US5627112A (en) 1995-11-13 1997-05-06 Rockwell International Corporation Method of making suspended microstructures
US5818748A (en) 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
US6445006B1 (en) 1995-12-20 2002-09-03 Advanced Technology Materials, Inc. Microelectronic and microelectromechanical devices comprising carbon nanotube components, and methods of making same
JP3127816B2 (ja) 1995-12-28 2001-01-29 日新電機株式会社 開閉装置
US6094733A (en) * 1996-01-25 2000-07-25 Kabushiki Kaisha Toshiba Method for testing semiconductor memory devices, and apparatus and system for testing semiconductor memory devices
US5787445A (en) 1996-03-07 1998-07-28 Norris Communications Corporation Operating system including improved file management for use in devices utilizing flash memory as main memory
US5719437A (en) 1996-04-19 1998-02-17 Lucent Technologies Inc. Smart cards having thin die
US5882532A (en) 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
US5870176A (en) 1996-06-19 1999-02-09 Sandia Corporation Maskless lithography
US5656552A (en) 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US6045625A (en) 1996-12-06 2000-04-04 Texas Instruments Incorporated Buried oxide with a thermal expansion matching layer for SOI
US5786116A (en) 1997-02-14 1998-07-28 Micron Technology, Inc. Atom lithographic mask having diffraction grating aligned with primary mask pattern
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
DE19721738C1 (de) 1997-05-24 1998-11-05 Schott Glas Aluminosilicatglas für flache Anzeigevorrichtungen und Verwendungen
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
US5998069A (en) 1998-02-27 1999-12-07 Micron Technology, Inc. Electrically programmable photolithography mask
US6092174A (en) 1998-06-01 2000-07-18 Context, Inc. Dynamically reconfigurable distributed integrated circuit processor and method
US6230223B1 (en) * 1998-06-01 2001-05-08 Compaq Computer Corporation Dual purpose apparatus method and system for accelerated graphics or second memory interface
US6301653B1 (en) 1998-10-14 2001-10-09 Conexant Systems, Inc. Processor containing data path units with forwarding paths between two data path units and a unique configuration or register blocks
US6261728B1 (en) 1998-10-19 2001-07-17 Vanguard International Semiconductor Corporation Mask image scanning exposure method
US6197456B1 (en) * 1999-01-19 2001-03-06 Lsi Logic Corporation Mask having an arbitrary complex transmission function
US6320593B1 (en) 1999-04-20 2001-11-20 Agilent Technologies, Inc. Method of fast bi-cubic interpolation of image information
US6300935B1 (en) 1999-04-20 2001-10-09 Agilent Technologies, Inc. Image interpolation circuit architecture and method for fast bi-cubic interpolation of image information
US6236602B1 (en) * 2000-05-25 2001-05-22 Robert Patti Dynamic configuration of storage arrays
US6612083B1 (en) * 2001-03-27 2003-09-02 William J. Richards System of building construction
US7402897B2 (en) 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5130486A (en) * 1974-07-04 1976-03-15 Siemens Ag Handotaidebaisuto sonoseizohoho
US4131985A (en) * 1976-08-31 1979-01-02 Itt Industries, Inc. Thin silicon devices
JPS6098655A (ja) * 1983-11-02 1985-06-01 Nec Corp 半導体装置
JPS60109270A (ja) * 1983-11-18 1985-06-14 Nec Corp 半導体装置の製造方法
JPS60126871A (ja) * 1983-12-14 1985-07-06 Hitachi Ltd 半導体感圧装置とその製造法
JPS60235446A (ja) * 1984-05-09 1985-11-22 Nec Corp 半導体装置とその製造方法
JPS6254477A (ja) * 1985-09-03 1987-03-10 Nippon Denso Co Ltd 半導体圧力センサの製造方法
JPH01309384A (ja) * 1988-02-22 1989-12-13 Honeywell Inc 集積薄膜ダイアフラム用バックサイドエッチング方法
JP2004179670A (ja) * 1992-04-08 2004-06-24 Glenn J Leedy 絶縁膜層分離ｉｃ製造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578505B (zh) * 2015-12-10 2017-04-11 財團法人工業技術研究院 半導體元件
US10083989B2 (en) 2015-12-10 2018-09-25 Industrial Technology Research Institute Semiconductor device

Also Published As

Publication number Publication date
BR9306232A (pt) 1998-06-23
US6765279B2 (en) 2004-07-20
US5869354A (en) 1999-02-09
JP2009218606A (ja) 2009-09-24
US20050051841A1 (en) 2005-03-10
JPH07508614A (ja) 1995-09-21
US5580687A (en) 1996-12-03
US5840593A (en) 1998-11-24
WO1993021748A1 (en) 1993-10-28
US20040197951A1 (en) 2004-10-07
US20020014673A1 (en) 2002-02-07
JP4730672B2 (ja) 2011-07-20
US7763948B2 (en) 2010-07-27
JP3816483B2 (ja) 2006-08-30
US7670893B2 (en) 2010-03-02
US7479694B2 (en) 2009-01-20
KR100585616B1 (ko) 2006-06-07
US6294909B1 (en) 2001-09-25
US20030218182A1 (en) 2003-11-27
US7820469B2 (en) 2010-10-26
US20050082626A1 (en) 2005-04-21
US7307020B2 (en) 2007-12-11
KR100374893B1 (ja) 2003-05-09
US5637907A (en) 1997-06-10
US7615837B2 (en) 2009-11-10
US20020045297A1 (en) 2002-04-18
KR950701136A (ko) 1995-02-20
EP1233444A3 (en) 2002-12-11
US5354695A (en) 1994-10-11
US7911012B2 (en) 2011-03-22
US20040132303A1 (en) 2004-07-08
US7385835B2 (en) 2008-06-10
JP2004179670A (ja) 2004-06-24
US20050176174A1 (en) 2005-08-11
KR100397214B1 (ja) 2003-09-13
KR20030097600A (ja) 2003-12-31
US20050156265A1 (en) 2005-07-21
US6713327B2 (en) 2004-03-30
US7485571B2 (en) 2009-02-03
US7550805B2 (en) 2009-06-23
EP1233444A2 (en) 2002-08-21
US5571741A (en) 1996-11-05
US5592007A (en) 1997-01-07
US5633209A (en) 1997-05-27
KR20040002953A (ja) 2004-01-07
US20080302559A1 (en) 2008-12-11
US5654220A (en) 1997-08-05
US20040150068A1 (en) 2004-08-05
EP0641485A4 (en) 1997-12-10
US20050082641A1 (en) 2005-04-21
US6682981B2 (en) 2004-01-27
US5592018A (en) 1997-01-07
EP0641485A1 (en) 1995-03-08
JP2004193618A (ja) 2004-07-08
JP4648979B2 (ja) 2011-03-09
US5946559A (en) 1999-08-31
US20030057513A1 (en) 2003-03-27
US5834334A (en) 1998-11-10

Similar Documents

Publication Publication Date Title
JP4730672B2 (ja) 絶縁膜層分離ｉｃ製造
US5985693A (en) High density three-dimensional IC interconnection
US6008126A (en) Membrane dielectric isolation IC fabrication
US6020257A (en) Membrane dielectric isolation IC fabrication
US7176545B2 (en) Apparatus and methods for maskless pattern generation

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110407

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130428

Year of fee payment: 2

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150