JP2004193618A - 半導体処理リソグラフィ装置 - Google Patents

Abstract

【課題】 ＭＤＩプロセス技法を使用してマスクレス・パターン生成用の半導体処理リソグラフィ装置を提供する。
【解決手段】 本実施の形態に係るマスクレス・パターン生成用の半導体処理リソグラフィ装置は、支持フレーム４２６に保持された可撓性絶縁膜上に形成され、行列配置された放射源セル（ＲＳＣ）のソース積分光弁（ＳＬＶ）アレイ４２０と、前記セルを制御するために膜上に配置された制御論理機構４２４とを備え、各セルが、放射源と、Ｘ線を生成するために放射線が入射するターゲットと、ターゲットから露光されるべき表面上へＸ線を放射するためのアパーチャ（ＲＥＡ）とを備えている。
【選択図】 図２４

Description

本発明は、マスクレス・パターン生成用の半導体処理リソグラフィ装置に関する。

厚さが２μｍよりも薄い、機械耐久性および熱耐久性の高い自立誘電体膜および半導体膜が開示されている（共通に発明された米国特許第４，９２４，５８９号と、現在の米国特許第５，１０３，５５７号である１９９０年２月１６日に出願された米国特許出願第０７／４８２，１３５号とを参照されたい。これらはともに引用によって本明細書に編入する）。本開示は、これらの技法と、厚さが通常８μｍの膜としてＩＣを形成するその他の集積回路（ＩＣ）技法を組み合わせたものである。このＩＣ製造手法は、絶縁層分離（ＤＩ）として知られている業界で確立された汎用範疇に属し、シリコン・オン・インシュレータ（ＳＯＩ）やシリコン・オン・サファイア（ＳＯＳ）などの主題領域を含む。誘電体膜および半導体膜で形成されたＩＣは、現在完全なＩＣデバイス絶縁を行うために使用されている処理ステップの数および複雑度を大幅に低減する。完全なＩＣから成る個別の回路デバイスのすべての表面上で絶縁層分離を行う絶縁層分離技法は今までのところ、大規模ＩＣ製造で広く使用されてはいない。集積回路は、ＳＳＩレベル、ＭＳＩレベル、ＬＳＩレベル、ＶＬＳＩレベル、ＵＬＳＩレベルなどの回路複雑度を参照するときに今日一般的に理解されているものとして定義される。
米国特許第４，９２４，５８９号明細書 米国特許第５，１０３，５５７号明細書

本発明は、集積回路および相互接続金属被膜を誘電体材料および半導体材料の膜で製造する一般的な方法に関する。本発明による製造技法を本明細書では膜絶縁層分離（ＭＤＩ）と呼び、これによって製造される回路を回路膜と呼ぶ。材料および処理技法の新しい使用法によって、高温で機械耐久性の高い大面積自立膜（面積が１平方ｃｍより大きい）を低応力誘電体膜ないし半導体膜で製造することができる。この膜によって、回路デバイスおよび相互接続金属被膜を製造するための確立された集積処理法の大部分を応用する（引き続き使用する）ことができる。

本発明によれば、集積回路は、回路デバイスが形成される１つの半導体材料層または部分層と、いくつかの誘電体層および相互接続金属被膜層とから成る低引張り応力誘電体膜上に形成される。本発明による構造は、複数の低引張り応力誘電体金属被膜相互接続層が半導体膜のどちらかの面上にある回路デバイスが形成された半導体材料の伸長膜である。

この膜構造は、新しくかつより費用有効的な集積回路の製造を可能にするための処理構造または製造構造である。これは、集積回路またはその一部を膜または薄膜の形で製造する目的に追加されるものである。

本発明によって製造できる回路膜の一般的範疇は、
１．半導体基板または非半導体基板上にまたは前記基板で形成された大規模絶縁層分離集積回路と、
２．半導体基板または非半導体基板上にまたは前記基板で形成された多層相互接続金属被膜回路である。

本明細書に開示したＭＤＩ製造技法の主な目的は、誘電体材料によって、各回路デバイス（たとえば、ダイオード、トランジスタなど）が最初に製造された共通基板からそのような各回路デバイスを完全に絶縁し、したがって、回路デバイスを相互に完全に絶縁することによって個別の回路デバイスの動作に対する電気的な悪影響をなくし、あるいは低減する高性能高密度集積回路を費用有効的に製造することと、集積回路を応用するためのより使い勝手がよくかつ効率的な物理形状因子を提供することである。ＭＤＩ ＩＣ製造プロセスの利点には、隣接する回路デバイス間の基板電流漏れ、容量結合、および寄生トランジスタ効果がなくなり、あるいは低減されることなどがある。ＭＤＩ ＩＣ製造プロセスの利点は、ＩＣ絶縁処理ステップを減らすことによるＩＣ処理費用の低減、確立されたＩＣ処理技法を使用してＭＤＩＩＣ回路膜の両側に相互接続金属被膜を製造する機能によるＩＣトランジスタ密度の増大、新しいトランジスタ構造によるＩＣ性能の向上など、他のいくつかのＩＣ製造範疇に拡張される。

ＭＤＩプロセスの利点は主として、以下の２つの領域から得られる。
（１）通常、基板フレームまたは基板リング、あるいはボンディングされたフレームまたはリングによって、エッジで枠付け、あるいは懸垂、あるいは拘束される大面積可とう性薄膜自立誘導体膜を製造する能力。この膜は、性能上の顕著な欠陥なしで広範囲のＩＣ処理技法および処理温度（少なくとも４００℃）に耐えることができる。これらの要件を満たす本発明の誘電材料は、たとえばNovellus Systems社によって供給されている装置上で特定の低応力膜堆積仕様で製作するときは二酸化ケイ素膜および窒化ケイ素膜である。炭化ケイ素、窒化ホウ素、窒化ホウ素カーボン、酸化アルミニウム、窒化アルミニウム、五二酸化タンタル、窒化ゲルマニウム、フッ化カルシウム、ダイヤモンドなど、ＣＶＤプロセス法によって作製された誘電体自立膜が製作されており、適当なレベルの表面応力で堆積させると、場合によっては、ＭＤＩ回路膜中の誘電体材料の１つとして使用することができる。低応力誘電体膜を製作する技術の進歩によって、本明細書で説明したように使用できる追加自立膜が生産される可能性が高い。

（２）半導体デバイスの一次基板または半導体デバイスをエピタキシ成長させることができるキャリア基板として一様な薄膜単結晶半導体基板を形成する能力。これを目的とするいくつかの方法が本明細書で開示され、その修正である他の技法が存在する。さらに、ある種の応用例では、単結晶材料の代わりにポリシリコンなどの多結晶半導体膜を使用することができる。

ＭＤＩ ＩＣ製造プロセスの利点の大部分を提供するのは、適当な処理品質をもつ低応力自立誘電体膜の使用と、膜または薄膜単結晶、多結晶、または無定形半導体基板の形成との組合せである。本開示には以下の方法が包含される。

１．ＩＣから成る各半導体デバイスを封止する低応力自立（薄膜）誘電体膜を製造する方法。
２．低応力誘電体材料と組み合わせて使用するための一様な厚さの半導体膜（薄膜）基板を形成する方法。
３．回路膜から成る誘電体膜内および前記膜上に半導体デバイスを形成する方法。
４．回路膜から成る誘電体膜内および前記膜上に相互接続金属被膜構造を形成する方法。

一実施例でのＭＤＩ回路製造プロセスは、半導体ウェハ基板から始まり、ＩＣ中の各トランジスタまたは半導体デバイス（ＳＤ）が相互に完全に絶縁層分離される回路膜の形のＩＣが最終的に得られる。半導体デバイス間で電気的連続性を提供するのは、半導体デバイスの特定の電極コンタクト部位にある相互接続だけである。ＭＤＩプロセスの一次特徴は、半導体デバイスが最初に形成された介在するすべての半導体基板からＩＣのすべての半導体デバイスを絶縁することと、既存の大規模ＩＣ処理手法よりも低いコストおよびプロセス複雑度でそれが行なわれることである。ＭＤＩプロセスの他の特徴は、垂直電極コンタクト（背部相互接続金属被膜）と、拘束横方向選択的エピタキシアル成長と、非対称ドーパント断面と、リソグラフィ処理用の共形マスクまたは投影マスクとして働くようにＭＤＩ回路膜を使用することである。ＭＤＩ処理を開始する最初の基板が最も一般的に使用される半導体シリコンである場合でも、その結果得られるＩＣは、シリコン・ベースのデバイスで構成する必要がなく、ＧａＡｓ、ＩｎＰ、ＨｇＣｄＴｅ、ＩｎＳｂ、エピタキシアル手段によってシリコン基板上で成長したシリコンやＧａＡｓなどの技法の組合せなど、どんな半導体デバイス材料であってもよい。シリコンは、現在確立されている他の大部分の半導体材料と比べて優れた機械的取扱い特性をもつ廉価でかつよく理解されている半導体基板材料である。ＭＤＩプロセスはシリコン基板から始まることに限らず、ＭＤＩのプロセスの定義は、シリコンの使用に依存しない。しかし、開始半導体基板としてシリコンを使用することには現在明らかな利点があり、本明細書で開示したＭＤＩの主な実施例は、シリコンの開始半導体基板材料を使用する。

ＭＤＩプロセスによってＩＣを製造する利点は従来技術の方法と比べて顕著である。これらの利点のいくつかを以下に示す。
１．半導体デバイスの完全な電気絶縁
２．垂直半導体デバイス構造
３．処理複雑度の低減またはデバイス絶縁処理ステップの減少による処理コストの低減
４．膜基板による共形マスク・リソグラフィ
５．基板の厚さの制御によるリソグラフィ露光中の焦点の深さの制御
６．ＩＣの両面への相互接続金属被膜の塗布
７．膜（基板）通過相互接続金属被膜経路指定
８．回路膜ＩＣ層のボンディングによる三次元ＩＣ構造
９．回路膜のＩＣ構成要素の効率的な伝導冷却または放射冷却
１０．平行に位置決めされた膜ＩＣ間の直接光（レーザ）ベースの通信
１１．より高性能のＩＣ
１２．垂直半導体デバイス構造の形成
１３．新しい選択的なエピタキシアル・デバイスの形成

多結晶ＴＦＴ（薄膜トランジスタ）または無定形ＴＦＴを使用するある種の応用例など、半導体技法によっては、各トランジスタや半導体デバイス間を完全に絶縁させることは必要とされない。これはＭＤＩプロセスに対する制限ではない。なぜなら、半導体デバイス側壁絶縁がＭＤＩプロセスのオプションだからである。新しいことは、誘電体材料および半導体材料の薄膜または膜を自立ＩＣまたは回路膜として形成するための一般的な方法をＭＤＩプロセスが提供することである。

ＭＤＩプロセスとは、自立誘電体回路膜ないし半導体回路膜として相互接続金属被膜回路を形成することである。ＩＣ回路膜を備えた各半導体デバイスは、隣接する半導体デバイスから任意選択で絶縁された半導体デバイスであり、各半導体デバイスは、厚さが通常８μｍよりも薄い半導体材料の膜上または前記膜中に形成される。回路膜の全体的な厚さは、通常５０μｍよりも薄く、８μｍよりも薄いことが好ましい。誘電体膜は非常に高温のＩＣ処理技法と互換性がある。

ＭＤＩ製造プロセス
いくつかのプロセス変形例を使用して、ＭＤＩプロセスで使用するための半導体材料の薄膜または膜を形成することができる。半導体膜を形成する追加関連手法が存在することができ、あるいは存在させることができ、それらはＭＤＩ技法に含まれる。
シリコン単結晶薄膜を形成するために使用できるいくつかの方法の例には以下のものがある。

１．任意選択のエピタキシアルＳｉＧｅ（Ｇｅは２０％よりも少ない）アンチ・オートドーピング・オーバレイヤ層および任意選択のエピタシアル層を含む、ホウ素を大量にドーピングされた（通常１０^１８ａｔｏｍ／ｃｍ^３）エッチング・ストップ層（拡散、注入、またはエピタキシで形成する）
２．Ｏ_２（酸化物）Ｎ_２（窒化物）注入エッチング・ストップ・バリア層。注入濃度は通常、エッチング・ストップ・バリアを形成する場合、現在標準厚さのシリコン基板で行われているように埋込み酸化誘電体絶縁層または窒化誘電体絶縁層を形成するのに必要な濃度よりも１０倍ないし１００倍少ない。
３．多孔性シリコン層で形成された埋込み酸化エッチング・ストップ・バリア層
４．高精度両面研磨基板および背面のマスクによる定時化学エッチング・バック
５．電気化学エッチング・ストップ
６．陽極ウェハ・ボンディングまたは熱ウェハ・ボンディングと厳密基板研磨および化学エッチングとの組合せによる埋込みエッチング・ストップ層の形成

薄い半導体基板または膜を形成するための確立された多数の方法がある。ＭＤＩプロセスでは、半導体膜形成プロセス（薄膜化プロセス）が通常厚さが２μｍよりも薄い非常に一様な膜を生成し、半導体膜の表面張力が低引張り応力となる必要がある。膜が引張り応力ではなく圧縮応力を生じる場合、表面の平坦さおよび膜の構造的一体性は多くの場合、その後のデバイス製造ステップまたは十分耐久性の自立膜を形成する能力に不適切なものとなる。

拡散手段、注入手段、またはエピタキシアル手段によって形成された基板の表面上または前記表面付近に大量にドーピングされた層を使用することは、バリア・エッチング・ストップ層を形成するための確立された方法である。大量にドーピングされたホウ素層は、基板の残りの部分よりも１０倍ないし１００倍低速にエッチングされる。しかし、有効で一様な膜表面を形成しなければならない場合、下部基板および上部デバイス層へのオートドーピングを防止し、あるいは最小限に抑えなければならない。これは、１つの方法では、バリア・エッチング・ストップのどちらかの側で４，０００Å（１Å＝１０^−１０ｍ）より薄く、かつＧｅが２５％よりも少ないＳｉＧｅ層をエピタキシアル成長させることによって行われる。ＳｉＧｅ層およびバリア・エッチング・ストップ層は続いて、デバイス絶縁層分離を完了するために、膜が形成された後に除去される。

誘電体膜を形成するＭＤＩプロセスでは、誘電体材料を正味表面引張り応力で堆積させ、引張り表面応力レベルを誘電体の破壊強度よりも２倍ないし１００倍小さくする必要がある。膜の外因性正味表面応力を最小限に抑えるために、使用中の半導体材料および様々な誘電体材料の熱膨張係数も考慮する。熱によって形成された二酸化ケイ素は強力な圧縮膜として形成され、現在使用されている最も堆積された誘電体は通常、圧縮表面応力によって形成される。破壊強度よりも１００倍小さな引張表面応力をもつ高温二酸化ケイ素および窒化ケイ素誘電体堆積膜は、ＭＤＩプロセスの要件を満たす大面積自立膜として実証されている。

回路膜の製造で半導体材料を使用する場合に半導体材料が自立膜を形成できることはＭＤＩプロセスの要件ではない。任意選択で回路膜中のあらゆる半導体デバイスを絶縁するために使用される誘電体材料は、以下に提示する一般的な製造方法に含まるように、その結果得られる回路膜の一次構造手段を提供することができる。
集積回路および相互接続構造の製造用の基板の構成要素または層として、半導体材料と誘電体材料との大型耐久性温度耐性低引張り応力膜を形成する能力は、ＭＤＩプロセスに固有のものである。ＭＤＩプロセスの大型自立半導体膜基板および誘電体膜基板は、回路製造のコストおよび複雑度を低減し、回路動作の性能を向上する固有の構造上の利点を提供する。

ＭＤＩプロセスは、半導体基板薄膜を形成する方法としてどれを選択するかに応じて、おおざっぱに２つの方法として説明することができる。以下に提示した２プロセス法のステップのシーケンスは、処理効率に応じて異なる順序で使用することができる。開始時に半導体基板を使用せずにポリシリコンまたはａ−Ｓｉ（無定形シリコン）回路デバイスを誘電体膜上に形成することを以下で開示するが、方法として範疇付けるわけではない。

方法＃１
１．シリコン基板中または基板上にエッチング・バリア層を注入し、拡散させ、あるいはエピタキシ成長させる。
２．任意選択で所望のエピタキシアル・デバイス層を成長させる。
３．任意選択で半導体デバイス領域をトレンチ絶縁させる。
４．低応力誘電体膜の堆積を含むすべての所望のＩＣ処理ステップを完了する。
５．基板の背面をバリア層または制御された基板残留物まで選択的にエッチングすることによって、誘電体・半導体基板膜を形成する。
６．基板の背面および基板の残りの頂面に対してＩＣ処理ステップを完了し、ステップ３で半導体デバイスをトレンチ分離していない場合に任意選択でそれを行う。

方法＃１は、低応力誘電体膜を堆積させ、基板の背面をエッチングすることによって膜構造１４を剥離する前に標準厚さの半導体基板１０上に所望のＩＣ半導体デバイスを製造するものである（第１ａ図は、背面エッチングの後の基盤１０の断面図を示す）。このような半導体デバイスは通常、各半導体デバイスの能動領域層を介して、あるいは前記層の下でトレンチ分離される（以下参照）。

半導体デバイスは通常、蒸気相エピタキアル堆積によって製造される。ＳＥＧ（選択的エピタシアル成長）、ＥＬＯ（エピタキシアル・ラテラル・オーバグロース）、ＭＯＣＶＤ（金属有機化学蒸着）、ＭＢＥ（分子線エピタキシ）など周知のエピタキシアル製造方法を使用することができる。

第１ａ図中の実施例で、エッチング・ストップ・バリア層１２はシリコン基板１０の表面のすぐ下に注入される。これを第１ｂ図に示す。第１ｂ図は、背面エッチング・ステップの前の基板１０の一部の拡大図である。基板１０の一部１１は除去される予定である。このバリア・エッチング・ストップ層１２は、周知のＳＩＭＯＸ技法に類似の方法で製作された酸化層でも、注入された窒化ケイ素層でもよいが、ＭＤＩ処理に必要とされる埋込み酸化層または窒化層は、そのような注入技法のための一般的な応用であるシリコン基板用のデバイス絶縁層分離を行うのに必要とされるものよりもずっと少ない（ＳＩＭＯＸ（注入された酸素による分離）の語は、酸素の注入によってバルク・シリコン基板中に埋込みＳｉＯ_２層を形成する絶縁層分離プロセスを全般的に指すものである）。層１２の目的は、続く半導体デバイス処理を低下させる基板１０の結晶表面への損傷を最小限に抑えて、同時に、基板表面のすぐ下に一様基板（シリコン）優先背面エッチング・ストップを提供することである。バリア・エッチング・ストップ層１２は、十分制御された厚さに製作することができ、低応力誘電体回路膜および（任意選択で）半導体回路膜を形成する際の処理の一部としてシリコン基板１０を背面１４（第１ａ図参照）から選択的にエッチングするときに終了点として働く。第１ｂ図に示したバリア・エッチング・ストップ１２は、基板のエッジまでは延びていない。バリア・エッチング・ストップ１２は、基板（ウェハ）のエッジまで延びてもかまわないが、基板１０の膜構造の形成時に除去される部分１１を越えて延びなければならない。

ＭＤＩ回路膜が形成される最初の基板は、基板の背面がエッチングされた後にＭＤＩ回路膜のための保持フレーム（またはリング）１８として働く。基板の背面エッチングによって、基板のフレーム１８は、その結果得られる回路膜を保持したままになる。フレーム１８の幅は、回路膜の表面力によってフレームに亀裂が生じないようにするのに十分なものである。通常４００ミル（１ｃｍ）より短い幅で十分である。これを行うには、熱酸素物を成長させ、通常窒化ケイ素の膜（厚さ約５，０００Åないし７，５００Å）を基板の背面１４上に堆積させ、次いで所望の回路膜の寸法および形状の窓または開口部を誘電体層にエッチングする。次いで、誘電体窓または誘電体マスクを介して基板をエッチングする。背面窓開口部（または誘電体マスク）の形状は通常矩形である。ただし、形状は変更することができる。

次いで、バリア・エッチング・ストップ層１２を選択的にエッチングして、シリコン基板の最初の表面１０層だけを残す。バリア・エッチング・ストップ層が、続くエピタキシアル処理に必要とされる十分な結晶構造、すなわち、表面応力（通常１０^８ｄｙｎ．／ｃｍ^２より小さい引張り）を保存するものであり、バリア・エッチング・ストップ層と比べて選択的なシリコン基板用エッチング手順があり、必要に応じて、塗布されたバリア・エッチング・ストップ層を後で除去することができる場合、バリア・エッチング・ストップ層をシリコン基板の表面上に形成することもできる。ＴＭＡＨ（水酸化テトラメチル・アンモニア）またはその他の適当な選択的シリコン・エッチング液（以下参照）によって背面１４をエッチングする。第１ｃ図は、埋込みエッチング・ストップまでの背面基板エッチング、誘電体堆積、およびバリア・エッチング・ストップの選択的除去の後に半導体基板中に半導体デバイス２４、２６、２８を形成することを示す。やはり、隣接する半導体デバイス２４、２６、２８間の絶縁誘電体として働く低応力誘電体膜２０を堆積させる前に基板１０にトレンチ２５、２７、２９を設ける。

回路膜のトランジスタ・デバイスを横方向に絶縁するために方法＃１のステップ３または６によって示唆されるトレンチ絶縁の代替技法は、周知のＬＯＣＯＳ（シリコンの局所酸化）絶縁法を使用することである。ＬＯＣＯＳは第１ｄおよび１ｅ図に示したようにステップ６（以下の方法＃２ではプロセス・ステップ４または５）の処理の一部として適用することができる。第１ｄ図は、半導体層２０ｂと、相互接続金属被膜２０ｃと、低応力誘電体膜２０ｄとを含み、頂面デバイス処理が完了しており、背面に堆積した低応力窒化ケイ素マスク１３がトランジスタ間の開口部１５ａ、１５ｂでパターン化された回路膜２０のいくつかのトランジスタ１１ａ、１１ｂ、１１ｃの断面図を示す。第１ｅ図に示した、窒化マスク１３の開口部の下側の薄いシリコン・デバイス基板層の続く熱酸化１７ａ、１７ｂによって、トランジスタ１１ａ、１１ｂ、１１ｃが横方向に絶縁され、回路膜トランジスタ１１ａ、１１ｂ、１１ｃの絶縁層分離が完了する。

ＬＯＣＯＳ法によって行われる熱酸化物絶縁では、半導体（基板）膜層の正味引張り表面応力を変化させることができる。ＬＯＣＯＳ処理の前に半導体層のどちらかの面上に低応力誘電体膜を堆積させると、酸化物形成の最も圧縮的な効果が補償される。ＬＯＣＯＳプロセスによるデバイス絶縁は、半導体基板層の深さが浅いので、ＭＤＩ回路膜に適用されたとき、現行のバルク処理よりも効果的である。これによって、最小限のデバイス絶縁分離に対して回路デバイスの密度を最適に近いものにすることができる。ＭＤＩ処理手法にＬＯＣＯＳを容易に組み込めることも、ＭＤＩプロセスと既存のＩＣ製造技法との一般的な互換性を示すものである。

次いで、（任意選択で）従来の陽極技法、融解（熱）技法、またはエポキシ・ボンディング技法によって残りの基板１０（第１ｆ図参照）のエッジをボンディング・フレームまたはリング１９（通常、ガラス、水晶、または金属製であり、厚さが約２５ミルないし１００ミルである）にボンディングする。この場合、基板フレーム１８を除去することができる（第１ｇ図参照）。ボンディング・フレームまたリング１９はＭＤＩ処理では必要とされない。最初に、（背面エッチングされた）最初の基板１０がこの機能を実行するからである。

バリア・エッチング・ストップ層を形成することの代替方法は、基板を背面から選択的にタイム・エッチングするときに、誘電体膜２０に到達する前にエッチングを停止して、それによって能動デバイス基板に受け入れられるほど一様な厚さが残るような厚さ一様性仕様までシリコン・ウェハ１０の両面を研磨することである。この方法は、一様な厚さを達成するためにウェハの両面を厳密に研磨する必要がある点で機械的に難しい。

相互接続金属被膜誘電体の一部、および第３ａおよび３ｂ図に示した両面相互接続金属被膜３５上の層として誘電体膜２０、３６を形成する（第３ｂ図は、「３ｂ」として参照される第３ａ図の部分の拡大図である）。誘電体膜２０、３６の厚さは、相互接続金属被膜層３５１つ当たり２μｍよりも小さい値から１５μｍを超える値まで変化させることができる。基板を覆うすべてのブランケット誘電体材料は低応力表面張力を有し、引張応力を生じることが好ましい。

相互接続誘電体として使用される低応力誘電体材料３６（第３ｂ図参照）を含む両面相互接続金属被膜３５を塗布し、あるいは、従来の一面相互接続構造用の低応力誘電体で回路膜の背面を不動態化することができる。回路膜は、さらにＳｉＯ_２やＳｉ_×Ｎ_×など様々な低応力誘電体層を堆積させ、かつ半導体デバイス電極コンタクトと相互接続金属被膜の間の確実な低抵抗接合を達成するのに必要とされる、４００℃を超える処理温度に耐えることができる。誘電体膜材料および基板膜材料の指定の組成および厚さに応じて、注入活性化熱処理またはエピタキシアル処理で必要とされるようなより高い温度の処理ステップを実行することができる。

基板の背面でのリソグラフィ・ツールのアライメントは、第４図に示したように、透明な誘電体材料を介して実行することができる。リソグラフィ・アライメント・マーク４０がより容易に見えるように、アライメント・マーク４０付近の半導体基板材料１０ａ（厚さが２μｍより薄いところではスペクトルの可視部分でほぼ透明である）を誘電体膜２０からエッチングすることができる。背面アライメントには赤外線アライメント機構も利用可能である。シリコンは赤外線の波長では透明である。赤外線アライメント用のリソグラフィ・マーク４０は、赤外線の波長が長いため、可視スペクトルで使用されるものほど小さくすることはできず、通常６，０００Åを超える。

方法＃２
１．自立低応力半導体基板膜を形成する。
２．任意選択で所望のエピタキシアル・デバイス層を成長させる。
３．低応力誘電体膜の堆積を含むすべての所望の頂面ＩＣ処理ステップを完了する。
４．任意選択で半導体デバイス領域を背面からトレンチ絶縁させる。
５．基板の背面および基板の残りの頂面に対してＩＣ処理ステップを完了する。
半導体膜基板の頂面および背面で使用されるＩＣ処理ステップは周知のものであり、半導体基板膜への適用に固有のものではない。ほぼどんな半導体処理技法でも適用することができる。

方法＃２は、低応力誘電体膜を堆積させ、半導体デバイスを製造する前に、第２図に示したもののような薄い低応力半導体基板膜２０を製造するものである。第２図に示したこの基板膜は、確立された選択的電気化学エッチング技法、またはウェハ・ボンディング技法、研削技法、および選択的基板エッチング技法の組合せによって形成することができる。膜は引張り応力が約１０^８ｄｙｎ．／ｃｍ^２であることが好ましい（これは、１つの方法では、ｎ型ドーパント濃度が１０^１６ａｔｏｍ／ｃｍ^３ないし１０^１９ａｔｏｍ／ｃｍ^３である層を形成し、電気化学エッチング技法を適用することによって行われる）。半導体基板膜２０を製造した後（第３ａ図参照）、低応力誘電体材料を使用して半導体デバイス２４、２６、２８、、、３０を基板２０上で製造して相互接続する。半導体基板上に形成された低応力誘電体膜は（相互接続金属被膜と共に）、膜の半導体基板部分が独立の半導体デバイスとしてエッチングされ、あるいはトレンチされた後で唯一の構造回路膜構成要素となる。不動態化のためと、結果として得られる膜２０の厚さを増して特定の所望のレベルの耐久性を達成するために、相互接続金属被膜上の追加低応力誘電体層（図示せず）を塗布することができる。

半導体基板１４（第２図参照）の背面エッチングによって、半導体デバイス２４．．．３０の下面にアクセスできるようになり、半導体デバイスの追加処理を実行できるようになる。半導体デバイス２４．．．３０の下面に対する処理オプションは方法＃１の場合のものと同じである。しかし、半導体デバイスのトレンチ絶縁（第１ｃ図参照）は今までのところ実行されていない。トレンチ絶縁とは、半導体デバイス２４、２６、２８のすべての面上での前記半導体デバイス間の分離空間２５、２７、２９（通常幅が２μｍよりも狭い）のエッチングであり、確立されたＩＣ処理技法である。次いで、空間またはトレンチ２５、２７、２９を誘電体で充填する。本明細書で適用されるトレンチ絶縁は新しいものである。なぜなら、この技法は誘電体膜によって支持される半導体膜に適用されているからである。トレンチ絶縁が所望の場合、確立されたマスキング技法およびエッチング技法を適用してトレンチを形成することができる。

半導体基板の厚さの一様性はＩＣの半導体デバイスの動作特性の一様性とリソグラフィ処理ステップに重要である。上述の実施例は、半導体基板材料を選択的にエッチングする際にエッチング・ストップ技法を使用して所望の基板膜厚さを形成する。
相互接続回路膜もガラスまたは水晶製基板２３（通常、厚さは５０ミルよりも薄い）上に形成することができる。この場合、第１ｈ図に示したように、基板２３の両面にポリシリコンの伸長膜２５（LE. TrimbleおよびG. E. Celler著の“Evaluation of polycrystalline silicon
membranes on fused silica"（J. Vac. Sci. Technology B7(6)、１９８９年１１月／１２月）で教示された）を堆積させる。次いで、第１ｉ図に示したように、ポリシリコン膜２５上にＭＤＩ相互接続回路膜２７を形成する。第１ｊ図に示したように、基板２３の背面上のポリシリコン２５の開口部２９を設け、基板２３の背面を選択的にエッチングして、自立伸長ポリシリコン膜２７が残りの基板のフレーム２３ｂに保持されたままにする。やはり第１ｊ図に示したように、回路膜２７のすぐ下のポリシリコン２５を任意選択で除去することができる。回路膜を基板エッチング液から保護するために、基板の背面にエッチングする前に金属膜（図示せず）またはその他の保護層を回路膜上に堆積させる。ＭＤＩ相互接続回路膜の製造で非半導体基板を使用するために検討すべきことは、基板材料の費用要件または適用要件である。この方法を膜製造に適用した例には、高分解能共形コンタクト・リソグラフィック印刷用のマスクおよびＭＣＭ（マルチチップ・モジュール）相互接続回路がある。

低応力二酸化ケイ素・窒化ケイ素堆積仕様
低応力膜は、低応力高温誘電体膜のＭＤＩ要件を満たすように製造されている。このような膜はNovellus
Systems, Inc.（San Jose, CA）のConcept One誘電体堆積装置上で製作されたが、そのような装置に限定されない。低応力は、Nouvellus装置によって行われる二酸化ケイ素および窒化ケイ素の堆積に関して、張力が８×１０^８ｄｙｎ．／ｃｍ^２よりも低い（好ましくは１×１０^７ｄｙｎ．／ｃｍ^２）ものとして定義される。様々な装置上で製作される異なる誘電体の受け入れられる表面応力レベルはそれぞれ大きく異なる。

以下のものは、ＭＤＩプロセスによって必要とされる二酸化ケイ素または窒化ケイ素の誘電体膜を製作するために使用される２つの典型的な仕様である。これらの仕様の変形例を使用して、堆積させる誘電体膜の特定の特性を強調することができる。これらの仕様は、Nouvellus社製装置上でＭＤＩプロセスの要件を満たすための唯一の仕様でも、ＭＤＩプロセスに対する制限でもない。仕様のパラメータをわずかに変更すれば、材料の構造、エッチング速度、屈折率、表面応力、または堆積させる誘電体材料のその他の特性の変化をもたらすことができる。

仕様＃１ 仕様＃２
二酸化ケイ素 窒化ケイ素
温度
４００℃
４００℃
圧力
１．８Ｔｏｒｒ ２．３Ｔｏｒｒ
ＨＦＲＦ電力 ６４０Ｗ ２２０Ｗ
ＬＦＲＦ電力
１００Ω、１６０Ｗ
１８０Ｗ
ＳｉＨ_４
２６０ｓｃｃｍ ０．２３ｓｌｍ
ＮＨ_３
−
２．００ｓｌｍ
Ｎ_２ １１５０ｓｃｃｍ ０．６０ｓｌｍ
Ｎ_２Ｏ
６０００ｓｃｃｍ −

構造的に拡張された低応力誘電体回路膜
第５図は、構造的に拡張されたＭＤＩ回路膜構造を示す。ＭＤＩ回路膜の構造的拡張は、圧力感知やＩＣウェハ分類試験などでのコンタクト試験測定など、通常の動作の一部として膜に応力が印加される様々な応用例に必要であることが分かる。厚さが１μｍを超えて、通常１０μｍないし２５μｍになるように、誘電体膜の一部４４をＳＤ層２４ａ上に堆積させる。誘電体膜のこの堆積した厚い層４４をマスクでパターン化し、ドライ・エッチングで蜂の巣状パターンのリセス４６ａ、４６ｂ、４６ｃを得る。これらのリセス４６ａ、４６ｂ、４６Ｃの深さは、それらがエッチングされた低応力誘電体４４の厚さの約７５％である。任意選択の電気コンタクト４７は、回路電極の一例として提供され示されている。リセス４６ａ、４６ｂ、４６ｃの開口部の寸法は通常、深さ寸法の２倍または３倍である。任意選択で、１，０００Åの低応力ＣＶＤ窒化ケイ素の堆積を適用して不動態化シールを形成することができる。

ＭＤＩエア・トンネル相互接続構造
半導体デバイスとコンデンサや抵抗器などの受動回路要素との間の相互接続金属被膜を構成する金属導体（トレース）のインピーダンスは、１００ＭＨｚを超える動作周波数で慎重に設計しなければならない。誘電（絶縁）体材料の誘電定数は、この材料の使用を検討するときの一次決定因子である。相互接続構造の製作で従来使用されているポリイミド材料は通常、２ないし３．５の範囲の誘電定数を有する。ＣＶＤ二酸化ケイ素および窒化ケイ素の誘電定数は通常、３．５以上である。理想的な誘電体は、誘電定数がほぼ１である真空、ガス、または空気である。真空誘電体またはガス状誘電体で導体の表面積の大部分を絶縁する相互接続構造を製造すると、その構造の高速動作に関する最適に近い条件が得られる。周期的にのみＩＣの表面に接触する「エア・ブリッジ」と呼ばれるトレース構造または導体構造をＩＣの表面上に製造する。この周期的接触によって、絶縁の正味誘電定数が低い機械的支持ないし電気的接触が提供される。エア・ブリッジは従来、マイクロ波回路の製造で使用されている。そのような回路は、ＧＨｚの範囲の動作周波数を有する。

第６ａ、６ｂ、および６ｃ図は、誘電層５２、５２ａの内部にある導体構造５０の断面図を示す。しかし、導体構造５０は、従来のエア・ブリッジと同様に、周期的にのみ機械的接触するガス状一次表面誘電体コンタクト５０−ａ、５０−ｂ、５０−ｃを有する。導体５０は、周りのまたは密閉する固体材料構造に接触せずにガス状誘電体に懸垂する。第６ｄ図は、コラム支持体（ないしバイア・コンタクト）５０−ａ、５０−ｂ、５０−ｃおよび誘電体支持コラム５２−ａ、５２−ｂを示す導体またはトレースの一部の平面図である。この相互接続構造を本明細書では「エア・トンネル」と呼び、その製造方法は、上述のＭＤＩ回路膜（誘電体膜および半導体膜）製造で使用された方法を直接拡張したものである。第６ａ、６ｂ、および６ｃ図にも、誘電体膜５６、半導体膜５８、誘電体支持コラム５２ａ、接地平面金属被膜６０、ａ−Ｓｉ（無定型ケイ素）のエッチング除去によって形成されたキャビティ５４、およびすべてのａ−Ｓｉのエッチング除去のための開口部６２が示されている。第６ｂ図は、第６ａ図の代替構造のエンドオン図である。第６ｂ図は、支持（懸垂）導体５０への誘電プラグ・コンタクト６８を示す。第６ｃ図は、誘電体７０およびトレース７２の第２の層を含む第６ａ図の構造の拡張を示す。

エア・トンネル構造は、ＭＤＩ回路膜の他にどんな半導体基板上にでも製造することができる。使用される構造誘電体材料は、上述のＭＤＩ回路膜の製造で使用されたものと同じ低応力誘電体グループから選択される。エア・トンネルの製造方法は、回路膜中の半導体デバイスおよび受動回路要素のガス状誘電絶縁に拡張することもできる。

一実施例のエア・トンネル構造は、ＣＶＤ処理技術によって製造される。ＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ処理もまもなく、代替堆積法を提供することができる。導体デバイスまたは半導体デバイスのガス状誘電体分離は、他のＭＤＩ回路膜材料層と比べて、ＣＶＤ手段によって堆積させることができ、選択的にエッチングできる、ａ−Ｓｉ、ポリシリコン、または代替材料（通常、誘電体材料）の犠牲ＣＶＤ膜を形成することによって行われる。回路膜の製造でのエア・トンネル相互接続構造の使用を予期して、各デバイスをトレンチ絶縁させ、露出させたデバイス表面上に薄い酸化物層または窒化物層（通常、厚さは２，０００Åよりも薄い）を堆積させ、次いで、ａ−Ｓｉ膜を堆積させることによって半導体デバイスを絶縁させる（不動態化する）。ａ−Ｓｉ膜の厚さおよび絶縁トレンチの幅は、トレンチが均一に詰め込まれ、あるいは充填され、プラグ上の表面が比較的平坦になるように選択される。このプラグ技法は、すべての相互作用する表面上に共形的に膜を堆積させるＣＶＤ処理技法によって容易になる。続いて、エア・トンネル相互接続構造を完成し、シリコン選択的エッチング液によってａ−Ｓｉ層を除去する。以下で説明するように、エッチング液はエッチング・バイアを介してａ−Ｓｉにアクセスする。

エア・トンネル相互接続部製造法は基礎基板とは独立している。基礎基板は第６ｄ図に示したＭＤＩ回路膜（その製造については上記で開示した）、従来の半導体デバイスＩＣ基板、ＭＣＭ回路基板、ＭＤＩテスタ表面膜などでよい。

エア・トンネル製造プロセスは、相互接続すべき電極を含む基板５６上にａ−Ｓｉ膜７６を堆積させることから始まる（第６ｆ図参照）。トレンチおよびコンタクト・バイアでａ−Ｓｉ膜７６をパターン化する。通常タングステン（Ｗ）であるＣＶＤ処理された金属膜５０をａ−Ｓｉ上に堆積させる。ａ−Ｓｉ層中のａ−Ｓｉトレンチおよびバイアの寸法は平坦なプラグの形成と一貫している。ａ−Ｓｉ７６中のトレンチは、金属膜５０を詰められると、導体の支持コラム５０−ａ、５０−ｂ、５０−ｃになる。第６ａおよび６ｄ図を参照されたい。バイアに導体を堆積させると、機械的（コラム）支持および電気的接触が提供される。金属膜５０をパターン化し、ＣＶＤ処理された第２のａ−Ｓｉ膜７８を金属膜５０上に堆積させる。（金属膜５０のパターン化の前に）ＡｕやＣｕなど極めて導電性の金属の薄い層（第６ａ図には図示せず）をＣＶＤ金属上にスパッタ堆積させて、導体の導電性を強化することができる。第６ｆ図に示したように、ａ−Ｓｉ膜７８をパターン化し、金属導体５０からａ−Ｓｉ膜７８を除去して導体５０のエッジに沿ってトレンチ８０を形成する。第６ｇ図に示したように、第３のＣＤＶａ−Ｓｉ層８２をこのトレンチに詰め込む。金属導体５０上での第２のａ−Ｓｉ層７８のパターン化に厳密なアライメントは必要とされない。第２のａ−Ｓｉ層７８の厚さの＋５０％のアライメント公差で十分である。

この結果得られる３枚のａ−Ｓｉ膜７６、７８、８２は比較的平坦であり、導体５０が真下にあるエッジに沿って微細表面形状がある。この表面微細形状は、ａ−Ｓｉ表面を浅く熱酸化し、次に酸化物を剥離することによって減らすことができる（図示せず）。
ａ−Ｓｉおよび金属膜を平坦化するために使用できる代替方法は、第２のａ−Ｓｉ膜８１を塗布した後に、基板７５、低応力誘電体７７、第１のａ−Ｓｉ層７９、および第２のａ−Ｓｉ層８１上に厚いポリマーをスピン・コートすることである（このａ−Ｓｉ膜８１は、前記の第２のａ−Ｓｉ膜と第３のａ−Ｓｉ膜を組み合わせたものに等しい厚さに堆積させる）。使用されるポリマー８５は、ａ−Ｓｉ膜とほとんど同じＲＩＥ率をもつように選択される。ポリマー８５を完全に除去し、所望に応じてａ−Ｓｉのエッチングを継続する。第６ｈおよび６ｉ図を参照されたい。

次いで、ａ−Ｓｉ膜のスタックをパターン化して、低応力誘電体の上層の支持コラム５０−ａ、５０−ｂ、５０−ｃになるトレンチを形成する。これらの支持コラムは通常、（第６ｄ図に示したように）導体５０に沿って連続的に並べ、導体のない開放領域５１を介して周期的に並べる。支持コラム（エッチング・バイア）を周期的に重ねて並べることによって、堆積したすべてのａ−Ｓｉ材料を除去するａ−Ｓｉ選択的エッチング液の能力が向上する。任意選択で、低応力誘電体膜を堆積させる前に、通常厚さが５，０００Åよりも薄い金属膜６０（第６ａ図参照）を、パターン化されたａ−Ｓｉ上に堆積させて、接地平面および導体５０用のＥＭ（電磁）シールドとして働かせることができる（この金属膜は、ａ−Ｓｉを除去した後も上部の低応力誘電膜に接触したままである）。通常厚さが１μｍないし２μｍの低応力誘電体膜５２、５２ａを、パターン化されたａ−Ｓｉ膜上に堆積させる。この低応力誘電体層５２、５２ａをａ−Ｓｉ膜へのトレンチ開口部６２でパターン化する。これらのトレンチ開口部は、エッチング・バイアと呼ばれ、層の数にかかわらずに各相互接続層からすべてのａ−Ｓｉ膜内部層を除去するためにＴＭＡＨやエチレン・ジアミンなどａ−Ｓｉ選択的エッチング液用のアクセスを提供する。

第６ｃおよび６ｄ図に示したように、誘電体中のエッチング・バイア６２を誘電体支持コラムの近くに並べる。あらゆる相互接続層上に、エッチング液がエア・トンネル相互接続構造のすべての下部層に到達できるようにするのに十分な１層当たり頻度になるようにエッチング・バイア６２を並べる。エッチング・バイア６２を形成した後に、以下に概要を述べるプロセス・ステップのシーケンスを繰り返すことによって追加相互接続層７２、８０（第６ｃ図参照）を形成することができる。エア・トンネル相互接続構造を半導体膜上で使用して回路膜を形成する（ＭＤＩプロセス）とき、半導体膜の両面へのエア・トンネルの応用は自然な拡張であり、異なる処理シーケンスを必要とする特殊ケース応用例ではないことは明らかであろう。

エッチング・バイア６２は、有効な回路誘導体が回路膜に進入できるようにするガス状材料（Ｎ_２や空気など）用のアクセス・ポートとして働く。エッチング・バイア６２は、内部相互接続構造と回路の表面の外部環境との間で等圧を維持するようにも働く。
エア・トンネルを製造する処理ステップの以下のシーケンスでは、処理中の基板が、ステップを開始するための既存の低応力誘電体膜層を有すると仮定されている。

１．金属コンタクト・プラグ・バイアおよびエッチング・バイア用の誘電体をパターン化する。
２．ａ−Ｓｉの膜を堆積させる。この膜の厚さは、下部の低応力誘電体からのトンネル導体の下部分離距離を決定する。
３．導体支持コラム用のａ−Ｓｉ膜をパターン化する（下部の誘電体へのバイア）。
４．金属導体膜を堆積させる。
５ａ．金属導体膜をパターン化する。
５ｂ．任意選択で、導電膜をパターン化する前に高導電性金属膜を堆積させる。
６ａ．ほぼ金属膜の厚さのａ−Ｓｉ膜を堆積させる。
７ａ．導体表面を露出させるようにａ−Ｓｉ膜をパターン化し、側面導体に沿ってトレンチ・エッチングする。
８ａ．表面が平坦化するようにａ−Ｓｉ膜を堆積させ、上部の誘電体膜から導体を分離する。
９．誘電体支持コラム用のａ−Ｓｉ膜をパターン化する（誘電体へのバイア）。
１０．任意選択で、接地／シールド金属膜を堆積させる。
１１．低応力誘電体膜を堆積させる。
１２．誘電体をエッチング・バイアでパターン化し、あるいは上記の第１のステップから繰り返す。

上記のステップ６ないし８は、平坦化された導体層を形成するための以下の代替ステップと交換することができる。
６ｂ．厚さが導体の厚さに等しくなり、導体上に所望の分離がもたらされるようにａ−Ｓｉ膜を堆積させる。
７ｂ．第６ｈ図に示したように、ａ−Ｓｉ膜のエッチング速度に非常に類似するエッチング速度で平坦化ポリマーを堆積させる。
８ｂ．第６ｉ図に示したように、すべてのポリマー材料が除去されるまでＲＩＥする。

エア・トンネルの主な属性を以下に示す。
１．低平均誘電定数（１に近い）。
２．自動平坦化製造方法
３．一体的な接地またはＥＭ遮蔽平面
４．回路膜の一面または両面への適用
５．ＭＤＩ回路膜または標準ウェハ基板への適用

一例として、エア・トンネルによって接続されたＭＯＳＦＥＴデバイスの断面図を第６ｅ図に示す。第６ｅ図のトランジスタは、半導体膜で形成され、金属コンタクトによって電極に懸垂され、すべての残りのデバイス表面上でガス状誘電体によって分離されている。第６ｅ図には、半導体膜の能動部分８４（ＭＯＳＦＥＴ）および未使用部分８６、薄い窒化物絶縁膜８８、機械的導体支持体９４、導体トレース９２、および追加エア・トンネル相互接続構造９２、９４、９６が示されている。

ＭＤＩ回路膜の利点
回路膜を製造することによって、以下のように新しい方法で集積回路を製造し使用することができる。
１．背面相互接続金属被膜、背面ＳＤ電極コンタクト、および誘電体通過膜相互接続金属被膜信号経路指定（第３ｂ図参照）。
２．回路膜のどちらかの面上の光学送受信半導体デバイスによる、ＭＤＩ回路膜１５０ａ、１５０ｂ、１５０ｃの垂直アレイ・スタックでの光通信の使用（第７図参照）。ＩＣのエッジに接続部を形成する（これは現行の慣習である）代わりにＩＣの表面上の任意の点からいくつかのＭＤＩ回路膜１５０ａ、１５０ｂ、１５０ｃのスタックを介してデータをバス接続すると、回路の構造が簡単になる。外部通信光学トランシーバ１５２が提供される。ＭＤＩ回路膜１５０ｂは、送信機（レーザ・ダイオード・アレイ）１５６からの光通信が光学受信機ＳＤ１５８に伝わる際に通過する透明な窓１５４を含む。ＭＤＩ回路膜のスタックは、支持体１６０によってまとめて保持される。金属導体ではなく光学手段を使用してＩＣ間で情報を送信する能力によって、現在の金属接続方法と比べて、通信経路の長さが短くなり、通信経路の速度および帯域幅が増し、消費電力が減少する。

ＭＤＩ回路膜の光学受信機は通常、厚さが５，０００Åよりも薄い。この厚さの受信機はそれに当たる光学信号フルーエンスの一部だけを吸収し、残りのフルーエンスは受信機の対向側へ通過する。これによって、第２および第３の受信機を同じ信号を受信するように光学送信機の経路に位置決めすることができる。１つの送信機に関連する受信機の数を決定する制限条件は、光学送信機の出力フルーエンスと、トランシーバ基板の厚さである。いくつかの受信機に同時に光学信号を送信するこの能力は、（あらゆる回路膜界面でのトランシーバ構造に対する）回路の複雑度の低減と性能（トランシーバ（リピータ）伝搬遅延なし）の利点を有する。

３．第８図に示したように、２つ以上の回路膜を垂直ボンディングして三次元回路構造を形成する。回路膜表面電極１６８ａ、１６８ｂ、１６８ｃ、１６８ｄ（パッド）の圧縮ボンディングによってＳＤ１６２、１６４、１６６を含む回路膜１６０ａ、１６０ｂ、１６０ｃを相互接続する。ＭＤＩ回路膜間のボンディング１７０は、２つのＭＤＩ回路膜１６０ｂ、１６０ｃの表面でボンド・パッド１６８ｃ、１６８ｄを整列させ、機械的圧力源またはガス圧力源を使用してボンド・パッド１６８ｃ、１６８ｄ（通常は直径４μｍから２５μｍ）を押し合わせることによって行われる。パッド１６８ｃ、１６８ｄがはんだである場合、はんだの融点（通常３５０℃よりも低い）まで加熱して、パッドを相互に溶接することができる。パッドがインジウム、錫、またはそのような金属の合金である場合、約１００ｐ．ｓ．ｉの圧力を加え、選択された金属または合金に応じて、５０℃ないし４００℃の温度を加えることによって、圧力金属パッド１６８ｃ、１６８ｄ間にボンド１７０を形成する。

４．ＭＤＩナノメートル幅ＭＯＳＦＥＴデバイス製造方法。ゲート領域長が０．５μｍ（５００ｎｍ）よりも短いＭＯＳＦＥＴデバイスを製造できるようにするには、現在の所、現行の大容量光学ステップ・ツールよりも高い分解能をもつリソグラフ・ツールが必要である。本明細書では、ゲート長が５００ｎｍよりも短く、かつ２５ｎｍよりも短いゲート長が可能なＭＯＳＦＥＴを製造するいくつかの方法を提示する。これらの方法は、ＭＤＩプロセスを活用して、リソグラフィック手段なしで５００ｎｍ（０．５μｍ）よりも短いトランジスタ・ゲート領域を形成するものであり、前記方法について以下で説明する。
５．従来の剛性の基板上に製造された集積回路と共に形成されるセンサ・ダイアフラム。

６．回路膜の半導体層の両面での電気絶縁された半導体デバイスの製造。
Ｖ溝トランジスタ領域ゲート形成方法
第９ａないし９ｅ図は、対向するゲート電極を含み、ゲート幅が２５ｎｍ（２５０Å）よりも短いｐチャネルまたはｎチャネル（ｎｐｎ）トランジスタを形成するステップのシーケンスを示す。このプロセス・ステップ（第９ａ図参照）では、幅が約０．５μｍないし１．５μｍの絶縁金属ゲート電極１７４がトランジスタの背面（対向側）上に製造されたＭＤＩ回路膜の開始基板を仮定している。このＭＤＩ回路膜は、厚さが通常２μｍよりも薄い軽くドーピングされた＜１００＞結晶シリコン膜層１７６と、１μｍないし２μｍの低応力誘電体層１７８とから成る。

一実施例用のプロセス・ステップのシーケンスを以下に示す。
１．軽くドーピングされたｐウエルおよびｎウエルを形成する。第９ｂ図は、１つのそのようなウエル１８０を示す。これは、ＭＤＩ回路膜のシリコン層１７６上に窒化物層１８２を堆積させ、ウエル１８０をパターン化し、所望のドーパントを注入することによって行われる。
２．誘電体１８４（第９ｃ図参照）を堆積させ、０．７５μｍないし１．２５μｍで知られている幅を有する開口部を対向するゲート領域上にパターン化する。
３．シリコンの＜１１１＞結晶平面に沿って異方性エッチングを施して、知られている深さでサイド・アングルが５４．７°のＶ溝１８６を形成する。これは、定時エッチングで行う。
４．０．５μｍないし１．５μｍの知られている厚さのタングステンなどの金属層１９０をＣＶＤ装置によって堆積させ、Ｖ溝１８６を閉鎖する。

５．知られている厚さの金属プラグがＶ溝１８６中に残るまで金属層１９０のエッチングを繰り返す。その結果得られるトランジスタ・ゲート長の幅は、Ｖ溝中の残りの金属の寸法によって決定される。
６．第９ｃ図中の誘電体マスク１８４を剥離する。
７．ゲート１７４に対向する金属プラグ１９０を露出させるようにシリコン１８０表面をエッチングする。
８．誘電体層を堆積させ、トランジスタ・ソース領域およびドレーン領域の大量注入ドーピング１９２のためのパターン化を施す。これは、ｎドーピングおよびｐドーピングを別々に行って、軽くドーピングされたゲート・チャネル領域１９４を残すことによって行われる。
９．第９ｅ図中の誘電体マスクを剥離して、シリコン１８０表面が金属プラグ１９０のレベルよりも低くなって除去されるまで前記表面をエッチングする（このステップは任意選択であり、金属プラグは選択的にエッチング除去することができる）。
１０．トランジスタを絶縁するために、下部低応力誘電体層１７８へのトレンチ１９６を形成する。

１１．活性トランジスタ・インプラント１９２を熱処理する。
１２．ソース・コンタクトおよびドレーン・コンタクト１９８を形成する。
１３．ソース・コンタクトおよびドレーン・コンタクト１９８を熱処理する。
ソース・コンタクトとドレーン・コンタクトとを含むトランジスタ上に、あるいはトランジスタのゲート領域を形成した後に、ゲート幅の実際の長さよりもずっと広い対向するゲート電極が製造できたことは明らかであろう。

知られている長さのゲート領域１９４を確実に製造できるかどうかは、エッチング速度制御に依存する。現在のエッチング速度技法は、２５ｎｍよりも短い長さのゲート領域１９４を形成する能力をサポートする。金属プラグ９０の代わりにＣＶＤ誘電体もゲート注入マスクとして使用することができる。このゲート製造法はバルク・シリコンでも行うことができ、ＭＤＩプロセスに限らない。サブミクロン分解能が可能なリソグラフィック手段なしでゲート領域のサブミクロン分解能が達成されたことに留意されたい。

第９ｆ、ｇ、ｈ、ｉ、ｊ図は、基板撮像非リソグラフィックＭＯＳトランジスタ・ゲート領域またはバイポーラ・エミッタ領域を形成するプロセス・シーケンスを示す。このプロセスは、膜基板のどちらかの面でのプロセス・ステップに適応するＭＤＩ構造の新しい能力を活用する。このプロセスは、１００ｎｍよりも小さな最小形状寸法を形成することができ、異方性エッチング・エピタキシアル・プロセスを使用することによってそれを行う。

第９ｆ図は、上記で提示した方法のうちの１つによって形成された半導体１８９および低応力誘電体１９１のＭＤＩ基板を示す。一面上の誘電体層１９１はパターン化され、半導体層１８９は対向する面上の誘電体層１９３まで異方性エッチングされている。半導体層１８９の厚さは２μｍよりも薄くなるように選択され、誘電体層１９１、１９３はそれぞれ厚さが１μｍよりも薄い。ただし、これらの寸法はトランジスタ寸法を達成するようにスケーリングすることができる。誘電体のパターン化された開口部１９５の寸法は、誘電体の下部表面上にあるエッチングされた開口部１９７が１００ｎｍよりも短い所望の幅になるように選択される。どんな寸法の幅でも作製できるが、１００ｎｍよりも短い幅がこのプロセスの一次目的である。この目的は、光学手段で満たすことはできない。パターン化された誘電体１９１は、続くＲＩＥプロセス・ステップ中に、対向する誘電体層と比べて高い選択性を提供するように１，０００Åないし２，０００Åの低応力窒化ケイ素層１９９を有する。

第９ｇ図は、パターン化された層１９１に対向する誘電体層１９３を介して形成された開口部１９７を示す。対向側の誘電体の下側にある開口部１９７を含む異方性エッチングされた半導体層１８９を基板撮像マスクとして使用し、誘電体層１９３をＲＩＥ（ドライ）処理によってエッチングした。この基板撮像開口部１９７は直径が１００ｎｍよりも短くてよく、ＭＯＳトランジスタのゲート領域またはバイポーラ・トランジスタのエミッタ領域になる。第９ｈ図は、選択的エピタキシアル成長２０１によって閉鎖された基板撮像領域１９７を示す。エピタキシアル成長２０１は、ショート・チャネル効果を低下させるように傾斜ドーパント構造で形成することができる。第９ｉ図は、自動撮像開口部１９７、ＣＶＤまたは熱によって形成されたゲート酸化物の平坦化ステップが実行され、電極が形成された後のゲート酸化物２０３および電極２０５の形成を示す。ゲート電極２０５が形成される誘電体層１９３がゲート領域に自動位置合わせされることに留意されたい。

第９ｊ図は、完成したＭＯＳトランジスタを示す。ゲート電極２０５に対向する面は誘電体が剥離され、平坦化され、２，５００Åよりも薄い厚さまでエッチングされている。次いで、ソース／ドレーン分離のためにトレンチ２０７を製作して、低応力誘電体層２０９を堆積させ、ソース／ドレーン電極２１１、２１３を形成した。
当業者には、いくぶん類似する製造ステップでバイポーラ・トランジスタを形成できることが明らかであろう。

ＭＤＩ横方向エピタキシアル成長トランジスタ・ゲート領域製造
第１０ａ、ｂ、ｃ、ｄ図は、サブミクロンＣＤ分解能機能をもつリソグラフィ・ツールの必要なしに、サブミクロン寸法のトランジスタ・ゲート領域長をもつＭＯＳＦＥＴトランジスタを形成する方法を示す。この方法は、上記で説明したＭＤＩプロセス技法の拡張である。

第１０ａ図で、開始基板構造は、膜２０２を形成する組合せシリコン・誘電体２０４膜である。この膜２０２は、上記で開示した方法のうちの１つによって形成される。続いて、ｎ＋トランジスタ・チャネルおよびｐ＋トランジスタ・チャネルのドーピングのために膜２０２をパターン化する。第１０ａ図は、窒化物マスク２１２を含むＭＯＳトランジスタ・チャネル（ソース２１０領域、ゲート２０８領域、およびドレーン２０６領域）の断面図を示す。マスク２１２によってトランジスタのゲート領域が製作される位置で、ゲート２０８のトレンチを異方性エッチングで下部の誘電体膜２０４までエッチングする。露出したシリコン側壁２１４は薄熱酸化およびエッチング剥離または化学技法によって研磨することができる。第１０ｂ図は、第１０ａ図の構造の平面図であり、トランジスタ・チャネル２１０、２０８、２０６が、誘電体を充填されたトレンチ２１６によって周りのトランジスタ・デバイスから絶縁されている。ゲート領域トレンチ２０８をエッチングする前にこれらのトレンチ２１６を製造する。次いで、シリコン２２０を横方向選択エピタキシアル成長させることによって、両方のシリコン側壁から、隣接する領域２１０、２０６と同じまたは類似のドーピング濃度になるように、ゲート領域トレンチ２０８を充填する（第１０ｃ図参照）。ゲート領域をエピタキシアル成長させる前にソース・ドレーン注入ドーピングをドーピング手段として使用することもできる（ＣＭＯＳデバイスの場合、ｎ＋トランジスタ・チャネルおよびｐ＋トランジスタ・チャネルは、２つの別々な処理ステップ・シーケンスで処理される）。

接近するシリコン側壁２２０間の残りの分離距離「ｄ」が所望のゲート領域長に等しくなったときにゲート領域トレンチ２０８でのエピタキシアル成長プロセスを停止する。実際のゲート領域２２２を形成するためにドーピング濃度を変更し、第１０ｃおよび１０ｄ図に示したように、ゲート領域トレンチが閉鎖されるまでエピタキシアル成長を継続する。

最初のゲート領域トレンチ２０８の幅およびエピタキシアル成長速度は、５ｎｍよりも少ないエラーで制御することができる。これにより、ゲート領域トレンチ２０８を形成できる精度、横方向エピタキシアル成長２２０の堆積速度制御、および所望のドーピング遷移をもたらす能力によって、ゲート領域の長さｄを決定することができる。この方法の結果は、２５ｎｍ以下のゲート領域長さｄを形成できることを意味する。これは、現在、この１０年の終わりに生産能力が１２０ｎｍに達すると予期されている現行の光学リソグラフィック法をはるかに超えている。

第１０ｄ図は、ソース電極およびドレーン電極２２６、２２４と、対向するゲート電極２３０とを含む完成されたトランジスタを示す。エピタシアル成長したゲート領域２２２の表面は平滑ではないが、下部低応力誘電体膜２０４に接触して形成されているためゲート領域２２２の背面は平滑である。ゲート電極２３０は、下部誘電体膜２０４を背面からパターン化し、それによって、対向するゲート電極２３０を形成することによって、より容易にかつ確実に形成される。開口部が、エピタキシアル成長したゲート領域２２２の長さｄよりもずっと大きくなるように、誘電体がなくなるようにゲート領域２２２の背面をエッチングする。リソグラフィック・ツールの制限のためにソース２１０領域およびドレーン２０６領域もゲート領域と共に露出させる。ゲート酸化物絶縁２３２を必要な厚さまで熱成長させ、あるいは堆積させ、金属電極またはケイ化物電極を形成する２３０。

トランジスタ・チャネルのソース２１０領域およびドレーン２０６領域にゲート電極２３０を重ねると、都合の悪いことに、性能を制限するキャパシタンスがもたらされる。重なったゲート電極構造からのキャパシタンスの低減は、拡張されたゲート領域を形成するための、ゲート領域上のゲート領域成長との界面でのソース領域およびドレーン領域のエピタキシアル傾斜ドーピング、または電極のソース側エッジがトランジスタ・チャネルのソース／ゲート界面とほぼ整列するようなゲート電極のオフセットによって行うことができる。これらの方法を以下で説明する。上記で説明したＭＯＳＦＥＴトランジスタ構造は、やはり以下で説明する、第１２ｇ図に示したバイポーラ・トランジスタ構造に変換することができる。

ＭＤＩ回路膜構造は、半導体デバイスの電極コンタクトを前記デバイスの背面（または、対向する面）に位置決めする能力を提供する。これによって、デバイス絶縁を達成する処理ステップの減少における顕著な節約と、新しいトランジスタ構造とが提供される。
第１１ａ図は、ｎｐｎトランジスタ構造またはｐｎｐトランジスタ構造２４４を得るために追加半導体層がエピタキシアル形成されたＭＤＩ回路膜（誘電体２４０膜および半導体２４２膜）の断面図を示す。ゲート領域に対応するエピタキシアル層２４４−ａは厚さが２５ｎｍよりも薄くなるように形成することができる。第１１ｂ図は、ソース２４６、ドレーン２４８、およびゲート電極２５０−ａ、２５０−ｂが取り付けられた誘電体膜２４０上で絶縁されたトランジスタ・チャネル２４４を形成する続く周知の半導体処理ステップの後の誘導体２４０および半導体２４７、２４４、２４５膜を示す。ソース領域２４５およびドレーン領域２４７も示されている。ゲート酸化物絶縁２５１を熱成長させ、あるいは堆積させて、トランジスタ・チャネルの一面またはすべての面にゲート・コンタクト２５０−ａ、２５０−ｂを形成することができる。別のコンタクト２５０−ｂをゲート電極２５０−ａの対向側に形成し、トランジスタ・バイアス・コンタクトとして使用することもできる。トランジスタ・ドレーン領域２４７の下部の誘電体膜２４０中にバイアをエッチングすることによって、対向するドレーン・コンタクト２４８を形成する。

第１１ｃ図は、周知の方法によって、低応力誘導体膜２５４上に、横方向導電経路（通常、埋込み層と呼ぶ）を形成する必要なしに形成されたバイポーラ・トランジスタを示す。半導体膜２５６にエミッタ２５８領域、ベース２６０領域、およびコレクタ２６２領域を形成する。コレクタ・コンタクト２６４はエミッタ２５８の真下に形成する。ＧａＡｓヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）やバリスティック・トランジスタなど、第１１ｃ図に示したように背面コンタクトと共に再構成できる非シリコン半導体トランジスタ構造があることが明らかであろう。

第１１ｂ図のＭＯＳＦＥＴトランジスタ構造の製造においてゲート電極２５０−ａをゲート領域を超えて拡張すると、トランジスタの寄生キャパシタンスが増加し、したがって、トランジスタの性能に悪影響を及ぼす。このキャパシタンスは、傾斜ゲート・ドーピング（ＧＧＤ）、エピタキシアル拡張ゲート（ＥＥＧ）、およびゲート電極オフセット（ＧＥＯ）と呼ばれるいくつかの方法を別々にまたは組み合わせて使用することによって低減することができる。

傾斜ゲート・ドーピングを第１１ｂ図に示す。この方法によって、ソース領域２４５およびドレーン領域２４７のドーピング・レベルは前記領域のゲート領域とのそれぞれの界面で変化する。これによって、ゲート電極が重なるソース２４５領域およびドレーン２４７領域からゲート電極を分離する誘電体絶縁２５１の下にある半導体の有効誘電定数が直接減少する。

ゲート酸化物２５１およびゲート電極２５０−ａが製造されるトランジスタの表面上でゲート領域２４４−ｂを選択エピタキシアル成長させることによってエピタキシアル拡張ゲート２４４−ｂ（第１１ｄ参照）を形成する。この方法は、ゲート電極がソース２４５領域およびドレーン２４７領域が重なるゲート電極２５０−ａの真下の半導体領域のキャパシタンスを、第１１ｂ図のＧＧＤ法よりも直接的に減少する。ゲート電極２５０−ａ上に印加される電位の極性に対するドーパント・タイプおよびドーパント濃度のために、ソース２４５領域およびドレーン領域２４７との重なりからゲート電極２５０−ａによって与えられるトランジスタ容量充電効果はこれらの方法によって低減される。ＥＥＧ手法のエピタキシアル層の厚さは、トランジスタの所望の動作特性に基づいて決定されるが、通常、ゲート領域長の寸法よりも大きい。

エピタシアル拡張ゲート法によって形成される第１１ｄ図の拡張されたゲート領域２４４−ｂは傾斜ドーピング領域であってもよい。拡張されたゲート領域２４４−ｂが傾斜している場合、ドーパント濃度が減少し、ゲート領域から離れる（ゲート電極２５０−ａに向かって流れる）。

ゲート電極オフセット（ＧＥＯ）構造を第１１ｆ図に示す。ソース領域２６９、ゲート領域２７１、ドレーン領域２７３、半導体層２７５、低応力誘電体層２７７、ゲート酸化物２７９、およびオフセット・ゲート電極２８１が示されている。ゲート電極２８１のドレーン側エッジをトランジスタ・チャネルのドレーン／ゲート２７３−２７１界面に整列させる。この整列は、ソース／ゲート２６９−２７１界面に対して行うこともでき、ある種のデバイス設計要件の下で好ましい構造である。電極２８１エッジの配置の精度は、使用するリソグラフィ・ツールの能力によって限定される。ドレーン領域２７３とゲート電極２８１の間にギャップができ、リソグラフィ整列が行われないために、ゲート領域２７１の一部がゲート電極２８１に覆われないままになることがある。これは、露出したゲート領域の注入ドーピングを介してドレーン領域２７３を拡張することによって補正することができる。製造時のこのギャップの寸法は、使用中のリソグラフィ・ツールのアライメント・レジストレーション・エラーの大きさ以下になると予期して差し支えない。

バイポーラ・トランジスタとして使用される第１１ｅ図のトランジスタ構造は、薄いベース領域のよく制御された製造を達成するために重要である。第１１ｅ図中のバイポーラ・トランジスタのベース領域２７２とのコンタクト２７０は、ベース領域をエピタシアル成長２７２−ａさせることによって得られる。ＥＥＧ法などのこの方法は、ベース領域２７２を含むトランジスタの露出した領域の選択的エピタキシアル成長である。第１１ｅ図の他の要素は、コレクタ領域２７４、コレクタ・コンタクト２７５、誘電体膜２７６、エミッタ領域２７７、およびエミッタ・コンタクト２７８である。
拘束された横方向ドーピング・エピタキシに基づくＭＤＩトランジスタ製造

拘束された量の高品質エピタキシアル膜の選択的成長が、ある論文（“Confined
Lateral Selective Epitaxial Growth of Silicon for Device Fabrication"
Peter J. Schubert、Gerald W.
Neudeck、IEEE Electron Device
Letters、第１１巻、第５号、１９９０年５月、１８１ないし１８３ページ）で報告された。“ＣＬＳＥＧ"（制限された横方向選択的エピタキシアル成長）法は、結晶シリコンの絶縁層分離を行うために開発された。

第１２ａ、ｂ、ｃ図は、ＭＤＩ回路膜を使用して結晶シリコンのエピタキシアル成長のための拘束キャビティを製作することを示す。ＭＤＩプロセス自体が絶縁層分離プロセスなので、絶縁層分離された半導体基板を製造するＣＬＳＥＧの初期目的は、ここでは目的ではない。ここで教示されるものは、ＭＤＩプロセスにおいて拘束キャビティ中でエピタキシアル膜を成長させる能力を適用することと、拘束された横方向エピタキシアル成長を使用して、リソグラフィック手段を使用せずに、任意の短さのゲート領域長をもつＭＯＳＦＥＴトランジスタを製造する処理方法とである。

ＭＤＩ拘束横方向ドーピング・エピタキシアルは、（堆積した半導体膜厚さとしての）高さと、幅（絶縁トレンチの配置）と、ソース領域、ゲート領域、およびドレーン領域（エピタシアル堆積厚さ）の３つのすべての寸法でトランジスタ形状を厳密に制御する。これによって、製造複雑度が低減することによってデバイス動作特性がより予測可能なものになる。

ＭＤＩ拘束横方向エピタキシ手法は、１枚の半導体（シリコン）膜２８０と１枚の低応力誘電体膜２８２の２枚の膜から開始する。上記で開示した方法のうちの１つでこの膜２８０、２８２を製作する。半導体膜中のトランジスタ・チャネルの側面となるものを形成するように誘電体充填トレンチ２８４（第１２ａ図の頂部である第１２ｂ図参照）を製造する。次いで、第１２ａおよび１２ｂ図に示したように、１μｍ以下の低応力誘導体層２９０を堆積させ、誘導体層２８２上で止まる窓２８６を、半導体膜２８０を介して異方性エッチングして、絶縁トレンチ２８４間に位置決めする。好ましい実施例では、以下で説明するように、拘束キャビティ中の絶縁トレンチ壁２８４、２９０、２８２に対して垂直な第１２ｃ図のシード結晶壁２９２−ａ、２９２−ｂを製作するために、窓２８６の向きを半導体膜２８０の結晶の向きにほぼ整列させる。トランジスタの深さ（厚さ）は、半導体膜２８０の厚さによってうまく制御される。さらに、半導体膜２８０の厚さは、エピタシアル手段またはエッチング手段、あるいはその両方によって厳密に決定することができる。

次いで、第１２ｃ図に示したように、露出した半導体膜２８０を、誘導体上層２９０の下の部分と、絶縁トレンチ２８４に沿った部分で２つの方向に異方性エッチングする。これによって、平滑なシード結晶２９２−ａ、２９２−ｂがキャビティ２９２の端部にある非常に平滑な壁の拘束キャビティ２９２が形成される。拘束キャビティ中に形成すべき抵抗器の数に関する設計要件を満たす横方向深さでエッチングを停止する。拘束キャビティ２９２の深さ“Ｃ"は、約２μｍから１５μｍを超える値までの範囲でよい。

続くエピタキシアル成長では、平滑で汚れのないシード結晶壁２９２−ａ、２９２−ｂが必要とされる。半導体膜の結晶の向きに応じた角度で結晶シード壁２９２−ａ、２９２−ｂを形成する。（第１２ｃ図に示したように）＜１００＞シリコン膜は、水平から測定したときに約５４．７４゜のシード壁角度を形成し、＜１１０＞シリコン膜は、９０゜の角度でシード壁２９２−ａ、２９２−ｂを形成する。ＧａＡｓとＩｎＰは類似の結晶特性を有し、シリコンの代わりに半導体膜として使用することができる。

結晶半導体の選択的エピタキシアル成長は、シード結晶壁２９２−ａ、２９２−ｂから進行する。所望の設計厚さまで現場ドーピングすることによってシリコンＭＯＳＦＥＴトランジスタのｎｐｎ領域またはｐｎｐ領域をエピタキシアル成長させる（第１２ｄ図参照）。これにより、現在行われているリソグラフィック・プロセスではなくエピタキシアル成長プロセスによってトランジスタのゲート領域の長さを決定することができる。これによって、トランジスタのベース領域またはゲート領域の長さを任意に短くすることもできる。現行のリソグラフィ法でこれを行うことはできない。第１２ｄ図は、ｎｐｎ構造２９４およびｐｎｐ構造２９６のＣＭＯＳトランジスタ対を充填された拘束キャビティ２９２を示す。トランジスタの各領域は、長さおよびドーピング濃度レベルに固有に調整することができる。また、トランジスタ・チャネルがエピタキシアル成長するので、トランジスタ２９４、２９６領域を上述の傾斜セグメントへ延ばすことができる。さらに、ソース領域とドレーン領域の非対称ドーピングは、エピタキシアル成長中にドーパントを時間ごとに選択することによって容易に実施することができる。これは、ゲート領域を解像する際のリソグラフィの限界のためにバルク・ウェハ処理では容易に達成されない。

第１２ｄ図は、２つの拘束キャビティ中に相互のミラー・イメージとして形成された二対２９４、２９６のＣＭＯＳトランジスタを示す。これは設計上の選択であった。というのは、最初の拘束窓開口部の追加トレンチ絶縁層分離によって単一の拘束キャビティを形成することもできたからである。エピタキシアル成長の方法に応じて、２５ｎｍよりも短い領域“ｇ"を製造することができる。これに対して、従来技術のＭＯＳＦＥＴトランジスタ・ゲート領域は主として、光学リソグラフィック手段で形成され、現在の所、約０．５μｍ（５００ｎｍ）の最小ゲート領域長に制限されている。

第１２ｅ図は、電極２９４−ａ、２９４−ｂ、２９４−ｃ、２９６−ａ、２９６−ｂ、２９６−ｃを含むＣＭＯＳトランジスタ対２９４、２９６を示す。絶縁されたゲート電極３００、３０２、３０４、３０６はそれぞれ、トランジスタのより短いゲート領域長全体に広がっている。ゲート電極は、標準リソグラフィック・プロセスで形成され、トランジスタのゲート領域長よりも数倍長いものであってよい。たとえば、リソグラフィで形成された０．５μｍのゲート電極と、２５μｍのトランジスタ・ゲート領域長が可能である。ソース領域およびドレーン領域とのゲート領域の重なりによるゲート電極キャパシタンスは、上述のようにＧＧＤ法、ＥＥＧ法、およびＧＥＯ法によって低減することができる。第１２ｆ図は、これらすべての方法の実施例を示す。ゲート電極３０８に対向する電極３１２は、任意選択で基板バイアスとして提供されている。第１２ｆ図には、ソース領域２９４−１、任意選択で傾斜されたドーピングされたゲート領域２９４−２、エピタキシアル拡張されたゲート領域２９４−４、オフセット・ゲート電極３０８、ゲート絶縁３１０、および任意選択でエピタキシアル拡張された基板３１２−ａも示されている。

ＭＤＩ拘束横方向エピタキシ法は、ＭＯＳＦＥＴトランジスタや半導体材料としてのシリコンに限らない。ＭＤＩ拘束横方向エピタキシ法を使用して、シリコン・バイポーラ・トランジスタを製造することも、あるいはエピタキシアル形成できるＧａＡｓやＩｎｐなどの他の半導体に適用することもできる。エミッタ領域３１４、ベース領域３１６、エピタキシアル拡張されたべースおよび電極３１８、コレクタ３１５、および任意選択でエピタキシアル拡張されたベースおよび電極３１９を含むバイポーラ・トランジスタの一例を第１２ｇ図に示す。

ＭＤＩ回路膜の半導体層は、回路デバイスを密にパックし、半導体タイプを混合し、あるいは製造ステップを簡単にする様々な方法を提供する。第１２ｈ、ｉ、ｊ図はそのような方法の例を示す。第１２ｈ図は、エピタキシアル誘電体２９１およびそれに続くエピタキシアル半導体層２９３が形成されたシリコン膜２８９を示す。この膜の総厚さは通常、４μｍよりも薄い。誘電体層２９１はシリコン２８９の結晶格子寸法および構造に厳密に一致すべきである。類似の結晶格子をもつそのような誘電体の一例には、ある種のデバイス設計パラメータの下でのサファイアまたはドーピングされていないシリコンがある。このＭＤＩ半導体層構造によって、半導体層２８９のどちらかの面上に半導体装置を形成し、電気的に絶縁したままにしておくことができる。この半導体構造または膜構造を明らかに応用したのは、ｐ型デバイスが一方の面に形成され、ｎ型デバイスが他方の面に形成されたＣＭＯＳ集積回路である。低応力誘導体を使用して、個別の半導体デバイスをトレンチ絶縁し、方法＃２によって提示されたＭＤＩプロセスを完了する。さらに、第２のエピタキシアル成長半導体層２９３はＧａＡｓやＩｎＰなどシリコン以外の材料でよい。

第１２ｉ図は、シリコン層２９５と低応力誘電体層２９７から成るＭＤＩ回路膜を示す。誘電体層２９７は、選択的エピタキシアル成長によって半導体材料が堆積した開放領域２９９を形成するようにパターン化されている。選択的に堆積した半導体２９９は、シリコン以外の半導体でも、シリコンでもよい。半導体デバイスは、ＭＤＩ半導体層の背面上のエピタキシアル・アイランド２９９に製造することができる。

第１２ｊ図は、シリコン層２９５と低応力誘電体層２９７とから成るＭＤＩ回路膜を示す。誘電体層２９７がパターン化され、第１２ｉ図に関して説明したように、選択的エピタキシアル成長を介してシリコン・アイランド２９９が形成されている。続いて、誘電体層中でエピタキシアル成長した各アイランド２９９に対向するシリコン層の部分を除去し、次いで、低応力誘電体を充填して、シリコン層２９５をパターン化した。半導体アイランド２９９に形成された回路デバイスは絶縁層分離される。この膜構造は、第１２ｈ図に関して提示したものと同じ応用例を有する。

第１２ｈ、ｉ、ｊ図の構造は、垂直相互接続を使用することによって回路デバイスをさらにコンパクトに相互接続できるようにする２レベル・デバイス構造を形成できることを示す。また、これらの構造は、相互接続複雑度を増すことなく半導体膜のどちらの面にでもバイポーラ・デバイスおよびＭＯＳＦＥＴデバイスを製造できるようにすることによって、ＢｉＣＭＯＳなどの混合デバイス製造技法を簡単にするものである。これらのＭＤＩ構造を使用すると通常、相互接続金属被膜経路指定に利用できる総表面積が２倍になる。処理上の明白な利点は、１面当たり相互接続金属被膜層の数の減少または使用される相互接続金属被膜ピッチの緩和、あるいはその両方であろう。これらの利点は通常、共に、回路歩留まりの増加をもたらす。

センサまたは剛性基板としての誘電体膜
Ｎｏｖｅｌｌｕｓ社製装置で製作された窒化物自立膜および酸化物自立膜の機械的（物理的）特性および熱特性は、集積センサを含むＩＣの製作で現在使用されているシリコン膜に類似している。そのようなシリコン膜またはダイアフラム・ベースのセンサの例には、加速度、圧力、または温度を感知するために製作されるものがあるが、これらの分野に限らない。そのような酸化物誘電体および窒化物誘電体の一般的応用分野への利用は、本開示によって新たに行われるものである。

そのような自立誘電体膜を使用すると、シリコンまたは半導体製造環境で非導電特性をもつ膜を製作する複雑度が大幅に低減する。低応力誘電体膜は、シリコンの存在下で誘電体を独立に処理できるようにする選択的エッチング液を有する。窒化ケイ素の知られている不動態化能力および不活性化学性質と、シリコン、二酸化ケイ素、および窒化ケイ素の熱膨張係数が比較的類似していることによって、有機誘電体と比べてセンサの動作環境範囲が増大する。

剛性の基板（通常、半導体）上に製作された低応力誘電体膜のセンサ・ダイアフラムは、大部分の場合、シリコン膜に直接置き換わり、あるいは剛性の（従来の）半導体基板上に形成されたシリコン膜と共に使用することができる低応力ＭＤＩプロセス誘導体をそのようなセンサＩＣに組み込むために新しい製造法は必要でない。

ＭＤＩ回路膜の応用
以下のことは、ＭＤＩプロセス、ＭＤＩ回路膜の形、およびＭＤＩ ＩＣプロセスの拡張の追加応用例を開示する。たとえば、能動回路デバイスをほとんど、あるいはまったく含まないＭＤＩ回路膜をさらに具体的に相互接続回路膜と呼ぶ。相互接続回路膜を使用して従来のＩＣをダイの形に相互接続するとき、相互接続回路膜は、下記で論じる多重チップ・モジュール（ＭＣＭ）相互接続回路膜になる。これによって、能動回路デバイスおよび受動回路バイスを含むＭＤＩ回路膜のＭＣＭの製造への応用が制限されることはない。

ＭＤＩマルチチップ・モジュール相互接続回路膜
多重チップ・モジュール（ＭＣＭ）と呼ばれる十分確立されたパッケージング技法でのように様々な個別のダイス（ＩＣ）のボンド（信号）パッド間に電気的相互接続を提供するように、主として、１つまたはいくつかの内部相互接続レベルの相互接続金属被膜から成るＭＤＩ回路膜を基板上に製造することができる。この種の応用例用に製作されたＭＤＩ回路膜をマルチチップ・モジュール相互接続回路膜（ＩＣＭ）と呼ぶ。

マルチチップ・モジュール相互接続回路膜はＭＤＩプロセスおよび従来の半導体処理技法を使用して形成される。この相互接続回路膜は、数千のダイ金属ボンド・パッド・コンタクトまたはボンディング・ポイントを有することができる。相互接続回路膜表面上でのこれらの金属コンタクトまたはボンディング・ポイントの位置は任意でよい。

マルチチップ・モジュール相互接続回路膜は、平坦度仕様の要件を満たし、適用される低応力誘導体の処理温度に耐え、低応力誘電体に対して選択的にエッチングして回路膜を形成できるどんな材料上にでも形成することができる。第１３ａ図は、ＭＤＩ法によって上記で説明したように製作されたマルチチップ・モジュール相互接続回路の一実施例を示す。第１３ａ図は、いくつかの内部金属被膜トレース層（図示せず）を含む相互接続回路膜３２０、ＩＣ（ダイス）３２２ａ、３２２ｂ、３２２ｃと、相互接続回路膜基板フレーム３２４と、ＩＣボンディング・コンタクト３２６とを含む。第１３ｂ図は、関連構造を示し、取り付けられたＩＣ３３６ａ、３３６ｂ上に形成されたプローブ点３３０によってＩＣを試験するための機能テスタの断面図である。

相互接続回路膜は、ＫＢｒなどの剥離剤３４２を塗布された水晶基板３４０上でＭＤＩ法を使用して形成することもできる（第１４図参照）。ここでは、相互接続回路膜３２０での様々な種類の能動回路デバイス（ＳＤ）の製造には単結晶タイプの膜や基板３４０は必要とされないと仮定している。したがって、この構造は、最小限として、相互接続回路膜、または多結晶半導体または無定形半導体で製作された受動回路デバイスおよびトランジスタしか必要としないＭＣＭのように、単結晶ＳＤなしで、上述のように製作される。第１５図は、第１４図の剥離剤法によって製作され、水晶基板のショルダ部を引っ掻き、それによって、相互接続膜３２０を切断し、剥離剤用の適当な溶剤を加えることによって剥離剤を活性化する直前に相互接続回路膜３２０にボンディングされた別に形成されたフレーム３５０によって保持される、第１３ａ図の多重チップ・モジュール相互接続回路膜３２０を示す。次いで、（以下で説明するように）ダイ（ＩＣ）のアレイ３２２ａ、３２２ｂ、３２２ｃを直接相互接続回路膜３２０にボンディングし、あるいは、ダイ（ＩＣ）のアレイ３２２ａ、３２２ｂ、３２２ｃの表面のパッドに相互接続回路膜３２０を整列させて機械的に保持して、電気的接触を得ることができる。上記で開示し、第１ｊ図に示したようにポリシリコンを使用する方法で製作された回路膜を相互接続回路膜として使用して、第１３ａ、１３ｂ、１５図に示したものと類似の結果を達成することができる。

回路膜中の相互接続金属被膜トレースは、ＩＣの１つまたは複数のコンタクト・パッドから他のＩＣの１つまたは複数のコンタクト・パッドへの電気的接続を形成する。これらのパッドの直径は、０．５ミル（０．００１”または２５μｍ）よりも小さい値から数ミルまでの範囲でよい。ＩＣコンタクト・パッドの寸法の制限因子は、製造で使用されるリソグラフィ手法と組立て手法である。そのような方法のコストは、３ミルよりも小さなパッド直径を使用すると増加する。

いくつかの技法のうちのどれでも回路膜にダイをボンディングすることができる。インジウムや金（またはそれぞれの合金）などの金属による圧縮金属間ボンディング、赤外線熱ボンディング、レーザ・ボンディング、３Ｍ
Ｃｏｒｐｏｒａｔｉｏから入手可能なＺＡＦなどの垂直導電接着膜などの技法がその例である。第１６ａ図は、ＩＣキャリア・リッド３５２、それに取り付けられた圧縮可能材料（シリコーンなど）３５４、ＭＣＭパッケージのキャリア基板３５５、およびキャリア信号ピン３５７へのコンタクト３５６を含む、第１３ａ図に示した構造のバージョンのパッケージングを示す。気密ガスケット３５８が、加圧された容積３５９を密閉する、代替パッケージを第１６ｂ図に示す。

低応力二酸化ケイ素や窒化ケイ素など光学的に透明な誘電体で相互接続回路膜３６０（第１７ａ図参照）を製作した場合、これによって、背面からあるいはダイ３６２の面に対向する相互接続回路膜３６０の面から、従来のダイ（ＩＣ）３６２を相互接続回路膜３６０上に視覚的に整列させることができる。次いで、相互接続回路膜３６０の背面から、局所に方向付けされた赤外線またはその他の熱源（図示せず）を印加することができる。対向面（頂面）に、はんだ壁３６４で囲まれたＭＤＩパッド３６５を形成し、相互接続回路膜パッド３６５とダイ・ボンド・パッド３６６との間にはんだ溶接ボンドを形成することができる。ダイ・ボンド・パッド上に、厚さが通常約５μｍないし２５μｍのはんだバンプ３６７を形成する。ダイ３６２を上下逆に相互接続回路膜３６０に取り付ける。

高強度ランプ、レーザ、はんだを融点まで加熱できる金属器具などの熱源（図示せず）を使用することによってはんだ溶接ボンドを形成する。熱源は、ダイが相互接続回路膜３６０に接触している間に相互接続回路膜３６０を介して加熱することによって、ダイ・パッド３６６の直接下にあるはんだ３６７（第１７ｂ図参照）を融解する。誘電体材料の高温公差、固有の弾性、および薄い構成により、熱源からの熱がすばやくはんだ３６７に達して融解し、厚さが３μｍないし１０μｍのボンドを形成することができる。融解されたはんだ３６７はダイ・パッド３６６と相互接続回路膜パッド３６５の両方を濡らし、冷却されると、収縮してダイ・パッド３６６を相互接続回路膜パッド３６５にしっかりと押し付けて保持する。はんだボンドは、ダイ３６２が相互接続回路膜３６０に接触させられ、前記膜に押し込まれ、前記膜を２５μｍよりも短い距離だけたわませるときに生じる圧力と同じ圧力で形成される。はんだ３６７が融解されると、相互接続回路膜３６０に、ダイ３６２の表面に対する一様で平坦なコンタクトができあがる。これによって、各パッド上のはんだをまったく等しい高さに形成する要件も不要になる。

また、代わりに、相互接続回路膜ボンド・パッド３６５上にはんだ３６７（第１７ｃ図参照）を電気めっきしておく。はんだ３６７は５μｍないし２５μｍの高さに電気めっきする。はんだバンプ３６７の最初の高さは、相互接続回路膜３６０のパッド３６５が位置決めされた相互接続回路膜３６０のはんだ壁３６４の深さよりも大きい。第１７ｂ図は、はんだ付けまたはボンド形成後の第１７ｃ図の構造を示す。ダイを除去した場合、相互接続回路膜３６０のパッド３６５上にある程度の余分のはんだ３６７が残る。同じ相互接続回路膜パッドに交換ダイをボンディングすると、余分のはんだがはんだ壁３６４内に流れ、あるいは押し込まれ、ダイ３６２の表面と相互接続回路膜３６０表面が相互に一様でしっかりした接触を達成することを妨げられることはなくなる。ダイ３６２の表面と相互接続回路膜３６０の間に密封シールを形成することができる。これは、ダイのすべてのエッジに沿って金属ボンドを形成することによって行われる（図示せず）。このボンドははんだ付けすることができ、以下で説明するように形成される。

相互接続回路膜とダイの間に強い接触圧力を加えずにダイはんだボンディングを実行できるようにする相互接続回路膜の高温公差の利点は、ダイの回路構造（図示せず）の真上にダイ・ボンド・パッド３７０−１，３７０−２．．，３７０−ｋ．．，３７０−ｎを置けることである（ダイ上のボンド・パッドの平面図を示す第１８図参照）。これによって、機械的ワイヤ・ボンディング装置を使用してダイをそのキャリアにワイヤ・ボンディングするときのように半導体デバイスが損傷されることを心配せずに、ボンド・パッド３７０−ｋの下に半導体デバイスを置くことができる。現在の所、現行のダイ・ワイヤ・ボンディング技法では損傷なしのボンディングは可能ではない。というのは、そのようなボンドは、ダイの表面上の任意の場所に配置すべきダイの基板にダイ・ボンド・パッドを押し込んで擦り合わせる機械的アームで圧縮によって形成されるからである。ＭＤＩ法によって、ＩＣの設計が容易になり、ダイ上の予約パッド領域が不要になり（ダイの表面積の５ないし１０％が不要となる）、パッドの位置が制限されなくなり、パッドの下の領域がもはやパッド専用に予約されなくなるのでパッドを大きくできるようになる。

密封シール・ボンド・パッド３７２はダイの表面の周囲に沿って連続的に延びる。回路膜の表面を含むダイの表面の密封は、ダイのエッジに沿って密閉はんだボンド（パッド・ボンドの形成に関して上記で説明したはんだウエルから成る）を形成することによって行うことができる。密封シールはまた通常、ダイの接地コンタクトでもある。

多重チップ・モジュール相互接続回路膜へのダイの赤外線はんだボンディングは、相互接続回路膜を損傷せずにダイを容易に除去して交換できるようにもする簡単なプロセスである。第１９ａ図に示したように、ＩＣ３７２は真空ツール３７３によって保持され、ＭＣＭ相互接続回路膜３７４のすぐ近くに整列している。相互接続回路膜３７４は、整列させられた後、流体圧力３７６によって数ミルの距離だけそっと前進させられ、ダイ３７２は、接触が確立されるまで相互接続回路膜３７４に向かって移動される。赤外線熱源３７７を印加して、ＩＣダイ３７２上のはんだパッド（図示せず）が融解して相互接続回路膜３７４を濡らすまで、前記パッドの局所加熱を行う。

ダイ３７２は、はんだボンドが融解して、ＩＣ３７２を相互接続回路膜３７４から引き出せるようになるまで、ＩＣの熱源３７７からの局所加熱を加えながら、同じ真空ツール３７３を使用してＩＣ３７２をそっと引くことによって除去することができる。この際、相互接続回路膜３７４には流体圧力を加えない。

マルチチップ・モジュール相互接続回路膜は、抵抗器、コンデンサ、ポリシリコンまたはａ−Ｓｉ（無定形シリコン）ＴＦＴ（薄膜トランジスタ）などの受動デバイスを含むように拡張することができる。誘電体膜が４００℃を超える処理温度に耐えることができるため、そのような回路要素を膜内または膜上に製造することができる。このような回路要素は、相互接続回路膜構造の内部に様々な特定の層の一部として製造することも、あるいは相互接続回路膜の外側に集合的に製造することもできる。相互接続回路膜が最初に形成された基板から前記膜を解放した後、前記膜は、後の半導体処理ステップに耐えるほど丈夫になる。

マルチチップ・モジュール相互接続回路膜はさらに、どんな程度の能動単結晶半導体デバイスでも含むように拡張することができる。これは、２枚以上のＭＤＩ膜をボンディングして三次元ＩＣを形成する能力についての前記の議論と一貫している。ただし、この場合、従来のダイス（ＩＣ）は、やはり相互接続回路膜の目的を果たすＭＤＩ回路膜の内部にある回路のボンド・パッドにボンディングされる。

マルチチップ・モジュール相互接続回路膜は、その低体積構造のために、回路の冷却に関する新しい利点を提供する。ＩＣの熱エネルギー生成は、ＩＣの表面からのものである。回路膜に対してＩＣを上下逆に取り付けることによって、ＩＣの熱エネルギーを放射し、回路膜を介してその対向側にある液体または固体ヒート・シンク手段へ伝導させる。回路膜はＩＣから放熱手段への非常に短い熱経路を提供する。このようにＩＣを直接冷却できることは、ＭＤＩ相互接続回路膜構造の固有の特徴である。ＭＤＩプロセスによって回路膜として製造されるＩＣで達成できる冷却効率は、半導体基板の熱質量抵抗が明らかに低減することによって、標準厚さの基板と比べて大幅に向上する。

第１３ｄ図は、２つのダイ３３１、３３３がそれらの信号パッド３３５ａ、３３５ｂ、３３５ｃ、３３５ｄで上下逆にボンディングされた、低応力誘電体および相互接続層３９２ａおよび半導体層３２９ｂを含むＭＣＭ ＭＤＩ相互接続回路膜３２９の一部の断面図を示す。ＭＤＩ回路膜３２９には、通常ダイ（ＩＣ）上に組み込まれるパッド・ドライバ３３７ａ、３３７ｂ、３３７ｃ、３３７ｄが組み込まれている。ＩＣパッド・ドライバをＭＣＭに組み込むことの主な利点は、回路の性能、混合されたデバイス技法（バイポーラおよびＣＭＯＳ）の使用が簡単なこと、冷却、およびダイの寸法（ＩＣリアル・エステート）である。

ＩＣパッド・ドライバは通常、性能との折合いになることが多い広範囲の回路設計条件を満たすように設計される。ＭＣＭパッド・ドライバの設計者は、パッド・ドライバの動作要件をよく理解しており、したがって、通常パッド・ドライバ設計をより高性能向けに最適化することができる。ＭＣＭ中のパッド・ドライバは、バイポーラ・トランジスタで形成できるが、ＩＣはＣＭＯＳでよい。これによって、製造が複雑にならずにＢｉＣＭＯＳの利点がもたらされる。ＩＣのパッド・ドライバは通常、特に高動作速度でＩＣの熱エネルギーの半分を超える熱エネルギーを生成する。パッド・ドライバをＭＣＭに入れると、ＩＣの一次熱構成要素を放熱手段と直接接触させるための手段が提供される。ＩＣパッド・ドライバは通常、ＩＣを構成する最大のトランジスタ構造である。ＩＣのパッド・ドライバをＭＣＭ内に移動すると、場合によっては、ＩＣ全体の寸法を５％ないし１０％小さくすることができる。

低複雑度のＩＣをＭＣＭ ＭＤＩ回路膜に組み込むと、ＭＣＭ組立てコストおよび部品コストを減らすことができる。バス・ドライバまたは組合せ論理などよく使用される回路をＭＣＭに組み込んで、ＭＣＭの製造コストを増加することなく、部品コストおよび組立てコストを減らすことができる（ＭＣＭ ＭＤＩ回路膜中にそのような回路を含める決定が下された後、１，０００個のトランジスタを含めても、１０，０００個のトランジスタを含めても、コストの差はあまりなくなる）。ＭＣＭ回路膜中の回路の歩留まりは、所望の回路デバイスの冗長な製造によって対処することができる。ＭＣＭ回路膜の回路デバイスは、通常１０％に満たない、総表面積のほんの一部しか構成していない。ＭＣＭ回路膜の回路デバイスは欠陥に関して試験することができる。本明細書で開示したＭＤＩ機能テスタ膜を使用して、この試験を実行することができ、必要に応じて同じステップで、アンチヒューズを飛ばして、欠陥のない回路をイネーブルし、あるいはヒューズを飛ばして、欠陥のある回路をディスエーブルすることができる。

従来技術のＰＣＢ（プリント回路ボード）などのマルチチップ・モジュール相互接続回路膜は、ＩＣが取り付けられた対向側からＩＣのコンタクト・パッドにアクセスできるようにする。このアクセスによって、ボンディングされたＩＣの回路内試験を、そのような機能試験を実行するように製造された別の相互接続回路膜によって実行することができ、マルチチップ・モジュール相互接続回路膜中に製造されたトレースの電気連続性試験を、やはりその目的で製造された相互接続回路膜試験表面によって実行することもできる。第２０図は、相互接続回路膜表面ボンド・パッド３８０と、圧縮ボンディングまたははんだボンディングによって第２０図の相互接続モジュールの背面上に据え付けられるダイス３８６−１、３８６−２、３８６−３（第２１図）のボンド・パッドからの相互接続回路膜フィードスルー・コンタクト３８２とを示す相互接続モジュールの平面図である。また、第２１図には、エッチングされたシリコン基板の背面３８８と、ダイス３８６−１、３８６−２、３８６−３と相互接続するトレース３９２−１、３９２−２、３９２−３を含む相互接続回路膜表面１９０も示されている。

マルチチップ・モジュール相互接続回路膜法を使用して、ウェハまたはダイの形のときのＩＣを試験する（すなわち、ウェハまたはダイの分類試験）ための多数のプローブ点（数千を超える）を含む機能ＩＣテスタ表面を製作することもでき、ＡＬＵ（論理演算装置）、ＦＰＵ（浮動小数点装置）、キャッシュ・セグメントなどＩＣのサブセクションを分類することもできる。

ＭＤＩプロセスによって製作された機能回路膜テスタ表面は、過度の材料膨張による悪影響のない連続高温動作（１００℃よりも高い）やＥＭ相互接続トレース結合なしのアット・スピードＩＣ試験など、現在の所、ポリマで製作された現在のオン・ウェハＩＣ膜テスタでは得られない利点を提供する。

ＩＣまたはＩＣサブセクションの多数（１，０００を超える）のパッドまたはトレースを接触させることができる。ＩＣ（ダイ）の接触部位は任意の位置であってよく、すべての部位を一度に接触させることができる。接触部位（パッドまたはトレース）は、直径が５０μｍ（２ミル）よりも小さくてよく、あるいは場合によっては２μｍよりも小さくてよい。機能テスタ表面のプローブ点は、直径が５０μｍよりも小さくてよく、あるいは場合によっては１μｍよりも小さくてよく、プローブ点の直径の２倍よりも短い中心間距離で並べることができる（機能プローブ点は、直径が１２μｍになるように形成して、２４μｍよりも短い中心間距離で離間することができる）。現在業界で利用可能なものよりも小さな直径をもつ多数のパッドまたはトレースを形成して接触させることができるのは、ＭＤＩ ＩＣプロセスによって、確立された半導体製造手段で複数の相互接続層を形成し、その結果可とう性で弾性の膜構造を得ることができることによる。複数の相互接続層によってより密な接触試験部位が提供され、薄い膜構造によってほとんど力を必要とせずに（通常、１０ｐｓｉよりも少ない）接触整合が行われ、誘電体材料と標準ＩＣ製造技法との互換性によって、接触部位寸法が２μｍよりも小さな接触が可能になる。

第１３ｃ図に示したように、ＩＣ機能テスタ表面として使用されるＭＤＩ回路膜３３２は流体圧力“Ｐ"の下で延び、試験すべきウェハまたは単一のダイ３３９に接触する。ＭＤＩ回路膜３３２は、それが形成され、その直径に応じて４０ミル（０．１ｃｍ）を超える長さだけ延ばされる基板の寸法とほとんど同じ直径に形成することができる。テスタ表面上のプローブ点３３０の寸法は制限されず、直径は４ミル（０．０１ｃｍ）よりも大きな値から２μｍよりも小さな値までの範囲でよい。プローブ点３３０の数は、制限なしに１００よりも少ない数から数千までの範囲でよく、プローブ点の配置は任意でよい。機能テスタ表面のこれらの機能は主として、使用される材料の構成と、ＭＤＩプロセスの製造法によるものである。ＭＤＩ機能テスタ表面は、ウェハまたはダイ３３９保持機構を前後運動で横方向に数ミクロン（通常、１０μｍよりも短い）だけ移動することによって、試験中のダイ３３９のボンディング・パッドの自然酸化アルミニウム層と擦れ合うことができる。これは、回路膜に耐久性があり、膜の表面が平坦であり、プローブ点高さが一様であり、すべてのプローブ点が基板に接触するように膜表面を延ばすのに必要とされる圧力が低いことによって顕著に促進される。

ダイのサブセクション試験の場合、パッケージングの前に欠陥のあるサブセクションが検出されることによって、いくつかの代替製品構成のうちの１つとしてＩＣを選択できるようになり、それによって通常なら廃棄されるＩＣを再使用できるようになる。

第１３ｂ図で、マルチチップ・モジュール相互接続回路膜は、ダイスのアタッチメント３３６ａ、３３６ｂに対向する面に形成された単一のパッド・プローブ点３３０を有する。マルチチップ・モジュールのダイス３３６ａ、３３６ｂは、プローブ点３３０に機能試験信号を提供する。多重チップ・モジュールによって実行される試験は、ダイ全体またはＩＣのサブセクションの機能試験でよい。第１３ｃ図に示したように、プローブ点３３０はウェハ上の試験すべきダイ（図示せず）上に整列し、相互接続回路膜３３２は流体圧力によって数ミル（公称では１５ミルないし３０ミル）だけ延ばされる。ウェハが上昇してプローブ点３３０に接触し、機能試験が実行され、ウェハが下降して次のＩＣ（ウェハ上のダイ位置）に位置決めされ、ウェハ上のすべてのＩＣが試験されるまで機能試験が繰り返される。このようなダイの試験は、すでにウェハから切り取られたダイに対して実行することもできる。これを行うには、個別のダイをプローブ点に接触するように整列させて保持し、機能試験を実行する。機能試験を実行している間に相互接続回路膜３３２あるいはウェハまたは個別のダイに圧電水平振動を加えて自然酸化金属をダイ・パッドに擦り合わせることができる。

試験すべきＩＣに最初にテスタ表面を接触させるときにウェハまたはダイを横方向に数ミクロン移動することを繰り返すことによって、ダイのパッド上の自然酸化金属（厚さは約３０Å）を機能テスタ表面のプローブ点と擦り合わせることができる。大部分のウェハ処理装置またはダイ処理装置で現在利用可能な機械制御はこの擦合せ動作を行うのに十分である。

相互接続回路膜の厚さは、２μｍよりも小さな値から２５μｍよりも大きな値までの範囲でよい。１相互接続層（誘電体および金属トレース）当たりの典型的な厚さは１μｍないし４μｍである。数ミクロンの厚さの誘電体層を平坦化技法として使用して、２つよりも多い相互接続層を使用したときに生じる可能性がある金属トレース・ステップの高さの差分を低減することができる。金属トレースの平坦化は、金属トレースを含む厚さまで誘電体を堆積させることによって行うこともできる。少なくとも金属トレースの所望の厚さと同じ深さのチャネルを誘電体にパターン化する。次いで、確立されたリフトオフ技法を使用してチャネルに金属を充填する。

第２２ａないし２２ｃ図はこのプロセスを示す。第２２ａ図で、相互接続回路膜誘電体４００は、パターン化された上部のレジスト層４０２と共に示されている。次いで、異方性エッチングによって誘電体４００にリセス４０６を形成し、エッチングされたリセス４０６の深さにほぼ等しいアンダカット部分４０４を形成する。第２２ｂ図では、金属層４０８が堆積されている。第２２ｃ図では、レジスト２０２のリフトオフ剥離が実行されて金属トレース４０８だけが残り、次の誘電体層４１０が堆積している。

厚い平坦化ポリマー層をＭＤＩ誘電体膜上に塗布することによって、相互接続構造を平坦化することができる。ポリマーはＭＤＩ誘電体膜のエッチング速度に類似のエッチング速度をもたなければならない。次いで、ドライ・エッチング手段によってポリマーを完全に除去し、同じプロセスで、ポリマー層内へ延びている誘電体表面微細形状を除去する。この平坦化プロセスは、エア・トンネルに関するプロセス・ステップで開示した任意選択の平坦化プロセスと同じである。唯一の違いは、平坦化中の材料がＭＤＩ誘電体であり、ａ−Ｓｉではないことである。

ダイのボンド・パッド上で信頼できる接触を達成する相互接続回路膜の能力（第１３ｂ図参照）は、試験すべきダイを接触させるためのプローブ点３３０を含む相互接続回路膜３３２の厚さによって強く影響を受ける。相互接続回路膜３３２は、たとえば相互接続トレースの送信線設計要件によって必要とされるように２５μｍ以上の厚さでよい。プローブ点での相互接続膜の厚さは８μｍよりも薄いことが好ましい。第１３ｂ図の構造は、第２３ａおよび２３ｂ図に示したように製造することができる。

第２３ａ図で、エッチング・ストップ層４１２（通常、金属）は、誘電体層および金属被膜層を厚さが８μｍないし２５μｍよりも大きな値になるまで繰り返し塗布することによって相互接続回路膜３３２を製造するときに、相互接続回路膜３３２のある厚さの所で堆積される。相互接続回路膜３３２の相互接続層の製造が完了した後、プローブ点３３０上の領域をマスクし、エッチング・ストップ層４１２までエッチングする（第２３ｂ図参照）。次いで、エッチング・ストップ層４１２をエッチング除去する。相互接続金属被膜の製造の一部として各層自体をパターン化するときに、プローブ点３３０上の領域４１４を上部の相互接続層がなくなるようにエッチングすることもできる。次いで、ダイス３３６ａ、３３６ｂを相互接続回路膜３３２に取り付ける。

ＭＤＩソース積分光弁（ＳＬＶ）直接描画リソグラフィ・ツール
ＭＤＩプロセス技法を使用して、適度な感度のレジストの膜にリソグラフィック・パターンを形成するために使用できるＸ線、ＤＵＶ（濃紫外線）、またはＥビームの活性放射源のｎ×ｍセル・アレイで回路膜を製造することができる。本開示の好ましい実施例はＸ線源を使用する。このソース積分光弁実施例の構造全体内で放射源セルの電極、ガス内容物、および構造を変更することができる。Ｘ線源実施例を採択したのは、より小さな微細形状寸法をパターン化できるからである。

膜領域中の放射源セルはコンピュータの制御下にあり、そのため、この種のＭＤＩ膜は、ＩＣを製造するためにレチクルまたはマスクの機能と光源または放射源を組み合わせる。このＭＤＩ回路膜の放射源セルは、パターン化すべき基板の領域上で、基板から一様な距離に、あるいは基板に接触させて位置決めされる（整列する）。そうすると、各セルは、必要に応じて、その真下にある基板の様々な部分を照明（露光）する。このように機能するＭＤＩ回路膜は、本明細書ではソース積分光弁（ＳＬＶ）と呼ばれ、一般に直接描画（マスクレス）リソグラフィ・ツールとして範疇分けすることができる。

ＳＬＶのパターン化構造を構成する放射源セル（ＲＳＣ）のアレイは、コリメートされた放射源を放出する。このコリメートされた放射源の露光微細形状寸法は、ＲＳＣがＳＬＶの表面上で占める面積よりもずっと小さい。放出され、コリメートされた放射源を放射露光アパーチャ（ＲＥＡ）と呼ぶ。ＳＬＶは、パターン化すべき基板上で走査Ｘ−Ｙ方向に移動される。走査運動の寸法によって、ＲＳＣの各ＲＥＡは、面積が通常ＲＳＣの寸法に等しい基板の部分上を通過する。ＲＳＣは平行に動作し、各ＲＳＣの下にある基板上のパターン化領域は相互に隣接し、集合的にずっと大きな全体パターンを基板上に形成する。このパターンは下部の基板と同じ大きさでよい。ＲＳＣの走査運動は、周知のコンピュータ制御機械モータ駆動段または圧電駆動段によって生成される。ＳＬＶまたは基板を運動段に取り付けることができる。ＳＬＶを使用するとＸ−Ｙ運動が短くなり、１μｍよりもずっと小さく、場合によっては５０ｎｍよりも小さい寸法のＲＥＡを含むＲＳＣを走査する必要があるため、圧電運動段が好ましい実施例である。ＳＬＶ回路膜のＲＥＡは、基板上で走査されるとき、所望の露光パターンを基板表面上に作成するために各ＲＳＣに関連するコンピュータ制御論理機構によってオン・オフを切り替えられる。一例として、面積が２５μｍ×２５μｍのＲＳＣと、直径が０．１μｍのＲＥＡが挙げられる。ＲＥＡにＲＳＣの寸法の面積を露光させるには、２５μｍ×０．１μｍの走査運動をＸ軸方向に２５０回行い、各走査後にＹ軸方向に０．１μｍ並進する。

第２４図は、アレイ寸法が４，０９６×４，０９６個のＲＳＣであり、全体的な寸法が約５インチ×５インチであるプロトタイプのＳＬＶ４２０の平面図を示す。ＲＳＣのＳＬＶアレイ４２０は、パターン・データを各ＲＳＣにロードするための関連する制御論理機構４２４を有する。ＳＬＶ４２０（制御論理機構４２４を含む）は、確立された半導体プロセスによって製作され、ＳＬＶ４２０が製造された最初の基板から製作された剛性のフレーム４２６、またはＳＬＶ（ＭＤＩ回路膜）が製造された基板の選択的エッチング除去前にＳＬＶにボンディングされたフレームに保持された、厚さが通常８μｍないし５０μｍのＭＤＩ回路膜である。電磁結合アライメント構造４３０（以下で説明する）も示されている。

第２５図は、ＳＬＶ４４０中の２つのＲＳＣ４３４−１、４３４−２の断面図を示す。好ましい実施例のＳＬＶ４４０は、ＲＳＣ４３４−１、４３４−２の行および列を有する。ここで、各行および各列は１，０００を超えるＲＳＣを含むことができ、その結果ＳＬＶ中のＲＳＣの総数は数百万を超える。第２５図は、厚さが８μｍないし５０μｍのＭＤＩ回路膜４４０、データ・バス相互接続金属被膜４４２−１、４４２−２、制御論理機構４２４−１、４２４−２、Ｘ線源４４６−１、４４６−２、およびＲＥＡ４３４−１ａ、４３４−２ａを示す。

第２６および２７図は、Ｘ線ＲＳＣ４３４の２つの異なる可能な実施態様の断面図である。第２６図は、隣接する立方体の形の加工された表面４５２を含む金属陰極４５０を使用している。各立方体の伸長された部分の各隅は、電界４５６の下にある高電圧Ｘ線放出ターゲット４５８によって生成される電界４５６内に電子を放出する冷電子ポイント・エミッタである。ＲＳＣ４３４の寸法は約２５μｍ×２５μｍである。ＲＳＣ４３４の厚さ（高さ）は約８μｍないし５０μｍである。ＳＬＶ（およびＲＳＣ）を製造するために使用される材料は、上述のようにＭＤＩ回路膜を製造するために使用されるもの、すなわち、金属４５９、低応力誘電体４６０、および単結晶半導体膜基板４７２である。処理ステップは様々なものでよいが、従来の半導体およびマイクロマシン製造で使用されるものである。

加工された陰極４５０は通常、金属立方体の行および列の正方形アレイの形をしており、各立方体は正方形陰極層全体の寸法よりもずっと小さな寸法を有する。一例を挙げると、陰極４５０の面積が４μｍ^２である場合、各立方体の寸法は一辺が０．１μｍないし０．５μｍになる。加工された陰極立方体は、確立されたリソグラフィ技法（ＥビームまたはＤＵＶ光学リソグラフィ）および異方性ＲＩＥ処理によって製作される。この陰極４５０構成は、冷電子エミッタの密度が高く、陽極４５８上への電子フルーエンスが高いので、ＳＬＶの新しい部分である。陰極４５０は電子を放出し、前記電子は、ターゲットまたは陽極４５８の電位によって生成される電界４５６によって加速される。電子がターゲット４５８に到達すると、ターゲット４５８からＸ線が放出される。タングステンや金などのＸ線アブソーバ材料４６６を、ＳＬＶ膜の製造済み構造の一部として層として堆積させて、ＲＥＡ４７０を形成する手段を提供し、かつ反射層４６１中に堆積させて、反射されたＸ線がＳＬＶ中の他のＲＳＣとの相互接続部４７３を含む制御論理デバイス４７２に到達するのを妨げる。このＲＳＣは、周知のＸ線真空チューブ設計に関係する。陰極とターゲットを分離する空間４７４は部分真空である。この分離距離は、１μｍよりも小さな値から４０μｍまでの範囲でよい。

第２７図は、レーザ・ダイオード４８０を使用してターゲット４５８上に照射する代替ＲＳＣ４３４を示す。ターゲット４５８はさらに、Ｘ線を放出する。レーザ・ダイオード４８０とターゲット４５８は、任意選択で部分真空であるキャビティ４８２中で１ミクロン以上の距離“ｄ"だけ分離される。ターゲット４５８からのＸ線の放出を誘発させる技法を除き、第２６および２７図に示したＲＳＣ４３４は機能的に同じである。ＲＳＣは、ＤＵＶ放射源の場合と同様にＣｄ−ＨｇやＸｅ−Ｈｇなどのガスを使用し、ＲＳＣのキャビティ中の電極の構造は変更され、Ｘ線アブソーバ層は必要とされない。レジスト・パターン化用の自由電子を放出するＲＳＣでは、ＲＥＡ４７０が開口部である必要があり、あるいは加速された電子ビームがＲＥＡ４７０を通過できるほど薄い材料でＲＥＡ４７０を閉鎖する必要がある。ＲＥＡ４７０がＲＳＣの電極キャビティ４８２からの開口部である場合、Ｅビーム・リソグラフィ・ツールの場合のように、ＳＬＶは真空で動作する必要がある。Ｈａｍｐｓｈｉｒｅ Ｃｏｒｐｏｒａｔｉｏｎ（Ｍａｒｌｂｏｒｏｕｇｈ，ＭＡ）は現在の所、レーザ・ダイオードで刺激するＸ線放射源を使用するＸ線リソグラフィ・ツールを製造している。

約６，０００Åよりも短い波長の放射線を放出するレーザ・ダイオードは現在の所存在しないが、より短い波長のレーザ・ダイオードの開発が進行中であり、ＳＬＶ用の放射線生成装置として構想されている。コンパクト・ディスクなどの消費者およびコンピュータ周辺製品で使用するためのより短い波長をもつダイオードに対する需要は高い。そのようなデバイスは近い将来出現し、そのようなレーザ・ダイオードはおそらく、ＲＳＣの放射線源生成装置としてＳＬＶに組み込むことができるであろう。したがって、レーザ・ダイオードの使用が構想される。

ＳＬＶ（適当な放射機能のＲＳＣを含む）の追加応用例は、放射誘発ＣＶＤ（化学蒸着）である。ＳＬＶをこのように使用すると、マスクおよびエッチング処理ステップが不要になる。金属であれ、誘電体であれ、堆積すべき所望の材料は、パターン化された形で堆積させられる。これによって、マスク、レジスト、エッチングの不要なプロセスが提供され、コストおよび微粒子汚染上の顕著な利点がもたらされる。ＳＬＶがこのように動作すると、ガス状化合物の混合物が存在する基板の表面で放射線が供給される。このプロセス・ステップは、上述のように基板上でレジスト層を露出させることと機械的に同じである。ＲＳＣからの放射によって、化合物が基板の表面で反応し、基板の表面の照射された部分上に材料が選択的に堆積する。この放射誘導選択的ＣＶＤ法はエキシマ・レーザを使用することによって実証された。７５ｎｍないし２５０ｎｍのエキシマ周波数帯域幅で放射線を放出できるレーザ・ダイオードは現在の所存在しない。

ＭＤＩ外部ソース粒子弁（ＳＰＶ）直接描画リソグラフィ・ツール
ＭＤＩプロセス技法を使用して、個別に制御される静電弁またはシャッタ、あるいは電磁弁またはシャッタのｎ×ｍセル・アレイを含む回路膜を製造することができる。これらの弁を使用して、適度な感度のレジストの膜に露光パターンを作成するように荷電粒子が回路膜を通過するのを制御することができる。ＭＤＩ回路膜上の弁のアレイは、実際的な目的のために、第２４図に示したＳＬＶ構造と同じ構造である。主な違いは、ＳＬＶリソグラフィ・マスクの場合のような組み込まれたパターン化源を含むセルではなく、ＳＰＶ回路膜の一面を照明する外部粒子源をパターン化するための粒子弁セルを使用することである。

コリメートされたイオン粒子源と、レジストの薄い膜を塗布された基板との間に、前記基板から一様な距離に、あるいは前記基板と接触させて、このＭＤＩ回路膜の弁セルのアレイを置く。アレイは、パターン化すべき基板の領域上に位置決め（整列）され、個別のコンピュータの制御下で、イオン（荷電）粒子が、アレイの下にあるレジストを塗布された基板の領域を露光するようにすることも、あるいは露光しないようにすることもできる。本明細書では、このように機能するＭＤＩ回路膜を外部ソース粒子弁（ＳＰＶ）と呼ぶ。

粒子弁が通過させるコリメートされた粒子ビームは、粒子露光アパーチャ（ＰＥＡ）と呼ばれる一定の露光微細形状寸法を有する。ＳＰＶは、パターン化すべき基板上で走査Ｘ−Ｙ方向に移動される。走査運動の寸法によって、粒子弁の各ＰＥＡは、面積が通常、弁の寸法に等しい、基板の部分上を通過する。弁は平行に（同時に）動作し、各弁の下にある基板上のパターン化領域は、相互に隣接し、集合的にずっと大きな全体パターンを基板上に形成している。弁の走査動作は、周知のコンピュータ制御機械モータ駆動段または圧電駆動段によって生成される。ＳＰＶまたは基板を運動段に取り付けることができる。ＳＰＶを使用するとＸ−Ｙ運動が短くなり、１μｍよりもずっと小さく、場合によっては５０ｎｍよりも小さい寸法のＰＥＡを含む弁を走査する必要があるため、圧電運動段が好ましい実施例である。回路膜の弁は、基板上で走査されるとき、所望の露光パターンを基板表面上作成するために各弁に関連するコンピュータ制御論理機構によってオン・オフを切り替えられる。一例として、面積が２５μｍ×２５μｍの弁と、直径が０．１μｍのＰＥＡが挙げられる。弁に弁の寸法の面積を露光させるには、２５μｍ×０．１μｍの走査運動をＸ軸方向に２５０回行い、各走査後にＹ軸方向に０．１μｍ並進する。

第２４図（やはり、ＳＬＶの平面図）は、４，０９６×４，０９６個のイオン弁または荷電粒子弁のアレイを含み、全体的な寸法が約５インチ×５インチであるプロトタイプのＳＰＶ４２０の平面図を示す。ＳＰＶ弁アレイ４２０は、パターン・データを各弁にロードするための関連する制御論理機構４２４を有する。ＳＰＶ４２０（制御論理機構４２４を含む）は、確立された半導体プロセスによって製作され、ＳＰＶ４２０が製造された最初の基板から製作された剛性フレーム４２６に保持された、厚さが公称で４μｍないし８μｍのＭＤＩ回路膜である。電磁結合アライメント構造４３０（以下で説明する）も示されている。

第２９ａ図は、ＳＰＶ５０６中の２つの弁５０２、５０４の断面図を示す。好ましい実施例のＳＰＶは、弁５０２、５０４の行および列を有する。ここで、各行および各列は１，０００を超える弁を含むことができ、その結果ＳＰＶ中の弁の総数は数百万を超える。第２９ａ図は、厚さが４μｍないし８μｍのＭＤＩ回路膜５０８、データ・バス５１０ａ、５１０ｂ、制御論理機構５１２ａ、５１２ｂ、および粒子を通過させるためのＰＥＡ（アパーチャ）５１４ａ、５１４ｂを示す。第２９ｂ図は、第２９ａ図の弁５０２、５０４の平面図を示す。

ＳＰＶの弁は、同じ極性の電界または磁界を使用してＰＥＡから接近してくる粒子を偏向させることによって、イオンまたは荷電粒子の通過を妨げる。ＰＥＡ５１４ａ、５１４ｂは通常、ＳＰＶ回路膜５０８の正方形の開口部である。ＰＥＡ５１４ａ、５１４ｂは、電位を印加することによってＰＥＡ上に局所静電界を生成する金属膜５２０ａ、５２０ｂ、または局所ドーナツ形電磁界を生成する（第２９ａ図に示した）金属ワイヤ５４０（コイル）で囲まれている。ＳＰＶが、コリメートされた荷電粒子源を降り注がれると、ＰＥＡ５１４ａ、５１４ｂに当たる粒子はＳＰＶ５０６を通過し、ＳＰＶ５０６の真下にあるパターン化すべきレジスト層（図示せず）に当たる。十分な強度と、イオン粒子と同じ極性をもつ静電界または電磁界が存在する場合、イオン粒子はＰＥＡから偏向し、ＳＰＶ表面の他の何らかの部分に当たる。ＰＥＡは、面積が、生成される総電界量と比べて小さく、したがって、接近してくる荷電粒子がＰＥＡから外れてＳＰＶの表面に当たるようにするには前記粒子が少し偏向するだけでよい。

ＳＰＶ５０６は通常、真空下のエンクロージャ（図示せず）中で動作する。荷電イオンまたは粒子は、うまく加速でき、あるいはＳＰＶの表面に一様に当てることがきるどんな材料のものでもよい。レジスト膜をパターン化するためのソースとして使用されている荷電粒子の例には、電子（負）、陽子（正）、およびガリウム＋（正）がある。ＳＰＶは、パターン化すべき基板のすぐ近くに置くことも、あるいは前記基板に接触させることも、あるいはＳＰＶ回路膜を通過させることによって形成される粒子ビームの焦点を拡張し、またはＳＰＶによって生成される像を縮小するために使用できるリソグラフィ装置の結像レンズ要素の前に位置決めすることもできる。

第２９ｃおよび２９ｄ図は、ＳＰＶの静電シャッタまたは弁を実施する異なる方法を示す断面図である。第２９ｃ図は、単結晶半導体膜５２４を異方性エッチングすることによって形成されたＰＥＡ５１４ａを示す。壁角度が約５４゜の＜１００＞単結晶半導体ウェット・エッチングまたはドライ・エッチング（ＲＩＥ）法を使用して丸いまたは四角いホールをエッチングして、ＳＰＶ回路膜の低応力誘電体５２６ａ、５２６ｂまたは半導体層５２４にＰＥＡ５１４ａを形成することもできる。半導体膜の背面にある低応力誘電体膜５２６ｂのバイアをＰＥＡ５１４ａのウェット・エッチングの後に形成した。通常２，０００Åよりも薄い金属膜５２８をスパッタリング手段またはＣＶＤ手段によって堆積させる。金属膜５２８はＰＥＡ５１４ａを囲み、直径が通常４μｍ以下であり、ＰＥＡは、直径が通常５００ｎｍよりも小さい。第２９ｄ図は、半導体膜５３４上に堆積した平坦な金属膜５３２にバイアをエッチすることによって形成されたＰＥＡ５３０を示す。この例でＰＥＡを形成する金属膜５３２は通常、厚さが２，０００Åよりも薄く、直径が約４μｍである。低応力誘電体層５３６ａ、５３６ｂも示されている。

第２９ｅおよび２９ｆ図は、ＳＰＶの電磁シャッタまたは弁を実施する方法を示す。第２９ｅ図は、第２９ｆ図の構造の平面図である。半導体膜層５４２および低応力誘電体層５４４が示されている。ＰＥＡ５１４ａの周りに電流ループを生成できるように、ＭＤＩ回路膜５０８上に金属コイル５４０を形成する。ＭＤＩ回路膜５０８の誘電体部分または半導体部分でのウェット異方性エッチングまたはドライ異方性エッチングによってＰＥＡ５１４ａを形成する。金属線５４０は通常、幅が２μｍよりも狭く、厚さが１μｍよりも薄く、直径が通常４μｍよりも小さい領域を囲む。ＰＥＡ５１４ａは、金属線５４０のループの内径“ａ"よりも小さく、通常５００ｎｍよりも小さい。

制御論理機構は、ＳＰＶの各弁に関連しており、必要に応じて、ＰＥＡを囲む金属構造に電圧または電流を供給する。第２９ｃおよび２９ｄ図で、弁制御論理機構は、それぞれＰＥＡを囲む金属膜５２８、５３２に電位を印加する。印加された電位が、ＳＰＶの表面に当たる荷電粒子と同じ極性である場合、粒子はＰＥＡを通過しないように偏向する。これは弁閉鎖条件である。印加された電位が逆の電位またはゼロである場合、粒子はＰＥＡを通過する。第２９ｅおよび２９ｆ図で、弁制御論理機構は、ＰＥＡ５１４ａを囲む金属ワイヤ５４０を介して電流を印加する。ワイヤ５４０中の電流の方向に応じて（ＰＥＡの周りに時計回りまたは逆時計回り）、極性をもつ磁界が生成される。界極性が、接近してくる荷電粒子と同じである場合、粒子は偏向し、界極性が逆またはゼロである場合、粒子はＰＥＡを通過する。

ＳＰＶの所望の機能を達成するための静電弁または電磁弁の設計は様々なものであってよい。本明細書に提示した例は、ＳＰＶで使用するためのそのような弁の設計構造の範囲を限定するものではない。

ＭＤＩ機械光弁（ＭＬＶ）直接描画リソグラフィ・ツール
第２９ｇないし２９ｋ図は、フォトニック露光源または粒子露光源をパターン化するための繰返しマイクロ加工機械静電シャッタ・セル５５０−ｋを使用する直接描画リソグラフィ・ツールの各部分を示す。このリソグラフィ・ツールの全般的な構造および機能は、上述のＳＬＶツールおよびＳＰＶツールに類似している。このツールは、それぞれ約２５μｍ×２５μｍであるシャッタ・セル５５０−ｋと呼ばれパターン形成要素の行および列から成る。第２９ｇ図は、いくつかのそのようなセル５５０−１、５５０−２、．．．、５５０−ｋ、．．．、５５０−ｎの平面図である。第２４図は、リソグラフィ・ツール全体の概略平面図である。このツールは、平面図ではＳＬＶツールおよびＳＰＶツールと同じに見える。

ＭＤＩ回路膜上に製作されたシャッタ・セル５５０−ｋのアレイは、コリメートされたフォトニック源またはイオン粒子源とパターン化すべき基板の間に置かれ、投影リソグラフィ法または接触リソグラフィ法で使用して、レジストの薄い膜を塗布されたそのような基板をパターン化することができる。アレイは、パターン化すべき基板の領域上に位置決め（整列）され、それぞれ、シャッタ開口部またはＲＥＡ（放射露光アパーチャ）を回路膜を介して調整する個別のコンピュータ制御の下で、アレイの真下にあり、あるいはアレイに対応する基板の領域を露光する。本明細書では、このように機能するＭＤＩ回路膜を機械光弁（ＭＬＶ）と呼ぶ。

シャッタ・セル５５０−ｋが通過させる、ＲＥＡでコリメートされた露光像の寸法は可変である。さらに、ＲＥＡはフォトニック源用のＭＤＩ回路膜を通過する物理開口部である必要はなく、入射フォトニック放射線に対して透過的であればよい。ＭＬＶは、パターン化すべき基板上で（Ｘ−Ｙ軸５５４で示した）走査Ｘ−Ｙ方向に移動される。走査運動の寸法によって、シャッタ・セルの各ＲＥＡは、面積が通常シャッタ・セル５５０−ｋの寸法に等しい基板の部分上を通過する。シャッタ・セル５５０−ｋは平行（同時）に動作する。各シャッタ・セルの下にある基板上のパターン化領域は相互に隣接し、集合的にずっと大きな全体パターンを基板上に形成する。シャッタ・セルの走査運動は、周知のコンピュータ制御機械モータ駆動段または圧電駆動段によって生成される。ＭＬＶまたは基板を運動段に取り付けることができる。ＭＬＶを使用するとＸ−Ｙ運動が短くなり、１μｍよりもずっと小さく、場合によっては５０ｎｍよりも小さい寸法のＲＥＡを含むシャッタ・セルを走査する必要があるため、圧電運動段が好ましい実施例である。

回路膜のシャッタ・セルは、基板上で走査されるとき、所望の露光パターンを基板表面上に作成するために各シャッタ・セル５５０−ｈに関連するコンピュータ制御論理機構５５６−ｋによって開閉される。一例として、面積が２５μｍ×２５μｍのシャッタ・セルと、直径が０．１μｍのＲＥＡ設定が挙げられる。ＲＥＡにシャッタ・セルの寸法の面積を露光させるには、２５μｍ×０．１μｍの走査運動をＸ軸方向に２５０回行い、各走査後にＹ軸方向に０．１μｍ並進する。ＲＥＡの寸法設定は通常、所与の基板走査の間固定され、バイア・パターン層の場合のように露光を必要としないすべてのシャッタ・セルに共通の基板の領域があるとき、ＲＥＡのベクトル運動を使用して露光性能を向上することができる。

シャッタ・セルの動作は、露光源のフルーエンス（陽子または粒子）が通過できるようにする開口部の開放／閉鎖状況を調整し、同じ動作で、リソグラフィ・ツール用の露光ＣＤを動的に決定する。ＭＬＶの最小露光ＣＤまたはＲＥＡを変更する能力は、一定露光アパーチャを有するＳＬＶおよびＳＰＶと比べて、このツールに固有のものである。ＲＥＡの寸法を動的に変更できることによって、ＩＣのパターンまたは形状破壊データベースをＩＣの１パターン層当たりのＣＤ固有形状セットとして区画することができる。これによって、最小のＣＤをもつ露光像の部分を、より大きなＣＤから成る露光像の他の部分と別にパターン化することによってリソグラフィ・ツールの性能を最適化することができる（処理速度はＲＥＡの寸法によるものであり、したがって、ＲＥＡが小さければ小さいほど、ＲＥＡ露光の回数が増える）。

第２９ｈおよび２９ｉ図は、シャッタ・セル５５０−ｋの２つの異なるシャッタ・アーム構造の平面図を示す。第２９ｉ図は、シャッタ・アーム５６０、５６６のばね懸垂構造を示す。シャッタ・アーム５６０、５６６は、金属または金属と低応力誘導体の組合せで形成され、シャッタ５６６の両側にある２つの電気コンタクト５６２、５６４から基板の表面上で懸垂される。シャッタ・アーム５６０、５６６は静電電位をスイッチで印加することによって（５７０−Ｙで示した方向に）移動することができる。シャッタ・セルのＲＥＡ５７２は、シャッタ・アームの非透過材料を通過する四角い開口部５７４とシャッタ５６６の中央領域の真下にある金属電極膜を通過する類似の開口部の交差部によって形成され、基板の表面に固定されている。この開口部５７４は通常、直径が２μｍよりも小さく、シャッタ・アーム５６０の長い軸に対して９０゜回転して位置決めされる。第２９ｈ図は、静電電位を印加することによってもたらされるシャッタ・アーム５６０、５６６の代替位置としてアウトラン５７８を点線で示す。ＲＥＡの寸法は、シャッタの中央領域５６６の開口部と中央領域の下にある固定金属膜の開口部との突き出た交差部によって決定される。シャッタ５７２のＲＥＡは、シャッタ・アーム５６６の中央領域を四角い開口部５７４の斜め長よりも長い距離だけ移動することによって閉鎖される。

シャッタ・アーム５６０、５６６は、静電電位によって位置決めまたは移動される。シャッタ・アーム５６０、５６６は電位を備えている。シャッタ・アーム５６６の中央領域の最大走行変位の両端に位置決めされた電極５８０ａ、５８０ｂは、シャッタ・アームを所望の変位だけ引き付け、あるいは反発させるのに十分な逆の電位に選択的に設定される。シャッタ・アームは、下部基板電極（図示せず）に逆の電位を印加することによって、前記アームの下にある電極膜と物理的に接触して保持される。

第２９ｊ図は、第２９ｈ図の線ｊ−ｊを通るシャッタ・セルの部分の断面図である。第２９ｋ図は、第２９ｊ図の線ｋ−ｋに沿った断面図である。
第２９ｊ図に示したように、シャッタ・セルは確立された半導体処理法によって製造される。ＭＤＩ回路膜６０４上にアレイ・シャッタ・セル制御論理機構を製造する。シャッタ・アームの中央領域５６６の運動に適応するのに十分な寸法のトレンチ５９２を回路膜の下部誘電体層５９０まで形成する。シャッタ・アームの中央領域５６６の下の電極５９４を形成し、シャッタ・アレイの領域上にａ−Ｓｉ（無定形シリコン）の共形犠牲層（図示せず）を堆積させる。ａ−Ｓｉ層の厚さは、シャッタ・アームが回路膜上に懸垂される分離距離を決定する。シャッタ・アーム５６０の電極コンタクトおよびシャッタ・アーム位置決め電極５８０ａ、５８０ｂの電極コンタクトへのバイア開口部５６２、５６４（第２９ｈおよびｉ図）をａ−Ｓｉ層内にパターン化する。シャッタ・アーム５６０、５６６および位置決め電極５８０ａ、５８０ｂを形成するように、任意選択で誘電体層６０２と組み合わされた金属層６００を堆積させパターン化する。ＲＥＡを形成するために使用される開口部５７４も、ＲＩＥプロセスを介してパターン化してエッチングする。この開口部５７４は少なくとも、シャッタ・アームと、ＲＥＡ５７２である断面積を形成する際に使用されるシャッタ・アームの中央領域の下にある電極５９４とを通過する。開口部５７４は、露光源の透過要件に応じて、ＭＤＩ回路膜５９０を完全に通過することも、あるいは誘電体層上で止まることもできる。次いで、シャッタ・アーム５６０が自立し、２つの電極コンタクト部位５６２、５６４（第２９ｈおよびｉ図）でのみ回路膜に接続されたままになるように、ａ−Ｓｉを選択的に除去する。シャッタ・アーム５６０、５６６は、シャッタ・アーム５６０、５６６位置決め電極５８０ａ、５８０ｂおよびシャッタ・アームの中央部分の下にある基板電極５９４に印加された電位に基づいて２つの方向５７０−Ｙ、５７０−Ｚに自由に移動する。

固定自立膜リソグラフィ・マスク
ＭＤＩプロセスを使用して、固定パターンをもつリソグラフィ・マスクとして使用される自立膜を形成することができる。ＭＤＩプロセスを使用して、光学マスク、Ｘ線マスク、およびステンシル・マスク（イオン・マスクまたは荷電粒子マスク）を形成することができる。マスク基板は、低応力誘電体および任意選択で半導体材料で製作される。好ましい実施例では、マスクは、Ｎｏｖｅｌｌｕｓ社製装置上で、上記で提示した構成と一貫するように製作された酸化物窒化物低応力誘電体で製作され、あるいは他の酸化物窒化物製造装置上で形成されたそのような低応力膜の変形例として製作される。パターン化材料は、シリコンなどの半導体、他の誘電体材料、またはフォトニック露光源に対して非透過的な金属である。露光源がイオン・ビームまたは荷電粒子ビームである場合、パターン化はボイド（膜を通過する開口部）、材料の除去、またはステンシルによって行われる。

第２９ｌおよび２９ｍ図は、固定フォトニック・マスクの形成を示す断面図である。最初に誘電体層６２２、６２４およびシリコン６２６（パターン化材料はパターンで示されている）で形成された膜基板６２０を上述のように形成する。膜の誘電体層６２２、６２４の厚さは通常２μｍないし３μｍであり、シリコンの所望の側壁角度またはＣＤアスペクト比（層の厚さとパターンのＣＤ開口度の比）に応じてシリコン６２６の厚さを変更することができる。シリコン層６２６は、Ｅビーム・エッチング処理や選択的シリコン・エッチング処理など、確立されたレジスト・スピンオン膜パターン生成リソグラフィ・ツールで直接パターン化することができる。

第２９ｌ図は、まずタングステンなどの金属６３０のオーバレイをパターン化し、次いで、誘電体層６２２をシリコン層６２６まで選択的にエッチングすることによって形成されたパターン化シリコン層６２６の断面図を示す。シリコン層を完全に除去し、金属膜を堆積させ、次いで、前記膜をパターン化し、あるいは第２９ｌ図のパターン化シリコン層を選択的にアンダカットして金などの貴金属によるリフトオフ・プロセスを使用することによって、金属パターンを形成することもできる。

第２９ｍ図は、低応力誘電体膜層６３２をパターン上に堆積させ、パターンの下にある誘電体層６２２、６２４を除去した後の第２９ｌ図の構造の断面図を示す。低応力誘電体膜層６３２をパターン上に堆積させ、最初の低応力誘電体構造層６２２、６２４を除去できるように構造膜層を形成する。

Ｘ線マスクの場合、良好なＸ線アブソーバであるために金がパターン化膜として使用されることが多い。金および一般的な貴金属は、ウェット処理技法を使用するか、それとも電気めっき技法と組み合わせないかぎりパターン化できない。第２９ｌ図のシリコン・パターン６２６は、大きなアスペクト比を得られるようにドライ・エッチング（ＲＩＥ）することができる。ＲＩＥ処理の前にシリコン層６２６に大量の金をドーピングする場合、ウェット・エッチング処理の微細形状寸法やアスペクト比の制限なしに、このマスク形成法をＸ線マスクとして使用することができる。

第２９ｎおよび２９ｐ図は、ＭＤＩシリコン６４２の誘電体層６４０および誘電体６４０膜をＲＩＥプロセスでパターン化することによって形成されたステンシル・マスクを示す。次いで、第２９ｐ図中の誘電体膜６４４ａ、６４４ｂ、６４４ｃの開口部によって示したステンシル・パターンが残るように、シリコン層６４０を選択的にウェット・エッチング除去する。壊れやすいステンシル・パターンが形成される前に、ＲＩＥ処理の副産物として形成される誘電体６４０上の側壁パッシベーションを除去できるので、この処理シーケンスは新しいものである。側壁パッシベーション除去には、自立ステンシル・パターンを破壊する激しい撹拌が必要である。残りのシリコン層６４２はシリコンを選択的に軽くウェット・エッチングすることによって除去することができる。

ステップ・コンタクト・プリンタ（ＳＣＰ）
ＭＤＩ回路膜で製作されたパターン生成ツールを使用して、基板上に堆積させた適度な感度のレジスト膜をパターン化することができる。ＭＤＩパターン生成ツールとは、ＳＬＶリソグラフィック・ツール、ＳＰＶリソグラフィック・ツール、ＭＬＶリソグラフィック・ツールなどのＭＤＩ回路膜応用例と、適度な光学透過特性（上記参照）をもつ低応力誘電体膜上に製作されたより従来型の固定パターン・マスクを指す。ＭＤＩ固定パターン・マスクとは、上記で提示したＭＤＩ製造法のうちの１つによってＭＤＩ誘電体膜上に形成された単層金属被膜パターンである。電磁結合による基板上の既存の像に対するアライメント手法を以下で提示する。この方法は、ＭＤＩ回路膜固定パターン生成ツールにも組み込まれる。

接触印刷法は廉価であり、ほとんど無限のリソグラフィック微細形状寸法結像機能を提供する。しかし、最良の像を得るには、基板上のレジストへの像転写用の厚いマスク・プレートをレジストに接触しなければならない。この接触は、剛性のマスク・プレートを湾曲させて基板に共形接触させる強力な真空力を加えることによって行われる。そのような強力な真空力を加えると、レジストの小さな粒子が剛性のマスクに堆積し、マスクの清掃が必要になり、あるいは、基板への非共形接触または結像欠陥が検出されない場合、それによって後の露光時に正しい像の転写が妨げられることが多い。近接印刷は、マスクが接触させられず、近接ギャップと呼ばれる基板から数マイクロメートル上に保持されることを除いて、接触印刷に類似している。近接印刷で微細形状寸法像が生成される効果は、近接ギャップの寸法に正比例する。さらに、接触印刷は、従来のステップ投影リソグラフィ装置のように基板の小さな部分ではなく、完全な基板を１回の露光で印刷することに限られている。接触印刷プロセス時に真空を生成するには時間がかかり、したがって、不要な物質が混じったマスクの清掃の問題、接触時に不均一なまたは重なったリッジ・マスクおよび基板プレートに真空を与える機械的複雑度を考慮しないかぎり、単一の基板上で数回の接触印刷露光を行うことは、時間の点で採用できない。

第３０図は、周知の接触リソグラフィ法または近接リソグラフィ法をステップ機械運動ならびに本明細書に提示したＭＤＩ回路膜のパターン生成ツールおよびアライメント手段と組み合わせるステップ接触リソグラフィック露光装置の断面図を示す。基板（工作物）６６２は、従来の真空チャンク（図示せず）によって保持され、従来の機械圧電運動制御機構（図示せず）によって位置決めされている。ＭＤＩパターン生成ツール６６０は基板６６２から２５μｍよりも短い距離“ｄ”だけ上に保持され、基板６６２の一部上の大ざっぱなアライメントは従来の光学手段によって行われる。その場合、１平方ｃｍ当たり１００ｇよりも少ない小さな流体圧力Ｐを加えて、点線６６８で示した所望の近接距離位置へ回路膜を下降させ、あるいは基板６６２に共形接触させることによって、ＭＤＩパターン生成ツール６６０の中心を拡張する。パターン生成ツール６６０の基板との最終的な厳密なアライメントは後述の電磁結合（電磁）手段によって行われる。ＭＤＩ回路膜の低質量および弾性によって、パターン生成ツールを迅速に基板に接触させ、かつ迅速に基板から引き離すことができる。露光が完了した後、パターン生成ツールを基板に接触させ、コンピュータの制御下で、次に露光すべき基板の領域へステップ（移動）させる。パターン生成ツール６６０、６７２を保持するための回路膜フレーム６７２およびリソグラフィ装置フィクスチャ６７６も示されている。

電磁リソグラフィック・アライメント法
ＳＬＶマスク、ＳＰＶマスク、ＭＬＶマスク、および固定マスクとして本明細書で開示したリソグラフィック・パターン生成ツールは、微小寸法（ＣＤ）または５０ｎｍよりも小さな最小パターン微細形状寸法でパターン生成を行うことができる。一般にマスクと呼ばれる固定パターン生成ツールは、露光源の波長に正比例するパターン生成ＣＤが可能なＭＤＩ回路膜プロセスで（上記で開示したように）製作することができる。可能な露光源は、ＵＶ、ＤＵＷ、Ｅビーム、および粒子線である（ＭＤＩプロセスで製作される固定マスクは、厚さが通常４μｍよりも薄く、従来のリソグラフィック・マスクなどで使用すべき単一のパターン化材料層を含む回路膜である。ＭＤＩ回路膜はステンシル・パターンでもよく、この場合、生成すべきパターンは、完全に膜を通過するトレンチとして回路膜中に表される。Ｅビーム・リソグラフィック・プロセスまたは粒子線リソグラフィック・プロセスには固定パターン・ステンシル膜が必要であり、この場合、露光源は結像（パターン化）すべきマスクを物理的に通過しなければならない。Ｉｏｎ Ｍｉｃｒｏｆａｂｒｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ社によってプロトタイプ粒子ビーム・ステンシル・マスクが開発されている）。

しかし、ＩＣ製造用のパターン生成ツールのＣＤ生成機能の効果は、複数の重なり合うパターンを整列させ、あるいは重ね合わせる能力に依存する。現在半導体業界で使用されている受け入れられるパターン・アライメント公差は通常、１組の重なり合うパターンに対してＣＤ値の±２５％である。

約１μｍ以上のＣＤでのパターン生成のためのアライメントは、一致するアライメント・パターンを基板上に重ね、パターン生成ツールの表面上に対応するパターンを重ねることによって光学顕微鏡で行うことができる。パターン生成ツールは通常、透過的な誘電体材料で構成されているので、顕微鏡によって前記ツールを透過的に見ることができる。

ＳＬＶ、ＳＰＶ、およびＭＬＶの好ましい実施例は、１００ｎｍよりも小さな微小寸法を有するパターンを生成できるようにするものである。そのようなパターンでは、±２５ｎｍよりも小さなパターン・レジストレーションが可能なアライメント手法が必要である。現在利用可能な光学アライメント法では、そのような微小寸法を達成することはできない。ＭＤＩパターン生成ツールは、電磁近接感知を使用することによって１００ｎｍよりも小さな微小寸法のアライメントを行う。第２８ａ図は、ＰＧＴアライメント・コイル４９４の一例を示す。この金属コイル４９４は、パターン化中の基板の表面（すなわち、ウェハ上）に薄い金属膜（通常、厚さが１μｍよりも薄い）をパターン化することによって製造される。コイル・パターン４９４の基板上での配置は通常、露光またはパターン化すべき領域の隣接する２つの面に沿って行われる。コイル・パターンは、パターン化すべき基板の領域内に置くこともでき、パターン領域のエッジや側面に限らない。コイル・パターンは通常８００μｍ×１００μｍである。コイル領域４９４の電極コンタクト・パッド４９６、４９８は通常、面積が５０μｍ×５０μｍである。第２４図中の構造４３０に対応する類似のパターン４９４が、パターン生成ツールの回路膜の表面から下向きに延びる２つの電極プローブ点と共に、パターン生成ツール膜（図示せず）の表面上にある。これらのパターン生成ツール・プローブ点は、基板コイル４９４に関連する電極パッドに接触し、基板コイル４９４中で電気信号が生成される。都合の悪いことではあるが、直接パターン生成ツールからではなく、基板のエッジからの接続部によって信号を基板に供給できることが明らかであろう。

基板コイルからの信号は、パターン化生成ツールの対応するアライメント・コイルによって感知される。次いで、パターン生成ツールと基板は、基板コイルから感知された信号を介して、事前に定義された電気パラメータ設定が達成されるまで、Ｘ−Ｙ方向にかつ角度的に移動され。これは、基板とパターン生成ツールが近接していることと、パターン生成ツールの集積制御論理電子機器のために可能になっている。このように、１０ｎｍよりも小さなアライメント感知精度が達成される。基板コイルの電極パッドは通常、一辺が２ミルよりも小さく、パターン生成ツールから延びて基板コイル・パッドに接触するプローブ点電極は通常、直径および高さが１２μｍよりも小さい。パターン生成ツールの背面に加えられる流体圧力を使用して、アライメント・プロセス中、パターン生成ツールの表面を基板の表面にほぼ接触させ（近接）、あるいは完全に接触させることができる。

第２８ｂ図は、パターン生成ツールによってアライメント感知ができるように基板上に置くことができるアライメント・コイル４９５を示す。パターン生成ツール中の対応するコイルによって、前記コイルの一辺４９５ａに信号が誘導される。次いで、信号は、パターン生成ツール中の第２のコイルによって前記コイルの他方の端部４９５ｂで感知される。アライメントは上記で論じたのと同様に行われる。

１Åよりも低い運動制御能力を実証する廉価な圧電運動制御装置がＢｕｒｌｅｉｇｈ Ｉｎｓｔｒｕｍｅｎｔｓ， Ｉｎｃ．（ニューヨーク州、フィッシャー）から市販されている。そのような圧電厳密運動は、必要とされる運動制御が１Åよりも低いＡＦＭ（原子力顕微鏡）装置で実証されている。

ＭＤＩ回路膜フラット・パネル・ディスプレイ
フラット・パネル・ディスプレイ製造コストの大部分は（歩留まり損失を考慮しない）、前記ディスプレイが製造される基板のコストである。基板は、リソグラフィ・ツールによって課される平坦度および様々な製造ステップによって課される高温の要件を満たさなければならない。

ＭＤＩ回路膜フラット・パネル・ディスプレイは、石英ガラスなど剛性で光学的に平坦で再使用可能な基板上に形成される。他の基板を使用して、製造処理ステップによって課される要件を満たすことができる。（上述のように）ＫＢｒやＫＢＯ_２などの剥離剤を基板上に堆積させ、次いで、誘電体層を堆積させて剥離剤が堆積した膜を密封する。剥離剤は、使用される様々な製造プロセス・ステップの最高温度よりも高い使用温度を有し、かつ完成されたディスプレイ装置に悪影響を及ぼさない溶剤に容易に溶解できる必要がある。一例を挙げると、ＫＢｒは融点が７３４℃であり、ＤＩ水に容易に溶解する。

フラット・パネル・ディスプレイは従来、ディスプレイのグレー・シェードまたはＲＧＢ（赤、緑、青）色を生成するピクセル要素の行および列で構成されている。ピクセルが動作すると、ディスプレイ上に画像が生成される。ディスプレイのピクセルは、従来のアクティブ・マトリックスＬＣＤ技術によって製作することができる。ＭＤＩ回路膜ディスプレイの好ましい実施例は、各ピクセルにある冗長回路デバイスと、上記で引用した微粒子試験技法を使用して、回路製造上の欠陥を補正する。第２に、ＭＤＩ回路膜ディスプレイは、従来のテレビおよび工業モニタで使用されている蛍光体に類似の電界発光蛍光体を利用する。この蛍光体は、ディスプレイの回路の製造が完了した後に適用される。次いで、最終製造プロセスでディスプレイ回路を使用して、ＲＧＢ蛍光体をそのそれぞれのＲＧＢ電極に選択的に堆積させる。また、上記で開示した多重チップ・モジュール相互接続回路膜を使用して、ディスプレイ・パネルのエッジとパネルの背部の所望の位置にＩＣをボンディングする。ＩＣを取り付ける能力は、ディスプレイの設計および製造の複雑度を低減する上で非常に重要である。ディスプレイの背部にボンディングされたＩＣは、蛍光体ベースのディスプレイの視覚動作を妨害することも、あいまいにすることもない。なぜなら、このディスプレイは、ＬＣＤディスプレイと同様に背面照明を使用せず、それ自体の照明を生成するからである。

第３１ａ図は、介在する剥離剤７０３を含む再使用可能な石英製造基板７０２に取り付けられている間のＭＤＩ回路膜ディスプレイ７００の断面図を示す。各ＲＧＢピクセル用の制御論理回路７０４−１、７０４−２、７０４−３はａ−Ｓｉまたはポリシリコン薄膜層トランジスタ（ＴＦＴ）で製造されており、電着めっき電極７０８−１、７０８−２、７０８−３（パッド）は、各ＲＧＢピクセル論理回路７０４上に最終金属被膜プロセス・ステップとして形成されている。ピクセルの各ＲＧＢ蛍光体ごとに１つあるめっき電極７０８−１、７０８−２、７０８−３には選択的に対処することができ、特定のめっき電位を印加することができる。ピクセルの各行および列の端部にＩＣ（ダイ）用のボンディング・パッド７１０がある。ＩＣは、個別のピクセルのオン・オフを切り替えるための制御論理機構およびメモリ論理機構を提供し、したがってディスプレイ・イメージを生成する。個別のピクセル制御回路７０４−１、７０４−２、７０４−３とまったく同様に、制御論理機構またはメモリ論理機構、あるいはその両方７１２、７１３（第３１ｂ図参照）もＭＤＩ回路膜の一部として製造できることに留意されたい。これは、設計／製造オプションであり、ボンディングされたダイの大部分またはすべてを代替する。ＭＤＩ回路膜のすべての製造処理ステップは確立された技法である。

第３１ｂ図は、支持フレーム７１８に取り付けられ、再使用可能な製造基板から剥離された、ＭＤＩ回路膜ディスプレイ７００の断面図を示す。陽極法を１つの技法として支持フレーム７１８をＭＤＩ回路膜７００にボンディングし、次いで、製造基板７０２の面に沿ってＭＤＩ回路膜７００に刻みを付ける。これによって、第３１ａ図の剥離剤７０３が露出する。次いで、剥離剤７０３を活性化する溶剤中にディスプレイ・アセンブリを浸けて、再使用可能な製造基板７０２からディスプレイを剥離する。任意選択で、制御論理機構ダイおよびメモリ論理機構ダイ７１３をディスプレイの背面に取り付けることができる。行または列相互接続金属被膜に沿ってこれらのダイ７１３をピクセルに接続する。

第３１ｃ図は、個別のＲＧＢ蛍光体７０８−１、７０８−２、７０８−３の電着めっきの後のディスプレイを示す。特定の蛍光体のめっき溶液にディスプレイを浸すことによって各ＲＧＢ蛍光体を別々にめっきし、次いで、ディスプレイの制御論理機構およびピクセル論理機構７０４−１、７０４−２、７０４−３を使用して、適当なピクセル要素を選択し（赤または緑または青）、所望のめっき電位を印加する。

フラット・スクリーン・ディスプレイを製造するために使用される基板は、半導体デバイス層を含むＭＤＩ膜でもよい。半導体ベースのＭＤＩ膜を基板として使用してフラット・スクリーン・ディスプレイを製造するとき、処理ステップの実質的な違いは必要とされないが、利用可能なシリコン・ウェハの寸法が限られていること（現在の所８インチ）と円形の形状のために、半導体ウェハを開始基板として使用すると、ディスプレイの最大寸法が大幅に制限される。

三次元ＩＣ構造
三次元（３Ｄ）ＩＣ構造をＭＤＩ回路膜で形成することができる。これはＭＤＩＩＣ膜の新しい機能である。二酸化ケイ素または窒化ケイ素の低応力誘電体を、４００℃を越える使用温度に耐えるように形成することができる。この高使用温度機能によって、通常高温プロセスである陽極ボンディング手順または熱ボンディング手順（石英と石英またはシリコンと石英）を使用できるようになる。誘電体膜は光学的に透過的であり薄く、ボンディングの前に回路膜を非常に厳密に整列できるようにする。第３２ａ図に示したように、第１のＭＤＩ回路膜７３２に埋め込まれた半導体デバイス７３０−１、７３０−２、７３０−３では、相互接続金属被膜７３６−１、７３６−２、７３６−３を膜７３２の両面に塗布して、すべての膜間相互接続を完了することができる。対向する半導体デバイス・ゲート電極７４２−１、７４２−２、７４２−３も示されている。第３２ａ図は、ボンディングの前の２つのＭＤＩ回路膜またはＩＣ７３２、７４６を示す。これによって、同様に半導体デバイス７４８−１、７４８−２、７４８−３と相互接続金属被膜７５０−１、７５０−２、７５０−３とを含む第２の膜７４６と回路膜７３２との陽極膜間ボンドまたは熱膜間ボンド７５２を形成するための必要に応じて回路膜を塗布することができる。第３２ｂ図に示したように２つの膜７３２、７４６をボンディングした後、垂直相互接続金属被膜７５４−１、７５４−２だけを使用して下部膜層７４６からの信号を経路指定することができる。

確立された光学アライメント・マーク技法を使用してＭＤＩ回路膜７３２、７４６を整列させ、相互に陽極ボンディングまたは熱ボンディングする７５２。陽極ボンディングまたは熱ボンディングされた回路膜７３２、７４６は、すべての必要な半導体デバイス処理ステップが完了しており、必要とされるのは垂直相互接続金属被膜７５４−１、７５４−２を完成することだけである。最後にボンディングすべき回路膜７３２がボンディングされた回路膜７４６上の電気コンタクトまで回路膜７３２を介してバイア７５６−１、７５６−２をエッチングすることによって最終相互接続金属被膜７５４−１、７５４−２を完成する。周知の金属堆積ステップおよびパターン化ステップを適用する。追加回路膜ＩＣを３ＤＩＣ構造にボンディングする予定の場合、後のボンディング・ステップの要件として、誘電体被覆を３Ｄ構造に塗布してあらゆる金属被膜を絶縁する。

陽極ボンディング７５２とはガラス間プロセスである。陽極ボンディング・プロセス・ステップの前に、１μｍ以上の厚さの二酸化ケイ素の最終堆積を各ＭＤＩ回路膜７３２、７４６に施してボンド７５２を形成する。陽極処理は周知であり、従来のガラス・プレート製造で多数のそのような技法が使用されている。
石英またはガラス製基板へのシリコンの熱（融解）ボンディングは確立された技法である。これを陽極ボンディング法の代わりに使用してＭＤＩ回路膜をボンディングすることができる。

ＭＤＩ回路膜７３２、７４６間の相互接続手段（金属化相互接続の代わりに）として光学データ送信を使用する能力は、３ＤＩＣ構造を製造する方法の直接的な結果である。光学トランシーバ間の導波管（図示せず）は、回路膜上の様々な光学トランシーバ・デバイスに対応するバイア（開口部）をボンディングすることによってバイアから形成することができる。回路膜は通常透過性が高く、回路膜間の層間距離が短いので、集積光学半導体デバイスは、バイアを介して、あるいは直接ある種の誘電体材料を介して通信機能を提供することができる。

ＭＤＩ回路膜上に形成された集積回路は、現在ＩＣまたはダイがパッケージングのために剛性のウェハ基板から切り出されているのとまったく同じように、回路膜から切り出すことができる。これは、回路膜の正味応力が低いために可能になる。第３２ｃおよびｄ図は、回路膜から切り出され、シリコン・ウェハ、石英、ガラス、金属など剛性の基板上にボンディングされたダイを示す。金属剛性基板の場合、膜ＩＣ用のより良好なボンディング表面を提供するように、あるいは金属基板のエッジにあるパッドにボンディングするためにＩＣ上のボンド・パッドから相互接続を行えるように、誘電体層および相互接続層を追加することができる。金属基板を使用して膜ＩＣを付加するのは、ＩＣの熱冷却用の最適な手段がない場合、明かな利点がある。

現在の慣習のように回路膜基板またはウェハをダイとして切断した後、ピック・アンド・プレース・ボンディング・ツールによって、わずかな真空圧力でダイをつまみあげ、それがボンディグされる予定の基板上で整列させ、基板にボンディングすることができる。第３２ｃおよびｄ図はそれぞれ、剛性基板にボンディングされた積み重ねられた膜ダイ７６４−ａ、７６４−ｂ、７６４−ｃを示す。膜ダイ７６４−ａ、７６４−ｂ、７６４−ｃは、圧縮技法、陽極技法、または融解（熱）技法によって、ＭＣＭ相互接続回路膜などの回路膜（図示せず）にボンディングすることもできる。

第３２ｃ図は、圧縮技法によって剛性基板７７０にボンディングされた膜ダイ（ＩＣ）７６４−ａ、７６４−ｂ、７６４−ｃの３Ｄ回路構造を示す。これを行うには、金属パッド７７２−１、７７２−２．．．７７２−ｋ．．．７７２−ｙを剛性基板７７０上で、金属パッド７７６−１、７７６−２．．．７７６−ｗを膜ダイ７６４−ａ．．．７６４−ｃ上で整列させ、次いで、（前述のように）温度および圧力を加える。ボンディング・アウト・パッド７７８−１、７７８−２も示されている。回路相互接続経路および放熱経路としても働く金属パッドによって表面どうしをボンディングする。

第３２ｄ図は、陽極技法または融解（熱）技法によって基板７７０にボンディングされた膜ダイ７６４−ａ、７６４−ｂ、７６４−ｃの３Ｄ回路構造を示す。個別のダイ７６４−ａ、７６４−ｂ、７６４−ｃの取扱いは、上記で説明したものに類似の方法で行うことができ、ボンディングおよび相互接続完了法も、回路膜どうしのボンディングに関して上記で説明したようなものである。

そのようなダイ・アセンブリ慣習の利点は、回路デバイスの密度が劇的に増すことと、熱質量が低く効率的な冷却が可能であることである。そのような回路アセンブリを製作する処理装置は現在利用可能である。
本開示は例示的なものであり、限定的なものではない。当業者には、本開示および添付の請求の範囲にかんがみてさらなる修正が明らかであろう。

第１ａ図は、誘電体・半導体膜基板の断面図である。 第１ｂ図は、誘電体・半導体膜基板の断面図である。 第１ｃ図は、誘電体・半導体膜基板の断面図である。 第１ｄ図は、誘電体・半導体膜基板の断面図である。 第１ｅ図は、誘電体・半導体膜基板の断面図である。 第１ｆ図は、誘電体・半導体膜基板の断面図である。 第１ｇ図は、誘電体・半導体膜基板の断面図である。 第１ｈ図は、誘電体・半導体膜基板の断面図である。 第１ｉ図は、誘電体・半導体膜基板の断面図である。 第１ｊ図は、誘電体・半導体膜基板の断面図である。 第２図は、エッチングされたシリコン基板膜の断面図である。 第３ａ図は、半導体デバイスを含む誘電体膜を示す図である。 第３ｂ図は、半導体デバイスを含む誘電体膜を示す図である。 第４図は、回路膜のアライメント・マークの断面図である。 第５図は、膜構造絶縁構造用の支持構造を示す図である。 第６ａ図は、回路膜エア・トンネル構造を示す図である。 第６ｂ図は、回路膜エア・トンネル構造を示す図である。 第６ｃ図は、回路膜エア・トンネル構造を示す図である。 第６ｄ図は、回路膜エア・トンネル構造を示す図である。 第６ｅ図は、回路膜エア・トンネル構造を示す図である。 第６ｆ図は、回路膜エア・トンネル構造を示す図である。 第６ｇ図は、回路膜エア・トンネル構造を示す図である。 第６ｈ図は、回路膜エア・トンネル構造を示す図である。 第６ｉ図は、回路膜エア・トンネル構造を示す図である。

第７図は、光学入出力をもつ積み重ねられた回路膜を示す図である。 第８図は、三次元回路膜を示す図である。 第９ａ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｂ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｃ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｄ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｅ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｆ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｇ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｈ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｉ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第９ｊ図は、膜中でのＭＯＳＦＥＴの製造を示す図である。 第１０ａ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｂ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｃ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。 第１０ｄ図は、膜上での横方向エピタキシアル成長によるトランジスタの製造を示す図である。

第１１ａ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｂ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｃ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｄ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｅ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１１ｆ図は、膜上に形成された垂直ＭＯＳＦＥＴおよびバイポーラ・トランジスタを示す図である。 第１２ａ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｂ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｃ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｄ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｅ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｆ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。 第１２ｇ図は、拘束され横方向にドーピングされたエピタキシを使用する膜上でのトランジスタ製造を示す図である。

第１２ｈ図は、膜上での選択的エピタキシアル成長の断面図である。 第１２ｉ図は、膜上での選択的エピタキシアル成長の断面図である。 第１２ｊ図は、膜上での選択的エピタキシアル成長の断面図である。 第１３ａ図は、マルチチップ・モジュールの断面図である。 第１３ｂ図は、マルチチップ・モジュールの断面図である。 第１３ｃ図は、マルチチップ・モジュールの断面図である。 第１３ｄ図は、マルチチップ・モジュールの断面図である。 第１４図は、再使用可能な基板上に形成された膜の断面図である。 第１５図は、支持フレームが取り付けられた第１４図の膜の断面図である。 第１６ａ図は、パッケージ中のマルチチップ・モジュールを示す図である。 第１６ｂ図は、パッケージ中のマルチチップ・モジュールを示す図である。 第１７ａ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。 第１７ｂ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。 第１７ｃ図は、回路膜のボンド・パッドのダイへのはんだ付けを示す図である。

第１８図は、ダイ上のボンド・パッドを示す図である。 第１９ａ図は、回路膜に対するダイのボンディングおよびデボンディングを示す図である。 第１９ｂ図は、回路膜に対するダイのボンディングおよびデボンディングを示す図である。 第２０図は、回路膜の２つの面を示す図である。 第２１図は、回路膜の２つの面を示す図である。 第２２ａ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２２ｂ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２２ｃ図は、リフトオフ・プロセスによる回路膜中の金属トレースの形成を示す図である。 第２３ａ図は、埋込みエッチング・ストップ層を使用して、より薄い内側部分を有する回路膜を形成することを示す図である。 第２３ｂ図は、埋込みエッチング・ストップ層を使用して、より薄い内側部分を有する回路膜を形成することを示す図である。 第２４図は、直接描画リソグラフィ用のソース積分光弁を示す図である。 第２５図は、直接描画リソグラフィ用のソース積分光弁を示す図である。 第２６図は、第２４、２５図のデバイス用のＸ線ソースの断面図である。 第２７図は、第２４、２５図のデバイス用のＸ線ソースの断面図である。

第２８ａ図は、第２４図のデバイス用のコイルを示す図である。 第２８ｂ図は、第２４図のデバイス用のコイルを示す図である。 第２９ａ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｂ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｃ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｄ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｅ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｆ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｇ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｈ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｉ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｊ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｋ図は、直接描画リソグラフィ・デバイス用のソース外部放射弁の一部を示す図である。 第２９ｌ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｍ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｎ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。 第２９ｐ図は、固定された自立膜リソグラフィ・マスクの使用を示す図である。

第３０図は、リソグラフィック・ツールの断面図である。 第３１ａ図は、膜上に形成されたディスプレイの断面図である。 第３１ｂ図は、膜上に形成されたディスプレイの断面図である。 第３１ｃ図は、膜上に形成されたディスプレイの断面図である。 第３２ａ図は、三次元ＩＣ構造を示す。 第３２ｂ図は、三次元ＩＣ構造を示す。 第３２ｃ図は、三次元ＩＣ構造を示す。 第３２ｄ図は、三次元ＩＣ構造を示す。

Claims (89)

1. マスクレス・パターン生成用の半導体処理リソグラフィ装置において、
   支持フレームに保持された可撓性絶縁膜上に形成され、行列配置された放射源セルのアレイと、
   前記セルを制御するために膜上に配置された制御論理機構とを備え、
   各セルが、
   放射源と、
   Ｘ線を生成するために放射線が入射するターゲットと、
   ターゲットから露光されるべき表面上へＸ線を放射するためのアパーチャとを備えたことを特徴とする装置。
2. 各セルが、５０μｍ×５０μｍよりも小さい領域を有することを特徴とする請求項１に記載の装置。
3. アレイが少なくとも１００万個のセルを含むことを特徴とする請求項１に記載の装置。
4. リソグラフィ・パターン生成デバイスにおいて、
   各セルが、外部源からの荷電粒子を通過させられるように個別に制御される、支持フレーム中に保持された可撓性絶縁膜上に形成された、行列配置されたセルのアレイと、
   前記セルを制御するために膜上に配置された制御論理機構とを備え、
   各セルが、露光されるべき表面上へ粒子を放射するためのアパーチャとを備えたことを特徴とするデバイス。
5. リソグラフィ・パターン生成デバイスにおいて、
   各セルが、源からの荷電粒子を通過させられるためのアパーチャを形成し、支持フレーム中に保持された可撓性絶縁膜上に形成された、行列配置されたセルのアレイと、
   前記通過を遮断するために各アパーチャを覆うための可動シャッタと、
   各シャッタの移動を制御するために膜上に配置された制御論理機構とを備えたことを特徴とするデバイス。
6. 各放射源セルが、リソグラフィ・ツールの近傍に配置された基板の微小領域を選択的に照射するための、半導体基板上に形成された放射源セルのアレイと、
   放射源セルの各々を個別に制御するための制御回路とを備えたことを特徴とするリソグラフィ・ツール。
7. 各放射源セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項１に記載の装置。
8. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項７に記載の装置。
9. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項７に記載の装置。
10. 各セルが、５０μｍ×５０μｍよりも小さい領域を有することを特徴とする請求項４に記載のデバイス。
11. アレイが少なくとも１００万個のセルを含むことを特徴とする請求項４に記載のデバイス。
12. 各セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項４に記載のデバイス。
13. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項１２に記載のデバイス。
14. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項１２に記載のデバイス。
15. 荷電粒子が、電子および陽子からなるグループから選択されることを特徴とする請求項４に記載のデバイス。
16. 各セルが、５０μｍ×５０μｍよりも小さい領域を有することを特徴とする請求項５に記載のデバイス。
17. アレイが少なくとも１００万個のセルを含むことを特徴とする請求項５に記載のデバイス。
18. 各セルのアパーチャが、露光されるべき表面のした領域を露光することを特徴とする請求項５に記載のデバイス。
19. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項１８に記載のデバイス。
20. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項１８に記載のデバイス。
21. 荷電粒子が、電子および陽子からなるグループから選択されることを特徴とする請求項５に記載のデバイス。
22. 各セルが、５０μｍ×５０μｍよりも小さい領域を有することを特徴とする請求項６に記載の装置。
23. アレイが少なくとも１００万個のセルを含むことを特徴とする請求項６に記載の装置。
24. 各セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項６に記載の装置。
25. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項２４に記載の装置。
26. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項２４に記載の装置。
27. 放射源セルからの放射線が、荷電粒子および電磁気からなるグループから選択されることを特徴とする請求項６に記載の装置。
28. 電磁放射線が、光、ＵＶおよびＸ線からなるグループから選択されることを特徴とする請求項２７に記載の装置。
29. 露光セルのアレイを使用して、マスクレスのリソグラフィ・パターンを生成する方法であって、
    各露光セルが、露光されるべき表面の独立した領域を露光することを特徴とする方法。
30. 前記独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項２９に記載の方法。
31. さらに、露光セルのアレイおよび露光されるべき表面の少なくとも一方を、水平移動および垂直移動のシーケンスで動かすステップを含むことを特徴とする請求項２９に記載の方法。
32. 電磁結合により露光セルのアレイおよび露光されるべき表面を整列するステップを含むことを特徴とする請求項２９に記載の方法。
33. 各露光セルが、放射源セル又はシャッタ・セルからなるグループから選択されることを特徴とする請求項２９に記載の方法。
34. シャッタ・セルのシャッタが、露光セルの作動を変化させることを特徴とする請求項３３に記載の方法。
35. 放射源セルからの放射線が、電子、陽子、Ｘ線、ＵＶ又は光からなるグループから選択されることを特徴とする請求項３３に記載の方法。
36. リソグラフィ・パターン生成装置を製造する方法において、
    基板上に形成された露光セルのアレイを備え、
    各露光セルにおいて、基板の異方性エッチングによりアパーチャを形成するステップを備えることを特徴とする方法。
37. 異方性エッチングにより形成される各アパーチャが、１μｍより小さいことを特徴とする請求項３６に記載の方法。
38. 異方性エッチングにより形成される各アパーチャが、５０ｎｍより小さいことを特徴とする請求項３６に記載の方法。
39. さらに、各露光セルにおいて、シャッタ手段を形成するステップを有することを特徴とする請求項３６に記載の方法。
40. さらに、少なくとも一つの縮小レンズを形成するステップを含むことを特徴とする請求項３６に記載の方法。
41. 基板上に形成される露光セルのアレイを有するリソグラフィ・パターン生成装置を製造する方法において、
    基板上に集積された各露光セルを制御するためのアレイ制御回路を集積するステップを含むことを特徴とする方法。
42. 各露光セルが放射線を放出する手段を含み、制御回路が前記放射線の放出を制御することを特徴とする請求項４１に記載の方法。
43. 各露光セルが、
    放射線の通過のためのアパーチャと、
    放射線の通過を塞ぐシャッタと、
    前記放射線の通過を制御する制御回路とを含むことを特徴とする請求項４１に記載の方法。
44. さらに、少なくとも一つの縮小レンズを形成するステップを含むことを特徴とする請求項４１に記載の方法。
45. 集積回路の製造の際のパターン層を形成する方法において、
    複数の露光部材を電子的に制御するステップによって、層の表面の一部に少なくとも一種類の放射エネルギーで選択的に照射するステップと、
    パターン層を生成するため、照射された部分を含む層の化学処理を行なうステップとを含むことを特徴とする方法。
46. 放射エネルギーのタイプが、光、Ｘ線、Ｅビームおよび粒子ビームからなるグループから選択されることを特徴とする請求項４５に記載の方法。
47. 露光部材が、Ｘ線、濃紫外線およびＥビームの照射エネルギーのタイプの少なくとも一つの小規模源であることを特徴とする請求項４５に記載の方法。
48. 露光部材が、外部源からの照射エネルギーの通過を制御することを特徴とする請求項４５に記載の方法。
49. 露光部材が、電磁偏向、静電偏向および機械的遮断のいずれかの機構の少なくとも一つを使って、外部源からの照射エネルギーの通過を制御することを特徴とする請求項４８に記載の方法。
50. 化学処理がエッチングを含むことを特徴とする請求項４５に記載の方法。
51. 化学処理が、放射誘発ＣＶＤを含むことを特徴とする請求項４５に記載の方法。
52. さらに、複数の露光部材から放出される放射エネルギーを独立してフォーカシングするステップを含むことを特徴とする請求項４５に記載の方法。
53. 表面への照射を中止するステップと、
    表面に対して複数の露光部材を移動するステップと、
    表面への照射を再開するステップとをさらに含むことを特徴とする請求項４５に記載の方法。
54. マスクレス・パターン生成用の半導体処理リソグラフィ装置において、
    基板上に形成された、行列配置される放射源セルのアレイと、
    前記セルを個々に制御するために基板上に集積された制御論理機構とを備え、
    各セルが、露光源と、露光されるべき表面上への露光源からの放射が通過するアパーチャとを含むことを特徴とする装置。
55. 各放射源セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項５４に記載の装置。
56. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項５５に記載の装置。
57. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項５５に記載の装置。
58. 放射源セルからの放射が、光、ＵＶおよびＸ線からなるグループから選択されることを特徴とする請求項５４に記載の装置。
59. リソグラフィ・パターン生成デバイスにおいて、
    行列配置されたセルのアレイであって、該アレイは基板上に形成され、各セルが外部源からの荷電粒子を通過させられるように個別に制御されたアレイと、
    各セルを個別に制御するために基板上に集積された制御論理機構とを備え、
    各セルが、露光されるべき表面上へ荷電粒子を通過させるためのアパーチャを含んでいることを特徴とするデバイス。
60. 各セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項５９に記載のデバイス。
61. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項６０に記載のデバイス。
62. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項６０に記載のデバイス。
63. 荷電粒子が、電子および陽子からなるグループから選択されることを特徴とする請求項５９に記載のデバイス。
64. さらに、縮小レンズを含むことを特徴とする請求項５９に記載のデバイス。
65. リソグラフィ・パターン生成デバイスにおいて、
    行列配置されたセルのアレイであって、該アレイは基板状に形成され、各セルが放射源からの放射線を通過させるためのアパーチャとアパーチャを塞ぐためのシャッタとを含むアレイと、
    少なくとも各シャッタの作動を制御するために基板に集積された制御論理機構とを備えたことを特徴とするデバイス。
66. 各セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項６５に記載のデバイス。
67. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項６６に記載のデバイス。
68. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項６６に記載のデバイス。
69. シャッタが、機械的、静電気的もしくは電磁気的手段の一つによって作動させられることを特徴とする請求項６５に記載のデバイス。
70. セルからの放射線が、荷電粒子および電磁気からなるグループから選択されることを特徴とする請求項６５に記載のデバイス。
71. さらに、縮小レンズを含むことを特徴とする請求項６５に記載のデバイス。
72. 基板上に形成されたアパーチャを伴う放射源セルのアレイであって、各放射源セルは露光されるべき表面領域を照射するためのものであるアレイと、
    各放射源セルを個々に制御するための制御回路とを備えたことを特徴とするリソグラフィ・ツール。
73. 各セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項７２に記載の装置。
74. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項７３に記載の装置。
75. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項７３に記載の装置。
76. 源セルからの放射線が、荷電粒子および電磁気からなるグループから選択されることを特徴とする請求項７２に記載の装置。
77. 荷電粒子が、電子および陽子からなるグループから選択されることを特徴とする請求項７２に記載の装置。
78. リソグラフィ・パターン生成装置において、
    基板状に形成された複数の露光セルであって、基板上に集積された制御回路によって制御される露光セルを備えていることを特徴とする装置。
79. 各露光セルが、放射源セルとシャッタ・セルからなるグループから選択されることを特徴とする請求項７８に記載の装置。
80. 各露光セルが、露光されるべき表面の独立した領域を露光することを特徴とする請求項７８に記載の装置。
81. 独立した領域が、主としてオーバーラップしていないことを特徴とする請求項８０に記載の装置。
82. 独立した領域の実質的な領域が、同時に露光されることを特徴とする請求項８０に記載の装置。
83. 集積回路の製造の際に使うパターン層を形成する装置において、
    複数の露光部材と、
    露光部材を電子的に制御することによって、層の表面の一部に少なくとも一種類の放射エネルギーを選択的に照射する手段とを備えていることを特徴とする装置。
84. 放射エネルギーの少なくとも一つのタイプは、光、Ｘ線、Ｅビームおよび粒子ビームからなるグループから選択されることを特徴とする請求項８３に記載の装置。
85. 露光部材が、Ｘ線、濃紫外線およびＥビームの照射エネルギーのタイプの少なくとも一つの小規模源であることを特徴とする請求項８３に記載の装置。
86. 露光部材が、外部源からの照射エネルギーの通過を制御することを特徴とする請求項８３に記載の装置。
87. 露光部材が、電磁偏向、静電偏向および機械的遮断の機構のうちの少なくとも一つを用いて、外部源からの照射エネルギーの通過を制御することを特徴とする請求項８６に記載の装置。
88. 複数の異なる露光部材それぞれから放出される放射エネルギーを独立してフォーカシングする手段を備えていることを特徴とする請求項８３に記載の装置。
89. 表面への照射を中止する手段と、
    表面に対して複数の露光部材を移動させる手段と、
    表面への照射を再開する手段とを備えていることを特徴とする請求項８３に記載の装置。

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