KR20230088832A - 재성장을 통해 제작된 소형 발광 다이오드 - Google Patents

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KR20230088832A
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elo
substrate
iii nitride
epitaxial
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KR1020237017351A
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스리니바스 간드로툴라
타케시 카미카와
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더 리전츠 오브 더 유니버시티 오브 캘리포니아
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Abstract

에피택셜 측방향 과성장(ELO) 및 분리 방법을 사용하여, 소형 발광다이오드(μLED)와 같은, 고품질의 제조가능한 발광 소자를 제작 및 전사하기 위한 방법. III족 니트라이드 ELO 층이 성장 제한 마스크를 사용하여 호스트 기재 상에서 성장되고, III족 니트라이드 소자 층들이 III족 니트라이드 ELO 층의 날개 상에서 성장된다. 결과적으로 생성된 소자는 호스트 기재로부터 분리되면서, 에피택셜 또는 비에피택셜 브리지를 포함하는 연결 링크에 의해 부착된다. 브리지의 도움으로 개선된 소자를 실현하기 위해 소자 층들의 선택된 메사 상에서 재성장이 수행된다. 브리지를 파단시킨 다음, 호스트 기재로부터 소자를 뽑아 내어, 디스플레이 패널 상에 배치한다.

Description

재성장을 통해 제작된 소형 발광 다이오드
관련 출원에 대한 상호 참조
본 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장한다:
미국 임시 출원 제63/104,580호(출원일: 2020년 10월 23일, 발명자: Srinivas Gandrothula 및 Takeshi Kamikawa, 제목: “SMALL SIZE LIGHT EMITING DIODES FABRICATED VIA REGROWTH,” 대리인 문서 번호: G&C 30794.0784USP1 (UC 2020-561-1));
이 미국 임시 출원은 인용에 의해 본 명세서에 통합된다.
본 출원은 다음의 동시 계류 중이며 공동 양도된 출원들과 관련된다:
미국 유틸리티 특허 출원 제16/608,071호(출원일: 2019년 10월 24일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula, Hongjian Li 및 Daniel A. Cohen, 제목: "METHOD OF REMOVING A SUBSTRATE," 대리인 문서 번호: 30794.0653USWO (UC 2017-621-2)), 이 미국 유틸리티 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 365(c)에 따른 이익을 주장함: PCT 국제 특허 출원 PCT/US18/31393(출원일: 2018년 5월 7일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula, Hongjian Li 및 Daniel A. Cohen, 제목: "METHOD OF REMOVING A SUBSTRATE," 대리인 문서 번호: 30794.0653WOU1 (UC 2017-621-2)), 이 PCT 국제 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장함: 미국 임시 특허 출원 제62/502,205호(출원일: 2017년 5월 5일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula, Hongjian Li 및 Daniel A. Cohen, 제목: "METHOD OF REMOVING A SUBSTRATE," 대리인 문서 번호: 30794.0653USP1 (UC 2017-621-1));
미국 유틸리티 특허 출원 제16/642,298호(출원일: 2020년 2월 26일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula 및 Hongjian Li, 제목: "METHOD OF REMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE," 대리인 문서 번호: 30794.0659USWO (UC 2018-086-2)), 이 미국 유틸리티 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 365(c)에 따른 이익을 주장함: PCT 국제 특허 출원 PCT/US18/51375(출원일: 2018년 9월 17일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula 및 Hongjian Li, 제목: "METHOD OF REMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE," 대리인 문서 번호: 30794.0659WOU1 (UC 2018-086-2)), 이 PCT 국제 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장함: 미국 임시 특허 출원 제62/559,378호(출원일: 2017년 9월 15일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula 및 Hongjian Li, 제목: "METHOD OF REMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE," 대리인 문서 번호: 30794.0659USP1 (UC 2018-086-1));
미국 유틸리티 특허 출원 제16/978,493호(출원일: 2020년 9월 4일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula 및 Hongjian Li, 제목: "METHOD OF FABRICATING NON-POLAR AND SEMI-POLAR DEVICES USING EPITAXIAL LATERAL OVERGROWTH," 대리인 문서 번호: 30794.0680USWO (UC 2018-427-2)), 이 미국 유틸리티 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 365(c)에 따른 이익을 주장함: PCT 국제 특허 출원 PCT/US19/25187(출원일: 2019년 4월 1일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula 및 Hongjian Li, 제목: "METHOD OF FABRICATING NON-POLAR AND SEMI-POLAR DEVICES USING EPITAXIAL LATERAL OVERGROWTH," 대리인 문서 번호: 30794.0680WOU1 (UC 2018-427-2)), 이 PCT 국제 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장함: 미국 임시 특허 출원 제62/650,487호(출원일: 2018년 3월 30일, 발명자: Takeshi Kamikawa, Srinivas Gandrothula, 및 Hongjian Li, 제목: "METHOD OF FABRICATING NON-POLAR AND SEMI-POLAR DEVICES USING EPITAXIAL LATERAL OVERGROWTH," 대리인 문서 번호: G&C 30794.0680USP1 (UC 2018-427-1));
미국 유틸리티 특허 출원 제17/048,383호(출원일: 2020년 10월 16일, 발명자: Takeshi Kamikawa 및 Srinivas Gandrothula, 제목: "METHOD FOR DIVIDING A BAR OF ONE OR MORE DEVICES," 대리인 문서 번호: 30794.0681USWO (UC 2018-605-2)), 이 미국 유틸리티 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 365(c)에 따른 이익을 주장함: PCT 국제 특허 출원 PCT/US19/32936(출원일: 2019년 5월 17일, 발명자: Takeshi Kamikawa 및 Srinivas Gandrothula, 제목: "METHOD FOR DIVIDING A BAR OF ONE OR MORE DEVICES," 대리인 문서 번호: 30794.0681WOU1 (UC 2018-605-2)), 이 PCT 국제 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장함: 미국 임시 출원 제62/672,913호(출원일: 2018년 5월 17일, 발명자: Takeshi Kamikawa 및 Srinivas Gandrothula, 제목: "METHOD FOR DIVIDING A BAR OF ONE OR MORE DEVICES," 대리인 문서 번호: G&C 30794.0681USP1 (UC 2018-605-1)); 및
미국 유틸리티 특허 출원 제17/049,156호(출원일: 2020년 10월 20일, 발명자: Srinivas Gandrothula 및 Takeshi Kamikawa, 제목: "METHOD OF REMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE," 대리인 문서 번호: 30794.0682USWO (UC 2018-614-2)), 이 미국 유틸리티 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 365(c)에 따른 이익을 주장함: PCT 국제 특허 출원 PCT/US19/34868(출원일: 2019년 5월 30일, 발명자: Srinivas Gandrothula 및 Takeshi Kamikawa, 제목: "METHOD OF REMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE," 대리인 문서 번호: G&C 30794.0682WOU1 (UC 2018-614-2)), 이 PCT 국제 특허 출원은 다음의 동시 계류 중이며 공동 양도된 출원의 35 U.S.C. 섹션 119(e)에 따른 이익을 주장함: 미국 임시 출원 제62/677,833호(출원일: 2018년 5월 30일, 발명자: Srinivas Gandrothula 및 Takeshi Kamikawa, 제목: "METHOD OF REMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE," 대리인 문서 번호: G&C 30794.0682USP1 (UC 2018-614-1));
이러한 출원들 모두는 인용에 의해 본 명세서에 통합된다.
기술분야
본 발명은 재성장을 통해 제작된 소형 발광 다이오드(LED)에 관한 것이다.
마이크로 크기의 발광 다이오드(μLED)의 배열을 기반으로 하는 마이크로 디스플레이는 광범위한 응용 분야에서 유망한 기술이다. μLED는 마이크론 크기의 무기 LED이고 자체 발광형이며, 이는 μLED가 최고의 명암비를 달성할 수 있고 디스플레이 패널 설계를 단순화할 수 있음을 의미한다.
최근에, 액정 디스플레이(LCD)의 백라이트 공급원으로서 100 내지 200 μm 크기의 μLED를 사용하여 명암비를 높이고, LCD 아키텍처(architecture)의 복잡성을 줄이고, 시야각(viewing angle) 및 개구율(aperture ratio)과 같은, 다른 디스플레이 파라미터들을 개선하는 연구에 대한 관심이 있어왔다.
μLED는 현미경 크기로 크기가 지정되기 때문에, 각각의 μLED는 단색 디스플레이의 하나의 픽셀을 나타내거나, 3개의 적색, 녹색 및 청색 μLED가 풀 컬러 디스플레이의 하나의 픽셀을 형성한다. 또한, μLED는, InGaN 또는 AlGaInP와 같은, 성숙한 무기 반도체 재료로 구성되어, LCD 및 유기 LED와 같은, 기존 디스플레이 기술보다 우수한 이점을 제공하며, 여기에는 높은 피크 밝기, 뛰어난 에너지 효율성, 화학적 견고성, 및 긴 작동 수명이 포함된다.
2차원 배열에서, 각각의 μLED는 전체 이미지의 하나의 단일 픽셀로서 작동한다. 이러한 마이크로 디스플레이는 TV, 노트북, 스마트폰, 헤드업 디스플레이(HUD) 및 증강 현실/가상 현실/혼합 현실(AR/VR/MR) 응용분야에 이르기까지 다양한 응용분야에 사용될 수 있다.
현재 주안점 중 하나는, 화학식 GaxAlyInzN으로 이루어진, Ⅲ족 니트라이드 재료 시스템의 μLED이며, 여기서, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1이고, x + y + z = 1이다. 디스플레이 응용분야를 위한 UV-A AlGaN μLED에 대한 일부 연구가 있지만, 대부분의 연구 관심은 InGaN 기반 μLED에 집중되어 있다.
GaN과 InN의 밴드 갭은 각각 3.4 eV 및 0.7 eV이고, InGaN 시스템의 합금은 이론적으로 전체 가시광 스펙트럼을 커버할 수 있기 때문에, Ⅲ족 니트라이드 재료 시스템의 가장 중요한 장점들 중 하나는, 양자 우물이라고도 알려진 활성 영역에서 인듐과 갈륨의 조성 비율을 변화시킴으로써 방출 파장을 조정할 수 있다는 것이다.
불행하게도, Ⅲ족 니트라이드 기반 LED는 노출된 표면에서 비방사 재결합 손실로 인해 소자 치수(device dimensions)가 줄어들기 때문에 비효율적이다. 이러한 손실은 플라즈마 기반 소자 패터닝 중에 주로 도입되는, 갈륨(Ga) 원자들의 점 결함 및 댕글링 본드(dangling bonds)와 같은, 비방사성 표면 상태로부터 발생한다. 높은 표면적 대 부피 비율로 인해, 이러한 효과는 마이크로 LED에 대해 더욱 더 중요해졌다. 외부 양자 효율(EQE) 곡선의 분석에 따르면, SRH(Shockley-Read-Hall) 재결합률은 소자 크기가 떨어질 때 한 자리수 초과만큼 증가하였다.
Ⅲ족 니트라이드 μLED는 디스플레이 및 다른 신흥 응용분야에서 큰 잠재력을 가지고 있지만, 대량 생산을 위한 상업용 제품들을 실현하기 전에 해결해야할 몇 가지 문제가 있다. Ⅲ족 나이트라이드 μLED의 세 가지 필수 문제는: 크기 의존 효율, 색 영역(장파장 방출), 및 대량 전사 기술이다. 본 발명은 이러한 문제들을 다룬다.
앞에서 언급한 종래 기술의 한계를 극복하고 본 명세서를 읽고 이해할 때 명백해질 다른 한계들을 극복하기 위해, 본 발명은 호스트 기재(host substrate) 상에 반도체 층(들)을 제작하는 방법을 개시하며, 여기서 호스트 기재는 동종 기재이거나 또는 외부 기재(foreign substrate), 또는 분리된 반도체 층들의 재료들을 함유하고, 그 다음 반도체 층(들)을 호스트 기재로부터 분리하는 주형(template)일 수 있다. 분리(separation)는 에피택셜 측방향 과성장(epitaxial lateral overgrowth, ELO)에 의해 성장된 Ⅲ족 니트라이드 층들의 날개(wing)에서 수행됨에 따라, 이들 층 상에서 감소된 전위(dislocation) 밀도 및 적층 결함의 측면에 있어서 우수한 결정 품질을 갖는 소자가 생성된다.
특히, 본 발명은 다음의 단계들을 수행한다: 성장 제한 마스크 및 ELO 방법을 사용하여 섬 유형(island-like) Ⅲ족 니트라이드 반도체 층들을 기재 상에 성장시킨다. ELO 영역들은, ELO 영역들이 아닌 영역들에 비해, 감소된 전위 밀도를 갖는 영역들을 의미한다. 마이크로 LED의 발광 영역의 발광 개구부는, 적어도 부분적으로, 우수한 결정 품질 층들이 보장될 수 있는 ELO 영역의 날개들에 한정된다.
다음의 소자 구현은 2가지 방법으로 수행될 수 있다. 하나의 방법에서, ELO 층들이 p형 층을 포함할 때 에피택셜 브리지(epitaxial bridge)가 구성된다. 그러한 시나리오에서, 더 높은 온도가 이전에 성장된 활성 영역의 양자 우물 층들을 손상시키거나 열화시킬 수 있으므로, 재도입된 결정 성장 챔버 온도에서 다소의 주의가 기울여져야 한다. p형 층을 증착하기 위해 펄스 레이저 증착 기술(pulsed laser deposition techniques)이 사용될 수 있거나, 또는 대안적으로, 분자선 에피택시(molecular beam epitaxy, MBE) 장비가 재성장 결정 층 챔버로서 사용될 수 있으며, 여기서 성장 온도는 금속 산화물 증기상 에피택시(MOVPE) 또는 금속 산화물 화학 기상 증착(MOCVD,) 등만큼 공격적이지 않다.
다른 방법에서, n형 ELO 층들을 완성한 후에 에피택셜 브리지가 형성된다. n형 층들의 캐리어 활성화 에너지는 p형 층들로부터의 캐리어들의 활성화 에너지에 비해 더 작기 때문에, 플라즈마 에칭에 노출되었을 때 n형 층들의 손상은 p형 층들만큼 심하지 않을 수 있다. 이 경우, 에피택셜 브리지를 형성하는 것 외에도, ELO 날개 위에 재성장 층들을 위한 메사(mesa)가 열린다. 이 시나리오에서, 위에서 언급한 재성장 챔버들 외에, 소자 층들을 완전히 성장시키기 위해 재성장이 수행되므로, 완전 발광 소자 층들을 성장시키기 위해 훨씬 가속된 파라미터들이 사용될 수 있다.
위의 두 시나리오 모두에서, 에피택셜 브리지 대신, 성장 제한 마스크 재료와 상이하거나 상이하지 않을 수 있는 층인 비에피택셜 브리지는, 결정층 재성장 챔버 내로 재도입될 때 소자 층들을 고정하면서 ELO 날개 위로 광 개구부를 밀어내는 데 사용될 수 있다.
그 후, p-패드 및 n-패드가 ELO 날개 위에서 완성될 때까지, 전단(front-end) 처리를 수행한 다음, 소자 유닛을 호스트 기재로부터 뽑아낸다(plucking). 소자 공정이 완료될 때까지 에피택셜 또는 비에피택셜 브리지를 사용하여 아주 최소한의 링크(link)로 호스트 기재 상에 분리된 소자 유닛(isolated device units)이 남아 있음을 유의한다. 그 다음, 엘라스토머 스탬프(elastomer stamp), 진공 척(vacuum chuck), 또는 접착 테이프를 사용하거나, 또는 단순히 본딩하거나, 또는 소자를 별도의 캐리어 기재에 부착함으로써, 소자들을 기재로부터 제거할 수 있다.
특히, 성장 제한 마스크 표면과 ELO 영역들의 인터페이스는 충분히 매끄럽다. 측정된 거칠기는 2 nm 미만의 수준이었는데, 이러한 층들의 표면은 단지 ELO 공정을 위한 성장 제한 마스크 표면의 복제(replication)이기 때문이다. 이러한 매끄러움은, 전기 연결 패드와 같은, 추가 처리를 위해 소자 유닛을 디스플레이 패널에 유지하는 데 도움이 될 수 있다.
ELO 날개 상의 제작된 그대로의 μLED는 간단한 스탬프, 진공 척, 또는 접착제 부착된 캐리어 플레이트에 의해 추가 처리를 위한 다른 캐리어 상으로 전사(transfer)될 수 있다. Ⅲ족 니트라이드 반도체 층들은 하나 이상의 섬 유형 Ⅲ족 니트라이드 반도체 층들이 하나 이상의 소자들의 막대(bar)를 형성하도록 치수화된다. 이렇게 함으로써, 거의 동일한 소자들을 자기 조립 배열로 서로 인접하게 제작할 수 있으므로, 집적화를 통해, 규모확대를 더 쉽게 할 수 있다. 대안적으로, ELO Ⅲ족 니트라이드 층들은 나중에 소자들의 막대들 또는 개별 칩들로 나뉠 수 있도록, 초기에 합체(coalesce)하여 만들어질 수 있다.
이러한 막대의 모든 소자는, 적합한 제조 공정을 설계함으로써, 분리되어 또는 다른 소자들과 함께 처리될 수 있다. 예를 들어, 모놀리식 집적(monolithic integration)을 위한 소자 막대에 대한 공통 캐소드 또는 애노드를 만들 수 있거나, 또는 풀 컬러 디스플레이 응용분야를 위한 개별 소자들을 처리할 수 있다. 결과적으로 높은 수율을 얻을 수 있다.
본 발명의 큰 이점은, 건식 에칭에 의해 손상된 층들이 에피택셜 층들의 재성장에 의해 표면 결함을 치유하도록 하는 에피택셜 및 비에피택셜 브리지를 사용하여, 소자 유닛들과 개구 영역 위의 층을 연결하는 것을 포함한다.
에피택셜 또는 비에피택셜 브리지는, 브리지가 높은 재성장 온도 환경에 노출되더라도, 브리지의 오염 및 뒤틀림을 방지할 수 있다. 성장 제한 마스크를 제거하기 전에 층의 손상을 치유하기 위한 재성장을 구현하는 것이 중점이다. 성장 제한 마스크는 에피택셜 브리지를 지지할 수 있으며, 이는 에피택셜 브리지의 변형을 방지할 수 있다.
또한, 에피택셜 또는 비에피택셜 브리지는 기재의 표면에서 다수의 결함들을 갖는 개구 영역에서 멀리 방출 개구부를 배치할 수 있다. 이는 방출 개구부의 결함 수를 줄일 수 있다. 성장 제한 마스크 상의 낮은 결함 영역을 사용하면 녹색 또는 적색 발광 소자와 같은 장파장 소자의 신뢰성을 효율적으로 향상시킬 수 있다.
본 발명의 주요 양태들은 다음을 포함한다:
· 본 발명은, Ⅲ족 니트라이드 기재, 기재 상의 Ⅲ족 니트라이드 주형, Si, SiC, 사파이어, 등과 같은 외부 기재(foreign substrates)를 포함하는 동종 기재 및 이종 기재(homogeneous and heterogeneous substrates)를 이용하여, 산업적 수요를 만족하기 위한 제조가능성을 규모확대할 수 있다. 본 발명은 또한, 네이티브 기재(native substrate)의 결정 배향과는 무관하다.
· 본 발명은 Ⅲ족 니트라이드 ELO 층들의 날개 상에 소자의 발광 영역을 제조함으로써, 발광 영역에서 더 우수한 결정 품질을 제공하며, 이는 성능을 향상시킨다.
· 본 발명은 Ⅲ족 니트라이드 ELO 층들의 날개들에 국한된 더 작은 점유면적 소자들을 만듦으로써 수율을 증가시키는 데 활용될 수 있다.
· 소자의 발광 개구부는 Ⅲ족 니트라이드 ELO 층들의 날개 상에 만들어지며, 이는 네이티브 기재 상에 직접 만든 발광 개구부보다, 감소된 결함 및 적층 결함의 측면들에 있어서, 더 우수한 결정 품질을 제공한다.
· 에피택셜 또는 비에피택셜 브리지는 분리된(isolated) 소자 유닛들 및 층들을 결정성 층상 성장 환경(crystalline layered growth environment) 내로 다시 도입하는 데 도움이 될 것이다.
· 재성장 결정 층들은 메사 생성과 함께 겪게되는 플라즈마 기반 에칭과 관련된 손상을 치유한다.
· 매우 얇은 고 캐리어 도핑층(p형)이 재도입된 완성된 소자 층들 상에서 재성장되었으며, 이는 재성장 챔버에서 활성 영역의 노출 시간을 줄임으로써 손상을 방지할 수 있다.
· 대안적으로, 에피택셜 또는 비에피택셜 브리지를 갖는 n형 ELO 층들은 완전한 소자 결정성 층들의 성장을 위해 재성장 챔버 내로 다시 도입될 수 있다.
· 기재로부터 소자 층들을 분리하는 데 레이저 리프트오프(laser liftoff)를 사용하지 않기 때문에, 손상이 발생하지 않는다.
· 손상 없는 분리 공정은, 동종 기재 및 이종 기재(heterogeneous substrate)를 포함하는, 임의의 종류의 기재에 적용될 수 있다.
· 선택된 소자는 호스트 기재로부터 추출될 수 있으므로, 소자를 전사(transfer)하는 공정이 향상된다.
· 진공 공정 또는 스탬핑 공정은 소자들의 선택성을 가능하게 한다.
· 본 발명이 호스트 기재로부터의 개별적 또는 분리된 소자들을 전형적으로 더 우수한 열 전도 캐리어인 외부 캐리어로 본딩하기 때문에, 휨(bowing)과 같은 웨이퍼 대 웨이퍼 본딩 문제는 피할 수 있다. 또한, 개별적 소자들을 함께 외부 캐리어에 부착하여, 캐리어 상에서 사용 가능한 열 확산을 제한하는 대신에, 더 많은 열 공간이 선택적 전사(selective transfer)에 의해 캐리어 상의 각각의 소자에 할당될 수 있다.
· 기재는 다음 배치(batch)의 소자들을 위해 재활용할 수 있다.
이 방법을 사용하는 몇 가지 가능한 설계는 본 발명의 다음의 상세한 설명에서 예시된다. 본 발명은 위에 명시된 반도체 기재로부터 반도체 소자들을 제거하는 것에 대한 상호 참조된 발명들과 결합될 때, 종래의 제조가능한 소자 요소들에 비해 많은 이점을 갖는다.
이제 전체에 걸쳐 유사한 지시 번호가 그에 상응하는 부분을 나타내는 도면들을 참조하면:
도 1은, 본 발명의 일 구현예에 따른, 기재, 성장 제한 마스크, 비합체된(non-coalesced) Ⅲ족 니트라이드 에피택셜 측면 과성장(ELO) 층들, 및 합체된(coalesced) Ⅲ족 니트라이드 ELO 층들을 도식적으로 보여준다.
도 2a, 2b 및 2c는, 본 발명의 일 구현예에 따라, Ⅲ족 니트라이드 ELO 층들 및 Ⅲ족 니트라이드 소자 층들이 함께 섬 유형 Ⅲ족 니트라이드 반도체 층들을 형성하는 것을 도시한다.
도 3a 및 3b는, 도 2a 및 2b의 ELO 층 패턴에 관계없이, 지정된 에피택셜 브리지를 갖는 호스트 기재로부터 목적하는 형상으로 분리된 Ⅲ족 니트라이드 ELO 소자 층들을 도시한다.
도 3c 및 3d는, 도 2a 및 2b의 ELO 층 패턴에 관계없이, 지정된 비에피택셜 링크를 갖는 호스트 기재로부터 목적하는 형상으로 분리된 Ⅲ족 니트라이드 ELO t소자 층들을 도시한다.
도 4a는 개방 영역을 포함하는 합체된 영역을 갖는 ELO 날개를 예시한다; 도 4b는 ELO 날개의 소자 층들 상에 형성된 메사 구조체를 도시한다; 도 4c는 블랭킷(blanket) 증착된 패시베이션 층을 예시한다; 도 4d는 p형 층 상의 발광 영역의 개구부를 도시한 것이다; 도 4e는 에피택셜 브리지 구조체 형성과 함께 소자 메사(device mesa)를 예시한다; 도 4f는 성장 제한 마스크를 노출시키기 위한 깊은 에칭을 예시한다; 도 4 g는 깊은 에칭에서 소자 메사의 노출된 에피택셜 층들을 보호하기 위한 성장 제한 층을 예시한다; 도 4h는 p-층 상의 재성장 메사 개구부를 예시한다; 도 4i는 얇은 p-층 재성장을 예시한다; 도 4j는 매달린(hanging) 에피택셜 브리지 소자 구조체를 도시한다; 도 4k는 TCO 층 윈도우 형성을 예시한다; 도 4l은 p-패드 및 n-패드 증착을 예시한다. 도 4m은 스탬프를 사용하여 매달린 에피택셜 브리지 소자 구조체를 뽑은 다음, 이것들을 디스플레이 패널 상에 배치하는 것을 보여준다; 도 4n은 마이크로 LED 디스플레이 패널을 실현하기 위한 공정의 흐름도이다.
도 5a는 개방 영역을 포함하는 합체된 영역을 갖는 ELO 날개를 예시한다; 도 5b는 ELO 날개의 소자 n형 층들 상에 형성된 소자 메사 구조체를 도시한다; 도 5c는 에피택셜 브리지의 형성과 함께 소자 유닛들을 분리하기 위한 깊은 에칭을 도시한다; 도 5d는 깊은 에칭에서 소자 메사의 노출된 에피택셜 층을 보호하기 위한 성장 제한층을 도시한다; 도 5e는 n형 ELO 층 날개 위의 재성장 패치(regrowth patch)의 개구부를 도시한다; 도 5f는 n형, 활성 영역, 전자 차단 층, 및 p형 층들을 포함하는 재성장 소자 층들을 도시한다; 도 5g는 TCO 블랭킷 증착을 예시한다; 도 5h는 소자 메사 상에 발광 부분을 고정하는 것을 도시한다; 도 5i는 회로 단락 경로를 에칭으로 제거하는 것을 도시한다; 도 5j는 리프트오프 고정 마스크 층(liftoff securing mask layer)을 도시한다; 도 5k는 p-패드 및 n-패드 형성을 도시한다; 도 5l은 스탬프를 사용하여 매달린 에피택셜 브리지 소자 구조체를 뽑은 다음 이것들을 디스플레이 패널에 배치하는 것을 도시하고, 도 5m은 마이크로 LED 디스플레이 패널을 구현하는 공정의 흐름도이다.
도 6a, 6b 및 6c는, 베이스 ELO 층과 성장 제한 마스크 사이의 인터페이스가 n형 전류 주입으로서 사용될, 수직 패드 구성을 도시한다.
도 7은, 호스트 기재로부터, 분리된 Ⅲ족 니트라이드 ELO 소자 층들을 집어내기(pick) 위한 진공 척(vacuum chuck)의 설계이다.
도 8은 본 발명에 따른 반도체 소자들을 제조하는 방법을 설명하는 흐름도이다.
바람직한 구현예에 대한 다음의 설명에서, 본 발명이 실시될 수 있는 특정 구현예가 인용된다. 이해되어야 하는 바와 같이, 다른 구현예들이 이용될 수 있고, 본 발명의 범위를 벗어나지 않고 구조적 변경이 이루어질 수 있다.
개요
본 발명은, LED를 포함하는 발광 소자와 같은 반도체 소자를 제조하는 방법을 설명하고, 여기서 반도체 층들은, 에피택셜 브리지로 알려진, 매우 섬세한 접촉(delicate contact)으로 호스트 기재 상에 남아 있다. ELO에 의존하기 때문에, 본 발명은 Si, SiC, 사파이어와 같은 외부 기재(foreign substrates), 반도체 층의 주형, 또는 ELO 엔지니어링 층 주형을 함유하는 호스트 기재에 쉽게 적용할 수 있다. 본 발명은 LED를 다루고, 마이크로 공동(cavity) LED는 호스트 기재로부터 분리될 수 있는 우수한 결정 품질 ELO 날개 상에 제조될 수 있고, 그 다음 선택적으로(selectively) 선택될 수 있거나, 또는 디스플레이 후면 패널 상에 전사(transfer)될 수 있다.
도 1은 구성들(schematics)(100a 및 100b)을 사용하는 방법을 예시한다. 본 방법은, 먼저 벌크 GaN 기재(101)와 같은, Ⅲ족 니트라이드 기반 기재(101)를 제공한다.
구성(100a)에서, 성장 제한 마스크(102)는 Ⅲ족 니트라이드 기반 기재(101) 상에 또는 그 보다 위에 형성된다. 특히, 성장 제한 마스크(102)는 기재(101)에 직접 접촉하도록 배치되거나, 또는 MOCVD, 등을 사용하여 기재(101) 상에 증착된 Ⅲ족 니트라이드 기반 반도체 층 또는 주형으로 이루어진 중간 층을 통해 간접적으로 배치된다.
성장 제한 마스크(102)는 베이스 기재(101) 상에 증착된 절연제 필름, 예를 들어, SiO2 필름으로부터 형성될 수 있으며, 예를 들어, 플라즈마 화학 기상 증착(CVD), 스퍼터(sputter), 이온빔 증착(IBD), 등에 의해 형성될 수 있으며, 여기서 SiO2 필름은 미리 결정된 포토 마스크를 사용하여 포토리소그래피에 의해 패터닝된 후, 개구부 영역들(103), 및 비성장 영역들(no-growth regions, 104)(패터닝될 수도 있거나 패터닝되지 않을 수도 있음)을 포함하도록 에칭된다. 본 발명은, 성장 제한 마스크(102)로서, SiO2, SiN, SiON, TiN, 등이 사용될 수 있다. 상기 재료들로 이루어진 다층 성장 제한 마스크(102)가 바람직하다.
GaN 기반 층들과 같은, 에피택셜 Ⅲ족 니트라이드 층들(105)은 GaN 기재(101) 및 성장 제한 마스크(102) 상에 ELO 방법을 사용하여 성장된다. Ⅲ족 니트라이드 ELO 층(105)의 성장은 Ⅲ족 니트라이드 기반 기재(101) 상의 개구부 영역(103)에서 먼저 발생하고, 이어서 성장 제한 마스크(102) 위의 개구부 영역(103)으로부터 측방향으로 발생한다. Ⅲ족 니트라이드 ELO 층(105)의 성장은, 인접한 개구부 영역(103)에 있는 Ⅲ족 니트라이드 ELO 층(105)이 성장 제한 마스크(102)의 상단부에서 합체할 수 있기 전에 중단되거나 중단될 수 있으며, 여기에서 이러한 중단된 성장은 인접한 Ⅲ족 니트라이드 ELO 층들(105) 사이에 비성장 영역들(104)을 초래한다. 대안적으로, Ⅲ족 니트라이드 ELO 층(105)의 성장은 계속될 수 있고, 구성(100b)에 도시된 바와 같이, 이웃하는 Ⅲ족 니트라이드 ELO 층(105)과 합체하여, 만나는 영역에서 증가된 결함들의 합체된 영역(106)을 형성할 수 있다.
도 2a, 2b 및 2c에서, 구성들(200a, 200b, 200c, 200d 및 200e)은 추가적인 Ⅲ족 니트라이드 소자 층들(107)이 Ⅲ족 니트라이드 ELO 층들(105) 상에 또는 그 보다 위에 증착되는 방법을 도시하고, 활성 영역(107a), p형 층(107b), 전자 차단 층(EBL)(107c), 및 클래딩 층(107d) 및 다른 층들을 포함할 수 있다. Ⅲ족 니트라이드 ELO 층의 개방 영역은 영역(201)으로 표시되고, 이웃한 Ⅲ족 니트라이드 ELO 층 날개들이 만날 수 있거나 만나지 않을 수도 있는 영역은 영역(202)으로 표시된다.
Ⅲ족 니트라이드 ELO 층들(105)이 100a에 도시된 바와 같이 합체되기 전에 멈출 때, 또는 Ⅲ족 니트라이드 ELO 층들(105)이 100b에 도시된 바와 같이 합체된 영역(106)에서 계속 합체되었을 때, Ⅲ족 니트라이드 ELO 층들(105) 및 Ⅲ족 니트라이드 소자 층들(107)은 비성장 영역(104)에 인접한 그 에지들에 하나 이상의 평평한 표면 영역들(108) 및 층 굽힘 영역들(layer bending regions)(109)을 포함한다. 평평한 표면 영역(108)의 폭은 적어도 3 ㎛, 및 가장 바람직하게는 10 ㎛ 이상이다.
소자들(110)의 발광 활성 영역(107a)은 영역(201)의 양측, 바람직하게는 개구부 영역(103)과 에지 부분(109) 또는 합체된 영역(106) 사이의 평평한 표면 영역들(108)에서 처리된다. 그렇게 함으로써, 소자(110)의 막대는, 구성들(200d 및 200e)에 표시된 바와 같이, 막대의 길이를 따라 개구부 영역(103)의 양쪽에 쌍둥이 또는 거의 동일한 발광 개구부들(111)의 배열을 가질 것이다.
기재(101)로부터 발광 영역들을 제거하는 방법에는 여러 가지가 있다. 예를 들어, 본 발명은 발광 소자들(110)을 제거하기 위해 ELO 방법을 이용할 수 있다. 본 발명에서, 기재(101)와 Ⅲ족 니트라이드 ELO층(105) 사이의 본딩 힘은 성장 제한 마스크(102)에 의해 약해진다. 이 경우에, 기재(101)와 Ⅲ족 니트라이드 ELO 층들(105) 사이의 본딩 영역은 개구부 영역(103)이며, 개구부 영역(103)의 폭은 Ⅲ족 니트라이드 ELO 층들(105)보다 좁다. 결과적으로, 성장 제한 마스크(102)에 의해 본딩 면적이 감소하므로, 이 방법이 에피택셜 층들(105, 107)을 제거하는 데 바람직하다.
본 발명은 마이크로 LED 소자를 구현하기 위한 두 가지 접근법을 제안한다. 하나의 접근법에서, 도 3a 및 도 3b의 구성들(300a 및 300b)에 도시된 바와 같이, 에피택셜 브리지(301)를 포함하는 연결 링크가 형성된다. 에피택셜 브리지(301)는 영역(202)과 소자 유닛 패턴(302)을 연결한다. 도 3b에 도시된 바와 같이, 에피택셜 브리지(301)는 길이(L) 및 폭(W1)을 갖고, 이때 폭 W1보다 작은 폭 W2의 좁은 테이퍼를 갖는다. 에피택셜 브리지(301)는 목적하는 소자 유닛 패턴(302)을 수행하면서 형성될 수 있거나, 대안적으로, 비에피택셜 브리지(303)를 구현하기 위해 별도의 에칭 단계가 전용될 수 있다. 소자 유닛 패턴(302)은 정사각형, 직사각형, 원형 또는 임의의 부정형의 형상일 수 있다. 도 3a에 도시된 패턴들(302)을 형성하기 위해, 도 2에 기술된 바와 같은 영역(201) 및 영역(202)은 플라즈마 기반 환경에서 에칭된다. 이 단계는 에피택셜 브리지(301)를 호스트 기재(101)와 유지하면서, 호스트 기재(101)로부터 소자 유닛 패턴들(302)을 분리시킨다.
대안적으로, 도 3c 및 도 3d의 구성들(300c 및 300d)에 도시된 바와 같이, 에피택셜 브리지(301) 대신에, 비에피택셜 브리지(303)를 포함하는 연결 링크는 성장 제한 마스크(102) 이외의 재료 또는 심지어 성장 제한 마스크(102)와 동일한 재료로 생성될 수 있다. 분리 길이(304)는 ELO 층들(105)의 날개 영역 상에 적어도 부분적으로 머무르고, 발광 개구부(111)에 대해 우수한 결정 품질을 보장하고, 또한 본 명세서에서 나중에 설명되는 방법들을 사용하여 소자들(110)을 집어낼 때 깨지기 쉬운 측면(fragile aspect)을 보장한다.
기재(101)로부터 발광 영역들을 제거하는 방법에는 여러 가지가 있다. 예를 들어, 본 발명은 발광 소자들(110)을 제거하기 위해 ELO 방법을 이용할 수 있다. 본 발명에서, 기재(101)와 Ⅲ족 니트라이드 ELO 층들(105) 사이의 본딩 강도는 에피택셜 브리지(301)에서 W2의 더 좁은 설계에 의해 약화된다. 결과적으로, 본딩 면적이 감소하기 때문에, 이 방법은 에피택셜 층들(105, 107)을 제거하는 데 적합하다.
일 구현예에서, Ⅲ족 니트라이드 ELO 층들(105)은, 도 1의 구성(100b)에 의해 도시된 바와 같이, 영역(106)에서 서로 합체되도록 허용된다. Ⅲ족 니트라이드 ELO 층들(105)이 영역(106)에서 합체된 후에, 후속 Ⅲ족 니트라이드 반도체 소자 층들(107)이 증착된다. 발광 요소 개구부들(111)은 나중에 제조 공정에서 합체된 영역(106) 및 영역(201)으로부터 떨어진 Ⅲ족 니트라이드 ELO 층들(105)의 날개들 상에 제조될 것이다.
도 3a 및 도 3c에 도시된 바와 같이, 3족 니트라이드 반도체 층들(107)은, 예를 들어, 건식 에칭(dry etching) 또는 레이저 스크라이빙(laser scribing), 등을 이용하여 소자 유닛 패턴들(302)로 분할될 수 있다. 분리 거리(304)는 영역(202)의 일부를 에칭한 후 Ⅲ족 니트라이드 ELO 층들(105) 사이의 거리이다. 또한, 에피택셜 브리지(301) 또는 비에피택셜 브리지(303)의 길이(L)를 분리 거리(separation distance)(304)로 정의하며, 이는 소자 유닛 패턴들(302)을 비성장 영역(104)으로부터 멀리 위치시킴으로써 Ⅲ족 니트라이드 ELO 층들(105)의 날개들 상의 발광 개구부(111)에 대한 우수한 결정 품질을 보장한다. 특히, 비성장 영역(104)으로부터 적어도 1 ㎛의 거리는 발광 개구부(111)에 대해 우수한 결정 품질을 보장할 것이다.
소자 유닛 패턴들(302)은 위에서 언급된 바와 같이 발광 개구부들(111)을 포함할 수 있으며, 이들은 소자들(110)의 제거를 용이하게 하기 위해 성장 제한 마스크(102) 바로 위 또는 그 보다 위에 배치된 별도의 영역들(202)에서 분리 거리(304)에 배치된다. 분리 거리(304)는 1 ㎛ 이상이 바람직하며, 이는 연결 링크의 파쇄(fracturing) 및/또는 쪼개짐(cleaving)에 의해 에피택셜 브리지(301) 또는 비에피택셜 브리지(303)의 파단을 용이하게 한다.
바람직하게는, 전류를 인가하여 미리 결정된 파장의 광을 방출하는 발광 개구부(111)의 에지는 영역(202)의 에지로부터 1 ㎛ 보다 멀리 떨어져 있다. 소자(110)를 제거하기 위해 분리 영역(202)이 파쇄될 때, 방출 개구부(111)가 손상될 수 있다. 더 바람직하게는, 발광 개구부(111)는 영역(201)의 에지로부터 2 ㎛ 이상 떨어져 있으며, 이는 개구부(111) 영역의 결함들의 개수를 감소시킨다.
이렇게 함으로써, 수율에 대한 공정 허용 오차가 더 커진다. 도 3a 및 도 3c에서 볼 수 있는 바와 같이, 소자 유닛 패턴들(302)이, 호스트 기재(101)와 함께, 에피택셜 브리지(301) 또는 비에피택셜 브리지(303)와 함께 도시된다.
에피택셜 브리지(301) 또는 비에피택셜 브리지(303)에 대한 2가지 접근법이 뒤따른다.
(i) p형 재성장 층을 유지하기 위한 에피택셜 브리지
명료함을 위해, 이 설명은 도 4a 내지 4n에 설명된 바와 같은, 하나의 소자(110)로 제한된다. 하나의 접근법에서, 에피택셜 소자 층들(107)은 완전한 소자 구조, 즉 적어도 n형 영역, 활성 영역 및 p형 영역으로 이루어진다.
본 발명에 대한 전형적인 제조 단계들은 아래에서 더 상세하게 설명된다:
단계 1: 기재(101) 상에 직접 또는 간접적으로 복수의 스트라이프형 개방 영역들(striped opening areas)(103)을 갖는 성장 제한 마스크(102)를 형성하는 단계로서, 여기서 기재(101)는 Ⅲ족 니트라이드 기반 반도체이거나, 또는 기재는 이종 기재(hetero-substrate, Si, SiN, 사파이어, 등)이거나, 성장 제한 마스크들(102)을 포함하여 제조된 주형이다.
단계 2: 도 4a의 구성(400a)에 도시된 바와 같이, 성장 제한 마스크(102)를 사용하여 기재(101) 상에 또는 그 보다 위에 Ⅲ족 니트라이드 ELO 층들(105)을 성장시키는 단계로서, 성장이 성장 제한 마스크(102)의 스트라이프형 개방 영역들(103)에 평행한 방향으로 연장하되, 개방 영역들(103)의 양 측면 상의 Ⅲ족 니트라이드 ELO 층들(105)의 날개들이 영역들(106)로 합체되도록 한다. 그 후, Ⅲ족 니트라이드 ELO 층들(105) 상에 복수의 에피택셜 소자 층들(107)을 성장시키는 단계. 이 단계는, 기재(101)와 분리된 Ⅲ족 니트라이드 ELO 층들(105) 및 소자 층들(107) 사이의 브리지(301, 303)를 포함하는 연결 링크를 형성하면서, 성장 제한 마스크(102) 상의 Ⅲ족 니트라이드 ELO 층들(105) 및 소자 층들(107)을 분리한다.
단계 3: 도 4b의 구성(400b1)(상면도), 구성(400b2)(측면도), 구성(400b3)(측면도)에 도시된 바와 같이, 면적(a1 x b1)을 갖는 발광 메사(401)가, 포토 마스크 및 통상적인 방법들을 사용하여, 그리고 플라즈마 기반 환경 에칭에 의해 기저 층들을 노출하여, Ⅲ족 니트라이드 ELO 층들(105)의 날개 상에서, 합체된 영역(106)으로부터 떨어져서, 그리고 평평한 표면 영역(108) 상에서, 제작된다.
단계 4: 도 4c의 구성(400c1)(상면도), 구성(400c2)(측면도), 구성(400c3)(측면도)에 도시된 바와 같이, 제2 성장 제한 마스크(402)는 블랭킷 증착되며, 여기서 이 제2 성장 제한 마스크(402)는 이전에 ELO 패터닝화에 사용된 것과 유사한 재료 또는 다른 재료일 수 있다. 이 제2 성장 마스크(402)는 또한, 플라즈마 기반 에칭과 관련된 손상을 치유하거나 개선하기 위해 패시베이션하는 기능을 가질 수 있다. 도 4d의 구성(400d1)(상면도), 구성(400d2)(측면도), 구성(400d3)(측면도)에 도시된 바와 같이, 선택적으로(selectively) 마스킹된 영역(403)의 리프트오프는 둘러싼 에칭된 부분을 보호하면서 수행될 수 있다.
단계 5: 도 4e의 구성(400e1)(상면도), 구성(400e2)(측면도), 구성(400e3)(측면도)에 도시된 바와 같이, 이전의 발광 메사(401)보다 더 큰 면적(a2 x b2)을 갖는 구조체(404)를 형성하며, 이는 소자들(110)을 분리하기 위한 면적(a1 x b1)을 가지며, 여기서 소자들(110)은 서로 분리되고 이전에 언급된 브리지들(301, 303)에 의해 호스트 기재(101)과의 연결이 유지된다. 도 4f의 구성(400f1)(상면도), 구성(400f2)(측면도), 구성(400f3)(측면도)에 도시된 바와 같이, 긴 에칭이 수행되어 적어도 기저의 성장 제한 마스크(102)를 노출시킨다. 이 단계에서, 긴 에칭 동안, 에피택셜 브리지(301) 설계는 n형 층 링크(405)가 개방 영역(103)에 남도록 설계되었다. 메사(a2 x b2)를 형성하기 위해 사용되는 메사 에칭 층(406)은 SiO2, SiN, 등과 같은 하드 마스크(hard mask)일 수 있다. 대안적으로, 포토 레지스트(PR) 마스크가 또한, 사용될 수 있다.
단계 6: 도 4 g의 구성(400g1)(상면도), 구성(400g2)(측면도), 구성(400g3)(측면도)에 도시된 바와 같이, 보호 층(407)이 블랭킷 증착된다. 층들(406 및 407)은 동일한 재료 또는 상이한 재료들일 수 있다. 층(407)은 구조체(404)의 형성 동안 노출된 메사(401)를 보호한다. 도 4h의 구성(400h1)(상면도), 구성(400h2)(측면도), 구성(400h3)(측면도)에 도시된 바와 같이, 면적(a3×b3)을 갖는 재성장 영역(408)이 한정된다. 면적(a2 x b2)을 갖는 구조체(404)를 한정하기 위해 포토레지스트 마스크를 사용할 때, 보호층(407)을 블랭킷 증착한 후에, 구조체(404)를 실현하기 위해 리프트 오프가 수행된다. 그렇지 않으면, 보호층(407) 및 메사 에칭 층(406)은 재성장을 위해 p-층 상에 선택적으로(selectively) 노출된다.
단계 7: 도 4i의 구성(400i1)(상면도), 구성(400i2)(측면도), 구성(400i3)(측면도)에 도시된 바와 같이, 구조체(404)는 결정 층 성장 환경으로 복귀된다. 노출된 재성장 영역(408)은 p형 영역, 활성 영역 및 n형 영역으로 구성되므로, 재성장 층에 주의를 기울여야 한다. MBE 또는 감소된 온도 환경이, 노출된 재성장 영역(408) 위에 얇고 더 높은 도핑 p형 층을 재성장시키는 데 사용되어야 한다. 대안적으로, 이전에 성장된 활성 영역에 대한 손상을 피하기 위해 펄스 레이저 증착(PLD) 또는 펄스 스퍼터링 증착(PSD) 기술이 또한 사용될 수 있다. 에피택셜 브리지(301)(미도시) 및 에피택셜 층 링크(405)는, 약간 상승된 파라미터에서 조차도, 분리된 구조체(404)를 유지하기에 충분히 강할 수 있다. 그러나, 이 시나리오에서, 활성 영역의 열화를 피하기 위해, 위에서 언급된 증착 방법 중 어느 하나를 선택하여 얇은 고도핑(highly doped) p형 층(409)을 재성장시킬 수 있다. 에칭된 메사(401) 위에 높은 캐리어 밀도 p형 층(409)을 재성장시키면 플라즈마 기반 에칭 환경에 의해 야기되는 손상을 치유할 것이다.
단계 8: 도 4j의 구성(400j1)(상면도), 구성(400j2)(측면도), 구성(400j3)(측면도)에 도시된 바와 같이, 제2 성장 제한 마스크(402) 및 보호층(407)은 완충 하이드로플루오르산(BHF) 또는 하이드로플루오르산(HF)과 같은, 화학적 에칭액을 사용하여 용해되어, 매달린 브리지(hanging bridge)로서 에피택셜 브리지(301) 또는 비에피택셜 브리지(303)를 생성한다.
단계 9: 도 4k의 구성(400k1)(상면도), 구성(400k2)(측면도), 구성(400k3)(측면도)에 도시된 바와 같이, ITO(Indium Tin Oxide)와 같은 투명 전도성 옥사이드(TCO) 층(410)은 매달린 브리지 소자들(110) 위에 증착된다. a4×b4의 면적을 갖는 TCO 층(410)의 패터닝 메사 구조체는 a3×b3의 면적을 갖는 재성장 영역(408)보다 작게 선택되어, 그 차이 면적이 p형 전기전도성 층을 배치하는 데 사용될 수 있다.
단계 10: 도 4l의 구성(400l1)(상면도), 구성(400l2)(측면도), 구성(400l3)(측면도)에 도시된 바와 같이, 전기 접촉 패드들(411)은 전기 주입을 위한 p형 층(412) 및 n형 층(413) 위에 배치된다.
단계 11: 완성된 마이크로 LED 소자(110)는 호스트 기재(101)에 대해 매우 섬세한 매달린 브리지(301, 303)를 갖는다. 브리지(301, 303)의 강도는 브리지들(301, 303)의 파라미터를 조절함으로써 섬세해지도록 설계될 수 있다. 도 4m의 구성에 도시된 바와 같이, 단계 10에서 구현된 매달린 브리지 마이크로 LED(110)는 스탬프(414), 진공 척, 등에 의해 호스트 기재(101)으로부터 뽑힌다. 예를 들어, c-평면 기재를 사용하는 경우, 에피택셜 브리지(301)는 마이크로 LED 소자(110)를 제거하기 위해 m-평면의 쪼개짐성(cleavability)을 이용하여 에피택셜 브리지(301)를 파단시킬 수 있다. 에피택시 브리지(301)를 사용할 때, 스탬프(414) 또는 진공 척의 기계적 힘은 링크(301)를 쉽게 파단하여 호스트 기재(101)로부터 소자들(110)을 분리할 수 있다.
단계 12: 뽑아낸 LED 소자들은 중간 임포저(intermediate imposer, 415) 위에 놓인 다음, LED 소자들은 중간 임포저로부터 디스플레이 패널(416)로 분산된다. 디스플레이 패널(416)은 n형 전기 연결부(417)를 위한 내장된 전극 트랙 패드(embedded electrode track pad)를 갖고 p-패드 전기 트랙(418)은 절연체 또는 세퍼레이터(419) 상에 배치된다. 마이크로-LED 디스플레이(416)는 TV, 랩탑, 전화기, AR/VR/MR, HUD, 레티나 디스플레이 응용분야, 등과 같은 여러 응용분야에서 사용될 수 있다.
도 4n은 앞에서 설명한 단계들 1 내지 12를 추가적으로 설명하는 흐름도이다.
(ii) n형, 활성 영역, 및 p형의 재성장 층들을 유지하기 위한 에피택셜 브리지
명확성을 위해, 이 설명은 도 5a 내지 5n에 설명된 바와 같은, 하나의 소자 유닛으로 제한된다. 이 접근 방식에서, 에피택셜 층들은 재성장을 수행하기 전에 n형 층들로만 구성된다.
본 발명에 대한 전형적인 제조 단계들은 하기에서 더 상세히 설명된다:
단계 1: 기재(101) 상에 직접 또는 간접적으로 복수의 스트라이프형 개방 영역들(103)을 갖는 성장 제한 마스크(102)를 형성하는 단계로서, 여기서 기재(101)는 Ⅲ족 니트라이드 기반 반도체이거나, 또는 기재는 이종 기재이거나, 또는 성장 제한 마스크들을 포함하여 제조된 주형이다.
단계 2: 도 5a의 구성(500a)에 도시된 바와 같이, 성장 제한 마스크(102)를 사용하여 기재(101) 상에 복수의 Ⅲ족 니트라이드 ELO 층들(105)을 성장시켜, 성장이 성장 제한 마스크(102)의 스트라이프형 개방 영역들(103)에 평행한 방향으로 연장하되, 개방 영역들(103)의 양 측면 상에서 Ⅲ족 니트라이드 ELO 층들(105)의 날개들이 영역들(106)로 합체하도록 한다. 그 후, Ⅲ족 니트라이드 ELO 층들(105) 상에 복수의 에피택셜 소자 층들(107)을 성장시킨다.
단계 3: 도 5b의 구성(500b1)(상면도), 구성(500b2)(측면도)에 도시된 바와 같이, n형 층들을 분리된 소자들(isolated devices)(110)로 분리(separating)하기 위한 면적(a2 x b2)을 갖는 구조체(400)를 형성한다. 분리(isolation)는 각각의 소자(110)를 그 이웃으로부터 분리(separating)하고, 호스트 기재(101)와 브리지(301, 303)의 연결을 유지한다. 도 5c의 구성(500c1)(상면도), 구성(500c2)(측면도)에 도시된 바와 같이, 적어도 기저의 ELO 성장 제한 마스크(102)를 노출시키기 위해 더 깊은 에칭이 수행된다. 이 단계에서, 에피택셜 브리지(301)의 긴 에칭 동안, n형 층 링크(405)가 개방 영역(103)과 함께 남도록 설계된다. 메사(a2 x b2)를 형성하기 위해 사용되는 층(406)은 SiO2, SiN, 등과 같은 하드 마스크일 수 있거나, 또는 포토 레지스트(PR)가 또한, 사용될 수 있다.
단계 4: 도 5d의 구성(500d1)(상면도), 구성(500d2)(측면도)에 도시된 바와 같이, 보호 층(407)이 블랭킷 증착된다. 층들(407 및 406)은 동일한 재료 또는 상이한 재료로 이루어질 수 있다. 층(407)은 구조체(404)(a2 x b2)의 형성 동안 노출된 메사(401)를 보호한다. 도 5e의 구성(500e1)(상면도), 구성(500e2)(측면도)에 도시된 바와 같이, 면적(a3×b3)을 갖는 재성장 영역(408)이 한정된다. 면적(a2 x b2)를 갖는 구조체(404)를 한정하기 위해 포토레지스트 마스크를 사용하는 경우, 보호 층(407)을 블랭킷 증착한 후에, 구조체(404)를 실현하기 위해 리프트오프가 수행된다; 다르게는, 보호 층(407) 및 메사 에칭 층(406)은 재성장을 위해 n형 층 상에 선택적으로(selectively) 노출된다.
단계 5: 도 5f의 구성(500f1)(상면도), 구성(500f2)(측면도)에 도시된 바와 같이, 구조체(404)는 결정 층 성장 환경으로 다시 보내진다. 노출된 재성장 영역(408)이 n형 층을 포함하기 때문에, n형 층, 활성 영역 및 p형이 재성장 단계에서 성장된다. 이전에 포함된 활성 영역이 없기 때문에, 통상적인 MOCVD 챔버를 사용하여 전체 소자(100) 구조체를 재성장시킬 수 있다. 대안적으로, MBE 또는 감소된 온도 환경, 펄스 레이저 증착(PLD), 또는 펄스 스퍼터링 증착(PSD) 기술들이 또한, 사용될 수 있다. 에피택셜 브리지(301) 및 에피택셜 층 링크(405)는, 높은 파라미터에서도, 격리된 구조체(404)를 유지하기에 충분히 강할 수 있다.
단계 6: 도 5 g의 구성(500g1)(상면도), 구성(500g2)(측면도)에 도시된 바와 같이, TCO 층(410)은 격리된 구조체(404)의 재성장 층들뿐만 아니라, 보호 층(407) 및 메사 에칭 층(406) 위에 증착된다.
단계 7: 도 5h의 구성(500h1)(상면도), 구성(500h2)(측면도)에 도시된 바와 같이, 면적 a4 x b4를 갖는 보호 메사(501)가 이제 발광 영역인 재성장 영역(408) 위에 배치되어, TCO 층(410)을 보호한다. 도 5i의 구성(500i1)(상면도), 구성(500i2)(측면도)에 도시된 바와 같이, 남아있는 TCO 층(410) 및 보호 층(407)이 제거되어, 에피택셜 브리지(301)가 호스트 기재(101)에 대한 유일한 연결을 유지하게 된다. 도 5j의 구성(500j1)(상면도), 구성(500j2)(측면도)에 도시된 바와 같이, 보호 메사(501)는 재성장 영역(408)으로부터 제거된다.
단계 8: 도 5k의 구성(500k1)(상면도), 구성(500k2)(측면도), 구성(500k3)(측면도)에 도시된 바와 같이, 전기 접촉 패드들(411)은 전기 주입을 위해 p형 층들(412) 및 n형 층(413) 위에 놓인다.
단계 9: 완성된 마이크로 LED 소자(110)는 호스트 기재(101)에 대한 매우 섬세한 매달린 브리지(hanging bridge)(301, 303)를 갖는다. 브리지들(301, 303)의 강도는 브리지들(301, 303)의 파라미터를 조절함으로써 섬세해지도록 설계될 수 있다. 도 5l의 구성에 도시된 바와 같이, 단계 8에서 구현된 매달린 브리지 마이크로-LED(110)는 스탬프(414), 진공 척, 등에 의해 호스트 기재(101)로부터 뽑힌다. 에피택셜 브리지(301)를 사용할 때, 스탬프(414) 또는 진공 척의 기계적 힘은 호스트 기재(101)로부터 소자들(110)을 분리하기 위한 링크(301)를 쉽게 파단시킬 수 있다.
단계 10: 뽑아낸 LED 소자들은 중간 임포저(415) 상에 놓인 다음, LED 소자들은 중간 임포저로부터 디스플레이 패널(416)로 분산된다. 디스플레이 패널(416)은 n형 전기 연결부(417)를 위한 내장된 전극 트랙 패드를 가지며, p-패드 전기 트랙(418)은 절연체 또는 세퍼레이터(419) 상에 놓인다. 마이크로-LED 디스플레이(416)는 TV, 랩탑, 전화기, AR/VR/MR, HUD, 레티나 디스플레이 응용분야 등과 같은 여러 응용분야에서 사용될 수 있다.
도 5m은 앞에서 설명한 단계들 1 내지 10을 추가적으로 설명하는 흐름도이다.
수직 패드 구성
에피택셜 브리지(301)는 또한, 도 6a, 6b, 및 6c에 나타낸 바와 같이, 수직 패드 구성 칩을 도출하기 위해 적용될 수 있다. 이것은 소자(110)를 도출하기 위한 접근 방법과 무관하다, 즉 재성장이 오직 p형 층에 대해서만 수행되었는지, 또는 완전한 LED 구조체가 성장되었는지 여부와 무관하다. 후면 인터페이스(601), 즉, 성장 제한 마스크(102)와 ELO 층(105) 사이의 인터페이스는, 도 6a의 구성(600a1)(상면도), 구성(600a2)(측면도), 구성(600a3)(측면도), 구성(600a3)(상면도), 구성(600a5)(측면도)에 도시된 바와 같이, n형 전류 주입층으로서 사용될 수 있다. 도 6b의 구성에 도시된 바와 같이, LED(110)는 스탬프(414), 진공 척, 등에 의해 호스트 기재(101)로부터 뽑힌다. 뽑아낸 LED 소자들(110)은 중간 임포저(415)에 놓여진 후, LED 소자들은 중간 임포저(415)로부터 디스플레이 패널(416)로 분산된다. 도 6c의 구성에 도시된 바와 같이, 디스플레이 패널(416)은 n-형 전기 연결부(417)를 위한 내장된 전극 트랙 패드를 가지며, p-패드 전기 트랙(418)은 절연체 또는 세퍼레이터(419) 상에 놓인다. 마이크로-LED 디스플레이(416)는 TV, 랩탑, 전화기, AR/VR/MR, HUD, 레티나 디스플레이 응용분야, 등과 같은 여러 응용분야에서 사용될 수 있다.
분리 공정에서, 영역들(201, 202)은, 필요하다면, 적어도 성장 제한 마스크(102)를 노출시키기 위해 에칭되고, Ⅲ족 니트라이드 ELO 층들(105)은 개별 소자들(110)로 분할되거나 또는 소자들(110)의 그룹으로서 함께 유지된다. 분할된 Ⅲ족 니트라이드 ELO 층들(105)은, 용매 세정, UV 오존 노출기, 등과 같은 공정을 위해, 호스트 기재(101)의 성장 제한 마스크(102) 상에 여전히 남아 있다. 따라서, RIE 또는 일부 다른 기술을 사용하여 분리 후 Ⅲ족 니트라이드 ELO 층(105)을 세정하는 것은, 잔류물들을 제거하는 데 도움이 될 것이고, 에칭 손상을 복구하기 위한 본딩 공정 또는 화학적 처리를 위해 표면을 제조하는 데 도움이 될 수도 있다. 이는 공정 시간과 비용을 줄이는 데 큰 이점이다. 대안적으로, 앞에서 나타낸 바와 같이, 보호 층(407)은 여전히 Ⅲ족 니트라이드 소자 층들을 호스트 기재에 고정하기 위한 보조 층으로서의 역할을 한다.
SiOx, SiNx, AlOx, SiONx, AlONx, TaOx, ZrOx, AlNx, TiOx, NbOx, 등(여기서 x > 0)과 같은, 많은 종류의 재료들이 보호 층(407)으로서 사용될 수 있다. 보호 층(407)은 소자(110)의 활성 영역(107a)으로부터의 광에 대해 투명한 층인 것이 바람직한데, 왜냐하면 그러면 기재(101)로부터 Ⅲ족 니트라이드 ELO 층들(105)을 제거한 후에 보호 층(407)을 제거할 필요가 없기 때문이다. 대안적으로, 보호 층(407)은 절연 층일 수 있다. 보호 층(407)이 절연 층이 아닌 경우, 보호 층(407)은 소자(110)의 p형 층(107b)과 n형 층(405)을 연결하여, 결국 단락 전류를 발생시키게 되는데, 이 경우, 보호 층(407)은 제거되어야 한다. 따라서, 보호 층(407)은 투명하고 절연 층이어야 한다.
더욱이, AlONx, AlNx, AlOx, SiOx, SiN, SiON은 소자(110) 표면, 특히 에칭된 GaN 결정을 패시베이션할 수 있다. 보호 층(407)은 소자(110)의 측벽들을 덮기 때문에, 이들 재료를 선택하는 것이 소자(110)의 측벽들로부터 흐르는 전류 누설을 줄이는 데 바람직하다. 또한, 소자(110)의 크기가 작을수록, 전류 누설이 커진다. 소자(110)의 측벽들을 패시베이션하는 것은 특히 분리 영역에서 매우 중요하다.
성장 제한 마스크의 형성
일 구현예에서, Ⅲ족 니트라이드 층들(105)은, SiO2로 이루어진 성장 제한 마스크(102)로 패터닝된 m-평면 GaN 기재(101)와 같은, Ⅲ족 니트라이드 기재(101) 상의 ELO에 의해 성장되며, 여기서 Ⅲ족 니트라이드 ELO 층들(105)은 성장 제한 마스크(102)의 상단부(106) 상에서 합체되거나 합체되지 않을 수 있다.
성장 제한 마스크(102)는 스트라이프형 개방 영역들(103)로 구성되며, 여기서 개방 영역들(103) 사이의 성장 제한 마스크(102)의 SiO2 스트라이프들은 1 ㎛ 내지 20 ㎛의 폭 및 10 ㎛ 내지 100 ㎛의 간격을 갖는다. 비극성 기재가 사용되는 경우, 개방 영역들(103)은 <0001> 축을 따라 배향된다. 반극성(semipolar) (20-21) 또는 (20-2-1) 기재들이 사용되는 경우, 개방 영역들(103)은, 각각, [-1014] 또는 [10-14]에 평행한 방향으로 배향된다. 기재의 다른 평면들도 사용될 수 있으며, 여기서, 개방 영역들(103)은 다른 방향들로 배향된다.
Ⅲ족 니트라이드 기재(101)를 사용하는 경우, 본 발명은 고품질의 Ⅲ족 니트라이드 반도체 층들(105, 107)을 얻을 수 있다. 그 결과, 본 발명은 또한, 감소된 전위(dislocation) 및 적층 결함들과 같은, 감소된 결함 밀도를 갖는 소자들(110)을 쉽게 얻을 수 있다.
또한, 이러한 기술은, 성장 제한 마스크(102)를 통해, ELO GaN 기반 층들(105)의 성장을 가능하도록 하는 한, 사파이어, SiC, LiAlO2, Si, Ga2O3 등과 같은, 이종 기재와 함께 사용될 수 있다.
성장 제한 마스크를 사용하여 기재 상에서 복수의 에피택셜 층들을 성장시킴
Ⅲ족 니트라이드 반도체 소자 층들(107)은 종래의 방법들에 의해 평평한 영역(108)의 Ⅲ족 니트라이드 ELO 층들(105) 상에 성장된다. 일 구현예에서, MOCVD는 Ⅲ족 니트라이드 ELO 층들(105) 및 Ⅲ족 니트라이드 반도체 소자 층들(107)을 포함하는 섬 유형 Ⅲ족 니트라이드 반도체 층들의 에피택셜 성장을 위해 사용된다. Ⅲ족 니트라이드 ELO 층들(105)이 106에서 합체되기 전에 MOCVD 성장이 중단되기 때문에, 결과적인 섬 유형 Ⅲ족 니트라이드 반도체 층들(105, 107)은 서로 분리된다. 일 구현예에서, Ⅲ족 니트라이드 ELO 층들(105)은 합체하도록 만들어지고 나중에 에칭이 수행되어 원하지 않는 영역들을 제거한다.
트리메틸갈륨(TMGa), 트리메틸인듐(TMIn) 및 트리에틸알루미늄(TMAl)이 Ⅲ족 원소 공급원으로서 사용된다. 암모니아(NH3)는 질소를 공급하는 원료 가스로 사용된다. 수소(H2)와 질소(N2)는 Ⅲ족 원소 공급원의 캐리어 가스로서 사용된다. 매끄러운 표면 에피-층을 얻기 위해서 캐리어 가스에 수소를 포함시키는 것이 중요하다.
식염수 및 비스(사이클로펜타디에닐)마그네슘(Cp2Mg)이 n형 및 p형 도펀트로서 사용된다. 압력 설정은 전형적으로 50 내지 760 Torr이다. Ⅲ족 니트라이드 기반 반도체 층들은 통상적으로 700 내지 1250 ℃의 범위의 온도에서 성장한다.
예를 들어, 성장 파라미터들은 다음을 포함한다: TMG는 12 sccm이고, NH3는 8 slm이고, 캐리어 가스는 3 slm이고, SiH4는 1.0 sccm이며, V족/Ⅲ족 비율은 약 7700이다.
LAE(Limited Area Epitaxy: 제한된 면적 에피택시) Ⅲ족 니트라이드 층들의 ELO
종래 기술에서, 성장 후 m-평면 Ⅲ족 니트라이드 필름들의 표면 상에서 다수의 피라미드형 소구들(hillocks)이 관찰되었다. 예를 들어, 미국 특허출원 공개 제 2017/0092810호를 참조한다. 또한, 성장 면에 물결 모양의 표면 및 오목한 부분들이 나타나며, 이는 표면 거칠기를 악화시켰다. 이것은 매우 심각한 문제이다. 예를 들어, 일부 논문들에 따르면, 기재의 성장 표면의 오프-앵글(>1도)을 제어함으로써, 또한 N2 캐리어 가스 조건을 사용함으로써 매끄러운 표면을 얻을 수 있다. 그러나, 이는 높은 생산 비용 때문에, 대량 생산을 위해서는 매우 제한적인 조건이다. 게다가, GaN 기재들은 그것들의 제작 방법에 따라 원점(origin)에 대한 오프-앵글(off-angles)의 큰 변동을 갖는다. 예를 들어, 기재가 오프-앵글의 큰 면내 분포를 갖는 경우, 웨이퍼의 이러한 지점들에서 상이한 표면 모폴로지를 갖는다. 이 경우, 오프-앵글의 큰 면내 분포에 의해 수율이 저하된다. 따라서, 기술이 오프-앵글 면내 분포 상에 의존하지 않는 것이 필요하다.
본 발명은 다음과 같은 문제를 해결한다:
1. 성장 영역은 기재(101)의 에지로부터 성장 제한 마스크(102)의 영역에 의해 제한된다.
2. 기재(101)는 m-평면으로부터 c-평면 쪽으로 -16 도 내지 +30 도 범위의 오프앵글 배향들을 갖는 비극성 또는 반극성 Ⅲ족 니트라이드 기재(101)이다. 대안적으로, 그 위에 Ⅲ족 니트라이드 기반 반도체 층이 증착된 이종 기재가 사용될 수 있으며, 여기서, 상기 층은 m-평면으로부터 c-평면을 향하여 +16 도 내지 -30 도 범위의 오프-앵글 배향을 갖는다.
3. 섬 유형 Ⅲ족 니트라이드 반도체 층들(105, 107)은 Ⅲ족 니트라이드 기반 반도체 결정의 a-축에 수직인 긴 측면을 갖는다.
4. MOCVD 성장 동안, 수소 분위기를 사용할 수 있다.
본 발명에서, 비극성 및 반극성 성장 동안 수소 분위기를 사용할 수 있다. 이러한 조건은 수소가 초기 성장 단계에서 발생하는 개방 영역(103)의 에지에서의 과도한 성장을 방지할 수 있기 때문에 바람직하다.
이러한 결과들은 다음과 같은 성장 조건들에 의해 얻어졌다.
일 구현예에서, 섬 유형 Ⅲ족 니트라이드 반도체 층들을 위한 넓은 폭을 얻기 위해서는 성장 압력이 100 내지 300 Torr 범위인 것이 바람직하지만, 성장 압력은 60 내지 760 Torr 범위이다; 성장 온도 범위는 900 내지 1200 ℃이다; V족/Ⅲ족 비율은 10 내지 30,000 범위이다; TMG는 2 내지 20 sccm이다; NH3 범위는 0.1 내지 10 slm이다; 캐리어 가스는 오직 수소 가스이거나, 수소 및 질소 가스 모두이다. 매끄러운 표면을 얻기 위해서, 각각의 평면의 성장 조건들은 종래의 방법들에 의해 최적화되어야 한다.
약 2 내지 8시간 동안 성장한 후, Ⅲ족 니트라이드 ELO 층들(105)은 약 1 - 50 ㎛의 두께 및 약 50 내지 150 ㎛의 막대 폭을 가졌다.
소자 제작
소자(110)는 종래의 방법들에 의해 평평한 표면 영역(108)에서 제작되며, 여기서 다양한 소자(110) 설계들이 가능하다. 예를 들어, 프론트 엔드 공정(front-end process)만으로 소자(110)를 실현하기에 충분하다면 μLED가 제작될 수 있으며, 예를 들어, p-패드 및 n-패드가, 도 4a에 도시된 바와 같이, III족 니트라이드 ELO 층들(105)의 날개의 길이 또는 폭을 따라 제작될 수 있다. 바람직하게는, 더 긴 성장 시간을 방지하기 위해, 수직 구성, 또는 날개의 길이를 따른 패드들이 선택된다.
소자 유닛들을 분리하기 위한 구조체의 형성
이 단계의 목적은, III족 니트라이드 ELO 층들(105) 및 III족 니트라이드 소자 층들(107)을 호스트 기재(101)로부터 분리하기 위해 준비하는 것이다. 선택적(selective) 에칭 마스크를 배치함으로써, III족 니트라이드 소자 층들(107)은 영역들(201, 202)을 에칭하여 호스트 기재(101)로부터 분리되며, 그에 따라, 적어도 성장 제한 마스크(102)를 노출시킨다.
분할(dividing)은 또한, 다이아몬드 팁 스크라이버(diamond tipped scriber) 또는 레이저 스크라이버, 예를 들어, RIE(Reactive Ion Etching: 반응성 이온 에칭) 또는 ICP(Inductively Coupled Plasma: 유도 결합 플라즈마)와 같은 도구에 의한 스크라이빙(scribing)을 통해 수행될 수 있다; 그러나, 그러한 방법들에 제한되지 않으며, 다른 방법들도 소자 유닛들을 분리하는 데 사용될 수 있다.
재성장을 수행하는 동안 호스트 기재(101) 상에 분리된 III족 니트라이드 소자 층들(107)을 유지하기 위해, 본 발명에서는 에피택셜 브리지(301)가 제안된다. 또한, 에칭 마스크를 변경(modify)함으로써 분리된 III족 니트라이드 소자 층들(107)이 호스트 기재(101) 상에 머무르도록 보장하는 것이 가능하다. III족 니트라이드 ELO 층들(105)을 호스트 기재(101)와 직접 연결하는 영역(201)은, 도 4h 및 도 5e에 도시된 바와 같이, 영역(202)에서 성장 제한 마스크(102)를 노출한 후에도, 호스트 기재(101)와의 비에피택셜 브리지(303)가 여전히 남아 있게 되는 방식으로 변경되었다.
또한, 에피택셜 브리지(301)는 방출 개구부(111)를 개방 영역(103)으로부터 멀리 위치시키는 것을 도울 수 있고, 이는 방출 개구부(111) 내에 포함된 결함들의 개수를 감소시킬 수 있다. 방출 개구부(111)를 개방 영역(103)으로부터 멀리 유지하기 위해, 브리지(301, 303)는 유전체 층, 금속, 반도체 및 절연체와 같은 임의의 다른 재료로 구성될 수 있다. 에피택셜 브리지(301)로부터의 측면(side)을 사용하는 경우, 소자들(110)은 III족 니트라이드 층들(105, 107)로부터 완전히 분리될 수 있다. 달리 표현하면, 소자들(110)은 성장 제한 마스크(102) 상에 배치된다. 이때, 개방 영역(103) 상의 III족 니트라이드 층들(105, 107)은 여전히 남아 있다. 또한, 소자들(110)은 개방 영역(103) 상의 III족 니트라이드 층들(105, 107)과 연결된다. 이렇게 함으로써, 소자들(110)은 성장 제한 마스크(102) 상에 유지될 수 있다. 이는 소자들(110)을 개방 영역(103)으로부터 멀리 있도록 만드는 것을 가능하게 한다. 이는 소자(110)를 위해 낮은 결함 영역을 사용하기 때문에 바람직하다.
에피택셜 브리지를 사용한 결정 층들의 재성장
본 발명은 재성장에 관한 두 가지 접근법을 따른다. 하나의 접근법에서는, 얇은 p-층만이 성장되었고, 다른 접근법에서는, n형 III족 니트라이드 ELO 층들(105)의 분리된 날개 상에서 완전한 소자 구조 층들이 재성장되었다.
이러한 접근법들은 그것들 자신의 장점을 갖는다.
(a) 재성장 온도는 통상적으로 더 높기 때문에, 재성장은 발광 구조체(404)를 형성하는 것과 관련된 플라즈마 손상을 치유할 수 있다.
(b) 플라즈마 에칭 동안 손상된 결정성 층들은 결정성 환경에 노출될 수 있으며, 그에 따라, 손상을 복구하거나 에칭된 결함들을 치유할 수 있다.
(c) 재성장이 p형 층(107b)만을 위한 것일 때, 활성 영역(107a) 형성이 균일할 수 있으며, 그에 따라, 웨이퍼 전체에 걸쳐 균일한 파장 방출을 발생시킬 수 있다.
(d) 전체 소자 층들(107)의 재성장을 위해 재성장이 수행될 때, 성장 온도들이 더 높을 수 있고, 그에 따라, 감소된 결정 결함들로 이어진다.
(e) p형 층(107b)에 대해서만 재성장이 수행되는 경우, 이 층(107b)은 매우 얇아야 하고, 예를 들어, 더 높은 도핑 농도를 갖는 얇은 Mg 도핑된 GaN 층(107b)이 펄스형 스퍼터링 증착을 사용하여 성장될 수 있다.
(f) 에피택셜 브리지(301)는 상승된 온도에서 안정할 수 있다.
(g) 소자들(110)은 에피택셜 브리지(301)를 기계적으로 파단함으로써 호스트 기재(101)로부터 뽑아내질 수 있다.
ELO III족 니트라이드 소자 층들은 기재로부터 제거된다.
에피택셜 브리지(301)는 매우 섬세하며, 그에 따라, 초음파 또는 작은 충격만으로도 브리지(301)를 파단하기에 충분하다. 완성된 매달린(hanging) 소자들(110)은 다음과 같은 방법들을 사용하여 그것들의 호스트 기재(101)로부터 전사될 수 있다.
1. 엘라스토머(PDMS) 스탬프: 도 4m에 도시된 바와 같이, PDMS 스탬프(414)는 그것들의 호스트 기재(101)로부터 분리된 III족 니트라이드 소자 층들(107)을 집어내기에 충분히 유연하다. 또한, 도 4m에 나타낸 바와 같이, 타겟 후면 패널(416) 상에 상기 층들을 전사하기 위해 사용자는 선택적으로(selectively) 집어낼 수 있다.
2. 진공 척(vacuum chuck): 본 발명은 호스트 기재(101)로부터 분리된 III족 니트라이드 소자 층들(107)을 집어내는 새로운 방식을 제안한다. III족 니트라이드 소자 층들(107)은 호스트 기재(101)에서 매우 약한 연결부를 갖기 때문에, III족 니트라이드 소자 층들(107)을 제거하기 위해, 도 7의 개략도(700a1 및 700a2)에 도시된 바와 같이, 진공 제어 척(vacuum controlled chuck)(701)을 사용하는 것이 간단하며, 이는 아래에서 더 자세히 설명되는 바와 같다. 또한, 선택적 집기(selective picking)를 위해 진공 척(701)을 사용하여 후면 패널(416) 상에서 국부적 수리(local repair)가 수행될 수 있다. 대안적으로, PDMS 스탬프(414) 또한, 선택적 집기를 위해 사용될 수 있다.
디스플레이 패널 상에 소자 장착
분할된/분리된 소자들(110)은 앞에서 설명된 접근법들((1) PDMS 스탬프(414) 또는 (2) 진공 척(701))을 사용하여 들어올려진 다음, 디스플레이 패널(416) 상에 장착된다.
진공 척을 사용한 ELO III족 니트라이드 소자 층들의 집기 및 국부적 수리 방법
본 발명은, 목표 크기가 50 ㎛ 미만일 때, 발광성 무기 픽셀이라고도 불리우는, 더 작은 발광 개구부(111)의 대량 전사(mass transferring)의 문제에 대한 해결책을 제공한다. III족 니트라이드 ELO 층들(105)의 날개 상에 제작된 μLED는 위에서 언급된 바와 같이 제거될 수 있다. 특히, 이 소자들(110)은 바람직하게는 III족 니트라이드 ELO 층들(105)의 더 큰 날개 영역들 및 더 작은 개방 영역들(201)을 가지며, 즉, III족 니트라이드 ELO 층들(105)의 날개 영역들과 개방 영역들(201) 사이의 비율은 1 초과, 더욱 바람직하게는 5 내지 10이어야 하며, 특히 개방 영역들(201)은 대략 1 내지 5 ㎛이어야 한다. 따라서, 소자들(110)은 III족 니트라이드 기재(101)로부터 더욱 쉽게 제거될 수 있고, 용이한 방식으로 외부 캐리어로 전사되거나 추가 단계에서 처리될 수 있다.
진공 척(701)은 적어도 2개의 플레이트들(702a, 702b)의 조합이며, 상단부 플레이트(702a)는 큰 진공 홀(703a)을 갖고 바닥부 플레이트(702b)는 호스트 기재(101)로부터 들어올려지는 소자(110)보다 약간 작은 치수 d1을 갖는 진공 홀(703b)을 가지며, 이는 호스트 기재(101)로부터 분리된 소자들(110)을 물리적으로 추출하기 위해 전기적으로 또는 자기적으로 제어될 수 있다.
진공 척(701)은 호스트 기재(101) 상의 분리된 소자들(110) 위에 배치되고, 소자들(110)은, 밸브를 사용하여 진공을 켜서, 호스트 기재(101) 밖으로 추출된다.
그 다음, 척(701)에 의해 함유된 소자 층들은 처리된 캐리어 플레이트(704) 상에 배치되거나, 또는 디스플레이 후면 패널(416) 상에 직접 부착된다.
용어의 정의
III족 니트라이드 기반 기재
III족 니트라이드 기반 기재가 성장 제한 마스크(102)를 통해, III족 니트라이드 기반 반도체 층(105, 107, 108, 109)의 성장을 가능하도록 하는 한, III족 니트라이드 기반 기재(101)는 임의의 유형의 III족 니트라이드 기반 기재를 포함할 수 있다. 예를 들면, 벌크 GaN으로부터 {0001}, {11-22}, {1-100}, {20-21}, {20-2-1}, {10-11}, {10-1-1} 평면 등 또는 기타 평면 상에서 얇게 자른 (sliced) 임의의 GaN 기재(101) 및 AlN 결정 기재.
이종 기재
또한, 본 발명은 이종 기재를 사용할 수도 있다. 예를 들어, GaN 주형 또는 다른 III족 니트라이드 기반 반도체 층은, 성장 제한 마스크(102) 이전에, 사파이어, Si, GaAs, SiC, Ga2O3, 등과 같은, 이종 기재 상에 성장될 수 있다. GaN 주형 또는 다른 III족 니트라이드 기반 반도체 층은 전형적으로 이종 기재 상에서 약 2 내지 6 μm의 두께로 성장되며, 그 다음, 성장 제한 마스크(102)가 GaN 주형 또는 또 다른 III족 니트라이드 기반 반도체 층 상에 배치된다.
성장 제한 마스크
성장 제한 마스크(102)는, SiO2, SiN, SiON, Al2O3, AlN, AlON, MgF, ZrO2, TiN 등과 같은 유전체 층, 또는 W, Mo, Ta, Nb, Rh, Ir, Ru, Os, Pt 등과 같은 내화성 금속 또는 귀금속을 포함한다. 성장 제한 마스크(102)는 상기 재료들 중으로부터 선택된 적층 구조체(laminate structure)일 수 있다. 상기 재료들 중으로부터 선택된 다중-적층 층 구조체(multiple-stacking layer structure)일 수도 있다.
일 구현예에서, 성장 제한 마스크(102)의 두께는 약 0.05 내지 3 ㎛이다. 성장 제한 마스크(102)의 폭은 20 ㎛보다 큰 것이 바람직하고, 40 ㎛보다 큰 것이 더 바람직하다. 성장 제한 마스크(102)는, 스퍼터링, 전자 빔 증착, PECVD(플라즈마 강화 화학 기상 증착), IBD(이온 빔 증착), 등에 의해 증착되지만, 이들 방법에 한정되지 않는다.
m-평면 독립형(free standing) GaN 기재(101) 상에서, 성장 제한 마스크(102)는 복수의 개방 영역들(103)을 포함하며, 이들 복수의 개방 영역들은 기재(101)의 11-20 방향에 평행한 제1 방향 및 기재(101)의 0001 방향에 평행한 제2 방향으로 배열되는데, 제2 방향으로 연장하는 간격들이 주기적으로 존재한다. 개방 영역들(103)의 길이는, 예를 들어, 200 내지 35000 ㎛이며; 그 폭은, 예를 들어, 2 내지 180 ㎛이며; 개방 영역들(103)의 간격은, 예를 들어, 20 내지 180 ㎛이다. 개방 영역(103)의 폭은 전형적으로는 제2 방향으로 일정하지만, 필요에 따라, 제2 방향에서 변화될 수 있다.
c-평면 독립형 GaN 기재(101) 상에서, 개방 영역들(103)은, 기재(101)의 11-20 방향에 평행한 제1 방향 및 기재(101)의 1-100 방향에 평행한 제2 방향으로 배열된다.
반극성 (20-21) 또는 (20-2-1) GaN 기재(101) 상에서, 개방 영역들(103)은, 각각, [-1014] 및 [10-14]에 평행한 방향으로 배열된다.
대안적으로, 이종 기재(101)가 사용될 수 있다. c-평면 GaN 주형이 c-평면 사파이어 기재(101) 상에서 성장될 때, 개방 영역(103)은 c-평면 독립형 GaN 기재(101)와 동일한 방향에 있고; m-평면 GaN 주형이 m-평면 사파이어 기재(101) 상에서 성장될 때, 개방 영역(103)은 m-평면 독립형 GaN 기재(101)와 동일한 방향에 있다. 이렇게 함으로써, c-평면 GaN 주형으로 소자(110)의 막대를 분할하기 위해, m-평면 쪼개짐 평면(cleaving plane)이 사용될 수 있으며, c-평면 쪼개짐 평면은 m-평면 GaN 주형으로 소자(110)의 막대를 분할하기 위해 사용될 수 있다(이것이 훨씬 바람직하다).
III족 니트라이드 기반 반도체 층
III족 니트라이드 ELO 층들(105) 및 III족 니트라이드 소자 층들(107)은 In, Al 및/또는 B, 뿐만 아니라 Mg, Si, Zn, O, C, H 등과 같은 다른 불순물을 포함할 수 있다.
III족 니트라이드 기반 소자 층들(107)은 통상적으로, n형 층, 비도핑 층 및 p형 층 중 적어도 하나의 층을 포함하는, 2개 초과의 층들을 포함한다. III족 니트라이드 기반 소자 층들(107)은 GaN 층, AlGaN 층, AlGaInN 층, InGaN 층, 등을 포함할 수 있다. 소자(110)가 복수의 Ⅲ족 니트라이드 기반 반도체 층들(105, 107)을 갖는 경우, 인접하는 섬-유형(island-like) Ⅲ족 니트라이드 반도체 층들(105, 107) 사이의 거리는 통상적으로 30 ㎛ 이하, 바람직하게는 10 ㎛ 이하이지만, 이들 수치에 제한되지 않는다. 반도체 소자(110)에서, 반도체 소자(110)의 유형에 따라, 다수의 전극들이 미리 결정된 위치들에 배치된다.
분리 길이(separation length)
분리 길이(L)는 에피택셜 브리지(301) 또는 비에피택셜 브리지(303)를 사용하여 형성된다. 분리 길이(L)는 III족 니트라이드 ELO 층들(105)의 개방 영역(201)으로부터 발광 개구부(111)을 멀리 유지한다. 분리 길이(L)는, 임의의 에지 손상, 개방 영역(201) 부근의 결정 결함, 등을 방지하기 위해, 적어도 1 ㎛가 되도록 설계된다. 더 긴 길이는, PDMS 스탬프(414) 또는 진공 척(701)으로 누를 때 소자들(110)의 용이한 끊기(breakoff), 및 발광 개구부(111)에 대한 더 우수한 결정 품질을 보장한다. 에피택셜 브리지(301)의 경우에, 소자들(110)은, 호스트 기재(101)로부터 소자들(110)을 분리하기 위해, 분리 길이(L) 내의 쪼개짐성 평면(cleavable plane)을 사용할 수 있다.
에피택셜 측방향 과성장(epitaxial lateral overgrowth)의 장점
성장 제한 마스크(102)의 스트라이프형 개방 영역(striped opening area)(103)으로부터 성장 제한 마스크(102) 상에 III족 니트라이드 ELO 층들(105)을 사용하여 성장된 섬 유형 III족 니트라이드 반도체 층들(105, 107)의 결정성은 매우 높다.
또한, III족 니트라이드 기반 기재(101)를 사용하여 두 가지 장점을 얻을 수 있다. 하나의 이점은, 3족 니트라이드 ELO 층들(105)의 날개들 상에서, 예를 들어 사파이어 기재(101)을 사용하는 것과 비교하여 매우 낮은 결함 밀도를 갖는, 고품질 3족 니트라이드 반도체 층(107)을 얻을 수 있다는 것이다.
에피층들(105, 107)의 성장을 위해, 사파이어(m-평면, c-평면), LiAlO2, SiC, Si, 등과 같은 이종 기재(101)를 사용하는 것은, 이러한 기재들(101)이 저비용 기재라는 장점을 갖는다. 이것은 대량 생산의 경우에 중요한 이점이다.
소자(110)의 품질에 관해서는, 위의 이유들로 인해, 독립형 III족 니트라이드 기반 기재(101)를 사용하는 것이 더 바람직하다. 다른 한편, 이종 기재(101)를 사용하면 그것을 더 저렴하고 더 확장가능(scalable)하게 만든다.
또한, 성장 제한 마스크(102)와 III족 니트라이드 ELO 층들(105)이 화학적으로 본딩되지 않기 때문에, III족 니트라이드 ELO 층들(105)에서의 응력은, 성장 제한 마스크(102)와 III족 니트라이드 ELO 층들(105) 사이의 인터페이스에서 발생하는 미끄러짐에 의해 완화될 수 있다.
평평한 표면 영역
평평한 표면 영역(108)은 층 굽힘 영역들(layer bending regions)(109) 사이에 있다. 게다가, 평평한 표면 영역(108)은 성장 제한 마스크(102)의 영역에 있다.
반도체 소자(110)의 제작은 주로 평평한 표면 영역(108) 상에서 수행된다. 평평한 표면 영역(108)의 폭은 바람직하게는 적어도 5 ㎛이고, 더욱 바람직하게는 10 ㎛ 이상이다. 평평한 표면 영역(108)은 각각의 반도체 층에 대한 두께의 높은 균일성을 갖는다.
층 굽힘 영역
도 2c는 층 굽힘 영역들(109)을 도시한다. 활성 층(107a)을 포함하는 층 굽힘 영역(109)이 소자(110)에 남아 있으면, 활성 층(107a)으로부터 방출된 광의 일 부분이 재흡수된다. 그 결과, 층 굽힘 영역(109)에서 활성 층(107a)의 적어도 일 부분을 에칭에 의해 제거하는 것이 바람직하다.
다른 관점에서 보면, 개방 영역(103)을 제외한 평평한 표면 영역(108)의 에피택셜 층은 개방 영역(103)의 에피택셜 층보다 더 작은 결함 밀도를 갖는다. 따라서, 개구부들(111)은 날개 영역 위를 포함하여 평평한 표면 영역(108)에 형성되는 것이 더욱 바람직하다.
반도체 소자
반도체 소자(110)는, 예를 들어, 쇼트키 다이오드, 발광 다이오드, 반도체 레이저, 포토다이오드, 트랜지스터, 등이지만, 이들 소자에 한정되는 것은 아니다. 본 발명은 마이크로 LED에 특히 유용하다. 본 발명은 공동(cavity) 형성을 위한 매끄러운 영역들을 필요로 하는 반도체 레이저에 특히 유용하다.
에피택셜 브리지
ELO를 사용하여 성장된 에피택셜 브리지(301)는 결정 층 환경의 재성장에서 III족 니트라이드 ELO 및 소자 층들(105, 107)을 유지하도록 특별히 구성된다. 그러한 구조체의 예들이 도 3, 도 4f 및 도 5c에 도시되어 있다.
대안적인 구현예들
다음은 본 발명의 대안적인 구현예들을 설명한다.
제1 구현예
제1 구현예는 반도체 소자들(110)을 함유하는 III족 니트라이드 기반 마이크로 디스플레이(416)를 제조하는 방법을 개시한다.
제1 구현예에서는, 도 1에 도시된 바와 같이, 베이스 기재 또는 호스트 기재(101)을 먼저 제공하고, 기재(101) 상에 복수의 스트라이프형 개방 영역들(103)을 갖는 성장 제한 마스크(102)를 형성한다.
이 구현예에서, 섬 유형 III족 니트라이드 ELO 층들(105)은 목적하는 소자(110)를 위한 기초 층(foundation layer)을 형성하기 위해 이웃 층들(105)과 접촉할 수 있다. 그 후, 다중 양자 우물 구조체, 도파로, 전자 차단 층, p-GaN, 등과 같은 소자 층들(107)이 상기 III족 니트라이드 ELO 층들(105) 상에 성장되었다. 도 4 및 도 5에 설명된 바와 같이, μLED와 같은 소자들(110)은 III족 니트라이드 ELO 층들(105)의 날개 영역들 상에서 제작된다. 재성장 영역(408)이 소자 층들(107) 상에서 개방되고, 그 다음, 영역들(201, 202)의 제거를 통해 아래까지 모두 에칭하여 기저의 성장 제한 마스크(102)를 노출시킴으로써, III족 니트라이드 ELO 층들(105) 및 소자 층들(107)이 개별 소자들(110)로 또는 소자들(110)의 그룹들로 분할된다. 영역들(201, 202)을 에칭하는 동안, 도 3에 도시된 바와 같이, 영역(201) 근처에 에피택셜 브리지(301)가 형성된다. 이 단계에서, III족 니트라이드 ELO 층들(105) 및 소자 층들(107)은 말 그대로 호스트 기재(101)에 대한 연결부로서 에피택셜 브리지(301)만을 가지며, 이것은 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)이, 목적하는 바가 이루어질 때까지, 기재(101)로부터 분리되는 것을 방지한다.
보호 층(407)을 갖는 재성장 영역(408) 및 에피택셜 브리지(301)를 함유하는 구조체는 얇은 고도로 도핑된(highly doped) p-GaN 층(409)을 형성하기 위해 재성장 챔버로 보내진다. 재성장은 플라즈마 환경에서 에칭으로 인한 손상을 치유하는 데 도움이 될 수 있다.
소자 층들(107)이 재성장 영역(408) 아래에 이미 형성되었으므로, p-GaN 층(409)을 형성하기 위해 공격적인 온도 성장 환경을 사용하지 않는 것이 권장된다. 예를 들어, 펄스형 스퍼터 증착(PSD), 펄스형 레이저 증착 또는 MBE가 고농도 Mg-도핑 p-GaN 층들(409)을 성장시키는 데 사용될 수 있다. 이러한 재성장 층들은, p-GaN 층(409)에서 향상된 전류 확산을 얻고 플라즈마 에칭에서 발생했을 수 있는 소자 손상을 치유하는 데 도움이 될 수 있다.
재성장이 완료되면, 성장 제한 마스크(102) 및 보호 층(407)은 BHF 또는 HF를 사용하여 에칭되고, 그에 따라, 도 4f에 나타낸 바와 같이 에피택셜 층들(105, 107)만을 남기게 된다.
도 4i에 도시된 바와 같이, TCO 층(410)이 발광 영역 위에 놓이고 환형 p-패드들 및 n-패드들(411)이 증착된다.
그 다음, 약하게 부착된 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)이, 엘라스토머 스탬프(414), 진공 척(701) 등과 같은 도구를 사용하여, 디스플레이 패널(416)과 같은 목적하는 캐리어 상에 전사된다. 디스플레이 패널들(416)은, TV, 랩탑, 전화기, AR/VR/MR 헤드셋, HUD, 등과 같은 다수의 응용분야에서 사용될 수 있다.
제2 구현예
제2 구현예는 반도체 소자들(110)을 함유하는 III족 니트라이드 기반 마이크로-디스플레이(416)를 개시한다.
제1 구현예에서는, 도 1에 도시된 바와 같이, 베이스 기재 또는 호스트 기재(101)를 먼저 제공하고, 복수의 스트라이프형 개방 영역들(103)을 갖는 성장 제한 마스크(102)를 기재(101) 상에 형성한다.
제2 구현예에서는, 섬 유형 III족 니트라이드 ELO 층들(105)이, 목적하는 소자(110)를 위한 기초 또는 베이스 층들을 형성하기 위해, 이웃하는 층들(105)과 접촉할 수 있다. 이러한 베이스 III족 니트라이드 ELO 층들(105)은 n-GaN 층들이다. 이 구현예에서, 다중 양자 우물 구조체, 도파로, 전자 차단 층, p-GaN, 등과 같은 소자 층들(107)이 재성장 공정에서 베이스 III족 니트라이드 ELO 층들(105) 상에서 또는 그 보다 위에서 성장되었다.
재성장 영역(408)이 베이스 n-GaN 층들(105) 상에서 개방되고, 그 다음, III족 니트라이드 ELO 층들(105) 및 소자 층들(107)이 에칭에 의해 개별 소자들(110) 또는 소자들(110)의 그룹들로 분할되어, 영역들(201, 202)의 제거를 통해 기저의 성장 제한 마스크(102)를 노출시킨다. 영역들(201, 202)을 에칭하는 동안, 도 3에 도시된 바와 같이, 영역(201) 근처에 에피택셜 브리지(301)가 형성된다. 이 단계에서, III족 니트라이드 ELO 층들(105) 및 소자 층들(107)은 문자 그대로 호스트 기재(101)에 대한 연결부로서 에피택셜 브리지(301)만을 가지며, 이는 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)이 호스트 기재(101)로부터 분리되는 것을, 목적하는 때까지, 방지한다. 그 결과로 발생된 패턴이 도 5e에 나타나 있다.
보호 층(407)을 갖는 재성장 영역(408) 및 에피택셜 브리지(301)를 함유하는 구조체는, n-GaN 층, 다중 양자 우물 구조체, 도파로, 전자 차단 층, p-GaN 층, 등과 같은, 소자 층들(107)을 재성장시키기 위한 재성장 챔버로 보내진다. 재성장은 플라즈마 환경에서의 에칭으로 인한 손상을 치유하는 데 도움이 될 수 있다.
이 공정에서, 재성장은 활성 영역(107a)을 성장시키는 것을 포함하므로, 제1 구현예에서 설명된 공정보다 더 높은 온도가 사용될 수 있다. 더 높은 온도에서의 성장은 층들(107)의 결정 품질을 증가시키고, 이에 따라 소자들(110)의 개선된 성능이 관찰될 수 있다.
예를 들어, 재성장을 위해 MOCVD 또는 MBE가 사용될 수 있다. 이러한 재성장 층들(107)은 플라즈마 에칭에서 발생했을 수 있는 소자(110) 손상을 치유하는 데 도움이 될 수 있다.
재성장이 완료되면, 성장 제한 마스크(102) 및 보호 층(407)은 BHF 또는 HF를 사용하여 에칭되고, 그에 따라, 도 5i에 나타낸 바와 같이, 에피택셜 층들(105, 107)만을 남기게 된다. 성장 제한 마스크(102)를 제거하기 전에 TCO 층(410)을 배치함으로써 보호 층(407)을 남기도록 하는 것이 선택될 수 있다. 이 접근법의 결과적인 브리지(301) 구조체가 도 5i에 도시되어 있다.
그 다음, 약하게 부착된 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)은, 엘라스토머 스탬프(414), 진공 척(701), 등과 같은 도구를 사용하여, 디스플레이 패널(416)일 수 있는 목적하는 캐리어 상에 전사된다. 디스플레이 패널(416)은, TV, 랩탑, 전화기, AR/VR/MR 헤드셋, HUD, 등과 같은 다수의 응용분야에서 사용될 수 있다.
제3 구현예
제3 구현예는 전기 주입(electrical injection)을 위한 구조체를 제공한다. 제1 및 제2 구현예에서, 전기적 주입은 추후 주입(later injection)으로서 선택된다. 그러나, III족 니트라이드 ELO 층들(105)의 후면 인터페이스(601)는 전기 주입 패드들 중 하나로서 사용될 수 있으며, 이는, 도 6에 표시된 바와 같이, 전기 주입의 수직 구성으로 이어진다.
제4 구현예
제4 구현예는, PDMS 스탬프(414)를 사용하여, 호스트 기재(101)로부터, 분리된 소자들(110)을 제거하는 방법에 대해 설명한다. 분리된 III족 니트라이드 ELO 층들(105)은 호스트 기재(101)와의 연결부로서 에피택셜 브리지(301)만을 가지므로, 이 연결부는 PDMS 스탬프(414)의 운동을 사용하여 쉽게 끊어질 수 있다. 도 4m에 설명된 바와 같이, PDMS 스탬프(414)는, 분리된 III족 니트라이드 ELO 층들(105) 및 소자 층들(107) 모두를 함께 집어내도록(pick), 또는 분리된 III족 니트라이드 ELO 층들(105) 및 소자 층들(107) 중 일부만을 선택적으로(selectively) 집어내도록, 설계될 수 있다.
제5 구현예
제5 구현예는 진공 척(701)을 사용하여 호스트 기재(101)로부터 분리된 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)을 집어내고, 여기서 진공 척(701)은 적어도 2개의 플레이트들(702a, 702b)를 함유하도록 설계된다. 플레이트(702b)는 소자들(110)의 치수보다 작은 유한 치수 개구부들(finite dimension holes)(703b)을 함유한다. 플레이트(702a)는, 플레이트(702b)의 홀딩 공정(holding process)을 제어하기 위해, 더 큰 치수의 개구부(703a)를 갖는다. 진공 개구부(703a)는, 기계적 방법, 전자기적 방법, 또는 유압식 방법에 의해 제어될 수 있다.
도 7에 도시된 바와 같이, 진공 척(701)을 사용하여, 플레이트(702b) 상의 원하지 않는 진공 개구부들(703b)을 폐쇄함으로써, 선택된 소자들(110)만을 집어낼 수도 있다.
제6 구현예
제6 구현예에서, AlGaN 층들은 섬 유형 III족 니트라이드 ELO 층들(105) 및 III족 니트라이드 소자 층들(107)로서 사용되며, 이는 다양한 오프 앵글 기재들(off angle substrates)(101) 상에서 성장될 수 있다. AlGaN 층들은 매우 매끄러운 표면을 가질 수 있고, 섬 유형 III족 니트라이드 ELO 층들(105) 및 소자 층들(107)로서, 다양한 오프 앵글 기재들(101)로부터 제거될 수 있다.
이 경우, AlGaN ELO 층들(105) 상에서, UV 광(UV-A 또는 UV-B 또는 UV-C)을 방출하는 능동 레이저가 성장될 수 있다. 제거 후, 활성층(107a)을 갖는 AlGaN ELO 층들(105)은 유사(pseudo-) AlGaN 기재(101)을 갖는 UV 소자(110)처럼 보인다. 이렇게 함으로써, 고품질의 UV-LED 디스플레이 패널(416)이 얻어질 수 있다. 이것의 응용은 살균, 조명, 등으로 이어질 수 있다.
제7 구현예
제7 구현예에서, III족 니트라이드 ELO 층(105)은 다양한 오프 앵글 기재(101) 상에서 성장된다. 오프 앵글 배향들(off-angle orientations)은, m-평면으로부터 c-평면 쪽으로, 0 내지 +15 도 및 0 내지 -28 도이다. 본 발명은 다양한 오프 앵글 기재(101)로부터 소자(110)의 막대를 제거할 수 있다. 이는, 제작 공정을 변경하지 않은 채, 다양한 오프 앵글 배향 반도체 평면 소자들(110)이 실현될 수 있기 때문에, 이 기술에 대한 큰 이점이다.
제8 구현예
제8 구현예에서, III족 니트라이드 ELO 층(105)은 2개의 상이한 미스-컷 배향들(mis-cut orientations)로 c-평면 기재들(101) 상에 성장된다. 그 다음, III족 니트라이드 ELO 및 소자 층들(105, 107)은, 본 출원에서 설명된 발명을 사용하여, 목적하는 소자(110)를 처리한 후에 제거된다.
제9 구현예
제9 구현예에서, 버퍼 층을 갖는 사파이어 기재(101)가 이종 기재로서 사용된다. 그 결과로 발생된 구조체는, 사파이어 기재(101) 및 버퍼 층을 사용한 것을 제외하고는, 제1 구현예 및 제2 구현예와 거의 동일하다. 이 구현예에서, 버퍼 층은 또한, 추가적인 n-GaN 층 또는 비도핑 GaN 층을 포함할 수 있다. 버퍼 층은 약 500 내지 700 ℃ 정도의 저온에서 성장된다. n-GaN 층 또는 비도핑 GaN 층은 약 900 내지 1200 ℃ 정도의 더 높은 온도에서 성장된다. 총 두께는 약 1 내지 3 μm이다. 그 다음, 버퍼 층 및 n-GaN 층 또는 비도핑 GaN 층 상에 성장 제한 마스크(102)가 배치된다.
다른 한편, 버퍼 층이 반드시 사용될 필요는 없다. 예를 들어, 성장 제한 마스크(102)는 이종 기재(101) 상에 직접 배치될 수 있다. 그 후, III족 니트라이드 ELO 층(105) 및/또는 III족 니트라이드 소자 층들(107)이 성장될 수 있다.
제10 구현예
제10 구현예는 비에피택셜 브리지(303)에 관한 것이다. 제1 및 제2 구현예에서 언급된 공정들은 에피택셜 브리지(301)를 사용하지 않은 채 실현될 수도 있다. 도 3b에 도시된 바와 같이, 영역들(201, 202)은 소자 층들(107)을 분리하고 소자들(110)을 호스트 기재(101)로부터 분리한다. 그 다음, 소자 층들(107)을 결정 성장 챔버 내로 재도입하기 전에, 소자 층들(107) 위에 비에피택셜 브리지(303)가 배치된다. 비에피택셜 브리지(303) 재료는 성장 제한 마스크(102)와 유사하거나 성장 제한 마스크(102)와 다른 재료일 수 있다. 비에피택셜 브리지(303)의 주요 기능은, 결정 재성장 챔버 내로 도입될 때 성장 제한 마스크(102) 상에 소자들(110)을 유지하는 것이다. 또한, 브리지(303)의 분리 길이(L)는 III족 니트라이드 ELO 층들(105)의 날개 영역들 상에 완전히 발광 개구부들(111)을 설계하는 것을 가능하게 한다. 분리 길이(L)는, 영역(201)으로부터의 결정 결함을 방지하기 위해, 에피택셜 브리지(301)의 경우와 유사하게 측정될 수 있다. 영역(201)과 소자(110)의 에지 사이에 적어도 1 ㎛가 남아 있어야 한다.
에피택셜 브리지(301)의 경우와 마찬가지로, 비에피택셜 브리지(303)의 경우에서도, 도 3b에 도시된 바와 같이, 제1 구현예에서 설명된 바와 같은 p형 층(409) 재성장, 또는 제2 구현예에서 설명된 바와 같은 완전한 소자 층(107) 성장이 수행될 수 있다.
공정 단계들
도 8은 본 발명에 따른 반도체 소자들을 제작하는 방법을 설명하는 흐름도이다.
블록(801)은, 합체되거나 합체되지 않을 수 있는 III족 니트라이드 ELO 층들(105)을 형성하는 단계를 나타낸다.
블록(802)은 III족 니트라이드 ELO 층들(105)이 n-GaN 층들만을 포함하는 단계를 나타낸다.
블록(803)은 측방향 전극 구조체를 형성하는 단계를 나타내고, 블록(804)은 수직 전극 구조체를 형성하는 단계를 나타낸다.
블록들(805 및 806)은 둘 다 III족 니트라이드 ELO 층들(105)의 날개 영역의 표면 상의 일 영역을 개방하는 단계를 나타낸다.
블록(807)은 에피택셜 또는 비에피택셜 브리지(301, 303)를 형성하는 단계를 나타낸다.
블록(808)은 소자 층들(107)의 재성장을 수행하는 단계를 나타낸다.
블록(809)은 소자 층들(107) 상에 TCO 층들(410)을 형성하는 단계를 나타낸다.
블록(810)은 결과적으로 발생된 소자(110) 상에 전기 패드(411)를 배치하는 단계를 나타낸다.
블록(811)은, 에피택셜 또는 비에피택셜 브리지(301, 303)로 이루어진 기재(101)와의 연결부를 파단한 후, 기재(101)로부터 소자들(110)을 뽑아내는 단계를 나타낸다.
블록(812)은 소자들(110)을 디스플레이 패널(416) 또는 다른 캐리어 또는 서브마운트 상에 배치하는 단계를 나타낸다.
블록(813)은 III족 니트라이드 ELO 층들(105) 상에 III족 니트라이드 소자 층들(107)을 형성하는 단계를 나타낸다.
블록(814)은 측방향 전극 구조체를 형성하는 단계를 나타내고, 블록(815)은 수직 전극 구조체를 형성하는 단계를 나타낸다.
블록들(816 및 817) 모두는 III족 니트라이드 ELO 층들(105) 상의 날개 영역 상의 소자 층들(107)의 표면 상의 일 영역을 개방하는 단계를 나타낸다.
블록(818)은 에피택셜 또는 비에피택셜 브리지(301, 303)를 형성하는 단계를 나타낸다.
블록(819)은 고도로 도핑된 p-GaN 층(409)의 재성장을 수행하는 단계를 나타낸다.
블록(820)은 소자 층들(107) 상에 TCO 층(410)을 형성하는 단계를 나타낸다.
블록(821)은 결과적으로 발생된 소자(110) 상에 전기 패드들(411)을 배치하는 단계를 나타낸다.
블록(822)은, 에피택셜 또는 비에피택셜 브리지(301, 303)로 이루어진 기재(101)와의 연결부를 파단한 후, 기재(101)로부터 소자들(110)을 뽑아내는 단계를 나타낸다.
블록(823)은 소자들(110)을 디스플레이 패널(416) 또는 다른 캐리어 또는 서브마운트 상에 배치하는 단계를 나타낸다.
결론
이상으로 본 발명의 바람직한 구현예에 대한 설명을 마친다. 본 발명의 하나 이상의 구현예들에 대한 앞에서 언급한 설명은 예시 및 설명의 목적으로 제공되었다. 그것은 완결적인 것으로 의도되지 않으며, 또한 본 발명을 개시된 정확한 형태로 제한하는 것으로 의도되지 않는다. 앞의 가르침에 비추어 많은 수정 및 변화가 가능하다. 본 발명의 범위는 이러한 상세한 설명이 아니라 여기에 첨부된 청구범위에 의해 한정되도록 의도된다.

Claims (17)

  1. 다음 단계들을 포함하는 방법:
    성장 제한 마스크를 사용하여 기재 상에 하나 이상의 에피택셜 측방향 과성장(epitaxial lateral overgrowth: ELO) 층들 및 소자 층들을 성장시키는 단계;
    상기 성장 제한 마스크 상에서 상기 ELO 층들 및 소자 층들을 분리(isolate)하면서, 상기 기재와 상기 분리된 ELO 층들 및 소자 층들 사이에 연결 링크를 형성하는 단계;
    상기 ELO 층들의 날개 영역(wing region) 및 소자 층들 상에 발광 개구부를 제작하는 단계; 및
    상기 연결 링크를 파단(break)시킴으로써 상기 ELO 층들 및 소자 층들을 디스플레이 패널로 전사(transferring)하는 단계.
  2. 제 1 항에 있어서, 상기 방법은 상기 연결 링크를 파단시키기 전에 소자 제작을 수행하는, 방법.
  3. 제 1 항에 있어서, 상기 연결 링크는 에피택셜 브리지(epitaxial bridge)인, 방법.
  4. 제 1 항에 있어서, 상기 연결 링크는 비에피택셜 브리지(non-epitaxial bridge)인, 방법.
  5. 제 1 항에 있어서, 상기 연결 링크는, 상기 ELO 층들의 상기 날개 영역 상의 발광 개구부와 상기 ELO 층들의 개방 영역(open area) 사이의 분리 길이(separation length)를 포함하는, 방법.
  6. 제 5 항에 있어서, 상기 분리 길이는 상기 ELO 층들의 상기 날개 영역 상에 적어도 부분적으로 머무르는, 방법.
  7. 제 1 항에 있어서, 상기 파단은 상기 연결 링크의 파쇄(fracturing) 및/또는 쪼개짐(cleaving)을 포함하는, 방법.
  8. 제 1 항에 있어서, 상기 분리는 상기 ELO 층들 및 소자 층들을 소자들로 분리하는 단계를 포함하는, 방법.
  9. 제 1 항에 있어서, 상기 연결 링크는 상기 ELO 층들 및 소자 층들을 상기 기재 상에 유지시키는, 방법.
  10. 제 1 항에 있어서, 상기 전사는 상기 ELO 층들 및 소자 층들을 더 큰 웨이퍼 상으로 집적(integration)시키는, 방법.
  11. 제 1 항에 있어서, 상기 제작은 상기 전사 후에 수행되는, 방법.
  12. 제 1 항에 있어서, 상기 전사는 픽-앤-플레이스(pick-and-place) 방법을 사용하여 수행되는, 방법.
  13. 제 1 항에 있어서, 상기 전사는 선택적으로(selectively) 수행되는, 방법.
  14. 제 1 항에 있어서, 상기 기재는 반도체 기재(semiconducting substrate)인, 방법.
  15. 제 11 항에 있어서, 상기 반도체 기재는 결정 배향(crystal orientations)에 독립적인, 방법.
  16. 제 1 항의 방법에 의해 제작된 소자(device).
  17. 다음 단계들을 포함하는 방법:
    성장 제한 마스크를 사용하여 기재 상에 하나 이상의 에피택셜 측방향 과성장(ELO) 층들을 성장시키는 단계;
    상기 성장 제한 마스크 상에서 상기 ELO 층들을 분리하면서, 상기 기재 및 상기 분리된 ELO 층들 사이에 연결 링크를 형성하는 단계;
    상기 분리된 ELO 층들 상에서 하나 이상의 소자 층들의 재성장을 수행하는 단계;
    상기 ELO 층들의 날개 영역 및 상기 소자 층들 상에 발광 개구부를 제작하는 단계; 및
    상기 연결 링크를 파단시킴으로써 상기 소자 층들을 디스플레이 패널로 전사하는 단계.
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