JP7295888B2 - 半導体層を半導体基板から取り外す方法 - Google Patents

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Description

(関連出願への相互参照)
本願は、係属中且つ譲受人同一たる以下の出願、即ち
米国暫定特許出願第62/677833号、出願日:2018年5月30日、出願人:Srinivas Gandrothula及びTakeshi Kamikawa、名称「半導体層を半導体基板から取り外す方法」(METHOD OF REMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE)、代理人事件番号第G&C30794.0682USP1(UC2018-614-1)、
に基づき米国特許法第119条(e)の規定による利益を主張する出願であるので、参照により当該出願を本願に繰り入れることにする。
本願は、係属中且つ譲受人同一たる以下の出願、即ち
国際特許出願第PCT/US19/32936号、出願日:2019年5月17日、出願人:Takeshi Kamikawa及びSrinivas Gandrothula、名称「1個又は複数個のデバイスからなるバーを分割する方法」(METHOD FOR DIVIDING A BAR OF ONE OR MORE DEVICES)、代理人事件番号第30794.0681WOU1(UC2018-605-2)なる出願であり、係属中且つ譲受人同一たる米国暫定特許出願第62/672913号、出願日:2018年5月17日、出願人:Takeshi Kamikawa及びSrinivas Gandrothula、名称「1個又は複数個のデバイスからなるバーを分割する方法」(METHOD FOR DIVIDING A BAR OF ONE OR MORE DEVICES)、代理人事件番号第G&C30794.0682USP1(UC2018-605-1)なる出願に基づき米国特許法第119条(e)の規定による利益を主張する出願、
国際特許出願第PCT/US18/31393号、出願日:2018年5月7日、出願人:Takeshi Kamikawa、Srinivas Gandrothula、Hongjian Li及びDaniel A. Cohen、名称「基板除去方法」(METHOD OF REMOVING A SUBSTRATE)、代理人事件番号第30794.0653WOU1(UC2017-621-2)なる出願であり、係属中且つ譲受人同一たる米国暫定特許出願第62/502205号、出願日:2017年5月5日、出願人:Takeshi Kamikawa、Srinivas Gandrothula、Hongjian Li及びDaniel A. Cohen、名称「基板除去方法」(METHOD OF REMOVING A SUBSTRATE)、代理人事件番号第30794.0653USP1(UC2017-621-1)なる出願に基づき米国特許法第119条(e)の規定による利益を主張する出願、並びに
国際特許出願第PCT/US18/51375号、出願日:2018年9月17日、出願人:Takeshi Kamikawa、Srinivas Gandrothula及びHongjian Li、名称「劈開技術で以て基板を除去する方法」(METHOD OF REMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE)、代理人事件番号第30794.0659WOU1(UC2018-086-2)なる出願であり、係属中且つ譲受人同一たる米国暫定特許出願第62/559378号、出願日:2017年9月15日、出願人:Takeshi Kamikawa、Srinivas Gandrothula及びHongjian Li、名称「劈開技術で以て基板を除去する方法」(METHOD OF REMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE)、代理人事件番号第30794.0659USP1(UC2018-086-1)なる出願に基づき米国特許法第119条(e)の規定による利益を主張する出願、
に関連しているので、それら出願全てを参照により本願に繰り入れることにする。
(発明の分野)
本発明は、剥離技術で以て半導体基板から半導体エピタキシャル層を取り外す方法に関する。
本発明では、III族窒化物ベース基板からのIII族窒化物エピタキシャル層の取外しに注目しているが、一般に、本発明は全ての半導体基板に適用することができる。
多くのデバイス製造業者にて、自立バルクGaN基板を用いたレーザダイオード(LD)及び発光ダイオード(LED)の生産が、照明、光学ストレージその他の目的向けに行われている。GaN基板の魅力は、GaN基板上でのホモエピタキシャル成長によって、欠陥密度が低く高品質なIII族窒化物ベース半導体層が、容易に得られることにある。
しかしながら、GaN基板は、通常はHVPE(ハイブリッド気相エピタキシ)を用い生産されており、非常に高価である。更に、非極性や半極性のGaN基板は有極性(c面)GaN基板よりも高価である。例えば、2インチの有極性GaN基板の価格が約1000米ドル/ウェハであるのに対し、2インチの非極性又は半極性GaN基板の価格は約10000米ドル/ウェハである(1インチ=約2.5cm)。
これを踏まえ、研究者らは、デバイス製造後にGaN基板からIII族窒化物ベース半導体層を取り外すことを研究している。そうした技術があればGaN基板をリサイクルできるので、最終的には非常に安価で高品質なGaNデバイスが消費者に提供されることとなろう。
外来基板からエピタキシャル層を取り外すこと、例えばサファイア/GaN、Si/GaN等々からヘテロ界面にてレーザアブレーションその他の技術を用い取り外すことは容易である。けれども、GaN基板とIII族窒化物ベース半導体層とではヘテロ界面が生じないので、GaN基板からIII族窒化物ベース半導体層を取り外すのは難しい。
そのため、容易な要領でIII族窒化物ベース基板又は層からIII族窒化物ベース半導体層を取り外す技術が必要とされている。
従来技術の一つに、引張歪下にあり金属からなるストレッサ層によってGaN層をスポーリングするものがある。例えば、参照により本願に繰り入れられるところの非特許文献1及び特許文献1~4を参照されたい。具体的には、この技術では、GaN層の中庸にてスポーリングを用いている。
しかしながら、スポーリング面上の表面モルフォロジは粗く、そのスポーリング位置を制御することができない。更に、この取外し方法では、取り外されつつある層における過剰な反りにより、意図しない方向に沿いクラックが生じることがあるため、それら半導体層が損傷することがある。従って、そうした損傷及び表面粗さを何れも低減する必要がある。
もう一つの従来技術は、犠牲層の光電気化学的(PEC)エッチングを用いGaN基板からデバイス構造を取り外すものであるが、これには長い時間がかかるし幾通りかの込み入ったプロセスもつきものである。更に、それらプロセスからの収率も産業的期待水準に達していない。
米国特許第8450184号明細書 米国特許第9748353号明細書 米国特許第9245747号明細書 米国特許第9058990号明細書
Applied Physics Express 6 (2013) 112301
このように、本件技術分野では、III族窒化物ベース半導体層からIII族窒化物ベース基板を除去する方法を改善すること、特にGaN薄膜がGaN基板上で成長するそれが求められている。本発明はこの需要を満たすものである。
上述の従来技術における制約事項を克服するため、並びに本明細書を一読及び理解することで明らかになるであろう他の制約事項を克服するため、本発明では、半導体基板から島状半導体層を取り外す方法、とりわけポリマ/接着フィルムを用い且つ周囲温度及び圧力を制御し、III族窒化物ベース基板又はヘテロ基板から島状III族窒化物半導体層を取り外す方法を開示している。
本方法では、エピタキシャル横方向過成長(ELO)機構を用いIII族窒化物ベース半導体層を形成して水平トレンチ付島状構造とし、その島状構造の中央に向かい内方に延びる水平トレンチが各島状構造の下部に備わるようにする。その島状構造にポリマ/接着フィルムを接合し、それら島状構造・ポリマ/接着フィルム間の熱膨張差によってその島状構造に応力を印加する。そのポリマ/接着フィルムとしては、少なくとも基板とは異なる熱膨張係数、例えばより大きな熱膨張係数を有するものを選択する。
取外し後はその基板、とりわけIII族窒化物ベース基板又はヘテロ基板をリサイクルすることができ、それによりデバイス作成コスト節約がもたらされる。加えて、本方法は、全ての島状構造が取り外されるまで同一基板を対象に数回適用することができるため、リードタイム延長無しで100%歩留まりを確保することができる。
本方法はレーザダイオード及び発光ダイオード双方の作成に際し長所、即ちIII族窒化物ベース基板又はヘテロ基板の除去が容易なこと、III族窒化物ベース半導体層がほとんど損傷を被らないこと、劈開面が平滑なこと、並びに処理時間が短く低コストなこと、という長所を提供する。
以下参照する図面では、全体を通じ、対応する諸部分を類似する参照符号により表している。
本発明のタイプ1デザインに従い作成されたデバイス構造を描いた断面図である。 本発明のタイプ1デザインに従い作成されたデバイス構造を描いた頂面図である。 レーザダイオードデバイスの典型的構造を示す図である。 発光ダイオードデバイスを示す図である。 タイプ2デザインを表す図である。 タイプ3デザインを表す図である。 ドライエッチングされたタイプ3デザインを描いた図である。 タイプ2デザインのサブマスクパッチのうち一つの拡大頂面外観を示す図であり、タイプ3デザインをドライエッチングして得られるサブマスクパッチパターンも描かれている。 断面外観を示す図である。 タイプ2及びタイプ3デザイン上のレーザダイオードの典型的構造を描いた図である。 タイプ2及びタイプ3デザイン上の発光ダイオードデバイスの典型的構造を描いた図である。 本発明のタイプ4デザインに係る典型的マスクを描いた図である。 タイプ4デザイン上のエピタキシャル横方向過成長層の頂面図である。 タイプ4デザイン上のエピタキシャル横方向過成長層の断面図である。 タイプ4デザイン上のデバイスの典型的構造を示す図である。 タイプ4デザインを用い実現されうるデザインパターンの模式図である。 タイプ4デザインを用い実現されうるデザインパターンの模式図である。 タイプ4デザインを用い実現されうるデザインパターンの模式図である。 タイプ4デザインを用い実現されうるデザインパターンの模式図である。 III族窒化物層を成長させる工程を描いた模式図である。 成長制限マスクを溶解させる工程を描いた模式図である。 タイプ1及びタイプ4デザインの頂部上にポリマ/接着フィルムを配置する工程の模式図である。 タイプ2及びタイプ3デザインの頂部上にポリマ/接着フィルムを配置する工程の模式図である。 タイプ1及びタイプ4デザイン上に圧力を印加する工程の模式図である。 タイプ2及びタイプ3デザイン上に圧力を印加する工程の模式図である。 可圧縮性素材を用いそれらデザインのエピタキシャル横方向過成長層上にポリマ/接着フィルムを付着させる工程の模式図である。 可圧縮性素材を用いそれらデザインのエピタキシャル横方向過成長層上にポリマ/接着フィルムを付着させる工程の模式図である。 本発明にて言及する諸技術のうち一つに係る概念証明画像を示す図であり、少なくとも2個のエピタキシャル横方向過成長層を一度に取り外す際にポリマ/接着フィルムをIII族窒化物ベース基板に到達させる必要がないことを示している。 本発明にて言及する諸技術のうち一つに係る概念証明画像を示す図であり、少なくとも2個のエピタキシャル横方向過成長層を一度に取り外す際にポリマ/接着フィルムをIII族窒化物ベース基板に到達させる必要がないことを示している。 本発明にて用いた原型器具を示す模式図である。 本発明にて用いた原型器具を示す図面代用写真である。 本発明にて用いた原型器具を示す図面代用写真である。 本発明に従い構造の温度を低下又は上昇させる工程の模式図である。 成長制限マスクのうち開エリア上に成長させたエピタキシャル横方向過成長層の模式図である。 エピタキシャル横方向過成長層・基板間界面のうち開エリアの縁付近にあるものの透過型電子顕微鏡(TEM)断面像を示す図である。 本発明を実現するのに必要な諸機能及び諸要素を有する商用自動化チャンバの模式図である。 プロセスフローを描出するフローチャートである。 ポリマ/接着フィルムを配置した後における基板の模式図である。 ポリマ/接着フィルムの剥離方向を表す頂面図である。 ポリマ/接着フィルムの剥離方向を表す断面図である。 島状III族窒化物半導体層内に水平トレンチを形成する手法の一つを示す模式図である。 島状III族窒化物半導体層内に水平トレンチを形成する手法の一つを示す模式図である。 島状III族窒化物半導体層内に水平トレンチを形成する手法の一つを示す模式図である。 本発明を実現する際用いるフィルムの別例の模式図である。 本発明を実現する際用いるフィルムの別例の模式図である。 エピタキシャル横方向過成長のウィング領域に亘るレーザダイオードデバイスの模式図及びそれを設計する際に関わってくる典型的な諸層の模式図である。 チップスクライビングをどう実行するかを描いた図である。 チップスクライビングをどう実行するかを描いた図である。 島状III族窒化物半導体層を取り外す前のIII族窒化物ベース基板の(0001)表面の走査型電子顕微鏡(SEM)画像を示す図である。 島状III族窒化物半導体層を取り外す前のIII族窒化物ベース基板の(0001)表面のSEM画像を示す図である。 島状III族窒化物半導体層を取り外した後のIII族窒化物ベース基板の(0001)表面のSEM画像を示す図である。 島状III族窒化物半導体層を取り外した後のIII族窒化物ベース基板の(0001)表面のSEM画像を示す図である。 島状III族窒化物半導体層を取り外した後のIII族窒化物ベース基板の(0001)表面のSEM画像を示す図である。 取り外されていてポリマ/接着フィルム上にある島状III族窒化物半導体層の光学顕微鏡画像を示す図である。 取り外されていてポリマ/接着フィルム上にある島状III族窒化物半導体層の光学顕微鏡画像を示す図である。 取り外されていてポリマ/接着フィルム上にある島状III族窒化物半導体層の光学顕微鏡画像を示す図である。 取り外された島状III族窒化物半導体層の背表面のSEM画像を示す図である。 取り外された島状III族窒化物半導体層の背表面のSEM画像を示す図である。 温度を加えず本発明を実施しエピタキシャル横方向過成長層を取り外した後にc面基板からもたらされる参照画像を示す図である。 温度を加えず本発明を実施しエピタキシャル横方向過成長層を取り外した後にc面基板からもたらされる参照画像を示す図である。 III族窒化物ベース基板の(10-10)表面から島状III族窒化物半導体層を取り外す前後の光学顕微鏡画像を示す図である。 III族窒化物ベース基板の(10-10)表面から島状III族窒化物半導体層を取り外す前後の光学顕微鏡画像を示す図である。 III族窒化物ベース基板の(10-10)表面から島状III族窒化物半導体層を取り外す前後の光学顕微鏡画像を示す図である。 III族窒化物ベース基板の(10-10)表面から島状III族窒化物半導体層を取り外す前後の光学顕微鏡画像を示す図である。 取り外されていてポリマ/接着フィルム上にあるエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、本発明を用い取り外すことができる開エリアの範囲を示している。 本発明を用い取り外されたポリマ/接着フィルム上の不規則形状の光学顕微鏡画像を示す図である。 本発明にて言及しているタイプ2デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、エピタキシャル横方向過成長層を取り外した後の基板画像を示している。 本発明にて言及しているタイプ2デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、取り外されていてポリマ/接着フィルム上にあるエピタキシャル横方向過成長層の光学顕微鏡画像を示している。 本発明にて言及しているタイプ2デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、取り外されていてポリマ/接着フィルム上にあるエピタキシャル横方向過成長層の光学顕微鏡画像を示している。 本発明にて言及しているタイプ2デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、取り外されていてポリマ/接着フィルム上にあるエピタキシャル横方向過成長層の光学顕微鏡画像を示している。 本発明にて言及しているタイプ2デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、エピタキシャル横方向過成長層を取り外した後の基板画像を示している。 本発明にて言及しているタイプ4デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、エピタキシャル横方向過成長層を取り外した後の基板画像を示している。 本発明にて言及しているタイプ4デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、ポリマ/接着フィルム上のエピタキシャル横方向過成長層を示している。 本発明にて言及しているタイプ4デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、エピタキシャル横方向過成長層を取り外した後の基板画像を示している。 本発明にて言及しているタイプ4デザインに関し概念証明表明を描出する光学顕微鏡画像を示す図であり、エピタキシャル横方向過成長層を取り外した後の基板画像を示している。 2μm、4μm及び6μm幅の開エリアを有する島状III族窒化物半導体層を取り外した後における(10-10)、(20-21)、(20-2-1)方位基板の光学顕微鏡画像を示す図である。 (10-10)、(20-21)、(20-2-1)方位基板から取り外されておりポリマ/接着フィルム上にあるエピタキシャル横方向過成長層の画像を示す図である。 エピタキシャル横方向過成長層を取り外した後のm面基板の表面の画像を示す図である。 AlGaNで組成されたエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、III族窒化物ベース基板から取り外される前のものを示している。 AlGaNで組成されたエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、III族窒化物ベース基板から取り外される前のものを示している。 AlGaNで組成されたエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、III族窒化物ベース基板から取り外された後のものを示している。 AlGaNで組成されたエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、III族窒化物ベース基板から取り外された後のものを示している。 AlGaNで組成されたエピタキシャル横方向過成長層の光学顕微鏡画像を示す図であり、III族窒化物ベース基板から取り外された後のものを示している。 III族窒化物ベース基板上に成長させたエピタキシャル横方向過成長層との界面に対するSiO及びSiNの効果を描出する模式図及びSEM画像双方を含み、それらの層の裏側部分に対する界面効果をそれら画像により示す図である。 本発明を実現するポリマ/接着フィルム装着方法の別例を示す模式図であり、この技術では温度を低下又は上昇させつつ印加応力を修正する。 本発明を実現するポリマ/接着フィルム装着方法の別例を示す模式図であり、この技術では温度を低下又は上昇させつつ印加応力を修正する。 本発明を実現するポリマ/接着フィルム装着方法の別例を示す模式図であり、この技術では温度を低下又は上昇させつつ印加応力を修正する。 本発明を実現するポリマ/接着フィルム装着方法の別例を示す模式図であり、この技術では温度を低下又は上昇させつつ印加応力を修正する。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 (10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)、(11-2-2)方位基板上にMOCVDを用い成長させた島状III族窒化物半導体層の光学顕微鏡画像を示す図であり、それら島状III族窒化物半導体層がポリマ/接着フィルムを用いそれらの基板から取り外された後のものを示している。 温度を低下又は上昇させつつ印加応力を修正するポリマ/接着フィルム装着方法の別例の模式図の模式図である。 温度を低下又は上昇させつつ印加応力を修正するポリマ/接着フィルム装着方法の別例の模式図の模式図である。 温度を低下又は上昇させつつ印加応力を修正するポリマ/接着フィルム装着方法の別例の模式図の模式図である。 温度を低下又は上昇させつつ印加応力を修正するポリマ/接着フィルム装着方法の別例の模式図の模式図である。 ポリマ/接着フィルムを用い且つ局所熱応力を印加することで大規模ウェハからエピタキシャル層をどう剥離させるかを示す模式図である。 ポリマ/接着フィルムを用い且つ局所熱応力を印加することで大規模ウェハからエピタキシャル層をどう剥離させるかを示す模式図である。 ポリマ/接着フィルムを用い且つ局所熱応力を印加することで大規模ウェハからエピタキシャル層をどう剥離させるかを示す模式図である。 ポリマ/接着フィルムを用い且つ局所熱応力を印加することで大規模ウェハからエピタキシャル層をどう剥離させるかを示す模式図である。 少なくとも2個のエピタキシャル横方向過成長層を、指定領域にて、それらを基板上に成長させた後にどう剥離させるかを示す模式図である。 少なくとも2個のエピタキシャル横方向過成長層を、指定領域にて、それらを基板上に成長させた後にどう剥離させるかを示す模式図である。 少なくとも2個のエピタキシャル横方向過成長層を、指定領域にて、それらを基板上に成長させた後にどう剥離させるかを示す模式図である。 少なくとも2個のエピタキシャル横方向過成長層を、指定領域にて、それらを基板上に成長させた後にどう剥離させるかを示す模式図である。 本発明のレーザダイオードデバイスを用いたディスプレイをどう大量生産するかを示す模式図である。 本発明のレーザダイオードデバイスを用いたディスプレイをどう大量生産するかを示す模式図である。 本発明のレーザダイオードデバイスを用いたディスプレイをどう大量生産するかを示す模式図である。 本発明の発光ダイオードデバイスを用いたディスプレイをどう大量生産するかを示す模式図である。 本発明の発光ダイオードデバイスを用いたディスプレイをどう大量生産するかを示す模式図である。 少なくとも1個のエピタキシャル横方向過成長層を、指定領域にて、成長先の基板からどう剥離させるかを示す模式的手順図である。 50μmの開エリア及び50μmのマスク縞を有する成長制限マスクを用いm面基板上に成長させたエピタキシャル横方向過成長層の画像を示す図である。 本発明を用いポリマ/接着フィルム上へと転写されたエピタキシャル横方向過成長層の画像を示す図である。 100μmの開エリア及び50μmのマスク縞を有する成長制限マスクを用いm面基板上に成長させたエピタキシャル横方向過成長層の画像を示す図である。 本発明を用いポリマ/接着フィルム上へと転写されたエピタキシャル横方向過成長層の画像を示す図である。 200μmの開エリア及び50μmのマスク縞を有する成長制限マスクを用いm面基板上に成長させたエピタキシャル横方向過成長層の画像を示す図である。 本発明を用いポリマ/接着フィルム上へと転写されたエピタキシャル横方向過成長層の画像を示す図である。 開エリアでの島状III族窒化物半導体層の取外しを経た基板の表面の画像を示す図である。 開エリアでの島状III族窒化物半導体層の取外しを経た基板の表面を描出する模式図である。 開エリアでの島状III族窒化物半導体層の取外しを経た基板の表面を描出する模式図である。 基板から半導体層を取り外す方法を描出するフローチャートである。
好適実施形態についての以下の記述では、本発明が実施されうる具体的実施形態を参照する。ご理解頂けるように、本発明の技術的範囲から離隔することなく他実施形態を利用すること及び構造的改変を施すことができる。
[概観]
本発明では、エピタキシャル半導体層による島状構造の下部に、その構造の中央に向かい内方に延びる水平トレンチを設け、そのエピタキシャル半導体層を分離させることで、半導体基板からエピタキシャル半導体層を取り外す方法を開示する。水平トレンチ形成策には、化学エッチング及びドライエッチングの併用、並びにエピタキシャル横方向過成長(ELO)という二策があるが、本発明はこれらの策に限定されない。ELO法は、III族窒化物ベース半導体層上にて水平トレンチを得る上で、とりわけ役立つ。
エピタキシャル成長させたIII族窒化物ベース半導体層をIII族窒化物ベース基板又はヘテロ基板から取り外す際には、ポリマ/接着フィルムを用いるのと併せ一群のパラメタを制御するのであり、例えば、そのフィルムをIII族窒化物ベース半導体層に接合した後に温度を上昇又は低下させ、更にある量の圧力をそれらフィルム及びIII族窒化物ベース半導体層に印加しつつ温度を低下又は上昇させ、それに続きそのIII族窒化物ベース半導体層を劈開又は開裂させることで、それらを基板から取り外すこと及びその基板をリサイクルすることが可能になる。
成長制限マスクを通じたIII族窒化物層の成長が可能である限り、例えばGaN等、どのようなIII族窒化物ベース基板を用いてもよい。更に、本技術を適用することで、結晶方位とは関わりなくどのような面のIII族窒化物ベース基板からもIII族窒化物半導体層を取り外すことができる。
これに代わる実施形態としては、III族窒化物ベース基板を外来又はヘテロ基板、例えばサファイア(Al)、SiC、LiAlO、Si等々に置き換えたものがある。加えて、他素材例えばInP、GaAs、GaAsInP等々を含有する半導体層の取外しに本発明を敷衍することもできる。
III族窒化物ベース半導体層及びIII族窒化物ベース基板とは、化学式BAlGaInN、但し0≦w≦1、0≦x≦1、0≦y≦1、0≦z≦1及びw+x+y+z=1を呈する(B,Al,Ga,In)N半導体に係る何らかの組成又は素材のもののことである。更に、本発明の技術的範囲に属する組成及び素材のなかに、ドーパント及び/又は他の不純物及び/又は他のインクルージョン(混入)物質、例えばMg、Si、O、C、H等々の量を含めてもよい。
島状III族窒化物半導体層は、III族窒化物ベース基板及び/又は中間層の上又は上方でエピタキシャル成長させる。そうした島状III族窒化物半導体層の質は非常に高いので、それらIII族窒化物ベース半導体層で構成されるデバイスも極めて高品質になる。とはいえ、III族窒化物ベース半導体層をIII族窒化物ベース基板から分離させるのは困難である。発見されたところによれば、温度及び圧力制御下でポリマ/接着フィルムを用いることで、ELO-III族窒化物層をIII族窒化物ベース基板から容易に取り外すことができる。
一技術としては、誘電体膜又は金属、例えばSiO、SiN、HfO、Al、MgF、TiN、Ti等々たる成長制限マスクを、この基板除去技術にて用いることができる。このマスク上でELOにより何らかの後続III族窒化物ベース半導体層を成長させたとき、成長制限マスクとその層との間の界面は接合強度が低い面になる。接合エリアはデバイスサイズ未満となるよう制御する。そのため、ELO-III族窒化物層を用いたIII族窒化物デバイス層を、基板から容易に取り外すことができる。
成長制限マスクをパターニングし、そのパターニングされたマスク上に、ELO-III族窒化物層を手始めとして島状III族窒化物半導体層を成長させる。隣り合う島状III族窒化物半導体層を合体させないようにして、それらの間に窪み領域となる空間を残すことで、後にクラック又は劈開により基板からIII族窒化物ベース半導体層を分ける際にその空間が用いられるようにする。また、こうした非合体パターンのELO-III族窒化物層にすることは、それらの層の内部歪を解放し、あらゆるクラック発生を回避し、本技術を用い作成されるデバイスを優れた性能が得られるようにすることにも役立つ。加えて、島間にこうした空間があるため、側部沿いのより深いところに達するアクセスが可能となり、ポリマ/接着フィルム・III族窒化物ベース半導体層間接触部分が拡張・増強される。
とりわけ紫外(UV)光デバイス分野では、III族窒化物半導体分野でのそれと似た問題が現れている。機能的なUV光デバイスを実現するには、AlGaN、AlN等々からなる高アルミニウム組成比エピタキシャル層を、それらの層の成長をサポートする基板上に成長させねばならない。そして、最後に、所望動作波長を吸収する基板を除去して適正なデバイス動作を図ることが望ましい。本発明では、以下言及する技術を実施することにより、顕著なエピ層内応力を伴わない島状パターン成長を通じ高Al組成比エピタキシャル層を実現すること、並びにそのデバイスから不要な基板を除去することで、これらの要請が双方とも充足されよう。
本方法における破断点はデバイス層・基板表面間界面付近にある。この破断点は基板面、基板素材並びに成長制限マスクの厚み及び素材次第で異なる。
本方法では、基板除去に先立ちフッ化水素酸(HF)、バッファドHF(BHF)その他のエッチャントを用いマスクを溶解させる。その後、エピ層の頂部上に圧力を僅かに印加することで、III族窒化物ベース半導体層をポリマ/接着フィルムに接合し、追ってそのフィルムを溶剤中で化学的に溶解させる。
成長制限マスクを溶解させた後は、ポリマ/接着フィルムをIII族窒化物半導体層に装着する。他方、実施に際し観測されたところによれば、そのフィルムにより効果的に包み込むことで、ELO成長させたIII族窒化物半導体層とポリマ/接着フィルムとの間の接触領域を大きくして、より良好な歩留まりを得ることができる。これを達成するため、上掲の近隣島状層間空間を用いる。
好ましくはそのポリマ/接着フィルムを二層以上で構成する。例えば二層の場合、上層を下層よりも硬質にし、それをエピ層に接触させる。こうした構造であれば、それらの層への圧力印加に先立ち、近隣島状III族窒化物ベース半導体層間の窪み部分内に下層を容易に配置することができる。そうすることで、ポリマ/接着フィルムにより、島状III族窒化物ベース半導体層の側部ファセット(切子面)側から、効率的に圧力を印加することができる。更に、その温度を変化させること、例えばポリマ/接着フィルムを付着させている間に温度を低下させることで、ポリマ/接着フィルム収縮時にクラックが形成されることが回避される。
ポリマ/接着フィルムを島状III族窒化物ベース半導体層に装着した後は、その複合体に対し圧力を印加し、その構造を液体窒素槽内に入れることでその複合体の温度を変化させる。その後、その複合体をその温度槽から抜き出し、乾燥窒素ガスを浴びせることで室温に引き戻す。
本発明の根幹技術の一つは、ポリマ/接着フィルム及び基板の温度を低下させることで、二種類の機構を同時に発動させることである。一つ目は、ポリマ/接着フィルム・島状III族窒化物ベース半導体層間差異を用い(凹領域及び凸領域内で)島状III族窒化物ベース半導体層に圧力を印加する機構である。もう一つは、温度を低下させることでポリマ/接着フィルムを硬化させる機構である。これら二種類の機構は、島状III族窒化物ベース半導体層に対し効率的且つ均一に圧力を印加することを、容易にするものである。更に、ポリマ/接着フィルムの下表面を少なくとも凸領域の表面より下方に到達させるのがより望ましい。こうすることで、その圧力が効率的に、島状III族窒化物ベース半導体層に印加されることとなる。
この温度サイクルの途上でポリマ/接着フィルムが被る急峻な伸縮衝撃、並びにポリマ/接着フィルム・島状III族窒化物ベース半導体層間の熱膨張及び収縮挙動差により、それら層・基板間の界面にてクラック又は劈開が始まる。
本技術は、温度を上昇及び低下させることでも実施することができる。また、III族窒化物ベース基板に対し熱膨張差を有する非可撓的な支持基板を、用いることもできる。そしてそれらの複合体をポリマ/接着フィルム接合後に加熱する。基板間熱膨張差による応力が、その支持基板に接合されている島状III族窒化物ベース半導体層に印加される。
この応力の印加先は、島状III族窒化物ベース半導体層・III族窒化物ベース基板間の最弱点、即ちELO-III族窒化物層のうち成長制限マスクの開エリアにあるところである。破断はその開エリアの側部、即ち成長制限マスクの縁から始まり、その縁とは逆の側部へと進んでいく。
デバイス又はチップのサイズ、即ち島状III族窒化物半導体層の幅は、一般に、剥離面に沿った剥離長よりも大きい。結果として、あまり力又は圧力を用いずとも、島状III族窒化物ベース半導体層を取り外すことができる。これによりそのデバイスの劣化及び歩留まりの低下が回避される。
剥離又は劈開技術では、トリガを用い(破断)劈開を開始させる。熱膨張差に由来する応力がそのトリガとなりうるが、それに代え他のトリガを用いてもよい。例えば、超音波等の機械力をその劈開技術向けにトリガとして用いることができる。
また、ELO成長機構の場合、開エリアの側部に脆弱領域がよく現れるので、そこでクラック又は劈開のトリガがかかることとなろう。ELO-III族窒化物層は、成長制限マスクのうち開エリアの側部にあるところの上方、基板・成長制限マスク間界面付近で反り返る。この反りプロセスの途上で、基板の開エリアに発する欠陥も成長制限マスクの方へと反るので、そのエピタキシャル層の他部分に比べ欠陥密度が高めな領域がその界面にて開エリアの側部に生じ、ひいてはその開領域の側部付近に脆弱領域が生じる。
機械力を用いた場合、III族窒化物ベース基板の除去が非常に弱い応力で以て速やかに達成される。更に、その劈開点が楔形となることがあり、それにより劈開が単純化される。劈開点の形状は、高歩留まりを達成する上で重要である。
これらの方法を用いた場合、デバイス層をIII族窒化物ベース基板及びウェハ、例えば2インチ超等といった大型ウェハから容易に取り外すことができる(1インチ=約2.5cm)。AlGaN層を必要とするデバイスでは、特に高Al含量層の場合、これが非常に役立つ。
[技術的記述]
大略、本発明で述べる半導体デバイス製造方法は、複数個の開エリアを有する成長制限マスクをIII族窒化物ベース半導体たる基板上に直接又は間接形成する工程、並びに成長制限マスクの縞状開エリアに対し平行な方向に成長が進むよう且つ島状III族窒化物半導体層が合体しないようその成長制限マスクを用いその基板上に複数個の島状III族窒化物半導体層を成長させる工程を有している。
但し、本発明は層が合体しないものに限定されない。例えば、エピタキシャル横方向過成長によりある領域にて成長制限マスクが埋没することがある。この場合、まずドライエッチングプロセスにより成長制限マスクを露出させた上で化学エッチャントを用いそれを溶解させることで、凹凸形状領域がはっきりしたものになる。
III族窒化物ベース半導体層は、ウェットエッチング技術を用い成長制限マスクを少なくとも部分的に溶解させることで、III族窒化物ベース基板から取り外せるようになる。その後は、剥離(劈開)技術を用い、それらIII族窒化物ベース半導体層をIII族窒化物ベース基板から分離させる。
n電極及びボンディングパッドをそのデバイスの逆側に堆積させる。逆側とは、基板から取り外された方のファセットのことである。無論、電極を上表面上に堆積させることもできる。デバイスの例としては発光ダイオード、レーザダイオード、ショットキバリアダイオードや、金属酸化物半導体電界効果トランジスタ、マイクロ発光ダイオード、垂直共振器面発光レーザデバイスがある。
そして、除去したIII族窒化物ベース基板を、その基板の表面を磨いてリサイクルすることができる。諸工程を反復することで、そのIII族窒化物ベース基板上にIII族窒化物ベース半導体層が再堆積される。
具体的には、本方法は以下の諸工程を有している。
1.半導体層
本発明は以下の様々な成長制限マスクデザインに適用されるが、それらのデザインには限定されない。例えばSiO、SiN、或いはSiO及びSiNの組合せ、或いはHfO、Al、MgF、TiN、Ti等々といった諸素材のうち何れかを含有する成長制限マスクで以てIII族窒化物ベース基板をパターニングし、そのマスクで以てエピタキシャルGaN層をIII族窒化物ベース基板上に成長させる。
図1(a)及び図1(b)はタイプ1デザインに従い作成されたデバイス構造を描出しており、図1(a)は断面図、図1(b)は頂面図である。
本例では、III族窒化物ベース基板101例えばバルクGaN基板101を準備し、その基板101の上又は上方に成長制限マスク102を形成する。開エリア103を成長制限マスク102内に設けることで縞付の成長制限マスク102とする。
成長制限マスク102の幅は50μm~100μmの範囲内、間隔は2μm~200μmとし、図1(b)記載の通り、開エリア103の長さ方向を第1方向111、開エリア103の幅方向を第2方向112沿いとする。成長制限マスク102の縞は、半極性や非極性のIII族窒化物ベース基板101向けでは<11-20>軸に対し垂直とし、C面III族窒化物ベース基板101向けでは非極性方向沿いとする。
成長制限マスク102内の近隣開エリア103から成長してきたELO-III族窒化物層105が成長制限マスク102の頂部上で合体しなかったときには、無成長領域104が発生する。成長コンディションを適宜最適化することで、ELO-III族窒化物層105の横幅をそのウィング領域上で20μmとすることができる。
付加的なIII族窒化物半導体デバイス層106、例えば能動領域106a、電子遮蔽層(EBL)106b、クラッディング層106cその他の諸層を含むものを、ELO-III族窒化物層105の上又は上方に堆積させる。
ELO-III族窒化物層105の厚みは、1個又は複数個の平坦面領域107の幅と、その縁にあり無成長領域104に面する層反り領域108の幅とがそれにより決まるので、重要である。平坦面領域107の幅は、好ましくは少なくとも5μmとし、より好ましくは10μm以上とし、最も好ましくは20μm以上とする。
ELO-III族窒化物層105及び付加的III族窒化物半導体デバイス層106のことを島状III族窒化物半導体層109と呼び、その島状III族窒化物半導体層109のうち隣り合うものを無成長領域104により分離させる。島状III族窒化物半導体層109同士の距離が無成長領域104の幅に当たる。隣り合う島状III族窒化物半導体層109間の距離は概ね20μm以下、好ましくは5μm以下とするが、これらの値には限定されない。
個々の島状III族窒化物半導体層109を処理することで、個別のデバイス110にすることができる。平坦面領域107及び/又は開エリア103上での処理により、そのデバイス110、例えば発光ダイオード(LED)、レーザダイオード(LD)、ショットキバリアダイオード(SBD)又は金属酸化物半導体電界効果トランジスタ(MOSFET)が得られる。更に、デバイス110の形状は一般にバー状とする。
図2(a)に示すのはレーザダイオードデバイス110であり、透明導電酸化物(TCO)層201、二酸化ジルコニウム(ZrO)電流制限層202及びp型パッド203で構成される畝縞が処理によって組み込まれている。図2(b)に示すのは発光ダイオードデバイス110であり、TCO層201及びp型パッド203を有している。
タイプ2デザインでは、図3(a)記載の通り、成長制限マスク102に幾つかのサブマスク301が備わる。各サブマスク301の長さ寸法及び幅寸法は30μm~300μmの範囲内とする。各サブマスク301における成長制限マスク102の開エリア103の幅は3μm~7μm、間隔は7μm~3μmとする。各サブマスク301内で成長してきたELO-III族窒化物層105同士を合体させる一方、注意を払い近隣サブマスク301間合体を阻止する。
タイプ3デザインでは、図3(b)記載の通り、成長制限マスク102の開エリア103の幅を3μm~7μm、間隔を7μm~3μmとし、それら開エリアを成長制限マスク102全体に亘りパターニングし、またその成長制限マスク102の縞を、半極性や非極性のIII族窒化物ベース基板101向けでは<11-20>軸に対し垂直、C面III族窒化物ベース基板101向けでは非極性方向沿いとする。
成長制限マスク102内の開エリア103から成長してきたELO-III族窒化物層105は、図3(b)記載の通り成長制限マスク102の頂部上で合体して全表面を覆う。その後、図3(c)記載の通り、領域303内エッチングによりELO-III族窒化物層105を分割してサブマスク301のパッチ302にする。図3(d)ではそのサブマスク301のパッチ302が拡大図示されている。
得られる構造、即ち基板101、成長制限マスク102、開エリア103及び島状III族窒化物半導体層109を有するそれの縦断面を、図3(e)に示す。図3(f)記載の通り、畝形成プロセスを実行することでLDデバイス110、例えばTCO層201、ZrO電流制限層202及びp型パッド203を有するそれを、形成することができる。これに対し、図3(g)記載の通り、LEDデバイス110を形成する際には畝形成プロセスが必要なく、TCO層201及びp型パッド203を堆積させる。
タイプ4デザインでは、図4(a)記載の通り、成長制限マスク102の開エリア103の幅を30μm~100μm、間隔を20μm~30μmとし、全基板101に亘りそれらをパターニングする。それらの開エリア103上に、図4(b)記載の通りELO-III族窒化物層105を成長させる。図4(c)に、成長させたELO-III族窒化物層105の断面外観を示す。図4(d)記載の通り、その島状III族窒化物半導体層109上にTCO層201及びp型パッド203を堆積させる。
また、正方形や長方形とは異なる形状の開エリア103を有する成長制限マスク102であっても、そのマスク102の開エリア103を1μm超の大きさに保つことで、図4(e)~4(h)記載の通りタイプ4デザイン向けパターンを提供することができる。
2.成長制限マスクを除去する
図5(a)に、基板101、成長制限マスク102、開エリア103及び島状III族窒化物半導体層109であり成長を経たものを示す。図5(b)記載の通り、ここで化学溶剤例えばフッ化水素酸(HF)又はバッファドHFを用い成長制限マスク102を除去することで、島状III族窒化物半導体層109下に水平トレンチ501が発生する。これに代え、ドライエッチングを実行することでも、成長制限マスク102を除去することができる。
3.フィルムを装着する
図6(a)及び図6(b)記載の通り、成長制限マスク102を溶解させた後にポリマ/接着フィルム601を島状III族窒化物半導体層109に付着させる。好ましくはポリマ/接着フィルム601の厚みをH-Hとし、長さHに亘り島状III族窒化物半導体層109上に延設する。
観測によれば、無成長領域104を近隣島状III族窒化物半導体層109間に残し、それを助力とすることで、ポリマ/接着フィルム601を島状III族窒化物半導体層109に対し共形的にフィットさせること、ひいては取り外されたデバイス110の品質及び歩留まりを改善することができる。このデザインにおける無成長領域104は、タイプ1及びタイプ4デザインでは近隣島状III族窒化物半導体層109間、タイプ2デザインでは近隣パッチ302間にあり、タイプ3デザインでは近隣パッチ302を隔てるエッチド部分とされる。
4.圧力を印加する
図7(a)及び図7(b)は、ポリマ/接着フィルム601装着後に、その島状III族窒化物半導体層109のクラック発生限界を超過しない範囲で、好適ツール701を用い島状III族窒化物半導体層109の一側面又は複数側面に抗しポリマ/接着フィルム601を僅かに加圧することで、ポリマ/接着フィルム601の下表面Hを少なくとも島状III族窒化物半導体層109の上表面Hよりも下方に到達させるやり方を、描いたものである。
これに代え、図7(c)及び図7(d)記載の通り、ポリマ/接着フィルム601を島状III族窒化物半導体層109上に配置した後、そのポリマ/接着フィルム601の上方に可圧縮性素材702を配置し、それによりその島状III族窒化物半導体層109の形状に沿い圧力を印加することもできる。この場合、無成長領域104ではポリマ/接着フィルム601・基板101間に何ら物質が存していないため、可圧縮性素材702に対する印加圧力が島状III族窒化物半導体層109の縁周囲で効果的に分散する結果、島状III族窒化物半導体層109の周囲にポリマ/接着フィルム601による枠が形成されることとなる。
圧力印加中に被制御形態にて周囲温度を上昇又は低下させ、ポリマ/接着フィルム601を島状III族窒化物半導体層109の周囲にフィットさせるようにすれば、より効率的なやり方を実現することができる。
図8(a)及び図8(b)は、順に、フィルム601を基板101に接触させた場合及びさせなかった場合を表す画像である。図8(a)にはフィルム601が残した残留物が示されているが、図8(b)には示されていない。どちらの場合も、島状III族窒化物半導体層109は取り外してある。島状III族窒化物半導体層109を取り外すためポリマ/接着フィルム601を基板101に接触させる必要はない。
図9(a)は代替的実施形態を実現する際に用いられた実際の器具の模式図、図9(b)及び図9(c)はその画像であり、基板101及び島状III族窒化物半導体層109を備える標本にポリマ/接着フィルム601を付着させ、その標本101,109の両側に石英板901を添え、それらポリマ/接着フィルム601及び石英板901を金属クリップ902でしっかり挟み込むことで、フィルム601に圧力を印加している。
5.温度を変化させる
図10に描かれている装置1001は、ポリマ/接着フィルム601を有する標本101,109を金属クランプ902で以て2枚の石英板901間に挟み込み、その温度を変化させるものである。温度は圧力を印加しつつ室温から低下/上昇させる。その後は、装置1001全体に亘り乾燥窒素ガスを持続的に吹き付けることで装置1001をハンドリング温度例えば室温に復帰させ、ポリマ/接着フィルム601付の標本101,109に対する圧力を解除する。
ポリマ/接着フィルム601付標本101,109をハンドリング温度に復帰させうる手法は幾つかあり、例えばその構造をホットプレート、ヒートシンク等々の上に配置しその温度を上昇/低下させることで達成することができる。
これに代え、ポリマ/接着フィルム601付標本101,109に対する圧力を温度低下又は上昇前に解除すること、即ちポリマ/接着フィルム601により申し分ないレイアウトが島状III族窒化物半導体層109を巡り形成されたときに解除することもできる。
この温度サイクル中にポリマ/接着フィルム601が被る急峻な伸縮衝撃、並びにポリマ/接着フィルム601・島状III族窒化物半導体層109間熱膨張差により、島状III族窒化物半導体層109・基板101間界面にてクラック又は劈開を開始させることができる。
また、ELO成長機構の場合、開エリア103の1個又は複数個の側部に脆弱領域が現れることが多く、そこでクラック又は劈開が起こることとなろう。成長制限マスク102の上方におけるELO-III族窒化物層105の反りは、開エリア103の側部、基板101・成長制限マスク102間界面付近に現れる。ELO-III族窒化物層105の他部分に比べ欠陥密度が高い領域が、開エリア103の側部、界面にて現れるため、開エリア103の側部付近に脆弱領域が生じる。
図11(a)及び図11(b)は、基板101・ELO-III族窒化物層105間界面付近の模式図及び開エリア103の一側部を捉えた透過型電子顕微鏡(TEM)画像である。このTEM画像から察するに、ELO-III族窒化物層105内欠陥は、そのELO-III族窒化物層105の他領域に比べ、開エリア103の側部に集まっている。これらの欠陥の存在が、欠陥に係りELO-III族窒化物層105に働く応力が原因でクラックが始まる一因であろう。
事業化段階では、この技術を自動化チャンバ、例えば標本ハンドリング、被制御環境用ガスバルブ、標本配置先ホットプレートを有するそれで以て実施することができ、またそのチャンバに音波処理及び圧力印加アーム等々を組み込むことができる。図12(a)は、制御環境箱1201、ロボットアーム1202、音波処理機能付温度制御基台1203及び標本ハンドリングポート1204を含め、本発明を実現するのに必要な諸機能及び諸要素を有する自動化チャンバの模式図であり、図12(b)は、標本101,109を挿入する工程(1205)、ポリマフィルム601を装着する工程(1206)、諸パターンに従い基板101上にレイアウトを形成する工程(1207)、設定に従い温度及び/又は圧力を変化させる工程(1208)、並びにその温度に達したときに標本101,109をハンドリングする工程(1209)を含むプロセスフローを描出するフローチャートである。
温度変更は、乾燥空気又は乾燥窒素雰囲気中で実行するのが望ましい。
6.基板からエピタキシャル層を剥離させる
図13(a)は島状III族窒化物半導体層109上にポリマ/接着フィルム601を配置した後における基板101の模式図、図13(b)はそのフィルム601の剥離方向1301を表す頂面図、図13(c)はそのフィルム601の剥離方向1301を表す断面図である。
通常は、ハンドリング温度に達した後に、標本101,109からポリマ/接着フィルム601をゆっくりと剥離させる。
ポリマ/接着フィルム601が接着性の界面を有している場合、それを島状III族窒化物半導体層109に接触させることで、それら島状III族窒化物半導体層109がそのポリマ/接着フィルム601に付着することとなろう。
ポリマ/接着フィルム601に備わる界面が接着性でなく、島状III族窒化物半導体層109が基板101上に残った場合は、基板101に対する更なるデバイスハンドリングを、個別の島状III族窒化物半導体層109をピックするか一群の島状III族窒化物半導体層109をピックし、それを支持基板上にプレースすることで、実行すればよい。
個別又は一群の島状III族窒化物半導体層109をポリマ/接着フィルム601に付着させたら、それらをハンドリングして処理に供し、紫外(UV)又は赤外(IR)照射下で又は適切な溶剤を用いそのポリマ/接着フィルム601を処置することによりポリマ/接着フィルム601を除去した上で、デバイス110とする。その後は、支持基板を助けにして、更なるデバイス110処理工程を実行する。
本発明では、島状III族窒化物半導体層109を、基板101から、ポリマ/接着フィルム601を用い上述の容易なやり方にて取り外すことができる。本方法は大量生産にて用いることができ、短いリードタイムで以て安価且つ容易に実施することができる。更に、島状III族窒化物半導体層109が、その取外し後にポリマ/接着フィルム601上で自動整列することとなる。これは大量生産、特にマイクロLED、レーザダイオードアレイ等に係るそれで役立つ。
[用語の定義]
(III族窒化物ベース基板)
成長制限マスク102を通じたIII族窒化物ベース半導体層105,106,109の成長が可能なIII族窒化物ベース基板101である限り、バルクGaN結晶からスライスされたGaN基板101等、バルクIII族窒化物ベース結晶から(0001)、(1-100)、(20-21)又は(20-2-1)面或いはその他の面上でスライスされた何れのIII族窒化物ベース基板101も用いることができる。島状III族窒化物半導体層109をIII族窒化物ベース基板101から剥離により取り外す際、その剥離面内に、非極性や半極性の基板101の場合はm面ファセット、有極性基板101の場合は有極性の表面があってもよい。
(III族窒化物ベース半導体層)
III族窒化物ベース半導体層の例はELO-III族窒化物層105、III族窒化物半導体デバイス層106及び島状III族窒化物半導体層109である。半導体デバイス110では、通常、島状III族窒化物半導体層109の側部を(1-10a)面(但しaは任意の整数)、(11-2b)面(但しbは任意の整数)又はそれらに対し結晶学的に等価な面で以て形成し、或いは島状III族窒化物半導体層109の側部を(1-10a)面(但しaは任意の整数)を含むものとする。
III族窒化物ベース半導体デバイス層106は、一般に、n型層、アンドープ層及びp型層のうち少なくとも一層を含め2個超の層を備える。III族窒化物ベース半導体デバイス層106は、GaN層、AlGaN層、AlGaInN層、InGaN層等々で構成することができる。
デバイス110が複数個のIII族窒化物ベース半導体層105,106,109を有する場合、互いに隣り合う島状III族窒化物半導体層109間の距離を、タイプ1及びタイプ4デザインでは一般に30μm以下、好ましくは10μm以下とするが、これらの値には限定されない。この値は、タイプ2デザインでは隣接パッチ間での好適値、タイプ3デザインではドライエッチング領域空間でのそれとなる。島状III族窒化物半導体層109間の距離が好ましくも無成長領域104の幅となる。
半導体デバイス110では、その半導体デバイス110の種類に応じた個数の電極が所定部分に配置される。半導体デバイス110により例えばショットキダイオード、発光ダイオード、半導体レーザ、フォトダイオード、トランジスタ等々を構成することができるが、これらのデバイスには限定されない。本件開示は、マイクロLED及びレーザダイオード、例えば端面発光レーザ及び垂直共振器面発光レーザ(VCSEL)向けでとりわけ有用である。
(成長制限マスク)
成長制限マスク102は誘電体層、例えばSiO、SiN、SiON、Al、AlN、AlON、MgF、TiN、Tiか、耐火金属例えばW、Mo、Ta、Nb、Pt等々で構成する。成長制限マスク102を、上掲の諸素材から選抜されたもののラミネート構造としてもよい。成長制限マスク102を、上掲の諸素材から選ばれたものの積層構造としてもよい。
一実施形態に係る成長制限マスク102の厚みは約0.05~1.05μmである。
縞状開エリア103は、非極性や半極性のIII族窒化物ベース基板101向けの場合、III族窒化物ベース半導体層105,106,109の<11-20>方向に対し垂直な第1方向と、そのIII族窒化物ベース半導体層105,106,109の<11-20>方向に対し平行な第2方向とに沿い、それぞれ第1間隔,第2間隔にて周期配列し、第2方向に沿い延設する。縞状開エリア103の幅は、通常は第2方向沿いで一定とするが、必要であれば第2方向沿いで変化させてもよい。
縞状開エリア103は、有極性III族窒化物ベース基板101向けの場合、III族窒化物ベース半導体層105,106,109の<11-20>方向に対し平行な第1方向と、そのIII族窒化物ベース半導体層105,106,109の<1-100>方向に対し平行な第2方向とに沿い、それぞれ第1間隔,第2間隔にて周期配列し、第2方向に沿い延設する。縞状開エリア103の幅は、通常は第2方向沿いで一定とするが、必要であれば第2方向沿いで変化させてもよい。
(平坦面領域)
平坦面領域107は層反り領域108同士の間にある。更に、平坦面領域107は成長制限マスク102上にも開エリア103上にもある。
半導体デバイス110の作成は、主にこの平坦面エリア107上で実行する。これは、デバイス110を成長制限マスク102上、開エリア103上、或いは成長制限マスク102及び開エリア103双方の上に設けうる、ということである。半導体デバイス110の作成が部分的に層反り領域108内で実行されても問題とならない。更に好ましいことに、その層反り層108はエッチングにより除去することができる。
平坦面領域107の幅は、好ましくは少なくとも5μm、より好ましくは10μm以上とする。平坦面領域107では、その平坦面領域107内の半導体層105,106,109それぞれの厚みに高度な均一性が現れる。
(層反り領域)
能動層106aを有する層反り領域108がLEDデバイス110内に残っていると、その能動層106aからの放射光のうち一部分が再吸収される。結局、それらデバイス110内の層反り領域108は除去した方がよい。
能動層106aを有する層反り領域108がLDデバイス110内に残っていると、低屈折率故にその層反り領域108によりレーザモードが影響されうる(例.InGaN層)。結局、それらデバイス110内の層反り領域108は除去した方がよい。
層反り領域108がLDデバイス110内に残る場合は、畝縞構造の縁の在処を、その層反り領域108の縁から少なくとも1μm以上のところとすべきである。
別の視点によれば、開エリア103以外の平坦面領域107に備わるエピタキシャル層では、開エリア103に備わるELO-III族窒化物層105よりも欠陥密度が低くなる。従って、畝縞構造の在処を、開エリア103を除く平坦面領域107内とすべきである。
(水平トレンチ)
水平トレンチ501は島状III族窒化物半導体層109の下部に生じる構造であり、その構造の中央に向かい内方に延びるものである。
以下の通り、様々な方法で水平トレンチ501を得ることができる。
方法1:
島状III族窒化物半導体層109を基板101上で成長させた後、ドライエッチングを用いそれら島状III族窒化物半導体層109を分割して本発明実施上とりわけ有用な分離幅とした上で、その構造の中央内方に延びる水平トレンチ501を化学エッチングの助力により実現する。
具体的には、例えば島状III族窒化物半導体層109内で最下、基板101のすぐ上にある少なくとも1個の層を、少なくとも一種類のIII族元素(In、Ga、Al)を含有していて化学エッチング例えばPECに対し感応的な層として形成し(InAlGa1-(x+y)N)、それに続き、本件開示中の他個所で言及した島状III族窒化物半導体層109、例えばn型GaN、能動領域たるInGaN/GaN-MQW、p型GaNを形成する。金属有機化学気相堆積(MOCVD)をその素材成長に用いる。トリメチルガリウム(TMGa)、トリメチルインジウム(TMIn)及びトリエチルアルミニウム(TMAl)をIII族元素源として用いる。アンモニア(NH)を、窒素を供給する生ガスとして用いる。水素(H)及び窒素(N)をキャリアガスとして用いる。塩及びビス(シクロペンタジエニル)マグネシウム(CpMg)をn型及びp型のドーパントとして用いる。圧力は50~760Torrに設定する。GaN成長温度は900~1250℃の範囲内とし、化学感応層成長温度は800~1150℃とする。InAlGa1-(x+y)N化学感応層の厚みは1~100nmとする。組成比x及びyは0~1とし、x+yも0~1の範囲内とする。
ドライエッチングを実行することで、島状III族窒化物半導体層109を、その最下、基板101のすぐ上にある化学感応層を含め、露出させる。このドライエッチングの深さは、化学エッチングに対し感応的な最下層の一部が少なくとも露出する深さとすべきである。
角度付ドライエッチング、例えば反応性イオンエッチング(RIE)等々を実行することで、本件開示でいう剥離を容易化してもよい。例えばSiClをエッチングガスとして用いてもよい。エッチング角は0~90°とする。
図14(a)、図14(b)及び図14(c)は、島状III族窒化物半導体層109内に水平トレンチ501を形成する手法の一つを示す模式図である。図14(a)に示すように、最下層たる化学感応層1401例えばInAlGaNを含め、III族窒化物半導体層105,106を成長させる。図14(b)に示すように、III族窒化物半導体層105,106をエッチングすることでエッチド領域1402を発生させ、ひいては島状III族窒化物半導体層109を形成する。図14(c)に示すように、化学感応層1401を部分的にエッチングすることで、島状III族窒化物半導体層109の片側又は両側に水平トレンチ501を形成する。好ましいことに、化学感応層1401を化学的にエッチングすることで、例えば水平トレンチ501を実現することができる。
方法2:
水平トレンチ501が得られる第2の方法はエピタキシャル横方向過成長(ELO)である。分解無しでMOCVD温度に保持でき且つ後刻成長させる半導体エピタキシャル層とほとんど反応しない成長制限マスク102で以て、基板101をマスクする。基板101上のそのマスク102を、幾つかの開エリア103が周期的又は非周期的に備わるものとし、それにより島状III族窒化物半導体層109の成長を助長する。ELO-III族窒化物層105は開エリア103からマスク102上を通り横方向に成長していき、トレンチ501の長さによりその層105の幅が定まることとなる。トレンチ501の長さは0.1μm以上が好ましかろう。
例えばIII族窒化物半導体の場合、後に詳細に定義する通り、本件開示にて論じた幾通りかのデザインタイプがある成長制限マスク102を配置することで、島状III族窒化物半導体層109を取り外せる水平トレンチ501を実現することができる。
(ポリマ/接着フィルム)
大まかには、ポリマ/接着フィルム601を、島状III族窒化物半導体層109上で且つその上へと転がせばよい。加えて、ポリマ/接着フィルム601を、例えば畝縞、p電極等々を含め完成したデバイス110構造上で且つその上へと転がすこともできる。
図15(a)及び図15(b)記載の通り、ポリマ/接着フィルム601の構造は、順に図15(a),図15(b)に記載の通り3個,2個の層1501,1502,1503で構成できるが、それらの層には限定されない。一実施形態に係るベースフィルム1501の素材は約80μm厚でポリビニルクロライド(PVC)製であり、裏打ちフィルム1502の素材は約38μm厚でポリエチレンテレフタレート(PET)製であり、接着剤層1503は約15μm厚でアクリル製である。
更に、ポリマ/接着フィルム601をUV感応又はIR感応テープとしてもよい。島状III族窒化物半導体層109を基板101から取り外した後に、そのフィルム601をUV又はIR照射に曝すことで、そのフィルム601の接着性を激しく低下させて除去を容易化することができる。
更に、島状III族窒化物半導体層109間にその高さ又は深さが1μm以上の凸及び/又は凹領域があってもよい。その場合、重要なことに、ポリマ/接着フィルム601をその凹及び/又は凸部分内に配置することができ、且つそのフィルム601をその領域に対し共形にすることができる。
これとの関連で、ポリマ/接着フィルム601を、少なくとも軟質層及び硬質層が備わる多層膜としてもよい。例えばPVC層はPET層よりも硬質であるので、PETをそうした領域内に容易に配置すること及びその領域に対し共形にすることができる。PVCによりPETを助け、温度変化中のクラック及び破断を避けることもできる。
(支持基板)
本半導体デバイス製造方法には、必要に応じ、更に、剥離プロセスが終了した後にそのIII族窒化物ベースエピ構造の露出面側を接合/装着する工程を、設けることができる。ポリマ/接着フィルム601を用いる場合、そのポリマ/接着フィルム601上に付着しているエピ層を支持基板に接合して更なる処理に供する。
或いは、ポリマ/接着フィルム601を剥離プロセスで用いる場合、III族窒化物ベース基板101の処置済エピ層を、支持基板をIII族窒化物ベース基板101上に接合することでハンドリングする。
その支持基板は元素半導体、化合物半導体、金属、合金、窒化物ベースセラミクス、酸化物ベースセラミクス、ダイアモンド、炭素、プラスチック等々で構成でき、またそれらの素材による単層構造又は多層構造を備えるものとすることができる。金属例えば半田等々か有機接着剤を支持基板の接合に用いることができ、またそれが必要に応じ選定される。
[作成方法]
本半導体デバイス製造方法に、更に、III族窒化物ベース半導体層の露出部分に支持基板を接合する工程を含めてもよい。ポリマ/接着フィルム601を剥離プロセスにて用いる際には、III族窒化物エピ層の露出部分を下表面即ちIII族窒化物ベース基板・III族窒化物エピ層間界面とすることができる。これに代え、III族窒化物エピ層の露出部分を、III族窒化物ベース基板上に成長させたIII族窒化物エピ構造の頂部とすることもできる。
加えて、本方法に、更に、III族窒化物ベース半導体層の表面上にあり、そのIII族窒化物ベース半導体層を基板から剥離させたときに露わになるところに、1個又は複数個の電極を形成する工程を、含めることができる。
必要に応じ、本半導体デバイス製造方法に、更に、III族窒化物ベース半導体層を基板上に成長させた後に、そのIII族窒化物ベース半導体層の上表面上に1個又は複数個の電極を形成する工程を、含めることができる。この電極は、剥離技術を用いIII族窒化物ベース半導体層を取り外した後に、形成すればよい。
本方法に、更に、成長制限マスクのうち少なくとも一部分、好ましくはほぼ全て、最も好ましくは全てをウェットエッチャントにより除去する工程を、含めてもよい。但し、このプロセスが基板除去のため常に必要なわけではない。また、必要に応じ、支持基板上、III族窒化物ベース半導体層と接合された側に、導体薄膜又は導体ラインを形成してもよい。
本発明によれば、成長制限マスクの縞状開口からその成長制限マスク上で横方向に成長する島状III族窒化物半導体層の結晶化度は非常に高く、高品質半導体結晶からなるIII族窒化物ベース半導体層を得ることができる。
更に、III族窒化物ベース基板を用い二通りの長所を得ることができる。一方の長所は、高品質島状III族窒化物半導体層、例えば欠陥密度が非常に低いものが得られることである。他方の長所は、エピ層及び基板の双方に類似又は同一素材を用いることで、エピタキシャル層内歪を低減できることである。それに、熱膨張が類似又は同一であるので、本方法によりエピタキシャル成長中の基板反り量を減らすことができる。その効果は、上述の通り、生産歩留まりを高めて温度均一性を改善できることにある。
他方で、外来又はヘテロ基板例えばサファイア、LiAlO、SiC、Si等々を用い、III族窒化物ベース半導体層を成長させることができる。外来又はヘテロ基板は、その界面領域における接合強度が弱いため容易に除去することができる。
このように、本発明は、III族窒化物ベース半導体で構成された基板、1個又は複数個の縞状開口を有する成長制限マスクでありその基板上に直接又は間接配置されたもの、並びにその成長制限マスクを用いその基板上に成長させた1個又は複数個の島状III族窒化物半導体層を開示するものである。
一実施形態に係る成長制限マスクは、スパッタリングか電子ビーム蒸着かPECVD(プラズマ加速化学気相堆積)により堆積されるが、こうした方法には限定されない。また、複数個の島状III族窒化物半導体層を成長させる際に、それらの層が相互分離される、即ち分離状態で形成されるので、各III族窒化物ベース半導体層内で生じた引張応力又は圧縮応力をそのIII族窒化物ベース半導体層内に留め、その引張応力又は圧縮応力の影響が他のIII族窒化物ベース半導体層に及ばないようにすることができる。但し、島状III族窒化物半導体層を分離させることは必須ではない。
また、成長制限マスク及びIII族窒化物ベース半導体層を化学的に接合していないので、成長制限マスク・III族窒化物ベース半導体層間界面にて摺動が生じうるため、そのIII族窒化物ベース半導体層内の応力を緩和することができる。
また、各島状III族窒化物半導体層間のギャップ、いわゆる無成長領域104の存在により、複数個の島状III族窒化物半導体層109からなる複数本のローがその基板101に備わり可撓性を呈することとなるため、外力印加時にそれを容易に変形させ反らせることができる。
従って、僅かな反り、湾曲又は変形が基板101にて生じた場合でさえも、些少な外力によってそれをたやすく補正してクラックの発生を回避することができる。結果として、真空チャッキングによる基板101のハンドリングを行えるので、半導体デバイス110の製造プロセスをより容易に実行できるようになる。
既説の通り、基板101の湾曲を抑えることで高品質半導体結晶からなる島状III族窒化物半導体層109を成長させることができ、更に、III族窒化物ベース半導体層105,106,109が非常に厚い場合でもクラックの発生等々を抑えることができるので、大面積半導体デバイス110を容易に実現することができる。
[代替的諸実施形態]
(第1実施形態)
第1実施形態に係るIII族窒化物ベース半導体デバイス及びその製造方法を説明する。
第1実施形態では、まずベース基板101を準備し、複数個の縞状開エリア103を有する成長制限マスク102をその基板101上に形成する。本実施形態ではベース基板101をIII族窒化物ベース半導体で作成する。
そのIII族窒化物ベース半導体層の厚み、例えばGaN基板上に成長させるGaN層等々の厚みは例えば1~60μmとするが、これらの値には限定されない。本願記載の通り、III族窒化物ベース半導体層の厚みは、成長制限マスク102の表面から島状III族窒化物ベース半導体層109の上表面までを測ったものである。
成長制限マスク102は、絶縁体膜例えばSiO膜を例えばプラズマ化学気相堆積(CVD)法、スパッタリング、イオンビーム堆積(IBD)等々によりベース基板101上に堆積させた上で、所定のフォトマスク及びエッチングを用いたフォトリソグラフィによりそのSiO膜をパターニングすることで、形成することができる。本実施形態ではSiO膜の厚みを例えば0.02μm~0.3μmとするが、この値には限定されない。
成長制限マスク102を用い、気相堆積法例えば金属有機化学気相堆積(MOCVD)法によって、1個又は複数個のELO-III族窒化物層105を成長させる。この場合、ベース基板101の表面が開エリア103内で露わになっているため、ELO-III族窒化物層105がその上で選択的に成長し、その成長制限マスク102上で途切れなく横方向に成長していく。
タイプ1デザインでは、この成長を、近隣のELO-III族窒化物層105同士が合体する前に停止させる。
タイプ3デザインはタイプ1デザインと似ているが、開エリア103及び成長制限マスク102の縞がタイプ1と比べ小さい点で異なっており、それらELO-III族窒化物層105同士を合体させた後にELO-III族窒化物層105を分割して所望形状にするものである。
タイプ1デザインでは、それにより平坦面領域107の幅が決まるため、ELO-III族窒化物層105の厚みが重要である。好ましくは、平坦面領域107の幅を20μm以上とする。好ましくは、ELO-III族窒化物層105の厚みをできるだけ小さくする。これは、プロセス時間を縮めるため及び開エリア103のエッチングを容易にするためである。ELO成長比は、基板101に対し垂直な垂直方向の成長速度に対する横方向の成長速度の比である。成長コンディションを最適化することで、このELO成長比を0.4~4に制御することができる。
次に、III族窒化物半導体デバイス層106をELO-III族窒化物層105上で成長させる。III族窒化物半導体デバイス層106は複数個のIII族窒化物ベース層で構成する。
成長制限マスク:
成長制限マスク102の様々な例を示してきた。どのデザインでも、成長制限マスク102の縞の第1方向を<11-20>軸に対し垂直とし、第2方向を半極性や非極性のIII族窒化物ベース基板101例えば(10-1-1)、(10-11)、(20-2-1)、(20-2-1)、(30-3-1)、(30-31)、(1-100)等々では<11-20>に沿わせ、C面(0001)III族窒化物ベース基板101では<11-20>及び<1-100>それぞれに沿わせている。
成長制限マスク102の方向を適宜決めることで、そのエピ層に関し円滑な表面モルフォロジを得ることができる。そのエピ層の取外しに関しては、この方向は問題にならない。本発明ではあらゆる方向が採用される。
タイプ1デザインでは、第1方向における開エリア103の長さを例えば200~5000μmとし、第2方向における開エリア103の幅を例えば5~200μmとする。
タイプ3デザインでは、成長制限マスク102に複数個の開エリア103を設け、その開口窓301の幅を3μm~7μm、間隔を7μm~3μmとすることで、基板101上に10μm周期のパターンを形成する。それらパターン上で、合体したELO-III族窒化物層105が得られた後に、そのELO-III族窒化物層105を規則的なx方向及びy方向沿い間隔を用い303にてエッチングすることで、所望形状302を生成することができる。
典型的には、本発明にて用いられる成長制限マスク102の寸法を、以下に示すものとする。第1実施形態ではC面GaN基板101を用いる。成長制限マスク102を0.2μm厚SiO膜で以て形成し、<11-20>方向に沿った開エリア103の長さを5000μm、<1-100>方向に沿った開エリア103間距離を5μmとする。
島状III族窒化物半導体層109の成長コンディションとして、ELO技術のそれと同じMOCVDコンディションを用いることができる。例えば、GaN層の成長を950~1150℃なる温度、30kPaなる圧力にて行う。GaN層成長の場合、トリメチルガリウム(TMGa)及びアンモニア(NH)を生ガス、水素(H)及び窒素(N)をキャリアガスとして用い、AlGaN層成長の場合はトリエチルアルミニウム(TMAl)を生ガスとして用い、InGaN層成長の場合はトリメチルインジウム(TMIn)を生ガスとして用いる。これらのコンディションを用い、後続の諸層を成長制限マスク102で以てGaN基板101上に成長させた。
図16は光共振器に対し垂直な方向に沿ったレーザダイオードデバイス110の断面図であり、このレーザダイオードデバイス110には、ELO-III族窒化物層105及びIII族窒化物半導体デバイス層106が備わっており、後者には5×InGaN/GaN多重量子井戸(MQW)能動層106a、AlGaN電子遮蔽層(EBL)106b及びp型GaNクラッディング層106cが備わっている。その光共振器には畝縞構造が備わっており、p-GaNクラッディング層106c、ZrO電流制限層202及びp電極203で構成されるそれにより、水平方向沿い光閉じ込めが行われている。その畝縞構造の幅は1.0~40μmオーダ、典型的には10μmとする。
一実施形態に係るp電極203は、Pd、Ni、Ti、Pt、Mo、W、Ag、Au等々の素材のうち、一種類又は複数種類で組成することができる。例えば、p電極203の構成をPd-Ag-Ni-Au(3-50-30-300nm厚)とすることができる。これらの素材は電子ビーム蒸着、スパッタリング、加熱式熱蒸着等々により堆積させることができる。加えて、図2(a)及び図2(b)にてZrO層202・pパッド203間のTCOクラッディング層201により描出されている通り、p-GaNクラッディング層106b・p電極203間にTCOクラッディング層(例えばITOで構成されたもの)を付加することもできる。
在来の一般的な方法、例えばフォトリソグラフィ及びドライエッチングを用い、図17(a)及び図17(b)記載の畝縞構造1701をMOCVD成長後に作成した。その畝深さは、シミュレーション又は従前の実験データを踏まえドライエッチング実行前に予め定めておいた。この畝構造形成を、開エリア103を含め島状III族窒化物ベース半導体層109の平坦面領域107全体に対し実行してもよいし、成長制限マスク102上のみに実行してもよい。
ファセットを作成する:
図17(a)及び図17(b)記載の通り、光共振長を踏まえエッチド鏡ファセット1702の在処を決める。Arイオンビーム及びCl雰囲気ガスを用いたエッチングプロセスによりGaNエッチングを行う。エッチング深さは約1μm~約4μmとする。SiO、Al、AlN、AlON、SiN、SiON、TiO、Ta、Nb、ZrO等々からなる集合から誘電体膜を選び、それによりエッチド鏡ファセット1702を被覆してもよい。
これに代え、III族窒化物ベース基板101から島状III族窒化物ベース半導体層109を転写させた後に、機械的に劈開させてファセット1702を形成してもよい。
成長制限マスクを除去する:
エッチングを用い成長制限マスク102を除去する。ドライエッチング又はウェットエッチング、或いは両プロセスの組合せを用いることで、成長制限マスク102を少なくとも部分的に溶解させることができる。本発明は、成長制限マスク102を溶解させることなく実施することもできるが、より良好な歩留まり及び品質にするため少なくとも部分に溶解させることが推奨される。
フィルムを装着する:
その後は、ポリマ/接着フィルム601を島状III族窒化物半導体層109の上方に配置し、その島状III族窒化物半導体層109の破断点に達しない範囲で僅かに押圧する。本工程は、島状III族窒化物半導体層109のレイアウトの周りにポリマ/接着フィルム601によって好適に枠が形成されるようにするためのものである。
これに代え、ポリマ/接着フィルム601の温度を僅かに上昇させること、例えばこの値に限られないが約100℃まで上昇させることでも、より良好な結果を得ることができるし、ポリマ/接着フィルム601の融点より僅かに低い値でもうまくいくであろう。その後、僅かな圧力を印加し、及び/又は、標本及びそれに装着されている加熱中のポリマ/接着フィルム601をスピナを用い回動させ、それを助力として、島状III族窒化物半導体層109のレイアウトに従いそのフィルム601を反らせることができる。
圧力を印加する:
上掲の複合体、即ち島状III族窒化物半導体層109にポリマ/接着フィルム601を装着したものを、好適なツールを用い上側及び下側から押圧し、一体に挟み込む。例えば、その複合体の下側及び上側に1枚ずつ石英板を配し、それら石英板を一緒に挟み込むことで、島状III族窒化物半導体層109上でのポリマ/接着フィルム601の好適な固定を実現できよう。
何らかの代替的な方法、例えば可圧縮性素材を用いる前述の手法を用いることで、島状III族窒化物半導体層109のレイアウトに対しポリマ/接着フィルム601を完全にフィットさせることができるのならば、この段階で圧力を印加することなく本発明を実施することもできる。
導電性のポリマ/接着フィルム601上に電極(群)をパターニングし、フィルム601をデバイス110上の事前作成済電極と重ねることによって、本発明を実施することもできる。
温度を変化させる:
次いで、この新たな複合体(挟み込み構造)の温度を、その構造に働く圧力を保ちつつ上昇又は低下させる。その上で、その構造の温度を低下/上昇させてハンドリング温度に戻す。或いは、ペルチエデバイスを用い温度を変化させることで、上昇及び低下に係るランプレートを所望の如く制御することもできる。
これに代え、本発明を幾つかの代替形態で以て実行すること、例えばその構造に働く圧力を温度変更プロセス中に制御又は解除することもできる。図12(a)記載のものと同様、幾本かのロボット機能アーム1202により挟み込み動作、加熱ベース制御、圧力制御、ガスポートによる標本の周囲コンディション改変等々を実行する。
フィルムを剥離させる
この温度サイクルの途上でポリマ/接着フィルム601が被る急峻な伸縮衝撃、並びにポリマ/接着フィルム601・III族窒化物半導体層105,106,109間の熱膨張差により、ELO-III族窒化物層105・基板101間界面にてクラック又は劈開が始まる。
ハンドリング温度到達後は、図13(a)、図13(b)及び図13(c)記載の通り、ポリマ/接着フィルム601を標本からゆっくり剥離させる。ポリマ/接着フィルム601がポリマ/接着剤によるフィルムであれば、ポリマ/接着フィルム601に島状III族窒化物半導体層109が付着する。
ポリマ/接着フィルム601・島状III族窒化物半導体層109間界面を化学的に、或いはUV又はIR照射により溶解させた後は、ポリマ/接着フィルム601上に付着している島状III族窒化物半導体層109を、真空チャック又は何らかの産業的に成熟したプロセスを用い、個別的に又は一括してハンドリングすることができる。
これに対し、ポリマ/接着フィルム601が接着型でない場合、ポリマ/接着フィルム601を除去した後に島状III族窒化物半導体層109が基板101上に残ることがある。その場合、先に言及した方法のうち何れかを用い、基板101から島状III族窒化物半導体層109をハンドリングすることができる。
図18(a)~図18(j)はIII族窒化物ベースC面半導体基板101から剥離させたELO-III族窒化物層105のSEM画像及び顕微鏡画像である。図18(a)及び図18(b)に示すのは、III族窒化物ベース基板101のC面(0001)表面上のELO-III族窒化物層105である。図18(c)、図18(d)及び図18(e)は、ELO-III族窒化物層105を取り外した後のC面III族窒化物ベース基板101の画像であり、第1方向に沿ったELO-III族窒化物層105の最大除去長が2.6mmであることを、図18(c)の画像にて看取することができる。図18(d)及び図18(e)はC面III族窒化物基板101上の除去領域の拡大版である。
剥離されポリマ/接着フィルム601上にあるELO-III族窒化物層105が、図18(f)、図18(g)及び図18(h)の画像中に示されている。C面III族窒化物ベース基板101から剥離されたELO-III族窒化物層105のSEM画像が、図18(i)及び図18(j)に示されている。その背表面、即ちIII族窒化物ベース基板101・ELO-III族窒化物層105間界面が、図18(i)及び図18(j)の画像中に示されている。
III族窒化物半導体層105,106,109をIII族窒化物ベース基板101から取り外した暁には、その基板101をリサイクルすることができる。リサイクルに先立ち、その基板101の表面をポリッシャで再研磨した方がよい。リサイクルプロセスは繰り返し行うことができるので、それによりIII族窒化物ベース半導体デバイスを作成するコストが低減されることとなる。
n電極を堆積させる:
n電極をIII族窒化物半導体層109の背面上に配置してもよい。通常、そのn電極をTi、Hf、Cr、Al、Mo、W、Auなる素材のうち一種類又は複数種類で組成するが、これらの素材には限定されない。
例えば、n電極の構成をTi-Al-Pt-Au(30-100-30-500nm厚)とすることができるが、これらの素材には限定されない。これら素材の堆積は、電子ビーム蒸着、スパッタリング、加熱式熱蒸着等々により実行することができる。好ましくはp電極をITO上に堆積させる。
もう一つの選択肢はITO及びZnOをn電極向けに用いることであるが、n電極はそれらの素材には限定されない。
チップに分割する:
チップ又はデバイス110への分割方法には2個の工程がある。第1の工程では島状III族窒化物半導体層をスクライビングする。第2の工程ではレーザスクライビング等々を用い支持基板を分割する。
図17(a)~図17(b)記載の通り、チップスクライブライン1703をダイアモンドスクライビング機又はレーザスクライビング機により作成する。チップスクライブライン1703の作成先は島状III族窒化物半導体層109の背面上である。チップスクライブライン1703を実線としても破線としてもよい。
次に、やはりレーザスクライビングによりポリマ/接着フィルム601を分割することで、レーザダイオードデバイス110を取得する。チップスクライブライン1703を作成する際には、このデバイス110の畝縞構造を避けた方がよい。
この技術を、取外しプロセス中の温度変化と併せ用いてもよいし、それ抜きで用いてもよい。温度変化抜きでの結果を図19(a)及び図19(b)、即ち温度変化不適用時にc面III族窒化物ベース基板101からのELO-III族窒化物層105の取外しでもたらされる参照画像に示す。とはいえ、本技術を用いると共に取外しプロセス中に温度を変化させることが、一般には望ましい。
(第2実施形態)
第2実施形態は第1実施形態とほぼ同じであるが、基板101の面が異なっている。本実施形態では、ELO-III族窒化物層105をm面III族窒化物基板101上で成長させる。成長制限マスク102における開エリア103の幅及び長さはそれぞれ30μm及び1200μm超、ELO-III族窒化物層105の厚みは約15μmである。
図20(a)、図20(b)、図20(c)及び図20(d)はIII族窒化物ベース基板101の(10-10)表面からELO-III族窒化物層105を取り外す前後の光学顕微鏡画像、図20(e)に示すのは取り外されポリマ/接着フィルム601上にあるELO-III族窒化物層105の光学顕微鏡画像であり取り外せる開エリア103の範囲を示すもの、図20(f)はポリマ/接着フィルム601を用い取り外されたELO-III族窒化物層105が呈する不規則形状の光学顕微鏡画像である。これらの画像では、ポリマ/接着フィルム601上へと転写されたELO-III族窒化物層105の最大長が約1mm、幅は約65μmとなっている。
一般に、開エリア103の幅が狭いほどELO-III族窒化物層105を取り外しやすい。例えば、開エリア103の幅が1μm未満であれば、ELO-III族窒化物層105を取り外すことは難しくない。他方、平坦面領域107上にデバイス110を形成するにはELO-III族窒化物層105の幅を広げることが必要となろう。例えば、100μm超の幅を有するELO-III族窒化物層105を得るには、各側に50μmずつの横方向成長が必要であるので、長い成長時間がかかる。このように、開エリア103の幅とELO-III族窒化物層105の幅との間に、トレードオフ関係がある。
とはいえ、このトレードオフ関係は本発明で以て解消することができる。図20(a)~図20(f)に示す通り、本発明によれば、30μm以上の幅広な開エリア103で以て基板101と接触するELO-III族窒化物層105を、取り外すことができる。開エリア103の幅が30μmであれば、ELO-III族窒化物層105の横方向成長を開エリア103の各側にて30μmとすることだけで、商用レーザダイオードデバイス110を実現することができ、それが成長時間短縮につながっている。
本技術を用い、より幅広なELO-III族窒化物層105を取り外すこともできる。図20(d)に示すのは取り外されポリマ/接着フィルム601上にあるELO-III族窒化物層105の画像であり、8μm~80μmの範囲に属する様々な開エリア103を有している。これらの結果が示すところによれば、少なくとも約80μmに及ぶ開エリア103を本発明にて用いることができるが、商用環境及び機器であれば、より大きな値にしても成果を得られるかもしれない。
本発明のもう一つの長所は、ELO層の形状が重要とされないことである。本技術によれば、どのような形状のELOでも基板から取り外すことができる。これはデバイス設計の柔軟性に関わる付加価値である。図20(e)に示す通り、ELO層の形状は、<11-20>と、<11-20>に対する垂線のうちIII族窒化物m面基板上にあるものとの間で、二次元的に広がる。
(第3実施形態)
第3実施形態は第1実施形態とほぼ同じであるが、デザインのタイプが異なっている。本実施形態でもたらされるのは、C面III族窒化物ベース基板101から剥離されたELO-III族窒化物層105であり、マスクデザインがタイプ2のものである。
タイプ2デザインでは、図3(a)記載の通り成長制限マスク102がサブマスク301を有する。各サブマスク301でのELO-III族窒化物層105の成長によって、50μm~300μmの長さ及び幅寸法を有するパッチ302がもたらされる。各サブマスク301では、成長制限マスク102に備わる複数個の開エリア103が3μm~7μm幅、7μm~3μm間隔、ひいては10μm周期のパターンとされ、それらが図3(a)に示す如く埋め込まれる。但し、これらの値には限定されない。
タイプ2デザインでは、サブマスク301内でELO-III族窒化物層105同士を合体させる一方、最寄りのサブマスク301に発する近隣ELO-III族窒化物層105との合体は防がねばならない。その後は、図7(b)記載の通り、ポリマ/接着フィルム601を用いELO-III族窒化物層105を取り外す。
図21(a)及び図21(b)に示すのはそれぞれポリマ/接着フィルム601を用いIII族窒化物ベース基板101からELO-III族窒化物層105を取り外した後のIII族窒化物ベース基板101及びELO-III族窒化物層105であり、図21(c)は剥離されポリマ/接着フィルム601上にあるELO-III族窒化物層105のレーザ顕微鏡画像であり、図中のパッチは50μm×50μm、100μm×100μm、200μm×200μm及び300μm×300μmなるエリアを有している。ポリマ/接着フィルム601上のパッチのうち300μm×300μmのエリア内のものの拡大画像を、図21(d)に示す。図21(e)に示すのはELO-III族窒化物層105を取り外した後のIII族窒化物ベース基板101のSEM画像であり、嵌め込みは基板103の開エリア103の拡大SEM画像を示している。
(第4実施形態)
第4実施形態は第1実施形態とほぼ同じであるが、デザインのタイプが異なっている。本実施形態でもたらされるのは、C面III族窒化物ベース基板101から剥離されたELO-III族窒化物層105であり、デザインがタイプ4のものである。
タイプ4デザインでは、図4(a)記載の通り、第1方向に沿った開エリア103の長さを例えば30~100μm、第2方向に沿った開エリア103の幅を例えば30~100μmとする。
タイプ1デザインと同様、タイプ4デザインでは、ELO-III族窒化物層105が自身に最も近い近隣ELO-III族窒化物層105に到達し又はそれと合体する前に成長を停止させ、またその開エリア103を比較的小面積のもの、例えば値100μm×100μmを有し正方形パターンを呈するものに制限する。その形状は任意に定めることができ、例えば、図4(e)~図4(h)記載の通り円、三角形、正方形/長方形、五角形、六角形、或いは単純に多角形とすることができる。開エリア103を適宜設計することで、先に言及した形状それぞれの値を約0.01mmとすることができる。とはいえ、後掲の諸実施形態に記載の通り、相応な産業的セットアップで以て、及び/又は、III族窒化物ベース基板101・ELO-III族窒化物層105間に弱接合界面層を挿入することによって、かなり大きな値を含め他の値を用いることもできる。
サブマスク301のパターン上にポリマ/接着フィルム601を配置し、それによりELO-III族窒化物層105を取り外す。図22(a)及び図22(b)は、順に、ELO-III族窒化物層105が取り外された後のIII族窒化物ベース基板101と、取り外されたELO-III族窒化物層105付のポリマ/接着フィルム601とを示している。図22(c)及び図22(d)は、順に、50μm×50μm,100μm×100μmのパッチを有するIII族窒化物ベース基板101のSEM画像であり、ELO-III族窒化物層105が取り外された後のものを表している。
(第5実施形態)
第5実施形態は第1実施形態とほぼ同じであるが、基板101の面が異なっている。本実施形態は他の面、例えば(20-21)、(20-2-1)、(1-100)等々の使用によって記述される。島状III族窒化物半導体層109は、パターニングされた半極性や非極性の基板101上、例えば(20-21)又は(20-2-1)又は(1-100)基板101上にMOCVDにより成長させた約12μm厚のGaN層を備える。従って、島状III族窒化物半導体層109を半極性や非極性の基板101から取り外す際には第1実施形態と同じ方法が用いられる。
図23(a)に示すのは(10-10)、(20-21)、(20-2-1)方位基板101の光学顕微鏡画像であり、2μm、4μm及び6μm幅の開エリア103からELO-III族窒化物層105を取り外した後のもの、図23(b)に示すのはポリマ/接着フィルム601上のELO-III族窒化物層105の画像であり、(10-10)、(20-21)、(20-2-1)方位基板101から取り外された後のものである。
他の諸実施形態では他の方位、例えば(30-31)、(30-3-1)、(10-11)、(10-1-1)、(11-22)、(11-2-2)等々が用いられうる。加えて、様々なオフ角面基板101も遜色なく用いることができる。
本方法は、III族窒化物ベース基板101に代えヘテロ基板201を用いる際にも利用することができる。ヘテロ基板201に含まれうるものには、これに限られるものではないがサファイア、LiAlO(LAO)、SiC、Si等々がある。
m面及びc面III族窒化物基板101の場合、そのm面及びc面の劈開性を用いELO-III族窒化物層105を取り外すことができる。図24は、ELO-III族窒化物層105を取り外した後におけるm面基板101の表面の画像であり、取外しを経た基板101の表面が極端に円滑なことを示している。
(第6実施形態)
第6実施形態は第1実施形態とほぼ同じであるが、用いるELO-III族窒化物層105が異なっている。具体的には、本実施形態ではAlGaNをELO-III族窒化物層105として用いている。図25(a)、図25(b)、図25(c)、図25(d)及び図25(e)は、AlGaNで構成されたELO-III族窒化物層105の光学顕微鏡画像であり、III族窒化物ベース基板101から取り外される前及び取り外された後のものである。
図25(a)は、III族窒化物ベース基板101の非極性(1-100)面上の縞の顕微鏡画像を構成している。本例では、ELO-III族窒化物層105のAl組成比が2~3%、厚みが約25~30μmであり、成長後のクラックはない。
図25(b)は模式的描写であり、m面III族窒化物ベース基板101、成長制限マスク102、並びにn-AlGaNで形成されたELO-III族窒化物層105を含んでいる。
図25(c)は、AlGaNで組成されたELO-III族窒化物層105を取り外した後におけるIII族窒化物ベース基板101の顕微鏡画像である。
図25(d)~図25(f)は、AlGaNで組成されたELO-III族窒化物層105でありポリマ/接着フィルム601を用い取り外されたものの顕微鏡画像である。
本実施形態では、高品質低欠陥密度GaN基板101と併せ、AlGaNで組成されたELO-III族窒化物層105を、低欠陥密度高結晶品質半導体層を得る技術として利用することができる。近UVデバイス110をそれら高品質AlGaN-ELO-III族窒化物層105の頂部上に作成した後、第1実施形態記載の発明を用い、それらAlGaN-ELO-III族窒化物層105及び近UV-III族窒化物半導体デバイス層106を取り外すことが可能である。
近UV及びUVデバイス110では、GaN基板101がUV光を吸収するので、それらデバイス110の最終構造にてGaN基板101を用いることができない。従って、本発明は、AlGaN-ELO-III族窒化物層105及び近UV-III族窒化物半導体デバイス層106をGaN基板101から分離させ、近UV又はUVデバイス110としての使用に供する点で有用である。
また、本実施形態では、AlGaN-ELO-III族窒化物層105同士が合体せず、熱膨張差に由来し加わる歪がAlGaN-ELO-III族窒化物層105により効率的に解放される。何故なら、AlGaN-ELO-III族窒化物層105を含む島状III族窒化物半導体層109を、AlGaN/GaN基板101に対するAlGaN-ELO-III族窒化物層105の界面にて取り外せるからである。
AlGaN-ELO-III族窒化物層105は近UVや深UVのLEDでも役立つであろう。とはいえ、GaNのバンドギャップ故に、365nmより短波長の光がGaN基板101により吸収されるであろうから、GaN基板101は近UVや深UVのLEDには適さないであろう。UV光を吸収するGaN基板101を本方法により除去することができるので、本方法はUVや近UVのLED向けに適することとなろう。更に、本方法はAlN基板101で以て利用することができ、これは深UV-LEDにふさわしかろう。
以上説明した通り、ELO-III族窒化物層105の組成を、基板101のそれとは異ならせるのがより望ましい。
(第7実施形態)
第7実施形態は第1実施形態とほぼ同じであるが、用いる成長制限マスク102の素材が異なっており、第1実施形態にて用いられているそれより厚手な成長制限マスク102を用いている。例えば、第7実施形態では、III族窒化物ベース基板101・ELO-III族窒化物層105間界面層として用いる成長制限マスク102を窒化シリコン(SiN)で組成し、50nmのSiNに1μmのSiOが後続する成長制限マスク102とすることができる。これを例えばm面(1-100)III族窒化物ベース基板101と併用することや、別の面方位例えば(30-31)、(30-3-1)、(20-21)、(20-2-1)、(10-11)、(10-1-1)、(11-22)、(11-2-2)等々を有するIII族窒化物基板101と併用することができる。
図26には模式図及びSEM画像が含まれており、III族窒化物ベース基板101上に成長させたELO-III族窒化物層105に対しSiOで組成された成長制限マスク102又はSiO及びSiN2601で構成された成長制限マスク102が及ぼす影響がそれらにより描出されており、またそれら画像により層105の裏側部分に対する界面効果が示されている。
これらSEM画像が指し示すところによれば、SiO成長制限マスク102・III族窒化物ベース基板101間拡散は、SiO成長制限マスク102にSiNを被せたものに比べ多いので、SiNがIII族窒化物ベース基板101のリサイクルに益をもたらすこととなろう。後者の場合、ELO-III族窒化物層105を取り外した後にIII族窒化物ベース基板101を磨く必要性が前者に比べ減るので、本発明を用い半導体デバイスを製造する際のコストを更に低減することができる。
(第8実施形態)
第8実施形態は第1実施形態と同様であるが、発明に係る温度を低下及び/又は上昇させている間にポリマ/接着フィルム601に対する印加応力の方向を変更する点で異なっている。
図27(a)、図27(b)、図27(c)及び図27(d)は本発明を実現しうるポリマ/接着フィルム601装着方法の別例、即ち温度を低下又は上昇させている間に印加応力を修正する技術の模式図である。本実施形態では基板101が支持基台2701例えば石英板上に座している。
図27(a)では島状III族窒化物半導体層109の側部が第1及び第2方向111,112に沿い整列しており、接着剤/ポリマ/接着フィルム601の一部が図27(b)記載の通り片側にて基板101に接触している。こうすることで、収縮方向2702を制御し片側に向けている。温度を低下又は上昇させている間の収縮及び膨張を通じたフィルム601の動きは、基板101との接触では制限も停止もされない。収縮方向2702が一方向、例えば第2方向112であることが、島状III族窒化物半導体層109を取り外す際に有効に作用した。
これに代え、図27(c)記載の通り、フィルム601を島状III族窒化物半導体層109のみに装着し、基板101に接触させないようにすることができる。
図27(d)記載の通り、接着剤/ポリマ/接着フィルム601の装着先は2個(以上)の別々な島状III族窒化物半導体層109である。更に、2個(以上)の別々な接着剤/ポリマフィルム601を設け、個々のフィルム601をそれら別々な島状III族窒化物半導体層109のうち1個(以上)に装着してもよい。本例によれば、第2方向112に沿い印加される圧力を減らすことで、フィルム601が過度にねじれるのを防ぐことができる。こうすることで、島状III族窒化物半導体層109の取外し後に、基板101の表面のうち開エリア103にあるところが平滑になる。
本実施形態では、島状III族窒化物半導体層109の縁のうち少なくとも1個が、基板101が座している支持基台2701と共に、雰囲気温度に対し露出される。その温度が変化するにつれ収縮方向2701が変化する。ポリマ/接着フィルム601の収縮方向2701又は膨張方向のこうした制御下変更によって、転写された島状III族窒化物半導体層109の品質及び生産性を改善することができる。
図28(a)、図28(b)、図28(c)、図28(d)、図28(e)及び図28(f)は、(10-10)、(10-11)、(20-21)、(30-31)、(11-22)、(10-1-1)、(20-2-1)、(30-3-1)及び(11-2-2)面を含め、様々な面に沿った方位を有する基板101上にMOCVDを用い成長させたELO-III族窒化物層105の光学顕微鏡画像であり、ポリマ/接着フィルム601を用い基板101からELO-III族窒化物層105を取り外した後のものである。
様々な面のIII族窒化物基板101上に成長させたELO-III族窒化物層105の光学顕微鏡画像を図28(a)中に低倍率で、またそれと同じ画像を図28(b)中に高倍率で示す。
様々な面を有する基板101の光学顕微鏡画像でありELO-III族窒化物層105を取り外した後のものを図28(c)中に低倍率で、またそれと同じ画像を図28(d)中に高倍率で示す。
様々な面を有する基板101から取り外された後のELO-III族窒化物層105の光学顕微鏡画像を図28(e)中に低倍率で、またそれと同じ画像を図28(f)中に高倍率で示す。
(第9実施形態)
第9実施形態は第8実施形態と同様であるが、模式図たる図29(a)、図29(b)、図29(c)及び図29(d)に記載の通り、温度を低下及び/又は上昇させている間にポリマ/接着フィルム601に対し印加される応力の方向について改善版を付加し、取り外された島状III族窒化物半導体層109の品質及び歩留まりをそれにより改善する点で異なっている。
図29(a)記載の通り、ポリマ/接着フィルム601を配置し島状III族窒化物半導体層109全体を覆うのではなく、第1方向111に沿い指定間隔にて狭い開口2901を呈するようポリマ/接着フィルム601を設計する。
図29(b)及び図29(c)記載の通り、ポリマ/接着フィルム601が、各デバイス110の畝の2本のチップスクライブライン1703間に所在する。
図29(d)記載の通り、ポリマ/接着フィルム601を基板101から剥離させるたびに、島状III族窒化物半導体層109のうち1個又は複数個を取り外すことができる。この技術は、島状III族窒化物半導体層109に加わる歪に対するユニークな制御を提供するものであり、それにより、島状III族窒化物半導体層109をかなり高品質、向上したスループットにて取り外すことが可能となる。第1方向111に沿い長く第2方向112に沿い幅広な島状III族窒化物半導体層109を、クラック発生やねじれ無しで基板101から剥離させることができる。例えば、開エリア103の幅が約25μmである場合、本技術を用い取り外される島状III族窒化物半導体層109の典型的な長さは約4mmとなる。
(第10実施形態)
第10実施形態では、温度を上昇又は低下させることで、ポリマ/接着フィルム601・島状III族窒化物半導体層109間に熱応力を誘起させる。その結果、ポリマ/接着フィルム601のうち軟質な領域が、島状III族窒化物半導体層109の上及び周囲へと均一に押されることになる。結果として、大きなアスペクト比を有する島状III族窒化物半導体層109や、ランダムな形状を有する島状III族窒化物半導体層109を、基板101から非常に効果的に取り外すことができる。例えば、図28(a)、図28(b)、図28(c)及び図28(d)に示す画像は、そのアスペクト比がほぼ70、長さが約4000μm、幅が約55μmのELO-III族窒化物層105についてのものである。
こうした例はあれ、大き目なウェハ(2インチ超)からエピ層を取り外すことは、本技術に対し代替的な他の技術、例えばスポーリング及びPECエッチングでは難題であろう。更に、本技術には更なる長所がある。
図30(a)、図30(b)、図30(c)及び図30(d)は、ポリマ/接着フィルム601を用い且つ局所熱応力を印加することで、大規模ウェハで構成される基板101から島状III族窒化物半導体層109をどう剥離させるかを示す模式図である。
図30(a)及び図30(b)記載の通り、ウェハ101内には複数個の別々な島状III族窒化物半導体層109があり、ポリマ/接着フィルム601の付加先はそのウェハ101の表面である。図30(c)記載の通り、ポリマ/接着フィルム601を巻き上げることで、島状III族窒化物半導体層109をウェハ101から取り外し、島状III族窒化物半導体層109がそのポリマ/接着フィルム601に付着している状態にする。図30(d)記載の通りポリマ/接着フィルム601は管状に巻かれる。
図31(a)、図31(b)、図31(c)及び図31(d)は、ウェハ101の指定領域にて少なくとも2個の島状III族窒化物半導体層109をどう剥離させるかを示す模式図である。図31(a)記載の通り、ウェハ101上の指定された島状III族窒化物半導体層109上にポリマ/接着フィルム6101を配置した後、円筒状ローラ3101によってそのポリマ/接着フィルム601上に圧力を印加することで、そのポリマ/接着フィルム601を、少なくともその指定された島状III族窒化物半導体層109の上表面よりも下に到達させる。そのポリマ/接着フィルム601を含め、ウェハ101の温度を、円筒状ローラ3101を用い途切れなく低下又は上昇させる。ローラ3101の役目は、ウェハ101上を転がる際の圧力印加器並びに局所除熱器及び/又は熱発生器であると考えることができる。円筒状ローラ3101の温度を、ウェハ101に触れる領域それぞれで低下及び上昇させると同時に、ポリマ/接着フィルム601の一端をその円筒状ローラ3101に引っ掛けてそのポリマ/接着フィルム601を剥離させることにより、島状III族窒化物半導体層109を、それより大きなサイズのウェハ101から取り外すことができる。
本技術では島状III族窒化物半導体層109の剥離に全く化学物質が関わらないので、初回試行後に島状III族窒化物半導体層109のうち幾つかがウェハ101上に残った場合にも、円筒状ローラ3101がウェハ101の他端まで横断した後に、全く又はほとんど下ごしらえせずに同じウェハ101を数回反復処理することができる。結果として、本技術によれば、100%のスループットを、より短いリードタイムで以て、より安価なやり方で得ることができる。
(第11実施形態)
第11実施形態は第10実施形態と同様であるが、他の剥離技術に比べもう1個の長所が加わっている点で異なっている。言及した他の取外し技術、例えばPECエッチング、スポーリング及びレーザリフトオフを用いウェハ101全体のうち指定部分からELO-III族窒化物層105をピックすることは、高度に不可能なことである。
図32(a)、図32(b)及び図32(c)は、本発明のレーザダイオードデバイス110を用いたディスプレイをどう大量生産するかを示す模式図であり、図32(d)及び図32(e)は、本発明の発光ダイオードデバイス110を用いたディスプレイをどう大量生産するかを示す模式図である。
図32(a)に示すようにデバイス110には相異なる種類があり、例えば赤色発光デバイス110a、緑色発光デバイス110b及び青色発光デバイス110cが全て、別々のストリップをなすポリマ/接着フィルム601上に転写されている。ロボットアーム3201がこれら様々なデバイス110a,110b,100cをピックし、それらをパッケージ3202内にプレースする。
図32(b)記載の実施形態では、各パッケージ3202内に赤色発光レーザダイオードデバイス110a、緑色発光レーザダイオードデバイス110b及び青色発光レーザダイオードデバイス110cがある。図32(c)記載の通り、こうしたパッケージ3202複数個を組み上げてLDディスプレイ3203にすることができる。
図32(d)記載の実施形態では、各パッケージ3202内に赤色発光ダイオードデバイス110a、緑色発光ダイオードデバイス110b及び青色発光ダイオードデバイス110cがある。図32(e)記載の通り、こうしたパッケージ3202複数個を組み上げてLEDディスプレイ3203にすることができる。
(第12実施形態)
第12実施形態は第11実施形態と同様である。
今日のディスプレイ産業では、ウェハレベル試験に頼り欠陥デバイス個数を低減している。本実施形態によれば、些少な労力で個々の島状III族窒化物半導体層109又はデバイス110を選ぶこと及び基板101からピックすることができ、またそれらを他のディスプレイ部品と集積させることができる。例えば、本実施形態によれば、青色発光デバイスを選んでピックし、緑色や赤色の発光デバイスと集積することで、ディスプレイの画素を生成することができる。
図33は、支持器3301上に載っている基板101から指定領域にて島状III族窒化物半導体層109のうち少なくとも1個をどう剥離させるかを示す、模式図及び手順図である。
工程1では、指定されている島状III族窒化物半導体層109上にポリマ/接着フィルム601をプレースする。
工程2ではそのポリマ/接着フィルム601を基板101に装着する。例えば、ロボットヘッドピース3302に備わりそのロボットヘッドピースの両側部にある伸縮ピン3303を、ポリマ/接着フィルム601の少なくとも片面が窪み領域内で基板101の表面に接触してHがHに等しくなるまで、押し下げればよい。ポリマ/接着フィルム601が基板101の表面に達したら、それら伸縮ピン3303を引き戻す。
工程3では、例えば同じロボットヘッドピース3302を用い局所的又は全体的に温度を低下させることで、基板101全体を取り巻く雰囲気を制御する。温度が低下するにつれ、ポリマ/接着フィルム601の軟質部分のうち、基板101の表面と島状III族窒化物半導体層109の上表面との間にある部分が収縮して、島状III族窒化物半導体層109のうち基板101上へと押し下げられているところに向かう応力が加わるため、島状III族窒化物半導体層109との界面にてクラックが発生し始める。
工程4では島状III族窒化物半導体層109を基板101から剥離させる。フィルム601の剥離は、島状III族窒化物半導体層109の最短方向に沿いロボットヘッドピース3302を僅かに動かすことで実行でき、それにより島状III族窒化物半導体層109での不要なクラック発生を回避することができる。
その成果はポリマ/接着フィルム601に装着された島状III族窒化物半導体層109であり、その後はそれを機能的なディスプレイの他要素と集積すればよい。更に、本技術はディスプレイに限られず、個々の島状III族窒化物半導体層109を選んでピックする必要がある他の用途にも適用することができる。
(第13実施形態)
第13実施形態は第1実施形態と同様であるが、開エリア103の幅が異なっている。本実施形態では、開エリア103の幅が異なり50、100又は200μmである3個の標本を作成している。
図34(a)は、50μm幅の開エリア103及び50μm幅のマスク縞を有する成長制限マスク102を用いm面基板101上に成長させたELO-III族窒化物層105の画像であり、図34(b)はポリマ/接着フィルム601上に転写されたELO-III族窒化物層105の画像である。
図35(a)は、100μm幅の開エリア103及び50μm幅のマスク縞を有する成長制限マスク102を用いm面基板101上に成長させたELO-III族窒化物層105の画像であり、図35(b)はポリマ/接着フィルム601上に転写されたELO-III族窒化物層105の画像である。
図36(a)は、200μm幅の開エリア103及び50μm幅のマスク縞を有する成長制限マスク102を用いm面基板101上に成長させたELO-III族窒化物層105の画像であり、図36(b)はポリマ/接着フィルム601上に転写されたELO-III族窒化物層105の画像である。
(第14実施形態)
第14実施形態で言及するのは本発明を用い作成された半導体層であり、リサイクル上の長所を提供するものである。具体的には、図37中の画像群は開エリア103での島状III族窒化物半導体層109の取外しを経た基板101の表面についてのものであり、図38(a)及び図38(b)は開エリア103での島状III族窒化物半導体層109の取外しを経た基板101の表面を描出する模式図である。
図38(a)の如く開エリア103の幅が40μm以下であるときには、基板101に由来する物質が、開エリア103にて島状III族窒化物半導体層109の下表面に入り込まない。
これに対し、図38(b)の如く40μm超の幅を有する開エリア103を伴う島状III族窒化物半導体層109には、その下部の二側部間で、基板101に由来する物質が入り込む。この現象は、島状III族窒化物半導体層109を基板101から機械的に取り外す際に時々発生する。これは、図37の画像群に表れている基板101の窪み部分にも反映する。
図38(a)及び図38(b)中の表面3801には、基板101をリサイクルするために必要な研磨深さが示されている。図38(a)では研磨深さが最小となるのに対し、図38(b)では研磨深さが大きくなる。図38(a)では、図38(b)とは違い、島状III族窒化物半導体層109を取り外した後の再使用に備えた基板101の研磨に際し、基板101の諸部分がさほど消費されないため、その基板101のリサイクル寿命が延びることとなる。
このように、取り外された島状III族窒化物半導体層109内に基板101の一部分が入り込まない方がよい。
[処理工程]
図39は基板101から半導体層を取り外す方法を描いたフローチャートであり、成長制限マスク102及びエピタキシャル横方向過成長を用い基板101上に成長させた島状III族窒化物半導体層109で以てそれら半導体層を構成し、またそれら島状III族窒化物半導体層109が合体する前にそのエピタキシャル横方向過成長を停止させている。
ブロック3901は、ベース基板101を準備する工程を表している。一実施形態に係るベース基板101は、III族窒化物ベース基板101例えばGaNベース基板101か、外来又はヘテロ基板201である。
ブロック3902は、その基板101上に中間層を堆積させるオプション的な工程を表している。一実施形態に係る中間層はIII族窒化物ベース層、例えばGaNベース層である。
ブロック3903は、その基板101の上又は上方、即ち基板101自体の上又は中間層上に、成長制限マスク102を形成する工程を表している。成長制限マスク102をパターニングすることで複数個の開エリア103を設ける。
ブロック3904は、エピタキシャル横方向過成長を用い成長制限マスク102の上又は上方に1個又は複数個のIII族窒化物ベース層105を成長させる工程であり、III族窒化物層105のエピタキシャル横方向過成長が成長制限マスク102の開エリア103に対し平行な方向に進んでいき、成長制限マスク102上でそれらIII族窒化物層105が合体する前にそのエピタキシャル横方向過成長を停止させるものを、表している。一実施形態に係るELO-III族窒化物層105はELO-GaNベース層105である。
ブロック3905は、ELO-III族窒化物層105上に1個又は複数個の付加的III族窒化物半導体デバイス層106を成長させる工程を表している。これら付加的III族窒化物半導体デバイス層106は、ELO-III族窒化物層105と協働して島状III族窒化物半導体層109のうち1個又は複数個を形成するものであり、その形状はランダムに定めることができる。それら島状III族窒化物半導体層109を適宜パターニングすることで、水平トレンチ501を島状III族窒化物半導体層109の中央に向かい内方に延設し、少なくともその一側辺をそれら島状III族窒化物半導体層109の垂直方向下方におくことができる。
ブロック3906は、それら島状III族窒化物半導体層109からデバイス110、例えばレーザダイオードデバイス110又は発光ダイオードデバイス110を構成するデバイス110を作成する工程を、表している。
ブロック3907は、島状III族窒化物半導体層109にポリマ/接着フィルム601を付着させる工程を表している。
ブロック3908は、そのフィルム601に一側部又は複数側部から圧力を印加する工程を表している。可圧縮性素材702をそのフィルム601上に配置することで島状III族窒化物半導体層109に対する装着具合を改善することができ、また圧力をその可圧縮性素材702に印加することで島状III族窒化物半導体層109に対するフィルム601の接合具合を改善することができる。一実施形態に係るフィルム601は上層及び下層を有し、その下層が島状III族窒化物半導体層109間の窪み領域に向かい内方に押し込まれ、またその上層が下層よりも硬質なものである。好ましくは、島状III族窒化物半導体層109の上又は上方にあるフィルム601の下表面を、少なくともその島状III族窒化物半導体層109の上表面より低いレベルまで押し込むことで、フィルム601の下表面を島状III族窒化物半導体層109の凸領域の表面よりも下方に到達させる。加えて、そのフィルムを島状III族窒化物半導体層109の上表面よりも下方、基板101の表面上に付着させてもよい。
ブロック3909は、島状半導体層109内にクラックが誘起されるようフィルム601及び基板101の温度を変化させる工程を表しており、この工程では島状III族窒化物半導体層109・基板101間界面又はその上方、例えば水平トレンチ501にて島状III族窒化物半導体層109内にクラックを誘起させる。実施形態によっては温度を変化させることでフィルム601及び基板101の温度を低下させ、実施形態によっては温度を変化させることでフィルム601及び基板101の温度を上昇させる。好ましくは、フィルム601の熱膨張係数を、島状III族窒化物半導体層109及び基板101と異なるものにする。更に、温度を変化させる前に圧力を解除してもよい。
ブロック3910は、圧力を印加し温度を変化させた後にフィルム601を島状半導体層109と共に基板101から剥離させる工程を表しており、この工程では剥離後に島状III族窒化物半導体層109のうち少なくとも一部が基板101側に残ることがある。フィルム601を島状III族窒化物半導体層109と共に基板101から剥離させる方向はどの方向でもよい。
上述の諸工程、即ち島状III族窒化物半導体層109にフィルム601を付着させる工程、そのフィルム601上に圧力を印加する工程、そのフィルム601及び基板101の温度を変化させる工程、並びにそのフィルム601を島状III族窒化物半導体層109と共に基板101から剥離させる工程のうち、1個又は複数個を、自動装置により実行してもよい。
更に、上述の諸工程、即ち島状III族窒化物半導体層109にフィルム601を付着させる工程、そのフィルム601上に圧力を印加する工程、そのフィルム601及び基板101の温度を変化させる工程、並びにそのフィルム601を島状半導体層109と共に基板101から剥離させる工程のうち、1個又は複数個を反復することで、島状III族窒化物半導体層109を基板101から取り外すようにしてもよい。
本方法によりもたらされる産品には、本方法に従い作成された1個又は複数個のIII族窒化物ベース半導体デバイス110のほか、本願中で記述及び図示した通り、それらデバイス110から取り外された基板101でありリサイクル及び再使用が可能なものがある。
[長所及び利点]
本発明では多くの長所及び利点が提供される:
・本発明ではどのような面のIII族窒化物ベース基板も用いることができ、また個々のIII族窒化物ベース基板上にどのような方向でパターニングされているELO-III族窒化物層でも剥離させることができる。
・本発明はヘテロ基板と併用することができ、III族窒化物半導体デバイス以外の半導体デバイスとも併用することができる。
・100μm超の開エリアを有する幅広なパターンも除去でき、それによりMOCVD成長時間が短縮されデバイスデザインに対しより多くの柔軟性が付加されることとなるので、例えば電力系電子回路にて本機構を採用すること、即ち幅広な開エリアを有する厚手なELO-III族窒化物層を取り外して絶縁破壊電圧が高いデバイスを実現することができる。
・本プロセスは、ポリマ/接着フィルム以外の剥離用リソースを用いていないため、かなり低価格で実現することができる。
・本発明は現在のディスプレイテクノロジ、例えばレーザダイオードやマイクロLEDディスプレイのように1個ずつハンドリングして他画素と共に集積しなければ機能的ディスプレイを実現できないデバイスに対し、生来的長所を有している。処理されたデバイスが、基板からの取外し後にそのポリマ/接着フィルムに装着されたまま留まりうるからである。そのフィルムの接着性をUV又はIR照射により低下させることができ、その後にツール、例えばロボット式真空チャックを用い各デバイスをピックして他波長画素と集積することで、機能的ディスプレイを実現することができる。
・本プロセスにより、島状III族窒化物半導体層内応力を解放しうる最良のデザインが提供される。
・商業的に入手可能なデバイスに比べ、デバイス又はチップのサイズが顕著に低減される。
・その接合故にデバイスの熱管理が顕著に改善される。
・本発明は、マイクロLED、電力デバイス、VCSEL等々でも採用することができる。
・本方法は大き目のウェハ(>2インチ)でも容易に採用することができる。
・本方法は反復的に実施することができる。
・本方法は基板の一部分のみを対象にして実施することができる。
[結論]
これで本発明の好適実施形態についての記述を終わることにする。本発明の1個又は複数個の実施形態についての上掲の記述は例証及び記述を目的として提供されたものである。除外する意図や本発明を被開示形態そのものに限定する意図はない。上掲の教示を手掛かりにして多くの修正及び改変をなすことができる。想定上、本発明の技術的範囲はこの詳細記述により限定されるものではなく、寧ろこれに添付されている特許請求の範囲により限定される。

Claims (23)

  1. 基板から半導体層を取り外す方法であって、
    前記基板上に1個又は複数個の島状半導体層を形成したものを準備し、
    前記島状半導体層にフィルムを付着させ、
    前記フィルムは、軟質層及び硬質層が備わる多層膜であって
    記フィルム及び前記基板の温度を変化させることによって前記フィルムと前記島状半導体層との間の熱膨張係数差に起因する熱応力を前記基板と前記島状半導体層との間に生じさせ、前記熱応力により前記基板と前記島状半導体層との間にクラックを生じさせ、前記基板から前記フィルムを前記島状半導体層と共に剥離させる方法。
  2. 請求項1の方法であって、前記フィルムの下面を前記島状半導体層の上面より下方に押し込むことにより前記フィルムを前記島状半導体層の側部に付着させ、前記フィルムにより前記1個又は複数個の島状半導体層の側部から圧力を印加しつつ、前記フィルム及び前記基板の温度を変化させることによって前記フィルムと前記島状半導体層との間の熱膨張係数差に起因する熱応力を前記基板と前記島状半導体層との間に生じさせ、前記熱応力により前記基板と前記島状半導体層との間にクラックを生じさせる方法。
  3. 請求項1の方法であって、前記フィルムは、UV感応又はIR感応テープである、方法。
  4. 請求項1の方法であって、剥離された前記フィルムをUV又はIR照射に曝すことで、前記フィルムの接着性を低下させて前記フィルムから前記島状半導体層を除去することを容易化する、方法。
  5. 請求項の方法であって、
    前記フィルムは、上層と下層を有し、
    複数の前記島状半導体層の間の窪み領域へと前記下層を内側に押し込む、方法。
  6. 請求項1の方法であって、前記フィルムの下表面であり前記島状半導体層の上又は上方にあるものを、少なくとも前記島状半導体層の上表面より低いレベルまで押す方法。
  7. 請求項の方法であって、前記フィルムの前記下表面を前記島状半導体層の凸領域の表面より下方に到達させる方法。
  8. 請求項1の方法であって、前記フィルムを前記島状半導体層の上表面より下方、前記基板の表面上に付着させる方法。
  9. 請求項の方法であって、可圧縮性素材を前記フィルム上に配置することで前記島状半導体層への装着具合を改善し、前記圧力をその可圧縮性素材に印加することで当該島状半導体層に対するそのフィルムの接合具合を改善する方法。
  10. 請求項1の方法であって、前記フィルム及び前記基板の温度を低下させることにより発生する熱応力によって前記島状半導体層を備える前記フィルムを前記基板から剥離させる、方法。
  11. 請求項1の方法であって、前記フィルムと前記基板の温度を下げることで、前記フィルムを硬化させる、方法。
  12. 請求項の方法であって、前記温度を変化させる前に前記圧力を解除する方法。
  13. 請求項1の方法であって、前記島状半導体層がIII族窒化物ベース半導体層である方法。
  14. 請求項1の方法であって、前記基板がIII族窒化物ベース基板又はヘテロ基板である方法。
  15. 請求項1の方法であって、前記島状半導体層に前記フィルムを付着させる工程、前記フィルム及び前記基板の温度を変化させることによって前記基板から前記フィルムを前記島状半導体層と共に剥離させる工程、のうち1個又は複数個を自動装置によって実行する方法。
  16. 請求項1の方法であって、前記島状半導体層をランダムに形状設定する方法。
  17. 請求項1の方法であって、前記フィルムを前記島状半導体層と共に任意方向に沿い前記基板から剥離させる方法。
  18. 請求項1の方法であって、前記島状半導体層に前記フィルムを付着させる工程、前記フィルム及び前記基板の温度を変化させることによって前記基板から前記フィルムを前記島状半導体層と共に剥離させる工程のうち、1個又は複数個を反復することで、前記基板から前記島状半導体層を取り外す方法。
  19. 請求項1の方法であって、前記島状半導体層をパターニングすることで、少なくとも一側部が鉛直方向に沿い前記島状半導体層の下方に備わるものとなるよう、前記島状半導体層の中心に向かい内方へと水平トレンチを延設する方法。
  20. 請求項1の方法であって、剥離された前記島状半導体層を、前記フィルムから別の基板に接合する工程を含む方法。
  21. 請求項1の方法であって、前記剥離後に前記島状半導体層のうち少なくとも一部が前記基板と共に留まる方法。
  22. 請求項1の方法であって、前記剥離後に前記基板のどの部分も前記島状半導体層と共に留まらない方法。
  23. 請求項1の方法であって、成長制限マスク及びエピタキシャル横方向過成長を用い前記基板上に前記島状半導体層を形成し、前記島状半導体層同士が合体する前にそのエピタキシャル横方向過成長を停止させる方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7149907B2 (ja) * 2019-09-04 2022-10-07 三菱電機株式会社 半導体装置および半導体素子
GB2586862B (en) * 2019-09-06 2021-12-15 Plessey Semiconductors Ltd LED precursor incorporating strain relaxing structure
KR20230028782A (ko) * 2020-06-19 2023-03-02 더 리전츠 오브 더 유니버시티 오브 캘리포니아 반도체 디바이스를 실현하기 위한 이송 프로세스
JP2023548799A (ja) * 2020-10-23 2023-11-21 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 再成長によって製作される小サイズ発光ダイオード
WO2022131059A1 (ja) * 2020-12-17 2022-06-23 京セラ株式会社 半導体素子の製造方法、半導体素子及び半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004182551A (ja) 2002-12-05 2004-07-02 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板、単結晶窒化ガリウム基板の製造方法および窒化ガリウム成長用下地基板
JP2004273596A (ja) 2003-03-06 2004-09-30 Sony Corp 素子転写方法および表示装置
JP2005012034A (ja) 2003-06-20 2005-01-13 Oki Data Corp 半導体薄膜の製造方法及び半導体装置の製造方法
JP2012114263A (ja) 2010-11-25 2012-06-14 Pawdec:Kk 半導体素子およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE261612T1 (de) * 1996-12-18 2004-03-15 Canon Kk Vefahren zum herstellen eines halbleiterartikels unter verwendung eines substrates mit einer porösen halbleiterschicht
US7351300B2 (en) * 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
US7292381B1 (en) * 2005-09-08 2007-11-06 Hrl Laboratories, Llc Method for conforming a micro-electronic array to arbitrary shapes
MY149190A (en) * 2006-09-20 2013-07-31 Univ Illinois Release strategies for making transferable semiconductor structures, devices and device components
WO2009001836A1 (en) * 2007-06-28 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
AU2008325223A1 (en) * 2007-11-02 2009-05-14 President And Fellows Of Harvard College Production of free-standing solid state layers by thermal processing of substrates with a polymer
JP4638958B1 (ja) * 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
US8546237B2 (en) * 2010-08-31 2013-10-01 Oepic Semiconductors, Inc. Transferring and resizing of epitaxial film arrays and method thereof
US20120309269A1 (en) * 2011-06-01 2012-12-06 King Abdulaziz City For Science And Technology Low-temperature methods for spontaneous material spalling
AU2013222069A1 (en) * 2012-02-26 2014-10-16 Solexel, Inc. Systems and methods for laser splitting and device layer transfer
CN104143497A (zh) * 2013-05-08 2014-11-12 上海华虹宏力半导体制造有限公司 GaN外延或GaN衬底的制作方法
WO2015073089A1 (en) * 2013-08-26 2015-05-21 The Regents Of The University Of Michigan Thin film lift-off via combination of epitaxial lift-off and spalling
US9058990B1 (en) * 2013-12-19 2015-06-16 International Business Machines Corporation Controlled spalling of group III nitrides containing an embedded spall releasing plane
US10181424B2 (en) * 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
WO2019055936A1 (en) * 2017-09-15 2019-03-21 The Regents Of The University Of California METHOD OF REMOVING A SUBSTRATE USING A CLEAVAGE TECHNIQUE
JP2021525452A (ja) * 2018-05-17 2021-09-24 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニアThe Regents Of The University Of California 1個又は複数個のデバイスが備わるバーを分割する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004182551A (ja) 2002-12-05 2004-07-02 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板、単結晶窒化ガリウム基板の製造方法および窒化ガリウム成長用下地基板
JP2004273596A (ja) 2003-03-06 2004-09-30 Sony Corp 素子転写方法および表示装置
JP2005012034A (ja) 2003-06-20 2005-01-13 Oki Data Corp 半導体薄膜の製造方法及び半導体装置の製造方法
JP2012114263A (ja) 2010-11-25 2012-06-14 Pawdec:Kk 半導体素子およびその製造方法

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