JP2024016247A - 溝を使用した素子の除去のための方法 - Google Patents

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Takeshi Kamikawa
ガンドロトゥーラ スリニヴァス
Gandrothula Srinivas
アラキ マサヒロ
Masahiro Araki
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Abstract

【課題】溝を使用して基板から素子のバーを除去するための方法及び本方法によって加工される素子を提供する。【解決手段】光電子素子１１４は、エピタキシャル側方過成長（ＥＬＯ）層１０５が、基板１０１の開放面積上で成長され、ＥＬＯ層は、基板内の溝１０９の表面よりも高い。溝は、ＥＬＯ層の対称形状を形成しやすく、これは、フリップチップ接合のためにこれを好適にする。ＥＬＯ層の形状は、ＥＬＯ層によって形成されるバーの裏側における窪みのある表面領域１０７を有する。劈開点１１２を、力が素子１１４のバーを除去するために劈開点に効率的に印加されるように、ＥＬＯ層の底部よりも高く位置する。【選択図】図１ａ

Description

（関連出願の相互参照）
本願は、以下の同時係属中かつ本発明の譲受人に譲渡された出願の３５ Ｕ．Ｓ．Ｃ．
Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する。
Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＭａｓａｈｉｒｏ Ａｒａｋｉによる、「ＭＥＴＨＯＤ ＦＯＲ ＲＥＭＯＶＡＬ ＯＦ ＤＥＶＩＣＥＳ ＵＳＩＮＧ Ａ ＴＲＥＮＣＨ」と題され、２０１９年１月１６日に出願された、米国仮出願第６２／７９３，２５３号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０７１３ＵＳＰ１（ＵＣ ２０１９－３９８－１）号）。
その出願は、参照することによって本明細書に組み込まれる。
本願は、以下の同時係属中かつ本発明の譲受人に譲渡された出願に関する。
その出願が、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、Ｈｏｎｇｊｉａｎ Ｌｉ、およびＤａｎｉｅｌ Ａ． Ｃｏｈｅｎによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ」と題され、２０１７年５月５日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮特許出願第６２／５０２，２０５号（弁理士整理番号第３０７９４．０６５３ＵＳＰ１（ＵＣ ２０１７－６２１－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、 Ｈｏｎｇｊｉａｎ Ｌｉ、およびＤａｎｉｅｌ Ａ． Ｃｏｈｅｎによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ」と題され、２０１８年５月７日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１８／３１３９３号（弁理士整理番号第３０７９４．０６５３ＷＯＵ１（ＵＣ ２０１７－６２１－２）号）。
その出願が、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＣＬＥＡＶＩＮＧ ＴＥＣＨＮＩＱＵＥ」と題され、２０１７年９月１５日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮特許出願第６２／５５９，３７８号（弁理士整理番号第３０７９４．０６５９ＵＳＰ１（ＵＣ ２０１８－０８６－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＣＬＥＡＶＩＮＧ ＴＥＣＨＮＩＱＵＥ」と題され、２０１８年９月１７日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１８／５１３７５号（弁理士整理番号第３０７９４．０６５９ＷＯＵ１（ＵＣ ２０１８－０８６－２）号）。
その出願が、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる、「ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＮＯＮＰＯＬＡＲ ＡＮＤ ＳＥＭＩＰＯＬＡＲ ＤＥＶＩＣＥＳ ＢＹ ＵＳＩＮＧ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１８年３月３０日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮特許出願第６２／６５０，４８７号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８０ＵＳＰ１（ＵＣ ２０１８－４２７－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる、「ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＮＯＮＰＯＬＡＲ ＡＮＤ ＳＥＭＩＰＯＬＡＲ ＤＥＶＩＣＥＳ ＵＳＩＮＧ ＥＰＩＴＡＸＩＡＬ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１９年４月１日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／２５１８７号（弁理士整理番号第３０７９４．０６８０ＷＯＵ１（ＵＣ ２０１８－４２７－２）号）。
その出願が、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＦＯＲ ＤＩＶＩＤＩＮＧ Ａ ＢＡＲ ＯＦ ＯＮＥ ＯＲ ＭＯＲＥ ＤＥＶＩＣＥＳ」と題され、２０１８年５月１７日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮出願第６２／６７２，９１３号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８２ＵＳＰ１（ＵＣ ２０１８－６０５－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＦＯＲ ＤＩＶＩＤＩＮＧ Ａ ＢＡＲ ＯＦ ＯＮＥ ＯＲ ＭＯＲＥ ＤＥＶＩＣＥＳ」と題され、２０１９年５月１７日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／３２９３６号（弁理士整理番号第３０７９４．０６８１ＷＯＵ１（ＵＣ ２０１８－６０５－２）号）。
その出願が、Ｓｒｉｎｉｖａｓ ＧａｎｄｒｏｔｈｕｌａおよびＴａｋｅｓｈｉ Ｋａｍｉｋａｗａによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＬＡＹＥＲＳ ＦＲＯＭ Ａ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＳＵＢＳＴＲＡＴＥ」と題され、２０１８年５月３０日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮出願第６２／６７７，８３３号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８２ＵＳＰ１（ＵＣ ２０１８－６１４－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｓｒｉｎｉｖａｓ ＧａｎｄｒｏｔｈｕｌａおよびＴａｋｅｓｈｉ Ｋａｍｉｋａｗａによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＬＡＹＥＲＳ ＦＲＯＭ Ａ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＳＵＢＳＴＲＡＴＥ」と題され、２０１９年５月３０日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／３４６８６号（弁理士整理番号第３０７９４．０６８２ＷＯＵ１（ＵＣ ２０１８－６１４－２）号）。
その出願が、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＯＦ ＯＢＴＡＩＮＩＮＧ Ａ ＳＭＯＯＴＨ ＳＵＲＦＡＣＥ ＷＩＴＨ ＥＰＩＴＡＸＩＡＬ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１８年１０月３１日に出願された、同時係属中かつ本発明の譲受人に譲渡された、米国仮出願第６２／７５３，２２５号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６９３ＵＳＰ１（ＵＣ ２０１９－１６６－１）号）の３５ Ｕ．Ｓ．Ｃ． Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＯＦ ＯＢＴＡＩＮＩＮＧ Ａ ＳＭＯＯＴＨ ＳＵＲＦＡＣＥ ＷＩＴＨ ＥＰＩＴＡＸＩＡＬ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１９年１０月３１日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／５９０８６号（弁理士整理番号第３０７９４．０６９３ＷＯＵ１（ＵＣ ２０１９－１６６－２）号）。
その出願の全てが、参照することによって本明細書に組み込まれる。
１．発明の分野
本発明は、溝を使用した素子の除去のための方法に関する。
２．関連技術の説明
多くの素子製造業者が、自立バルク窒化ガリウム（ＧａＮ）基板を使用し、照明、光学記憶、および他の目的のためのレーザダイオード（ＬＤ）および発光ダイオード（ＬＥＤ）を生産している。ＧａＮ基板は、ＧａＮ基板上のホモエピタキシャル成長によって低欠陥密度を有する高品質のＩＩＩ族窒化物系半導体層を取得することが容易である点において、魅力的である。
しかしながら、典型的には、水素化物気相エピタキシ（ＨＶＰＥ）を使用して生産される、ＧａＮ基板は、非常に高価である。また、非極性および半極性ＧａＮ基板は、極性（ｃ面）ＧａＮ基板よりも高価である。結果として、研究者は、素子が製造された後、ＧａＮ基板からＩＩＩ族窒化物系半導体層を除去することを調査している。そのような技法は、再生利用され得るＧａＮ基板をもたらし、これは、顧客にとって非常に安価かつ高品質のＧａＮ基板およびＩＩＩ族窒化物系素子を提供するであろう。
その結果、容易な様式でＩＩＩ族窒化物系基板または層およびＩＩＩ族窒化物系層を伴うヘテロ基板からＩＩＩ族窒化物系半導体層を除去する技法の必要性が、存在する。
１つの以前の技法では、ＧａＮ層は、引張り歪下で金属のストレッサ層によってスポーリングされる。例えば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ ６ （２０１３） １１２３０１および米国特許第８，４５０，１８４号（その両方は、参照することによって本明細書に組み込まれる）を参照されたい。具体的には、本技法は、ＧａＮ層の中間においてスポーリングを使用する。
しかしながら、スポーリング面上の表面形態は、粗く、本技法は、スポーリング位置において制御されることができない。また、本除去方法は、除去されている層における過剰な屈曲に起因して、半導体層を損傷させ得、これは、意図せぬ方向における亀裂をもたらし得る。したがって、いかなるそのような損傷および表面粗さも低減させることが、必要である。
別の従来の技法は、ＧａＮ基板から素子構造を除去するための犠牲層の光電気化学（ＰＥＣ）エッチングの使用であるが、これは、長い時間がかかり、いくつかの複雑なプロセスを伴う。また、これらのプロセスからの収率は、業界の期待に達していない。
したがって、ＩＩＩ族窒化物系半導体層からＩＩＩ族窒化物系基板を除去する改良された方法の必要性が、当技術分野において存在する。本発明は、本必要性を満たす。
（発明の要約）
上記に説明される従来技術における限界を克服し、本明細書の熟読および理解に応じて明白となるであろう他の限界を克服するために、本発明は、溝を使用して基板から素子のバーを除去するための方法、および本方法によって加工される結果として生じる素子を開示する。
具体的には、本発明は、以下のステップ、すなわち、基板をエッチングし、基板の表面に溝を形成するステップと、溝上またはその中、随意に、基板の残留表面領域の少なくとも一部の上を含む、基板上に成長制限マスクを堆積させるステップであって、成長制限マスクは、基板の表面が暴露される、開放面積を有する、ステップと、成長制限マスクを使用して、基板上にＩＩＩ族窒化物ＥＬＯ層を成長させるステップであって、ＩＩＩ族窒化物ＥＬＯ層は、基板内の溝によって形成される窪みのある別個の領域を有し、ＩＩＩ族窒化物ＥＬＯ層は、癒合せず、相互から分離されたままである、ステップと、随意に、湿式または乾式エッチングによって成長制限マスクを除去するステップと、ＩＩＩ族窒化物ＥＬＯ層上にＩＩＩ族窒化物半導体素子層を成長させ、その上でＬＥＤおよびＬＤ等の光電子素子が加工される、島状ＩＩＩ族窒化物半導体層を生成するステップと、基板から素子のバーを除去するステップと、次いで、バーを別個の素子に分割するステップとを実施する。
本発明は、例えば、以下の項目を提供する。
（項目１）
方法であって、
基板をエッチングし、前記基板の表面上に１つ以上の溝を形成することと、
少なくとも部分的に、前記溝上またはその中を含む、前記基板上またはその上方に成長制限マスクを堆積させることであって、前記成長制限マスクは、前記基板の表面が暴露される１つ以上の開放面積を有する、ことと、
前記成長制限マスクの開放面積における前記基板の表面上に１つ以上のＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層を成長させることであって、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、ことと、
前記ＩＩＩ族窒化物ＥＬＯ層上に１つ以上のＩＩＩ族窒化物半導体素子層を成長させ、その上で１つ以上の光電子素子が加工される、１つ以上の島状ＩＩＩ族窒化物半導体層を生成することと、
前記溝を使用して、前記基板から前記光電子素子を除去することと
を含む、方法。
（項目２）
前記溝内に堆積される前記成長制限マスクは、前記溝内に前記開放面積のうちの１つ以上のものを有する、項目１に記載の方法。
（項目３）
前記ＩＩＩ族窒化物ＥＬＯ層は、前記溝内の前記開放面積において成長される、項目２に記載の方法。
（項目４）
前記基板の表面上に前記溝を形成するための前記基板のエッチングは、前記基板の１つ以上の残留表面領域をもたらす、項目１に記載の方法。
（項目５）
前記成長制限マスクは、前記残留表面領域の少なくとも一部の上に堆積される、項目４に記載の方法。
（項目６）
前記残留表面領域の一部は、前記残留表面領域の縁を備える、項目５に記載の方法。
（項目７）
前記残留表面領域の一部の上に堆積される前記成長制限マスクは、前記基板から前記素子を除去するために劈開が開始されるべき場所を決定する、項目５に記載の方法。
（項目８）
前記ＩＩＩ族窒化物ＥＬＯ層は、癒合することなく前記成長制限マスクの開放面積から成長され、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島の間に非成長領域を残す、項目１に記載の方法。
（項目９）
前記溝は、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらし、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する前記対称形状は、フリップチップ接合のために好適である前記素子をもたらす、項目８に記載の方法。
（項目１０）
前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、
項目１に記載の方法。
（項目１１）
１つ以上の劈開点が、力が、前記基板からの前記素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、項目１０に記載の方法。
（項目１２）
項目１に記載の方法によって加工される、素子。
（項目１３）
構造であって、
基板の表面上に１つ以上の溝を形成するためにエッチングされる基板と、
少なくとも部分的に、前記溝上またはその中を含む、前記基板上またはその上方に堆積される成長制限マスクであって、前記成長制限マスクは、前記基板の表面が暴露される開放面積を有する、成長制限マスクと、
前記成長制限マスクの開放面積における前記基板の表面上で成長される１つ以上のＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層であって、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、１つ以上のＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層と、
その上で１つ以上の光電子素子が加工される島状ＩＩＩ族窒化物半導体層を生成するために、前記ＩＩＩ族窒化物ＥＬＯ層上で成長される、１つ以上のＩＩＩ族窒化物半導体素子層と
を備える、構造。
（項目１４）
前記溝は、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらし、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する前記対称形状は、フリップチップ接合のために好適である前記素子をもたらす、項目１３に記載の素子。
（項目１５）
前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、項目１３に記載の素子。
（項目１６）
１つ以上の劈開点が、力が、前記基板からの前記素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、項目１５に記載の素子。
（項目１７）
素子であって、
成長制限マスクの１つ以上の開放面積における基板の表面上で成長される１つ以上のＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層であって、前記基板は、前記基板の表面上に１つ以上の溝を含み、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、１つ以上のＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層と、
その上で１つ以上の光電子素子が加工される島状ＩＩＩ族窒化物半導体層を生成するために、前記ＩＩＩ族窒化物ＥＬＯ層上で成長される、１つ以上のＩＩＩ族窒化物半導体素子層と
を備える、素子。
（項目１８）
前記溝は、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらし、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する前記対称形状は、フリップチップ接合のために好適である前記素子をもたらす、項目１７に記載の素子。
（項目１９）
前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、項目１７に記載の素子。
（項目２０）
１つ以上の劈開点が、力が、前記基板からの前記素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、項目１９に記載の素子。
ここで、同様の参照番号が、全体を通して対応する部分を表す、図面を参照する。
図１（ａ）および１（ｂ）は、本発明による、素子の構造を図示する、概略図である。 図１（ａ）および１（ｂ）は、本発明による、素子の構造を図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図２（ａ）、２（ｂ）、２（ｃ）、２（ｄ）、２（ｅ）、２（ｆ）、２（ｇ）、２（ｈ）、２（ｉ）、２（ｊ）、および２（ｋ）は、溝を使用して基板からの素子の除去を促進するために、素子を加工するときに基板内に溝を形成する際に使用されるステップを図示する、概略図である。 図３（ａ）および３（ｂ）は、基板内に形成される溝の構造を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図４（ａ）、４（ｂ）、４（ｃ）、４（ｄ）、４（ｅ）、４（ｆ）、４（ｇ）、および４（ｈ）は、島状ＩＩＩ族窒化物半導体層の間に細片が形成されることを防止する方法を図示する、概略図である。 図５（ａ）および５（ｂ）は、素子のバーを劈開するための支持構造を形成する方法を図示する、概略図である。 図５（ａ）および５（ｂ）は、素子のバーを劈開するための支持構造を形成する方法を図示する、概略図である。 図６（ａ）、６（ｂ）、６（ｃ）、６（ｄ）、および６（ｅ）は、素子のバーが基板から除去される方法を図示する、概略図である。 図６（ａ）、６（ｂ）、６（ｃ）、６（ｄ）、および６（ｅ）は、素子のバーが基板から除去される方法を図示する、概略図である。 図６（ａ）、６（ｂ）、６（ｃ）、６（ｄ）、および６（ｅ）は、素子のバーが基板から除去される方法を図示する、概略図である。 図６（ａ）、６（ｂ）、６（ｃ）、６（ｄ）、および６（ｅ）は、素子のバーが基板から除去される方法を図示する、概略図である。 図６（ａ）、６（ｂ）、６（ｃ）、６（ｄ）、および６（ｅ）は、素子のバーが基板から除去される方法を図示する、概略図である。 図７（ａ）および７（ｃ）は、エピタキシャル側方過成長層の画像であり、図７（ｂ）は、エピタキシャル側方過成長層の概略図である。 図８（ａ）は、バーの除去後の溝を伴う基板の表面を示し、図８（ｂ）は、除去後のバーの裏側表面を示す。 図９（ａ）および９（ｂ）は、エピタキシャル側方過成長層の画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１０（ａ）、１０（ｂ）、１０（ｃ）、１０（ｄ）、１０（ｅ）、１０（ｆ）は、ｎ電極が加工され、バーが素子に分解される方法を図示する、概略図および画像である。 図１１は、ファセットがレーザダイオード素子に関してコーティングされる方法を図示する、概略図である。 図１２（ａ）、１２（ｂ）、および１２（ｃ）は、素子がヒートシンク板上でワイヤ接合される方法を図示する、概略図である。 図１２（ａ）、１２（ｂ）、および１２（ｃ）は、素子がヒートシンク板上でワイヤ接合される方法を図示する、概略図である。 図１３（ａ）および１３（ｂ）は、素子を分離するために、ヒートシンク板が分割される方法を図示する、概略図である。 図１４（ａ）および１４（ｂ）は、素子がスクリーニングされる方法を図示する、概略図である。 図１５は、素子がパッケージ化される方法を図示する、概略図である。 図１６は、素子が搭載される方法を図示する、概略図である。 図１７は、本発明によって実施される処理ステップを図示する、フローチャートである。
（発明の詳細な説明）
以下の好ましい実施形態の説明では、本発明が実践され得る、具体的実施形態が、参照される。他の実施形態も、利用され得、構造的変更が、本発明の範囲から逸脱することなく行われ得ることを理解されたい。
概観
本発明は、溝を使用した基板上に形成される１つ以上の素子の除去のための方法を開示する。素子は、発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）、ショットキー障壁ダイオード（ＳＢＤ）、または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備えてもよい。
図１（ａ）および１（ｂ）は、本発明に従って加工される構造を図示し、これは、基板１０１と、成長制限マスク１０２と、開放面積１０３と、非成長領域１０４と、ＩＩＩ族窒化物ＥＬＯ層１０５と、ＩＩＩ族窒化物半導体素子層１０６と、平坦表面領域１０７と、層屈曲領域１０８と、溝１０９と、島状ＩＩＩ族窒化物半導体層１１０と、窪みのある別個の領域１１１と、劈開点１１２と、ＩＩＩ族窒化物テンプレート層１１３とを含み、構造は、１つ以上の光電子素子１１４を備える。
代替実施形態では、ＧａＮ等のＩＩＩ族窒化物基板１０１またはサファイア、Ｓｉ、ＧａＡｓ、ＳｉＣ等のヘテロ基板１０１が、使用されてもよい。図１（ｂ）に示されるように、ＧａＮテンプレート１１３または他のＩＩＩ族窒化物系半導体層１１３は、他の層の堆積または成長に先立って、ヘテロ基板１０１上に成長されてもよい。
複数の溝１０９が、基板１０１内に形成され、成長制限マスク１０２は、基板１０１上またはその上方に堆積され、成長制限マスク１０２は、少なくとも部分的に、溝１０９上またはその中に堆積される。
ＩＩＩ族窒化物ＥＬＯ層１０５は、癒合することなく、成長制限マスク１０２の開放面積１０３から成長され、ＩＩＩ族窒化物ＥＬＯ層１０５の別個の島の間に非成長領域１０４を残す。溝１０９は、ＩＩＩ族窒化物ＥＬＯ層１０５の島毎に対称形状をもたらし、対称形状は、フリップチップ接合のために好適である素子１１４をもたらす。
平坦表面領域１０７と、層屈曲領域１０８とを含む、ＩＩＩ族窒化物半導体素子層１０６は、ＩＩＩ族窒化物ＥＬＯ層１０５上に成長され、島状ＩＩＩ族窒化物半導体層１１０をもたらし、これは、１つ以上の素子１１４を形成するために使用される。開放面積１０３の幅は、島状ＩＩＩ族窒化物半導体層１１０の幅よりも狭い。島状ＩＩＩ族窒化物半導体層１１０は、概して、開放面積１０３においてのみ、基板１０１に接合する。成長制限マスク１０２と島状ＩＩＩＩ族窒化物半導体層１１０との間の接合の強度は、典型的には、弱い。
溝１０９は、ＩＩＩ族窒化物ＥＬＯ層１０５の各島の底部上に窪みのある別個の領域１１１をもたらし、窪みのある別個の領域１１１の表面は、ＩＩＩ族窒化物ＥＬＯ層１０５の底部よりも高い。劈開点１１２は、ＩＩＩ族窒化物ＥＬＯ層１０５の底部よりも高く位置し、力が、島状ＩＩＩ族窒化物半導体層１１０によって形成される素子１１４のバーの除去のために、劈開点１１２に効率的に印加されることができる。その結果、溝１０９は、基板１０１から素子１１４を除去することに役立つ。
基板内の溝の形成
以下は、本発明による、その上に素子１１４を加工するために、基板１０１が処理される方法の説明である。具体的には、図２（ａ）－２（ｋ）は、溝１０９を使用して基板１０１からの素子１１４の除去を促進するために、素子１１４を加工するときに基板１０１内に溝１０９を形成する際に使用されるステップを図示する。
１．基板１０１が、図２（ａ）に示されるように、準備される。一実施形態では、基板１０１は、ｃ軸に向かって－１度を伴うミスカット配向を有する自立ｍ面ＧａＮ基板１０１である。
２．ＳｉＯ２マスク２０１が、図２（ｂ）に示されるように、基板１０１内に溝１０９を形成することに先立って、基板１０１上に堆積される。代替として、フォトレジストマスク２０１が、ＳｉＯ２マスク２０１の代わりに使用されてもよい。
３．溝１０９は、図２（ｃ）に示されるように、湿式または乾式エッチングまたは別の方法によって形成される。本実施形態では、溝１０９の幅Ｗは、約５０μｍであり、基板１０１内の溝１０９の深さＤは、約１μｍである。約５０μｍの幅Ｌを有する基板１０１の残留表面領域２０２を被覆する、マスク２０１は、次いで、除去される。
４．成長制限マスク１０２は、図２（ｄ）に示されるように、溝１０９上またはその中に、随意に、残留表面領域２０２の少なくとも一部の上に形成される。成長制限マスク１０２内の開放面積１０３の幅Ｂは、約５０μｍであり、残留表面領域２０２を被覆する成長制限マスク１０２の幅Ｃは、約５μｍであり、成長制限マスク１０２の厚さは、約０．２μｍである。
５．ＩＩＩ族窒化物ＥＬＯ層１０５は、図２（ｅ）に示されるように、溝１０９を伴う基板１０１上で成長される。こうすることによって、ＩＩＩ族窒化物ＥＬＯ層１０５は、窪みのある別個の領域１１１を有する。
６．また、図２（ｅ）に示されるように、ＩＩＩ族窒化物ＥＬＯ層１０５の成長後、基板１０１は、ＭＯＣＶＤリアクタから除去されてもよく、成長制限マスク１０２は、湿式または乾式エッチングまたは別の方法によって除去されてもよい。
７．ＩＩＩ族窒化物半導体素子層１０６は、ＩＩＩ族窒化物ＥＬＯ層１０５上で金属有機化学蒸着（ＭＯＣＶＤ）によって成長され、図２（ｆ）に示されるように、島状ＩＩＩ族窒化物半導体層１１０をもたらす。同時に、ＩＩＩ族窒化物半導体層１０６はまた、基板１０１内の溝１０９上で成長されてもよい。
８．素子処理は、図２（ｇ）に示されるように、島状ＩＩＩ族窒化物半導体層１１０上で実施され、素子１１４をもたらす。本処理は、特に、隆起縞構造の形成、ｐ電極の堆積等を含んでもよい。
９．ポリマーフィルム２０３が、図２（ｈ）に示されるように、素子１１４の上面に取り付けられる。ポリマーフィルム２０３は、多層フィルム２０３であってもよい。
１０．図２（ｉ）に示されるように、圧力２０４が、ポリマーフィルム２０３に印加され、これは、ポリマーフィルム２０３の底部部分２０５を溝１０９の中に押動する。ポリマーフィルム２０３の底部部分２０５は、図２（ｉ）に２０６Ａによって表されるように、素子１１４の上面の下方の距離Ｋに位置してもよい。代替として、ポリマーフィルム２０３の底部部分２０５は、図２（ｉ）の２０６Ｂおよび２０６Ｃによって表されるように、溝１０９の底部に接触してもよい。
１１．図２（ｉ）および２（ｊ）に示されるように、劈開点１１２は、素子１１４のＩＩＩ族窒化物ＥＬＯ層１０５の底部部分よりも高く位置し、これは、ポリマーフィルム２０３を使用して基板１０１から素子１１４を除去するために、力２０７が、ポリマーフィルム２０３、したがって、劈開点１１２に効率的に印加され得ることを意味する。
１２．反転される素子１１４およびポリマーフィルム２０３を描写する、図２（ｋ）に示されるように、基板１０１の残留表面領域２０２の幅は、開放面積１０３の幅を上回り、差異は、残留表面領域２０２上の成長制限マスク１０２の幅である。
１３．いったん素子１１４が、基板１０１から除去されるが、依然として、ポリマーフィルム２０３に取り付けられていると、さらなる処理が、下記により詳細に説明されるように、実施されることができる。本さらなる処理は、素子１１４の側面ファセットおよび平坦表面領域１０７における劈開のための支持構造を形成するステップと、素子１１４上にｎ電極を加工するステップと、素子１１４のバーを別個の素子１１４に分解するステップと、レーザダイオード素子１１４のファセットをコーティングするステップと、素子１１４をスクリーニングするステップと、素子１１４をパッケージ上またはその中に搭載するステップとを含んでもよい。
素子加工プロセス
素子１１４を加工する際に本発明によって使用されるステップのより詳細な説明が、下記に提供される。
ステップ１：基板１０１上に溝１０９を形成し、基板１０１は、ＩＩＩ族窒化物テンプレート１１３がその上に堆積される、ＩＩＩ族窒化物基板１０１またはヘテロ基板１０１である。
ステップ２：少なくとも部分的に、溝１０９上またはその中を含む、基板１０１上に成長制限マスク１０２を堆積させ、基板１０１の残留表面領域２０２が、成長制限マスク１０２内の縞状開放面積１０３によって暴露される。
ステップ３：ＩＩＩ族窒化物ＥＬＯ層１０５の成長が、成長制限マスク１０２の縞状開放面積１０３に平行な方向に延在し、ＩＩＩ族窒化物ＥＬＯ層１０５が、癒合しないように、成長制限マスク１０２を使用して、ＭＯＣＶＤリアクタ内で基板１０１上またはその上方にＩＩＩ族窒化物ＥＬＯ層１０５を成長させる。
ステップ４：ＭＯＣＶＤリアクタからＩＩＩ族窒化物ＥＬＯ層１０５を伴う基板１０１を除去し、成長制限マスク１０２は、フッ化水素（ＨＦ）またはバッファードＨＦ（ＢＨＦ）酸等のエッチング液を用いた乾式または湿式エッチングによって除去される。
ステップ５：ＩＩＩ族窒化物ＥＬＯ層１０５上、およびＩＩＩ族窒化物ＥＬＯ層１０５の島の間の基板１０１の表面上にＩＩＩ族窒化物半導体素子層１０６を成長させる。
ステップ６：従来の方法によって平坦表面領域１０７において１つ以上の素子１１４を加工し、隆起縞構造、ｐ電極等が、所定の位置において島状ＩＩＩ族窒化物半導体層１１０のそれぞれの上に配置される。
ステップ７：素子１１４の側面ファセットおよび平坦表面領域１０７における劈開のための支持構造を形成する。
ステップ８：以下によって、基板１０１から素子１１４のバーを除去する。
ステップ８．１：ポリマーフィルム２０３をバーに取り付ける。
ステップ８．２：圧力２０４をポリマーフィルム２０３および基板１０１に印加する。
ステップ８．３：圧力が印加される間、ポリマーフィルム２０３および基板１０１の温度を低減させる。
ステップ８．４：バーを除去するために、ポリマーフィルム２０３と基板１０１との間の熱係数の差異を利用する。
ステップ９：バー上にｎ電極を加工する。
ステップ１０：バーを別個の素子１１４に分解する。
ステップ１１：ヒートシンク板上に素子１１４を搭載する。
ステップ１２：各レーザダイオード素子１１４のファセットをコーティングする。
ステップ１３：ヒートシンク板および素子１１４を分割する。
ステップ１４：素子１１４をスクリーニングする。
ステップ１５：素子１１４をパッケージ上またはその中に搭載する。
これらのステップは、下記により詳細に解説される。
ステップ１：基板上に溝を形成する
基板１０１内の溝１０９は、乾式エッチング、湿式エッチング、または他の方法によって形成されてもよい。一実施形態では、図３（ａ）－３（ｂ）に示されるように、各溝１０９の幅Ｗは、約５０μｍであり、各溝１０９の深さＤは、約１μｍであり、溝１０９の間の基板１０１の各残留表面領域２０２の幅Ｌは、約５０μｍであり、残留表面領域２０２上の成長制限マスク１０２の重複領域の幅Ｃは、約５μｍである。この場合では、開放面積１０３、溝１０９、および残留表面領域２０２の形状は、図３（ｂ）に示されるように、縞である。
ステップ２：少なくとも部分的に、溝上またはその中を含む、基板上に成長制限マスクを堆積させる
基板１０１は、ＳｉＯ２層を用いてパターン化され、パターン化されたＳｉＯ２層は、成長制限マスク１０２である。図３（ａ）および３（ｂ）に示される成長制限マスク１０２は、間隔ｐにおいて周期的に、（１－１００）面に配向されたＩＩＩ族窒化物系半導体基板１０１の１１－２０方向に平行な第１の方向およびＩＩＩ族窒化物系半導体基板１０１の０００１方向に平行な第２の方向に配列され、第２の方向に延在する、複数の開放面積１０３を備える。成長制限マスク１０２は、残留表面領域２０２を部分的に被覆する場合とそうではない場合がある。
一実施形態では、開放面積１０３の長さＡは、約２００～３５，０００μｍであり、開放面積１０３の幅Ｂは、約２～１８０μｍであり、成長制限マスク１０２は、約０．０５～３μｍの厚さを有する。加えて、開放面積１０３の間の間隔Ｐは、約１００～１，０００μｍである。
ステップ３：成長制限マスクを使用して基板上にＩＩＩ族窒化物ＥＬＯ層を成長させる
エピタキシャルＧａＮ層１０５が、成長制限マスク１０２を使用して、基板１０１上にＥＬＯによって成長される。こうすることによって、ＩＩＩ族窒化物ＥＬＯ層１０５は、基板１０１の残留表面領域２０２上に形成される、開放面積１０３上でのみ成長される。また、ＩＩＩ族窒化物ＥＬＯ層１０５は、成長制限マスク１０２の上部で癒合しない。
一実施形態では、ＭＯＣＶＤが、ＩＩＩ族窒化物ＥＬＯ層１０５のエピタキシャル成長のために使用される。トリメチルガリウム（ＴＭＧａ）が、ＩＩＩ族元素源として使用される。アンモニア（ＮＨ３）が、窒素を供給するために生ガスとして使用される。水素（Ｈ２）および窒素（Ｎ２）が、ＩＩＩ族元素源のキャリアガスとして使用される。平滑表面エピ層を取得するためにキャリアガス中に水素を含むことが、重要である。一実施形態では、ＩＩＩ族窒化物ＥＬＯ層１０５の厚さは、約３～１００μｍである。また、ＩＩＩ族窒化物ＥＬＯ層１０５は、平滑な表面を取得するために、ＧａＮまたはＡｌＧａＮ層を含んでもよい。
ステップ４：成長制限マスクを除去する
ＩＩＩ族窒化物ＥＬＯ層１０５が、成長された後、基板１０１は、湿式エッチング、乾式エッチング、または他の方法によって成長制限マスク１０２を除去するために、ＭＯＣＶＤリアクタから除去されてもよい。これは、基板１０１上の成長面積を増加させる随意のステップである。
ＩＩＩ族窒化物半導体素子層１０６の成長の前に成長制限マスク１０２を除去することはまた、ＩＩＩ族窒化物ＥＬＯ層１０５の側面ファセットへの過剰な供給ガスを低減させる。側面ファセットへの過剰な供給ガスを低減させることは、ＩＩＩ族窒化物ＥＬＯ層１０５の縁領域における縁成長を回避することができる。これは、平滑な表面およびＩＩＩ族窒化物半導体素子層１０６内の活性層からの均一な発光を取得することをより容易にすることができる。
しかしながら、成長制限マスク１０２が、ＩＩＩ族窒化物半導体素子層１０６の成長前に除去されない場合、他の利益が、存在することができる。図４（ａ）－４（ｅ）に示されるように、細片４０１が、多くの場合、ＩＩＩ族窒化物半導体素子層１０６内の厚いＩｎ含有ＡｌＧａＮおよびＩｎＧａＮ層の成長の間に成長制限マスク１０２上に堆積される。いくつかの状況では、島状ＩＩＩ族窒化物半導体層１１０のうちの２つは、細片４０１によって接続されてもよい。その後、本細片４０１は、超音波洗浄、湿式エッチング、または別の方法によって除去されることができる。しかしながら、時として、これは、大量生産環境において収率の低減につながる。
図４（ａ）－４（ｈ）に示されるように、成長制限マスク１０２は、溝１０９上またはその中に堆積されてもよい。供給ガスの量は、溝１０９の縁において少なく、これは、細片４０１の量を低減させる。最終的に、本効果は、細片４０１および島状ＩＩＩ族窒化物半導体層１１０の接続を回避する。
図４（ａ）－４（ｄ）、４（ｅ）、および４（ｆ）－４（ｈ）に示されるように、いくつかの異なるタイプのマスク１０２の形状が、存在する。図４（ｆ）－４（ｈ）では、溝１０９内の成長制限マスク１０２は、溝１０９の中心の近傍に１つ以上の開放面積１０３を有する。図４（ｈ）では、ＩＩＩ族窒化物ＥＬＯ層１０５は、溝１０９内の開放面積１０３において成長される。
図４（ｆ）と図４（ｇ）との間の別の差異が、存在し、図４（ｆ）は、残留表面領域２０２上の成長制限マスク１０２を示し、図４（ｇ）は、それを示さない。図４（ｆ）では、残留表面領域２０２の縁上に成長制限マスク１０２が、存在する一方、図４（ｇ）は、溝１０９内にのみ成長制限マスク１０２を示す。残留表面領域２０２上の成長制限マスク１０２の存在は、劈開が開始されるべき場所を決定する際に重要であり、これは、大量生産環境において収率を上昇させることに役立つ。しかしながら、図４（ｇ）に示されるように、残留表面領域２０２上に成長制限マスク１０２を伴わなくても、素子のバーを除去することは、容易である。
ステップ５：ＩＩＩ族窒化物半導体素子層を成長させる
基板１０１は、ＩＩＩ族窒化物半導体素子層１０６の成長のためにＭＯＣＶＤリアクタの中に装填され、島状ＩＩＩ族窒化物半導体層１１０をもたらす。トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、およびトリエチルアルミニウム（ＴＭＡｌ）が、ＩＩＩ族元素源として使用される。アンモニア（ＮＨ３）が、窒素を供給するために生ガスとして使用される。水素（Ｈ２）および窒素（Ｎ２）が、ＩＩＩ族元素源のキャリアガスとして使用される。平滑表面エピ層を取得するためにキャリアガス中に水素を含むことが、重要である。
生理食塩水およびビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）が、ｎ型およびｐ型ドーパントとして使用される。圧力設定は、典型的には、５０～７６０トルである。ＩＩＩ族窒化物系半導体層は、概して、７００～１，２５０℃の温度範囲において成長される。
例えば、成長パラメータは、以下を含み、すなわち、ＴＭＧは、１２ｓｃｃｍであり、ＮＨ３は、８ｓｌｍであり、キャリアガスは、３ｓｌｍであり、ＳｉＨ４は、１．０ｓｃｃｍであり、Ｖ／ＩＩＩ比は、約７，７００である。これらの成長条件は、一実施例にすぎず、上記に説明される層毎に変更および最適化されることができる。
ステップ６：平坦表面領域上に素子を加工する
素子１１４は、平坦表面領域１０７上に加工され、隆起縞構造、ｐ電極等を含んでもよい。従来の方法が、隆起縞構造、ｐ電極等を加工するために使用されることができる。
ステップ７：側面ファセットおよび平坦表面領域における劈開のための支持構造を形成する
図５（ａ）および５（ｂ）に示されるように、本ステップの目標は、素子１１４のバー５０１が基板１０１から除去される前に、素子１１４のバー５０１を分割するように準備することである。分割支持領域５０２が、周期的長さにおいて形成され、各周期は、素子１１４の長さによって決定される。例えば、レーザダイオード素子１１４の場合では、１つの周期は、３００～１，２００μｍであるように設定される。
分割支持領域５０２は、図５（ａ）に示されるように、ダイヤモンド先端付きスクライバまたはレーザスクライバによって彫られる線、または図５（ｂ）に示されるように、ＲＩＥ（反応性イオンエッチング）またはＩＣＰ（誘導結合プラズマ）等の乾式エッチングによって形成される溝であるが、それらの方法に限定されない。分割支持領域５０２は、バー５０１の両側上に、またはバー５０１の片側上に形成されてもよい。分割支持領域５０２の深さは、好ましくは、１μｍ以上である。
分割支持領域５０２が、任意の他の部分よりも弱いため、両方の場合が、バー５０１を分割支持領域５０２において別個の素子１１４に分割することができる。分割支持領域５０２は、これが、素子１１４の長さを精密に決定し得るように、意図せぬ位置においてバー５０１を分解することを回避する。
分割支持領域５０２は、隆起縞構造内にある電流注入領域５０３、およびｐ電極５０４、および層屈曲領域１０８を回避する様式で、平坦表面領域１０７に生成されるが、これは、ＳｉＯ２電流制限層５０５の少なくとも一部を包含し得る。
分割支持領域５０２は、それらが、平坦化された面積であるため、処理することが容易である、第１のファセット５０６、随意に、第２のファセット５０７に形成される。第３のファセット５０８は、回避されてもよい。
図５（ｂ）に示されるように、分割支持領域５０２が、第２のファセット５０６においてのみ形成されることが、好ましくあり得、その場合では、これは、島状ＩＩＩ族窒化物系半導体層１１０の小さい幅を使用しなければならない。この場合では、これは、素子１１４のバー５０１を精密に分割することができる。
また、ｐ電極５０４、誘電体層５０５、およびワイヤ接合のためのｐパッド等は、分割支持領域５０２を回避することができる。
こうすることによって、分割支持領域５０２の形状は、均一に形成される。バー５０１を分解するためのブレードが、バー５０１の裏側に接触することが、はるかに好ましい。こうすることによって、劈開は、バー５０１の上面における分割支持領域５０２から開始するが、本技法に限定されない。
ステップ８：基板から素子のバーを除去する
図６（ａ）－６（ｅ）は、素子１１４のバーが基板１０１から除去される方法を説明する。
ステップ８．１は、図６（ａ）に示されるように、ポリマーフィルム２０３を素子１１４の上面に取り付けるステップを含む。一実施形態では、ポリマーフィルム２０３は、基部フィルム６０１と、接着剤層６０２と、裏打ちフィルム６０３とから成る。しかしながら、より多いまたはより少ない層が、同様に使用されてもよい。
ステップ８．２は、図６（ｂ）に示されるように、板６０４または他の手段を使用して、圧力２０４をポリマーフィルム２０３、素子１１４、および基板１０１に印加するステップを含む。圧力２０４を印加することの目標は、素子１１４の間にポリマーフィルム２０３を設置することである。ポリマーフィルム２０３は、素子１１４よりも軟質であり、したがって、ポリマーフィルム２０３は、素子１１４を容易に囲繞することができる。好ましくは、ポリマーフィルム２０３は、これを軟化するために加熱され、これは、ポリマーフィルム２０３が素子１１４を被覆することを容易にする。
ＩＩＩ族窒化物ＥＬＯ層１０５が、１０μｍを下回る等、非常に薄い場合、ＩＩＩ族窒化物ＥＬＯ層１０５を被着することは、容易ではない。しかしながら、本発明では、基板１０１内に形成される溝１０９は、ポリマーフィルム２０３がＩＩＩ族窒化物ＥＬＯ層１０５を被着することに役立つ。図６（ｃ）に示されるように、ポリマーフィルム２０３は、劈開点１１２まで押し下げされ、圧力２０４は、水平に印加されるため、素子１１４は、斜め下方６０５に傾斜され、基板１０１から素子１１４を除去することは、より容易である。
溝１０９を伴わないと、ＩＩＩ族窒化物ＥＬＯ層１０５の形状は、図７（ａ）に示され、劈開点１１２およびＩＩＩ族窒化物ＥＬＯ層１０５の底部は、同一の高さである。溝１０９を伴うと、ＩＩＩ族窒化物ＥＬＯ層１０５の形状は、図７（ｂ）および７（ｃ）に示され、劈開点１１２は、ＩＩＩ族窒化物ＥＬＯ層１０５の底部の上方にある。
本発明では、バー５０１を除去することを促進するために最も重要なことは、図６（ｄ）に示されるように、ＩＩＩ族窒化物ＥＬＯ層１０５の底部が劈開点１１２の下方にあることである。ＩＩＩ族窒化物ＥＬＯ層１０５の底部と劈開点１１２との間の高さの差異は、ゼロを上回る。
この場合では、ポリマーフィルム２０３からの力は、劈開点１１２に効率的に印加される。言い換えると、ＩＩＩ族窒化物ＥＬＯ層１０５は、窪みのある別個の領域１１１を有し、窪みのある別個の領域１１１の表面は、ＩＩＩ族窒化物ＥＬＯ層１０５の底部よりも高く位置する。結果として、溝１０９は、より薄い、かつより幅広いＩＩＩ族窒化物ＥＬＯ層１０５が容易に除去されることを可能にする。
ステップ８．３は、印加された圧力２０４を維持しながら、フィルム２０３および基板１０１の温度を低減させるステップを含む。しかしながら、温度の変化の間に圧力２０４を印加することは、必要ではない。
種々の方法が、温度を低減させるために使用されてもよい。例えば、基板１０１およびポリマーフィルム２０３は、圧力２０４を印加すると同時に（例えば、７７°Ｋにおける）液体Ｎ２の中に設置されることができる。基板１０１およびポリマーフィルム２０３の温度はまた、圧電トランスデューサを用いて制御されることができる。また、圧力２０４をポリマーフィルム２０３に印加する板６０４は、ポリマーフィルム２０３との接触の前および／またはその間に低温に冷却されることができる。こうすることによって、ポリマーフィルム２０３は、冷却され、大きい熱膨張係数に起因して圧力２０４を素子１１４に印加することができる。
温度を低減させるとき、基板１０１およびポリマーフィルム２０３は、大気中水分によって湿潤され得る。この場合では、温度低減は、乾燥空気雰囲気または乾燥Ｎ２雰囲気中で行われることができ、これは、基板１０１およびポリマーフィルム２０３が湿潤することを回避する。
ステップ８．４は、基板１０１から素子１１４を除去するために、ポリマーフィルム２０３と基板１０１との間の熱係数の差異を利用するステップを含む。
図６（ｃ）に示されるように、ポリマーフィルム２０３は、温度が減少するにつれて収縮し、ポリマーフィルム２０３は、素子１１４の側面ファセットにおいて水平方向に圧力２０４を印加する。図６（ｄ）に示されるように、結果として、ポリマーフィルム２０３の底部２０５は、素子２０５の上部６０６よりも低い。図６（ｃ）に示されるように、側面ファセットから印加される圧力２０４は、素子１１４が、劈開点１１２において開始して、基板１０１から効果的に除去されることを可能にする。
また、溝１０９は、ポリマーフィルム２０３によって印加される圧力２０４を、基板１０１とＩＩＩ族窒化物ＥＬＯ層１０５との間の界面の近傍の劈開点１１２においてより効果的にする。溝１０９は、窪みのある別個の領域１１１を画定し、より薄い、かつより幅広いＩＩＩ族窒化物ＥＬＯ層１０５が、基板１０１からより効果的に除去されることを可能にする。
その後、温度は、例えば、室温まで増加し、圧力２０４は、もはやポリマーフィルム２０３に印加されなくなる。その時点で、素子１１４は、基板１０１から除去されており、ポリマーフィルム２０３は、次いで、基板１０１から分離される。図６（ｅ）に示されるように、ポリマーフィルム２０３、特に、接着剤層６０２を有するポリマーフィルム２０３を使用するとき、素子１１４は、容易かつ迅速な様式でポリマーフィルム２０３を使用して除去されることができる。
図８（ａ）は、本発明を使用する基板１０１からのバーの除去後の溝１０９を伴う基板１０１の表面を示す。図８（ｂ）は、本発明を使用する基板１０１からのバーの除去後のバーの裏側表面を示す。
本発明は、他の利点も同様に提供する。図９（ａ）に示されるように、ｃ面に向かってミスカット配向を有するｍ面基板１０１を使用するとき、ＩＩＩ族窒化物ＥＬＯ層１０５の形状は、多くの場合、非対称である。この場合では、ｃ面に向かって－１度のミスカット配向を有するｍ面基板１０１が、使用される。非対称形状の場合では、島状ＩＩＩ族窒化物半導体層１１０に関して、左側高さと異なる右側高さを有する可能性が、存在する。溝１０９を伴う基板１０１は、これらの異なる高さを回避する際に非常に有用であろう。
同一のミスカット配向を有する基板１０１を使用するときであっても、本方法は、図９（ｂ）に示されるように、対称形状の層を取得することができる。本現象が、溝１０９の存在に起因する側面ファセットへの材料ガスの供給の差異によって引き起こされることが、考えられる。
また、本方法は、ＧａＡｓ等の側方成長を実装し得る他の材料のために採用されることができる。
ステップ９：ｎ電極を加工する
図１０（ａ）に示されるように、基板１０１からバー５０１を除去した後、バー５０１は、上下逆の様式でポリマーフィルム２０３に取り付けられる。図１０（ｂ）は、分割支持領域５０２の間に別個の面積１００１を有する、バー５０１の裏側を示し、劈開が、分割支持領域５０２において劈開ブレード１００２によって実施される。
図１０（ｃ）に示されるように、金属マスク１００３が、ポリマーフィルム２０３上のバー５０１のそれぞれに上置し、別個の領域１００１のみが、マスク１００３を通して示される。ｎ電極１００４が、次いで、別個の面積１００１内でバー５０１の裏側上に配置される。概して、別個の面積１００１は、ｎ電極１００４が低い接触抵抗率を取得するために、清浄かつ良好な表面条件に保たれる。代替として、ｎ電極は、素子１１４の上面上に配置されることができる。
ステップ１０：バーを素子に分解する
ｎ電極１００４を配置した後、バー５０１はそれぞれ、図１０（ｄ）に示されるように、１つ以上の素子１１４に分割されてもよい。分割支持領域５０２は、バー５０１を素子１１４に分割することに役立つ。劈開または分解方法、および他の方法が、使用されることができる。
ステップ１１：ヒートシンク板上に各素子を搭載する
ステップ８の後、分割されたバー５０１は、依然として、ポリマーフィルム２０３上にある。一実施形態では、ポリマーフィルム２０３は、ＵＶ感受性ダイシングテープである。この場合では、ポリマーフィルム２０３は、図１０（ｅ）に示されるように、ポリマーフィルム２０３の接着剤強度を低減させ得る、ＵＶ（紫外線）光１００５に暴露される。これは、ポリマーフィルム２０３から素子１１４を除去することを容易にする。
この場合では、ＡｌＮから作製されるヒートシンク板１００６が、準備される。Ａｕ－Ｓｎはんだ１００７が、ヒートシンク板１００６上に配置され、ポリマーフィルム２０３から除去された素子１１４は、Ａｕ－Ｓｎはんだ１００７においてヒートシンク板１００６上に搭載される。この時点で、はんだ１００７の融解温度を超えて加熱される、ヒートシンク板１００６は、素子１１４を搭載することができる。素子１１４は、ｎ電極１００４またはｐ電極５０４のいずれかの側を下にして搭載されることができる。図１０（ｆ）は、ｎ電極１００４側を下にし、ｐ電極５０４側を上にしてヒートシンク板１００６に搭載される素子１１４を示す。
ステップ１２：レーザダイオード素子のファセットをコーティングする
素子１１４処理の次のステップは、レーザダイオード素子１１４のファセットをコーティングするステップを含む。レーザダイオード素子１１４が、レーザ発振している間に、素子１１４のファセットを通して素子１１４の外側まで透過する素子１１４内の光は、ファセット温度が、連続的に増加するように、ファセットにおける非放射性再結合中心によって吸収される。その結果、温度増加は、ファセットの壊滅的な光学損傷（ＣＯＤ）につながり得る。
ファセットコーティングは、非放射性再結合中心を低減させることができる。ＣＯＤを防止するために、ＡｌＮ、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、および同等物等の誘電体層を使用して、ファセットをコーティングすることが、必要である。概して、コーティングフィルムは、上記の材料から成る多層構造である。層の構造および厚さは、所定の反射率によって決定される。
図１０（ｆ）に示されるように、素子１１４のバー５０１は、劈開されたファセット１００８を取得するために、ステップ１０において分割されている。これらのファセット１００８は、容易な様式で、同時に複数の素子１１４上でコーティングされることができる。素子１１４は、低水平位置においてヒートシンク板１００６上に搭載される。
図１１に示されるように、素子１１４を伴うヒートシンク板１００６は、コーティングバー１１０１上に搭載され、これは、スペーサ板上に設置されてもよく、複数のコーティングバー１１０１およびスペーサ板が、コーティングホルダ１１０２内に保管される。スペーサ板を使用することが、常に必要であるわけではなく、コーティングバー１１０１が、単独で使用され得ることに留意されたい。
こうすることによって、いくつかの素子１１４が、同時にコーティングされることができる。一実施形態では、コーティングは、少なくとも２回、すなわち、前ファセット１００８に１回、後ファセット１００８に１回、行われる。ヒートシンク板１００６の長さは、ほぼレーザダイオード素子１１４の空洞の長さであるように設定され、これは、コーティングプロセスを２回実施することを容易かつ迅速にする。いったんコーティングバー１１０１が、コーティングホルダ１１０２内に設定されると、両方のファセット１００８が、コーティングホルダ１１０２内にコーティングバー１１０１を再び設定することなく、コーティングされることができる。一実施形態では、第１のコーティングが、レーザ光を放出する前ファセット１００８上に実施され、第２のコーティングが、レーザ光を反射する後ファセット１００８上に実施される。コーティングホルダ１１０２は、コーティングフィルムを堆積させる設備内で第２のコーティングの前に逆転される。これは、プロセスのリードタイムを実質的に短縮する。
ステップ１３：素子を分割する
図１２（ａ）に示されるように、ワイヤボンド１２０１および１２０２が、素子１１４に取り付けられ、次いで、ヒートシンク板１００６が、例えば、素子１１４のうちの１つ以上のものの間の溝１２０３において分割される。図１２（ｂ）は、素子１１４、溝１２０３、およびワイヤボンド１２０１、１２０２の相対的設置および位置を示す、図１２（ａ）の上面図である。図１２（ｃ）は、ヒートシンク板１００６上の素子１１４との別個のプローブ１２０４およびワイヤボンド１２０５の併用を示す。
図１３（ａ）および１３（ｂ）はさらに、ワイヤボンド１００２、１２０２の取付の前または後に行われ得る、ヒートシンク板１００６が素子１１４を分離するために分割される方法を示す。こうすることによって、コーティングプロセスが完了した後、素子１１４を分離することが、容易である。
ステップ１４：素子をスクリーニングする
本ステップは、欠陥のある素子１１４と欠陥のない素子１１４とを区別する。最初に、出力電力、電圧、電流、抵抗率、ＦＦＰ（遠距離場パターン）、傾斜効率、および同等物等の素子１１４の種々の特性が、所与の条件下でチェックされる。この時点で、素子１１４は、すでにヒートシンク板１００６上に搭載されており、したがって、これらの特性をチェックすることは、容易である。
試験装置１４０１が、図１４（ａ）および１４（ｂ）に示され、ｎ電極１００４への電気的導通を有する、ｐ電極５０４およびはんだ１００７は、プローブ１４０２、１４０３によって接触される。次いで、欠陥のない素子１１４が、時効試験（寿命試験）によって選択およびスクリーニングされることができる。
一実施形態では、時効試験が、乾燥空気または窒素雰囲気中にシールされる素子１１４を用いて行われ得るように、試験装置１４０１が、箱または他の容器を備えることが、好ましい。また、熱ステージ１４０４が、スクリーニング試験の間の素子１１４の温度、例えば、６０度、８０度等を維持するために使用されてもよい。光検出器１４０５が、一定の出力電力を有する欠陥のない素子１１４を識別する、または欠陥のある素子１１４を識別する、光出力電力１４０６を測定するために使用されてもよい。
特に、ＩＩＩ族窒化物系半導体レーザダイオード素子１１４の場合では、レーザダイオードが、水分を含有する雰囲気中で発振されるとき、これが、劣化することが、公知である。本劣化は、空気中の水分およびシロキサンによって引き起こされ、したがって、ＩＩＩ族窒化物系半導体レーザダイオード素子１１４は、時効試験の間に乾燥空気中でシールされる必要がある。
その結果、図１５に示されるように、ＩＩＩ族窒化物系レーザダイオード１５０１が、製造業者から出荷されるとき、チップ１５０２自体は、ステム１５０３上に搭載され、ＴＯ－ｃａｎパッケージ１５０４を使用して、乾燥空気雰囲気中にシールされ、パッケージ１５０４は、発光１５０６のための窓１５０５を含む。
一般的に言えば、スクリーニングまたは時効試験は、欠陥のある素子１１４を排除するために、出荷前に行われる。例えば、スクリーニング条件は、高温および高電力等のレーザダイオード素子１１４の仕様に従って行われる。
また、時効試験は、素子１１４がパッケージ１５０１の上／中に搭載され、パッケージ１５０１がスクリーニングの前に乾燥空気および／または乾燥窒素中にシールされた状態で、行われ得る。本事実は、レーザ素子のパッケージ化および搭載の柔軟性を制限的にする。
従来技術では、欠陥のある生産が、起こった場合、欠陥のある製品は、ＴＯ－ＣＡＮパッケージ１５０１全体で廃棄され、これは、生産にとって大きな損失である。これは、レーザダイオード素子１１４の生産費用を削減することを困難にする。早期のステップにおいて欠陥のある素子１１４を検出する必要性が、存在する。
本発明では、低い水平位置においてその上に複数の素子１１４が搭載され得る、ヒートシンク板１００６を使用して、素子１１４のファセット１００８をコーティングし、次いで、コーティングプロセスの後、溝１２０３を使用して、ヒートシンク板１００６および素子１１４を分割することは、素子１１４が、ヒートシンク板１００６のサブマウントを伴って、乾燥空気または窒素雰囲気中のスクリーニング試験においてチェックされることを可能にする。
スクリーニング試験を行うとき、素子１１４は、すでに２つの接点、すなわち、ｐ電極５０４およびヒートシンク板１００６上のはんだ１００７、またはフリップチップ接合の場合では、ｎ電極１００４およびヒートシンク板１００６上のはんだ１００７を有している。また、本発明は、素子１１４がチップおよびサブマウントのみから成るとき、スクリーニング試験を使用して、欠陥のある製品を選択することができる。したがって、欠陥のある製品を廃棄する場合では、本発明は、従来技術よりも損失を低減させることができ、これは、大きな価値を有する。
高電力レーザダイオード素子１１４のスクリーニングの場合では、ヒートシンク板１００６が、電気的導通を伴わずに配置されるはんだ１００７の２つの部分を有することが、好ましくあり得る。はんだ１００７の１つの部分は、ワイヤ（図示せず）を用いてｐ電極５０４に接続され、はんだ１００７の別の部分は、ワイヤ（図示せず）を用いてｎ電極１００４に接続される。また、ｐ電極５０４およびｎ電極１００４は、例えば、２つ以上のワイヤ１２０５によってはんだ１００７に接続されるｐ電極５０４を示す、図１２（ｃ）に示されるように、２つ以上のワイヤによってはんだ部分１００７に接続されることが、好ましくあり得る。このように、電流を素子１１４に印加するためのプローブ１２０４は、ｐ電極５０４（またはｎ電極１００４）に直接接触することを回避することができ、これは、高電力レーザダイオード素子１１４のスクリーニングの場合では、重要である。具体的には、プローブ１２０４は、特に、高電流密度を印加する場合では、接触された部分を破損し得る。
ステップ１５：素子をパッケージ上またはその中に搭載する
図１６に示されるように、素子１１４（ヒートシンク板１００６を含む）は、パッケージ１６０１の底部において素子１１４を接合するように、はんだまたは別の金属を使用して、パッケージ１６０１内に搭載されてもよい。パッケージ１６０１のピン１６０２が、ワイヤ１６０３によって素子１１４に接続される。こうすることによって、外部電力供給源からの電流が、素子１１４に印加されることができる。
これは、Ａｕ－Ａｕ、Ａｕ－Ｉｎ等の金属を使用する、パッケージ１６０１とヒートシンク板１００６との間の接合よりも好ましい。本方法は、パッケージ１６０１の表面およびヒートシンク板１００６の裏側において平坦性を要求する。しかしながら、はんだ１００７を伴わないと、本構成は、素子１１４プロセスにとって大きな利点である、高い熱伝導率および低温接合を遂行する。
その後、蓋１６０４が、パッケージ１６０１を封入してもよい。また、蛍光体１６０５が、パッケージ１６０１の外側および／または内側に設定されることができ、窓１６０６が、発光がパッケージ１６０１から出射することを可能にする。こうすることによって、パッケージ１６０１は、電球または自動車のヘッドライトとして使用されることができる。
本明細書に記載されるように、これらのプロセスは、レーザダイオード素子１１４を取得するための改良された方法を提供する。加えて、いったん素子１１４が、基板１０１から除去されると、基板１０１は、数回、再生利用されることができる。これは、環境に優しい生産および低費用のモジュールの目標を遂行する。これらの素子１１４は、電球等の照明デバイス、データ記憶機器、Ｌｉ－Ｆｉ等の光学通信機器等として利用されてもよい。
１つのパッケージ１６０１内に複数の異なるタイプのレーザ素子１１４を伴ってパッケージ化することは、困難である。しかしながら、本方法は、パッケージ化することなく時効試験を実施することが可能であることに起因して、本問題を克服することができる。したがって、１つのパッケージ１６０１内に異なるタイプの素子１１４を搭載することは、容易である。
代替実施形態
以下は、本発明による、素子１１４を加工するための代替実施形態である。
第１の実施形態
第１の実施形態では、自立ｍ面ＧａＮ基板１０１が、使用され、基板１０１は、ｃ軸に向かって－１度を伴うミスカット配向を有する。
第２の実施形態
第２の実施形態では、基板１０１は、種々のオフ角基板を含み得る、ＩＩＩ族窒化物基板１０１を備え、ＩＩＩ族窒化物ＥＬＯ層１０５は、ＧａＮ層である。
第３の実施形態
第３の実施形態では、異なるマウントタイプ、すなわち、フリップチップ方法が、使用される。フリップチップ方法では、ヒートシンク板１００６と接触する素子１１４の面積は、改良された熱伝導率のために大きくあり得る。加えて、本発明を使用して形成されるＩＩＩ族窒化物ＥＬＯ層１０５の略対称形状に起因して、素子１１４の上面は、水平かつより平坦である。
用語の定義
ＩＩＩ族窒化物系基板
ＩＩＩ族窒化物系基板１０１が、成長制限マスク１０２を通してＩＩＩ族窒化物系半導体層の成長を可能にする限り、バルクＧａＮおよびＡｌＮ結晶から｛０００１｝、｛１１－２２｝、｛１－１００｝、｛２０－２１｝、｛２０－２－１｝、｛１０－１１｝、｛１０－１－１｝面等または他の面上でスライスされる、任意のＧａＮ基板１０１が、使用されることができる。
ヘテロ基板
また、本発明はまた、素子１１４のためにヘテロ基板１０１を使用することができる。例えば、ＧａＮテンプレート１１３または他のＩＩＩ族窒化物系半導体層１１３が、本発明における使用のために、サファイア、Ｓｉ、ＧａＡｓ、ＳｉＣ等のヘテロ基板１０１上で成長されてもよい。ＧａＮテンプレート１１３または他のＩＩＩ族窒化物系半導体層１１３は、典型的には、約２～６μｍの厚さまでヘテロ基板１０１上で成長され、次いで、成長制限マスク１０２が、ＧａＮテンプレート１１３または他のＩＩＩ族窒化物系半導体層１１３上に配置される。
成長制限マスク
成長制限マスク１０２は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＭｇＦ、ＺｒＯ２等の誘電体層、またはＷ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓ、Ｐｔ等の耐熱金属または貴金属から成る。成長制限マスク１０２は、上記の材料から選択される、積層構造であってもよい。これはまた、上記の材料から選定される、多重スタッキング層構造であってもよい。
成長制限マスク１０２は、スパッタ、電子ビーム蒸着、プラズマ強化化学蒸着（ＰＥＣＶＤ）、イオンビーム蒸着（ＩＢＤ）等によって堆積されるが、それらの方法に限定されない。
一実施形態では、成長制限マスク１０２の厚さは、約０．０５～３μｍである。マスク１０２の幅は、好ましくは、２０μｍよりも大きく、より好ましくは、幅は、４０μｍよりも大きい。
図３（ａ）および３（ｂ）に示される成長制限マスク１０２は、間隔ｐにおいて周期的に、（１－１００）面に配向されたＩＩＩ族窒化物系半導体基板１０１の１１－２０方向に平行な第１の方向およびＩＩＩ族窒化物系半導体基板１０１の０００１方向に平行な第２の方向に配列され、第２の方向に延在する、複数の開放面積１０３を備える。
成長制限マスク１０２は、残留表面領域２０２を部分的に被覆する場合とそうではない場合があり、これは、基板１０１から素子１１４の各バーを除去することに役立つ。残留表面領域２０２の被覆面積の長さＣは、素子１１４のバーの除去を促進するために、０～０．４μｍまたはそれを上回ってもよい。
成長制限マスクの方向
ｍ面自立ＧａＮ基板１０１上で、縞状開放面積１０３は、それぞれ、第１の間隔および第２の間隔において周期的に、ＩＩＩ族窒化物半導体層１０５、１０６、１１０の１１－２０方向（ａ軸）に平行な第１の方向およびＩＩＩ族窒化物半導体層１０５、１０６、１１０の０００１方向（ｃ軸に）平行な第２の方向において配列され、第２の方向に延在する。
ｃ面自立ＧａＮ基板１０１上で、縞状開放面積１０３は、それぞれ、第１の間隔および第２の間隔において周期的に、ＩＩＩ族窒化物半導体層１０５、１０６、１１０の１１－２０方向（ａ軸）に平行な第１の方向およびＩＩＩ族窒化物半導体層１０５、１０６、１１０の１－１００方向（ｍ軸に）平行な第２の方向において配列され、第２の方向に延在する。
半極性（２０－２１）または（２０－２－１）ＧａＮ基板１０１上で、開放面積１０３は、それぞれ、［－１０１４］および［１０－１４］に平行な方向において配列される。
代替として、ヘテロ基板１０１が、使用されることができる。ｃ面ＧａＮテンプレート１１３が、ｃ面サファイア基板１０１上に成長されるとき、開放面積１０３は、ｃ面自立ＧａＮ基板１０１と同一の方向にあり、ｍ面ＧａＮテンプレート１１３が、ｍ面サファイア基板１０１上に成長されるとき、開放面積１０３は、ｍ面自立ＧａＮ基板１０１と同一の方向にある。こうすることによって、ｍ面劈開面が、ｃ面ＧａＮテンプレート１１３を伴う素子１１４のバー５０１を分割するために使用されることができ、ｃ面劈開面が、ｍ面ＧａＮテンプレート１１３を伴う素子１１４のバー５０１を分割するために使用されることができ、これは、はるかに好ましい。
縞状開放面積１０３の幅は、典型的には、第２の方向において一定であるが、必要に応じて、第２の方向において変更されてもよい。
ＩＩＩ族窒化物系半導体層
ＩＩＩ族窒化物ＥＬＯ層１０５、ＩＩＩ族窒化物半導体素子層１０６、および島状ＩＩＩ族窒化物半導体層１１０は、Ｉｎ、Ａｌ、および／またはＢ、およびＭｇ、Ｓｉ、Ｚｎ、Ｏ、Ｃ、Ｈ等の他の不純物を含むことができる。
ＩＩＩ族窒化物半導体素子層１０６は、概して、ｎ型層、ドープされていない層、およびｐ型層の中から少なくとも１つの層を含む、２つを上回る層を備える。ＩＩＩ族窒化物半導体素子層１０６は、具体的には、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＩｎＮ層、ＩｎＧａＮ層等を備える。
非成長領域１０４である、相互に隣接する島状ＩＩＩ族窒化物系半導体層１１０の間の距離は、概して、３０μｍまたはそれを下回り、好ましくは、１０μｍまたはそれを下回るが、これらの数字に限定されない。
平坦表面領域および層屈曲領域
平坦表面領域１０７は、ＩＩＩ族窒化物ＥＬＯ層１０５の縁における層屈曲領域１０８の間にある。さらに、平坦表面領域１０７は、成長制限マスク１０２上にある。
半導体素子１１４の加工は、主に、平坦表面領域１０７上で実施される。平坦表面領域１０７の幅は、好ましくは、少なくとも５μｍであり、より好ましくは、１０μｍ以上である。平坦表面領域１０７は、平坦表面領域１０７内の半導体層１０５、１０６、１１０毎に厚さの高い均一性を有する。
半導体素子１１４の加工が、層屈曲領域１０８上で部分的に形成される場合は、問題にならない。より好ましくは、層屈曲領域１０８における層は、エッチングによって除去される。例えば、層屈曲領域１０８内の活性層の少なくとも一部が、乾式エッチングまたは湿式エッチング等のエッチングプロセスを使用して除去されることが、より良好である。
ポリマーフィルム
一実施形態では、ポリマーフィルム２０３は、ＵＶ感受性ダイシングテープ等のダイシングテープである。ポリマーフィルム２０３は、例えば、約８０μｍの厚さを有し、ポリ塩化ビニル（ＰＶＣ）から作成され得る、基部フィルム６０１材料と、例えば、約１５μｍの厚さを有し、アクリルＵＶ感受性接着剤から作成され得る、接着剤層６０２と、例えば、約３８μｍの厚さを有し、ポリエチレンテレフタレート（Ｐ．Ｅ．Ｔ．）から作製され得る、裏打ちフィルム６０３材料とを含む、図６（ａ）、６（ｂ）、および６（ｃ）に示される等の多層フィルム２０３を備えてもよい。ポリマーフィルム２０３が、ＵＶ感受性ダイシングテープであり、ＵＶ光に暴露されると、接着剤の粘着性は、大幅に低減され、ポリマーフィルム２０３から素子１１４を除去することを容易にする。
ヒートシンク板
上記に説明されるように、除去されるとき、素子１１４のバー５０１は、ＡｌＮ、ＳｉＣ、Ｓｉ、Ｃｕ、ＣｕＷ、および同等物であり得る、ヒートシンク板１００６に移送される。図１０（ｅ）に示されるように、Ａｕ－Ｓｎ、Ｓｕ－Ａｇ－Ｃｕ、Ａｇペースト、および同等物であり得る、接合のためのはんだ１００７は、ヒートシンク板１００６に配置される。次いで、ｎ電極またはｐ電極が、はんだ１００７に接合される。素子１１４はまた、ヒートシンク板１００６にフリップチップ接合されることができる。
ＬＥＤ素子１１４をヒートシンク板１００６に接合する場合では、ヒートシンク板１００６のサイズは、問題にならず、これは、所望に応じて設計されることができる。
ＬＤ素子１１４をヒートシンク板１００６に接合する場合では、ヒートシンク板１００６の長さが、ファセットコーティングプロセスのためにＬＤ素子１１４の長さと同一である、またはそれよりも短いことが、好ましく、ＬＤ素子１１４の長さは、レーザ空洞の長さとほぼ同一である。こうすることによって、レーザ空洞の両方のファセット１００８をコーティングすることが、容易である。ヒートシンク板１００６の長さが、レーザ空洞よりも長い場合、ヒートシンク板１００６は、レーザファセット１００８の均一なコーティングを妨害し得る。
長い幅のヒートシンク板
ヒートシンク板１００６に関する長い幅は、レーザダイオード素子１１４を加工するプロセスをより生産的にする。図１１に示されるように、ヒートシンク板１００６は、コーティングバー１１０１、可能性として、スペーサ板上に設置され、次いで、同時に複数の素子１１４をコーティングするために、コーティングホルダ１１０２内で他のコーティングバー１１０１およびスペーサ板とスタックされる。その結果、単一のコーティングプロセスが、多くのデバイス１１４をコーティングすることができる。
溝を伴うヒートシンク板
図１２（ｂ）に示されるように、ヒートシンク板１００６が、素子１１４を分割するための溝１２０３を有することが、好ましい。本構造は、ファセットコーティングプロセス後、ヒートシンク板１００６が、１つ以上の素子１１４、例えば、単一の素子１１４または素子１１４のアレイに分割される場合に有用である。ヒートシンク板１００６を分割した後、素子１１４は、照明モジュール等のモジュールに加工されることができる。ヒートシンク板１００６内の溝１２０３は、素子１１４への分割を誘導する。
溝１２０３は、湿式エッチング方法によって形成され、素子１１４が搭載される前に機械的に処理されることができる。例えば、ヒートシンク板１００６が、シリコンから作製される場合、湿式エッチングが、溝１２０３を形成するために使用されることができる。このように溝１２０３を使用することは、プロセスのリードタイムを短縮する。
はんだを伴うヒートシンク板
図１０（ｆ）に示されるように、はんだ１００７の長さが、ヒートシンク板１００６上の素子１１４の長さよりも短いことが、好ましい。これは、素子１１４の特性の劣化を引き起こし得る、ファセット１００８へのはんだ１００７のいかなる回り込みも防止する。特に、回り込みは、フリップチップ搭載のために回避されるべきである。
図１２（ｂ）に示されるように、コーティングプロセス後、コーティングバーは、破線によって囲繞される面積である、回り込み面積を有する。回り込み面積は、約１０～２０μｍの幅Ｗを有する。コーティングフィルムは、これらの面積をコーティングするであろう。また、コーティングフィルムを用いてはんだ１００７をコーティングすることを回避することは、困難である。概して、コーティングフィルムは、１つ以上の誘電体材料から選択され、このため、本面積は、伝導性を有していない。これは、ワイヤがはんだ１００７に接合されるとき、伝導性および接着性の両方にとって問題となる。したがって、ワイヤが、回り込み面積を回避するように設置されることが、好ましい。少なくとも、ワイヤ接合の場所は、ヒートシンク板１００６の縁から約２５μｍ離れるべきである。
半導体素子
半導体素子１１４は、例えば、ショットキーダイオード、発光ダイオード、半導体レーザ、フォトダイオード、トランジスタ等であるが、これらの素子に限定されない。本発明は、縁発光レーザおよび垂直キャビティ面発光レーザ（ＶＣＳＥＬ）等のマイクロＬＥＤおよびレーザダイオードのために特に有用である。本発明は、劈開されたファセットを有する半導体レーザのために特に有用である。
ＬＥＤ素子を加工する
ＬＥＤ素子１１４を加工する場合では、同一のプロセスが、ステップ６まで使用されてもよい。本議論は、２つのタイプのＬＥＤを作製する方法を簡潔に解説する。タイプ１のＬＥＤは、チップの片面上に２つの電極（ｐ電極およびｎ電極）を有する一方、タイプ２のＬＥＤは、チップの対向する側上に電極を有する。
第１に、タイプ１のＬＥＤの場合では、ｐ電極およびｎ電極が、ステップ６において、素子１１４の上面上に形成される。次いで、素子１１４のバー５０１が、ステップ８に説明されるように除去され、除去された素子１１４は、ヒートシンク板１００６上に搭載される。
第２に、タイプ２のＬＥＤの場合では、ほぼ同一のプロセスが、ステップ６まで使用され、ＩＴＯ電極が、素子１１４のｐ－ＧａＮ接触層上に形成される。また、層屈曲領域１０８が排除されることが、好ましい。
プロセスフローチャート
図１７は、上記に説明される素子加工プロセスを図示する、フローチャートであり、フローチャートの最終ブロックは、素子加工プロセスの結果として生じる製品、すなわち、本方法に従って加工される１つ以上のＩＩＩ族窒化物系半導体素子および素子から除去されており、再生利用および再使用のために利用可能である基板を表す。
ブロック１７０１は、基板をエッチングし、基板の表面上に１つ以上の溝を形成するステップを表す。
ブロック１７０２は、少なくとも部分的に、溝上またはその中を含む、基板上またはその上方に成長制限マスクを堆積させるステップであって、成長制限マスクは、基板の表面が暴露される、１つ以上の開放面積を有する、ステップを表す。基板の表面上に溝を形成するための基板のエッチングは、基板の１つ以上の残留表面領域をもたらしてもよく、成長制限マスクは、基板の残留表面領域の少なくとも一部の上に堆積されてもよく、残留表面領域の一部は、残留表面領域の縁を備える。残留表面領域の一部の上に堆積される成長制限マスクは、基板から素子を除去するために劈開が開始されるべき場所を決定する。
ブロック１７０３は、成長制限マスクの開放面積における基板の表面上に１つ以上のＩＩＩ族窒化物ＥＬＯ層を成長させるステップであって、ＩＩＩ族窒化物ＥＬＯ層は、基板内の溝によって形成される窪みのある別個の領域を有する、ステップを表す。溝内に堆積される成長制限マスクは、溝内に開放面積のうちの１つ以上のものを有してもよく、ＩＩＩ族窒化物ＥＬＯ層は、溝内の開放面積において成長されてもよい。ＩＩＩ族窒化物ＥＬＯ層は、癒合することなく成長制限マスクの開放面積から成長され、ＩＩＩ族窒化物ＥＬＯ層の別個の島の間に非成長領域を残す。溝は、ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらしてもよく、ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状は、フリップチップ接合のために好適である素子をもたらす。窪みのある別個の領域の表面は、ＩＩＩ族窒化物ＥＬＯ層の底部よりも高くてもよく、１つ以上の劈開点が、力が、基板からの素子の除去のために劈開点に印加されるように、ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する。
ブロック１７０４は、ＩＩＩ族窒化物ＥＬＯ層上に１つ以上のＩＩＩ族窒化物半導体素子層を成長させ、その上で１つ以上の光電子素子が加工される、１つ以上の島状ＩＩＩ族窒化物半導体層を生成するステップを表す。
ブロック１７０５は、ステップ１７０１－１７０４に従って加工された中間構造を含み得る、プロセスからの結果を表す。例えば、中間構造は、基板の表面上に１つ以上の溝を形成するためにエッチングされる、基板と、少なくとも部分的に、溝上またはその中を含む、基板上またはその上方に堆積される、成長制限マスクであって、成長制限マスクは、基板の表面が暴露される、開放面積を有する、成長制限マスクと、成長制限マスクの開放面積における基板の表面上で成長される、１つ以上のＩＩＩ族窒化物ＥＬＯ層であって、ＩＩＩ族窒化物ＥＬＯ層は、基板内の溝によって形成される窪みのある別個の領域を有する、１つ以上のＩＩＩ族窒化物ＥＬＯ層と、その上で１つ以上の光電子素子が加工される、島状ＩＩＩ族窒化物半導体層を生成するために、ＩＩＩ族窒化物ＥＬＯ層上で成長される、１つ以上のＩＩＩ族窒化物半導体素子層とを含んでもよい。
ブロック１７０６は、溝を使用して、基板から光電子素子を除去するステップを表す。
ブロック１７０７は、ステップ１７０１－１７０６に従って加工された最終素子を含み得る、プロセスからの結果を表す。例えば、最終素子は、成長制限マスクの１つ以上の開放面積における基板の表面上で成長される、１つ以上のＩＩＩ族窒化物ＥＬＯ層であって、基板は、基板の表面上に１つ以上の溝を含み、ＩＩＩ族窒化物ＥＬＯ層は、基板内の溝によって形成される窪みのある別個の領域を有する、１つ以上のＩＩＩ族窒化物ＥＬＯ層と、その上で１つ以上の光電子素子が加工される、島状ＩＩＩ族窒化物半導体層を生成するために、ＩＩＩ族窒化物ＥＬＯ層上で成長される、１つ以上のＩＩＩ族窒化物半導体素子層とを備えてもよい。
利点および利益
本発明は、いくつかの利点および利益を提供する。
・高価なＩＩＩ族窒化物系基板１０１が、基板１０１が素子１１４層から除去された後に再使用されることができる。
・高品質の層１０５、１０６、１１０が、非常に低い欠陥密度を伴って、同一または類似する材料の基板１０１を使用して取得され得る。
・基板１０１および層１０５、１０６、１１０の両方のために同一または類似する材料を使用することが、層１０５、１０６、１１０内の歪みを低減させることができる。
・基板１０１および層１０５、１０６、１１０の両方のために同一または類似する熱膨張を伴う材料を使用することが、エピタキシャル成長の間に基板１０１の屈曲を低減させることができる。
・ＥＬＯによって成長される層１０５が、高品質である。
・ＩＩＩ族窒化物ＥＬＯ層１０５が、相互と癒合せず、内部歪みが、解放され、これは、亀裂のいかなる発生も回避することに役立つ。ＡｌＧａＮ層である素子層１０６に関して、これは、特に、高Ａｌ含有層の場合に非常に有用である。
・島状ＩＩＩ族窒化物系半導体層１１０が、単独で形成され、したがって、引張応力または圧縮応力が、他の島状ＩＩＩ族窒化物系半導体層１１０に向けられない。
・また、成長制限マスク１０２およびＩＩＩ族窒化物ＥＬＯ層１０５が、化学的に接合されず、したがって、ＩＩＩ族窒化物ＥＬＯ層１０５および付加的素子層１０６内の応力は、成長制限マスク１０２とＩＩＩ族窒化物ＥＬＯ層１０５との間の界面において引き起こされる摺動によって弛緩されることができる。
・島状ＩＩＩ族窒化物系半導体層１１０のそれぞれの間の非成長領域１０４の存在が、可撓性を提供し、基板１０１が、外力が印加されるときに容易に変形され、屈曲されることができる。したがって、基板１０１内にわずかな反り、湾曲、または変形が生じる場合であっても、これは、小さい外力によって容易に補正され、亀裂の発生を回避することができる。結果として、真空チャックによる基板１０１の取扱が、可能であり、これは、半導体素子の製造プロセスがより容易に実行されるようにする。
・非成長領域１０４が、成長制限マスク１０２の大きい面積を分断することを容易にする。
・高品質の半導体結晶の層１０５、１０６、１１０が、基板１０１の湾曲を抑制することによって成長されることができ、さらに、層１０５、１０６、１１０が、非常に厚いときであっても、亀裂等の発生は、抑制されることができ、それによって、大面積半導体素子が、容易に実現されることができる。
・加工方法はまた、大きいサイズのウエハ（＞２インチ）にも容易に採用されることができる。
修正および代替
いくつかの修正および代替が、本発明の範囲から逸脱することなく行われることができる。
例えば、本発明は、他の配向のＩＩＩ族窒化物基板１０１と併用されてもよい。具体的には、基板１０１は、基底非極性ｍ面｛１０－１０｝群および｛２０－２－１｝面等の少なくとも２つの非ゼロのｈ、ｉ、またはｋミラー指数および非ゼロのｌミラー指数を有する半極性面群であってもよい。（２０－２－１）の半極性基板１０１は、平坦化ＥＬＯ成長の広い面積のため、特に有用である。
別の実施例では、本発明は、発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）、ショットキー障壁ダイオード（ＳＢＤ）、または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の異なる光電子素子構造を加工するために使用されるように説明される。本発明はまた、マイクロＬＥＤ、垂直キャビティ面発光レーザ（ＶＣＳＥＬ）、縁発光レーザダイオード（ＥＥＬＤ）、およびソーラセル等の他の光電子素子を加工するために使用されてもよい。
結論
ここで、本発明の好ましい実施形態の説明を結論付ける。本発明の１つ以上の実施形態の前述の説明は、例証および説明の目的のために提示されている。網羅的である、または本発明を開示される精密な形態に限定することは、意図していない。多くの修正および変形例が、上記の教示に照らして可能である。本発明の範囲は、本発明を実施するための形態によってではなく、むしろ、本明細書に添付される請求項によって限定されることを意図している。

Claims (14)

  1. 方法であって、
    ＥＬＯ層形成基板を準備することであって、前記ＥＬＯ層形成基板は、
    表面上に１つ以上の溝を有する基板と、
    前記基板の表面上の１つ以上の島状ＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層であって、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、１つ以上の島状ＩＩＩ族窒化物ＥＬＯ層と
    を備える、ことと、
    前記ＩＩＩ族窒化物ＥＬＯ層上に１つ以上のＩＩＩ族窒化物半導体素子層を成長させ、その上で１つ以上の光電子素子が加工される、１つ以上の島状ＩＩＩ族窒化物半導体層を生成することと、
    前記溝を使用して、前記基板から前記光電子素子を除去することと
    を含む、方法。
  2. 前記基板は、ＧａＮテンプレートまたは他のＩＩＩ族窒化物系半導体層が堆積されたヘテロ基板である、請求項１に記載の方法。
  3. 前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、請求項１に記載の方法。
  4. １つ以上の劈開点が、力が、前記基板からの前記光電子素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、請求項３に記載の方法。
  5. 構造であって、
    表面上に１つ以上の溝を有する基板と、
    前記基板の表面上の１つ以上の島状ＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層であって、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、１つ以上の島状ＩＩＩ族窒化物ＥＬＯ層と、
    その上で１つ以上の光電子素子が加工される島状ＩＩＩ族窒化物半導体層を生成するために、前記ＩＩＩ族窒化物ＥＬＯ層上で成長させられた１つ以上のＩＩＩ族窒化物半導体素子層と
    を備える、構造。
  6. 前記基板は、ＧａＮテンプレートまたは他のＩＩＩ族窒化物系半導体層が堆積されたヘテロ基板である、請求項５に記載の構造。
  7. 前記溝は、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらす、請求項５に記載の構造。
  8. 前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、請求項５に記載の構造。
  9. １つ以上の劈開点が、力が、前記基板からの前記光電子素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、請求項８に記載の構造。
  10. 素子であって、
    基板の表面上の１つ以上の島状ＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層であって、前記基板は、前記基板の表面上に１つ以上の溝を含み、前記ＩＩＩ族窒化物ＥＬＯ層は、前記基板内の前記溝によって形成される窪みのある別個の領域を有する、１つ以上の島状ＩＩＩ族窒化物エピタキシャル側方過成長（ＥＬＯ）層と、
    その上で１つ以上の光電子素子が加工される島状ＩＩＩ族窒化物半導体層を生成するために、前記ＩＩＩ族窒化物ＥＬＯ層上で成長させられた１つ以上のＩＩＩ族窒化物半導体素子層と
    を備える、素子。
  11. 前記基板は、ＧａＮテンプレートまたは他のＩＩＩ族窒化物系半導体層が堆積されたヘテロ基板である、請求項１０に記載の素子。
  12. 前記溝は、前記ＩＩＩ族窒化物ＥＬＯ層の別個の島に関する対称形状をもたらす、請求項１０に記載の素子。
  13. 前記窪みのある別個の領域の表面は、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高い、請求項１０に記載の素子。
  14. １つ以上の劈開点が、力が、前記基板からの前記光電子素子の除去のために前記劈開点に印加されるように、前記ＩＩＩ族窒化物ＥＬＯ層の底部よりも高く位置する、請求項１３に記載の素子。
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