JP7351546B2 - エピタキシャル側方過成長を用いて滑らかな表面を取得する方法 - Google Patents

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    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/4025—Array arrangements, e.g. constituted by discrete laser diodes or laser bar
    • H01S5/4031—Edge-emitting structures

Description

（関連出願の相互参照）
本願は、以下の同時係属中、かつ本発明の譲受人に譲渡された出願の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する：
Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＯＦ ＯＢＴＡＩＮＩＮＧ Ａ ＳＭＯＯＴＨ ＳＵＲＦＡＣＥ ＷＩＴＨ ＥＰＩＴＡＸＩＡＬ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１８年１０月３１日に出願された米国仮出願第６２／７５３，２２５号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６９３ＵＳＰ１（ＵＣ ２０１９－１６６－１）号）。
その出願は、参照することによって本明細書に組み込まれる。本願は、以下の同時係属中かつ本発明の譲受人に譲渡された出願に関する。
その出願がＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、Ｈｏｎｇｊｉａｎ Ｌｉ、およびＤａｎｉｅｌ Ａ．Ｃｏｈｅｎによる「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ」と題され、２０１７年５月５日に出願された同時係属中、かつ本発明の譲受人に譲渡された米国仮特許出願第６２／５０２，２０５号（弁理士整理番号第３０７９４．０６５３ＵＳＰ１（ＵＣ ２０１７－６２１－１））の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張するＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、 Ｈｏｎｇｊｉａｎ Ｌｉ、およびＤａｎｉｅｌ Ａ．Ｃｏｈｅｎによる「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ」と題され、２０１８年５月７日に出願されたＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１８／３１３９３号（弁理士整理番号第３０７９４．０６５３ＷＯＵ１（ＵＣ ２０１７－６２１－２）号）。
その出願がＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＣＬＥＡＶＩＮＧ ＴＥＣＨＮＩＱＵＥ」と題され、２０１７年９月１５日に出願された同時係属中かつ本発明の譲受人に譲渡された米国仮特許出願第６２／５５９，３７８号（弁理士整理番号第３０７９４．０６５９ＵＳＰ１（ＵＣ ２０１８－０８６－１））の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張するＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ ＷＩＴＨ Ａ ＣＬＥＡＶＩＮＧ ＴＥＣＨＮＩＱＵＥ」と題され、２０１８年９月１７日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１８／５１３７５号（弁理士整理番号第３０７９４．０６５９ＷＯＵ１（ＵＣ ２０１８－０８６－２）号）。
その出願がＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる「ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＮＯＮＰＯＬＡＲ ＡＮＤ ＳＥＭＩＰＯＬＡＲ ＤＥＶＩＣＥＳ ＢＹ ＵＳＩＮＧ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１８年３月３０日に出願された同時係属中かつ本発明の譲受人に譲渡された米国仮特許出願第６２／６５０，４８７号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８０ＵＳＰ１（ＵＣ ２０１８－４２７－１））の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張するＴａｋｅｓｈｉ Ｋａｍｉｋａｗａ、Ｓｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａ、およびＨｏｎｇｊｉａｎ Ｌｉによる「ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＮＧ ＮＯＮＰＯＬＡＲ ＡＮＤ ＳＥＭＩＰＯＬＡＲ ＤＥＶＩＣＥＳ ＵＳＩＮＧ ＥＰＩＴＡＸＩＡＬ ＬＡＴＥＲＡＬ ＯＶＥＲＧＲＯＷＴＨ」と題され、２０１９年４月１日に出願された、ＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／２５１８７号（弁理士整理番号第３０７９４．０６８０ＷＯＵ１（ＵＣ ２０１８－４２７－２）号）。
その出願が、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＦＯＲ ＤＩＶＩＤＩＮＧ Ａ ＢＡＲ ＯＦ ＯＮＥ ＯＲ ＭＯＲＥ ＤＥＶＩＣＥＳ」と題され、２０１８年５月１７日に出願された同時係属中、かつ本発明の譲受人に譲渡された米国仮出願第６２／６７２，９１３号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８２ＵＳＰ１（ＵＣ ２０１８－６０５－１））の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張する、Ｔａｋｅｓｈｉ ＫａｍｉｋａｗａおよびＳｒｉｎｉｖａｓ Ｇａｎｄｒｏｔｈｕｌａによる、「ＭＥＴＨＯＤ ＦＯＲ ＤＩＶＩＤＩＮＧ Ａ ＢＡＲ ＯＦ ＯＮＥ ＯＲ ＭＯＲＥ ＤＥＶＩＣＥＳ」と題され、２０１９年５月１７日に出願されたＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／３２９３６号（弁理士整理番号第３０７９４．０６８１ＷＯＵ１（ＵＣ ２０１８－６０５－２）号）。
その出願が、Ｓｒｉｎｉｖａｓ ＧａｎｄｒｏｔｈｕｌａおよびＴａｋｅｓｈｉ Ｋａｍｉｋａｗａによる「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＬＡＹＥＲＳ ＦＲＯＭ Ａ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＳＵＢＳＴＲＡＴＥ」と題され、２０１８年５月３０日に出願された同時係属中かつ本発明の譲受人に譲渡された、米国仮出願第６２／６７７，８３３号（弁理士整理番号第Ｇ＆Ｃ ３０７９４．０６８２ＵＳＰ１（ＵＣ ２０１８－６１４－１））の３５ Ｕ．Ｓ．Ｃ．Ｓｅｃｔｉｏｎ １１９（ｅ）（米国特許法第１１９条（ｅ））下の利益を主張するＳｒｉｎｉｖａｓ ＧａｎｄｒｏｔｈｕｌａおよびＴａｋｅｓｈｉ Ｋａｍｉｋａｗａによる、「ＭＥＴＨＯＤ ＯＦ ＲＥＭＯＶＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＬＡＹＥＲＳ ＦＲＯＭ Ａ ＳＥＭＩＣＯＮＤＵＣＴＩＮＧ ＳＵＢＳＴＲＡＴＥ」と題され、２０１９年５月３０日に出願されたＰＣＴ国際特許出願第ＰＣＴ／ＵＳ１９／３４６８６号（弁理士整理番号第３０７９４．０６８２ＷＯＵ１（ＵＣ ２０１８－６１４－２）号）。
それらの出願の全ては、参照することによって本明細書に組み込まれる。
（技術分野）
本発明は、エピタキシャル側方過成長（ＥＬＯ）を用いてエピ層の滑らかな表面を取得する方法に関する。
（関連技術の説明）
一部の素子製造業者が、照明、光学記憶等のためのレーザダイオード（ＬＤ）および発光ダイオード（ＬＥＤ）を生産するために、無極性および半極性窒化ガリウム（ＧａＮ）基板を使用している。無極性および半極性ＧａＮ基板は、大規模な焦電および圧電場を回避するために使用され、それは、発光効率のかなりの改良をもたらし得る。しかしながら、無極性および半極性方向に沿ったＩＩＩ族窒化物のエピタキシャル成長は、極性ｃ面方向に沿った成長より困難である。
米国特許出願公開第２０１７／００９２８１０Ａ１号（特許文献１）によると、いくつかの錐体ヒロックが、エピタキシャル成長後、無極性ｍ面ＩＩＩ族窒化物膜の表面上に観察された。これは、ＬＤまたはＬＥＤ構造が表面上に製作されるとき、問題である。何故なら、この表面の粗さは、光学利得の非一様性、および素子プロセスにおける変動を引き起こし得るからである。それは、素子プロセスの収率も減少させ得る。さらに、ＬＤの信頼性は、ヒロックおよび大きい表面の粗さによって影響を受ける。例えば、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ９１，１９１９０６ （２００７）を参照されたい。
錐体ヒロックは、ＧａＮ基板の表面の粗度が悪化することを引き起こすことが知られている。錐体ヒロックがエピ層表面上に出現することを防止するために、１度より大きくＧａＮ基板のミスカット配向を制御し、窒素キャリアガスを使用してエピ層を成長させる方法が、使用されてきた。
しかしながら、滑らかな表面を取得するための成長条件は、非常に限られ、厳密な限界を伴う。１つの問題は、表面形態がオフ角配向による影響を受けることであり、ＧａＮウエハがミスカット配向の広い面内分布を有することが周知である。これは、エピ層の表面形態に基板の異なる部分において変化させ、それは、大量生産の間に収率を低減させる。例えば、Ｐｈｙｓｉｃａ Ｓｔａｔｕｓ Ｓｏｌｉｄｉ （ａ），Ｖｏｌｕｍｅ ２１４，Ｉｓｓｕｅ ８，１６００８２９ （２０１７）を参照されたい。
さらに、逆バイアス条件下での漏出電流へのヒロックのファセット依存が、観察され、漏出電流分布は、キャリアおよび酸素濃度によって引き起こされた。漏出電流分布は、ＬＤ、ＬＥＤ等の素子、およびショットキー障壁ダイオード（ＳＢＤ）または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の電力素子を作製するとき、問題である。
米国特許出願公開第２０１７／００９２８１０号明細書
上で説明される従来技術における限界を克服し、本明細書の熟読および理解に応じて明白となるであろう他の限界を克服するために、本発明は、エピタキシャル側方過成長を用いてエピ層の滑らかな表面を取得する方法を開示し、方法は、ミスカット配向を使用せず、錐体ヒロックの発生を抑制しないが、代わりに、エピ層に錐体ヒロックを埋め込む。成長制限マスクが、横方向への錐体ヒロックの拡張を限定するために使用される。結果として生じるエピ層の表面は、錐体ヒロックの消滅に起因して、極めて滑らかである。
本発明は、例えば、以下の項目を提供する。
（項目１）
方法であって、前記方法は、複数のＩＩＩ族窒化物半導体層から成る素子を製作することを含み、前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、前記錐体ヒロックは、基板の上または上方に前記複数のＩＩＩ族窒化物系半導体層のうちの少なくとも１つを堆積させるとき、成長制限マスクの開放エリア内に形成される、方法。
（項目２）
前記ＩＩＩ族窒化物半導体層のうちの一部は、前記成長制限マスクおよびエピタキシャル側方過成長を使用して、前記基板の上または上方に形成され、前記エピタキシャル側方過成長は、前記ＩＩＩ族窒化物半導体層が合体する前に停止させられる、項目１に記載の方法。
（項目３）
前記錐体ヒロックは、前記エピタキシャル側方過成長中に形成され、前記錐体ヒロックは、前記エピタキシャル側方過成長に埋め込まれる、項目２に記載の方法。
（項目４）
前記成長制限マスクは、横方向への前記錐体ヒロックの拡張を限定する、項目２に記載の方法。
（項目５）
前記複数のＩＩＩ族窒化物半導体層は、ＩＩＩ族窒化物基板の上または上方に成長させられる、項目１に記載の方法。
（項目６）
前記複数のＩＩＩ族窒化物半導体層は、ヘテロ基板の上または上方に成長させられ、ＩＩＩ族窒化物テンプレートが、前記複数のＩＩＩ族窒化物半導体層の前に前記ヘテロ基板の上または上方に堆積させられる、項目１に記載の方法。
（項目７）
前記島状ＩＩＩ族窒化物半導体層は、隣接する島状ＩＩＩ族窒化物半導体層と合体しない、項目１に記載の方法。
（項目８）
前記複数のＩＩＩ族窒化物半導体層は、前記ＩＩＩ族窒化物基板から除去される、項目１に記載の方法。
（項目９）
前記複数のＩＩＩ族窒化物半導体層は、
膜を前記ＩＩＩ族窒化物半導体層に適用することと、
前記膜に圧力を加えることと、
前記膜および前記基板の温度を変化させることと、
前記圧力が加えられ、前記温度が変化させられた後、前記基板から前記ＩＩＩ族窒化物半導体層を伴う前記膜を剥離することと
によって、前記ＩＩＩ族窒化物基板から除去される、項目１に記載の方法。
（項目１０）
項目１に記載の方法によって製作された素子。
（項目１１）
素子であって、前記素子は、複数のＩＩＩ族窒化物半導体層から成る素子を備え、前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、前記錐体ヒロックは、基板の上または上方に前記複数のＩＩＩ族窒化物系半導体層のうちの少なくとも１つを堆積させるとき、成長制限マスクの開放エリア内に形成される、素子。
（項目１２）
前記ＩＩＩ族窒化物半導体層のうちの一部は、前記成長制限マスクおよびエピタキシャル側方過成長を使用して、前記基板の上または上方に形成され、前記エピタキシャル側方過成長は、前記ＩＩＩ族窒化物半導体層が合体する前に停止させられる、項目１１に記載の素子。
（項目１３）
前記錐体ヒロックは、前記エピタキシャル側方過成長中に形成され、前記錐体ヒロックは、前記エピタキシャル側方過成長に埋め込まれる、項目１２に記載の素子。
（項目１４）
前記成長制限マスクは、横方向への前記錐体ヒロックの拡張を限定する、項目１２に記載の素子。
（項目１５）
前記複数のＩＩＩ族窒化物半導体層は、ＩＩＩ族窒化物基板の上または上方に成長させられる、項目１１に記載の素子。
（項目１６）
前記複数のＩＩＩ族窒化物半導体層は、ヘテロ基板の上または上方に成長させられ、ＩＩＩ族窒化物テンプレートが、前記複数のＩＩＩ族窒化物半導体層の前に前記ヘテロ基板の上または上方に堆積させられる、項目１１に記載の素子。
（項目１７）
前記島状ＩＩＩ族窒化物半導体層は、隣接する島状ＩＩＩ族窒化物半導体層と合体しない、項目１１に記載の素子。
（項目１８）
前記複数のＩＩＩ族窒化物半導体層は、前記ＩＩＩ族窒化物基板から除去される、項目１１に記載の素子。
（項目１９）
項目１１に記載の素子を製作する方法。
ここで、同様の参照番号が、全体を通して対応する部分を表す図面を参照する。
図１は、本発明の一実施形態に従って製作される素子構造を図示する断面概略図である。
図２は、本発明の一実施形態による、パターン化および非パターン化サンプルのフォトルミネセンス（ＰＬ）画像および微分干渉コントラスト（ＤＩＣ）顕微鏡法測定画像の両方を含む。
図３（ａ）および３（ｂ）は、本発明の一実施形態による、錐体ヒロックが開放エリア内で制限されることを示す画像である。 図３（ａ）および３（ｂ）は、本発明の一実施形態による、錐体ヒロックが開放エリア内で制限されることを示す画像である。
図４（ａ）は、本発明の一実施形態による、エピ層表面の行１および行３における走査型電子顕微鏡（ＳＥＭ）画像、および行２および行４におけるＰＬ画像を示し、各列は、基板の異なるミスカット配向角、すなわち、無極性（１０－１０）基板に関する０°、－０．４５°、－０．６１°、および－１、０°ミスカットと、半極性（２０－２－１）基板に関する－１５°ミスカットとを表す。
図４（ｂ）は、本発明の一実施形態による、１°ミスカット配向角の画像である。
図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、および５（ｅ）は、本発明の一実施形態による、初期成長中の埋められた錐体ヒロックを図示する概略図である。 図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、および５（ｅ）は、本発明の一実施形態による、初期成長中の埋められた錐体ヒロックを図示する概略図である。 図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、および５（ｅ）は、本発明の一実施形態による、初期成長中の埋められた錐体ヒロックを図示する概略図である。 図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、および５（ｅ）は、本発明の一実施形態による、初期成長中の埋められた錐体ヒロックを図示する概略図である。 図５（ａ）、５（ｂ）、５（ｃ）、５（ｄ）、および５（ｅ）は、本発明の一実施形態による、初期成長中の埋められた錐体ヒロックを図示する概略図である。
図６（ａ）および６（ｂ）は、本発明の一実施形態による、それぞれ、（１０－１０）基板からの除去後のエピ層の裏側のＰＬおよびＤＩＣ画像である。 図６（ａ）および６（ｂ）は、本発明の一実施形態による、それぞれ、（１０－１０）基板からの除去後のエピ層の裏側のＰＬおよびＤＩＣ画像である。
図７（ａ）は、本発明の一実施形態による、ｍ面に沿って配向される島状ＩＩＩ族窒化物半導体層のＳＥＭ画像である。
図７（ｂ）は、本発明の一実施形態による、（１－１００）ｍ面に沿って、異なるミスカット配向０°、－０．４５°、－０．６°、－１．０°で標識された島状ＩＩＩ族窒化物半導体層の４つの画像を示す。
図８は、本発明の一実施形態による、光学共振器と垂直な方向に沿ったＩＩＩ族窒化物半導体レーザダイオード素子の断面側面図である。
図９（ａ）および９（ｂ）は、本発明の一実施形態による、素子のバーの概略図である。 図９（ａ）および９（ｂ）は、本発明の一実施形態による、素子のバーの概略図である。
図１０（ａ）および１０（ｂ）は、本発明の一実施形態による、分割支持領域が素子のバーに沿って周期的な長さにおいて形成される様子を図示する概略図である。 図１０（ａ）および１０（ｂ）は、本発明の一実施形態による、分割支持領域が素子のバーに沿って周期的な長さにおいて形成される様子を図示する概略図である。
図１１（ａ）、１１（ｂ）、１１（ｃ）、１１（ｄ）、および１１（ｅ）は、本発明の一実施形態による、ポリマー膜が基板から素子のバーを除去するために使用される方法を図示する概略図である。 図１１（ａ）、１１（ｂ）、１１（ｃ）、１１（ｄ）、および１１（ｅ）は、本発明の一実施形態による、ポリマー膜が基板から素子のバーを除去するために使用される方法を図示する概略図である。 図１１（ａ）、１１（ｂ）、１１（ｃ）、１１（ｄ）、および１１（ｅ）は、本発明の一実施形態による、ポリマー膜が基板から素子のバーを除去するために使用される方法を図示する概略図である。 図１１（ａ）、１１（ｂ）、１１（ｃ）、１１（ｄ）、および１１（ｅ）は、本発明の一実施形態による、ポリマー膜が基板から素子のバーを除去するために使用される方法を図示する概略図である。 図１１（ａ）、１１（ｂ）、１１（ｃ）、１１（ｄ）、および１１（ｅ）は、本発明の一実施形態による、ポリマー膜が基板から素子のバーを除去するために使用される方法を図示する概略図である。
図１２（ａ）および１２（ｂ）は、本発明の一実施形態による、基板の表面および素子のバーの表面を示すＳＥＭ画像である。
図１３（ａ）および１３（ｂ）は、本発明の一実施形態による、成長制限マスクが基板上に素子のバーを製作するために使用される方法を図示する概略図である。
図１４（ａ）および１４（ｂ）は、本発明の一実施形態による、基板の表面の異なる倍率におけるＳＥＭ画像である。
図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。 図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。 図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。 図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。 図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。 図１５（ａ）、１５（ｂ）、１５（ｃ）、１５（ｄ）、１５（ｅ）、および１５（ｆ）は、本発明の一実施形態による、素子のバーが分割される方法を図示する概略図である。
図１６（ａ）および１６（ｂ）は、本発明の一実施形態による、成長制限マスクが基板上に素子のバーを製作するために使用される方法を図示する概略図である。
図１７は、本発明の一実施形態による、ファセットが素子上にコーティングされる様子を図示する概略図である。
図１８（ａ）、１８（ｂ）、および１８（ｃ）は、本発明の一実施形態による、ワイヤボンドおよびプローブが素子に取り付けられる方法を図示する概略図である。 図１８（ａ）、１８（ｂ）、および１８（ｃ）は、本発明の一実施形態による、ワイヤボンドおよびプローブが素子に取り付けられる方法を図示する概略図である。 図１８（ａ）、１８（ｂ）、および１８（ｃ）は、本発明の一実施形態による、ワイヤボンドおよびプローブが素子に取り付けられる方法を図示する概略図である。
図１９（ａ）および１９（ｂ）は、本発明の一実施形態による、ヒートシンクプレートが別個の素子に分割される方法を図示する概略図である。
図２０（ａ）および２０（ｂ）は、本発明の一実施形態による、素子のための試験装置を図示する概略図である。
図２１は、本発明の一実施形態による、素子が包装される方法を図示する概略図である。
図２２は、本発明の一実施形態による、素子が包装される方法を図示する概略図である。
図２３（ａ）および２３（ｂ）は、本発明の一実施形態による、成長制限マスクが基板上に素子のバーを製作するために使用される方法を図示する概略図である。
図２４（ａ）および２４（ｂ）は、本発明の一実施形態による、素子の層屈曲領域を図示する概略図である。 図２４（ａ）および２４（ｂ）は、本発明の一実施形態による、素子の層屈曲領域を図示する概略図である。
図２５（ａ）および２５（ｂ）は、本発明の一実施形態による、基板から素子のバーを除去するために使用されるポリマー膜を図示する概略図である。
図２６（ａ）および２６（ｂ）は、本発明の一実施形態による、劈開後の島状ＩＩＩ族窒化物半導体層のファセットを示す画像である。 図２６（ａ）および２６（ｂ）は、本発明の一実施形態による、劈開後の島状ＩＩＩ族窒化物半導体層のファセットを示す画像である。
図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。 図２７（ａ）、２７（ｂ）、２７（ｃ）、２７（ｄ）、２７（ｅ）、２７（ ｆ）、および２７（ｇ）は、本発明の一実施形態による、ＥＬＯ構造が取得される方法を図示する概略図である。
図２８は、本発明の一実施形態による、錐体ヒロックを埋め込むＥＬＯ構造の滑らかな表面を示す画像である。
図２９は、本発明の一実施形態による、ＩＩＩ族窒化物半導体素子を製作する方法を図示するフローチャートである。
以下の好ましい実施形態の説明において、本発明が実践され得る具体的実施形態が、参照される。他の実施形態も、利用され得、構造的変更が本発明の範囲から逸脱することなく成され得ることを理解されたい。
（概要）
本発明は、エピタキシャル側方過成長を使用して、ＧａＮ層等の１つ以上のＩＩＩ族窒化物層の滑らかな表面を取得する方法を説明する。一例において、方法は、発光ダイオード、レーザダイオード、ショットキー障壁ダイオード、または金属酸化膜半導体電界効果トランジスタを製作するために使用される。
この方法は、表面形態におけるミスカット配向による影響を受けない。さらに、この方法は、錐体ヒロックの発生を抑制しないが、代わりに、錐体ヒロックの拡張を防止することによって、錐体ヒロックをエピ層に埋め込み、成長制限マスクが、横方向への錐体ヒロックの拡張を防止するために使用される。錐体ヒロックは、徐々にエピ層に埋め込まれると考えられる。結果として、エピ層の表面は、錐体ヒロックの消滅に起因して、非常に滑らかである。
図１は、本発明の一実施形態に従って製作される素子構造を図示する断面図である。
この例において、バルクＧａＮ基板１０１等のＩＩＩ族窒化物系基板１０１が、提供され、成長制限マスク１０２が、基板１０１の上またはその上方に形成される。縞状開放エリア１０３が、成長制限マスク１０２において画定される。
非成長領域１０４は、成長制限マスク１０２における隣接する開放エリア１０３から成長させられたＥＬＯ ＩＩＩ族窒化物層１０５が成長制限マスク１０２の上で合体しないように作製されるとき、生じる。好ましくは、成長条件は、ＥＬＯ ＩＩＩ族窒化物層１０５がそれらのウィング領域上に２０μｍの横幅を有するように、最適化される。
追加のＩＩＩ族窒化物半導体素子層１０６が、ＥＬＯ ＩＩＩ族窒化物層１０５の上または上方に堆積させられ、それらは、活性領域１０６ａ、電子遮断層（ＥＢＬ）１０６ｂ、およびクラッディング層１０６ｃ、および、他の層を含み得る。
ＥＬＯ ＩＩＩ族窒化物層１０５の厚さは、それが、１つ以上の平坦な表面領域１０７の幅と、非成長領域１０４に隣接するそれらの縁における層屈曲領域１０８とを決定するので、重要である。平坦な表面領域１０７の幅は、好ましくは、少なくとも５μｍであり、より好ましくは、１０μｍ以上、最も好ましくは、２０μｍ以上である。
ＥＬＯ ＩＩＩ族窒化物層１０５および追加のＩＩＩ族窒化物半導体素子層１０６は、島状ＩＩＩ族窒化物半導体層１０９と称され、隣接する島状ＩＩＩ族窒化物半導体層１０９は、非成長領域１０４によって分離されている。互いに隣接する島状ＩＩＩ族窒化物半導体層１０９間の距離は、非成長領域１０４の幅であり、それは、概して、２０μｍ以下であり、好ましくは、５μｍ以下であるが、これらの値に限定されない。
島状ＩＩＩ族窒化物半導体層１０９の各々は、別個の素子１１０に処理され得る。発光ダイオード、レーザダイオード、ショットキー障壁ダイオード、または金属酸化膜半導体電界効果トランジスタであり得る素子１１０は、平坦な表面領域１０７および／または開放エリア１０３上で処理される。さらに、素子１１０の形状は、概して、バーを備えている。
本実施形態において、錐体ヒロック１１１の発生は、抑制されないが、代わりに、錐体ヒロック１１１は、徐々にＥＬＯ ＩＩＩ族窒化物層１０５に埋め込まれ、それは、錐体ヒロック１１１が拡張することを防止する。成長制限マスク１０２も、横方向への錐体ヒロック１１１の拡張を限定する。結果として、ＥＬＯ ＩＩＩ族窒化物層１０５の表面は、錐体ヒロックの消滅に起因して、極めて滑らかである。
（錐体ヒロック）
図２－４は、錐体ヒロック１１１がエピ層１０５、１０６、または１０９の表面上に発生しない理由を図示する。
図２は、ＧａＮ層のパターン化および非パターン化サンプルのフォトルミネセンス（ＰＬ）画像および微分干渉コントラスト（ＤＩＣ）顕微鏡法測定画像の両方を含み、サンプルは、金属有機化学蒸着（ＭＯＣＶＤ）チャンバの中に同時装填され、同時に成長させられた。ＰＬおよびＤＩＣ画像は、サンプル上の同一の場所を示す。
ＰＬ画像は、ＧａＮ層の黄色発光の強度の差異を示す。ＧａＮ層は、その中のＳｉ、Ｏ等のｎ型ドーパントの濃度に起因して、広い発光スペクトルを伴って放出する。高濃度のｎ型ドーパントのエリアは、低濃度のｎ型ドーパントのエリアより明るい黄色発光を放出する。
上記のように、ＧａＮ層は、多くの場合、錐体ヒロックを含み、錐体ヒロックは、典型的に、４つのファセットを備え、４つのファセットは、それぞれ、［０００１］、［１－２１０］、［０００－１］、および［－１２－１０］方向へ傾斜している。各ファセットは、ｎ型ドーパントの組み込みのその容易性において異なる。したがって、ｎ型ドーパント濃度は、各ファセットに関して異なり、それは、黄色発光強度における差異を引き起こす。結果として、錐体ヒロックの存在は、ＰＬ測定値によって識別されることができる。
ＤＩＣ画像は、他方で、ＧａＮ層の表面の粗さを測定する。特に、ＤＩＣ画像は、ＧａＮ層の表面上の情報のみを検出することができる。
図２の非パターン化サンプルが、処理を伴わないエピレディウエハとともに使用される従来の方法の結果である一方、図２のパターン化サンプルは、本発明の方法の結果である。
図２の白色矢印でマークされる多数の錐体ヒロックが非パターン化サンプルに存在する。この場合、錐体ヒロックは、同一の位置で、ＰＬ画像およびＤＩＣ画像の両方において識別され、それは、錐体ヒロックがエピ層表面上に出現していることを示す。
他方において、パターン化サンプルにおいて、錐体ヒロックは、ＰＬ画像のみを使用して識別されることができ、ＤＩＣ画像に示されるエピ層の表面に出現しない。これに関する理由は、錐体ヒロックがエピ層に埋め込まれていることである。
図３（ａ）－３（ｂ）に示されるように、錐体ヒロックは、概して、エピ層１０５全体にわたって広がっているのではなく、ＳｉＯ２成長制限マスク１０２によって開放エリア１０３内のＥＬＯ ＩＩＩ族窒化物層１０５の面積に制限される。これらの例において、各サンプルに関する開放エリア１０３の幅およびミスカット配向は、図３（ａ）において、１６．２μｍおよび－０．４５度、図３（ｂ）において、１１μｍおよび０度であるように画定される。錐体ヒロックの位置は、常に開放エリア１０３において中心に置かれているわけではなく、錐体ヒロックの形状が非対称であることに留意されたい。
これから、錐体ヒロックが成長の開始時に開放エリア１０３内に発生することが考慮され得る。さらに、錐体ヒロックが開放エリア１０３を越えて拡張しない理由は、錐体ヒロックのサイズが成長制限マスク１０２によって限定されることであると考えられる。
図４（ａ）は、エピ層表面の行１および行３における走査型電子顕微鏡（ＳＥＭ）画像、および行２および行４におけるＰＬ画像を示し、各列は、基板の異なるミスカット配向角、すなわち、無極性（１０－１０）基板に関する０°、－０．４５°、－０．６１°、および－１、０°ミスカットと、半極性（２０－２－１）基板に関する－１５°ミスカットとを表す。ＳＥＭ画像は、各ミスカット配向を伴うエピ層表面上に錐体ヒロックが存在しないことを示す。他方において、ＰＬ画像は、開放エリア内の多数の錐体ヒロックを示す。これらの錐体ヒロックは、以前に述べられたようにエピ層に埋め込まれていた。ミスカット配向角が小さくなるほど、錐体ヒロックの数が多くなる。表面形態は、錐体ヒロックの数にかかわらず、各ミスカット配向に関して極めて滑らかである。
１°ミスカット配向角である図４（ｂ）に示されるように、錐体ヒロックは、時として、成長条件、または基板の結晶品質、または表面の状況に応じて、発生する。方法の効果は、ミスカット配向角に依存しない。
図５（ａ）－５（ｅ）は、本発明による、成長制限マスク１０２における開放エリア１０３を通した基板１０１上のＥＬＯ ＩＩＩ族窒化物層１０５の成長中に錐体ヒロック１１１が埋められる様子を図示する概略図である。
図５（ａ）および５（ｂ）において、錐体ヒロック１１１が、開放エリア１０３内に発生し、幅ｗｐが、図５（ｂ）に示される。
図５（ｃ）において、錐体ヒロック１１１の幅ｗｐは、開放エリア１０３の幅に等しい。この場合、錐体ヒロック１１１の幅ｗｐは、開放エリア１０３を越えて広がることができない。
図５（ｄ）において、錐体ヒロック１１１の高さｈｐは、成長制限マスク１０２における開放エリア１０３の幅ｗｐによって限定されると考えられ、エピ層１０５のさらなる成長にかかわらず、図５（ｃ）と比較して同じ高さに留まる。しかしながら、錐体ヒロック１１１の周囲の領域は、エピ層１０５の成長を進め、したがって、錐体ヒロック１１１は、徐々にエピ層１０５に埋め込まれる。
最後に、図５（ｅ）に示されるように、錐体ヒロック１１１は、エピ層１０５に完全に埋め込まれる。さらに、エピ層１０５の表面形態は、非常に滑らかであり、錐体ヒロック１１１の存在による影響を受けない。
図６（ａ）および６（ｂ）は、それぞれ、（１０－１０）基板１０１から除去された後のＥＬＯ ＩＩＩ族窒化物層１０５の裏側のＰＬおよびＤＩＣ画像であり、基板１０１は、ミスカット配向を有していなかった。ＤＩＣ測定画像は、錐体ヒロック１１１を示さないが、ＰＬ画像は、錐体ヒロック１１１を示し、錐体ヒロック１１１がＥＬＯ ＩＩＩ族窒化物層１０５内に埋め込まれていることを示す。
ＥＬＯ ＩＩＩ族窒化物層１０５は、ＥＬＯ ＩＩＩ族窒化物層１０５がホモエピタキシャル層であったとしても基板１０１から容易に除去され、ＥＬＯ ＩＩＩ族窒化物層１０５と基板１０１の表面との間にヘテロ界面が存在しない。しかしながら、成長制限マスク１０２を使用することによって、ＥＬＯ ＩＩＩ族窒化物層１０５は、高速かつ容易な様式でＩＩＩ族窒化物基板１０１から除去されることができる。
例えば、成長制限マスク１０２は、誘電体膜またはＳｉＯ２、ＳｉＮ、ＨｆＯ２、Ａｌ２Ｏ３、ＭｇＦ、Ｗ、Ｍｏ、Ｐｔ、Ｉｒ、Ｏｓ等の金属であり得る。成長制限マスク１０２とマスク１０２上に成長させられる任意の後続のＥＬＯ ＩＩＩ族窒化物層１０５との間の界面は、弱い接合強度を有する。開放エリア１０３の幅である接合エリアは、素子１１０のサイズを上回るように、または下回るように制御される。
加えて、この方法は、基板１０１のｍ面に沿った劈開を使用し得、ｍ面は、ＧａＮ面の中でも劈開することが最も容易な面である。さらに、成長制限マスク１０２の縁は、ＥＬＯ ＩＩＩ族窒化物層１０５から基板１０１を除去するための劈開点および劈開界面を提供する。成長制限マスク１０２は、ＥＬＯ ＩＩＩ族窒化物層１０５から基板１０１を除去する前、フッ化水素酸（ＨＦ）、緩衝ＨＦ（ＢＨＦ）、または別のエッチング液を使用して、少なくとも部分的に溶解させられることもできる。最後に、基板１０１は、ポリマーおよび／または接着テープを使用して、ＥＬＯ ＩＩＩ族窒化物層１０５から除去されることができる。
（製作方法）
以下は、本発明の一実施形態による、素子１１０を製作するために使用されるステップを説明する。
ステップ１．複数の開放エリア１０３を伴う成長制限マスク１０２を基板１０１上に直接または間接的に形成し、基板１０１は、ＩＩＩ族窒化物基板またはヘテロ基板である。
ステップ２．成長制限マスク１０２を使用して、基板１０１上に複数の島状ＩＩＩ族窒化物半導体層１０９を成長させ、それによって、成長は、成長制限マスク１０２の縞状開放エリア１０３と平行な方向に延びている。
ステップ３．従来の方法によって、平坦な表面領域１０７上に素子１１０を製作する。例えば、隆起構造、ｐ電極、ｐパッド等が、所定の位置において島状ＩＩＩ族窒化物半導体層１０９上に配置される。
ステップ４．側面ファセットにおける劈開のために、素子１１０上に支持構造を形成する。
ステップ５．ウェットエッチングによって成長制限マスク１０２を少なくとも部分的に溶解させる。
ステップ６．基板１０１から素子１１０のバーを除去する。
６．１．ポリマー膜を素子１１０のバーに取り付ける。
６．２．圧力をポリマー膜および基板１０１に加える。
６．３．圧力を加えながら、膜および基板１０１の温度を修正する（例えば、低減させる）。
６．４．素子１１０のバーを除去するために、ポリマー膜と基板１０１の材料との間の熱係数の差異を利用する。
ステップ７．素子１１０の別個のエリアにおいてｎ電極を配置する。
ステップ８．素子１１０のバーを１つ以上の素子１１０またはチップに切断する。
ステップ９．ヒートシンク上に素子１１０を搭載する。
ステップ１０．コーティングバーを使用し、素子１１０のファセットをコーティングする。
ステップ１１．コーティングバーを分割する。
ステップ１２．素子１１０をスクリーニングする。
ステップ１３．素子１１０をパッケージの上／中に搭載する。
これらのステップは、下記により詳細に解説される。
（ステップ１．成長制限マスクを形成する）
図１に示されるように、エピタキシャルＧａＮ層１０５が、ＳｉＯ２でパターン化されたｍ面ＧａＮ基板１０１上にＥＬＯによって成長させられる。他の面も、基板１０１のために採用されることができ、ヘテロ基板１０１も、使用され得、ＧａＮテンプレートが、ヘテロ基板１０１上に成長させられる。成長制限マスク１０２であるパターン化ＳｉＯ２は、２～１８０μｍの幅および１５０μｍの間隔を伴う縞状開放エリア１０３を備え、ＳｉＯ２縞は、＜０００１＞軸に沿って配向される。ＥＬＯ ＧａＮ層１０５は、成長制限マスク１０２の上で合体しない。
（ステップ２．ＩＩＩ族窒化物半導体層を成長させる）
ＭＯＣＶＤが、ＩＩＩ族窒化物半導体層１０５、１０６、１０９のエピタキシャル成長のために使用され得る。トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、およびトリエチルアルミニウム（ＴＭＡｌ）が、ＩＩＩ族元素源として使用される。アンモニア（ＮＨ３）が、窒素を供給するために生ガスとして使用される。水素（Ｈ２）および窒素（Ｎ２）が、ＩＩＩ族元素源のキャリアガスとして使用される（滑らかな表面エピ層を取得するためにキャリアガスに水素を含むことが重要である）。生理食塩水およびビス（シクロペンタジエニル）マグネシウム（Ｃｐ２Ｍｇ）が、ｎ型およびｐ型ドーパントとして使用される。
以下の成長条件が、使用された。
・成長圧力は、６０～７６０トルである。島状ＩＩＩ族窒化物系半導体層１０９の広い幅を取得するために、圧力は、好ましくは、１００～３００トルである。
・成長温度は、概して、９００～１，２００℃に及ぶ。
・Ｖ／ＩＩＩ比は、１，０００～３０，０００に及び、好ましくは、３，０００～１０，０００に及ぶ。ＴＭＧは、２～２０ｓｃｃｍに及び、ＮＨ３は、３～１０ｓｌｍに及ぶ。
・キャリアガスは、水素ガスのみを備え得るか、または水素および窒素ガスの混合を備え得る。
・滑らかな表面を取得するために、各面の成長条件は、従来の方法によって最適化される必要がある。
・約２～８時間を成長させた後、ＥＬＯ ＩＩＩ族窒化物層１０５は、約８～５０μｍの厚さと、約２０～１５０μｍのバー９０１幅とを有し、バー９０１幅は、島状ＩＩＩ族窒化物半導体層１０９の幅である。
図７（ａ）－７（ｂ）に示されるように、方法は、種々のミスカット配向を伴って、錐体ヒロック１１１またはくぼんだ部分を伴わない平滑上面を伴う島状ＩＩＩ族窒化物半導体層１０９を取得した。具体的に、図７（ａ）が、ｍ面に沿って配向される島状ＩＩＩ族窒化物半導体層１０９のＳＥＭ画像を示す一方、図７（ｂ）は、（１－１００）ｍ面に沿って、異なるミスカット配向０°、－０．４５°、－０．６°、－１．０°で標識された島状ＩＩＩ族窒化物半導体層１０９の４つの画像を示す。
（ステップ３．素子プロセス）
ステップ２に記載されるように、ＩＩＩ族窒化物半導体素子層１０６が、ＥＬＯ ＩＩＩ族窒化物層１０５上に成長させられた後、平坦な領域１０７が、各素子１１０のために形成される。これらの平坦な領域１０７は、それらが合体する前にＭＯＣＶＤ成長が停止させられるように、互いに分離されている。
（ＩＩＩ族窒化物半導体素子）
図８は、光学共振器と垂直な方向に沿って製作されたＩＩＩ族窒化物半導体レーザダイオード素子１１０の断面側面図である。
素子１１０は、従来の方法によって平坦な表面領域１０７上に製作され、隆起構造、ｐ電極、ｐパッド等が、所定の位置において島状ＩＩＩ族窒化物半導体層１０９上に配置される。（図は、屈曲領域１０８を説明しない。）
レーザダイオード素子１１０は、成長制限マスク１０２の上に堆積させられたＥＬＯ ＧａＮ系層１０５の上に成長させられた述べられる順で互いの上に置かれた以下のＩＩＩ族窒化物半導体素子層１０６から成る：ｎ－Ａｌ０．０６ＧａＮクラッディング層８０１、ｎ－ＧａＮ導波管層８０２、ＩｎＧａＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性層８０３、ＡｌＧａＮ ＥＢＬ層８０４、ｐ－ＧａＮ導波管層８０５、ＩＴＯクラッディング層８０６、ＳｉＯ２電流制限層８０７、およびｐ電極８０８。
光学共振器は、隆起縞構造から成り、隆起縞構造は、ＩＴＯクラッディング層８０６、ＳｉＯ２電流制限層８０７、およびｐ電極８０８から成る。光学共振器は、水平方向における光閉じ込めを提供する。隆起縞構造の幅は、約１．０～３０μｍであり、典型的に、１０μｍである。
フォトリソグラフィおよびドライエッチング等の従来の方法が、隆起縞構造を製作するために使用されることができる。（表面から隆起底部までの）隆起深度は、ｐ－ＧａＮ導波管層８０５内にある。隆起深度は、シミュレーションまたは前の実験データに基づいて、ドライエッチングが実施される前に事前決定される。
一実施形態において、ｐ電極８０８は、以下の材料のうちの１つ以上から成り得る：Ｐｄ、Ｎｉ、Ｔｉ、Ｐｔ、Ｍｏ、Ｗ、Ａｇ、Ａｕ等。例えば、ｐ電極８０８は、Ｐｄ－Ｎｉ－Ａｕ（３－３０－３００ｎｍの厚さを伴う）を備え得る。これらの材料は、電子ビーム蒸着、スパッタ、熱蒸着等によって堆積させられ得る。加えて、ｐ電極８０８は、典型的に、ＩＴＯクラッディング層８０６上に堆積させられる。
（ステップ４．側面ファセットおよび平坦な表面領域における劈開のための支持構造を形成する）
図９（ａ）および９（ｂ）に示されるように、このステップの目標は、バー９０１が基板１０１から除去される前、素子１１０のバー９０１を劈開するための支持構造を形成することである。分割支持領域９０２が、周期的な長さにおいて形成され、各周期は、素子１１０の長さによって決定される。例えば、レーザダイオード素子１１０の場合、１つの周期は、３００～１，２００μｍであるように設定される。
各分割支持領域９０２は、図９（ａ）に示されるように、ダイヤモンド先端付きスクライバまたはレーザスクライバによって彫られる線であるか、または、図９（ｂ）に示されるように、ＲＩＥ（反応性イオンエッチング）またはＩＣＰ（誘導結合プラズマ）等のドライエッチングによって形成される溝であるが、それらの方法に限定されない。分割支持領域９０２は、バー９０１の両側に、またはバー９０１の片側に形成され得る。分割支持領域９０２の深度は、好ましくは、１μｍ以上である。
分割支持領域９０２が任意の他の部分より弱いので、両方の場合が、バー９０１を分割支持領域９０２において別個の素子１１０に分割することができる。分割支持領域９０２は、意図的しない位置でバー９０１を破損することを回避し、それによって、分割支持領域９０２は、素子１１０の長さを精密に決定し得る。
分割支持領域９０２は、隆起構造内にある電流注入領域９０３、およびｐ電極８０８、および層屈曲領域１０８を回避する様式で、平坦な表面領域１０７に生成されるが、それは、ＳｉＯ２電流制限層８０７の少なくとも一部を包含し得る。
図９（ａ）および９（ｂ）に示されるように、分割支持領域９０２は、第１のファセット９０４において、随意に、第２のファセット９０５において形成され、第１のファセット９０４および第２のファセット９０５は、平坦化されたエリアであるので、処理することが容易である。第３のファセット９０６は、回避され得る。
図１０（ａ）および１０（ｂ）は、本発明の一実施形態による、分割支持領域９０２が素子１１０のバー９０１に沿って周期的な長さにおいて形成される様子を図示する。
（ステップ５．ウェットエッチングによって成長制限マスクを溶解させる）
方法は、ウェットエッチング液によって、成長制限マスク１０２の少なくとも一部、好ましくはほぼ全て、または、最も好ましくは全てを除去するステップをさらに含み得る。
成長制限マスク１０２は、ＨＦまたはＢＨＦ等の化学溶液を使用することによって除去される。このプロセスは、素子１１０がＧａＮ基板１０１から容易に除去されることを可能にする。さらに、このプロセスは、基板１０１からエピ層１０５、１０６、１０９を除去する前、より良好に行われるであろう。このプロセスは、素子１１０を処理する（ステップ３）前にも、より良好に行われるであろう。
（ステップ６．基板から素子のバーを除去する）
ここから、基板１０１から素子１１０のバー９０１を除去するための手順が、図１１（ａ）－１１（ｅ）を使用して解説される。
ステップ６．１は、図１１（ａ）に示されるように、ポリマー膜１１０１を素子１１０のバー９０１に取り付けることを含む。本実施形態において、ポリマー膜１１０１は、基膜１１０２と、接着剤１１０３と、バッキング膜１１０４とから成る。
ステップ６．２は、図１１（ｂ）に示されるように、プレート１１０６を使用して、圧力１１０５をポリマー膜１１０１および基板１０１に加えることを含む。圧力１１０５を加えることの目標は、素子１１０のバー９０１間にポリマー膜１１０１を置くことである。ポリマー膜１１０１は、素子１１０のバー９０１より軟質であるので、ポリマー層１１０１は、素子１１０のバー９０１を容易に包囲することができる。好ましくは、ポリマー膜１１０１は、それを軟化するために加熱され、それは、ポリマー膜１１０１が素子１１０のバー９０１を被覆することを容易にする。
ステップ６．３は、加えられた圧力１１０５を維持しながら、ポリマー膜１１０１および基板１０１の温度を低下させることを含む。しかしながら、温度の変化中、圧力１１０５を加えることは必要ではない。
ステップ６．４は、素子１１０のバー９０１を除去するために、ポリマー膜１１０１と基板１０１との間の熱係数の差異を利用することを含む。
図１１（ｃ）に示されるように、ポリマー膜１１０１は、温度が低下するにつれて収縮する。結果として、ポリマー膜１１０１の底部は、図１１（ｄ）に示されるように、素子１１０のバー９０１の上部より低い。
図１１（ｃ）に示されるように、ポリマー膜１１０１は、素子１１０のバー９０１の側面ファセットにおいて水平方向に圧力１１０５を加え、劈開点１１０７を露出させ、素子１１０のバー９０１を下向きに斜めに１１０８傾けることができる。側面ファセットから加えられるこの圧力１１０５は、素子１１０のバー９０１が基板１０１から効果的に除去されることを可能にする。低温中、ポリマー膜１１０１は、ポリマー膜１１０１の上部から素子１１０のバー９０１への加えられる圧力１１０５を維持する。
種々の方法が、温度を低下させるために使用され得る。例えば、基板１０１およびポリマー膜１１０１は、圧力１１０５を加えながら、同時に（例えば、７７°Ｋにおける）液体Ｎ２の中に入れられることができる。基板１０１およびポリマー膜１１０１の温度も、圧電トランスデューサを用いて制御されることができる。さらに、圧力１１０５をポリマー膜１１０１に加えるプレート１１０６は、ポリマー膜１１０１との接触の前および／またはその間に低温に冷やされることができる。これを行うことによって、ポリマー膜１１０１は、冷やされ、大きい熱膨張係数に起因して圧力１１０５を素子１１０のバー９０１に加えることができる。
温度を低下させるとき、基板１０１およびポリマー膜１１０１は、大気中水分によって湿潤され得る。この場合、温度低下は、乾燥空気雰囲気または乾燥Ｎ２雰囲気内で行われることができ、それは、基板１０１およびポリマー膜１１０１が湿潤することを回避する。
その後、温度は、例えば、室温まで上昇し、圧力１１０５は、図１１（ｄ）に示されるように、もはやポリマー膜１１０１に加えられなくなる。その時点で、素子１１０のバー９０１は、基板１０１から除去されることができ、ポリマー膜１１０１は、次いで、図１１（ｅ）に示されるように、基板１０１から分離される。ポリマー膜１１０１、特に、接着剤１１０３を有するポリマー膜１１０１を使用するとき、素子１１０のバー９０１は、容易かつ迅速な様式でポリマー膜１１０１を使用して除去されることができる。
（バーを除去する）
ポリマー膜１１０１と素子１１０の半導体材料との間の異なる熱膨張係数を利用して、バー９０１を除去することは、水平方向圧力を基板１０１全体に一様に加えることができる。したがって、素子１１０のバー９０１は、バー９０１を破損することなく、基板１０１から除去されることができる。これは、結果として生じる高い収率によって証明されている。
図１２（ａ）および１２（ｂ）は、バー９０１のＳＥＭ画像であり、ＳＥＭ画像は、図１２（ａ）において、基板１０１の表面、図１２（ｂ）において、バーの表面を示す。
素子１１０のバー９０１は、図１３（ａ）および１３（ｂ）に示されるように、長い辺および短い辺を伴う長方形である。圧力が、図１１（ｃ）に示されるように、垂直方向からバー９０１の長い辺に対して水平方向に、そのような形状を有する素子１１０のバー９０１に加えられる。これによって、効果的な衝撃が、劈開点に与えられることができ、それは、基板１０１から素子１１０のバー９０１を除去する。成長制限マスク１０２は、好ましくは、ポリマー膜を素子１１０のバー９０１に取り付ける前、ウェットエッチング等によって基板１０１から排除される。成長制限マスク１０２を排除することは、素子１１０のバー９０１の下の劈開点において圧力を加えるための空間を作製し、それは、図１１（ｃ）に示されるように、素子１１０のバー９０１を斜めに下向きに傾けることができる。
（ｍ面の表面の別個のエリアにおいて劈開する）
図１４（ａ）および１４（ｂ）は、ミスカット配向を伴わない無極性（１－１００）ＩＩＩ族窒化物基板１０１である基板１０１の表面の異なる倍率におけるＳＥＭ画像である。図１４（ａ）および１４（ｂ）に示されるように、劈開のためにｍ面ファセットを利用することは、バー９０１が除去された後、基板１０１のための非常に滑らかな表面をもたらす。この場合、バー９０１の結果として生じる表面が、レーザ発振のためのＶＣＳＥＬのファセットとして採用され得る。
（ステップ７：素子の別個のエリアにおいてｎ電極を製作する）
基板１０１からバー９０１を除去した後、バー９０１は、ポリマー膜１１０１に取り付けられたままであり、それは、図１５（ａ）に示されるように、膜１１０１上に上下逆の様式で位置付けられたバー９０１とともに示される。
図１５（ｂ）は、概略図およびＳＥＭ画像の両方としてバー９０１の裏側を示し、それは、分割支持領域９０２間に別個のエリア１５０１を有する。別個のエリア１５０１は、基板１０１または下層に直接接触するが、成長制限マスク１０２の上にない。劈開ブレード１５０２が、分割支持領域９０２において使用される。
次いで、図１５（ｃ）に示されるように、金属マスク１５０３が、素子１１０の裏側にｎ電極１５０４を配置するために使用されることができる。
基板１０１からバー９０１を除去した後、バー９０１の裏側のｎ電極１５０４を形成する場合、ｎ電極１５０４は、好ましくは、別個のエリア１５０１上に形成される。この別個のエリア１５０１は、ｎ電極１５０４が低い接触抵抗率を取得するための良好な表面条件で保たれる。本発明は、島状ＩＩＩ族窒化物半導体層１０９を除去するまで、このエリア１５０１を清浄に保つ。
ｎ電極１５０４は、ｐ電極８０８のために作製される同一の同じ表面であるバー９０１の上面上に配置されることもできる。
典型的に、ｎ電極１５０４は、以下の材料から成る：Ｔｉ、Ｈｆ、Ｃｒ、Ａｌ、Ｍｏ、Ｗ、Ａｕ。例えば、ｎ電極１５０４は、Ｔｉ－Ａｌ－Ｐｔ－Ａｕ（３０－１００－３０－５００ｎｍの厚さを伴う）から成り得るが、それらの材料に限定されない。これらの材料の堆積は、電子ビーム蒸着、スパッタ、熱蒸着等によって実施され得る。
（ステップ８．素子のバーをチップに切断する）
ｎ電極１５０４を配置した後、側方に配置される複数のバー９０１が、図１５（ｄ）に示されるように、複数の素子１１０に分割される。分割支持領域９０２は、図１５（ｂ）に示されるように、バー９０１を素子１１０に分割することに役立つ。劈開が使用されるが、切断方法または他の方法も、使用されることができる。
図１６（ａ）に示されるように、側方に配置される複数のバー９０１が、分割支持領域９０２において劈開されるとともに、別個の素子１１０に切断されることが、可能である。さらに、図１６（ｂ）に示されるように、側方および縦方向の両方に配置される複数のバー９０１が、分割支持領域９０２において劈開されることも、可能である。さらに、分割支持領域９０２は、バー９０１の両側１６０１または片側１６０２に配置され得る。
（ステップ９．ヒートシンクプレート上に素子を搭載する）
ステップ８の後、分割されたバー９０１は、依然として、ポリマー膜１１０１の上にある。一実施形態において、ポリマー膜１１０１は、図１５（ｅ）に示されるように、膜１１０１の接着強度を低減させ得る紫外線光にさらされる紫外線（ＵＶ）光感受性ダイシングテープである。これは、膜１１０１から素子１１０を除去することを容易にする。
このステップにおいて、ＡｌＮから成るヒートシンクプレート１５０５が、調製される。Ａｕ－Ｓｎはんだ１５０６が、ヒートシンクプレート１５０５上に配置され、ヒートシンクプレート１５０５は、はんだ１５０６の融解温度を超えて加熱され、ポリマー膜１１０１上の素子１１０は、Ａｕ－Ｓｎはんだ１５０６を使用してヒートシンクプレート１５０５に接合される。素子１１０は、２つの方法で、すなわち、（１）ｎ電極１５０４側を下にして、または（２）ｐ電極８０８側を下にして、ヒートシンクプレート１５０５上に搭載されることができる。図１５（ｅ）は、ｎ電極１５０４側を下にしたはんだ１５０６を使用して、ヒートシンクプレート１５０５に搭載された素子１１０を示す。ヒートシンクプレート１５０５内の溝１５０７が、素子１１０を分離し、溝１５０７は、下記により詳細に説明されるように、ヒートシンクプレート１５０５を分割するために使用される。
（ステップ１０．レーザのファセットをコーティングする）
素子処理の次のステップは、素子１１０のファセット９０４をコーティングすることを含む。レーザダイオード素子１１０が、レーザ発振している間、素子１１０の外側まで素子１１０のファセット９０４を貫通する素子１１０における光は、ファセット９０４における非放射性再結合中心によって吸収され、それによって、ファセット９０４温度は、連続的に上昇する。その結果として、温度上昇は、ファセット９０４の壊滅的な光学損傷（ＣＯＤ）につながり得る。
ファセット９０４コーティングは、非放射性再結合中心を低減させ得る。ＣＯＤを防止するために、ＡｌＮ、ＡｌＯＮ、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５等の誘電体層を使用して、ファセット９０４をコーティングすることが必要である。概して、コーティング膜は、上記の材料から成る多層構造である。層の構造および厚さは、所定の反射率によって決定される。
本発明において、素子１１０のバー９０１は、複数の素子１１０のための劈開されたファセット９０４を取得するために、ステップ８で分割されていることもある。結果として、ファセット９０４をコーティングする方法は、容易な様式で、同時に複数の素子１１０上で実施される必要がある。一実施形態において、素子１１０は、図１５（ｆ）に示されるように、例えば、ヒートシンクプレート１５０５の片側に向かって、ヒートシンクプレート１５０５上に水平にオフセットされた様式で搭載される。次いで、図１７に示されるように、素子１１０およびヒートシンクプレート１５０５は、スペーサプレート１７０１上に設置され、複数のスペーサプレート１７０１が、コーティングホルダ１７０２内に格納される。
常にスペーサプレート１７０１を使用することが必要であるわけではなく、ヒートシンクプレート１５０５が単独で使用され得ることに留意されたい。代替として、ヒートシンクプレート１５０５は、別のバーまたはプレート上に搭載され得、それは、次いで、スペーサプレート１７０１上に設置される。
こうすることによって、いくつかの素子１１０のファセット９０４が、同時にコーティングされることができる。一実施形態において、ファセット９０４コーティングは、少なくとも２回、すなわち、素子１１０の前ファセット９０４に１回、素子１１０の後ファセット９０４に１回、行われる。ヒートシンクプレート１５０５の長さは、ほぼレーザダイオード素子１１０の空洞の長さであるように寸法を決定され得、それは、ファセット９０４コーティングを２回実施することを迅速かつ容易にする。
スペーサプレート１７０１が、コーティングホルダ１７０２内に設定されると、素子１１０の両方のファセット９０４が、コーティングホルダ１７０２内にスペーサプレート１７０１を再び設定することなく、コーティングされることができる。一実施形態において、第１のコーティングが、レーザ光を放出する前ファセット９０４上に実施され、第２のコーティングが、レーザ光を反射する後ファセット９０４上に実施される。コーティングホルダ１７０２は、コーティング膜を堆積させる設備内の第２のコーティングの前に逆転される。これは、プロセスのリードタイムを実質的に短縮する。
（ステップ１１．コーティングバーを分割する）
図１８（ａ）に示されるように、ワイヤボンド１８０１および１８０２が、素子１１０に取り付けられ、次いで、ヒートシンクプレート１５０５が、例えば、素子１１０のうちの１つ以上のものの間の溝１５０７において分割される。図１８（ｂ）は、素子１１０、溝１５０７、およびボンド１８０１、１８０２の相対設置および位置を示す図１８（ａ）の上面図である。図１８（ｃ）は、素子１１０との別個のプローブ１８０３およびワイヤボンド１８０４の使用を示す。
図１９（ａ）および１９（ｂ）は、ヒートシンクプレート１５０５が別個の素子１１０に分割される方法をさらに示し、それは、ワイヤボンド１８０１、１８０２の取り付けの前または後に生じ得る。こうすることによって、コーティングプロセスが完了した後、素子１１０を分離することが容易である。
（ステップ１２．素子をスクリーニングする）
このステップは、欠陥のある素子と欠陥のない素子１１０とを区別する。最初に、出力電力、電圧、電流、抵抗率、ＦＦＰ（遠距離場パターン）、傾斜効率等の素子１１０の種々の特性が、所与の条件下でチェックされる。この時点で、素子１１０は、すでにヒートシンクプレート１５０５上に搭載されているので、これらの特性をチェックすることは容易である。
試験装置２００１が、図２０（ａ）および２０（ｂ）に示され、ｎ電極１５０４への電気的導通を有するｐ電極８０８およびはんだ１５０６は、プローブ２００２、２００３によって接触される。次いで、欠陥のない素子１１０が、老化試験（寿命試験）によって選択され、スクリーニングされることができる。
一実施形態において、老化試験が、乾燥空気または窒素大気内にシールされる素子１１０を用いて行われ得るように、試験装置２００１が、ボックスまたは他のコンテナを備えていることが好ましい。さらに、熱ステージ２００４が、スクリーニング試験中の素子１１０の温度（例えば、６０度、８０度等）を維持するために使用され得る。光検出器２００５が、光出力電力２００６を測定するために使用され得、それは、一定の出力電力を有する欠陥のない素子１１０を識別し、または、欠陥のある素子１１０を識別する。
特に、ＩＩＩ族窒化物レーザダイオード素子１１０の場合、レーザダイオード１１０が湿気を含む雰囲気内で発振されると劣化することが公知である。この劣化が、空気中の湿気およびシロキサンによって引き起こされるので、ＩＩＩ族窒化物レーザダイオード素子１１０は、老化試験中に乾燥空気内でシールされる必要がある。
その結果として、図２１に示されるように、ＩＩＩ族窒化物レーザダイオード素子２１００が、製造業者から発送されるとき、チップ２１０１自体（すなわち、素子１１０）は、ステム２１０２上に搭載され、ＴＯ－ｃａｎパッケージ２１０３を使用して、乾燥空気雰囲気内にシールされ、パッケージ２１０３は、発光のための窓２１０４を含む。
一般的に言えば、スクリーニングまたは老化試験は、欠陥のある素子１１０を排除するために出荷前に行われる。例えば、スクリーニング条件は、高温および高電力等のレーザダイオード素子１１０の仕様に従って行われる。
さらに、老化試験は、素子１１０がパッケージ２１００の上／中に搭載され、パッケージ２１００がスクリーニングの前に乾燥空気および／または乾燥窒素内にシールされた状態で、行われ得る。この事実は、レーザ素子の包装および搭載の柔軟性を制限的にする。
従来技術において、欠陥のある生産が起きた場合、欠陥のある製品は、ＴＯ－ＣＡＮパッケージ２１００全体で廃棄され、それは、生産のために大きな損失である。これは、レーザダイオード素子１１０の生産コストを削減することを困難にする。初期のステップにおいて欠陥のある素子１１０を検出する必要性が存在する。
本発明において、低い水平位置で複数の素子１１０が搭載され得るヒートシンクプレート１５０５を使用して、素子１１０のファセット９０４をコーティングし、次いで、コーティングプロセスの後、溝１５０７を使用して、ヒートシンクプレート１５０５と素子１１０とを分割することは、素子１１０が、ヒートシンクプレート１５０５のサブマウントを伴って、乾燥空気または窒素雰囲気内のスクリーニング試験においてチェックされることを可能にする。
スクリーニング試験を行うとき、素子１１０は、すでに２つの接点、すなわち、ｐ電極８０８およびヒートシンクプレート１５０５上のはんだ１５０６、または、フリップチップ接合の場合、ｎ電極１５０４およびヒートシンクプレート１５０５上のはんだ１５０６を有している。さらに、本発明は、素子１１０が素子１１０とヒートシンクプレート１５０５とのみから成るとき、スクリーニング試験を使用して、欠陥のある製品を選択することができる。したがって、欠陥のある製品を破棄する場合、本発明は、従来技術よりさらに損失を低減させることができ、それは、大きな価値がある。
高電力レーザダイオード素子１１０のスクリーニングの場合、ヒートシンクプレート１５０５が、電気的導通を伴わずに配置されるはんだ１５０６の２つの部分を有することが、好ましくあり得る。はんだ１５０６の１つの部分は、ワイヤ（図示せず）を用いてｐ電極８０８に接続され、はんだ１５０６の別の部分は、ワイヤ（図示せず）を用いてｎ電極１５０４に接続される。さらに、ｐ電極８０８およびｎ電極１５０４は、例えば、２つ以上のワイヤ１８０４によってはんだ１５０６に接続されるｐ電極８０８を示す図１８（ｃ）に示されるように、２つ以上のワイヤによってはんだ部分１５０６に接続されることが、好ましくあり得る。このように、電流を素子１１０に加えるためのプローブ１８０３は、ｐ電極８０８（またはｎ電極１５０４）に直接接触することを回避することができ、それは、高電力レーザダイオード素子１１０のスクリーニングの場合、重要である。具体的に、プローブ１８０３は、特に、高電流密度を加える場合、接触された部分を破損し得る。
（ステップ１３．素子をパッケージの上／中に搭載する）
図２２に示されるように、素子１１０（ヒートシンクプレート１５０５を含む）は、パッケージ２２０１の底部において素子１１０を接合するためのはんだまたは別の金属を使用して、パッケージ２２０１内に搭載され得る。パッケージ２２０１のピン２２０２が、ワイヤ２２０３によって素子１１０に接続される。こうすることによって、外部電力供給源からの電流が、素子１１０に加えられることができる。
これは、Ａｕ－Ａｕ、Ａｕ－Ｉｎ等の金属を使用するパッケージ２２０１とヒートシンクプレート１５０５との間の接合より好ましい。方法は、パッケージ２２０１の表面およびヒートシンクプレート１５０５の裏側において平坦性を要求する。しかしながら、はんだなしに、この構成は、高い熱伝導率および低温接合を達成し、それは、素子プロセスのための大きな利点である。
その後、蓋２２０４が、パッケージ２２０１を封入し得る。さらに、蛍光体２２０５が、パッケージ２２０１の外側および／または内側に設定されることができ、窓２２０６が、発光がパッケージ２２０１から出射することを可能にする。こうすることによって、パッケージ２２０１は、電球または自動車のヘッドライトとして使用されることができる。
本明細書に記載されるように、これらのプロセスは、レーザダイオード素子１１０を取得するための改良された方法を提供する。加えて、素子１１０が基板１０１から除去されると、基板１０１は、数回、再生利用されることができる。これは、環境に優しい生産および低コストのモジュールという目標を達成する。これらの素子１１０は、電球等の照明器具、データ記憶機器、Ｌｉ－Ｆｉ等の光学通信機器等として利用され得る。
１つのパッケージ２２０１内に複数の異なるタイプのレーザ素子１１０を伴って包装することは、困難である。しかしながら、方法は、包装することなく老化試験を実施することが可能であることに起因して、この問題を克服することができる。したがって、１つのパッケージ２２０１内に異なるタイプの素子１１０を搭載することは容易である。
（ＬＥＤ素子を製作する）
上記説明は、レーザダイオード素子１１０を製作することを参照するが、ＬＥＤ素子１１０も、ステップ３まで同じ方法を使用して製作され得る。具体的に、方法は、２つのタイプのＬＥＤを作製することができる：チップの片側に２つの電極、すなわち、ｐ電極およびｎ電極の両方を有する１型ＬＥＤ、または、チップの両側に電極を有する２型ＬＥＤ。
１型ＬＥＤの場合、ステップ３において、ｐ電極およびｎ電極は、素子の上面上に形成される。次いで、ステップ４からステップ９まで、方法は、同じである。ステップ１０－１１は、省略されるが、ステップ１２－１３は、実施され得る。
２型ＬＥＤの場合、ＩＴＯ電極がｐ－ＧａＮ接触層上に形成されることを除き、１型ＬＥＤとほぼ同じ方法が、使用される。
（用語の定義）
（ＩＩＩ族窒化物系基板）
ＩＩＩ族窒化物系基板１０１が、成長制限マスク１０２を通してＩＩＩ族窒化物半導体層１０５、１０６、１０９の成長を可能にする限り、｛１－１００｝面または他の面上で、バルクＧａＮおよびＡｌＮ結晶からスライスされる任意のＧａＮ基板１０１が、使用されることができる。
（ヘテロ基板）
さらに、本発明は、ヘテロ基板１０１を使用することができ、例えば、ＩＩＩ族窒化物半導体テンプレートがその上に堆積させられ、ヘテロ基板１０１は、サファイア、Ｓｉ、ＧａＡｓ、ＳｉＣ等の異種基板１０１であり、テンプレートは、ＧａＮまたは別のＩＩＩ族窒化物半導体である。テンプレートは、典型的に、約２～６μｍの厚さまで成長させられ、次いで、成長制限マスク１０２が、テンプレート上に配置される。
（成長制限マスク）
成長制限マスク１０２は、典型的に、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＭｇＦ、ＺｒＯ２等の誘電体層、またはＷ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓ、Ｐｔ等の耐熱金属または貴金属を備えている。成長制限マスク１０２は、上記材料から選択される積層構造であり得る。それは、上記の材料から選定される多重スタッキング層構造を使用することもできる。
一実施形態において、成長制限マスク１０２の厚さは、約０．０５～３μｍである。マスクの幅は、好ましくは、２０μｍより大きく、より好ましくは、幅は、４０μｍより大きい。
成長制限マスク１０２は、スパッタまたは電子ビーム蒸着またはＰＥＣＶＤ（プラズマ強化化学蒸着）、イオンビーム蒸着（ＩＢＤ）によって堆積させられ得るが、それらの方法に限定されない。
図１３（ａ）および１３（ｂ）に示されるような成長制限マスク１０２は、複数の縞状開放エリア１０３を備え、それらは、それぞれ、間隔ｐ１およびｐ２において、周期的に、
（１－１００）面に配向されたＩＩＩ族窒化物系半導体基板１０１の１１－２０方向と平行な第１の方向、およびＩＩＩ族窒化物系半導体基板１０１の０００１方向と平行な第２の方向に配置され、第２の方向に延びている。開放エリア１０３の長さａは、例えば、２００～３５，０００μｍであり、幅ｂは、例えば、２～１８０μｍであり、開放エリア１０２の間隔ｐ１は、例えば、２０～１８０μｍであり、間隔ｐ２は、例えば、２００～３５，０００μｍであり、マスク部分の幅は、６０μｍであり、１－１００方向における開放エリア１０３と開放エリア１０３との間の距離は、１００μｍである。
成長制限マスク１０２の別のバージョンが、図２３（ａ）および２３（ｂ）に示される。この成長制限マスク１０２も、それぞれ、素子１１０のバー９０１を形成するために使用される複数の縞状開放エリア１０３を備え、素子は、非成長領域によって側方に分離され、バー９０１は、分割支持領域９０２によって縦方向に分離される。
（ＩＩＩ族窒化物系半導体層）
ＥＬＯ ＩＩＩ族窒化物層１０５、ＩＩＩ族窒化物半導体素子層１０６、および島状ＩＩＩ族窒化物半導体層１１０は、典型的に、ＧａＮ層であるが、Ｉｎ、Ａｌ、および／またはＢ、およびＭｇ、Ｓｉ、Ｚｎ、Ｏ、Ｃ、Ｈ等の他の不純物を含むことができる。
ＩＩＩ族窒化物半導体素子層１０６は、概して、ｎ型層、ドープされていない層、およびｐ型層の中からの少なくとも１つの層を含む３つ以上の層を備えている。ＩＩＩ族窒化物半導体素子層１０６は、具体的に、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＩｎＮ層、ＩｎＧａＮ層等を備えている。
素子１１０が複数のＩＩＩ族窒化物半導体層１０５、１０６、１０９を有する場合、互いに隣接する島状ＩＩＩ族窒化物系半導体層１０９間の距離は、概して、３０μｍ以下、好ましくは、１０μｍ以下であるが、これらの数字に限定されない。
（エピタキシャル側方過成長）
成長制限マスク１０２の縞状開放エリア１０３から成長制限マスク１０２上で側方に成長するＥＬＯ ＩＩＩ族窒化物層１０５の結晶化度は、非常に高く、高品質半導体結晶から作製されるＩＩＩ族窒化物系半導体層１０５、１０６、１０９が、取得されることができる。
さらに、２つの利点が、ＥＬＯをＩＩＩ族窒化物基板１０１とともに使用して、取得され得る。１つの利点は、高品質ＩＩＩ族窒化物半導体層１０５、１０６、１０９が、サファイア基板１０１を使用することと比較して、非常に低い欠陥密度等を伴って取得され得ることである。別の利点は、エピ層１０５、１０６、１０９、および基板１０１の両方に類似または同一の材料を使用することによって、エピタキシャル層１０５、１０６、１０９内の歪みが低減させられ得ることである。類似または同一の熱膨張により、方法は、エピタキシャル成長中の基板１０１の屈曲の量も低減させ得る。効果は、上記のように、生産収率が、温度の一様性を改良するために高くあり得ることである。
他方において、サファイア（ｍ、ｃ面）ＬｉＡｌＯ、ＳｉＣ、Ｓｉ等のヘテロ基板１０１が、ＩＩＩ族窒化物テンプレート層とともに使用されることができる。ヘテロ基板１０１の利点は、サファイア、Ｓｉ等を用いると、低コストであることであり、それは、大量生産のために重要である。ヘテロ基板１０１は、劈開点におけるより弱い接合強度に起因して、除去することも容易である。
複数の島状ＩＩＩ族窒化物半導体層１０９が、成長させられ、これらの層が、互いに分離されているとき、すなわち、孤立して形成されているとき、引っ張り応力または圧縮応力が、島状ＩＩＩ族窒化物半導体層１０９に限定され、引っ張り応力または圧縮応力の効果は、他のＩＩＩ族窒化物半導体層に影響を及ぼさない。
成長制限マスク１０２とＥＬＯ ＩＩＩ族窒化物層１０５とが化学的に接合されないので、ＥＬＯ ＩＩＩ族窒化物層１０５内の応力は、成長制限マスク１０２とＥＬＯ ＩＩＩ族窒化物層１０５との間の界面において引き起こされるスライドによって緩和されることもできる。
また、非成長領域１０４である島状ＩＩＩ族窒化物半導体層１０９間の間隙の存在は、島状ＩＩＩ族窒化物半導体層１０９の行を有する基板１０１をもたらし、基板１０１は、可撓であり、したがって、外部力が加えられると容易に変形させられ、屈曲させられ得る。したがって、基板１０１内にわずかな反り、湾曲、または変形が発生する場合でさえ、それは、小さい外部力によって容易に補正され、亀裂の発生を回避することができる。結果として、真空チャックによる基板１０１の取り扱いが、可能であり、それは、半導体素子１１０の製造プロセスをより容易に実行されるようにする。
さらに、高品質半導体結晶から作製される島状ＩＩＩ族窒化物半導体層１０９は、基板１０１の湾曲を抑制することによって成長させられることができ、さらに、ＩＩＩ族窒化物半導体層１０５、１０６、１０９が、非常に厚いときでさえ、亀裂等の発生は、抑制されることができ、それによって、大きい面積の半導体素子１１０が、容易に実現されることができる。
（平坦な表面領域）
平坦な表面領域１０７は、バンド屈曲領域１０８間にある。さらに、平坦な表面領域１０７は、成長制限マスク１０２の上にある。
半導体素子１１０の製作は、平坦な表面領域１０７上で主に実施される。平坦な表面領域１０７の幅は、好ましくは、少なくとも５μｍであり、より好ましくは、１０μｍ以上である。平坦な表面領域１０７は、平坦な表面領域１０７内に各半導体層１０５、１０６、１０９の厚さの高い一様性を有する。
（非成長領域）
非成長領域１０４は、互いに隣接する島状ＩＩＩ族窒化物系半導体層１０９間の距離を画定し、概して、２０μｍ以上、好ましくは、５μｍ以上であるが、これらの値に限定されない。
（層屈曲領域）
図２４（ａ）および２４（ｂ）は、層屈曲領域１０８を図示する。無極性または半極性基板１０１が、使用される場合、隆起構造を形成するための主要なエリアである平坦な表面領域１０７内の第１のファセット２４０１、および、層屈曲領域１０８において、第２のファセット２４０２と可能な第３のファセット２４０３とが存在し得る。
活性層１０６ｂを含む層屈曲領域１０８が、ＬＥＤ素子１１０内に留まる場合、活性層１０６ｂからの放出された光の一部が、再吸収される。結果として、エッチングによって、層屈曲領域１０８内の活性層１０６ｂの少なくとも一部を除去することが好ましい。
活性層１０６ｂを含む層屈曲領域１０８が、レーザダイオード素子１１０内に留まる場合、レーザモードが、低い屈折率に起因して、層屈曲領域１０８による影響を受け得る（例えば、ＩｎＧａＮ層）。結果として、エッチングによって、層屈曲領域１０８内の活性層１０６ｂの少なくとも一部を除去することが好ましい。
２つのエッチングが、活性層１０６ｂを除去するために実施され得、第１のエッチングが、基板１０１からエピ層１０５、１０６、１０９を除去する前、第２のファセット２４０２の領域内の活性層１０６ｂを除去するために実施され、第２のエッチングが、基板１０１からエピ層１０５、１０６、１０９を除去した後、第３のファセット２４０３の領域内の活性層１０６ｂを除去するために実施される。
活性層１０６ｂによって形成される放出領域は、電流注入領域である。レーザダイオード素子１１０の場合、放出領域は、隆起構造である。ＬＥＤの場合、放出領域は、ｐ接触電極を形成するための領域である。
ＬＤおよびＬＥＤの両方に関して、放出領域の縁は、層屈曲領域１０８の縁から少なくとも１μｍ以上、より好ましくは、５μｍであるべきである。
別の視点から、開放エリア１０３を除く平坦な表面領域１０７のエピタキシャル層は、開放エリア１０３のエピタキシャル層より少ない欠陥密度を有する。したがって、隆起縞構造が、ウィング領域を含む平坦な表面領域１０７に形成されるべきであることが、より好ましい。
（素子）
素子１１０は、例えば、ショットキーダイオード、発光ダイオード、半導体レーザ、フォトダイオード、トランジスタ等を備え得るが、これらの素子に限定されない。本発明は、縁発光レーザおよび垂直キャビティ面発光レーザ（ＶＣＳＥＬ）等のマイクロＬＥＤおよびレーザダイオード、特に、劈開されたファセットを要求する半導体レーザのために特に有用である。
（ポリマー膜）
ポリマー膜１１０１は、ＩＩＩ族窒化物系基板１０１、またはヘテロ基板１０１とともに使用されるＧａＮテンプレートから島状ＩＩＩ族窒化物半導体層１０９を除去するために使用される。本発明において、市販されているＵＶ感受性ダイシングテープを含むダイシングテープが、ポリマー膜１１０１として使用されることができる。例えば、ポリマー膜１１０１の構造は、図２５（ａ）および２５（ｂ）に示されるように、それぞれ、三重層１１０２、１１０３、１１０４または二重層１１０３、１１０４を備え得るが、それらの例に限定されない。例えば、約８０μｍの厚さを有する基膜１１０２材料は、ポリ塩化ビニル（ＰＶＣ）から作製され得る。例えば、約３８μｍの厚さを有するバッキング膜１１０３材料は、ポリエチレンテレフタレート（Ｐ．Ｅ．Ｔ．）から作製され得る。例えば、約１５μｍの厚さを有する接着剤層１１０４は、アクリルＵＶ感受性接着剤から作製され得る。
ポリマー膜１１０１が、ＵＶ感受性ダイシングテープであり、ＵＶ光にさらされると、膜１１０１の粘着性は、著しく低減させられる。基板１０１から島状ＩＩＩ族窒化物半導体層１０９を除去した後、ポリマー膜１１０１は、ＵＶ光にさらされ、それは、それを除去しやすくする。
（ヒートシンクプレート）
ヒートシンクプレート１５０５は、好ましくは、ＡｌＮ、ＳｉＣ、Ｓｉ、Ｃｕ、ＣｕＷ、および同等物から作製され、はんだは、好ましくは、Ａｕ－Ｓｎ、Ｓｕ－Ａｇ－Ｃｕ、Ａｇペースト等である。
（異なる実施形態）
以下は、ＩＩＩ族窒化物素子１１０を製造するための異なる実施形態を説明する。
（第１の実施形態）
第１の実施形態において、使用される基板１０１は、ミスカット配向がないｍ面ＩＩＩ族窒化物基板１０１である。図７（ａ）および７（ｂ）（０°）に示されるように、ＥＬＯ ＩＩＩ族窒化物層１０５は、非常に滑らかな表面を伴って一様である。
ＥＬＯ層が、ＰＬ測定によって測定された。図３（ｂ）に示されるように、錐体ヒロック１１１は、開放エリア１０３内にほぼ完全に含まれていることが分かり得る。
その後、図４（ａ）および１２に示されるように、島状ＩＩＩ族窒化物半導体層１０９は、図１１（ａ）－１１（ｅ）に示される方法を使用して除去される。
除去後、図１２（ａ）および１２（ｂ）のＰＬおよびＤＩＣ画像が、ＥＬＯ ＩＩＩ族窒化物層１０５から作製された。図１２（ａ）および１２（ｂ）に示されるように、ＥＬＯ ＩＩＩ族窒化物層は、除去後、錐体ヒロック１１１を含み、その後面は、錐体ヒロック１１１による影響を受けなかった。こうすることによって、ＥＬＯ ＩＩＩ族窒化物層１０５および素子１１０は、錐体ヒロック１１１による影響を受けない。エピ層１０５に錐体ヒロック１１１を埋め込む能力は、エピ層１０５の滑らかな表面を取得するための重要な新しい方法を提供する。
次いで、島状ＩＩＩ族窒化物半導体層１０９は、素子１１０に分割される。図２６（ａ）および２６（ｂ）は、結果として生じるファセット９０４が原子的に滑らかである劈開後の島状ＩＩＩ族窒化物半導体層１０９のファセット９０４を示す。
島状半導体層１０９は、上で記載される方法、すなわち、ステップ１－１３によって処理されることができる。こうすることによって、レーザダイオード素子１１０が、取得されることができる。
（第２の実施形態）
第２の実施形態において、ＥＬＯ構造が、図２７（ａ）－２７（ｇ）に図示されるように、取得される。これらの構造は、ＬＥＤ素子１１０のために好適である。
図２７（ａ）に示されるような２型設計において、成長制限マスク１０２は、いくつかのサブマスク２７０１を有する。各サブマスク２７０１は、長さを有し、幅寸法は、３０μｍから３００μｍまで変動する。各サブマスク２７０１において、成長制限マスク１０２は、３μｍ～７μｍの幅を伴い、７μｍ～３μｍの間隔において開放エリア１０３を有する。全てのサブマスク２７０１において成長させられるＥＬＯ ＩＩＩ族窒化物層１０５は、合体させられ、隣接するサブマスク２７０１間での合体を停止するように配慮される。
図２７（ｂ）に示されるような３型設計において、成長制限マスク１０２は、７μｍ～３μｍの間隔において、３μｍ～７μｍの幅の開放エリア１０３を有し、それらは、成長制限マスク１０２全体の全体を通してパターン化され、成長制限マスク１０２の縞は、半極性および無極性ＩＩＩ族窒化物系基板１０１に関して、＜１１－２０＞軸と垂直であり、Ｃ面ＩＩＩ族窒化物系基板１０１に関して、無極性方向に沿っている。
成長制限マスク１０２における開放エリア１０３から成長させられるＥＬＯ ＩＩＩ族窒化物層１０５は、図２７（ｂ）に示されるように、表面全体を被覆する成長制限マスク１０２の上で合体させられる。ＥＬＯ ＩＩＩ族窒化物層１０５は、次いで、図２７（ｃ）に示されるように、領域２７０３内のエッチングを介して、サブマスク２７０１パッチ２７０２に分割される。サブマスク２７０１パッチ２７０２は、図２７（ｄ）において、拡大されている。
基板１０１と、成長制限マスク１０２と、開放エリア１０３と、島状ＩＩＩ族窒化物半導体層１０９とを含む結果として生じる構造の断面側面図が、図２７（ｅ）に示される。図２７（ｆ）に示されるように、隆起プロセスが、クラッディング層８０６と、電流制限層８０７と、ｐ電極８０８とを含み得るＬＤ素子１１０を形成するために実施され得る。別様に図２７（ｇ）に示されるように、隆起プロセスは、ＬＥＤ素子１１０を形成するために必要ではなく、クラッディング層８０６およびｐ電極８０８が、堆積させられる。
この場合、図２８に示されるように、滑らかな表面が、取得されることができる。本発明はまた、錐体ヒロック１１１も埋め込む。
（第３の実施形態）
第３の実施形態は、ＥＬＯ ＩＩＩ族窒化物層１０５を除去しないことを除き、第１の実施形態とほぼ同一である。
本実施形態プロセスは、上で説明されるようなステップ１からステップ５に関して同じである。ステップ５の後、ＥＬＯ ＩＩＩ族窒化物層１０５と反対側の基板１０１の裏側は、基板１０１厚さが１２０μｍ未満になるまで研磨される。次いで、ｎ電極１５０４が、基板１０１の裏側に配置され、基板１０１の裏側は、それをバー９０１に分割するようにレーザによって彫られる。基板１０１は、従来の切断方法によってバー９０１に分割され、バー９０１は、ステップ１０に示されるようにコーティングされ、次いで、バー９０１は、素子１１０に切断される。次に、素子１１０は、ヒートシンク１５０５上に搭載される。最後、素子１１０は、図２１に図示されるように、ステム２１０２上に搭載される。
この場合、錐体ヒロック１１１も、ＥＬＯ ＩＩＩ族窒化物層１０５に埋め込まれることができる。
（プロセスステップ）
図２９は、ＩＩＩ族窒化物半導体素子１１０を製作する方法を図示するフローチャートであり、島状ＩＩＩ族窒化物半導体層１０９が、成長制限マスク１０２およびエピタキシャル側方過成長を使用して、基板１０１上に成長させられ、エピタキシャル側方過成長が、島状ＩＩＩ族窒化物半導体層１０９が合体する前に停止させられる。
ブロック２９０１は、ベース基板１０１を提供するステップを表す。一実施形態において、ベース基板１０１は、ＧａＮ系基板１０１等のＩＩＩ族窒化物系基板１０１、または異種またはヘテロ基板２０１である。
ブロック２９０２は、基板１０１上に中間またはテンプレート層を堆積させる随意のステップを表す。一実施形態において、テンプレート層は、ＧａＮ系層等のＩＩＩ族窒化物系層である。
ブロック２９０３は、基板１０１の上または上方に（すなわち、基板１０１自体の上またはテンプレート層の上に）成長制限マスク１０２を形成するステップを表す。成長制限マスク１０２は、複数の縞状開放エリア１０３を含むようにパターン化される。
ブロック２９０４は、エピタキシャル側方過成長を使用して、成長制限マスク１０２の上または上方に１つ以上のＩＩＩ族窒化物系層１０５を成長させるステップを表し、ＩＩＩ族窒化物層１０５のエピタキシャル側方過成長は、成長制限マスク１０２の開放エリア１０３と平行な方向に延び、エピタキシャル側方過成長は、ＩＩＩ族窒化物層１０５が成長制限マスク１０２上で合体する前に停止させられる。一実施形態において、ＥＬＯ ＩＩＩ族窒化物層１０５は、ＥＬＯ ＧａＮ系層１０５である。
ブロック２９０５は、ＥＬＯ ＩＩＩ族窒化物層１０５上で１つ以上の追加のＩＩＩ族窒化物半導体素子層１０６を成長させるステップを表す。これらの追加のＩＩＩ族窒化物半導体素子層１０６は、ＥＬＯ ＩＩＩ族窒化物層１０５とともに、バー９０１として成形され得る島状ＩＩＩ族窒化物半導体層１０９のうちの１つ以上のものを形成する。
ブロック２９０６は、従来の方法によって、平坦な表面領域１０７上で島状ＩＩＩ族窒化物半導体層１０９から素子１１０を製作するステップを表し、隆起構造、ｐ電極、ｐパッド等が、所定の位置において島状ＩＩＩ族窒化物半導体層１０９上に配置され、素子１１０は、レーザダイオード素子１１０または発光ダイオード素子１１０を備え得る。このステップは、素子１１０の側面ファセットにおける劈開のために支持構造を形成することも含み得る。
ブロック２９０７は、ポリマー／接着膜１１０１を素子１１０のバー９０１に適用し、１つ以上の側面から圧力を膜１１０１に加え、膜１１０１の温度を変化させ、および／または、圧力が加えられ、および／または、温度が変化させられた後、基板１０１から素子１１０とともに膜１１０１を剥離するステップを表し、島状ＩＩＩ族窒化物半導体層１０９の少なくとも一部は、剥離後、基板１０１とともに留まり得る。このステップは、ウェットエッチングによって成長制限マスク１０２を溶解させることも含み得る。
ブロック２９０８は、バー９０１を１つ以上の素子１１０またはチップに劈開するステップを表す。
ブロック２９０９は、ヒートシンクプレート１５０５上に素子１１０を搭載し、スペーサプレート１７０１上にヒートシンクプレート１５０５を搭載し、コーティングホルダ１７０２の中にスペーサプレートを格納し、次いで、コーティングホルダ１７０２を使用し、レーザ素子１１０のファセット９０４をコーティングするステップを表す。このステップは、スペーサプレート１７０１を個々の素子１１０に分割することも含み得る。
ブロック２９１０は、素子１１０をスクリーニングし、次いで、パッケージの上／中に素子１１０を搭載するステップを表す。
方法の結果として生じる製品は、本明細書に説明および図示されるように、方法に従って製作される１つ以上のＩＩＩ族窒化物系半導体素子１１０、および素子１１０から除去され、再生利用および再利用のために利用可能である基板１０１を備えている。
（専門用語）
本明細書で使用されるような用語「ＩＩＩ族窒化物」または「ＩＩＩ族窒化物」または「窒化物」は、０≦ｗ≦１、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、かつ、ｗ＋ｘ＋ｙ＋ｚ＝１である式ＢｗＡｌｘＧａｙＩｎｚＮを有する（Ｂ，Ａｌ，Ｇａ，Ｉｎ）Ｎ半導体に関連する任意の組成物または材料を指す。本明細書で使用されるようなこれらの用語は、単一種、すなわち、Ｂ、Ａｌ、Ｇａ、およびＩｎの個別の窒化物、およびそのようなＩＩＩ族金属種の２元、３元、および４元組成物を含むと広義に解釈されることを意図している。故に、これらの用語は、限定ではないが、ＡｌＮ、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、およびＡｌＧａＩｎＮの化合物を含む。（Ｂ，Ａｌ，Ｇａ，Ｉｎ）Ｎ成分種のうちの２つ以上のものが存在するとき、（組成物に存在する（Ｂ，Ａｌ，Ｇａ，Ｉｎ）Ｎ成分種の各々の存在する相対モル分率に対する）化学量論的割合および非化学量論的割合を含む全ての可能な組成物が、本発明の広い範囲内で採用されることができる。さらに、本発明の範囲内の組成物および材料は、ドーパントおよび／または他の不純物材料および／または他の包含材料の数量をさらに含み得る。
本発明は、ＩＩＩ族窒化物の特定の結晶配向、方向、終端、および極性の選択も対象とする。ミラー指数を使用して、結晶配向、方向、終端、および極性を識別するとき、中括弧｛｝の使用は、丸括弧（）の使用によって表される対称同等面の組を表す。角括弧［］の使用が、方向を表す一方、角括弧＜＞の使用は、対称同等方向の組を表す。
多くのＩＩＩ族窒化物素子が、極性配向、すなわち、結晶のｃ面｛０００１｝に沿って成長させられるが、それは、強い圧電および自発分極の存在に起因して、望ましくない量子閉じ込めシュタルク効果（ＱＣＳＥ）をもたらす。ＩＩＩ族窒化物素子において分極効果を減少させることへの１つのアプローチは、結晶の無極性または半極性配向に沿って素子を成長させることである。
用語「無極性」は、集合的にａ面として公知である｛１１－２０｝面と、集合的にｍ面として公知である｛１０－１０｝面とを含む。そのような面は、面あたり等しい数のＩＩＩ族および窒素原子を含み、電荷中性である。後続の無極性層が、互いに同等であるので、バルク結晶は、成長方向に沿って分極されないであろう。
用語「半極性」は、ｃ面、ａ面、またはｍ面として分類されることができない任意の面を指すために使用されることができる。結晶学的用語において、半極性面は、少なくとも２つのゼロではないｈ、ｉ、またはｋミラー指数と、ゼロではないｌミラー指数とを有する任意の面を指すであろう。後続の半極性層が、互いに同等であるので、結晶は、成長方向に沿って低減した分極を有するであろう。
（結論）
ここで、本発明の好ましい実施形態の説明を結論付ける。本発明の１つ以上の実施形態の前述の説明は、例証および説明の目的のために提示されている。包括的であること、または本発明を開示される精密な形態に限定することは、意図されていない。多くの修正および変形例が、上記の教示に照らして可能である。本発明の範囲は、本発明を実施するための形態によってではなく、むしろ、本明細書に添付される請求項によって限定されることが意図される。

Claims (15)

  1. 方法であって、前記方法は、複数のＩＩＩ族窒化物半導体層から成る素子を製作することを含み、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記縞状開放エリア内に形成され、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも一部は、前記成長制限マスクおよびエピタキシャル側方過成長を使用して、前記基板の上または上方に形成され、前記エピタキシャル側方過成長は、前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも一部が合体する前に停止させられる、方法。
  2. 前記少なくとも１つの錐体ヒロックは、前記エピタキシャル側方過成長中に形成され、前記少なくとも１つの錐体ヒロックは、前記エピタキシャル側方過成長に埋め込まれる、請求項１に記載の方法。
  3. 前記成長制限マスクは、横方向への前記少なくとも１つの錐体ヒロックの拡張を限定する、請求項１に記載の方法。
  4. 方法であって、前記方法は、複数のＩＩＩ族窒化物半導体層から成る素子を製作することを含み、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記縞状開放エリア内に形成され、前記基板は、ＩＩＩ族窒化物基板である、方法。
  5. 前記基板は、ヘテロ基板であり、ＩＩＩ族窒化物テンプレートが、前記複数のＩＩＩ族窒化物半導体層が成長させられる前に前記ヘテロ基板の上または上方に堆積させられる、請求項１に記載の方法。
  6. 方法であって、前記方法は、複数のＩＩＩ族窒化物半導体層から成る素子を製作することを含み、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記縞状開放エリア内に形成され、前記複数のＩＩＩ族窒化物半導体層は、島状ＩＩＩ族窒化物半導体層を含み、前記島状ＩＩＩ族窒化物半導体層は、隣接する島状ＩＩＩ族窒化物半導体層と合体しない、方法。
  7. 方法であって、前記方法は、複数のＩＩＩ族窒化物半導体層から成る素子を製作することを含み、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記縞状開放エリア内に形成され、前記複数のＩＩＩ族窒化物半導体層は、前記基板から剥離される、方法。
  8. 前記複数のＩＩＩ族窒化物半導体層は、
    膜を前記ＩＩＩ族窒化物半導体層に適用することと、
    前記膜に圧力を加えることと、
    前記膜および前記基板の温度を変化させることと、
    前記圧力が加えられ、前記温度が変化させられた後、前記基板から前記ＩＩＩ族窒化物半導体層を伴う前記膜を剥離することと
    によって、前記基板から剥離される、請求項７に記載の方法。
  9. 素子であって、前記素子は、複数のＩＩＩ族窒化物半導体層から成る光電子素子を備え、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記開放エリア内に形成され、
    前記ＩＩＩ族窒化物半導体層のうちの少なくとも一部は、前記成長制限マスクおよびエピタキシャル側方過成長を使用して、前記基板の上または上方に形成され、前記エピタキシャル側方過成長は、前記ＩＩＩ族窒化物半導体層が合体する前に停止させられる、素子。
  10. 前記少なくとも１つの錐体ヒロックは、前記エピタキシャル側方過成長中に形成され、前記少なくとも１つの錐体ヒロックは、前記エピタキシャル側方過成長に埋め込まれる、請求項９に記載の素子。
  11. 前記成長制限マスクは、横方向への前記少なくとも１つの錐体ヒロックの拡張を限定する、請求項９に記載の素子。
  12. 素子であって、前記素子は、複数のＩＩＩ族窒化物半導体層から成る光電子素子を備え、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記開放エリア内に形成され、前記基板は、ＩＩＩ族窒化物基板である、素子。
  13. 前記基板は、ヘテロ基板であり、ＩＩＩ族窒化物テンプレートが、前記複数のＩＩＩ族窒化物半導体層が成長させられる前に前記ヘテロ基板の上または上方に堆積させられる、請求項９に記載の素子。
  14. 素子であって、前記素子は、複数のＩＩＩ族窒化物半導体層から成る光電子素子を備え、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記開放エリア内に形成され、前記複数のＩＩＩ族窒化物半導体層は、前記島状ＩＩＩ族窒化物半導体層を含み、前記島状ＩＩＩ族窒化物半導体層は、隣接する島状ＩＩＩ族窒化物半導体層と合体しない、素子。
  15. 素子であって、前記素子は、複数のＩＩＩ族窒化物半導体層から成る光電子素子を備え、
    前記複数のＩＩＩ族窒化物半導体層のうちの少なくとも１つは、初めに、基板の上または上方に成長制限マスク内の縞状開放エリアから成長させられ、次いで、前記成長制限マスクの上に側方に成長させられ、
    前記成長制限マスク内の前記縞状開放エリアの長さは、前記成長制限マスク内の前記縞状開放エリアの幅よりも大きく、
    前記複数のＩＩＩ族窒化物半導体層は、その中に埋め込まれた少なくとも１つの錐体ヒロックを含み、
    前記少なくとも１つの錐体ヒロックは、前記基板の上または上方に前記複数のＩＩＩ族窒化物半導体層のうちの前記少なくとも１つを成長させるとき、前記成長制限マスクの前記開放エリア内に形成され、前記複数のＩＩＩ族窒化物半導体層は、前記基板から剥離される、素子。
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