CN113287205A - 通过外延横向过生长获得平滑表面的方法 - Google Patents

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CN113287205A
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China
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substrate
group iii
nitride semiconductor
layer
growth
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神川刚
S.甘德罗图拉
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Original Assignee
University of California
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Abstract

一种用于以外延横向过生长获得epi层的平滑表面的方法。该方法不使用错切的取向，也不抑制椎体形小丘的出现，而是将椎体形小丘嵌入epi层中。生长限制掩模用于限制椎体形小丘在横向方向上的扩展。由于椎体形小丘的消失，epi层的表面变得极为平滑。

Description

通过外延横向过生长获得平滑表面的方法
相关申请的交叉引用
根据35U.S.C第119(e)节，本申请要求以下共同待决且共同转让的申请的权益：
由Takeshi Kamikawa和Srinivas Gandrothula于2018年10月31日提交的美国临时申请序列号62/753,225，题为“获得具有表面横向过度增长的平滑表面的方法(METHODOF OBTAINING A SMOOTH SURFACE WITH EPITAXIAL LATERAL OVERGROWTH)”，代理案号为G&C 30794.0693USP1(UC 2019-166-1)；
该申请通过引用并入本文。
本申请与以下共同待决且共同转让的申请有关：
由Takeshi Kamikawa、Srinivas Gandrothula、Hongjian Li和Daniel A.Cohen于2018年5月7日提交的PCT国际专利申请号PCT/US18/31393，题为“移除基板的方法(METHODOF REMOVING A SUBSTRATE)”，代理卷号为30794.0653WOU1(UC 2017-621-2)，该申请根据35U.S.C第119(e)节要求由Takeshi Kamikawa、Srinivas Gandrothula、Hongjian Li和Daniel A.Cohen于2017年5月5日提交的共同待决和共同转让的美国临时专利申请号62/502,205的权益，其题为“移除基板的方法(METHOD OF REMOVING ASUBSTRATE)”，代理案号为30794.0653USP1(UC 2017-621-1)；
由Takeshi Kamikawa、Srinivas Gandrothula和Hongjian Li于2018年9月17日提交的PCT国际专利申请号PCT/US18/51375，题为“用剪切技术移除基板的方法(METHOD OFREMOVING A SUBSTRATE WITH A CLEAVING TECHNIQUE)”，代理案号为30794.0659WOU1(UC2018-086-2)，该申请根据35 U.S.C第119(e)节要求由Takeshi Kamikawa、SrinivasGandrothula和Hongjian Li于2017年9月15日提交的共同待决且共同转让的美国临时专利申请号62/559,378号的权益，其题为“用剪切技术移除基板的方法(METHOD OF REMOVING ASUBSTRATE WITH A CLEAVING TECHNIQUE)”，代理案号为30794.0659USP1(UC 2018-086-1)；
由Takeshi Kamikawa、Srinivas Gandrothula和Hongjian Li于2019年4月1日提交的PCT国际专利申请号PCT/US19/25187，题为“使用外延横向过生长制造非极性和半极性器件的方法(METHOD OF FABRICATING NONPOLAR AND SEMIPOLAR DEVICES USINGEPITAXIAL LATERAL OVERGROWTH)”，代理案号为30794.0680WOU1(UC 2018-427-2)，该申请根据35U.S.C第119(e)节要求由Takeshi Kamikawa、Srinivas Gandrothula和Hongjian Li于2018年3月30日提交的共同待决且共同转让的美国临时专利申请序列号62/650,487的权益，其题为“使用外延横向过生长制造非极性和半极性器件的方法(METHOD OFFABRICATING NONPOLAR AND SEMIPOLAR DEVICES USING EPITAXIAL LATERALOVERGROWTH)”，代理案号为G&C 30794.0680USP1(UC 2018-427-1)；
由Takeshi Kamikawa和Srinivas Gandrothula于2019年5月17日提交的PCT国际专利申请号PCT/US19/32936，题为“用于划分一个或多个器件的条的方法(METHOD FORDIVIDING A BAR OF ONE OR MORE DEVICES)”，代理案号为30794.0681WOU1(UC 2018-605-2)，该申请根据35U.S.C第119(e)节要求由Takeshi Kamikawa和Srinivas Gandrothula于2018年5月17日提交的共同待决且共同转让的美国临时申请序列号62/672,913的权益，其题为“用于划分一个或多个器件的条的方法(METHOD FOR DIVIDING A BAR OF ONE ORMORE DEVICES)”，代理案号为G&C 30794.0682USP1(UC 2018-605-1)；以及
由Srinivas Gandrothula和Takeshi Kamikawa于2019年5月30日提交的PCT国际专利申请号PCT/US19/34686，题为“从半导电基板上移除半导电层的方法(METHOD OFREMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE)”，代理案号为30794.0682WOU1(UC2018-614-2)，该申请根据35U.S.C第119(e)节要求由SrinivasGandrothula和Takeshi Kamikawa于2018年5月30日提交的共同待决且共同转让的美国临时申请序列号62/677,833的权益，其题为“从半导电基板上移除半导电层的方法(METHODOF REMOVING SEMICONDUCTING LAYERS FROM A SEMICONDUCTING SUBSTRATE)”，代理案号为G&C 30794.0682USP1(UC 2018-614-1)；
所有这些申请都通过引用并入本文。
发明背景
1.技术领域
本发明涉及通过外延横向过生长(ELO)获得epi层的平滑表面的方法。
2.现有技术的描述
一些器件制造商已经使用非极性和半极性氮化镓(GaN)基板来生产用于照明的激光二极管(LD)和发光二极管(LED)、光学存储等。非极性和半极性GaN基板用于避免大的热电场和压电场，这可以使得发射效率的显著改进。然而，III族氮化物沿着非极性和半极性方向的外延生长比沿着极性c平面方向的生长更困难。
根据美国专利申请公开号2017/0092810A1，在外延生长后，在非极性m平面III族氮化物膜的表面上观察到许多椎体形小丘。当在表面上制造LD或LED结构时这是一个问题，因为该表面粗糙度可能导致光学增益的不均匀和器件工艺中的波动。这也可能降低器件工艺的良率。此外，LD的可靠性受小丘和大表面粗糙度影响。参见，例如，Applied PhysicsLetters(应用物理快报)91，191906(2007)。
已知的是，椎体形小丘使GaN基板的表面的粗糙度劣化。为了防止椎体形小丘出现在epi层表面上，已经使用了控制超过1度的GaN基板的错切取向并使用氮气载体气体使epi层生长的方法。
然而，用于获得平滑表面的生长条件非常狭窄并且具有严格的限制。一个问题是表面形态会受到偏角取向影响，并且已知的是，GaN晶片具有错切取向的大平面内分布。这导致epi层的表面形态在基板的不同部分改变，这降低了批量生产期间的良率。参见，例如Physica Status Solidi(a),Volume 214(第214卷),Issue 8(第8期),1600829(2017)。
此外，观察到在反向偏置条件下对漏电流的小丘分面依赖性，其中漏电流分布是由载流子和氧气浓度引起。当制造诸如LD、LED的器件以及诸如肖特基势垒二极管(SBD)或金属氧化物半导体场效应晶体管(MOSFET)的功率器件时，漏电流分布是一个问题。
发明内容
为了克服上述现有技术中的限制，并克服在阅读和理解本说明书后将变得显而易见的其他限制，本发明公开了通过外延横向过生长获得epi层的平滑表面的方法，其中该方法不使用错切的取向，也不抑制椎体形小丘的出现，而是代替地将椎体形小丘嵌入在epi层中。生长限制掩模用于限制椎体形小丘在横向方向上的扩展。由于椎体形小丘的消失，最终的epi层的表面极度平滑。
附图说明
现在参考附图，其中相同的附图标记从始至终表示对应的部分：
图1是图示根据本发明的一个实施例的制造的器件结构的截面示意图。
图2包括根据本发明的一个实施例的图案化样品和非图案化样品的光致发光(PL)图像和微分干涉对比(DIC)显微术测量图像二者。
图3(a)和图3(b)是示出根据本发明的一个实施例的椎体形小丘被限制在开口区域内的图像。
图4(a)示出了根据本发明的一个实施例的epi层表面的第1行和第3行的扫描电子显微镜(SEM)图像以及第2行和第4行的PL图像，其中每列表示基板的不同错切取向角，即非极性(10-10)基板的0°、-0.45°、-0.61°和-1.0°错切以及半极性(20-2-1)基板的-15°错切。
图4(b)是根据本发明的一个实施例的1°错切取向角的图像。
图5(a)、图5(b)、图5(c)、图5(d)和图5(e)是图示根据本发明的一个实施例的在初始生长期间的埋入的椎体形小丘的示意图。
图6(a)和图6(b)分别是根据本发明的一个实施例，在从(10-10)基板移除后的epi层背面的PL和DIC图像。
图7(a)是根据本发明的一个实施例的沿m平面取向的岛状III族氮化物半导体层的SEM图像。
图7(b)示出了根据本发明的一个实施例的沿(1-100)m平面标记有0°、-0.45°、-0.6°、-1.0°不同错切取向的岛状III族氮化物半导体层的四张图像。
图8是根据本发明的一个实施例的III族氮化物半导体激光二极管器件沿垂直于光学谐振器的方向的截面侧视图。
图9(a)和图9(b)是根据本发明的一个实施例的器件的条的示意图。
图10(a)和图10(b)是图示根据本发明的一个实施例的如何沿着器件的条以周期性长度形成划分支撑区域的示意图。
图11(a)、图11(b)、图11(c)、图11(d)和图11(e)是图示根据本发明的一个实施例的如何使用聚合物膜来从基板移除器件的条的示意图。
图12(a)和图12(b)是示出根据本发明的一个实施例的基板的表面和器件的条的表面的SEM图像。
图13(a)和图13(b)是图示根据本发明的一个实施例的如何使用生长限制掩模以在基板上制造器件的条的示意图。
图14(a)和图14(b)是根据本发明的一个实施例的基板的表面的不同放大率下的SEM图像。
图15(a)、图15(b)、图15(c)、图15(d)、图15(e)和图15(f)是图示根据本发明的一个实施例的如何划分器件的条的示意图。
图16(a)和图16(b)是图示根据本发明的一个实施例的如何使用生长限制掩模以在基板上制造器件的条的示意图。
图17是图示根据本发明的一个实施例的如何将分面涂覆在器件上的示意图。
图18(a)、图18(b)和图18(c)是图示根据本发明的一个实施例的引线键合和探针如何附接到器件的示意图。
图19(a)和图19(b)是图示根据本发明的一个实施例的如何将散热板划分为分离的器件的示意图。
图20(a)和图20(b)是图示根据本发明的一个实施例的器件的测试设备的示意图。
图21是图示根据本发明的一个实施例的如何封装器件的示意图。
图22是图示根据本发明的一个实施例的如何封装器件的示意图。
图23(a)和图23(b)是图示根据本发明的一个实施例的如何使用生长限制掩模以在基板上制造器件的条的示意图。
图24(a)和图24(b)是图示根据本发明的一个实施例的器件的层弯曲区域的示意图。
图25(a)和图25(b)是图示根据本发明的一个实施例的用于从基板上移除器件的条的聚合物膜的示意图。
图26(a)和图26(b)是示出根据本发明的一个实施例的在剪切之后的岛状III族氮化物半导体层的分面的图像。
图27(a)、图27(b)、图27(c)、图27(d)和图27(e)是图示根据本发明的一个实施例的如何获得ELO结构的示意图。
图28是示出根据本发明的一个实施例的嵌入椎体形小丘的ELO结构的平滑表面的图像。
图29是图示根据本发明的一个实施例的制造III族氮化物半导体器件的方法的流程图。
具体实施方式
在优选实施例的以下描述中，参考了可以实践本发明的特定实施例。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以做出结构上的改变。
概述
本发明描述了一种使用外延横向过生长来获得一个或多个III族氮化物层(诸如GaN层)的平滑表面的方法。在一个示例中，该方法用于制造发光二极管、激光二极管、肖特基势垒二极管或金属氧化物半导体场效应晶体管。
该方法不受表面形态上的错切取向影响。此外，该方法不抑制椎体形小丘的发生，而是通过防止椎体形小丘的扩展而将椎体形小丘嵌入epi层中，其中使用生长限制掩模以便防止椎体形小丘在横向方向上的扩展。可以相信，椎体形小丘逐渐嵌入epi层中。因此，由于椎体形小丘的消失，epi层的表面非常平滑。
图1是图示根据本发明的一个实施例制造的器件结构的截面图。
在该示例中，提供基于III族氮化物的基板101，诸如大块GaN基板101，并且在基板101上或上方形成生长限制掩模102。在生长限制掩模102中限定条纹状的开口区域103。
当使从生长限制掩模102中的相邻开口区域103生长的ELO III族氮化物层105不聚结在生长限制掩模102的顶上时，得到无生长区域104。优选地，优化生长条件，使得ELOIII族氮化物层105在其侧翼区域上的横向宽度为20μm。
附加的III族氮化物半导体器件层106沉积在ELO III族氮化物层105上或上方，并且可以包括有源区106a、电子阻挡层(EBL)106b和包覆层106c以及其他层。
ELO III族氮化物层105的厚度是重要的，因为它决定了一个或多个平坦表面区域107以及层弯曲区域108的宽度，该层弯曲区域108位于其与无生长区域104相邻的边缘处。平坦表面区域107的宽度优选为至少5μm，并且更优选为10μm或更高，并且最优选为20μm或更多。
将ELO III族氮化物层105和附加的III族氮化物半导体器件层106称为岛状III族氮化物半导体层109，其中，无生长区域104将相邻岛状III族氮化物半导体层109分开。彼此相邻的岛状III族氮化物半导体层109之间的距离是无生长区域104的宽度，其通常为20μm或更小，优选为5μm或更小，但不限于这些值。
每个岛状III族氮化物半导体层109可以被处理成分离的器件110。在平坦表面区域107和/或开口区域103上处理器件110，该器件110可以是发光二极管、激光二极管、肖特基势垒二极管或金属氧化物半导体场效应晶体管。此外，器件110的形状通常包括条。
在该实施例中，不抑制椎体形小丘111的发生，而是将椎体形小丘111逐渐地嵌入ELO III族氮化物层105中，这防止椎体形小丘111扩展。生长限制掩模102还限制了椎体形小丘111在横向方向上的扩展。因此，ELO III族氮化物层105的表面由于椎体形小丘111的消失而极度平滑。
椎体形小丘
图2-图4图示了为什么在epi层105、106或109的表面上不出现椎体形小丘111的原因。
图2包括GaN层的图案化和非图案化样品的光致发光(PL)图像和微分干涉对比(DIC)显微术测量图像，其中样品被共同装载到金属有机化学气相沉积(MOCVD)室中并且同时生长。PL和DIC图像示出样品上的相同的位置。
PL图像示出GaN层的黄色发光强度差。GaN层由于其中诸如Si、O等的n型掺杂物的浓度而发射宽的发光光谱。高浓度n型掺杂物的区域发射比低浓度n型掺杂物的区域更亮的黄色发光。
如上所述，GaN层通常包括椎体形小丘，其典型地包括分别朝向[0001]、[1-210]、[000-1]和[-12-10]方向倾斜的四个分面。每个分面在其掺入n型掺杂物方面都不同。因此，每个分面的n型掺杂物浓度不同，这导致黄色发光强度的差异。因此，可以通过PL测量来识别椎体形小丘的存在。
另一方面，DIC图像测量GaN层的表面粗糙度。具体而言，DIC图像只能检测GaN层表面上的信息。
图2中的非图案化样品是未经处理的用于准备epi的晶片的常规方法的结果，而图2中的图案化样品是本发明的方法的结果。
在非图案化的样品中有大量椎体形小丘，这在图2中用白色箭头标记。在这种情况下，在相同位置处的PL图像和DIC图像中都可以识别出椎体形小丘，这表明椎体形小丘正在epi层表面上出现。
另一方面，在图案化的样品中，仅使用PL图像即可识别出椎体形小丘，但是椎体形小丘不会出现DIC图像中所示的epi层的表面。其原因是椎体形小丘被嵌入到epi层中。
如图3(a)-图3(b)所示，椎体形小丘通常被SiO2生长限制掩模102限制在开口区域103内的ELO III族氮化物层105的区域内，而不是跨整个epi层105延伸。在这些示例中，每个样品的开口区域103的宽度和错切取向被限定为在图3(a)中为16.2μm和-0.45度，在图3(b)中为11μm和0度。注意到，椎体形小丘的位置并不总是在开口区域103的中心，并且椎体形小丘的形状是不对称的。
据此，可以认为在生长的开始时在开口区域103中出现椎体形小丘。此外，认为椎体形小丘没有扩展到开口区域103以外的原因是椎体形小丘的尺寸受到生长限制掩模102限制。
图4(a)示出了epi层表面的第1行和第3行的扫描电子显微镜(SEM)图像以及第2行和第4行的PL图像，每列表示基板的不同错切取向角，即针对非极性(10-10)基板的0°、-0.45°、-0.61°和-1.0°错切以及针对半极性(20-2-1)基板的-15°错切。SEM图像示出了在每个错切取向的epi层表面上都没有椎体形小丘。另一方面，PL图像示出了开口区域内的大量椎体形小丘。如前所述，这些椎体形小丘被嵌入到epi层中。错切的取向角越小，椎体形小丘的数量越多。不论椎体形小丘的数量如何，每个错切取向的表面形态都极度平滑。
如图4(b)所示的1°错切取向角，取决于生长条件、或基板的晶体质量或表面的情况，有时会出现椎体形小丘。该方法的效果不取决于错切的取向角。
图5(a)-图5(e)是图示根据本发明在基板101上的ELO III族氮化物层105生长期间如何通过生长限制掩模102中的开口区域103埋入椎体形小丘111的示意图。
在图5(a)和图5(b)中，椎体形小丘111出现在开口区域103中，其宽度wp如图5(b)所示。
在图5(c)中，椎体形小丘111的宽度wp等于开口区域103的宽度。在这种情况下，椎体形小丘111的宽度wp不能扩展到开口区域103以外。
在图5(d)中，椎体形小丘111的高度hp似乎受生长限制掩模102中的开口区域103的宽度wp限制，并且与图5(c)相比保持相同的高度，无论epi层105是否进一步生长。然而，椎体形小丘111周围的区域随着epi层105的生长而继续进行，因此，椎体形小丘111逐渐嵌入epi层105中。
最后，如图5(e)所示，椎体形小丘111完全嵌入在epi层105中。此外，外延层105的表面形态非常平滑，并且不受椎体形小丘111的存在影响。
图6(a)和图6(b)分别是从(10-10)基板101中移除ELO III族氮化物层105之后ELOIII族氮化物层105的背面的PL和DIC图像，其中基板101不具有错切取向。DIC测量图像不示出椎体形小丘111，但PL图像确实示出椎体形小丘111，表明椎体形小丘111嵌入在ELO III族氮化物层105中。
即使ELO III族氮化物层105是均质外延层，也容易从基板101上移除ELO III族氮化物层105，并且在ELO III族氮化物层105与基板101的表面之间没有异质界面。然而，使用生长限制掩模102，可以以快速且容易的方式从III族氮化物基板101移除ELO III族氮化物层105。
例如，生长限制掩模102可以是电介质膜或金属，诸如SiO2、SiN、HfO2、Al2O3、MgF、W、Mo、Pt、Ir、Os等。生长限制掩模102与在掩模102上生长的任何随后的ELO III族氮化物层105之间的界面的结合强度弱。接合区域(其为开口区域103的宽度)被控制为大于或小于器件110的尺寸。
此外，该方法可以使用沿着基板101的m平面的剪切，该m平面是GaN平面中最容易剪切的平面。此外，生长限制掩模102的边缘提供用于从ELO III族氮化物层105移除基板101的剪切点和剪切界面。在从ELO III族氮化物层105移除基板101之前，也可以使用氢氟酸(HF)、缓冲HF(BHF)或其他蚀刻剂至少部分溶解生长限制掩模102。最后，可以使用聚合物和/或粘合带从ELO III族氮化物层105移除基板101。
制作方法
以下描述根据本发明的一个实施例的用于制造器件110的步骤。
步骤1：在基板101上直接或间接形成具有多个开口区域103的生长限制掩模102，其中基板101是III族氮化物基板或异质基板。
步骤2：使用生长限制掩模102在基板101上生长多个岛状III族氮化物半导体层109，使得生长在与生长限制掩模102的条纹状开口区域103平行的方向上延伸。
步骤3：通过常规方法在平坦表面区域107上制造器件110。例如，脊结构、p电极、p垫等设置在岛状III族氮化物半导体层109上的预先确定位置处。
步骤4：在器件110上形成支撑结构以用于在侧分面剪切。
步骤5：至少部分地通过湿法蚀刻来溶解生长限制掩模102。
步骤6：从基板101移除器件110的条。
6.1.将聚合物膜附接到器件110的条上。
6.2.向聚合物膜和基板101施加压力。
6.3.在施加压力的同时修改(例如降低)膜和基板101的温度。
6.4.利用聚合物膜与基板101的材料之间的热系数差来移除器件110的条。
步骤7：在器件110的分离区域设置n电极。
步骤8：将器件110的条断裂为一个或多个器件110或芯片。
步骤9：将器件110安装在散热件上。
步骤10：使用涂层条来涂覆器件110的分面。
步骤11：划分涂层条。
步骤12：筛选器件110。
步骤13：将器件110安装在封装体上/到封装体中。
这些步骤将在下面更详细地说明。
步骤1：形成生长限制掩模
如图1所示，外延GaN层105由ELO在以SiO2图案化的m平面GaN基板101上生长。基板101可以采用其他平面，并且也可以使用异质基板101，在异质基板101上生长GaN模板。图案化的SiO2(其作为生长限制掩模102)包括宽度为2-180μm和间隔为150μm的条纹状开口区域103，其中SiO2条纹沿<0001>轴线取向。ELO GaN层105不聚结在生长限制掩模102的顶部。
步骤2：生长III族氮化物半导体层
MOCVD可以用于III族氮化物半导体层105、106、109的外延生长。三甲基镓(TMGa)、三甲基铟(TMIn)和三乙基铝(TMAl)用作III族元素源。氨气(NH3)用作供应氮气的原始气体。氢气(H2)和氮气(N2)用作III族元素源的载体气体(重要的是在载体气体中包含氢气以获得平滑的表面epi层)。盐水和双(环戊二烯基)镁(Cp2Mg)用作n型和p型掺杂物。
使用以下生长条件：
·生长压力为60至760托。为了获得宽的岛状的基于III族氮化物的半导体层109的宽度，压力优选为100-300托。
·生长温度总体上为900-1200℃。
·V/III比的范围为从1000到30000，优选地为从3000到10000。TMG的范围为从2到20sccm，NH3的范围为从3到10slm。
·载体气体可以仅包括氢气或氢气和氮气的混合物。
·为了获得平滑表面，需要通过常规方法优化每个平面的生长条件。
生长约2-8小时后，ELO III族氮化物层105的厚度约为8-50μm，条901的宽度约为20-150μm，其中条901的宽度为岛状III族氮化物半导体层109的宽度。
如图7(a)-图7(b)所示，该方法获得了岛状III族氮化物半导体层109，该岛状III族氮化物半导体层109具有平滑的顶表面，而没有椎体形小丘111或凹陷部分，并且具有各种错切取向。具体地，图7(a)示出了沿着m平面取向的岛状III族氮化物半导体层109的SEM图像，而图7(b)示出了沿(1-100)m平面被标记有0°、-0.45°、-0.6°、-1.0°的不同错切取向的岛状III族氮化物半导体层109的四个图像。
步骤3：器件过程
如步骤2中提出，在III族氮化物半导体器件层106已经在ELO III族氮化物层105上生长之后，为每个器件110形成平坦区域107。这些平坦区域107彼此分开，使得MOCVD生长在它们聚结之前停止。
III族氮化物半导体器件层
图8是沿着垂直于光学谐振器的方向制造的III族氮化物半导体激光二极管器件110的截面侧视图。
器件110通过常规方法在平坦表面区域107上制造，其中脊结构、p电极、n电极、垫等设置在岛状III族氮化物半导体层109上的预先确定的位置处。(该图未描述弯曲区域108。)
激光二极管器件110包括在生长限制掩模102上沉积的基于ELO GaN的层105上生长的以下III族氮化物半导体器件层106，按提及的顺序彼此叠置：n-Al0.06GaN包覆层801、n-GaN波导层802、InGaN/GaN多量子阱(MQW)有源层803、AlGaN EBL层804、p-GaN波导层805，ITO包覆层806、SiO2限流层807和p电极808。
光学谐振器包括脊条纹结构，其中脊条纹结构由ITO包覆层806、SiO2限流层807和p电极808构成。光学谐振器提供水平方向上的光学限制。脊条纹结构的宽度的数量级为1.0至30μm，并且典型地为10μm。
可以使用诸如光刻和干法蚀刻的常规方法来制造脊条纹结构。脊深度(从表面到脊底)在p-GaN波导层805中。基于模拟或先前实验数据，在执行干法蚀刻之前预先确定脊深度。
在一个实施例中，p电极808可以包括以下材料中的一个或多个：Pd、Ni、Ti、Pt、Mo、W、Ag、Au等。例如p电极808可以包括Pd-Ni-Au(厚度为3-30-300nm)。这些材料可以通过电子束蒸发、溅射、热蒸发等来沉积。此外，p电极808典型地沉积在ITO包覆层806上。
步骤4：形成用于在侧分面和平坦表面区域处剪切的支撑结构。
如图9(a)和图9(b)所示，该步骤的目标是在从基板101移除条901之前形成用于剪切器件110的条901的支撑结构。划分支撑区域902以周期性的长度形成，其中每个周期由器件110长度确定。例如，在激光二极管器件110的情况下，一个周期设置为300–1200μm。
每个划分支撑区域902是由金刚石尖端划刻器或激光划刻器划刻的线，如图9(a)所示；或者是通过诸如RIE(反应离子刻蚀)或ICP(电感耦合等离子体)的干法刻蚀形成的沟槽，如图9(b)所示；但不限于这些方法。划分支撑区域902可以形成在条901的两侧或条901的一侧。划分支撑区域902的深度优选为1μm或更多。
两种情况都可以在划分支撑区域902处将条901划分成分离的器件110，因为划分支撑区域902比任何其他部分更脆弱。划分支撑区域902避免了在不期望的位置断裂条901，使得其可以精确地确定器件110的长度。
划分支撑区域902在平坦表面区域107和层弯曲区域108处以避开处于脊形结构中的电流注入区域903和p电极808方式来形成，但是它可以涵盖SiO2限流层807中的至少一部分。
如图9(a)和9(b)所示，划分支撑区域902形成在第一分面904处以及可选地形成第二分面905处，这是由于它们是平坦的区域而易于处理。可以避开第三分面906。
图10(a)和图10(b)还图示了根据本发明的一个实施例，如何沿着器件110的条901以周期性的长度形成划分支撑区域902。
步骤5：通过湿法蚀刻来溶解生长限制掩模。
该方法还可以包括通过湿法蚀刻剂移除至少一部分生长限制掩模102、或者优选地几乎全部生长限制掩模102、或者最优选地全部生长限制掩模102的步骤。
通过使用诸如HF或BHF的化学溶液移除生长限制掩模102。该过程允许可以容易地从GaN基板101移除器件110。此外，最好在从基板101移除epi层105、106、109之前进行该过程。此外，最好在处理器件110之前进行该过程(步骤3)。
步骤6：从基板移除器件的条
从这里开始，使用图11(a)-11(e)解释从基板101移除器件110的条901的过程。
步骤6.1包括将聚合物膜1101附接到器件110的条901，如图11(a)所示。在该实施例中，聚合物膜1101包括基膜1102、粘合剂1103和背膜1104。
步骤6.2包括使用板1106向聚合物膜1101和基板101施加压力1105，如图11(b)所示。施加压力1105的目标是将聚合物膜1101置于器件110的条901之间。聚合物膜1101比器件110的条901更软，因此聚合物层1101可以容易地围绕器件110的条901。优选地，加热聚合物膜1101以使其软化，这使得聚合物膜1101易于覆盖器件110的条901。
步骤6.3包括降低聚合物膜1101和基板101的温度，同时维持施加的压力1105。然而，在温度改变期间不必施加压力1105。
步骤6.4包括利用聚合物膜1101与基板101之间的热系数差异来移除器件110的条901。
如图11(c)所示，聚合物膜1101随着温度降低而收缩。因此，如图11(d)所示，聚合物膜1101的底部低于器件110的条901的顶部。
如图11(c)所示，聚合物膜1101可以在器件110的条901的侧分面处在水平方向上施加压力1105，暴露剪切点1107并且使器件110的条901朝下倾斜1108。从侧分面施加的该压力1105允许将器件110的条901有效地从基板101移除。在低温期间，聚合物膜1101维持从聚合物膜1101的顶部到器件110的条901施加的压力1105。
各种方法可以用于降低温度。例如，可以将基板101和聚合物膜1101放置到液态N2(例如，在77°K时)中同时施加压力1105。基板101和聚合物膜1101的温度也可以用压电转换器控制。此外，可以在与聚合物膜1101接触之前和/或期间将向聚合物膜1101施加压力1105的板1106冷却至低温。通过这样做，由于大的热膨胀系数，聚合物膜1101被冷却并且可以向器件110的条901施加压力1105。
当降低温度时，基板101和聚合物膜1101可以由大气湿度润湿。在这种情况下，可以在干燥气体气氛或干燥N2气氛中进行降温，这避免基板101和聚合物膜1101变湿。
此后，如图11(d)所示，温度升高到例如室温，并且不再向聚合物膜1101施加压力1105。那时，可以从基板101移除器件110的条901，然后将聚合物膜1101与基板101分离，如图11(e)所示。当使用聚合物膜1101，特别是具有粘合剂1103的聚合物膜1101时，可以使用聚合物膜1101以容易和快速的方式移除器件110的条901。
移除条
利用聚合物膜1101与器件110的半导体材料之间的不同的热膨胀系数来移除条901，可以将水平方向的压力均匀地施加到整个基板101。因此，可以在不破坏条901的情况下将器件110的条901从基板101移除。这已经由得到的高良率证明。
图12(a)和12(b)是条901的SEM图像，示出了图12(a)中的基板101的表面和图12(b)中的条的表面。
器件110的条901是具有长边和短边的矩形形状，如图13(a)和13(b)所示。如图11(c)所示，从垂直方向和在相对条901的长边的水平方向上对具有这样的形状的器件110的条901施加压力。通过这样做，可以对剪切点给定有效的影响，该剪切点从基板101移除器件110的条901。在将聚合物膜附接到器件110的条901之前，优选地通过湿法蚀刻等从基板101移除生长限制掩模102。消除生长限制掩模102为在器件110的条901下方的剪切点处施加压力而留出空间，其如图11(c)所示可以使器件110的条901朝下倾斜。
在m平面表面的分离区域处剪切
图14(a)和图14(b)是基板101的表面在不同放大率下的SEM图像，该基板是不具有错切取向的非极性(1-100)III族氮化物基板101。如图14(a)和图14(b)所示，利用用于剪切的m平面分面在移除条901之后得到基板101的非常平滑表面。在这种情况下，可以采用得到的条901的表面作为发激光的VCSEL的分面。
步骤7：在器件的分离区域制造n电极
在从基板101移除条901之后，条901保持附接到聚合物膜1101，如图15(a)所示，条901以上下颠倒的方式定位在膜1101上。
图15(b)以示意图和SEM图像二者示出了条901的背面，其在划分支撑区域902之间具有分离区域1501。分离区域1501直接接触基板101或下卧层，但不在生长限制掩模102上。在划分支撑区域902处使用剪切刀片1502。
然后，如图15(c)所示，可以使用金属掩模1503在器件110的背面上设置n电极1504。
在从基板101移除条901之后形成条901的背面的n电极1504的情况下，优选在分离区域1501上形成n电极1504。该分离区域1501保持在良好表面状态下，以使n电极1504获得低接触电阻率。本发明保持该区域1501清洁直到移除岛状III族氮化物半导体层109。
n电极1504也可以设置在条901的顶表面上，该顶表面是为p电极808制成的相同表面。
通常，n电极1504包括以下材料：Ti、Hf、Cr、Al、Mo、W、Au。例如，n电极1504可以包括Ti-Al-Pt-Au(厚度为30-100-30-500nm)，但不限于这些材料。这些材料的沉积可以通过电子束蒸发、溅射、热蒸发等来执行。
步骤8：将器件的条断裂成芯片
在设置n电极1504之后，将横向设置的多个条901划分成多个器件110，如图15(d)所示。如图15(b)所示，划分支撑区域902帮助将条901划分成器件110。尽管使用剪切，同样可以使用断裂方法或其他方法。
如图16(a)所示，横向设置的多个条901会在划分支撑区域902处被剪切并断裂成分离的器件110是可能的。此外，如图16(b)所示，在划分支撑区域902上剪切横向和纵向设置的多个条901也是可能的。此外，划分支撑区域902可以设置在条901的两侧1601或一侧1602上。
步骤9：将器件安装在散热板上
在步骤8之后，划分的条901仍在聚合物膜1101上。在一个实施例中，聚合物膜1101是暴露于UV光的紫外(UV)感光切片带，这可以降低膜1101的粘合强度，如图15(e)所示。这使得从膜1101移除器件110很容易。
在该步骤中，准备包括AlN的散热板1505。将Au-Sn焊料1506设置在散热板1505上，将散热板1505加热到超过焊料1506的熔化温度，并且使用Au-Sn焊料1506将聚合物膜1101上的器件110接合到散热板1505上。可以通过以下两种方式将器件110安装在散热板1505上：(1)n电极1504侧向下或(2)p电极808侧向下。图15(e)示出了通过n电极1504侧朝下使用焊料1506安装到散热板1505的器件110。散热板1505中的沟槽1507将器件110分离，其中沟槽1507用于划分散热板1505，如下面更详细地描述。
步骤10：涂覆激光器的分面
器件处理的下一步骤包括涂覆器件110的分面904。当激光二极管器件110正在发激光时，穿过器件110的分面904穿透到器件110外部的器件110中的光在分面904处被非辐射复合中心吸收，使得分面904温度持续升高。因此，温度升高可能导致分面904发生灾难性光学损坏(COD)。
分面904涂覆可以减少非辐射复合中心。为了防止COD，必须使用电介质层(诸如AlN、AlON、Al2O3、SiN、SiON、SiO2、ZrO2、TiO2、Ta2O5等)来涂覆分面904。总体上，涂层膜是包括上述材料的多层结构。层的结构和厚度由预先确定的反射率来确定。
在本发明中，已经可以在步骤8中划分器件110的条901以获得用于多个器件110的剪切分面904。因此，需要以简单的方式同时在多个器件110上执行涂覆分面904的方法。在一个实施例中，器件110以水平偏移的方式安装在散热板1505上，例如朝向散热板1505的一侧，如图15(f)所示。然后，如图17所示，将器件110和散热板1505放置在间隔板1701上，并且将多个间隔板1701存储在涂覆保持件1702中。
注意到，并不总是需要使用间隔板1701，并且散热板1505可以单独使用。替代地，可以将散热板1505安装在另一个条或板上，然后将其放置在间隔板1701上。
通过这样做，可以同时涂覆多个器件110的分面904。在一个实施例中，至少进行两次分面904涂覆——一次用于器件110的前分面904以及一次用于器件110的后分面904。散热板1505的长度可以被尺寸化为约激光二极管器件110的腔体长度，这使得快速且容易地执行分面904涂覆两次。
一旦间隔板1701被设定在涂覆保持件1702中，就可以涂覆器件110的两个分面904而不用将间隔板1701再次设定在涂覆保持件1702中。在一个实施例中，在发射激光的前分面904上执行第一涂覆，并且在反射激光的后分面904上执行第二涂覆。在沉积涂层膜的设施中进行第二涂覆之前，将涂覆保持件1702翻转。这实质上减少了该过程的准备时间。
步骤11：划分涂层条
如图18(a)所示，引线键合体1801和1802附接到器件110，然后将散热板1505在沟槽1507处划分，例如在一个或多个器件110之间划分。图18(b)是图18(a)的顶视图，其示出了器件110、沟槽1507和键合体1801、1802的相对放置和位置。图18(c)示出了分离探针1803和引线键合体1804与器件110一起的使用。
图19(a)和19(b)进一步示出了如何划分散热板1505以分离器件110，这可以发生在引线键合体1801、1802的附接之前或之后。通过这样做，在涂覆过程已经完成之后容易分离器件110。
步骤12：筛选器件
该步骤区分有缺陷的器件110和无缺陷的器件110。首先，在给定条件下检验器件110的各种特性；例如输出功率、电压、电流、电阻率、FFP(远场图案)、斜率效率等。此时，器件110已经安装在散热板1505上，因此容易检验这些特性。
在图20(a)和20(b)中示出测试设备2001，其中探针2002、2003接触p电极808和与n电极1504具有电连续性的焊料1506。然后，可以通过老化测试(寿命测试)来选择和筛选无缺陷的器件110。
在一个实施例中，优选的是，测试设备2001包括盒子或其他容器，使得可以在密封于干燥气体或氮气气氛中的器件110中进行老化测试。此外，加热阶段2004可以用于在筛选测试期间维持器件110的温度，例如60度、80度等。光电检测器2005可以用于测量光输出功率2006，光输出功率2006标识具有恒定输出功率的无缺陷的器件110，或者标识有缺陷的器件110。
特别地，在III族氮化物激光二极管器件110的情况下，已知的是，当激光二极管110在含湿度的气氛中振荡时，它会劣化。该劣化是由气体中的湿度和硅氧烷引起的，因此在老化测试期间需要将III族氮化物激光二极管器件110密封在干燥的气体中。
因此，如图21所示，当从制造商处购买III族氮化物激光二极管器件2100时，芯片2101本身(即器件110)被安装在管座(stem)2102上，并且使用TO-CAN封装体2103在干燥气体中密封，其中封装体2103包括用于光发射的窗口2104。
一般而言，筛选或老化测试是在运输之前进行的，以便筛选出有缺陷的器件110。例如，根据激光二极管器件110的规范(诸如高温和高功率)来进行筛选条件。
此外，可以在将器件110安装在封装体2100上/到封装体2100中的情况下进行老化测试，并且在筛选之前将封装体2100密封在干燥空气和/或干燥氮气中。这个事实使得激光器件的封装和安装的灵活性受到限制。
在现有技术中，如果发生有缺陷的生产，则有缺陷的产品以整个TO-CAN封装体2100而被丢弃，这对于生产来说是巨大的损失。这使得难以降低激光二极管器件110的生产成本。需要在更早的步骤中检测有缺陷的器件110。
在本发明中，使用散热板1505涂覆器件110的分面904(在其上可以以低水平位置安装多个器件110)、然后在涂覆过程之后使用沟槽1507划分散热板1505和器件110允许的是，在干燥空气或氮气气氛中的筛选测试中检验连带散热板1505的子安装件的器件110。
当进行筛选测试时，器件110已经具有两个接触体，即散热板1505上的p电极808和焊料1506，或者在倒装芯片接合的情况下，在散热板1505上的n电极1504和焊料1506。此外，当器件110仅包括器件110和散热板1505时，本发明可以使用筛选测试来选择有缺陷的产品。因此，在丢弃有缺陷的产品的情况下，本发明可以比现有技术减少更多的损失，这具有很大价值。
在筛选高功率激光二极管器件110的情况下，可以优选的是，散热板1505具有无电连续性设置的两部分焊料1506。焊料1506的一部分通过引线(未示出)连接到p电极808，焊料1506的另一部分通过引线(未示出)连接到n电极1504。此外，可以优选将p电极808和n电极1504通过两个或更多个引线连接到焊料部分1506，例如，如图18(c)所示，其示出了通过两个或更多个引线与焊料1506连接的p电极808。以此方式，用于将电流施加到器件110的探针1803可以避免直接接触p电极808(或n电极1504)，这在筛选高功率激光二极管器件110的情况下是至关重要的。具体而言，特别是在施加高电流密度的情况下，探针1803可能会破坏接触的部分。
步骤13：将器件安装在封装体上/到封装体中
如图22所示，可以使用焊料或另一种金属将器件110(包括散热板1505)安装在封装体2201中，以在封装体2201的底部接合器件110。封装体2201的引脚2202通过引线2203连接至器件110。通过这样做，可以将来自外部电源的电流施加到器件110。
这比使用诸如Au-Au、Au-In等金属在封装体2201与散热板1505之间进行接合更优选。该方法需要在封装体2201的表面处和散热板1505的背面处平坦。然而，在没有焊料的情况下，该配置实现了高导热率和低温接合，这对于器件工艺是很大的优势。
此后，盖2204可以围住封装体2201。此外，荧光体2205可以设置在封装体2201的外部和/或内部，其中窗口2206允许光发射离开封装体2201。通过这样做，封装体2201可以用作汽车的灯泡或前灯。
如本文所提出的，这些过程提供了用于获得激光二极管器件110的改进方法。另外，一旦将器件110从基板101移除，则基板101可以被多次回收。这样就实现了环保生产和低成本模块的目标。这些器件110可以用作诸如灯泡的照明装置、数据存储装备、例如Li-Fi的光通信装备等。
难以将多种不同类型的激光器件110封装在一个封装体2201中。然而，由于无需封装即可执行老化测试，因此该方法可以克服此问题。因此，容易将不同类型的器件110安装在一个封装体2201中。
制造LED器件
尽管以上描述涉及制造激光二极管器件110，但是直到步骤3为止，也可以使用相同的方法来制造LED器件110。具体地，该方法可以制造两种类型的LED：在芯片的一侧具有两个电极(p电极和n电极两者)的1型LED，或者在芯片的两侧上都具有电极的2型LED。
在1型LED的情况下，在步骤3中，p电极和n电极形成在器件的顶表面上。然后，从步骤4到步骤9，方法是相同的。省略了步骤10-11，但是可以执行步骤12-13。
在2型LED的情况下，除了在p-GaN接触层上形成ITO电极以外，几乎使用与1型LED相同的方法。
术语的定义
基于III族氮化物的基板
只要基于III族氮化物的基板101能够通过生长限制掩模102来生长III族氮化物半导体层105、106、109，都可以使用在{1-100}平面或其他平面上切片的且来自体GaN和AlN晶体的任何GaN基板101。
异质基板
此外，本发明可以使用其上沉积的III族氮化物半导体模板的异质基板101，其中该异质基板101是诸如蓝宝石、Si、GaAs、SiC等的异物基板101，并且模板是GaN或其他III族氮化物半导体。典型地，模板生长到约2-6μm的厚度，然后将生长限制掩模102设置在模板上。
生长限制掩模
生长限制掩模102典型地包括诸如SiO2、SiN、SiON、Al2O3、AlN、AlON、MgF、ZrO2等的电介质层，或诸如W、Mo、Ta、Nb、Rh、Ir、Ru、Os、Pt等的难熔金属或贵金属。生长限制掩模102可以是选自上述材料的层叠结构。还可以使用上述材料选择的多个堆叠的层结构。
在一个实施例中，生长限制掩模102的厚度为约0.05-3μm。掩模的宽度优选地大于20μm，并且更优选地，宽度大于40μm。
可以通过溅射或电子束蒸发或PECVD(等离子体增强化学气相沉积)、离子束沉积(IBD)来沉积生长限制掩模102；但不限于这些方法。
如图13(a)和图13(b)所示，生长限制掩模102包括多个条纹状的开口区域103，其在与(1-100)平面取向的基于III族氮化物半导体基板101的11-20方向平行的第一方向上和在与基于III族氮化物半导体基板101的0001方向平行的第二方向上分别周期性地以间隔p1和在第二方向上延伸的间隔p2来布置。开口区域103的长度a例如为200到35000μm；宽度b例如为2到180μm；开口区域102的间隔p1例如为20到180μm，间隔p2例如为200到35000μm；掩模部分的宽度为60μm；并且开口区域103与开口区域103之间在1-100方向上的距离为100μm。
生长限制掩模102的另一种版本在图23(a)和图23(b)中示出。该生长限制掩模102还包括多个条纹状开口区域103，每个条纹状开口区域用于形成器件110的条901，其中器件通过无生长区域横向分离，并且条901通过划分支撑区域902纵向分离。
基于III族氮化物的半导体层
ELO III族氮化物层105、III族氮化物半导体器件层106和岛状III族氮化物半导体层110典型地是GaN层，但是可以包括In、Al和/或B以及其他杂质，诸如Mg、Si、Zn、O、C、H等。
III族氮化物半导体器件层106通常包括多于两层，该多于两层包括n型层、未掺杂层和p型层中的至少一层。III族氮化物半导体器件层106具体包括GaN层、AlGaN层、AlGaInN层、InGaN层等。
在器件110具有多个III族氮化物半导体层105、106、109的情况下，彼此相邻的岛状的基于III族氮化物的半导体层109之间的距离总体上为30μm或更小，优选地10μm或更小，但不限于这些数字。
外延横向过生长
在生长限制掩模102上从生长限制掩模102的条纹状开口区域103横向生长的ELOIII族氮化物层105的结晶度非常高，并且可以获得由高质量半导体晶体制成的基于III族氮化物的半导体层105、106、109。
此外，使用ELO与III型氮化物基板101可以获得两个优点。一个优点是，与使用蓝宝石基板101相比，可以获得高质量的III族氮化物半导体层105、106、109，诸如具有非常低的缺陷密度。另一个优点是，通过对于外延层105、106、109和基板101两者使用相似或相同的材料，可以减少外延层105、106、109中的应变。而且，由于相似或相同的热膨胀，该方法可以减少在外延生长期间基板101的弯曲量。如上所述，效果是生产良率可以很高以便改进温度的均匀性。
另一方面，可以与III族氮化物模板层一起使用异质基板101，诸如蓝宝石(m平面、c平面)LiAlO、SiC、Si等。诸如使用蓝宝石，Si等的异质基板101的优点是成本低，这对于大量生产是重要的。另外，由于在剪切点处的接合强度较弱，所以容易移除异质结构101。
当生长多个岛状III族氮化物半导体层109并且将这些层彼此分离(即，隔离地形成)时，将拉伸应力或压缩应力限制于岛状III族氮化物半导体层109，并且拉伸应力或压缩应力的效果不影响其他III族氮化物半导体层。
而且，由于生长限制掩模102和ELO III族氮化物层105没有化学接合，因此可以通过在生长限制掩模102与ELO III族氮化物层105之间的界面处引起的滑动来缓和ELO III族氮化物层105中的应力。
而且，在作为无生长区域104的岛状III族氮化物半导体层109之间存在间隙，导致基板101具有岛状III族氮化物半导体层109的行，其具有柔性，因此当施加外力时很容易变形并且可以被弯曲。因此，即使在基板101中发生轻微的翘曲、弯曲或形变，这也可以容易通过小的外力来校正，从而避免出现裂缝。因此，可以通过真空吸盘来处理基板101，这使得半导体器件110的制造过程更容易实行。
此外，可以通过抑制基板101的弯曲来生长由高质量半导体晶体制成的岛状III族氮化物半导体层109，此外，即使当III族氮化物半导体层105、106、109非常厚时，也可以抑制出现裂缝等，从而可以容易地实现大面积的半导体器件110。
平坦表面区域
平坦表面区域107在带弯曲区域108之间。此外，平坦表面区域107在生长限制掩模102上。
主要在平坦表面区域107上执行半导体器件110的制造。平坦表面区域107的宽度优选为至少5μm，并且更优选为10μm或更多。平坦表面区域107具有每个半导体层105、106、109在平坦表面区域107中的厚度的高均匀性。
无生长区域
无生长区域104限定彼此相邻的岛状的基于III族氮化物的半导体层109之间的距离，并且通常为20μm或更小，并且优选为5μm或更小，但是不限于这些值。
层弯曲区域
图24(a)和图24(b)示出了层弯曲区域108。如果使用非极性或半极性基板101，则可以存在平坦表面区域107中的第一分面2401(其是用于形成脊结构的主要区域)、层弯曲区域108中的第二分面2402以及可能的第三分面2403。
如果包括有源层106b的层弯曲区域108保留在LED器件110中，则从有源层106b发射的光的一部分被重新吸收。因此，优选地通过蚀刻移除层弯曲区域108中的至少一部分有源层106b。
如果包括有源层106b的层弯曲区域108保留在激光二极管器件110中，则激光模式可受到层弯曲区域108由于低折射率导致的影响(例如，InGaN层)。因此，优选地通过蚀刻移除层弯曲区域108中的至少一部分有源层106b。
可以执行两次蚀刻以移除有源层106b，其中在从基板101移除epi层105、106、109之前，执行第一蚀刻以移除第二分面2402的区域中的有源层106b，并且在从基板101移除epi层105、106、109之后，执行第二蚀刻以移除第三分面2403的区域中的有源层106b。
由有源层106b形成的发射区域是电流注入区域。在激光二极管器件110的情况下，发射区域是脊结构。在LED的情况下，发射区域是用于形成p接触电极的区域。
对于LD和LED两者，发射区域的边缘应距层弯曲区域108的边缘至少1μm或更大，并且更优选为5μm。
从另一个角度来看，除了开口区域103以外，平坦表面区域107的外延层的缺陷密度小于开口区域103的外延层的缺陷密度。因此，更优选的是，脊条纹结构应形成在翼区域上包括的平坦表面区域107中。
器件
器件110可以包括例如肖特基二极管、发光二极管、半导体激光器、光电二极管、晶体管等，但是不限于这些器件。本发明特别地可用于微型LED和激光二极管，诸如边缘发射激光器和垂直腔表面发射激光器(VCSEL)，尤其是需要剪切分面的半导体激光器。
聚合物膜
使用聚合物膜1101以便从基于III族氮化物的基板101或与异质基板101一起使用的GaN模板中移除岛状III族氮化物半导体层109。在本发明中，包括商业上在售的UV敏感切片带的切片带可以用作聚合物膜1101。例如，聚合物膜1101的结构可以包括三层1102、1103、1104或双层1103、1104，分别如图25(a)和图25(b)所示，但不限于那些示例。例如，具有厚度约为80μm的基膜1102材料可以由聚氯乙烯(PVC)制成。例如，具有厚度约为38μm的背膜1103材料可以由聚对苯二甲酸乙二酯(PET)制成。例如，具有厚度约为15μm的粘合剂层1104可以由丙烯酸类UV敏感的粘合剂制成。
当聚合物膜1101是UV敏感的切片带并且曝光于UV光时，膜1101的粘性剧烈降低。在从基板101移除岛状III族氮化物半导体层109之后，通过UV光使聚合物膜1101曝光，这使其易于移除。
散热板
散热板1505优选地由AlN、SiC、Si、Cu、CuW等制成，并且焊料优选地为Au-Sn、Su-Ag-Cu、Ag糊剂等。
不同实施例
下面描述用于制造III族氮化物器件110的不同实施例。
第一实施例
在第一实施例中，所使用的基板101是没有错切取向的m平面III族氮化物基板101。如图7(a)和图7(b)(0°)所示，ELO III族氮化物层105是均匀的且具有非常平滑的表面。
通过PL测量来测量ELO层。如图3(b)所示，可以看到椎体形小丘111几乎完全含在开口区域103内。
之后，如图4(a)和图12所示，使用图11(a)-11(e)所示的方法移除岛状III族氮化物半导体层109。
移除后，图12(a)和图12(b)的PL和DIC图像由ELO III族氮化物层105制成。如图12(a)和图12(b)所示，移除后的ELO III族氮化物层含有椎体形小丘111，并且其背表面不受椎体形小丘111影响。通过这样做，ELO III族氮化物层105和器件110不受椎体形小丘111影响。将椎体形小丘111嵌入epi层105中的能力为获得epi层105的平滑表面提供了重要的新方法。
然后，将岛状III族氮化物半导体层109划分为器件110。图26(a)和图26(b)示出了剪切后的岛状III族氮化物半导体层109的分面904，其中得到的分面904在原子上是平滑的。
岛状半导体层109可以通过上述方法(即步骤1-13)来处理。通过这样做，可以获得激光二极管器件110。
第二实施例
在第二实施例中，如图27(a)-图27(g)所示，获得了ELO结构。这些结构适用于LED器件110。
在2型设计中，如图27(a)所示，生长限制掩模102具有几个子掩模2701。每个子掩模2701的长度和宽度尺寸从30μm变化到300μm。在每个子掩模2701中，生长限制掩模102具有宽度为3μm至7μm且间隔为7μm至3μm的开口区域103。使在每个子掩模2701中生长的ELOIII族氮化物层105聚结，并注意阻止相邻子掩模2701之间的聚结。
在3型设计中，如图27(b)所示，生长限制掩模102具有7μm至3μm的间隔处的宽度为3μm至7μm的开口区域103，其在整个生长限制掩模102中被图案化，其中生长限制掩模102条纹对于半极性和非极性基于III族氮化物的基板101是垂直于<11-20>轴线，而对于C平面基于III族氮化物的基板101是沿着非极性方向。
如图27(b)所示，使从生长限制掩模102中的开口区域103生长的ELO III族氮化物层105聚结在覆盖整个表面的生长限制掩模102的顶部上。然后，经由在区域2703中进行蚀刻，将ELO III族氮化物层105划分为子掩模2701块2702，如图27(c)所示。在图27(d)中放大子掩模2701块2702。
在图27(e)中示出了包括基板101、生长限制掩模102、开口区域103和岛状III族氮化物半导体层109的得到结构的截面侧视图。如图27(f)所示，可以执行脊过程以形成LD器件110，该LD器件110可以包括包覆层806、限流层807和p电极808。否则，如图27(g)所示，不需要脊过程来形成LED器件110，并且沉积包覆层806和p电极808。
在这种情况下，如图28所示，可以获得平滑的表面。本发明也嵌入椎体形小丘111。
第三实施例
除了不移除ELO III族氮化物层105以外，第三实施例与第一实施例几乎相同。
该实施例过程与如上所述的步骤1至步骤5相同。在步骤5之后，对基板101的与ELOIII族氮化物层105相对的背面抛光，直到基板101的厚度小于120μm。然后，n电极1504设置在基板101的背面上，其中通过激光划刻基板101的背面以将其划分成条901。通过常规断裂方法将基板101划分为条901，其中如步骤10所示涂覆条901，然后将条901断裂成器件110。接下来，将器件110安装在散热件1505上。最后，将器件110安装在管座2102上，如图21所示。
在这种情况下，椎体形小丘111也可以嵌入到ELO III族氮化物层105中。
过程步骤
图29是图示制造III族氮化物半导体器件110的方法的流程图，其中使用生长限制掩模102和外延横向过生长在基板101上生长岛状III族氮化物半导体层109，并且在岛状III族氮化物半导体层109聚结之前停止外延横向过生长。
块2901表示提供衬底基板101的步骤。在一个实施例中，衬底基板101是基于III族氮化物的基板101，诸如基于GaN的基板101、或异物基板或异质基板201。
块2902表示在基板101上沉积中间层或模板层的可选步骤。在一个实施例中，模板层是基于III族氮化物的层，诸如基于GaN的层。
块2903表示在基板101上或上方，即在基板101本身上或模板层上形成生长限制掩模102的步骤。生长限制掩模102被图案化为包括多个条纹状的开口区域103。
块2904表示以下步骤：使用外延横向过生长在生长限制掩模102上或上方生长一个或多个基于III族氮化物的层105，其中III族氮化物层105的外延横向过生长在平行于生长限制掩模102的开口区域103的方向上延伸，并且在III族氮化物层105在生长限制掩模102上聚结之前停止外延横向过生长。在一个实施例中，ELO III族氮化物层105是基于ELOGaN的层105。
块2905表示在ELO III族氮化物层105上生长一个或多个附加的III族氮化物半导体器件层106的步骤。这些附加的III族氮化物半导体器件层106与ELO III族氮化物层105一起形成一个或多个岛状III族氮化物半导体层109，其可以成形为条901。
块2906表示通过常规方法由平坦表面区域107上的岛状III族氮化物半导体层109制造器件110的步骤，其中脊结构、p电极、p垫等设置在岛状III族氮化物半导体层109上的预先确定的位置处，并且器件110可以包括激光二极管器件110或发光二极管器件110。该步骤还可以包括形成用于在器件110的侧分面剪切的支撑结构。
块2907表示以下步骤：将聚合物/粘合剂膜1101施加到器件110的条901，从一侧或多侧向膜1101施加压力，改变膜1101的温度，和/或在施加压力和/或改变温度之后从基板101剥离连带器件110的膜1101，其中在剥离之后，岛状III族氮化物半导体层109的至少一部分可以与基板101一起保留。该步骤还可以包括通过湿法蚀刻来溶解生长限制掩模102。
块2908表示将条901剪切成一个或多个器件110或芯片的步骤。
块2909表示以下步骤：将器件110安装到散热板1505上，将散热板1505安装到间隔板1701上，将间隔板存储到涂覆保持件1702中，然后使用涂覆保持件1702来涂覆激光器件110的分面904。该步骤还可以包括将间隔板1701划分成单独的器件110。
块2910表示筛选器件110，然后将器件110安装在封装体上/到封装体中的步骤。
该方法得到的产品包括根据此方法制造的一个或多个基于III族氮化物的半导体器件110，以及已经从器件110移除并可用于回收和重新使用的基板101，如本文所述和所示。
命名法则
如本文所用，术语“III族氮化物的”或“III族氮化物”或“氮化物”是指与具有化学式BwAlxGayInzN的(B，Al，Ga，In)N半导体有关的任何化合物或材料，其中0≤w≤1，0≤x≤1，0≤y≤1，0≤z≤1，且w+x+y+z＝1。本文所使用的这些术语旨在宽泛地解释为包括单一种类B、Al、Ga和In的相应氮化物，以及这种III族金属种类的二元、三元和四元化合物。因此，这些术语包括但不限于AlN、GaN、InN、AlGaN、AlInN、InGaN和AlGaInN的化合物。当存在两个或更多个(B，Al，Ga，In)N成分时，可以在本发明的广泛范围内采用所有可能的化合物，包括化学计量比和非化学计量比(关于在化合物中出现的每个(B，Al，Ga，In)N成分种类存在的相对莫尔分数)。此外，在本发明的范围内的化合物和材料还可以包括一定量的掺杂物和/或其他杂质材料和/或其他夹杂材料。
本发明还覆盖了III族氮化物的特定晶体取向、方向、终止和极性的选择。当使用米勒指数标识晶体取向、方向、终止和极性时，大括号{}的使用表示了由小括号()表示对称等效平面的集合。使用括号[]表示方向，而使用括号<>表示对称等效方向的集合。
许多III族氮化物器件沿极性取向生长，即晶体的c平面{0001}，但是这导致由于存在强压电极化和自发极化引起的不期望的量子限制斯塔克效应(QCSE)。减少III族氮化物器件中的极化效应的一种方法是使器件沿着晶体的非极性或半极性取向生长。
术语“非极性”包括{11-20}平面(统称为a平面)和{10-10}平面(统称为m平面)。这样的平面在每个平面中含有相等数量的III族原子和氮原子，并且是电荷中性的。随后的非极性层彼此等效，因此体晶体将不会沿生长方向极化。
术语“半极性”可以用于指代不能分类为c平面、a平面或m平面的任何平面。在晶体学的术语中，半极性平面是具有至少两个非零的h、i或k米勒指数和非零的l米勒指数的任何平面。随后的半极性层彼此等效，因此晶体将具有沿生长方向的减低的极化。
结论
这得出对本发明的优选实施方式的描述。已经出于图示和描述的目的呈现本发明的一个或多个实施例的前述详细。其不意图穷举或将本发明限制为所公开的精确形式。鉴于以上教导，可以进行诸多修改和变化。本发明的范围旨在不受该具体描述限制而由所附权利要求来限制。

Claims (19)

1.一种方法，包括：
制造包括多个III族氮化物半导体层的器件，其中所述多个III族氮化物半导体层包含嵌入其中的至少一个椎体形小丘，并且当将多个基于III族氮化物的半导体层中的至少一个沉积在基板上或上方时在生长限制掩模的开口区域内形成所述椎体形小丘。
2.根据权利要求1所述的方法，其中，使用所述生长限制掩模和外延横向过生长在所述基板上或上方形成所述III族氮化物半导体层中的至少一些，并且在所述III族氮化物半导体层聚结之前停止所述外延横向过生长。
3.根据权利要求2所述的方法，其中，在所述外延横向过生长期间形成所述椎体形小丘，并且，所述椎体形小丘被嵌入在所述外延横向过生长中。
4.根据权利要求2所述的方法，其中，所述生长限制掩模限制所述椎体形小丘在横向方向上的扩展。
5.根据权利要求1所述的方法，其中，所述多个III族氮化物半导体层在III族氮化物基板上或上方生长。
6.根据权利要求1所述的方法，其中，所述多个III族氮化物半导体层在异质基板上或上方生长，并且在所述多个III族氮化物半导体层之前，在所述异质基板上或上方沉积III族氮化物模板。
7.根据权利要求1所述的方法，其中，所述岛状III族氮化物半导体层不与邻近的岛状III族氮化物半导体层聚结。
8.根据权利要求1所述的方法，其中，从所述III族氮化物基板移除所述多个III族氮化物半导体层。
9.根据权利要求1所述的方法，其中，通过以下从所述III族氮化物基板移除所述多个III族氮化物半导体层：
将膜施加到III族氮化物半导体层；
将压力施加到所述膜上；
改变所述膜和所述基板的温度；以及
在施加压力并改变温度之后，从基板上剥离具有III族氮化物半导体层的膜。
10.一种通过权利要求1的方法制造的器件。
11.一种器件，包括：
由多个III族氮化物半导体层构成的器件，其中所述多个III族氮化物半导体层包含嵌入其中的至少一个椎体形小丘，并且当将多个基于III族氮化物的半导体层中的至少一个沉积在基板上或上方时在生长限制掩模的开口区域内形成所述椎体形小丘。
12.根据权利要求11所述的器件，其中，使用所述生长限制掩模和外延横向过生长在所述基板上或上方形成所述III族氮化物半导体层中的至少一些，并且在所述III族氮化物半导体层聚结之前停止所述外延横向过生长。
13.根据权利要求12所述的器件，其中，在所述外延横向过生长期间形成所述椎体形小丘，并且在所述外延横向过生长中嵌入所述椎体形小丘。
14.根据权利要求12所述的器件，其中，所述生长限制掩模限制所述椎体形小丘在横向方向上的扩展。
15.根据权利要求11所述的器件，其中，所述多个III族氮化物半导体层在III族氮化物基板上或上方生长。
16.根据权利要求11所述的器件，其中，所述多个III族氮化物半导体层在异质基板上或上方生长，并且在所述多个III族氮化物半导体层之前，在所述异质基板上或上方沉积III族氮化物模板。
17.根据权利要求11所述的器件，其中，所述岛状III族氮化物半导体层不与相邻的岛状III族氮化物半导体层聚结。
18.根据权利要求11所述的器件，其中，从所述III族氮化物基板移除所述多个III族氮化物半导体层。
19.一种制造根据权利要求11所述的器件的方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023076607A1 (en) * 2021-10-29 2023-05-04 The Regents Of The University Of California Light emitting diodes containing epitaxial light control features
WO2023153358A1 (ja) * 2022-02-10 2023-08-17 京セラ株式会社 レーザ素子の製造方法および製造装置
WO2023238923A1 (ja) * 2022-06-09 2023-12-14 京セラ株式会社 半導体レーザデバイスの製造方法および製造装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845135A (en) * 2006-12-12 2008-11-16 Univ California Crystal growth of M-plane and semi-polar planes of (Al, In, Ga, B)N on various substrates
US20110186810A1 (en) * 2010-02-01 2011-08-04 Hermes-Epitek Corp. Optoelectronic component with three-dimension quantum well structure and method for producing the same
US8247887B1 (en) * 2009-05-29 2012-08-21 Soraa, Inc. Method and surface morphology of non-polar gallium nitride containing substrates
CN103190041A (zh) * 2010-10-26 2013-07-03 加利福尼亚大学董事会 通过基底和外延层图案化限制在iii-氮化物异质结构中的应变松弛
CN103582934A (zh) * 2011-06-01 2014-02-12 国际商业机器公司 用于自发式材料剥落的低温方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3882539B2 (ja) * 2000-07-18 2007-02-21 ソニー株式会社 半導体発光素子およびその製造方法、並びに画像表示装置
JP2002261392A (ja) * 2001-02-27 2002-09-13 Sanyo Electric Co Ltd 窒化物系半導体素子および窒化物系半導体の形成方法
JP5194334B2 (ja) * 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
KR20090002215A (ko) * 2007-06-22 2009-01-09 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US8749030B2 (en) * 2009-05-29 2014-06-10 Soraa, Inc. Surface morphology of non-polar gallium nitride containing substrates
US8409892B2 (en) * 2011-04-14 2013-04-02 Opto Tech Corporation Method of selective photo-enhanced wet oxidation for nitride layer regrowth on substrates
DE102012107001A1 (de) * 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
FR3032064B1 (fr) * 2015-01-22 2018-03-09 Aledia Dispositif optoelectronique et son procede de fabrication
JP2019515860A (ja) * 2016-04-01 2019-06-13 ヘキサジェム アーベー Ｉｉｉ族窒化物材料の平坦な表面の形成
EP3340279A1 (en) * 2016-12-21 2018-06-27 IMEC vzw Method for selective epitaxial growth of a group iii-nitride layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845135A (en) * 2006-12-12 2008-11-16 Univ California Crystal growth of M-plane and semi-polar planes of (Al, In, Ga, B)N on various substrates
US8247887B1 (en) * 2009-05-29 2012-08-21 Soraa, Inc. Method and surface morphology of non-polar gallium nitride containing substrates
US20110186810A1 (en) * 2010-02-01 2011-08-04 Hermes-Epitek Corp. Optoelectronic component with three-dimension quantum well structure and method for producing the same
CN103190041A (zh) * 2010-10-26 2013-07-03 加利福尼亚大学董事会 通过基底和外延层图案化限制在iii-氮化物异质结构中的应变松弛
CN103582934A (zh) * 2011-06-01 2014-02-12 国际商业机器公司 用于自发式材料剥落的低温方法

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