KR20120057600A - 반도체 기판, 그 제조방법, 반도체 디바이스 및 그 제조방법 - Google Patents

반도체 기판, 그 제조방법, 반도체 디바이스 및 그 제조방법 Download PDF

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KR20120057600A
KR20120057600A KR1020120051938A KR20120051938A KR20120057600A KR 20120057600 A KR20120057600 A KR 20120057600A KR 1020120051938 A KR1020120051938 A KR 1020120051938A KR 20120051938 A KR20120051938 A KR 20120051938A KR 20120057600 A KR20120057600 A KR 20120057600A
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Abstract

이종 재료의 기판상에서 평탄하고 박리가 용이한 GaN 기판을 저비용으로 제조하는 것을 가능하게 하는 제조 방법을 제공함과 동시에, 그 GaN 기판을 이용해 제조하는 LED나 레이져 다이오드 등의 반도체 디바이스의 저비용화, 성능 향상 또는 장기 수명화를 실현하는 것이다.
본 발명의 반도체 기판은, 기판과, 상기 기판상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 소정의 패턴 형상으로 형성된 금속성 재료층과, 상기 제1 반도체층 상 및 상기 금속성 재료층 상에 형성된 제2 반도체층과, 상기 금속성 재료층보다 하층 부분의 상기 제1 반도체층에 형성된 공동을 갖는다.

Description

반도체 기판, 그 제조방법, 반도체 디바이스 및 그 제조방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, AND MANUFACTURING METHODS THEREOF}
본 발명은 반도체 기판, 그 제조 방법, 반도체 디바이스 및 그 제조방법에 관한 것이다. 특히, 기판상에 GaN층을 형성하는 반도체 기판, 그 제조 방법, 반도체 디바이스 및 그 제조방법에 관한 것이다.
질화 갈륨(GaN)계 반도체를 이용한 발광 다이오드(이하, LED라 한다)는, 신호기나 액정 패널의 백 라이트 등의 다양한 기기에 이용되고 있다. LED의 발광 효율은, 결정의 전위 밀도, 결함에 의해 영향을 받는다고 알려져 있다. GaN계 반도체의 결정성장은, 사파이어 등의 이종기판상에서 행해지지만, GaN층과 기판 사이의 격자 부정합 및 열팽창계수의 불균형(mismatch)이 발생해, 고전위 밀도나 결함의 증대를 가져온다고 여겨지고 있다.
여기서, GaN계 반도체의 결정 성장은, GaN 기판 등의 동종 재료의 기판상에서 행하는 것이 바람직하다. 한편, GaN은 질소의 해리율이 높은 것 등에 의해 GaN 융액의 형성이 어렵고, GaN 기판의 제조를 곤란하게 하고 있다. 또한, GaN 기판 용으로 성장시킨 GaN 벌크 결정을 GaN 기판으로서 박리하기 위해, 기계 연마나 레이저 박리 등이 이용되고 있지만, 실용적인 사이즈의 GaN 기판을 잘 재현하는 것은 상당히 곤란하였다. 특히, 레이저 박리는 방대한 시간을 요하고, GaN 기판의 비용을 상승시키는 원인이 되고 있다.
또한, 비특허문헌 1에서는, 석영기판 상, W, Mo, Ta, 및 Nb의 고융점 금속기판 상, 및 Si기판 상의 각각에, 플라즈마 분자 선 에피택시(plasma assisted molecular beam epitaxy)를 이용하여 GaN을 결정 성장시키는 예를 나타내고 있다.
전술한 바와 같이, GaN 기판의 제조는 상당히 곤란하고 비용도 많이 들기 때문에, LED나 레이저 다이오드 등의 반도체 디바이스는 사파이어 등의 이종 기판상에서 GaN층을 성장시켜 제조되는 경우가 많다. 하지만, 전술한 고 전위밀도나 결함의 증대에 의해, LED의 발광성능의 향상을 방해하고 있다. 게다가, 사파이어 기판은 GaN 기판에 비해 열전도율이 낮고 디바이스의 열방열성을 저하시킨다. 이것은 LED나 레이저 다이오드를 제조하는 경우, 장수명화를 방해하는 원인이 된다.
비특허문헌 1 : "Polycrystalline GaN for light emitter and field electron emitter applications" S. Hasegawa, S. Nishida, T. Yamashita, H. Asahi, Thin Solid Films 487 (2005) 260-267 비특허문헌 2 : "Buried Tungsten Metal Structure Fabricated by Epitaxial-Lateral-Overgrown GaN via Low-Pressure Metalorganic Vapor Phase Epitaxy" M. Haino, et. Al., Jpn. J. Appl. Phys., 39 (2000) L449
본 발명이 해결하려고 하는 기술적 과제는, 이종 재료의 기판상에서 평탄하고 박리가 용이한 GaN 기판을 저비용으로 제조하는 것을 기능하게 하는 제조방법을 제공함과 동시에, 그 GaN 기판을 이용하여 제조하는 LED나 레이저 다이오드 등의 반도체 디바이스의 성능향상 또는 장수명화를 실현하는 것이다.
본 발명의 일 실시형태에 의하면, 제1 기판 상에 적어도 제1 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계; 상기 화합물 반도체층들 상에 제2 기판을 배치하는 단계; 및 상기 화합물 반도체층들로부터 상기 제1 기판을 분리하는 단계를 포함하며, 상기 복수의 화합물 반도체층을 형성하는 단계:는 상기 제1 반도체층 상에 패턴 층을 형성하는 단계; 상기 제1 반도체층에 복수의 공동을 형성하는 단계; 및 상기 공동들의 부피를 증가시키는 단계를 포함하며, 상기 공동들의 부피를 증가시키는 단계:는 상기 패턴 층의 상부에 제2 반도체층을 형성하는 단계를 포함하는 발광 다이오드 소자 제조 방법이 제공된다.
상기 패턴 층은 산화물 층을 포함할 수 있다.
상기 패턴 층은 스트라이프 패턴으로 이루어질 수 있다.
상기 패턴 층은 홀을 포함할 수 있다.
상기 공동의 중앙과 제1 기판 사이의 거리는 상기 공동의 가장자리와 상기 제1 기판 사이의 거리 보다 가까울 수 있다.
본 발명에 의하면 이종 기판상에 평탄하고 박리가 용이한 GaN 기판을 저비용으로 제조하는 것을 가능하게 하는 제조방법을 제공할 수 있음과 동시에, 그 GaN 기판을 이용하여 제조하는 LED나 레이저 다이오드 등의 반도체 디바이스의 저비용화, 성능 향상 또는 장수명화를 실현할 수 있다.
도 1은 본 발명의 실시형태에 관한 반도체 기판의 제조방법을 도시한 도면이며, (A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 제2 GaN층 형성 종료를 도시한 단면도, (E)는 사파이어 기판을 박리한 단면도, (F)는 완성한 GaN 기판의 단면도이다.
도 2는 실시예 1에 관한 반도체 기판의 SEM 단면사진이다.
도 3은 실시예 1에 관한 EDX의 스펙트럼도이다.
도 4는 실시예 1에 관한 (A)는 도 2 확대영역의 SEM 단면사진, (B)는 Ga의 EDX도, (C)는 Al의 EDX도, (D)는 O의 EDX도이다.
도 5는 실시예 1에 관한 (A)는 반도체 기판의 SEM 단면사진, (B)는 반도체 기판의 SEM 표면사진이다.
도 6은 실시예 1에 관한 반도체기판의 EDX도이며, (A)는 Ga의 EDX도, (B)는 Ta의 EDX도이다.
도 7은 비교예1에 관한 (A)는 반도체 기판의 SEM 조감사진, (B)는 반도체 기판의 SEM 표면사진이다.
도 8은 비교예1에 관한 (A)는 도 7(B)의 EDX의 스펙트럼도, (B)는 도 7(B)의 Ga의 EDX도, (C)는 도 7(B)의 N의 EDX도이다.
도 9는 비교예1에 관한 (A)는 보이드의 SEM 단면사진, (B)는 (A)의 EDX의 스펙트럼도이다.
도 10은 비교예1에 관한 (A)는 도 9(A)의 Ga의 EDX도, (B)는 도 9(A)의 N의 EDX도, (C)는 도 9(A)의 Ta의 EDX도이다.
도 11은 본 발명의 실시형태 3에 관한 LED 어레이 구성을 도시한 단면도이다.
도 12는 실시예 2에 관한 반도체 기판의 SEM 단면사진이다.
도 13은 실시예 3에 관한 반도체 기판의 SEM 단면사진이다.
도 14는 실시예 4에 관한 반도체 기판의 SEM 단면사진이다.
도 15는 (A)는 두께 5nm의 Ta층이 Ta2O5로 변화한 예를 모식적으로 도시한 도면, (B)는 두께 100nm의 Ta층의 표면이 Ta2O5로 변화한 예를 모식적으로 도시한 도면이다.
도 16은 (A)는 두께 5nm의 Ta마스크를 형성한 기판의 SEM 표면사진, (B)는 두께 10nm의 Ta2O5마스크를 형성한 기판의 SEM 단면사진이다.
도 17은 본 발명의 실시형태 2에 관한 반도체 기판의 제조방법을 도시한 도면이며, (A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 제2 GaN층의 형성 종료를 도시한 단면도, (E)는 사파이어 기판을 박리한 단면도, (F)는 완성된 GaN 기판의 단면도이다.
도 18의 (A)는 실시예 5에 관한 반도체 기판의 SEM 단면 사진, 도 18의 (B)는 비교예1에 관한 반도체 기판의 SEM 단면 사진이다.
도 19는 실시예 6에 관한 (A)는 조건 1로 형성한 반도체 기판의 SEM 단면 사진, (B)는 조건 2로 형성한 반도체 기판의 SEM 단면 사진이다.
도 20은 비교예 2에 관한 W층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다.
도 21은 비교예 2에 관한 Pt층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다.
도 22는 비교예 2에 관한 Ni층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다.
도 23은 비교예 2에 관한 Mo층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다.
도 24A는 본 발명의 실시형태 3에 관한 반도체 기판 제조 방법을 도시한 도면이며, (A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 초음파 세정에 의해 Ta층을 제거한 제2 GaN층을 도시한 단면도, (E)는 제2 GaN층의 형성 완료를 도시한 단면도이다.
도 24B는 본 발명의 실시형태 3에 관한 반도체 기판 제조 방법을 도시한 도면이며, (A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 초음파 세정에 의해 Ta층을 제거한 제2 GaN층을 도시한 단면도, (E)는 제3 GaN층의 형성 완료를 도시한 단면도이다.
도 25A는 도 24A에 계속되는 반도체 기판 제조 방법을 도시한 도면이며, (A)는 사파이어 기판을 박리한 단면도, (B)는 완성한 GaN 기판의 단면도이다.
도 25B는 도 24B에 계속되는 반도체 기판 제조 방법을 도시한 도면이며, (A)는 사파이어 기판을 박리한 단면도, (B)는 완성한 GaN 기판의 단면도이다.
도 26은 실시형태 3에 관한 (A)는 제2 GaN층의 일부를 형성한 반도체 기판의 SEM 표면 사진, (B)는 (A)의 SEM 단면 사진이다.
도 27은 실시형태 3에 관한 (A)는 Ta층이 제거된 반도체 기판 표면의 광학 현미경 사진, (B)는 (A)의 기판에 제2 GaN층을 형성한 반도체 기판의 SEM 단면사진이다.
도 28은 실시형태 3에 관한 (A)는 제1 GaN층의 간격이 좁은 경우의 GaN층의 성장 상태를 모식적으로 도시한 단면도, (B)는 제1 GaN층의 간격이 넓은 경우의 GaN층의 성장 상태를 모식적으로 도시한 단면도이다.
도 29는 실시형태 3에 관한 (A)는 제1 GaN층의 간격이 좁고, MOCVD 장치 내의 압력이 낮은 경우의 TMG의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도, (B)는 제1 GaN층의 간격이 넓고, MOCVD 장치 내의 압력이 높은 경우의 TMG의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도, (C)는 제1 GaN층의 간격이 좁고, MOCVD 장치 내의 압력이 높은 경우의 TMG의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도, (D)는 제1 GaN층의 간격이 넓고, MOCVD 장치 내의 압력이 낮은 경우의 TMG의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도이다.
이하, 첨부한 도면에 근거해 본 발명의 실시형태에 대해 상세하게 설명한다. 또한, 이하에 기재하는 실시형태는 각각 본 발명의 한 형태에 지나지 않고, 본 발명은 이러한 실시형태로 한정되는 것은 아니다.
(실시형태 1)
도 1은 실시형태 1에 관한 반도체 기판(100)의 제조 방법을 개략적으로 도시한 도면이다. 도 1(A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 완성한 반도체 기판의 단면도, (E)는 사파이어 기판을 박리하는 공정을 도시한 단면도, (F)는 완성한 GaN 기판의 단면도이다.
도 1(A)를 참조하면, 101은 사파이어(Al2O3) 기판이다. 우선, 사파이어 기판(101)상에 2㎛두께 정도의 제1 GaN층(102)를 형성한다. 이 제1 GaN층(102)의 두께는 일례이며, 본 발명을 한정하는 것은 아니다.
다음으로, 도 1(B)를 참조하면, 제1 GaN층(102)상에 EB(Electron Beam) 증착 및 리프트오프를 이용해 50nm두께 정도의 Ta층(금속성 재료층)(103)을 스트라이프 형상으로 5㎛ 폭, 5㎛ 간격으로 형성한다. 이 Ta층(103)의 형상, 두께, 폭, 간격은 일례이며, 본 발명을 한정하는 것은 아니다.
다음으로, 도 1(C)를 참조하면, 제1 GaN층(102)상 및 Ta층(103)상에 유기 금속기상성장법(이하, MOCVD법이라 한다)을 이용해 제2 GaN층(104)을 형성한다. 도 1(C)는, 제2 GaN층(104)의 형성 도중 상태를 나타낸다. 이 경우, GaN층의 N와 Ta가 결합해 TaN가 생겨 이것이 이물(異物)이 되어, 보다 N가 진한 기상 중으로 상승해 간다. 900℃이상에서 TaN는 불안정해지고, 그 불안정함에 따라 구멍이 깊어지고 공동(102a)이 형성된다. GaN의 N는 TaN이 되지만, Ga가 남는다. 이 Ga는 기상 성장 중에 퇴적하는 Ga와 동일한 것이므로, 원료로서 사용된다. 그러나, Ta막 상에 GaN를 성장시킨 예가 있다. 상기 비특허 문헌 1에서는, Ta층(103)의 표면은 Ta뿐만 아니라, 공기 중에서 처리되는 것에 의해 Ta2O5가 되어 있을 가능성이 있는 것이 판명되었다.
다음으로, 도 1(D)를 참조하면, 제2 GaN층(104)의 형성이 종료해, 반도체 기판(100)이 완성된다. MOCVD법에 의해 제2 GaN층(104)의 형성을 진행시키면, 도면과 같이, Ta층(103)의 하층에 있는 제1 GaN층(102)의 에칭이 진행되고, 공동(102a)의 형성 영역도 거의 사파이어 기판(101)상까지 확대된다. 또한, 제2 GaN층(104)의 성장과 함께, 제1 GaN층(102)의 성장도 진행하기 위해, 도 1에 도시한 바와 같이 기판 표면은 평탄화된다.
다음으로, 도 1(E)를 참조하면, 사파이어 기판(101)이 박리된다. 계속해서, 도 1(F)를 참조하면, 박리한 제1 GaN층(102)을 연마하는 것으로써, GaN 기판(100)을 얻을 수 있다. 이 GaN 기판(100)의 도면의 상면 측에 Si나 SiC등의 실리콘계 기판을 부착하고 하면측을 평탄 가공하여, 디바이스 제조용의 반도체 기판으로 해도 좋다. 게다가, 사파이어 기판(101)을 박리하는 경우, 제1 GaN층(102)에 형성된 공동(102a)을 이용하는 것이 가능하다. 사파이어 기판(101)을 박리하는 경우, 예를 들면, 레이저 리프트오프법을 이용해도 좋고, 연마법을 이용해도 좋다. 본 실시형태는, 사파이어 기판(101)을 박리하는 방법을 특히 한정하는 것은 아니다.　
이상과 같이, MOCVD법을 이용해 GaN층을 갖는 반도체 기판(100)을 형성하는 경우, 공동(102a)을 이용해 제1 GaN층(102)를 사파이어 기판(101)으로부터 박리하는 것이 용이해져, 박리한 GaN층을 GaN 기판으로서 이용하는 것이 가능해 진다. 따라서, 종래의 GaN 기판보다 저비용으로 GaN 기판을 제조하는 것이 가능하게 된다.
다음으로, 상기 반도체 기판(100)의 제조 방법의 구체적인 예들에 대해, 이하에서 설명한다.
(실시예 1)
본 실시예 1에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 과정에 대해 설명한다, 원료 가스로서 트리 메틸 갈륨(이하, TMG라 한다)을 이용해 TMG를 20μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 나타낸다. 또한, 본 실시예 1에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 50 nm의 Ta층(103)을 형성한다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 2에 도시하였다. 도 2는, 반도체 기판(100) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Ta층(103) 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다. 이 공동(102a)을 포함한 도면에 도시된 확대 영역에 대해, 에너지 분산형 X선 분광기(이하, EDX라 한다)를 이용해 분석한 결과를 도 3에 도시하였다.　
도 3의 EDX에 의한 스펙트럼도에 도시한 바와 같이, 제1 GaN층(102)의 GaN와 사파이어 기판(101)의 Al 및 O가 관측되고, Ta는 대부분 관측되지 않았다. 또한, 도 4(B)~(D)의 EDX도에 도시한 바와 같이, 제1 GaN층(102)의 Ga와 사파이어 기판(101)의 Al 및 O가 관측되었지만, Ta는 관측되지 않았다.
이번 실시예 1에서는, 제2 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다. 이 Ta층(103)에 형성된 구멍(103a)의 분석 결과를 도 5 및 도 6에 도시하고 상세히 설명한다. 또한, 도 5 및 도 6에 도시된 분석 결과는, 전술한 MOCVD장치를 이용한 제2 GaN층(104)의 형성 과정을 도중에 정지하여, EDX에 의해 분석한 결과이다.
도 5를 참조하면, (A)는 반도체 기판(100)의 SEM 단면 사진이며, (B)는 반도체기판(100)의 SEM 표면 사진이다. 도 6을 참조하면, (A)는 도 5(B)의 반도체 기판(100)의 표면으로부터 EDX 분석한 Ga의 EDX도이며, (B)는 도 5(B)의 반도체 기판(100)의 표면으로부터 EDX 분석한 Ta의 EDX도이다.
도 5(A)에 도시된 반도체 기판(100)의 SEM 단면 사진에서는, Ta층(103)의 하층에 있는 제1 GaN층(102)가 에칭되어 공동(102a)이 형성된 것을 관측했다. 도 5(B)에 도시된 반도체 기판(100)의 SEM 표면 사진에서는, Ta층(103)의 표면에 구멍(103a)이 형성된 것을 관측했다. 더욱이, 이 구멍(103a)을 포함한 Ta층(103)의 표면을 EDX법에 의해 Ga, Ta에 대해 분석한 결과를 도 6(A) 및 (B)에 도시하였다. 이러한 EDX도에 의해, Ta층(103)이 남고 Ta층(103)상에 Ga 및 GaN가 얇게 성장하는 것이 판명되었다.
이상과 같이, 본 실시예 1에 관한 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 조건을 조정해, Ta층을 이용해 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시형태 1에서 나타낸 제2 GaN층(104)을 형성할 때에, 제1 GaN층(102)의 성장과 함께 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능해졌다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것으로써, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해지는 것이 판명되었다.
더욱이, 본 실시예 1에 나타낸 MOCVD 장치의 설정 조건은, 일례이며, 전술한 제1 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 1에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또한, 본 실시예 1에서는, 제2 GaN층(104)의 성장 과정에서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때에, 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또한, Ta층(103)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 디바이스의 예에 대해서는, 후술한다.
또한, 본 실시예 1에 나타낸 반도체 기판(100)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 가지는 GaN층을 형성하는 기판(101)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감할 수 있다.
(실시예 2)
본 실시예 2에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMG를 이용해 TMG를 20μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 나타낸다. 또한, 본실시예 2에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 30nm의 Ta층(103)을 형성하였다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 12에 도시하였다. 도 12는 반도체 기판(100) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Ta층(103)의 형성 영역의 하층에 있는 제1 GaN층(102)의 일부에는 공동(102a)이 형성되어 있다. 또한, 이번 실시예 2에서는, 제2 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 2에 관한 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 조건을 조정해, Ta층(103)을 이용해 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시예 2에 나타난 제2 GaN층(104)을 형성할 때에, 제1 GaN층(102)의 성장과 함께, 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능해졌다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것에 의해, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해지는 것이 판명되었다.
도 12에 도시한 단면도에서는, Ta층(103)의 바로 밑 전체가 아니고, 각 Ta층(103)의 좌우 양단 부분의 하층에 위치하는 제1 GaN층(102)내에 에칭에 의한 공동(102a)이 형성되어 있다. 이것은, 제1 GaN층(102)내에 에칭이 각 Ta층(103)의 좌우 양단 부분부터 진행하는 것을 나타내고 있다.
또한, 본 실시예 2에 나타낸 MOCVD 장치의 설정 조건은, 일례이며, 전술한 제1 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 2에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또한, 본 실시예 2에서는, 제2 GaN층(104)의 성장 과정에서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때에, 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또한, Ta층(103)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 디바이스의 예에 대해서는 후술한다.
또한, 본 실시예 2에 나타낸 반도체 기판(100)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 가지는 GaN층을 형성하는 기판(101)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감하는 것이 가능하다.
(실시예 3)
본 실시예 3에서는, MOCVD장치를 이용해 제2 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMG를 이용해 TMG를 20μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 나타낸다. 또한, 본 실시예 3에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 50 nm인 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 13에 도시하였다. 도 13은 반도체 기판(100) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Ta층(103)의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다. 또한, 이번 실시예 3에서는, 제2 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 3에 관한 반도체 기판(100)에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 조건을 조정해, Ta층(103)을 이용해 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시형태 1에서 나타난 제2 GaN층(104)을 형성할 때에, 제1 GaN층(102)의 성장과 함께, 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것으로써, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해지는 것이 판명되었다.
또한, 본 실시예 3에 나타낸 MOCVD 장치의 설정 조건은, 일례이며, 전술한 제1 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 3에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또한, 본 실시예 3에서는, 제2 GaN층(104)의 성장 과정에서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때에, 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또한, Ta층(103)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 디바이스의 예에 대해서는 후술한다.
또한, 본 실시예 3에 나타낸 반도체 기판(100)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 가지는 GaN층을 형성하는 기판(101)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감하는 것이 가능하다.
(실시예 4)
본 실시예 4에서는, MOCVD장치를 이용해 제2 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMG를 이용해 TMG를 20μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 나타낸다. 또한, 본 실시예 4에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 100nm의 Ta층(103)을 형성하고 있다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 14에 도시하였다. 도 14는 반도체 기판(100) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Ta층(103)의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다. 또한, 이번 실시예 4에서는, 제2 GaN층(104)의 형성 과정에서 Ta층(103)에 구멍(103a)이 형성되는 것을 관측했다.
본 실시예 4에 관한 반도체 기판(100)에서는, MOCVD장치를 이용해 제2 GaN층(104)을 형성하는 조건을 조정해, Ta층(103)을 이용해 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시형태 1에서 나타난 제2 GaN층(104)을 형성할 때에, 제1 GaN층(102)의 성장과 함께, 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층을 형성하는 것으로써, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해지는 것이 판명되었다.
더욱이, 본 실시예 4에 나타낸 MOCVD장치의 설정 조건은 일례이며, 전술한 제1 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 4에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD 장치의 설정 조건을 조정했다.
또한, 본 실시예 4에서는, 제2 GaN층(104)의 성장 과정에서, Ta층(103)에 구멍(103a)이 형성되는 경우를 나타냈지만, 예를 들면, Ta층(103)을 형성할 때에, 미리 구멍을 형성한 패턴 마스크를 이용해 Ta층(103)을 형성하도록 해도 좋다. 또한, Ta층(103)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(100)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(100)을 이용한 디바이스의 예에 대해서는 후술한다.
또한, 본 실시예 4에 나타낸 반도체 기판(100)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 가지는 GaN층을 형성하는 기판(101)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감하는 것이 가능하다.
(비교예 1)
다음으로, 전술한 실시예 1에 대한 비교예에 대해 설명한다. 이 비교예에서는, MOCVD 장치의 설정 조건을 변경해, 반도체 기판(100)의 제2 GaN층(104)을 형성하는 구체적인 예를 설명한다.
본 비교예 1에서는, 원료 가스로서 TMG를 이용해 TMG를 87μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 5시간 행한 예를 나타낸다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(100)을 도 7에 도시하였다. 도 7을 참조하면, (A)는 반도체 기판(100) 일부분의 SEM 단면 사진이며, (B)는 (A)의 표면을 부분적으로 확대한 SEM 표면 사진이다. 이 도면에서 명확하듯이, 제2 GaN층(104) 면상에는, 입자 형상의 물질이 석출되었고 Ta층(103)의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다. 입상의 물질은, 이하의 EDX 분석 및 EDX 분석에 의해 Ga입자, N입자, Ta입자임이 판명되었다.
상기 입상 물질의 표면을 EDX 분석한 결과를 도 8에 도시하였다. 도 8을 참조하면, (A)는 도 7(B)의 입상 물질을 EDX 분석한 스펙트럼도면이며, (B)는 도 7(B)의 입상 물질을 EDX 분석한 Ga의 EDX도이며, (C)는 도 7(B)의 입상 물질을 EDX 분석한 N의 EDX도이다. 도 8(A)의 스펙트럼도에 도시한 바와 같이 Ga 및 N와 약간의 Ta가 관측되어, 도 8(B) 및 (C)의 EDX도에 도시한 바와 같이 Ga 및 N가 관측되었다.
더욱이, 입상 물질의 단면을 EDX 분석한 결과를 도 9 및 도 10에 도시하였다. 도 9를 참조하면, (A)는 도 7(B)의 입상 물질로서의 보이드 부분을 확대한 SEM 단면 사진이며, (B)는 (A)의 단면을 EDX 분석 스펙트럼도이다. 도 10을 참조하면, (A)는 도 9(A)의 단면을 EDX 분석한 Ga의 EDX도이며, (B)는 도 9(A)의 단면을 EDX분석한 N의 EDX도이며, (C)는 도 9(A)의 단면을 EDX 분석한 Ta의 EDX도이다.
도 9(B)의 스펙트럼도에 도시한 바와 같이, 제2 GaN층(104) 및 입상 물질의 Ga 및 N, Ta층(103)의 Ta, 사파이어 기판(101)의 Al 및 O가 관측되었다. 또한, 도 10(A)~(C)에 도시한 바와 같이, 보이드 부분에 Ga, N, Ta가 관측되었다.
이상의 관측 결과로부터 제2 GaN층(104)의 면상에서 석출한 입상 물질은, Ga입자, N입자와 Ta입자인 것이 판명되었다.
(Ta층의 Ta2O5 형성에 대해)
상기 실시예 1 내지 실시예 4에서는, Ta층(103)의 두께를 30nm, 50nm, 100nm으로 변경하는 예를 나타냈다. 이와 같이 Ta층(103)의 두께를 변경해도, 제1 GaN층(104) 중에는 에칭에 의해 공동(102a)이 형성되는 것을 확인할 수 있었다.
Ta층(103)은, 그 두께에 따라 Ta2O5가 생성되는 영역이 변화하는 것을, 도 15에 모식적으로 도시하였다. 도 15(A)는, 두께 5nm의 Ta층(103)이 Ta2O5로 변화한 예를 나타내고, 도 15(B)는, 두께 100nm의 Ta층(103)의 표면이 Ta2O5로 변화한 예를 나타낸다. 제1 GaN층(102)의 표면에 Ta층(103)을 EB증착 장치로 증착한 후, MOCVD장치까지 옮기는 동안에 Ta층(103)은 대기 중에 노출된다. 그 사이에 Ta와 산소가 반응해 Ta층(103)이 Ta2O5로 변화하는 것이 판명되었다. 이 때문에, 도 15(A)에 도시한 Ta층(103)의 두께를 5nm로 했을 경우는 전체가 Ta2O5로 변화하고, 도 15(B)에 도시한 Ta층(103)의 두께를 100nm로 했을 경우는 표면이 Ta2O5로 변화하는 것이 판명되었다. 즉, Ta가 실온에서 공기에 접하면 Ta2O5가 생긴다. 도 15(A)에 두께 5nm의 Ta막이 GaN층 상의 횡방향으로 성장하는 예를 모식적으로 도시하였다. 또한, 실제로 두께 10nm의 Ta2O5를 기판 상의 횡방향으로 성장시킨 예를 도 16에 도시하였다. 양쪽 모두, Ta막 아래의 GaN층이 에칭되는 일 없이, 성장이 진행된다. 즉, 두께 5nm의 Ta막을 형성한 기판을, 공기 중에서 MOCVD 장치까지 옮긴 결과, 도 15(A)에서는 5nm의 Ta2O5가 형성되었다. Ta2O5는 매우 좋은 횡방향으로 성장하는 마스크이다. 한편, 도 15(B)에 도시한 두께 100nm의 Ta를 형성했을 경우는 사정이 다르다. Ta를 EB증착으로 형성하는 경우, 원료의 Ta를 공기 중에서 장착하기 때문에, Ta표면에 얇은 산화막이 증착된다. 이것을 더욱 증착하면, 처음에는 Ta2O5가 되지만, 이 상태는 점차 자리를 잡아, Ta금속의 증착이 된다. 따라서, GaN층상의 Ta의 Ta2O5의 막 두께는 5nm이하이며, 부분적으로 Ta인 부분이 포함되어 있다. 이 Ta2O5막에서 윗층은 Ta이다. 그리고, Ta층 형성 후의 기판을 공기 중에서 MOCVD장치까지 움직임에 의해, Ta층의 표면에 얇게 Ta2O5막이 형성된다. 그 결과, Ta층의 표면을 얇게 Ta2O5막으로 감싼 형태가 된다. 이 Ta층 가운데, GaN층 상의 Ta2O5막은, 부분적으로 Ta가 섞인 층이 된다. 이 모습을 도 15(B)에 모식적으로 도시하였다. GaN층의 N와 Ta층의 Ta는 결합하여 TaN가 되지만, Ga는 기상 성장 중에 퇴적하는 Ga와 동일한 것이므로, 그대로 원료로서 사용된다.
상기 실시예 1 내지 실시예 4에서, Ta층(103)이 산화한 Ta2O5영역은, 제1 GaN층(104)에 대해서 횡방향으로 성장해 매우 좋은 에칭 마스크로서 작용한다. 이 때문에, 실시예 2에 대해 도 12에 도시한 바와 같이, 두께가 30 nm의 Ta층(103)의 좌우 양단 부분에서는 Ta2O5 영역이 형성되지 않고, 이 부분의 하층에 위치하는 제1 GaN층(102)로부터 공동(102a)의 형성이 진행하는 것이 판명되었다. 두께가 50nm, 100nm로 한 Ta층(103)을 형성한 실시예 3 및 4에서도, 그 표면에 Ta2O5영역이 형성되어 제1 GaN층(104)에 대해서 에칭 마스크로서 작용하기 때문에 동일하게 공동(102a)의 형성이 진행한다.
따라서, 에칭 마스크로서 작용시키는 Ta2O5영역이 형성되는 Ta층(103)의 두께는, 실시예 1 내지 실시예 4에 나타난 것처럼 20 nm~100 nm여도 좋다. 또한, 제1 GaN층 상에 두께 5nm의 Ta마스크를 형성한 예를 도시한 도 16(A)에서는, Ta마스크의 하층에 공동이 형성되지 않았다. 또한, Ta2O5마스크만을 형성한 예를 도시한 도 16(B)에서는, Ta2O5마스크가 GaN층 상, 및 InGaAIn상에 형성 가능한 것을 확인했다. 따라서, Ta층(103)의 두께에 의하지 않고 Ta2O5마스크가 형성되기 때문에, 상기 실시예 1 내지 실시예 4에 나타난 것처럼, Ta2O5마스크의 하층에 위치하는 제1 GaN층(102)내에 공동(102a)의 형성을 진행시키는 것이 가능하다.
(실시형태 2)
상기 실시형태 1에서는, 제1 GaN층(102)상에 Ta층(103)을 스트라이프 형상으로 형성하고, 이 Ta층(103)을 에칭 마스크로서 작용시켜, Ta층(103)의 하층의 제1 GaN층(102)에 공동(102a)을 형성시키는 경우를 나타냈다. 본 실시형태 2에서는, 에칭 마스크의 재료로서 Ti와 Cr를 이용하는 경우에 대해 설명한다.
도 17은, 실시형태 2와 관련되는 반도체 기판(300)의 제조 방법을 개략적으로 도시한 도면이다. 도 17(A)은 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ti층(또는, Cr층)을 형성하는 공정을 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 완성한 반도체 기판의 단면도, (E)는 사파이어 기판을 박리하는 공정을 도시한 단면도, (F)는 완성한 GaN 기판의 단면도이다. 또한, 도 17을 참조하면, 도 1에 도시한 반도체 기판(100)과 동일한 구성 부분에는 동일한 참조번호를 붙였다.
도 17(A)을 참조하면, 101은 사파이어(Al2O3) 기판이다. 우선, 사파이어 기판(101)상에 2㎛ 두께 정도의 제1 GaN층(102)을 형성한다. 이 제1 GaN층의 두께는 일례이며, 본 발명을 한정하는 것은 아니다.
다음으로, 도 17(B)을 참조하면, 제1 GaN층(102)상에 EB(Electron Beam) 증착 및 리프트오프를 이용해 50nm두께 정도의 Ti층(금속성 재료층)(301)을 스트라이프 형상으로 5㎛ 폭, 5㎛ 간격으로 형성한다. 이 Ti층(301)의 형상, 두께, 폭, 간격은 일례이며 본 발명을 한정하는 것은 아니다.
다음으로, 도 17(C)을 참조하면, 제1 GaN층(102)상 및 Ti층(301)상에 유기 금속 기상 성장법 (이하, MOCVD법이라 한다)을 이용해 제2 GaN층(104)을 형성한다. 이 도 17(C)은, 제2 GaN층(104)의 형성 도중 상태를 나타낸다. 이 경우, GaN층의 N와 Ti가 결합해 TiN가 생겨 이것이 이물이 되어, 보다 N가 진한 기상 중으로 상승해 간다. 900℃이상에서 TiN는 불안정해져, 그 불안정함에 따라 구멍이 깊어지고, 공동(102a)이 형성된다. GaN의 N는 TiN가 되지만, Ga가 남는다. 이 Ga는 기상 성장 중에 퇴적하는 Ga와 동일한 것이므로, 원료로서 사용된다.
다음으로, 도 17(D)을 참조하면, 제2 GaN층(104)의 형성이 종료하고, 반도체 기판(300)이 완성된다. MOCVD법에 의해 제2 GaN층(104)의 형성을 진행하면, 도면에 도시한 바와 같이 Ti층(301)의 하층에 있는 제1 GaN층(102)의 에칭이 진행되고, 공동(102a)의 형성 영역도 거의 사파이어 기판(101)상까지 확대된다. 또한, 제2 GaN층(104)의 성장과 함께, 제1 GaN층(102)의 성장도 진행하기 때문에, 도 17에 도시된 바와 같이 기판 표면은 평탄화된다. 이 때문에 본 실시형태 2의 반도체 기판(300)에서는 기판 표면을 평탄화하는 공정을 생략하는 것이 가능하다.
도 17(E) 및 (F)는, 사파이어 기판(101)을 박리하는 공정과, 박리한 제1 GaN층(102)을 연마하는 공정이며, 실시형태 1의 도 1(E) 및 (F)에서 설명한 공정과 동일하므로, 설명은 생략한다.
이상과 같이, MOCVD법을 이용하여 GaN층을 가지는 반도체 기판(300)을 형성하는 것에 의해, 공동(102a)을 이용하여 제1 GaN층(102)을 사파이어 기판(101)으로부터 박리하는 것이 용이해져, 박리한 GaN층을 GaN 기판으로서 이용하는 것이 가능해진다. 따라서, 종래의 GaN 기판보다 저렴한 비용으로 GaN 기판을 제조하는 것이 가능해진다. 도 17에 도시한 반도체 기판(300)의 제조 공정은, 에칭 마스크의 재료로서 Cr층을 이용한 경우의 반도체 기판(300)의 구체적인 예에 대해서는 이하 실시예 5에서 설명한다.
(실시예 5)
다음으로, 상기 Ti층(301)을 형성한 반도체 기판(300)의 제조 방법의 구체예에 대해서, 이하에서 설명한다. 본 실시예 5에서는 MOCVD장치를 이용하여 제2 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMG를 이용하고, TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정하여 결정 성장을 50분 행한 예를 나타낸다. 또한, 실시예 5에서는 제1 GaN층(102)상에 스트라이프 형상으로 두께가 50nm의 Ti층(301)을 형성하고 있다.
상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(300)을 도 18(A)에 도시하였다. 도 18(A)는 반도체 기판(300) 일부분의 SEM 단면사진이다. 이 도면에서 명확하듯이, Ti층(301)의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다. 또한, 이번 실시예 5에서는 제2 GaN층(104)의 형성 과정에서 Ti층(301)에 구멍(301a)이 형성되는 것을 관측했다.(도 17(C), (D)참조)
본 실시예 5에 관한 반도체 기판(300)에서는, MOCVD장치를 이용하여 제2 GaN층(104)을 형성하는 조건을 조정하여 Ti층(301)을 이용하여 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서 본 실시형태 2에서 나타난 제2 GaN층(104)을 형성할 때, 제1 GaN층(102)의 성장과 함께, 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능해졌다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층으로서 Ti층(301)을 형성하는 것에 의해, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해짐이 판명되었다.
또한, 본 실시예 5에 나타낸 MOCVD장치의 설정 조건은 일례이며, 전술한 제1 GaN층(102)의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비교해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 5에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD장치의 설정 조건을 조정했다.
또한, 본 실시형태 2에서는, 제2 GaN층(104)의 성장 과정에서, Ti층(301)에 구멍(301a)이 형성되는 경우를 나타냈지만, 예를 들면, Ti층(301)을 형성할 때에, 미리 구멍을 형성한 패턴 마스크를 이용해 Ti층(301)을 형성하도록 해도 좋다. 또한, Ti층(301)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(300)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(300)을 이용한 디바이스의 예에 대해서는 후술한다.
또한, 본 실시형태 2에 나타낸 반도체 기판(300)은, GaN 기판을 박리한 후, 사파이어 기판(101)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 가지는 GaN층을 형성하는 기판(101)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감하는 것이 가능하다.
(비교예 2)
다음으로, 전술한 실시예 5에 대한 비교예 2에 대해 설명한다. 이 비교예 2에서는, Ti층(301)의 두께를 변경해, MOCVD 장치의 설정 조건을 변경하고, 반도체 기판(300)의 제2 GaN층(104)을 형성하는 구체적인 예를 설명한다.
본 비교예 2에서는, 원료 가스로서 TMG를 이용하고, TMG를 20μｍol/min의 유량에서 흘리면서 가열 온도를 1120℃으로 설정해, 결정 성장을 5시간 행한 예를 나타낸다. 상기 조건에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(300)을 도 18(B)에 도시하였다. 도 18(B)를 참조하면, Ti층(301)의 두께는 10 nm이다. 이 경우, Ti층(301)의 하층의 제1 GaN층(102)에는 공동(102a)이 형성되지 않았다.
따라서, 에칭 마스크의 재료로서 Ti를 이용하는 경우, 제1 GaN층(102)에 공동(102a)이 형성되는 Ti층(301)의 바람직한 두께는 50nm이상이며, TMG의 바람직한 유량 X는, X＜80μｍol/min의 범위인 것이 판명되었다.
(실시예 6)
다음으로, 상기 Cr층을 형성한 반도체 기판(300)의 제조 방법의 구체적인 예에 대해, 이하에서 설명한다. 본 실시예 6의 조건1에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 과정에 대해 설명한다. 원료 가스로서 TMG를 이용하고 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1060℃으로 설정해, 결정성장을 40분 행한 예를 나타낸다. 또한, 본 실시예 6의 조건1에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 23nm의 Cr층을 형성하고 있다.
상기 조건1에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(300)을 도 19(A)에 도시하였다. 도 19(A)는, 반도체 기판(300) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Cr층의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다.
또한, 본 실시예 6의 조건2에서는, 원료 가스로서 TMG를 이용해 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 40분 행한 예를 나타낸다. 또한, 본 실시예 6의 조건2에서는, 제1 GaN층(102)상에 스트라이프 형상으로 두께가 50nm의 Cr층을 형성하였다.
상기 조건2에 의해 제2 GaN층(104)의 형성이 종료한 반도체 기판(300)을 도 19(B)에 도시하였다. 도 19(B)는, 반도체 기판(300) 일부분의 SEM 단면 사진이다. 이 도면에서 명확하듯이, Cr층의 형성 영역의 하층에 있는 제1 GaN층(102)에는 공동(102a)이 형성되어 있다.
본 실시예 6과 관련되는 반도체 기판(300)에서는, MOCVD 장치를 이용해 제2 GaN층(104)을 형성하는 조건을 조정해, Cr층을 이용해 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시형태 2에 나타난 제2 GaN층(104)을 형성할 때에, 제1 GaN층(102)의 성장과 함께, 제1 GaN층(102)내에 에칭에 의한 공동(102a)을 형성하는 것이 가능하게 되었다. 즉, 제1 GaN층(102)상의 일부에 전술한 바와 같은 에칭 작용을 발생시키는 금속성 재료층으로서 Cr층을 형성하는 것에 의해, 제1 GaN층(102)내에 공동(102a)을 형성하는 것이 가능해지는 것이 판명되었다.
또한, 본 실시예 6에 나타낸 MOCVD장치의 설정 조건은, 일례이며, 전술한 제1 GaN층의 성장과 공동(102a)의 형성을 동시에 진행하는 것이 가능한 조건이면 좋다. 단, 제2 GaN층(104)의 성장 과정에 있어서, 제2 GaN층(104)의 성장 속도에 비해 제1 GaN층(102)의 성장 속도는 늦기 때문에, 본 실시예 6에서는, 제1 GaN층(102)의 성장 속도에 맞추어 MOCVD장치의 설정 조건을 조정했다.
(비교예 3)
다음으로, 상기 실시예 5 및 6에 나타낸 Ti층 및 Cr층 이외의 금속성 재료층을 형성하여 반도체 기판을 형성한 비교예 3에 대해, 이하에 설명한다.
도 20은, 금속성 재료층으로서 W층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다. 이 반도체 기판은, 제1 GaN층 상에 금속성 재료층으로서 두께가 17nm의 W층을 스트라이프 패턴 형상으로 형성해, MOCVD장치를 이용해 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 40분 행하여 제2 GaN층을 형성한 것이다. 이 경우, W층의 하층의 제1 GaN층에는 공동은 형성되지 않았다.　
도 21은, 금속성 재료층으로서 Pt층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다. 이 반도체 기판은, 제1 GaN층 상에 금속성 재료층으로서 두께가 8nm의 Pt층을 스트라이프 패턴 형상으로 형성해, MOCVD장치를 이용해 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1120℃으로 설정해, 결정 성장을 40분 행하여 제2 GaN층을 형성한 것이다. 이 경우, Pt층 하층의 제1 GaN층에는 공동은 형성되지 않았다.
도 22는, 금속성 재료층으로서 Ni층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다. 이 반도체 기판은, 제1 GaN층 상에 금속성 재료층으로서 두께가 12nm의 Ni층을 스트라이프 패턴 형상으로 형성해, MOCVD 장치를 이용해 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 40분 행하여 제2 GaN층을 형성한 것이다. 이 경우, Ni층의 하층의 제1 GaN층에는 공동은 형성되지 않았다.
도 23은, 금속성 재료층으로서 Mo층을 이용해 형성한 반도체 기판의 SEM 단면 사진이다. 이 반도체 기판은, 제1 GaN층 상에 금속성 재료층으로서 두께가 30nm의 Mo층을 스트라이프 패턴 형상으로 형성해, MOCVD 장치를 이용해 TMG를 80μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정해, 결정 성장을 40분 행하여 제2 GaN층을 형성한 것이다. 이 경우, Mo층의 하층의 제1 GaN층에는 공동은 형성되지 않았다.
이상과 같이, 금속성 재료층으로서 W층, Pt층, Ni층 및 Mo층을 이용했을 경우, 제1 GaN층에 공동은 형성되지 않고, 공동을 이용해 제1 GaN층을 사파이어 기판으로부터 박리하는 것을 가능하게 하는 반도체 기판을 제조하기에는 이르지 않았다.
또한, 상기 실시형태 1 및 실시형태 2에 나타낸 반도체 기판(100, 300)에서는, 제1 GaN층(102)상에 금속성 재료층으로서 스트라이프 패턴 형상의 Ta층(103), Ti층(301) 및 Cr층을 형성하는 경우를 나타냈지만, 금속성 재료층의 하층에 이용하는 재료는 GaN에 한정되지 않는다. 즉, 금속성 재료층과 반응하는 N가 포함되는 재료이면 좋고, 예를 들면, InGaAlN를 이용해도 좋다.
(실시형태 3)
본 실시형태 3에서는, 제2 GaN층을 형성할 때에, 제1 GaN층과 Ta층 상에 제2 GaN층의 일부를 형성한 후, 반도체 기판을 초음파 세정해 Ta층을 제거하고, 제2 GaN층을 형성하는 제조 방법에 대해 설명한다.
도 24A는, 실시형태 3과 관련되는 반도체 기판(400)의 제조 방법을 개략적으로 도시한 도면이다. 도 24(A)는 제1 GaN층을 형성하는 공정을 도시한 단면도, (B)는 Ta층을 형성하는 공정도를 도시한 단면도, (C)는 제2 GaN층 및 공동을 형성하는 공정을 도시한 단면도, (D)는 완성한 반도체 기판의 단면도, (E)는 사파이어 기판을 박리하는 공정을 도시한 단면도, (F)는 완성한 GaN 기판의 단면도이다.
도 24A(A)를 참조하면, 401은 사파이어(Al2O3) 기판이다. 우선, 사파이어 기판(401)상에 2㎛두께 정도의 제1 GaN층(402)를 형성한다. 이 제1 GaN층(402)의 두께는 일례이며, 본 발명을 한정하는 것은 아니다.
다음으로, 도 24A(B)를 참조하면, 제1 GaN층(402)상에 EB(Electron Beam) 증착 및 리프트오프를 이용해 5㎛두께 정도의 Ta층(금속성 재료층)(403)을 스트라이프 형상으로 5㎛ 폭, 4㎛ 간격으로 형성한다. 이 Ta층(403)의 형상, 두께, 폭, 간격은 일례이며, 본 발명을 한정하는 것은 아니다.
다음으로, 도 24A(C)를 참조하면, 제1 GaN층(402)상 및 Ta층(403)상에 제2 GaN층(404)의 일부를 형성한다. 이 제2 GaN층(404)를 형성할 때는, 도 24A(B)의 제1 GaN층(402)상에 Ta층(403)을 형성한 반도체 기판(400)을 MOCVD장치(도시하지 않음)에 넣어 NH3가스를 0.4mol/min로 흘리면서 MOCVD장치 내의 압력을 500Torr로 설정해, 1000℃으로 20분 가열했다. 이 공정에 의해 제2 GaN층(404)의 일부를 형성한 반도체 기판(400)의 표면의 SEM 사진을 도 26(A)에 도시하였다. 이 반도체 기판의 SEM 단면 사진을 도 26(B)에 도시하였다. 이 경우, 반도체 기판(400)의 표면은 요철이 되었다. 이 공정에서는, NH3 가스를 흘리고 있는 것뿐이고, 원료 가스로서 TMG는 흘리지 않음에도 불구하고, 도 26(B)에 도시한 바와 같이, 제2 GaN층이 성장하였다. 이것은, 제1 GaN층의 Ga가 가열 온도 1000℃이상에서 MOCVD장치 내로 전해져, NH3 가스 중에서 다시 GaN가 되어 제2 GaN층(404)을 성장시켰기 때문이다. 또한, 900℃ 이상에서 TaN는 불안정해져, 그 불안정함에 따라 구멍이 깊어져 가고, 공동(402a)이 형성된다. 제1 GaN층(402)의 N는 TaN이 되지만, Ga가 남는다. 이 Ga는, 기상 성장 중에 퇴적하는 Ga와 동일한 것이므로, 원료로서 사용된다. 또한, 이 제2 GaN층(404)의 일부의 형성에 대해서는, NH3 가스가 아니고, 실시형태 1에 나타낸 것처럼 원료 가스로서 TMG를 이용해, 예를 들면, MOCVD장치에서 TMG를 20μｍol/min의 유량으로 흘리면서 가열 온도를 1045℃로 설정하여 결정 성장시켜도 좋다.
다음으로, 도 24A(D)에 있어서, 도 24A(C)에서 제2 GaN층(404)의 일부를 형성해, 표면이 요철이 된 반도체 기판(400)을 MOCVD 장치로부터 꺼내, 이 반도체 기판(400)의 표면을 순수한 물을 이용한 초음파 세척기(도시하지 않음)에 의해 45kHz로 15분 세정했다. 이 초음파 세정에 의해 반도체 기판의 Ta층(403)을 제거했다. 이 Ta층(403)이 제거된 반도체 기판(400) 표면의 광학 현미경 사진을 도 27(A)에 도시하였다. 도 27(A)에 도시한 바와 같이, Ta층(403)이 제거된 결과, 반도체 기판(400)의 표면에는 사파이어 기판과 제1 GaN층이 보이고 있다. 이 경우, Ta층이 제거된 후에 구멍(404a)이 비어, 반도체 기판의 표면에 제1 GaN층이 보이게 되고, 반도체 기판의 표면은 더욱 요철이 되었다. 또한, Ta층 부분에 빈 구멍의 폭(도 27(A)에 도시된 D)은 4㎛이다. 또한, 반도체 기판(400)의 세정은 순수한 물을 이용한 초음파 세정으로 한정하는 것이 아니고, Ta층(403)이 녹고, 제1 GaN층(402) 및 제2 GaN층(404)이 녹지 않는 용액 중에서 초음파 세정에 의해 반도체 기판(400)을 세정해도 좋다. 이 경우의 용액으로서는, 예를 들면, 물, 물 및 염산, 물 및 황산, 물 및 초산, 물 및 플루오르화 수소산, 물 및 수산화 나트륨, 또는 물 및 수산화 칼륨(단, 물의 조성은, 0~90%) 등을 이용해도 좋다.
다음으로, 도 24A(E)를 참조하면, MOCVD장치를 이용해 표면이 요철이 된 반도체 기판(400)의 제1 GaN층(402)상에 제2 GaN층(404)을 더 형성한다. 이 제2 GaN층(404)을 형성할 때는, 원료 가스로서 TMG를 160μｍol/min로 흘리면서 MOCVD 장치 내의 압력을 500Torr로 설정해, 1040℃으로 1시간 가열하고, 두께 4.5㎛의 제2 GaN층을 형성했다. 이 공정에 의해 제2 GaN층(404) 일부를 형성한 반도체 기판의 단면의 SEM 사진을 도 26(B)에 도시하였다. 도 26(B)에 도시한 바와 같이, Ta층(403)이 형성되고 있던 부분의 하층의 제1 GaN층(402)에는 공동이 형성되고, 제2 GaN층(404)의 표면은 평탄화되었다. 또한, 이 공정에서는, 미리 Ta층이 제거되었기 때문에, 반도체 기판의 표면에는 상기 실시형태 1에 대해 설명한 것과 같은 입상 물질은 석출되지 않다.
또한, 도 24A(C)에서 형성한 제2 GaN층(404)의 일부는, 제1 GaN층(402)상에 형성했기 때문에 결함은 없다. 이 때문에, 도 24A(E)에서 제2 GaN층(404)의 일부 상에 형성한 제2 GaN층(404)의 사이에는 층 구조의 경계는 볼 수 없다. 또한, 도 24A(C)에서 형성한 제2 GaN층의 일부를 제2 GaN층으로 하고, 도 24A(E)에서 형성한 제2 GaN층을 제3 GaN층(405)으로서 파악할 수 있다. 이 예를 도 24B에 도시하였다. 이 도 24B에서, (A)~(E)에 도시된 각 공정은, 도 24A(A)~(E)에 도시된 각 공정과 같고, 그 각 공정의 설명은 생략한다. 도 24B(E)는, 도 24A(E)에 대해서 제2 GaN층의 구조상의 파악 방법의 차이를 설명하기 위해서 도시한 것이다. 이 도 24B(E)에서는, 도 24B(C)에서 형성한 GaN층을 제2 GaN층(404)으로서 도시하고, 도 24B(E)에서 형성한 GaN층을 제3 GaN층(405)(제3 반도체층)으로 도시하였다. 이 도 24 B(E)에서는, 제2 GaN층(404)와 제3 GaN층(405)의 경계를 점선으로 도시하였다. 이와 같이, 초음파 세정 공정의 전후에 제1 GaN층(402)상에 형성되는 GaN층은, 실질적으로 동일한 결정 성장 방법에 의해 형성되는 것이고, 구조가 다른 것은 아니지만, 결정 성장시키는 공정이 다르므로 제2 GaN층(404)와 제3 GaN층(405)으로 나타내도 좋다.
또한, 제2 GaN층(404) (또는, 제3 GaN층(405))의 형성 과정에 있어서, 제1 GaN층(402)에 공동이 형성되는지 아닌지는 Ta층(403)을 제거한 후의 구멍(404a)의 폭과 MOCVD 장치 내의 압력이 영향을 주는 것이 판명되었다. 이것에 대해 도 28과 도 29를 참조하여 설명한다. 또한, 도 28 및 도 29에서는, 구멍(404a)의 폭을 제1 GaN층(402)의 간격 d로서 도시하였다. 도 28(A)은, 제1 GaN층(402)의 간격 d가 좁은 경우의 GaN층의 성장 상태를 모식적으로 도시한 단면도이다. 도 28(B)은, 제1 GaN층(402)의 간격 d가 넓은 경우의 GaN층의 성장 상태를 모식적으로 도시한 단면도이다. 도 29(A)는, 제1 GaN층(402)의 간격 d가 좁고, MOCVD 장치 내의 압력 P가 낮은 경우의 TMG의 기상 중의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도이다. 도 29(B)는, 제1 GaN층(402)의 간격 d가 넓고, MOCVD 장치 내의 압력 P가 높은 경우의 TMG의 기상 중의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도이다. 도 29(C)는, 제1 GaN층(402)의 간격 d가 좁고, MOCVD장치 내의 압력 P가 높은 경우의 TMG의 기상 중의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도이다. 도 29(D)는, 제1 GaN층(402)의 간격 d가 넓고, MOCVD장치 내의 압력 P가 낮은 경우의 TMG의 기상 중의 농도와 GaN층의 성장 상태를 모식적으로 도시한 단면도이다.
우선, 도 28(A) 및 (B)에 대해 설명한다. 도 28(A) 및 (B)에 있어서, 제1 GaN층(402)의 두께가 4㎛라고 하면, 도 28(A)의 제1 GaN층의 간격 d는 4㎛보다 작고(d＜4㎛), 도 28(B)의 제1 GaN층의 간격 d는 10㎛보다 크다(d＞10㎛). 이들 제1 GaN층(402)의 간격 d는, Ta층(403)의 형성 공정에서 형성하는 Ta층(403)의 폭에 의존한다. 예를 들면, Ta층(403)의 형성 공정에서 Ta층(403)의 폭이 4㎛로 설정되었다고 하면, 상기 초음파 세정에 의해 Ta층(403)이 제거된 후에 제1 GaN층(402)에 비는 구멍(404a)에 의해, 도 28(A)에 도시한 바와 같이, 제1 GaN층(402)의 간격 d는 4㎛보다 작아진다. 또한, 예를 들면, Ta층(403)의 형성 공정에 대해 Ta층(403)의 폭이 10㎛로 설정되었다고 하면, 상기 초음파 세정에 의해 Ta층(403)이 제거된 후에 제1 GaN층(402)에 비는 구멍(404a)에 의해, 도 28(B)에 도시한 바와 같이, 제1 GaN층(402)의 간격 d는 10㎛보다 커진다.
그리고, 도 24A(E)(또는, 도 24B(E))의 제2 GaN층(404)(또는, 제3의 GaN층(405))의 형성 공정에서, MOCVD 장치 내의 압력 설정과 제1 GaN층(402)의 간격 d에 의해 도28(A) 및 (B)에 도시된 재성장 GaN층의 성장 과정은 다르다. 도 28(A) 및 (B)에 도시한 재성장 GaN층의 성장 과정에 있어서, 예를 들면, MOCVD장치 내의 압력을 모두 500Torr로 설정했을 경우, 도 28(A)의 사파이어 기판상에 GaN는 붙지 않지만, 도 28(B)의 사파이어 기판상에 GaN는 붙었다. 또한, 도 28(A) 및 (B)에 도시된 재성장 GaN층의 성장에 있어서, MOCVD장치 내의 압력을 모두 500Torr보다 낮은 압력(예를 들면, 10 Torr~100 Torr)으로 설정한 경우, 도 28(A) 및 (B)의 사파이어 기판상에 GaN층은 붙지 않았다. 즉, MOCVD 장치 내의 압력을 낮게 설정하는 것으로써, 제1 GaN층의 간격 d가 넓은 경우에도 사파이어 기판상에 GaN층은 붙지 않았다. 또한, MOCVD 장치 내의 압력을 높게 설정하는 것에 의해, 제1 GaN층의 간격 d가 좁은 경우에서도 사파이어 기판상에 GaN층은 붙었다.
다음으로, 제1 GaN층의 간격 d와 MOCVD장치 내의 압력과 재성장 GaN층의 성장 상태의 관계에 대해 도 29를 참조하여 이하에 설명한다. 도 29(A)~(D)에 도시된 「TMG의 기상 중 농도」는, 재성장 GaN층을 성장시키는 TMG의 기상 중의 농도(m－3)를 모식적으로 나타낸 것이다. 이 「TMG의 기상 중 농도」는, MOCVD 장치 내의 압력 설정에 의해 변화한다. MOCVD 장치 내의 압력 설정이 낮으면 (예를 들면, 10Torr~100Torr), TMG의 기상 중 농도(m－3)가 낮아져, TMG의 평균 자유 공정이 길어짐과 동시에, GaN층 안에서의 TMG의 이동(migration)길이(확산길이)가 길어져, GaN층의 성장이 늦어진다. 또한, MOCVD장치 내의 압력 설정이 높으면(예를 들면, 200Torr~760Torr) TMG의 기상 중의 농도(m－3)가 높아지고, TMG의 평균 자유 공정이 짧아짐과 동시에, GaN층 안에서의 TMG의 이동길이(확산길이)가 짧아지고, GaN층의 성장이 빨라진다. 따라서, 제1 GaN층의 간격 d가 같은 경우는, MOCVD 장치 내의 압력을 낮게 설정한 편이 사파이어 기판상에 붙는 GaN의 양이 줄어든다. 단, 사파이어 기판 대신에 실리콘 기판을 이용했을 경우는, TMG의 공급량이 일정하면, MOCVD 장치 내의 압력 설정에 의하지 않고, 실리콘 기판상에 붙는 GaN의 양은 변하지 않는다. 이것은, GaN와 기판의 격자 정수가 관계한다. 또한, 도 29(A) 및 도 29(B)에 도시된 화살표는 GaN의 성장 방향을 모식적으로 나타내고 있고, 제1 GaN층(402)의 표면(평면 및 경사면)에 대해서 재성장 GaN층이 수직 방향으로 성장하는 것을 나타내고 있다.
도 29(A)에서는, 제1 GaN층(402)의 간격 d를 좁게(d＜4㎛) 하고, MOCVD장치 내의 압력 P를 낮게 설정(예를 들면, 10Torr~100Torr)한 경우를 나타내고 있다. 이 경우, TMG의 기상 중의 농도(m－3)가 낮아져, GaN층 안에서의 TMG의 이동길이(확산길이)가 길어져, GaN층의 성장 속도는 늦어진다. 이 때문에, 도 29(A)에 도시된 사파이어 기판상에는 GaN가 붙지 않았다. 도 29(B)에서는, 제1 GaN층(402)의 간격 d를 넓게하고(d＞10㎛), MOCVD장치 내의 압력 P를 높게 설정(예를 들면, 200 Torr~600Torr)한 경우를 나타내고 있다. 이 경우, TMG의 기상 중의 농도(m－3)가 높아져, GaN층 안에서의 TMG의 이동길이(확산길이)가 짧아져, GaN층의 성장 속도는 빨라진다. 이 때문에, 도 29(B)에 도시된 사파이어 기판상에는 GaN가 붙어 있다.
도 29(A)의 조건 (제1 GaN층의 간격 d가 좁고, MOCVD 장치 내의 압력 P가 낮은 경우)에서는, 사파이어 기판상에 GaN가 붙기 어렵기 때문에, 재성장 GaN층의 성장에 따라 Ta층(403)을 제거한 후의 구멍(404a)은 메울 수 없고, 제1 GaN층(402)에 형성된 공동(402a)이 남는다. 또한, 도 29(B)의 조건 (제1 GaN층의 간격 d가 넓고, MOCVD장치 내의 압력이 높은 경우)에서는, 사파이어 기판상에 GaN가 붙기 쉽기 때문에, 재성장 GaN층의 성장에 따라 Ta층(403)을 제거한 후의 구멍(404a)은 메울 수 있어, 제1 GaN층(402)에 형성된 공동(402a)은 남지 않는다.
도 29(C)에서는, 제1 GaN층(402)의 간격 d를 좁게하고(d＜4㎛), MOCVD장치 내의 압력 P를 높게 설정(예를 들면, 200Torr~600Torr)했을 경우를 나타내고 있다. 이 경우, TMG의 기상 중의 농도(m－3)가 높아져, GaN층 안에서의 TMG의 이동길이(확산길이)가 짧아지고, GaN층의 성장 속도는 빨라진다. 이 때문에, 도 29(B)에 도시된 사파이어 기판상에는 GaN가 붙어 있다. 단, 이 경우, 사파이어 기판상에 붙은 GaN의 양은, 도 29(B)에 도시된 사파이어 기판상에 붙은 GaN의 양보다 적다. 즉, MOCVD장치 내의 압력 P를 높게 설정했을 경우는, 제1 GaN층(402)의 간격 d가 좁은 것이 사파이어 기판상에 GaN는 붙기 어려운 것을 확인했다. 도 29(D)에서는, 제1 GaN층(402)의 간격 d를 넓게하고(d＞10㎛), MOCVD장치 내의 압력 P를 낮게 설정(예를 들면, 10Torr~100Torr)했을 경우를 나타내고 있다. 이 경우, TMG의 기상 중의 농도(m－3)가 낮아지고, GaN층 안에서의 TMG의 이동길이(확산길이)가 길어져, GaN층의 성장 속도는 늦어진다. 이 때문에, 도 29(A)에 도시된 사파이어 기판상에는 GaN가 붙지 않았다.
도 29(C)의 조건 (제1 GaN층의 간격 d가 좁고, MOCVD장치 내의 압력 P가 높을 경우)에서는, 사파이어 기판상에 GaN가 붙기 쉽기 때문에, 재성장 GaN층의 성장에 따라 Ta층(403)을 제거한 후의 구멍(404a)은 메울 수 있지만, 제1 GaN층의 간격 d가 넓은 경우보다 사파이어 기판상에 붙는 GaN의 양은 적기 때문에, 제1 GaN층(402)에 형성된 공동(402a)은 완전하게는 메워지지 않는다. 또한, 도 29(D)의 조건(제1 GaN층의 간격 d가 넓고, MOCVD장치 내의 압력이 낮은 경우)에서는, 사파이어 기판상에 GaN가 붙기 어렵기 때문에, 재성장 GaN층의 성장에 따라 Ta층(403)을 제거한 후의 구멍(404a)은 메울 수 없고, 제1 GaN층(402)에 형성된 공동(402a)은 남는다.
이상, 도 29(A)~(D)에 도시한 것처럼 GaN의 성장 조건인 MOCVD장치 내의 압력 설정과 제1 GaN층(402)의 간격 d의 차이에 의해, 제1 GaN층(402)에 공동(402a)이 남는 경우와 제1 GaN층(402)에 공동(402a)이 남지 않는 경우가 있다는 것이 판명되었다. 따라서, 제2 GaN층(404)(또는, 제3 GaN층(405))을 성장시킬 때에, 제1 GaN층(402)의 간격 d와 MOCVD장치 내의 압력을 적당히 설정해 제2 GaN층(404) (또는, 제3 GaN층(405))의 성장 조건을 조정하는 것으로써, 제1 GaN층(402)에 공동(402a)을 남길 수 있다.
다음으로, 도 25A(A)에서, 사파이어 기판(401)을 박리한다. 이어서, 도 25A(B)에서, 박리한 제1 GaN층(402)을 연마하는 것으로, GaN 기판(400)을 얻을 수 있다. 이 GaN 기판(400)의 도면의 상면 측에 Si나 SiC등의 실리콘계 기판을 붙여 하면측을 평탄 가공하고, 디바이스 제조용 반도체 기판으로 해도 좋다. 또한, 사파이어 기판(401)을 박리하는 경우, 제1 GaN층(402)에 형성된 공동(402a)을 이용하는 것이 가능하다. 사파이어 기판(401)을 박리하는 경우, 예를 들면, 레이져 리프트오프를이용해도 좋고, 연마법을 이용해도 좋다. 본 실시형태 3은, 사파이어 기판(401)을 박리하는 방법을 특히 한정하는 것은 아니다. 또한, 도 24B(E)에 도시된 반도체 기판(400)으로부터 사파이어 기판(401)을 박리하는 공정을 도 25B(A)에 도시하고, 박리한 제1 GaN층(402)을 연마하는 공정을 도 25B(B)에 도시하였다. 이 도 25 B(A), (B)에서는, 제2 GaN층(404), 제3 GaN층(405)의 경계를 점선으로 도시하였다.
이상과 같이, 본 실시형태 3과 관련되는 반도체 기판(400)에서는, 제2 GaN층(404)(또는, 제3 GaN층(405))을 형성할 때에, MOCVD장치 내에 NH3가스를 흘려 압력을 일정하게 조정하면서 어닐링(anneal)해, 제2 GaN층(404)의 일부(또는, 제2 GaN층(404))를 형성하여, MOCVD장치로부터 일단 반도체 기판(400)을 꺼내 초음파 세정하고 Ta층(403)을 제거한 후, MOCVD장치 내로 되돌려 TMG를 흘려 압력을 일정하게 조정하면서 나머지의 제2 GaN층(404)(또는, 제3 GaN층(405))을 형성하고, Ta층(403)을 제거한 구멍을 이용해 제1 GaN층(402)내에 공동(402a)을 형성하는 것을 가능하게 했다. 따라서, 본 실시형태 3에서 나타낸 제2 GaN층(404)(또는, 제3 GaN층(405))을 형성할 때에, 초음파 세정에 의해 Ta층을 제거한 후의 구멍을 이용해 제1 GaN층(402)내에 공동(402a)을 형성하는 것이 가능하게 되었다. 즉, 제1 GaN층(402)상의 일부에 전술한 바와 같은 구멍을 형성시키는 금속성 재료층을 형성함에 의해, 제1 GaN층(402)내에 공동(402a)을 형성하는 것이 가능해진다는 것이 판명되었다. 또한, 본 실시형태 3과 관련되는 반도체 기판(400)에서는, 제2 GaN층(404)을 형성하기 전에, 초음파 세정에 의해 Ta층(403)을 제거했기 때문에, 제2 GaN층(404)의 표면에 입상 물질이 석출되는 일이 없고, 표면이 평탄한 제2 GaN층(404)을 형성할 수 있다.
또한, 본 실시형태 3에 나타낸 MOCVD장치의 설정 조건은 일례이며, 전술한 제2 GaN층(404)(또는, 제3 GaN층(405))의 성장과 공동(402a)의 형성을 동시에 진행할 수 있는 조건이면 좋다. 단, 제2 GaN층(404)(또는, 제3 GaN층(405))의 성장과정에 있어서, 제1 GaN층(402)내에 공동이 형성되는지 아닌지는, Ta층(403)의 폭과 MOCVD장치 내의 압력 설정에 의존하기 때문에, 본 실시형태 3에서는, Ta층(403)의 폭 설정과 MOCVD장치 내의 압력 설정을 조정했다.
또한, 본 실시형태 3에서는, Ta층(403)의 형상은, 전술한 스트라이프 형상으로 한정하는 것은 아니고, 그 형상은 반도체 기판(400)상에 형성하는 디바이스의 구조 등에 맞추어 변경해도 좋다. 반도체 기판(400)을 이용한 디바이스의 예에 대해서는 후술한다.
또한, 본 실시형태 3에 나타낸 반도체 기판(400)은, GaN 기판을 박리한 후, 사파이어 기판(401)의 GaN를 형성한 면을 RIE등에 의해 평탄하게 하면, 전술한 공동을 갖는 GaN층을 형성하는 기판(401)으로서 재이용 가능하다. 따라서, GaN 기판의 제조 비용을 더욱 절감하는 것이 가능하다.
(실시형태 4)
다음으로, 상기 실시형태 1에 나타낸 반도체 기판(100)상, 또는, 상기 실시형태 2에 나타낸 반도체 기판(300)상, 또는, 상기 실시형태 3에 나타낸 반도체 기판(400)상에 형성한 반도체 디바이스의 예로서 LED를 형성했을 경우에 대해 도 11을 참조하여 설명한다.
도 11은, 본 실시형태 4와 관련되는 LED를 설명하기 위한 부분 단면도이다. 이 도 11에서는, 반도체 기판(100)을 적용했을 경우를 나타낸다.
도 11을 참조하면, 반도체 기판(100)상에는 복수의 LED(200)가 서로 분리되어 형성된다. 각 LED(200)는, 제1 도전형 화합물 반도체층으로 이루어지는 하부 반도체층(201), 활성층(202) 및 제2 도전형 화합물 반도체층으로 이루어지는 상부 반도체층(203)을 갖는다. 활성층(202)은 장벽층을 가지는 단일 또는 다중 양자 우물 구조를 가져도 좋고, 요구되는 발광장에 의해 그 물질 및 조성이 선택된다. 예를 들면, 활성층(202)은 질화 갈륨계의 화합물 반도체로 형성되어도 좋다. 하부 및 상부 반도체층(201, 203)은 활성층(202)에 비해 밴드 갭이 큰 물질로 형성된 질화 갈륨계의 화합물 반도체로 형성되어도 좋다.
이 경우, 반도체 기판(100)상에 형성되는 하부 반도체층(201)은 제2 GaN층(104)상에 형성된다. 따라서, 반도체 기판(100)을 이용해 LED(200)를 제조하는 것에 의해, 제조 비용을 절감하는 것이 가능해진다.
상부 반도체층(203)은 하부 반도체층(201)의 일부 영역의 상부에 위치하고, 활성층(202)은 상부 반도체층(203)과 하부 반도체층(201) 사이에 개재된다. 또한, 상부 반도체층(203)상에 상부 전극층(204)을 형성해도 좋다. 상부 전극층(204)은 투명 전극층, 예를 들면, 인듐 주석 산화물막(ITO), 또는, Ni/Au등의 물질로 형성되어도 좋다.
또한, 상부 전극층(204) 상에는 상부 전극 패드(205)가 형성되며, 하부 반도체층(201)의 노출 영역에는, 하부 전극(207)이 형성된다.
이와 같이, 단일의 반도체 기판(100)상에서 복수의 LED(200)를 형성한 후, LED(200)사이를 절단함으로써, 개개의 LED(200)로 분리하는 것이 가능하다. 이 LED(200)와 같이, 상부 전극(205)과 하부 전극 패드(207)를 횡형으로 배치하는 것뿐 아니라, 각 전극을 종형으로 배치한 LED도 제조 가능하다. 즉, 반도체 기판(100)의 공동(102a)을 이용해 사파이어 기판(101)을 박리하고, 제1 GaN층(102)의 박리면을 RIE등에 의해 평탄화한 후, 하부 전극을 형성하는 것에 의해, 종형 구조의 LED를 제조하는 것이 가능하다.
이상과 같이, 반도체 기판(100) 또는 반도체 기판(300)을 이용해 복수의 LED(200)를 제조함으로써, LED의 제조 비용을 절감하는 것이 가능해진다. 또한, 제2 GaN층(104)상에 LED(200)를 형성할 때에, 제2 GaN층(104)과 하부 반도체층(201)의 굴절률을 서로 다르게 한 화합물 반도체를 형성하는 것에 의해, 발광효율의 향상을 꾀할 수 있고, 고휘도의 LED 어레이를 구성하는 일도 가능하다. 또한, 사파이어 기판(101)을 박리한 GaN 기판(100), 또는, GaN 기판(300)을 이용해 레이저 다이오드를 형성하면, 사파이어 기판(101)보다 열전도율이 좋은 GaN층(104)상에 형성되기 때문에, 방열 특성을 향상할 수 있고 레이저 다이오드의 장기 수명화를 꾀하는 것도 가능하다.
또한, 상기 실시형태 4에서는, 반도체 기판(100), 또는, 반도체 기판(300)의 제2 GaN층 상에 LED(200)를 형성하는 경우를 나타냈지만, 사파이어 기판(101)으로부터 박리한 GaN 기판을 이용해 동일하게 LED(200)를 형성해도 좋다. 또한, 사파이어 기판(101)로부터 박리한 GaN 기판의 피박리면에 Si나 SiC등의 실리콘계 기판을 지시재로서 붙여 박리면을 RIE등에 의해 연마해, FET등의 반도체 디바이스를 형성하도록 해도 좋다. 이 경우, 대전류 디바이스를 제조하는 것이 가능해 진다.
따라서, 반도체 기판(100) 또는 반도체 기판(300)을 이용해 LED나 레이저 다이오드 등의 반도체 디바이스를 형성함으로써, 고가의 GaN 기판을 이용하는 일 없이, 저비용으로 고성능의 반도체 디바이스를 용이하게 제조하는 것이 가능하게 된다.
또한, 상기 실시형태 1 내지 3에서는, 금속성 재료층으로서 Ta층, Ti층, Cr층을 형성한 경우를 나타냈지만, 복수의 금속 합금이나 금속과 반도체 등의 합금 등을 이용해도 좋고, 전술한 제1 GaN층에 대해서 에칭 작용을 발휘하는 금속성 재료이면 좋다.
100, 300, 400：반도체 기판 101, 401：사파이어 기판
102, 402：제1 GaN층 102a, 402a：공동
103, 403：Ta층 103a, 301a：구멍
104, 404：제2 GaN층 200：LED
201：하부 반도체층 202：활성층
203：상부 반도체층 301：Ti층
404a：구멍 405：제3 GaN층

Claims (5)

  1. 제1 기판 상에 적어도 제1 반도체층을 포함하는 복수의 화합물 반도체층을 형성하는 단계;
    상기 화합물 반도체층들 상에 제2 기판을 배치하는 단계; 및
    상기 화합물 반도체층들로부터 상기 제1 기판을 분리하는 단계를 포함하며,
    상기 복수의 화합물 반도체층을 형성하는 단계:는
    상기 제1 반도체층 상에 패턴 층을 형성하는 단계;
    상기 제1 반도체층에 복수의 공동을 형성하는 단계; 및
    상기 공동들의 부피를 증가시키는 단계를 포함하며,
    상기 공동들의 부피를 증가시키는 단계:는
    상기 패턴 층의 상부에 제2 반도체층을 형성하는 단계를 포함하는 발광 다이오드 소자 제조 방법.
  2. 청구항 1에 있어서, 상기 패턴 층은 산화물 층을 포함하는 발광 다이오드 소자 제조 방법.
  3. 청구항 2에 있어서, 상기 패턴 층은 스트라이프 패턴으로 이루어진 발광 다이오드 소자 제조 방법.
  4. 청구항 3에 있어서, 상기 패턴 층은 홀을 포함하는 발광 다이오드 소자 제조 방법.
  5. 청구항 2에 있어서, 상기 공동의 중앙과 제1 기판 사이의 거리는 상기 공동의 가장자리와 상기 제1 기판 사이의 거리 보다 가까운 발광 다이오드 소자 제조 방법.
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