JP2002324773A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】半導体基板の両面で膜成長を行うことにより形
成された裏面膜を除去することに起因するゴミの発生を
抑制し、十分な歩留まり及び生産性を実現する。 【解決手段】半導体基板３０１に多結晶シリコン膜３０
３を両面形成し、半導体基板３０１の表面側のみにシリ
サイド膜３０４を形成し、多結晶シリコン膜３０３及び
シリサイド膜３０４を加工してゲート電極３０３ａを形
成し、半導体基板３０１にゲート電極３０３ａを覆うサ
イドウォール形成用の絶縁膜を両面形成し、半導体基板
３０１の表面側に形成されたサイドウォール形成用の絶
縁膜をエッチングしてサイドウォール膜を形成し、半導
体基板３０１の表面側のみにゲート電極３０３ａを覆う
層間絶縁膜を形成し、半導体基板３０１の裏面側に形成
された多結晶シリコン膜３０３及びサイドウォール形成
用絶縁膜と、半導体基板３０１の裏面とを研削して半導
体装置を製造する。
成された裏面膜を除去することに起因するゴミの発生を
抑制し、十分な歩留まり及び生産性を実現する。 【解決手段】半導体基板３０１に多結晶シリコン膜３０
３を両面形成し、半導体基板３０１の表面側のみにシリ
サイド膜３０４を形成し、多結晶シリコン膜３０３及び
シリサイド膜３０４を加工してゲート電極３０３ａを形
成し、半導体基板３０１にゲート電極３０３ａを覆うサ
イドウォール形成用の絶縁膜を両面形成し、半導体基板
３０１の表面側に形成されたサイドウォール形成用の絶
縁膜をエッチングしてサイドウォール膜を形成し、半導
体基板３０１の表面側のみにゲート電極３０３ａを覆う
層間絶縁膜を形成し、半導体基板３０１の裏面側に形成
された多結晶シリコン膜３０３及びサイドウォール形成
用絶縁膜と、半導体基板３０１の裏面とを研削して半導
体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳しくは半導体基板の両面に膜を成長す
ることにより形成された裏面膜に関する。
法に関し、より詳しくは半導体基板の両面に膜を成長す
ることにより形成された裏面膜に関する。
【０００２】
【従来の技術】半導体基板上に薄膜を形成する際、成膜
方法、製造工程フロー、使用する装置などの相違によ
り、半導体基板の表面および裏面の両面で膜が成長（両
面成長）する場合と、表面のみの片面で膜が成長（片面
成長）する場合がある。
方法、製造工程フロー、使用する装置などの相違によ
り、半導体基板の表面および裏面の両面で膜が成長（両
面成長）する場合と、表面のみの片面で膜が成長（片面
成長）する場合がある。
【０００３】例えば、ゲート電極等を作製するための多
結晶シリコン膜、サイドウォール膜形成用の絶縁膜、層
間絶縁膜などは、一般に減圧ＣＶＤ法（ＬＰ−ＣＶＤ）
により形成されるため、半導体基板の表面側のみならず
裏面側においても成膜が進行する。
結晶シリコン膜、サイドウォール膜形成用の絶縁膜、層
間絶縁膜などは、一般に減圧ＣＶＤ法（ＬＰ−ＣＶＤ）
により形成されるため、半導体基板の表面側のみならず
裏面側においても成膜が進行する。
【０００４】そして、これらの裏面膜は、以下の理由に
より除去される。
より除去される。
【０００５】第１に、上記の膜を形成後、ＣＶＤ等によ
り更に膜を形成する際に裏面膜が除去されていないと、
半導体基板をＣＶＤ装置に十分固定できない場合があ
る。第２に、製造工程において半導体基板を搬送する
際、裏面膜が存在していると、半導体基板を搬送機に十
分密着できない場合がある。第３に、フォトリソグラフ
ィ工程において裏面膜が除去されていないと、露光時の
フォーカスずれが生じる恐れがある。
り更に膜を形成する際に裏面膜が除去されていないと、
半導体基板をＣＶＤ装置に十分固定できない場合があ
る。第２に、製造工程において半導体基板を搬送する
際、裏面膜が存在していると、半導体基板を搬送機に十
分密着できない場合がある。第３に、フォトリソグラフ
ィ工程において裏面膜が除去されていないと、露光時の
フォーカスずれが生じる恐れがある。
【０００６】以上の様な理由から、従来の製造方法にお
いては、半導体基板に薄膜を両面成長させた場合、裏面
膜を除去してから次の工程を行う。そして、全ての工程
が終了した時点で、半導体基板の裏面を研削して所定の
厚さとする。
いては、半導体基板に薄膜を両面成長させた場合、裏面
膜を除去してから次の工程を行う。そして、全ての工程
が終了した時点で、半導体基板の裏面を研削して所定の
厚さとする。
【０００７】
【発明が解決しようとする課題】しかしながら、両面成
長する方法で薄膜を形成し、裏面膜を除去して半導体装
置を製造した場合、除去以降の工程でゴミが発生する場
合があった。
長する方法で薄膜を形成し、裏面膜を除去して半導体装
置を製造した場合、除去以降の工程でゴミが発生する場
合があった。
【０００８】例えば、図４（ａ）に示す様に、半導体基
板５０１上に素子分離領域５０２を形成し、ゲート酸化
膜５０３ｂを成膜する。その後、図４（ｂ）に示す様
に、ゲート電極を作製するための多結晶シリコン膜５０
３を膜厚２００ｎｍ程度で形成する。形成方法としては
一般にＬＰ−ＣＶＤを用いるため、半導体基板５０１の
表面側および裏面側の両面で多結晶シリコン膜５０３が
成長する。このため、半導体基板５０１の裏面側に形成
された多結晶シリコン膜５０３をエッチングにより除去
して、図４（ｃ）に示す構造を得る。この際、半導体基
板５０１の表面側のエッジ部に存在する多結晶シリコン
膜５０３の一部も除去される。なお、必要に応じて、裏
面側のゲート酸化膜５０３ｂも除去する。
板５０１上に素子分離領域５０２を形成し、ゲート酸化
膜５０３ｂを成膜する。その後、図４（ｂ）に示す様
に、ゲート電極を作製するための多結晶シリコン膜５０
３を膜厚２００ｎｍ程度で形成する。形成方法としては
一般にＬＰ−ＣＶＤを用いるため、半導体基板５０１の
表面側および裏面側の両面で多結晶シリコン膜５０３が
成長する。このため、半導体基板５０１の裏面側に形成
された多結晶シリコン膜５０３をエッチングにより除去
して、図４（ｃ）に示す構造を得る。この際、半導体基
板５０１の表面側のエッジ部に存在する多結晶シリコン
膜５０３の一部も除去される。なお、必要に応じて、裏
面側のゲート酸化膜５０３ｂも除去する。
【０００９】その後、図４（ｄ）に示す様に、膜厚２０
０ｎｍ程度のシリサイド膜５０４を、スパッタリング法
により半導体基板５０１の表面側のみに形成する。
０ｎｍ程度のシリサイド膜５０４を、スパッタリング法
により半導体基板５０１の表面側のみに形成する。
【００１０】以上の様にして作製された多結晶シリコン
膜５０３及びシリサイド膜５０４はエッチングされ、図
４（ｅ）に示す様にゲート電極５０３ａに加工される。
しかしながら、ゲート電極５０３ａを形成するためにエ
ッチングを行うと、図４（ｅ）に示す様に残渣５０５が
残り、ゴミの原因となる場合があった。
膜５０３及びシリサイド膜５０４はエッチングされ、図
４（ｅ）に示す様にゲート電極５０３ａに加工される。
しかしながら、ゲート電極５０３ａを形成するためにエ
ッチングを行うと、図４（ｅ）に示す様に残渣５０５が
残り、ゴミの原因となる場合があった。
【００１１】更に、ゲート電極形成後は、ゲート電極の
側壁にサイドウォール膜を形成するため、膜厚２５０ｎ
ｍ程度の絶縁膜５０６を、ＬＰ−ＣＶＤにより両面成長
する（図５（ｆ））。次に、図５（ｇ）に示す様に、表
面側の絶縁膜５０６をエッチングして、ゲート電極５０
３ａの側面にサイドウォール膜５０６を形成する。その
後、図５（ｈ）に示す様に、半導体基板の裏面側に形成
された絶縁膜５０６を、エッチングにより除去するが、
この際にも、図５（ｇ）に示す様に残渣５０７が残り、
ゴミの原因となる場合があった。
側壁にサイドウォール膜を形成するため、膜厚２５０ｎ
ｍ程度の絶縁膜５０６を、ＬＰ−ＣＶＤにより両面成長
する（図５（ｆ））。次に、図５（ｇ）に示す様に、表
面側の絶縁膜５０６をエッチングして、ゲート電極５０
３ａの側面にサイドウォール膜５０６を形成する。その
後、図５（ｈ）に示す様に、半導体基板の裏面側に形成
された絶縁膜５０６を、エッチングにより除去するが、
この際にも、図５（ｇ）に示す様に残渣５０７が残り、
ゴミの原因となる場合があった。
【００１２】以上の様にして、半導体装置の製造工程で
ゴミが発生すると、十分な歩留まりを実現できず、ま
た、ゴミを除去するには追加のエッチング工程が必要と
なり、生産性が低下する場合があった。
ゴミが発生すると、十分な歩留まりを実現できず、ま
た、ゴミを除去するには追加のエッチング工程が必要と
なり、生産性が低下する場合があった。
【００１３】更に、裏面膜の除去工程は、最終的に半導
体基板の裏面を研削する工程と独立して行われるため、
製造方法が煩雑となり十分な生産性を確保できない場合
もあった。
体基板の裏面を研削する工程と独立して行われるため、
製造方法が煩雑となり十分な生産性を確保できない場合
もあった。
【００１４】なお、特開平９−２６６１９２号公報に
は、ウエーハ表面および裏面に膜を形成した後に、前記
ウエーハ表面の前記膜をエッチングすると共にウエーハ
裏面にも前記膜が残存するようにすることが記載されて
いる。また、同公報の方法では、プロセスを繰り返す間
に、半導体基板の裏面にはポリシリコンやその他の材料
の層が積層させることになってしまうが、これは最後の
熱工程、つまり熱ストレスを受ける８００〜８５０℃の
高温処理の後に、一括して剥離することが記載されてい
る。
は、ウエーハ表面および裏面に膜を形成した後に、前記
ウエーハ表面の前記膜をエッチングすると共にウエーハ
裏面にも前記膜が残存するようにすることが記載されて
いる。また、同公報の方法では、プロセスを繰り返す間
に、半導体基板の裏面にはポリシリコンやその他の材料
の層が積層させることになってしまうが、これは最後の
熱工程、つまり熱ストレスを受ける８００〜８５０℃の
高温処理の後に、一括して剥離することが記載されてい
る。
【００１５】しかしながら、当該公報においては、表面
および裏面に異なる数の膜が形成されている半導体基板
を熱処理すると、半導体基板に熱ストレスが生じること
が主な課題として認識されている。そして、表面および
裏面の両面に成膜し、両面の膜の材質および厚さを同一
とすることで課題を解決しており、ゴミを低減させるこ
とは記載されていない。
および裏面に異なる数の膜が形成されている半導体基板
を熱処理すると、半導体基板に熱ストレスが生じること
が主な課題として認識されている。そして、表面および
裏面の両面に成膜し、両面の膜の材質および厚さを同一
とすることで課題を解決しており、ゴミを低減させるこ
とは記載されていない。
【００１６】また、半導体装置の裏面に形成された膜
は、熱工程後に一括して剥離されるが、半導体基板の裏
面を研削することは記載されておらず、当該公報の方法
においては、裏面膜を剥離した後に、更に熱のかからな
い方法により成膜が行われ、裏面膜が形成される場合も
あり得る。
は、熱工程後に一括して剥離されるが、半導体基板の裏
面を研削することは記載されておらず、当該公報の方法
においては、裏面膜を剥離した後に、更に熱のかからな
い方法により成膜が行われ、裏面膜が形成される場合も
あり得る。
【００１７】以上に説明した様に、両面成長により形成
された裏面膜を除去することに起因するゴミは、従来、
あまり問題視されていなかった。この様な状況におい
て、本発明者らは、この種のゴミが半導体装置の歩留ま
り及び生産性を低下させるものと認識し、更に進んで、
ゴミの発生を抑制し、十分な歩留まり及び生産性を実現
することを本発明の目的とした。また、裏面膜の除去工
程を、半導体基板の裏面研削工程と同時に行うことによ
り、生産性を向上することを本発明の目的とした。
された裏面膜を除去することに起因するゴミは、従来、
あまり問題視されていなかった。この様な状況におい
て、本発明者らは、この種のゴミが半導体装置の歩留ま
り及び生産性を低下させるものと認識し、更に進んで、
ゴミの発生を抑制し、十分な歩留まり及び生産性を実現
することを本発明の目的とした。また、裏面膜の除去工
程を、半導体基板の裏面研削工程と同時に行うことによ
り、生産性を向上することを本発明の目的とした。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の本発明によれば、半導体基板の表面側および裏面側の
両面に第１膜を形成する工程と、前記半導体基板の裏面
側に形成された前記第１膜および前記半導体基板の裏面
を研削により除去する工程とを備えることを特徴とする
半導体装置の製造方法が提供される。
の本発明によれば、半導体基板の表面側および裏面側の
両面に第１膜を形成する工程と、前記半導体基板の裏面
側に形成された前記第１膜および前記半導体基板の裏面
を研削により除去する工程とを備えることを特徴とする
半導体装置の製造方法が提供される。
【００１９】より具体的には、半導体基板の表面側およ
び裏面側の両面に膜厚５０ｎｍ以上１５０ｎｍ以下の多
結晶シリコン膜を形成する工程と、前記多結晶シリコン
膜上の前記半導体基板の表面側のみに膜厚５０ｎｍ以上
２００ｎｍ以下のシリサイド膜を形成する工程と、前記
多結晶シリコン膜および前記シリサイド膜を加工してゲ
ート電極を形成する工程と、前記半導体基板の表面側お
よび裏面側の両側に前記ゲート電極を覆う膜厚５０ｎｍ
以上２００ｎｍ以下のサイドウォール形成用の絶縁膜を
形成する工程と、前記半導体基板の表面側に形成された
前記サイドウォール形成用の絶縁膜をエッチングして前
記ゲート電極の側面にサイドウォール膜を形成する工程
と、前記半導体基板の表面側のみに前記ゲート電極を覆
う膜厚５００ｎｍ以上１．５μｍ以下の層間絶縁膜を形
成する工程と、前記半導体基板の裏面側に形成された多
結晶シリコン膜および前記サイドウォール形成用絶縁膜
と、前記半導体基板の裏面とを研削により除去する工程
とを備えることを特徴とする半導体装置の製造方法が提
供される。
び裏面側の両面に膜厚５０ｎｍ以上１５０ｎｍ以下の多
結晶シリコン膜を形成する工程と、前記多結晶シリコン
膜上の前記半導体基板の表面側のみに膜厚５０ｎｍ以上
２００ｎｍ以下のシリサイド膜を形成する工程と、前記
多結晶シリコン膜および前記シリサイド膜を加工してゲ
ート電極を形成する工程と、前記半導体基板の表面側お
よび裏面側の両側に前記ゲート電極を覆う膜厚５０ｎｍ
以上２００ｎｍ以下のサイドウォール形成用の絶縁膜を
形成する工程と、前記半導体基板の表面側に形成された
前記サイドウォール形成用の絶縁膜をエッチングして前
記ゲート電極の側面にサイドウォール膜を形成する工程
と、前記半導体基板の表面側のみに前記ゲート電極を覆
う膜厚５００ｎｍ以上１．５μｍ以下の層間絶縁膜を形
成する工程と、前記半導体基板の裏面側に形成された多
結晶シリコン膜および前記サイドウォール形成用絶縁膜
と、前記半導体基板の裏面とを研削により除去する工程
とを備えることを特徴とする半導体装置の製造方法が提
供される。
【００２０】以上の製造方法においては、両面成長によ
り形成された裏面膜は半導体基板の表面加工が終了する
まで除去されず、表面加工終了後に半導体基板の裏面研
削と同工程で裏面膜を研削除去する。また、可能な限り
片面成長、即ち、半導体基板の裏面側に膜が形成されな
い成膜方法を採用する。これらの結果、ゴミの発生を抑
制することができ、十分な歩留まりを実現できる。ま
た、ゴミを除去するための追加のエッチングを行う必要
がないため、製造方法を簡素化でき十分な生産性を実現
できる。更に、裏面膜の除去は、最終的に半導体基板の
裏面を研削する際に行うため、製造方法を簡素化でき生
産性を向上できる。
り形成された裏面膜は半導体基板の表面加工が終了する
まで除去されず、表面加工終了後に半導体基板の裏面研
削と同工程で裏面膜を研削除去する。また、可能な限り
片面成長、即ち、半導体基板の裏面側に膜が形成されな
い成膜方法を採用する。これらの結果、ゴミの発生を抑
制することができ、十分な歩留まりを実現できる。ま
た、ゴミを除去するための追加のエッチングを行う必要
がないため、製造方法を簡素化でき十分な生産性を実現
できる。更に、裏面膜の除去は、最終的に半導体基板の
裏面を研削する際に行うため、製造方法を簡素化でき生
産性を向上できる。
【００２１】
【発明の実施の形態】本発明を完成するに当たり、本発
明者らは、ゴミの発生する原因を鋭意解明した。先ず、
ゴミの成分を分析した結果、シリサイド膜、絶縁膜、Ａ
ｌ及びＣｕ等のメタル配線膜などにゴミが由来している
ことが分った。
明者らは、ゴミの発生する原因を鋭意解明した。先ず、
ゴミの成分を分析した結果、シリサイド膜、絶縁膜、Ａ
ｌ及びＣｕ等のメタル配線膜などにゴミが由来している
ことが分った。
【００２２】次に、ウェハ上の何れの部位でゴミが発生
するかを解明するため、製造工程中で裏面膜が除去され
た半導体基板を詳細に観察したところ、ウェハのエッジ
部にゴミが付着していることが分った。
するかを解明するため、製造工程中で裏面膜が除去され
た半導体基板を詳細に観察したところ、ウェハのエッジ
部にゴミが付着していることが分った。
【００２３】以上の分析より、両面成長により形成され
た裏面膜を除去する際に、表面側のエッジ部に存在する
膜の一部も除去されるため段差が生じ、エッチング工程
時に当該箇所でエッチング残りが発生し、このエッチン
グ残りが以降の工程でウェハから剥離することにより、
ゴミが発生するものと考えられる。
た裏面膜を除去する際に、表面側のエッジ部に存在する
膜の一部も除去されるため段差が生じ、エッチング工程
時に当該箇所でエッチング残りが発生し、このエッチン
グ残りが以降の工程でウェハから剥離することにより、
ゴミが発生するものと考えられる。
【００２４】この様子を図６を用いて説明する。図６
（ａ）はウェハエッジ部断面の拡大図であり、ゲート酸
化膜７０２ｂ形成後に、ゲート電極を作製するために形
成された多結晶シリコン膜７０２の裏面膜が除去され、
シリサイド膜７０３が表面側のみに形成されたのち（図
４（ｄ）に対応）、ゲート電極をパターニングするため
のホトレジスト７０４が配置された状態を示している。
（ａ）はウェハエッジ部断面の拡大図であり、ゲート酸
化膜７０２ｂ形成後に、ゲート電極を作製するために形
成された多結晶シリコン膜７０２の裏面膜が除去され、
シリサイド膜７０３が表面側のみに形成されたのち（図
４（ｄ）に対応）、ゲート電極をパターニングするため
のホトレジスト７０４が配置された状態を示している。
【００２５】ここで、両面成長で形成された多結晶シリ
コン膜７０２の裏面膜を除去すると、図６（ａ）中の円
で示した様に、ウェハのエッジ部において表面側の一部
の多結晶シリコン膜７０２も剥離する。このため、多結
晶シリコン膜の端部において、側壁を有する段差が形成
される。
コン膜７０２の裏面膜を除去すると、図６（ａ）中の円
で示した様に、ウェハのエッジ部において表面側の一部
の多結晶シリコン膜７０２も剥離する。このため、多結
晶シリコン膜の端部において、側壁を有する段差が形成
される。
【００２６】この状態からシリサイド膜７０３をエッチ
ングすると、図６（ｂ）に示す様に、多結晶シリコン膜
７０２の端部側壁でシリサイド膜７０３が十分エッチン
グされず、残存シリサイド７０５が発生する。続いて、
多結晶シリコン膜７０２をエッチングしても残存シリサ
イド７０５は除去されず、図６（ｃ）に示す様に、エッ
チング終了後も残存する。
ングすると、図６（ｂ）に示す様に、多結晶シリコン膜
７０２の端部側壁でシリサイド膜７０３が十分エッチン
グされず、残存シリサイド７０５が発生する。続いて、
多結晶シリコン膜７０２をエッチングしても残存シリサ
イド７０５は除去されず、図６（ｃ）に示す様に、エッ
チング終了後も残存する。
【００２７】この様にして形成された残存シリサイド７
０５が、以降の工程で半導体基板７０１から剥離すると
ゴミとなる。一方、残存シリサイド７０５が剥離しない
場合も、図７に示す機構によりゴミが発生すると考えら
れる。
０５が、以降の工程で半導体基板７０１から剥離すると
ゴミとなる。一方、残存シリサイド７０５が剥離しない
場合も、図７に示す機構によりゴミが発生すると考えら
れる。
【００２８】図７は、多結晶シリコン膜７０２及びシリ
サイド膜７０３からなるゲート電極７０２ａにサイドウ
ォール膜を形成する手順を示している。図７（ａ）はゲ
ート電極７０２ａ形成直後の状態（図４（ｅ）に対応）
を示しており、残存シリサイド７０５は半導体基板７０
１から剥離せず残存している。
サイド膜７０３からなるゲート電極７０２ａにサイドウ
ォール膜を形成する手順を示している。図７（ａ）はゲ
ート電極７０２ａ形成直後の状態（図４（ｅ）に対応）
を示しており、残存シリサイド７０５は半導体基板７０
１から剥離せず残存している。
【００２９】図７（ｂ）は、サイドウォール膜を形成す
るための絶縁膜７０６が成膜された状態（図５（ｆ）に
対応）を示しており、サイドウォール絶縁膜７０６をエ
ッチングすることにより、図７（ｃ）に示す様にサイド
ウォール膜７０７が形成される（図５（ｇ）に対応）。
この際、ゲート電極７０２ａの側面のみならず、残存シ
リサイド７０５の側壁にもサイドウォール膜７０８が形
成され、残存シリサイド７０５及びサイドウォール膜７
０８が、以降の工程で半導体基板７０１から剥離し、ゴ
ミとなる。
るための絶縁膜７０６が成膜された状態（図５（ｆ）に
対応）を示しており、サイドウォール絶縁膜７０６をエ
ッチングすることにより、図７（ｃ）に示す様にサイド
ウォール膜７０７が形成される（図５（ｇ）に対応）。
この際、ゲート電極７０２ａの側面のみならず、残存シ
リサイド７０５の側壁にもサイドウォール膜７０８が形
成され、残存シリサイド７０５及びサイドウォール膜７
０８が、以降の工程で半導体基板７０１から剥離し、ゴ
ミとなる。
【００３０】サイドウォール膜形成後は、図８（ｄ）に
示す様に、素子分離領域７０９が形成されていない所定
の部分にイオン注入法などにより不図示のソース・ドレ
イン領域等を形成して下地のトランジスタ層を完成す
る。その後、膜厚９００ｎｍ程度の層間絶縁膜７１０
を、ＬＰ−ＣＶＤにより両面成長する。そして、層間絶
縁膜７１０の裏面膜のみをエッチングにより除去し、コ
ンタクトプラグ７１１等を形成して、図８（ｅ）に示す
構造を得る。
示す様に、素子分離領域７０９が形成されていない所定
の部分にイオン注入法などにより不図示のソース・ドレ
イン領域等を形成して下地のトランジスタ層を完成す
る。その後、膜厚９００ｎｍ程度の層間絶縁膜７１０
を、ＬＰ−ＣＶＤにより両面成長する。そして、層間絶
縁膜７１０の裏面膜のみをエッチングにより除去し、コ
ンタクトプラグ７１１等を形成して、図８（ｅ）に示す
構造を得る。
【００３１】更に、図９（ｆ）に示す様にメタル配線層
７１２を形成し、これをパターニングして図９（ｇ）に
示す構造を得る。しかしながら、図８（ｄ）に示す様に
両面成長により形成された層間絶縁膜７１０の裏面膜を
除去すると、図８（ｅ）中の円で示した様に、ウェハの
エッジ部において表面側の周辺一部の層間絶縁膜７１０
も除去される。このため、層間絶縁膜７１０の端部にお
いて、側壁を有する段差が形成される。この状態で、図
９（ｆ）に示す様にメタル配線膜７１２を形成し、これ
をパターニングすると、層間絶縁膜７１０の端部側壁で
メタル配線膜７１２が十分エッチングされないため、図
９（ｇ）に示す様に残存メタル７１３が発生する。この
残存メタル７１３が剥離すると、ゴミとなり、メタル配
線膜７１２間のショートを引起こす場合がある。
７１２を形成し、これをパターニングして図９（ｇ）に
示す構造を得る。しかしながら、図８（ｄ）に示す様に
両面成長により形成された層間絶縁膜７１０の裏面膜を
除去すると、図８（ｅ）中の円で示した様に、ウェハの
エッジ部において表面側の周辺一部の層間絶縁膜７１０
も除去される。このため、層間絶縁膜７１０の端部にお
いて、側壁を有する段差が形成される。この状態で、図
９（ｆ）に示す様にメタル配線膜７１２を形成し、これ
をパターニングすると、層間絶縁膜７１０の端部側壁で
メタル配線膜７１２が十分エッチングされないため、図
９（ｇ）に示す様に残存メタル７１３が発生する。この
残存メタル７１３が剥離すると、ゴミとなり、メタル配
線膜７１２間のショートを引起こす場合がある。
【００３２】そして、半導体基板の表面側の加工終了後
は、図９（ｈ）に示す様に、半導体基板７０１の裏面を
研削する。
は、図９（ｈ）に示す様に、半導体基板７０１の裏面を
研削する。
【００３３】なお、以上に説明した様な従来の製造方法
によれば、半導体基板の裏面側には、多結晶シリコン
膜、サイドウォール形成用の絶縁膜、層間絶縁膜などが
形成され、これらを除去しなければ、裏面側の総膜厚は
１．４μｍ程度に達する。このため、半導体基板をＣＶ
Ｄ装置および搬送機に十分固定し、露光時のフォーカス
ずれを抑制する理由から、これらの裏面膜は成膜以降の
工程に先立ちエッチング等により除去される。
によれば、半導体基板の裏面側には、多結晶シリコン
膜、サイドウォール形成用の絶縁膜、層間絶縁膜などが
形成され、これらを除去しなければ、裏面側の総膜厚は
１．４μｍ程度に達する。このため、半導体基板をＣＶ
Ｄ装置および搬送機に十分固定し、露光時のフォーカス
ずれを抑制する理由から、これらの裏面膜は成膜以降の
工程に先立ちエッチング等により除去される。
【００３４】以上に説明したゴミが発生する機構に基づ
き、両面成長により形成された裏面膜を製造工程の途中
で除去することなく半導体基板の裏面研削時に裏面膜を
除去することにより、ゴミを著しく低減でき、加えて製
造工程を簡素化できて、本発明を完成したものである。
き、両面成長により形成された裏面膜を製造工程の途中
で除去することなく半導体基板の裏面研削時に裏面膜を
除去することにより、ゴミを著しく低減でき、加えて製
造工程を簡素化できて、本発明を完成したものである。
【００３５】以下に本発明の具体的な製造手順の例を、
図１〜３を用いて説明する。
図１〜３を用いて説明する。
【００３６】先ず、図１（ａ）に示す様に、半導体基板
３０１上に形成されたトレンチに二酸化シリコン等の絶
縁物質を充填することにより素子分離領域３０２を形成
する。その後、ゲート酸化膜３０３ｂを成膜する。
３０１上に形成されたトレンチに二酸化シリコン等の絶
縁物質を充填することにより素子分離領域３０２を形成
する。その後、ゲート酸化膜３０３ｂを成膜する。
【００３７】次に、図１（ｂ）に示す様に、ゲート電極
を作製するため、第１の膜として多結晶シリコン膜３０
３を半導体基板３０１の表面側および裏面側に両面成長
する。ここで、裏面膜は半導体基板の裏面を研削するま
で除去しない。
を作製するため、第１の膜として多結晶シリコン膜３０
３を半導体基板３０１の表面側および裏面側に両面成長
する。ここで、裏面膜は半導体基板の裏面を研削するま
で除去しない。
【００３８】多結晶シリコン膜は一般にＬＰ−ＣＶＤに
より両面形成され、好ましくは１５０ｎｍ以下の薄膜と
する。なぜなら、多結晶シリコン膜が薄膜であれば、裏
面膜を除去しなくとも以降の工程において、半導体基板
をＣＶＤ装置および搬送機に十分固定することができ、
露光時のフォーカスずれを抑制できるからである。一
方、十分な性能を有するゲート電極を作製するために、
多結晶シリコン膜の膜厚は５０ｎｍ以上が好ましく、例
えば１００ｎｍ程度とする。
より両面形成され、好ましくは１５０ｎｍ以下の薄膜と
する。なぜなら、多結晶シリコン膜が薄膜であれば、裏
面膜を除去しなくとも以降の工程において、半導体基板
をＣＶＤ装置および搬送機に十分固定することができ、
露光時のフォーカスずれを抑制できるからである。一
方、十分な性能を有するゲート電極を作製するために、
多結晶シリコン膜の膜厚は５０ｎｍ以上が好ましく、例
えば１００ｎｍ程度とする。
【００３９】ゲート電極の導電性を向上する等のために
ゲート電極をポリサイドより形成する場合、図１（ｃ）
に示す様に、第２の膜としてシリサイド膜３０４を多結
晶シリコン膜３０３上の半導体基板３０１の表面側のみ
に形成する。シリサイド膜は一般にスパッタリング法に
より片面形成され、膜厚としては５０ｎｍ以上が好まし
く、また２００ｎｍ以下が好ましく、１５０ｎｍ以下が
より好ましい。膜厚が５０ｎｍ以上であれば得られるゲ
ート電極は十分な性能を有し、２００ｎｍ以下であれば
良好な生産性を実現でき、例えば１００ｎｍ程度とす
る。
ゲート電極をポリサイドより形成する場合、図１（ｃ）
に示す様に、第２の膜としてシリサイド膜３０４を多結
晶シリコン膜３０３上の半導体基板３０１の表面側のみ
に形成する。シリサイド膜は一般にスパッタリング法に
より片面形成され、膜厚としては５０ｎｍ以上が好まし
く、また２００ｎｍ以下が好ましく、１５０ｎｍ以下が
より好ましい。膜厚が５０ｎｍ以上であれば得られるゲ
ート電極は十分な性能を有し、２００ｎｍ以下であれば
良好な生産性を実現でき、例えば１００ｎｍ程度とす
る。
【００４０】なお、シリサイドとしては、タングステン
シリサイド、チタンシリサイド、コバルトシリサイド、
モリブデンシリサイド、タンタルシリサイド、白金シリ
サイド等を使用する。
シリサイド、チタンシリサイド、コバルトシリサイド、
モリブデンシリサイド、タンタルシリサイド、白金シリ
サイド等を使用する。
【００４１】以上の様にして作製された多結晶シリコン
膜３０３及びシリサイド膜３０４を加工して、図１
（ｄ）に示す様にゲート電極３０３ａを形成する。この
際、図４（ｅ）に示す様な残渣５０５は生じない。なぜ
なら、半導体基板３０１の裏面側に形成された多結晶シ
リコン膜３０３を除去しないため、図４（ｄ）に示す様
な側壁を有する多結晶シリコン膜５０３の端部が形成さ
れず、残存シリサイドが発生しないからである。
膜３０３及びシリサイド膜３０４を加工して、図１
（ｄ）に示す様にゲート電極３０３ａを形成する。この
際、図４（ｅ）に示す様な残渣５０５は生じない。なぜ
なら、半導体基板３０１の裏面側に形成された多結晶シ
リコン膜３０３を除去しないため、図４（ｄ）に示す様
な側壁を有する多結晶シリコン膜５０３の端部が形成さ
れず、残存シリサイドが発生しないからである。
【００４２】引続き、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造および自己整合型コンタクトプ
ラグ等を形成する場合は、ゲート電極の側壁にサイドウ
ォール膜を形成する。この場合、図２（ｅ）に示す様
に、半導体基板３０１の表面側および裏面側の両側にゲ
ート電極３０３ａを覆う第１の絶縁膜３０６を、二酸化
シリコン等より形成する。そして、半導体基板３０１の
表面側に形成された第１絶縁膜３０６をエッチングして
ゲート電極３０３ａの側面にサイドウォール膜３０６を
形成する。図２（ｆ）に示す様に、半導体基板の裏面側
に形成された第１絶縁膜３０６は残存しており、第１絶
縁膜３０６は半導体基板３０１の裏面を研削する際に除
去される。
ｅｄ Ｄｒａｉｎ）構造および自己整合型コンタクトプ
ラグ等を形成する場合は、ゲート電極の側壁にサイドウ
ォール膜を形成する。この場合、図２（ｅ）に示す様
に、半導体基板３０１の表面側および裏面側の両側にゲ
ート電極３０３ａを覆う第１の絶縁膜３０６を、二酸化
シリコン等より形成する。そして、半導体基板３０１の
表面側に形成された第１絶縁膜３０６をエッチングして
ゲート電極３０３ａの側面にサイドウォール膜３０６を
形成する。図２（ｆ）に示す様に、半導体基板の裏面側
に形成された第１絶縁膜３０６は残存しており、第１絶
縁膜３０６は半導体基板３０１の裏面を研削する際に除
去される。
【００４３】サイドウォール膜を形成するための第１絶
縁膜は、一般にＬＰ−ＣＶＤにより両面形成され、好ま
しくは２００ｎｍ以下の薄膜とする。第１絶縁膜が薄膜
であれば、裏面膜を除去しなくとも以降の工程におい
て、半導体基板をＣＶＤ装置および搬送機に十分固定す
ることができ、また、露光時のフォーカスずれを抑制で
きる。一方、サイドウォール膜が十分に機能するため
に、第１絶縁膜の膜厚は５０ｎｍ以上が好ましく、例え
ば１３０ｎｍ程度とする。
縁膜は、一般にＬＰ−ＣＶＤにより両面形成され、好ま
しくは２００ｎｍ以下の薄膜とする。第１絶縁膜が薄膜
であれば、裏面膜を除去しなくとも以降の工程におい
て、半導体基板をＣＶＤ装置および搬送機に十分固定す
ることができ、また、露光時のフォーカスずれを抑制で
きる。一方、サイドウォール膜が十分に機能するため
に、第１絶縁膜の膜厚は５０ｎｍ以上が好ましく、例え
ば１３０ｎｍ程度とする。
【００４４】図２（ｆ）に示すサイドウォール膜３０６
形成後の状態において、図５（ｇ）に示す様な残渣５０
７は生じない。なぜなら、半導体基板３０１の表面側に
残存シリサイドが存在していないため、余分なサイドウ
ォール膜が形成されないからである。
形成後の状態において、図５（ｇ）に示す様な残渣５０
７は生じない。なぜなら、半導体基板３０１の表面側に
残存シリサイドが存在していないため、余分なサイドウ
ォール膜が形成されないからである。
【００４５】引続き、イオン注入法などにより不図示の
ソース・ドレイン領域等を形成し下地のトランジスタ層
を完成する。
ソース・ドレイン領域等を形成し下地のトランジスタ層
を完成する。
【００４６】その後、図２（ｇ）に示す様に、半導体基
板３０１の表面側のみにゲート電極３０３ａを覆う層間
絶縁膜３０８として第２絶縁膜を形成する。層間絶縁膜
は二酸化シリコン等から形成され、プラズマＣＶＤ法
（Ｐ−ＣＶＤ）、必要に応じて高密度プラズマＣＶＤ法
（ＨＤＰ−ＣＶＤ）により片面成長される。膜厚として
は、一般に５００ｎｍ以上１．５μｍ以下、例えば９０
０ｎｍ程度とする。
板３０１の表面側のみにゲート電極３０３ａを覆う層間
絶縁膜３０８として第２絶縁膜を形成する。層間絶縁膜
は二酸化シリコン等から形成され、プラズマＣＶＤ法
（Ｐ−ＣＶＤ）、必要に応じて高密度プラズマＣＶＤ法
（ＨＤＰ−ＣＶＤ）により片面成長される。膜厚として
は、一般に５００ｎｍ以上１．５μｍ以下、例えば９０
０ｎｍ程度とする。
【００４７】図２（ｇ）の場合、層間絶縁膜は半導体基
板の裏面側には形成されていないので、以降の工程にお
いて、半導体基板をＣＶＤ装置および搬送機に十分固定
することができ、露光時のフォーカスずれを抑制でき
る。
板の裏面側には形成されていないので、以降の工程にお
いて、半導体基板をＣＶＤ装置および搬送機に十分固定
することができ、露光時のフォーカスずれを抑制でき
る。
【００４８】この段階で、半導体基板３０１の裏面側に
は、多結晶シリコン膜３０３と、サイドウォール膜形成
用の絶縁膜３０６とが形成されているが、これらの膜の
総膜厚は、上記の様に十分な固定性とフォーカスの観点
から、３５０ｎｍ以下が好ましく、３００ｎｍ以下がよ
り好ましい。また、得られる半導体装置の性能を確保す
るためには、１００ｎｍ以上が好ましく、２００ｎｍ以
上がより好ましく、例えば２３０ｎｍ程度とされる。
は、多結晶シリコン膜３０３と、サイドウォール膜形成
用の絶縁膜３０６とが形成されているが、これらの膜の
総膜厚は、上記の様に十分な固定性とフォーカスの観点
から、３５０ｎｍ以下が好ましく、３００ｎｍ以下がよ
り好ましい。また、得られる半導体装置の性能を確保す
るためには、１００ｎｍ以上が好ましく、２００ｎｍ以
上がより好ましく、例えば２３０ｎｍ程度とされる。
【００４９】引続き、図２（ｈ）に示す様にコンタクト
プラグ３０９を作製し、図３（ｉ）に示す様にメタル配
線層３１０を形成し、これをパターニングして図３
（ｊ）に示す構造を得る。なお一般に、コンタクトプラ
グは、タングステン、タングステンシリサイド等のＷを
含んでなる材料等より作製され、メタル配線層は、主に
Ａｌよりなる配線材料、又は主にＣｕよりなる配線材料
等より作製される。
プラグ３０９を作製し、図３（ｉ）に示す様にメタル配
線層３１０を形成し、これをパターニングして図３
（ｊ）に示す構造を得る。なお一般に、コンタクトプラ
グは、タングステン、タングステンシリサイド等のＷを
含んでなる材料等より作製され、メタル配線層は、主に
Ａｌよりなる配線材料、又は主にＣｕよりなる配線材料
等より作製される。
【００５０】図３（ｊ）の場合、図９（ｇ）に示す様な
残存メタル７１３は生じない。なぜなら、半導体基板３
０１の裏面側に層間絶縁膜３０８を形成しないため、こ
れを除去する必要がなく、図９（ｇ）に示す様な側壁を
有する層間絶縁膜７１０の端部は形成されないからであ
る。
残存メタル７１３は生じない。なぜなら、半導体基板３
０１の裏面側に層間絶縁膜３０８を形成しないため、こ
れを除去する必要がなく、図９（ｇ）に示す様な側壁を
有する層間絶縁膜７１０の端部は形成されないからであ
る。
【００５１】その後、不図示の上層配線、層間絶縁膜、
パシベーション膜などを形成し、半導体基板の表面側の
加工を完了する。半導体基板３０１は製造中の変形およ
び破損を抑制するために８００μｍ程度の厚さを有して
いるが、表面側の加工完了後に半導体基板の裏面を研削
することにより、２００〜３００μｍ程度の厚さまで薄
くされる。この際、図３（ｋ）に示す様に、裏面側に形
成された多結晶シリコン膜３０３及び絶縁膜３０６は除
去される。特に、裏面側に複数の膜が形成される場合、
表面側の加工が終了するまで何れの裏面膜も除去せず、
半導体基板の裏面研削時に一括して除去することが、ゴ
ミをより低減でき生産性をより向上できるため好まし
い。
パシベーション膜などを形成し、半導体基板の表面側の
加工を完了する。半導体基板３０１は製造中の変形およ
び破損を抑制するために８００μｍ程度の厚さを有して
いるが、表面側の加工完了後に半導体基板の裏面を研削
することにより、２００〜３００μｍ程度の厚さまで薄
くされる。この際、図３（ｋ）に示す様に、裏面側に形
成された多結晶シリコン膜３０３及び絶縁膜３０６は除
去される。特に、裏面側に複数の膜が形成される場合、
表面側の加工が終了するまで何れの裏面膜も除去せず、
半導体基板の裏面研削時に一括して除去することが、ゴ
ミをより低減でき生産性をより向上できるため好まし
い。
【００５２】以上で得られた半導体基板はダイシングさ
れ、得られたチップはフレームにマウントされる。
れ、得られたチップはフレームにマウントされる。
【００５３】以上に説明した方法は、薄膜の両面成長工
程を含む方法によって製造される全ての半導体装置にお
いて有用である。
程を含む方法によって製造される全ての半導体装置にお
いて有用である。
【００５４】
【発明の効果】本発明の製造方法においては、両面成長
により形成された裏面膜は半導体基板の表面加工が終了
するまで除去されず、表面加工終了後の裏面研削時に研
削除去される。この結果、薄膜が両面成長する手順が製
造方法に含まれていても、表面加工中にウェハエッジ部
で膜の一部がゴミとして残存することが防止され、十分
な歩留まり及び生産性を実現できる。
により形成された裏面膜は半導体基板の表面加工が終了
するまで除去されず、表面加工終了後の裏面研削時に研
削除去される。この結果、薄膜が両面成長する手順が製
造方法に含まれていても、表面加工中にウェハエッジ部
で膜の一部がゴミとして残存することが防止され、十分
な歩留まり及び生産性を実現できる。
【図１】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の模式的工程断面図である。
の模式的工程断面図である。
【図４】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
【図５】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
【図６】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
【図７】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
【図８】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
【図９】従来の半導体装置の製造方法を説明するための
模式的工程断面図である。
模式的工程断面図である。
３０１ 半導体基板 ３０２ 素子分離領域 ３０３ 多結晶シリコン膜 ３０３ａ ゲート電極 ３０３ｂ ゲート酸化膜 ３０４ シリサイド膜 ３０６ 絶縁膜（サイドウォール膜） ３０８ 層間絶縁膜 ３０９ コンタクトプラグ ３１０ メタル配線膜 ５０１ 半導体基板 ５０２ 素子分離領域 ５０３ 多結晶シリコン膜 ５０３ａ ゲート電極 ５０３ｂ ゲート酸化膜 ５０４ シリサイド膜 ５０５ 残渣 ５０６ 絶縁膜（サイドウォール膜） ５０７ 残渣 ７０１ 半導体基板 ７０２ 多結晶シリコン膜 ７０２ａ ゲート電極 ７０２ｂ ゲート酸化膜 ７０３ シリサイド膜 ７０４ フォトレジスト ７０５ 残存シリサイド ７０６ 絶縁膜 ７０７ サイドウォール膜 ７０８ サイドウォール膜 ７０９ 素子分離領域 ７１０ 層間絶縁膜 ７１１ コンタクトプラグ ７１２ メタル配線膜 ７１３ 残存メタル
Claims (10)
- 【請求項１】 半導体基板の表面側および裏面側の両面
に第１膜を形成する工程と、前記半導体基板の裏面側に
形成された前記第１膜および前記半導体基板の裏面を研
削により除去する工程とを備えることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第１膜の膜厚は５０ｎｍ以上１５０
ｎｍ以下であることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記第１膜上の前記半導体基板の表面側
のみに第２膜を形成する工程を更に備えることを特徴と
する請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記第１膜は多結晶シリコン膜であり、
前記第２膜はシリサイド膜であり、前記多結晶シリコン
膜および前記シリサイド膜を加工してゲート電極を形成
する工程を更に備えることを特徴とする請求項１乃至３
何れかに記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板の表面側および裏面側の
両側に前記ゲート電極を覆う第１絶縁膜を形成する工程
と、前記半導体基板の表面側に形成された前記第１絶縁
膜をエッチングして前記ゲート電極の側面にサイドウォ
ール膜を形成する工程とを更に備え、前記半導体基板の
裏面側に形成された前記第１絶縁膜は前記研削除去工程
において除去されることを特徴とする請求項４記載の半
導体装置の製造方法。 - 【請求項６】 前記第１絶縁膜の膜厚は５０ｎｍ以上２
００ｎｍ以下であることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記第１膜および前記第１絶縁膜の総膜
厚は１００ｎｍ以上３５０ｎｍ以下であることを特徴と
する請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記半導体基板の表面側のみに前記ゲー
ト電極を覆う第２絶縁膜を形成する工程を更に備えるこ
とを特徴とする請求項４乃至７何れかに記載の半導体装
置の製造方法。 - 【請求項９】 前記第２絶縁膜は層間絶縁膜であり、膜
厚は５００ｎｍ以上１．５μｍ以下であることを特徴と
する請求項８記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板の表面側および裏面側の両
面に膜厚５０ｎｍ以上１５０ｎｍ以下の多結晶シリコン
膜を形成する工程と、前記多結晶シリコン膜上の前記半
導体基板の表面側のみに膜厚５０ｎｍ以上２００ｎｍ以
下のシリサイド膜を形成する工程と、前記多結晶シリコ
ン膜および前記シリサイド膜を加工してゲート電極を形
成する工程と、前記半導体基板の表面側および裏面側の
両側に前記ゲート電極を覆う膜厚５０ｎｍ以上２００ｎ
ｍ以下のサイドウォール形成用の絶縁膜を形成する工程
と、前記半導体基板の表面側に形成された前記サイドウ
ォール形成用の絶縁膜をエッチングして前記ゲート電極
の側面にサイドウォール膜を形成する工程と、前記半導
体基板の表面側のみに前記ゲート電極を覆う膜厚５００
ｎｍ以上１．５μｍ以下の層間絶縁膜を形成する工程
と、前記半導体基板の裏面側に形成された多結晶シリコ
ン膜および前記サイドウォール形成用絶縁膜と、前記半
導体基板の裏面とを研削により除去する工程とを備える
ことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127528A JP2002324773A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
| US10/121,542 US6555445B2 (en) | 2001-04-25 | 2002-04-12 | Manufacturing method of semiconductor device |
| KR1020020021464A KR20020083132A (ko) | 2001-04-25 | 2002-04-19 | 반도체 장치의 제조 방법 |
| TW091108504A TW538440B (en) | 2001-04-25 | 2002-04-24 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127528A JP2002324773A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002324773A true JP2002324773A (ja) | 2002-11-08 |
Family
ID=18976382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127528A Pending JP2002324773A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
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| TW (1) | TW538440B (ja) |
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- 2001-04-25 JP JP2001127528A patent/JP2002324773A/ja active Pending
-
2002
- 2002-04-12 US US10/121,542 patent/US6555445B2/en not_active Expired - Fee Related
- 2002-04-19 KR KR1020020021464A patent/KR20020083132A/ko not_active Application Discontinuation
- 2002-04-24 TW TW091108504A patent/TW538440B/zh not_active IP Right Cessation
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| US6555445B2 (en) | 2003-04-29 |
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