JPH09266192A - 半導体装置製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェーハの裏面膜の構造に留意して、
熱工程におけるストレスの偏在を抑制し、半導体装置の
信頼性を高める。 【解決手段】 半導体基板４の表面および裏面にポリシ
リコン２を成膜するプロセスと、半導体基板４の表面の
ポリシリコン２にエッチングレートの影響を低減するよ
うなレジスト１のパターンでパターンニングするプロセ
スと、レジスト１のパターンニングに基づいて、半導体
基板４の表面のポリシリコン２をエッチングすると共に
遮蔽材料６により半導体基板４の裏面のポリシリコン２
の剥離を防止するプロセスと、を備え、半導体基板４の
表面と裏面のポリシリコン２の層構造を合わせ、各プロ
セスと合わせて実施される熱工程において、半導体基板
４の表面と裏面のポリシリコン２の膜構造の違いによる
熱ストレスを低減し、半導体基板４に結晶欠陥が発生す
るのを防止している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置製造方法
に係り、特にウェーハプロセス中の熱工程における熱ス
トレスの緩和を行わせるに好適なウェーハ構造を与える
ウェーハ処理方法に関する。

【０００２】

【従来の技術】一般に、例えば、シリコン基板に絶縁膜
を形成したり、多結晶シリコンなどの半導体膜を形成し
たりする場合、低圧ＣＶＤ法を用いることが多い。とこ
ろが、低圧ＣＶＤ法により成膜すると、基板表面だけで
なく、裏面にも同時に膜が形成される。

【０００３】一方、素子分離工程において、ウェーハ表
面に素子分離用の酸化膜を形成するために、選択熱酸化
を行っている。この場合、ウェーハ裏面については、考
慮しないことが多く、表面と同時に熱酸化するか、また
は裏面全体に酸化防止用膜、例えばＳｉＮ膜を形成した
状態で熱酸化工程を実施している。このため、ウェーハ
の表面と裏面で、同じ状態と異なる状態が混在すること
になる。

【０００４】また、ポリシリコンを低圧ＣＶＤ法で形成
し、ウェーハの表面および裏面にポリシリコンが形成さ
れた場合、その後に、表面のエッチングを行うに際し
て、エッチングレートの変化などの影響を考慮して、ポ
リシリコン形成直後、つまりパターンニング前に、一
度、裏面のポリシリコンを剥離するなどの工程を挟むこ
とがあった。

【０００５】図２は、かかる従来の半導体装置製造方法
の工程説明図であり、同図（Ａ）〜（Ｄ）にレジストの
パターンニングからエッチング、およびその後の熱工程
を、順を追って示すものである。

【０００６】図２において示すように、同図（Ａ）のよ
うに半導体基板４の上に熱化膜３をパターンニングして
形成する。この熱化膜３は半導体基板４の表面および裏
面に分布することになる。その後、低圧ＣＶＤ法によ
り、半導体基板４の表面および裏面の全体にポリシリコ
ン２の膜を形成し、その上の半導体基板４の表面側にパ
ターンニング用のレジスト１を形成する。

【０００７】このポリシリコン２は、配線やゲート電極
を形成するために用いられる。

【０００８】しかる後に、同図（Ｂ）に示すように、Ｐ
ＥＰ（写真食刻）によりレジスト１をパターンニングす
る。

【０００９】このパターンニングの際に、エッチングの
速度や選択比などを考慮して、半導体基板４の裏面につ
いたポリシリコン２のみを剥離する。

【００１０】次に、このパターンニングにしたがって、
同図（Ｃ）に示すように、ポリシリコン２をエッチング
する。その結果、半導体基板４の表面側では、ポリシリ
コン２が残る部分と、ポリシリコン２が除去される部分
が存在することになる。

【００１１】一方、エッチングの後に、ソースやドレイ
ンを形成するためのイオン注入を行い、次の熱拡散工程
に入る。

【００１２】以上の工程の結果として、半導体基板４の
表面と裏面では、ポリシリコン２の層の数でアンバラン
スな状態が存在することになってしまう。このため、こ
のような工程を数回繰り返すと、表面には２〜３層ある
いはそれ以上のポリシリコン２の膜が形成され、裏面に
はポリシリコン２の膜が存在しないか、表面よりも非常
に少ないポリシリコン２の層しか残らない。つまり、半
導体基板４の表裏で構造が大きく異なる状態が発生する
ことになってしまう。

【００１３】したがって、その後に、熱工程が入ると、
半導体基板４の表面と裏面の構造の違いにより、熱入射
や放熱の速度が異なり、これによる熱ストレスで、半導
体基板４を構成するウェーハが反ったり、ねじれたりす
る。その結果、この熱ストレスをウェーハ自体が自己内
部で平衡状態に戻そうとする時に、同図（Ｄ）に示すよ
うに、結晶欠陥５を誘起することがある。

【００１４】

【発明が解決しようとする課題】従来の半導体装置製造
方法は、以上のように、工程中でウェーハの表裏に構造
の違いを生じるようになっていたので、半導体プロセス
に不可欠の熱工程では、ウェーハの表裏に残ったポリシ
リコンの膜ストレスが微妙に異なることになってしま
う。その結果、総合的にウェーハの中央や周辺部に、ス
トレスが集中して発生し易くなり、結晶欠陥やパターン
移動などの現象が顕在化する。このような現象は、製品
歩留を低下させたり、信頼性低下を誘起したり、最悪の
場合は、動作不良にまで達することがある。

【００１５】なお、最近の半導体装置の微細パターン化
に伴い、工程数は増加する傾向にあり、膜厚や層構造が
ますます複雑になってきている。これに伴い、ウェーハ
の膜ストレスに対する留意が更に重要になってきてい
る。

【００１６】つまり、微細パターンを形成する場合、半
導体装置の縦構造、すなわち膜構造は複雑化する傾向に
ある。これには、一例として、２層ポリシリコンと２層
メタルの組み合わせから、３層ポリシリコンと３層メタ
ルの組み合わせへと、配線材料の増加などがあげられ
る。

【００１７】つまり、微細化に伴う多層構造化では、必
然的に熱工程も増加し、これに伴い、ウェーハ表裏のポ
リシリコン膜のストレスの違いは、増幅され、これに伴
い、ウェーハ中央や周辺部に、更に大きなストレスを生
じる結果となってしまう。

【００１８】以上のような問題点に対して、従来の半導
体装置製造方法では、熱工程における工程管理を厳密に
したり、ウェーハ裏面に熱ストレスを緩和するような材
料のクッション膜を追加堆積したり熱加工処理して形成
するなどの対応を計ってきたが、本質的な解決とならな
かったり、工程数を増加させてしまうなどの問題点があ
った。

【００１９】以上のように、従来の半導体装置製造方法
では、多層構造化に伴う工程の複雑化や、エッチングレ
ート管理に伴う基板裏面剥離によるウェーハの表裏構造
のアンバランスから、熱工程において基板にかかる熱ス
トレスが大きな問題となってきており、結晶欠陥により
製品の歩留低下や信頼性低下などの問題を引き起こして
いる。

【００２０】本発明は、上記のような従来技術の問題点
を解消し、半導体装置の裏面膜の構造に留意して、熱工
程におけるストレスの偏在を抑制し、半導体装置の信頼
性を高めることを可能にした半導体装置製造方法を提供
することを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体装置製造
方法は、ウェーハ表面および裏面に膜を形成する少なく
とも１つの工程を有する第１プロセスと、前記ウェーハ
表面の膜にエッチングレートの影響を低減するようなパ
ターンでパターンニングする第２プロセスと、前記パタ
ーンニングに基づいて、前記ウェーハ表面の前記膜をエ
ッチングすると共にウェーハ裏面にも前記膜が残存する
ようにする第３プロセスと、を備えるものとして構成さ
れる。

【００２２】本発明の半導体装置製造方法においては、
ウェーハ表面と裏面にそれぞれ同じ膜が残存するように
して、その後に実施される熱工程において、ウェーハの
表面と裏面の膜構造の違いによる熱ストレスを低減し、
ウェーハに結晶欠陥が発生するのが防止される。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。

【００２４】図１は、本発明の一実施例の半導体装置製
造方法の工程説明図であり、同図（Ａ）〜（Ｃ）にレジ
ストのパターンニングからエッチング、およびその後の
熱工程を、順を追って示すものである。

【００２５】図において示すように、同図（Ａ）のよう
に半導体基板４の上に熱化膜３をパターンニングして形
成する。この熱化膜３は半導体基板４の表面および裏面
に分布することになる。その後、低圧ＣＶＤ法により、
半導体基板４の表面および裏面の全体にポリシリコン２
の膜を形成する。

【００２６】このポリシリコン２は、配線やゲート電極
を形成するために用いられる。

【００２７】しかる後に、同図（Ｂ）に示すように、半
導体基板４の表面側にパターンニング用のレジスト１を
形成し、更にＰＥＰ（写真食刻）によりレジスト１をパ
ターンニングする。

【００２８】この場合、表面パターンでのエッチングレ
ートの影響を少なくするために、エッチング面積を大き
くしたり、ウェーハ外側に遮蔽材料６を配置する。

【００２９】なお、遮蔽材料６としては、レジスト１と
同じ材料か、同様の機能を果たす他の材料が適用可能で
ある。

【００３０】次に、このパターンニングにしたがって、
同図（Ｃ）に示すように、ポリシリコン２をエッチング
する。その結果、半導体基板４の表面では、ポリシリコ
ン２が残る部分と、ポリシリコン２が除去される部分が
存在するが、この場合、パターンニング時にポリシリコ
ン２の残る面積を極小化しており、一方、遮蔽材料６の
存在により、半導体基板４の裏面のポリシリコン２は残
ることになるため、半導体基板４の表裏での膜構造が略
同じになる。

【００３１】以上のような工程に続いて、次の熱拡散工
程に入る。

【００３２】この場合、半導体基板４の表面と裏面で
は、ポリシリコン２の層の数が同じであるため、このよ
うな工程を数回繰り返しても、常にポリシリコン２の膜
構造、つまり膜層数は、表面と裏面で同じとなる。

【００３３】その結果、熱工程において、半導体基板４
の表裏での熱ストレスの影響は極小化でき、これに伴う
熱ストレス誘起の結晶欠陥やパターン移動の発生を抑制
できる。

【００３４】なお、プロセスを繰り返す間に、半導体基
板４の裏面にはポリシリコン２やその他の材料の層が積
層させることになってしまうが、これは最後の熱工程、
つまり熱ストレスを受ける８００度Ｃ〜８５０度Ｃの高
温処理の後に、一括して剥離する。

【００３５】その結果、半導体プロセスの工程数を増加
させることなく、常にウェーハ表裏の膜構造を同じに保
つことが可能になり、その結果、熱工程における熱スト
レスの影響を極小化でき、結果として、最終製品の歩留
向上、信頼性向上を計ることができる。

【００３６】なお、上記実施例では、膜材料としてポリ
シリコンが用いられる場合を例示したが、膜材料が、他
の材料、例えばタングステンやモリブデンを含む材料で
あっても同様の効果が得られる。

【００３７】

【発明の効果】本発明の半導体装置製造方法は以上のよ
うに構成したので、複雑な半導体プロセスにおいて、エ
ッチングレートの影響を極小化するように、パターンニ
ングすると共に、ウェーハの表裏での膜構造を略同一に
するようにしたので、熱工程における熱ストレスが低減
でき、結晶欠陥やパターン移動の発生する可能性を低減
し、歩留を向上できると共に、製品の信頼性を向上でき
る効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置製造方法の工程
説明図である。

【図２】従来の半導体装置製造方法の工程説明図であ
る。

【符号の説明】

１ レジスト ２ ポリシリコン ３ 熱化膜 ４ 半導体基板 ５ 結晶欠陥 ６ 遮蔽材料

Claims (9)

【特許請求の範囲】
1. 【請求項１】ウェーハ表面および裏面に膜を形成する少
   なくとも１つの工程を有する第１プロセスと、 前記ウェーハ表面の膜にエッチングレートの影響を低減
   するようなパターンでパターンニングする第２プロセス
   と、 前記パターンニングに基づいて、前記ウェーハ表面の前
   記膜をエッチングすると共にウェーハ裏面にも前記膜が
   残存するようにする第３プロセスと、 を備えることを特徴とする半導体装置製造方法。
2. 【請求項２】前記第１のプロセス、前記第２のプロセ
   ス、前記第３のプロセスを少なくとも一回繰り返した
   後、前記ウェーハ裏面の膜を剥離する第４のプロセスを
   備える、請求項１の半導体装置製造方法。
3. 【請求項３】前記膜がポリシリコンである、請求項１又
   は２の半導体装置製造方法。
4. 【請求項４】前記膜が少なくともタングステンおよびモ
   リブデンを含む材料である、請求項１〜３の１つの半導
   体装置製造方法。
5. 【請求項５】前記第１のプロセスが、低圧ＣＶＤ法を含
   む、請求項１〜４の１つの半導体装置製造方法。
6. 【請求項６】ウェーハの表面及び裏面に複数の膜を形成
   し、それらの膜をエッチングによりパターニングする第
   １プロセスと、その後に熱処理する第２プロセスとを具
   備し、 前記第１プロセスは、前記複数の膜を、前記ウェーハの
   表面と裏面間に、その表面と裏面に結晶欠陥を生じさせ
   る熱ストレスが加わらないようにする緩衝プロセスを含
   むものである、半導体装置製造方法。
7. 【請求項７】前記緩衝プロセスは、前記複数の膜のそれ
   ぞれを、前記ウェーハの表面と裏面にそれぞれ残存させ
   るものである、請求項６の半導体装置製造方法。
8. 【請求項８】前記複数の膜のそれぞれは、電導体、半導
   体及び絶縁体のいずれかである、請求項６又は７の半導
   体装置製造方法。
9. 【請求項９】前記複数の膜のそれぞれは、ポリシリコ
   ン、タングステンを含む材料及びモリブデンを含む材料
   のうちいずれかである、請求項６〜８の１つの半導体装
   置製造方法。