JPS62140432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62140432A JPS62140432A JP28106085A JP28106085A JPS62140432A JP S62140432 A JPS62140432 A JP S62140432A JP 28106085 A JP28106085 A JP 28106085A JP 28106085 A JP28106085 A JP 28106085A JP S62140432 A JPS62140432 A JP S62140432A
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- JP
- Japan
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- polycrystalline silicon
- oxide film
- wiring
- film
- silicon wiring
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線構
造に多結晶シリコンを用いた半導体装置の製造方法に関
する。
造に多結晶シリコンを用いた半導体装置の製造方法に関
する。
従来、多層配線構造を有する半導体装置では下層配線に
多結晶シリコンを用いたものが提案されており、この多
結晶シリコン配線を所要のパターンに形成した後に表面
を酸化して酸化膜からなる絶縁膜を形成し、この上に上
層配線を形成する構造が採用されている。
多結晶シリコンを用いたものが提案されており、この多
結晶シリコン配線を所要のパターンに形成した後に表面
を酸化して酸化膜からなる絶縁膜を形成し、この上に上
層配線を形成する構造が採用されている。
例えば、第２図のように、半導体基板１１の絶縁膜１２
上に多結晶シリコン膜を形成後、これをフォトレジスト
工程によって所定のパターン形状に形成して多結晶シリ
コン配線１３を形成する。
上に多結晶シリコン膜を形成後、これをフォトレジスト
工程によって所定のパターン形状に形成して多結晶シリ
コン配線１３を形成する。
そして、この多結晶シリコン配線１３を熱酸化処理して
表面に酸化膜１４を形成しその上に上層配線１５を所要
のパターンに形成して多層配線構造を構成している。
表面に酸化膜１４を形成しその上に上層配線１５を所要
のパターンに形成して多層配線構造を構成している。
上述した従来の半導体装置の製造方法では、多結晶シリ
コン配線１３の表面酸化に際して多結晶シリコン配線１
３と下地の絶縁膜１２との接点部（図示のＡ部）におい
て酸化反応の不均一が生し易く、この部分の酸化膜１４
が十分に成長されなくなる。したがってこの部分におい
て酸化膜１４が多結晶シリコン配線１３の表面を確実に
被覆できなくなり、多結晶シリコン配線１３の一部が露
呈された状態となる。
コン配線１３の表面酸化に際して多結晶シリコン配線１
３と下地の絶縁膜１２との接点部（図示のＡ部）におい
て酸化反応の不均一が生し易く、この部分の酸化膜１４
が十分に成長されなくなる。したがってこの部分におい
て酸化膜１４が多結晶シリコン配線１３の表面を確実に
被覆できなくなり、多結晶シリコン配線１３の一部が露
呈された状態となる。
このため、同図のように上層配線１５を形成したときに
、この多結晶シリコン配線１３の露呈部において多結晶
シリコン配線１３と上層配線１５とが接触して電気的に
短絡し、半導体装置の信頼性を低下させ、かつ製造歩留
を低下させる原因となっている。
、この多結晶シリコン配線１３の露呈部において多結晶
シリコン配線１３と上層配線１５とが接触して電気的に
短絡し、半導体装置の信頼性を低下させ、かつ製造歩留
を低下させる原因となっている。
本発明の半導体装置の製造方法は、多結晶シリコン配線
に形成する絶縁膜としての酸化膜を十分な厚さに形成し
、酸化膜の不均一が原因とされる上層配線との短絡を防
止して品質及び歩留の向上を図るものである。
に形成する絶縁膜としての酸化膜を十分な厚さに形成し
、酸化膜の不均一が原因とされる上層配線との短絡を防
止して品質及び歩留の向上を図るものである。
本発明の半導体装置の製造方法は、多結晶シリコン配線
を形成する際にパターンエツチングを途中で停止させか
つこの状態で酸化を行う工程と、その後に異方性エツチ
ングを行って多結晶シリコン配線の側面に酸化膜を残す
工程と、その後に再度酸化を行って多結晶シリコン配線
に重ねて第２の酸化膜を形成する工程とを含んでいる。
を形成する際にパターンエツチングを途中で停止させか
つこの状態で酸化を行う工程と、その後に異方性エツチ
ングを行って多結晶シリコン配線の側面に酸化膜を残す
工程と、その後に再度酸化を行って多結晶シリコン配線
に重ねて第２の酸化膜を形成する工程とを含んでいる。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例をその製造工
程順に示す断面図であり、以下この工程に沿って説明す
る。
程順に示す断面図であり、以下この工程に沿って説明す
る。
先ず、同図（ａ）のように半導体基板１の絶縁膜２上に
多結晶シリコン膜３を成長した後、この上に配線パター
ン形状にフォトレジスト膜４を形成し、これをマスクに
して多結晶シリコン膜３をエツチングする。そして、同
図（ｂ）のように多結晶シリコン膜３が全厚さの略３ノ
４〜５／６だけエツチングされた時点、つまりマスクさ
れていない部分が１／４〜１７６の厚さだけ残されたと
ころでエツチングを停止し、多結晶シリコン配線５を形
成する。
多結晶シリコン膜３を成長した後、この上に配線パター
ン形状にフォトレジスト膜４を形成し、これをマスクに
して多結晶シリコン膜３をエツチングする。そして、同
図（ｂ）のように多結晶シリコン膜３が全厚さの略３ノ
４〜５／６だけエツチングされた時点、つまりマスクさ
れていない部分が１／４〜１７６の厚さだけ残されたと
ころでエツチングを停止し、多結晶シリコン配線５を形
成する。
次いで、同図（ｃ）のようにフォトレジスト膜４を除去
した後、前記多結晶シリコン膜３を熱酸化して表面に酸
化膜６を形成する。このとき、多結晶シリコン膜３のマ
スクされていなかった部分が全厚さに亘って酸化されて
酸化膜６ａを形成するように酸化処理の条件を制御する
。
した後、前記多結晶シリコン膜３を熱酸化して表面に酸
化膜６を形成する。このとき、多結晶シリコン膜３のマ
スクされていなかった部分が全厚さに亘って酸化されて
酸化膜６ａを形成するように酸化処理の条件を制御する
。
続いて、同図（ｄ）のように全面に対して異方性エツチ
ングを行い、マクスされていなかった部分の酸化膜６ａ
が殆ど無くなる程度（ここでは、極めて薄い状態に残さ
れる）にまでエツチングを行う。このとき、多結晶シリ
コン配線５の上面の酸化膜６も殆ど無くなる程度とされ
るが、多結晶シリコン配線５の側面には比較的に厚い酸
化膜６が残される。
ングを行い、マクスされていなかった部分の酸化膜６ａ
が殆ど無くなる程度（ここでは、極めて薄い状態に残さ
れる）にまでエツチングを行う。このとき、多結晶シリ
コン配線５の上面の酸化膜６も殆ど無くなる程度とされ
るが、多結晶シリコン配線５の側面には比較的に厚い酸
化膜６が残される。
しかる上で、同図（ｅ）のように多結晶シリコン配線５
に対して再度熱酸化処理を行い、多結晶シリコン配線５
の上面及び側面に第２の酸化膜７を成長させる。これに
より、多結晶シリコン配線５は酸化膜６及び第２の酸化
膜７によって確実に被覆されることになり、特に側面で
は厚い酸化膜６とこの第２の酸化膜７とで十分に被覆さ
れることになる。なお、この再度の酸化により、多結晶
シリコン配ｊａ５以外の部分にも酸化膜７ａが若干成長
される。
に対して再度熱酸化処理を行い、多結晶シリコン配線５
の上面及び側面に第２の酸化膜７を成長させる。これに
より、多結晶シリコン配線５は酸化膜６及び第２の酸化
膜７によって確実に被覆されることになり、特に側面で
は厚い酸化膜６とこの第２の酸化膜７とで十分に被覆さ
れることになる。なお、この再度の酸化により、多結晶
シリコン配ｊａ５以外の部分にも酸化膜７ａが若干成長
される。
その後、酸化膜６及び第２の酸化膜７上にスルーホール
等を開設した後所要パターンの上層配線８を形成し、か
つ図示を省略する保護膜等を形成することにより多層配
線構造を構成できる。
等を開設した後所要パターンの上層配線８を形成し、か
つ図示を省略する保護膜等を形成することにより多層配
線構造を構成できる。
このようにして形成した配線構造によれば、多結晶シリ
コン配線５以外の部分にも多結晶シリコン膜３を一部残
して多結晶シリコン配線５の酸化を行っているので、多
結晶シリコン膜と絶縁膜との接点部が存在せず、多結晶
シリコン膜に均一な酸化膜を成長させることができる。
コン配線５以外の部分にも多結晶シリコン膜３を一部残
して多結晶シリコン配線５の酸化を行っているので、多
結晶シリコン膜と絶縁膜との接点部が存在せず、多結晶
シリコン膜に均一な酸化膜を成長させることができる。
また、一旦成長させた酸化膜を異方性エツチングするこ
とにより多結晶シリコン配線５の側面に厚く酸化膜６を
残し、しかる上で再度酸化を行って第２の酸化膜７を成
長させているので、多結晶シリコン配線５の側面におけ
る酸化膜の厚さを十分に大きなものとし、被覆不良の発
生し易い多結晶シリコン配線の側面における被覆性を向
上できる。
とにより多結晶シリコン配線５の側面に厚く酸化膜６を
残し、しかる上で再度酸化を行って第２の酸化膜７を成
長させているので、多結晶シリコン配線５の側面におけ
る酸化膜の厚さを十分に大きなものとし、被覆不良の発
生し易い多結晶シリコン配線の側面における被覆性を向
上できる。
したがって、多結晶シリコン配線５の一部が酸化膜６，
７を通して露呈されることは全くなく、上層配線８との
短絡を確実に防止することができる。
７を通して露呈されることは全くなく、上層配線８との
短絡を確実に防止することができる。
ここで、多結晶シリコン配線５以外の部分の多結晶シリ
コン膜３に成長された酸化膜６ａを完全に除去するよう
に異方性エツチングを行ってもよい。
コン膜３に成長された酸化膜６ａを完全に除去するよう
に異方性エツチングを行ってもよい。
以上説明したように本発明は、多結晶シリコン配線を形
成する際にパターンエツチングを途中で停止させた上で
酸化を行ない、その後に異方性エツチングを行って多結
晶シリコン配線の側面に酸化膜を残し、更にその後に再
度酸化を行って多結晶シリコン配線に重ねて第２の酸化
膜を形成しているので、多結晶シリコン配線の一部に酸
化膜の不均一な部分が発生することはな（、多結晶シリ
コン配線を酸化膜で確実に被覆できる。これにより、多
結晶シリコン配線の一部が露呈されることを防止し、上
層配線との短絡を防止して半導体装置の信頼性及び製造
歩留の向上を達成できる。
成する際にパターンエツチングを途中で停止させた上で
酸化を行ない、その後に異方性エツチングを行って多結
晶シリコン配線の側面に酸化膜を残し、更にその後に再
度酸化を行って多結晶シリコン配線に重ねて第２の酸化
膜を形成しているので、多結晶シリコン配線の一部に酸
化膜の不均一な部分が発生することはな（、多結晶シリ
コン配線を酸化膜で確実に被覆できる。これにより、多
結晶シリコン配線の一部が露呈されることを防止し、上
層配線との短絡を防止して半導体装置の信頼性及び製造
歩留の向上を達成できる。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す断面図、第２図は従来の問題点を説明する断面図であ
る。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
・・・多結晶シリコン膜、４・・・フォトレジスト、５
・・・多結晶シリコン配線、６，６ａ・・・酸化膜、７
，７ａ・・・第２の酸化膜、８・・・上層配線、１３・
・・多結晶シリコン配線、１４・・・酸化膜、１５・・
・上層配線。
す断面図、第２図は従来の問題点を説明する断面図であ
る。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
・・・多結晶シリコン膜、４・・・フォトレジスト、５
・・・多結晶シリコン配線、６，６ａ・・・酸化膜、７
，７ａ・・・第２の酸化膜、８・・・上層配線、１３・
・・多結晶シリコン配線、１４・・・酸化膜、１５・・
・上層配線。
Claims (1)
- １、基板の絶縁膜上に多結晶シリコン膜を成長しかつこ
れを選択エッチングして多結晶シリコン配線を形成し、
かつこの多結晶シリコン配線を酸化してこれを上層配線
との絶縁膜として構成する半導体装置の製造方法におい
て、前記多結晶シリコン配線を形成する際の選択エッチ
ングを途中で停止させ、かつ多結晶シリコン配線以外の
部分にも多結晶シリコン膜が残された状態で酸化を行う
工程と、前記酸化膜に対して異方性エッチングを行ない
前記多結晶シリコン配線の側面に酸化膜を残す工程と、
その後に再度酸化を行って少なくとも多結晶シリコン配
線に重ねて第２の酸化膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28106085A JPS62140432A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28106085A JPS62140432A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140432A true JPS62140432A (ja) | 1987-06-24 |
| JPH0418691B2 JPH0418691B2 (ja) | 1992-03-27 |
Family
ID=17633750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28106085A Granted JPS62140432A (ja) | 1985-12-16 | 1985-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968646A (en) * | 1988-12-20 | 1990-11-06 | Thomson Composants Militaires Et Spatiaux | Process for fabricating small size electrodes in an integrated circuit |
-
1985
- 1985-12-16 JP JP28106085A patent/JPS62140432A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968646A (en) * | 1988-12-20 | 1990-11-06 | Thomson Composants Militaires Et Spatiaux | Process for fabricating small size electrodes in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0418691B2 (ja) | 1992-03-27 |
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