JPH0334675B2 - - Google Patents
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- JPH0334675B2 JPH0334675B2 JP56115923A JP11592381A JPH0334675B2 JP H0334675 B2 JPH0334675 B2 JP H0334675B2 JP 56115923 A JP56115923 A JP 56115923A JP 11592381 A JP11592381 A JP 11592381A JP H0334675 B2 JPH0334675 B2 JP H0334675B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明のジヨセフソン回路の製造方法に係り、
特に量子干渉型素子を含んだジヨセフソン集積回
路の製造方法に関するものである。
特に量子干渉型素子を含んだジヨセフソン集積回
路の製造方法に関するものである。
第１図に量子干渉型素子の一般的構造を示す。
図中１は表面の平坦なシリコン等から成る基板、
２はNb（ニオブ）、Nb化合物、Pb（鉛）合金等の
超伝導物質から成る下部電極、３はSiO（一酸化
シリコン）等から成る絶縁層、４は超伝導物質か
ら成る上部電極、５は絶縁物層、６は制御線路、
７は膜厚数10（Å）トンネル絶縁膜である。
図中１は表面の平坦なシリコン等から成る基板、
２はNb（ニオブ）、Nb化合物、Pb（鉛）合金等の
超伝導物質から成る下部電極、３はSiO（一酸化
シリコン）等から成る絶縁層、４は超伝導物質か
ら成る上部電極、５は絶縁物層、６は制御線路、
７は膜厚数10（Å）トンネル絶縁膜である。
ここで、上部電極４と下部電極２は２個のトン
ネル接合を、トンネル絶縁膜７を介して形成して
おり、該トンネル絶縁膜７以外の領域では両電極
は絶縁層３により絶縁されている。
ネル接合を、トンネル絶縁膜７を介して形成して
おり、該トンネル絶縁膜７以外の領域では両電極
は絶縁層３により絶縁されている。
又、前記２つの接合は、両電極により並列に接
続されており、両接合間の絶縁膜３と下部電極２
並びに上部電極４は所謂インダクテイブブリツジ
を形成している。
続されており、両接合間の絶縁膜３と下部電極２
並びに上部電極４は所謂インダクテイブブリツジ
を形成している。
このようにジヨセフソン接合素子は積層構造を
もつているため、制御線路６や上部電極４はそれ
ぞれの下層に配置された超伝導配線２や、絶縁薄
膜の開口部によつて生ずる複数の段差をのりこえ
て配線する必要がある。
もつているため、制御線路６や上部電極４はそれ
ぞれの下層に配置された超伝導配線２や、絶縁薄
膜の開口部によつて生ずる複数の段差をのりこえ
て配線する必要がある。
このため従来のジヨセフソン接合素子の製造方
法においては下層から上層の薄膜へいくにつれて
その膜厚を厚くして断線を防ぐ方法がとられてい
るが、素子形状が縮小し、配線の線幅がせまくな
るにつれて、断線が起り易くなるという欠点があ
る。
法においては下層から上層の薄膜へいくにつれて
その膜厚を厚くして断線を防ぐ方法がとられてい
るが、素子形状が縮小し、配線の線幅がせまくな
るにつれて、断線が起り易くなるという欠点があ
る。
又、ジヨセフソン接合素子以外の部分たとえ
ば、常伝導薄膜から成る抵抗素子及び超伝導薄膜
から成る信号伝搬線路においても上述したと同様
の欠点がある。
ば、常伝導薄膜から成る抵抗素子及び超伝導薄膜
から成る信号伝搬線路においても上述したと同様
の欠点がある。
更に、第１図の絶縁薄膜３及び５として塗布被
膜を用いれば、基板表面の凹凸をある程度平坦化
できるが、絶縁薄膜、特に両接合間の絶縁膜厚を
被膜の塗布条件のみで制御する事は困難である。
膜を用いれば、基板表面の凹凸をある程度平坦化
できるが、絶縁薄膜、特に両接合間の絶縁膜厚を
被膜の塗布条件のみで制御する事は困難である。
量子干渉型素子では、中央のインダクテイブブ
リツジの部分に磁束量子（２×10-15Wb）の大き
さに相当する磁束が入る事を単位として素子特性
が周期的に変化するので、絶縁薄膜３の膜厚は重
要な設計パラメーターであり、回路設計上該膜厚
を精密に制御することが不可欠である。
リツジの部分に磁束量子（２×10-15Wb）の大き
さに相当する磁束が入る事を単位として素子特性
が周期的に変化するので、絶縁薄膜３の膜厚は重
要な設計パラメーターであり、回路設計上該膜厚
を精密に制御することが不可欠である。
本発明の第１の目的は、上記従来のジヨセフソ
ン回路の製造で問題となつていた配線層の断線を
防止することにある。
ン回路の製造で問題となつていた配線層の断線を
防止することにある。
又、本発明の第２の目的は、特に量子干渉型素
子等において、下部電極上に選択的に残存せしめ
る絶縁物の膜厚を正確に制御することが可能なジ
ヨセフソン回路の製造方法を提供するところにあ
る。
子等において、下部電極上に選択的に残存せしめ
る絶縁物の膜厚を正確に制御することが可能なジ
ヨセフソン回路の製造方法を提供するところにあ
る。
又、上記本発明の目的は、表面の平坦な領域上
に選択的に第１の超伝導層を形成する工程と、該
第１の超伝導層表面をも含めた表面全体に比較的
厚く絶縁物を塗付し、被覆せしめ表面を平坦化す
る工程と、該被覆膜表面に該被覆膜よりもエツチ
ング速度の小さな薄膜を形成し、該薄膜の前記第
１の超伝導層上に対応する所定領域を除去する工
程と、次いで表面より該薄膜並びに前記被覆膜を
同時にエツチングして前記第１の超伝導層の所定
領域を表出せしめ且つ前記第１の超伝導層上に所
望の厚さの被覆膜を形成する工程と、表出した該
第１の超伝導層上にトンネル絶縁膜を形成し、次
いで該トンネル絶縁膜を含む領域に第２の超伝導
層を形成しジヨセフソン素子を形成する工程を有
することを特徴とするジヨセフソン回路の製造方
法により達成される。
に選択的に第１の超伝導層を形成する工程と、該
第１の超伝導層表面をも含めた表面全体に比較的
厚く絶縁物を塗付し、被覆せしめ表面を平坦化す
る工程と、該被覆膜表面に該被覆膜よりもエツチ
ング速度の小さな薄膜を形成し、該薄膜の前記第
１の超伝導層上に対応する所定領域を除去する工
程と、次いで表面より該薄膜並びに前記被覆膜を
同時にエツチングして前記第１の超伝導層の所定
領域を表出せしめ且つ前記第１の超伝導層上に所
望の厚さの被覆膜を形成する工程と、表出した該
第１の超伝導層上にトンネル絶縁膜を形成し、次
いで該トンネル絶縁膜を含む領域に第２の超伝導
層を形成しジヨセフソン素子を形成する工程を有
することを特徴とするジヨセフソン回路の製造方
法により達成される。
以下、図面を参照して本発明の一実施例につい
て説明する。
て説明する。
Si（シリコン）、GaAs（ガリウムヒ素）、サフア
イヤ等表面の平坦な基板８上に、Nb等の超伝導
物質から成る薄膜を蒸着、又は高周波スパツタリ
ング等の手段で形成し、次いでリフトオフ、又は
選択エツチング等の手段で第２図ａに示すパター
ン９を製造する。ここで、超伝導材料としては、
Nb、Nb化合物、Pb合金等が用いられ、膜厚は
1000〜7000（Å）程度である。
イヤ等表面の平坦な基板８上に、Nb等の超伝導
物質から成る薄膜を蒸着、又は高周波スパツタリ
ング等の手段で形成し、次いでリフトオフ、又は
選択エツチング等の手段で第２図ａに示すパター
ン９を製造する。ここで、超伝導材料としては、
Nb、Nb化合物、Pb合金等が用いられ、膜厚は
1000〜7000（Å）程度である。
次いで、上記薄膜９上に約１（μｍ）程度の膜
厚で絶縁物を塗布し、被覆膜１０を形成する。
（第２図ｂ） ここで、被覆膜１０としては、例えばポリシロ
キサン等を用いることにより、表面の平坦化が可
能である。
厚で絶縁物を塗布し、被覆膜１０を形成する。
（第２図ｂ） ここで、被覆膜１０としては、例えばポリシロ
キサン等を用いることにより、表面の平坦化が可
能である。
例えば、上記超伝導薄膜９の膜厚が5000（Å）、
パターン幅が１０（μｍ）の場合、この被覆膜１
０によつて、5000（Å）の表面の凹凸が、被覆膜
１０の表面で、2000（Å）以下となることが確認
されている。
パターン幅が１０（μｍ）の場合、この被覆膜１
０によつて、5000（Å）の表面の凹凸が、被覆膜
１０の表面で、2000（Å）以下となることが確認
されている。
その後、前記被覆膜１０上にAl等被覆膜１０
よりもエツチング速度を遅くすることが可能な物
質より成る薄膜１１を形成する。（第２図Ｃ） 該薄膜１１の膜厚は、残存させる被覆膜１０の
厚さ及び該被覆膜１０並びに薄膜１１のエツチン
グレートの比で決定される。
よりもエツチング速度を遅くすることが可能な物
質より成る薄膜１１を形成する。（第２図Ｃ） 該薄膜１１の膜厚は、残存させる被覆膜１０の
厚さ及び該被覆膜１０並びに薄膜１１のエツチン
グレートの比で決定される。
例えば、ここではAl膜を約300（Å）の膜厚で
形成する。
形成する。
次いで、第２図ｄに示すように、該Al薄膜１
１の超伝導層９上の対応する所定領域を剥離し、
被覆膜１０を表出せしめる。
１の超伝導層９上の対応する所定領域を剥離し、
被覆膜１０を表出せしめる。
しかる後、上記薄膜１１並びに被覆膜１０を同
時にエツチングする。
時にエツチングする。
エツチング方法として、ここではポリシロキサ
ン塗膜並びにAlを同時にエツチングするため、
CHF3ガスを用いたリアクテイブエツチングを適
用する。
ン塗膜並びにAlを同時にエツチングするため、
CHF3ガスを用いたリアクテイブエツチングを適
用する。
かかるCHF3を用いたリアクテイブエツチング
において、ポリシロキサン塗膜は10（ｍTorr）の
雰囲気中で約400（Å／min）のエツチング速度を
得る。
において、ポリシロキサン塗膜は10（ｍTorr）の
雰囲気中で約400（Å／min）のエツチング速度を
得る。
それに対し、一般に金属薄膜は、リアクテイブ
エツチングでのエツチング速度は小さく、同様に
CHF3ガス10ｍTorrの条件下でAlの場合約30
Å／分である。
エツチングでのエツチング速度は小さく、同様に
CHF3ガス10ｍTorrの条件下でAlの場合約30
Å／分である。
このように被覆膜１０と薄膜１１のエツチ速度
の差が大きいので、パターンが形成されている薄
膜１１はエツチングに対してマスクのような働き
をする。エツチング開始約10分後、薄膜１１が完
全に除去された時点で、被覆膜１０には第２図ｅ
に示すような深さ約4000（Å）の凹部が形成され
る。
の差が大きいので、パターンが形成されている薄
膜１１はエツチングに対してマスクのような働き
をする。エツチング開始約10分後、薄膜１１が完
全に除去された時点で、被覆膜１０には第２図ｅ
に示すような深さ約4000（Å）の凹部が形成され
る。
この後も、エツチングを継続すれば、被覆膜１
０は全面にわたつて均一な速度でエツチングさ
れ、超伝導層９の表面が表出した時点でエツチン
グを停止する。（第２図ｆ） 残存する被覆膜１０の、中央の凸部１２の膜厚
は塗布被膜１３の凹部の深さと同等で約4000（Å）
である。
０は全面にわたつて均一な速度でエツチングさ
れ、超伝導層９の表面が表出した時点でエツチン
グを停止する。（第２図ｆ） 残存する被覆膜１０の、中央の凸部１２の膜厚
は塗布被膜１３の凹部の深さと同等で約4000（Å）
である。
即ち、本発明では、薄膜１１の膜厚をＸ（Å）、
被覆膜１０と該薄膜１１のエツチング速度をそれ
ぞれｐ（Å／min.）、ｑ（Å／min.）とすれば超伝
導層９上に残存する被覆膜１２の膜厚はpx／ｑ
（Å）となる。
被覆膜１０と該薄膜１１のエツチング速度をそれ
ぞれｐ（Å／min.）、ｑ（Å／min.）とすれば超伝
導層９上に残存する被覆膜１２の膜厚はpx／ｑ
（Å）となる。
以上、本発明によれば超伝導層により生じた基
板表面の凹凸を平坦化し、且つ量子干渉素子のイ
ンダクテイブブリツジ部分に相当する被覆膜を正
確な膜厚で残存させることが可能である。
板表面の凹凸を平坦化し、且つ量子干渉素子のイ
ンダクテイブブリツジ部分に相当する被覆膜を正
確な膜厚で残存させることが可能である。
又、本発明の適用は、上記基板表面上形成され
た超伝導層及び該超伝導層を覆う絶縁被膜に限定
されるものではない。即ち、ジヨセフソン回路を
構成する他の絶縁被覆膜についてもその適用が可
能である。
た超伝導層及び該超伝導層を覆う絶縁被膜に限定
されるものではない。即ち、ジヨセフソン回路を
構成する他の絶縁被覆膜についてもその適用が可
能である。
第３図に本発明を超伝導配線１５に適用した場
合の実施例を示す。尚、図面番号で第２図と同一
のものは、同一の領域を示すものとする。
合の実施例を示す。尚、図面番号で第２図と同一
のものは、同一の領域を示すものとする。
ここでは、下部電極９形成後に被覆膜１０，１
２を、トンネル絶縁膜１４、上部電極１３、及び
超伝導配線１５を形成した後に同じポリシロキサ
ンから成る被覆膜１６を第２図ａ〜ｆで示した工
程と同様の工程で形成している。
２を、トンネル絶縁膜１４、上部電極１３、及び
超伝導配線１５を形成した後に同じポリシロキサ
ンから成る被覆膜１６を第２図ａ〜ｆで示した工
程と同様の工程で形成している。
この様に、本発明の実施はジヨセフソン接合部
の窓開けのみではなく、第３図の超電導配線１５
と制御線路１７の如く、超電導配線相互間のコン
タクトホール形成においても可能である。
の窓開けのみではなく、第３図の超電導配線１５
と制御線路１７の如く、超電導配線相互間のコン
タクトホール形成においても可能である。
第１図は通常のジヨセフソン回路の断面概要図
を、第２図ａ〜ｆは本発明によるジヨセフソン回
路の製造方法の一実施例を、第３図は本発明によ
るジヨセフソン回路の製造方法により形成された
回路の一例をそれぞれ表わしている。 図中１，８は基板を、２，４，６，９，１３，
１５，１７は超伝導層を、３，５，１０，１２，
１６は絶縁物からなる被覆膜を、７，１４はトン
ネル絶縁膜を、１１は金属膜等の薄膜を示す。
を、第２図ａ〜ｆは本発明によるジヨセフソン回
路の製造方法の一実施例を、第３図は本発明によ
るジヨセフソン回路の製造方法により形成された
回路の一例をそれぞれ表わしている。 図中１，８は基板を、２，４，６，９，１３，
１５，１７は超伝導層を、３，５，１０，１２，
１６は絶縁物からなる被覆膜を、７，１４はトン
ネル絶縁膜を、１１は金属膜等の薄膜を示す。
Claims (1)
- １ 表面の平坦な領域上に選択的に第１の超伝導
層を形成する工程と、該第１の超伝導層表面をも
含めた表面全体に比較的厚く絶縁物を塗布し、被
覆せしめ表面を平坦化する工程と、該被覆膜表面
に該被覆膜よりもエツチング速度の小さな薄膜を
形成し、該薄膜の前記第１の超伝導層上に対応す
る所定領域を除去する工程と、次いで表面より該
薄膜並びに前記被覆膜を同時にエツチングして前
記第１の超伝導層の所定領域を表出せしめ且つ前
記第１の超伝導層上に所望の厚さの被覆膜を形成
する工程と、表出した該第１の超伝導層上にトン
ネル絶縁膜を形成し、次いで該トンネル絶縁膜を
含む領域に第２の超伝導層を形成しジヨセフソン
素子を形成する工程を有することを特徴とするジ
ヨセフソン回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115923A JPS5817689A (ja) | 1981-07-24 | 1981-07-24 | ジヨセフソン回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115923A JPS5817689A (ja) | 1981-07-24 | 1981-07-24 | ジヨセフソン回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817689A JPS5817689A (ja) | 1983-02-01 |
| JPH0334675B2 true JPH0334675B2 (ja) | 1991-05-23 |
Family
ID=14674542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115923A Granted JPS5817689A (ja) | 1981-07-24 | 1981-07-24 | ジヨセフソン回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817689A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263181A (ja) * | 1985-05-17 | 1986-11-21 | Agency Of Ind Science & Technol | 超電導線路の形成方法 |
| JPS61271880A (ja) * | 1985-05-27 | 1986-12-02 | Agency Of Ind Science & Technol | 超電導線路の形成方法 |
| US4790696A (en) * | 1987-12-03 | 1988-12-13 | The Stanley Works | Chuck key mounting and ejector arrangement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158870A (en) * | 1978-06-06 | 1979-12-15 | Matsushita Electric Ind Co Ltd | Etching method |
| JPS5658247A (en) * | 1979-10-17 | 1981-05-21 | Fujitsu Ltd | Production of semiconductor device |
-
1981
- 1981-07-24 JP JP56115923A patent/JPS5817689A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158870A (en) * | 1978-06-06 | 1979-12-15 | Matsushita Electric Ind Co Ltd | Etching method |
| JPS5658247A (en) * | 1979-10-17 | 1981-05-21 | Fujitsu Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5817689A (ja) | 1983-02-01 |
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