JPS61193451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61193451A JPS61193451A JP3308285A JP3308285A JPS61193451A JP S61193451 A JPS61193451 A JP S61193451A JP 3308285 A JP3308285 A JP 3308285A JP 3308285 A JP3308285 A JP 3308285A JP S61193451 A JPS61193451 A JP S61193451A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- pattern
- silicon film
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
との発明は半導体装置の製造方法に係り、特に多結晶シ
リコン膜のパターン形成方法に関するものである。
リコン膜のパターン形成方法に関するものである。
従来、半導体基板上の絶縁膜上に成長された多結晶シリ
コン膜のパターン形成方法は、多結晶シリコン膜表面を
酸化処理しフォトエツチング工程を経て多結晶シリコン
膜表面に酸化膜のパターン全形成し、該酸化膜パターン
を保護膜としてエツチング処理するか、又は、一層のフ
ォトレジスト膜を保護膜としてエツチング処理を行って
いたが、エツチング方法が等方性である場合、保護膜に
覆われた側面方向からもエツチングされエツチング後の
多結晶シリコン膜、パターンは該膜厚だけ側面方向へも
進行しエツチング加工されて□いたため、多結晶シリコ
ン膜パターンの形状は非常に急峻な段差となっていた。
コン膜のパターン形成方法は、多結晶シリコン膜表面を
酸化処理しフォトエツチング工程を経て多結晶シリコン
膜表面に酸化膜のパターン全形成し、該酸化膜パターン
を保護膜としてエツチング処理するか、又は、一層のフ
ォトレジスト膜を保護膜としてエツチング処理を行って
いたが、エツチング方法が等方性である場合、保護膜に
覆われた側面方向からもエツチングされエツチング後の
多結晶シリコン膜、パターンは該膜厚だけ側面方向へも
進行しエツチング加工されて□いたため、多結晶シリコ
ン膜パターンの形状は非常に急峻な段差となっていた。
これはエツチング方法が異方性であると保護膜に纏われ
足側面方向へのエツチングの進行がない為、更に急峻な
段差゛となっていた。この多結晶シリコン膜の急峻な段
差は後工程に於いて例えばコンタクト孔の形成を行なう
場合、保護膜となるべきフォトレジストが多結晶シリ゛
コ ゛ン膜パターンの段部の所で薄く形成され
るためエツチング処理時に耐えられずピンホールが発生
したり、又各々トランジスタを結線し所望のトランジス
タ回路を得るためにアルミニウム配線全形成する場合に
おいては、該多結晶シリコン膜パターンの段差の急峻な
部分をアルミニウム配線が横切ると断線を生じたりして
半導体装置の歩留低下を招いていた。
足側面方向へのエツチングの進行がない為、更に急峻な
段差゛となっていた。この多結晶シリコン膜の急峻な段
差は後工程に於いて例えばコンタクト孔の形成を行なう
場合、保護膜となるべきフォトレジストが多結晶シリ゛
コ ゛ン膜パターンの段部の所で薄く形成され
るためエツチング処理時に耐えられずピンホールが発生
したり、又各々トランジスタを結線し所望のトランジス
タ回路を得るためにアルミニウム配線全形成する場合に
おいては、該多結晶シリコン膜パターンの段差の急峻な
部分をアルミニウム配線が横切ると断線を生じたりして
半導体装置の歩留低下を招いていた。
この発明の目的は上記問題点を解決し半導体装置の歩留
低下全誘発させない多結晶シリコン膜パターン形成方法
を提供する事にある。
低下全誘発させない多結晶シリコン膜パターン形成方法
を提供する事にある。
この発明の特徴は、例えば半導体基板上の絶縁膜上に形
成された多結晶シリコン膜の表面上に第１のフォトレジ
ストパターンを形成し、しかる後第１のフォトレジスト
パターン上に第２のフォトレジスト膜を塗布し、第１の
フォトレジストパターンより縮少された同一パターンを
形成する工程と、該２層のフォトレジストパターンを保
護膜として、異方性のエツチング処理を行なう工程とか
らなり、前記２つの工程の組合せにより加工された多結
晶シリコン膜パターンが階段状に形成した事である。
成された多結晶シリコン膜の表面上に第１のフォトレジ
ストパターンを形成し、しかる後第１のフォトレジスト
パターン上に第２のフォトレジスト膜を塗布し、第１の
フォトレジストパターンより縮少された同一パターンを
形成する工程と、該２層のフォトレジストパターンを保
護膜として、異方性のエツチング処理を行なう工程とか
らなり、前記２つの工程の組合せにより加工された多結
晶シリコン膜パターンが階段状に形成した事である。
次にこの発明の一実施例につき図を用いて説明する。
第１図〜第５図は、この発明の一実施例を順に説明する
為の半導体装置の断面図である。第６図は従来の製造方
法を用いた場合に発生する欠点を説明する為の半導体装
置の断面図である。この実施例による多結晶シリコン膜
のパターン形成方法は半導体基板１上の絶縁膜２上に成
長された多結晶シリコン膜３上にフォトレジスト工程を
介して第１のフォトレジスト・パターン１を形成する（
第１図）。しかる後、第１のフォトレジストパターン１
上に第２のフォトレジスト膜５を塗布し第１のフォトレ
ジストパターン４より縮少された同一のパターン５を第
１のフォトレジストパターン上へと形成する。更に該２
層のフォトレジストパターン４・５を保護膜として異方
性におけるエツチング処理６を行なうと、保護膜に覆わ
れていない多結晶シリコンＪ換３のエツチングが始まり
、同時に保護膜として使用しているフォトレジストパタ
ーン４・５もエツチングされていく（第２図）。
為の半導体装置の断面図である。第６図は従来の製造方
法を用いた場合に発生する欠点を説明する為の半導体装
置の断面図である。この実施例による多結晶シリコン膜
のパターン形成方法は半導体基板１上の絶縁膜２上に成
長された多結晶シリコン膜３上にフォトレジスト工程を
介して第１のフォトレジスト・パターン１を形成する（
第１図）。しかる後、第１のフォトレジストパターン１
上に第２のフォトレジスト膜５を塗布し第１のフォトレ
ジストパターン４より縮少された同一のパターン５を第
１のフォトレジストパターン上へと形成する。更に該２
層のフォトレジストパターン４・５を保護膜として異方
性におけるエツチング処理６を行なうと、保護膜に覆わ
れていない多結晶シリコンＪ換３のエツチングが始まり
、同時に保護膜として使用しているフォトレジストパタ
ーン４・５もエツチングされていく（第２図）。
この時、保護膜として使用しているフォトレジスト膜４
・５は初めに第２のフォトレジストパターン５に覆われ
ていない第１のフォトレジストパターン４をすべてエツ
チング処理してしまい、該第１のフォトレジストパター
ン４下の露出した多結晶シリコン膜３のエツチング処理
がなされる。第１のフォトレジストパターン４と第２の
フォトレジストパターン５の２層の保護膜となっている
下の多結晶ノリコンパターンは全くエツチング処理され
ず、元の膜厚通りである（第３図）。すなわち、異方性
エツチング処理時に保護膜として用いたフォトレジスト
膜４・５において第１のフォトレジストパターン４のみ
を保護膜としている部分が先にエツチング除去される為
、露出した多結晶シリコン膜パターン３は途中までエツ
チング処理される、第１のフォトレジストパターン４と
第２のフォトレジストパターン５の２層を保護膜として
エツチング処理全行なっている部分は、保護膜の膜厚が
倍であるため最後までエツチング処理時の保護膜として
の役割を持っているため該２層保護膜下の多結晶シリコ
ン膜３はエツチング処理されず結果として得られた多結
晶シリコン膜のパターン３は階段状の形状を有する様に
エツチング加工されている（第３図）。
・５は初めに第２のフォトレジストパターン５に覆われ
ていない第１のフォトレジストパターン４をすべてエツ
チング処理してしまい、該第１のフォトレジストパター
ン４下の露出した多結晶シリコン膜３のエツチング処理
がなされる。第１のフォトレジストパターン４と第２の
フォトレジストパターン５の２層の保護膜となっている
下の多結晶ノリコンパターンは全くエツチング処理され
ず、元の膜厚通りである（第３図）。すなわち、異方性
エツチング処理時に保護膜として用いたフォトレジスト
膜４・５において第１のフォトレジストパターン４のみ
を保護膜としている部分が先にエツチング除去される為
、露出した多結晶シリコン膜パターン３は途中までエツ
チング処理される、第１のフォトレジストパターン４と
第２のフォトレジストパターン５の２層を保護膜として
エツチング処理全行なっている部分は、保護膜の膜厚が
倍であるため最後までエツチング処理時の保護膜として
の役割を持っているため該２層保護膜下の多結晶シリコ
ン膜３はエツチング処理されず結果として得られた多結
晶シリコン膜のパターン３は階段状の形状を有する様に
エツチング加工されている（第３図）。
本実施例によれば半導体基板ｌ上の絶縁膜２に形成され
た多結晶シリコン膜パターン３が階段状を示し、ゆるい
テーパーが付いている為、後工程において絶縁膜７を形
成しく第４図）コンタクト孔を開孔する場合、保護膜と
なるべきフォトレジスト膜が多結晶シリ５ン膜パターン
段部で薄くなる事がないので、エツチング処理時に耐え
られず、ピンホールが発生すると云う問題が発生しにく
くなる。又、この後、各々のトランジスタを結晶し所望
のトランジスタを得る為にアルミニウム薄膜８を形成す
る（第５図）。 − これに対して従来技術では第６図に示すように、フォト
エツチング工程を経てアルミニウム配線８をパターニン
グした場合、多結晶シリコン膜バタ−ン３上を横切るア
ルミニウム配線８の断線の問題も発生する懸念が大であ
る。
た多結晶シリコン膜パターン３が階段状を示し、ゆるい
テーパーが付いている為、後工程において絶縁膜７を形
成しく第４図）コンタクト孔を開孔する場合、保護膜と
なるべきフォトレジスト膜が多結晶シリ５ン膜パターン
段部で薄くなる事がないので、エツチング処理時に耐え
られず、ピンホールが発生すると云う問題が発生しにく
くなる。又、この後、各々のトランジスタを結晶し所望
のトランジスタを得る為にアルミニウム薄膜８を形成す
る（第５図）。 − これに対して従来技術では第６図に示すように、フォト
エツチング工程を経てアルミニウム配線８をパターニン
グした場合、多結晶シリコン膜バタ−ン３上を横切るア
ルミニウム配線８の断線の問題も発生する懸念が大であ
る。
同、上述の実施例において、第１のフォトレジスト膜は
他のフォトレジスト以外の保護膜、たとえば酸化膜、窒
化膜等に変更できるし、エツチング処理物は多結晶シリ
コン膜以外のものに於いても、十分適用できるのは言う
までもない。
他のフォトレジスト以外の保護膜、たとえば酸化膜、窒
化膜等に変更できるし、エツチング処理物は多結晶シリ
コン膜以外のものに於いても、十分適用できるのは言う
までもない。
第１図〜第５図は本発明の一実施例を工程順に示した断
面図である。第６図は従来技術における欠点を説明する
ための半導体装置の断面図である。 同、図において １・・・・−・半導体基板、２・・・・・・絶縁膜、３
・・・・・・多結晶シリコン膜、４・・・・・・第１の
フォトレジスト膜、５・・・・・・第２のフォトレジス
ト膜、６・・−・・・異方性によるエツチング処理、７
・・・・・・絶縁膜、８・・・・・・アルミニウム薄膜 である。 二＝１ 六、 −２ 第５図
面図である。第６図は従来技術における欠点を説明する
ための半導体装置の断面図である。 同、図において １・・・・−・半導体基板、２・・・・・・絶縁膜、３
・・・・・・多結晶シリコン膜、４・・・・・・第１の
フォトレジスト膜、５・・・・・・第２のフォトレジス
ト膜、６・・−・・・異方性によるエツチング処理、７
・・・・・・絶縁膜、８・・・・・・アルミニウム薄膜 である。 二＝１ 六、 −２ 第５図
Claims (1)
- 半導体基板上の絶縁膜上に成長された多結晶シリコン
膜の表面上に第１のフォトレジストパターンを形成し、
しかる後、該第１のフォトレジストパターン上に第２の
フォトレジスト膜を塗布し該第１のフォトレジストパタ
ーンより縮少された同一パターンを形成する工程と、該
２層のフォトレジストパターンを保護膜として異方性の
エッチング処理を行なう工程とを有し、これにより前記
多結晶シリコン膜のパターンが階段状の形状を持つ様に
形成される事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308285A JPS61193451A (ja) | 1985-02-21 | 1985-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308285A JPS61193451A (ja) | 1985-02-21 | 1985-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193451A true JPS61193451A (ja) | 1986-08-27 |
Family
ID=12376772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308285A Pending JPS61193451A (ja) | 1985-02-21 | 1985-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138736A (ja) * | 1987-12-29 | 1990-05-28 | Seikosha Co Ltd | 遮光性薄膜のエッチング方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966125A (ja) * | 1982-10-07 | 1984-04-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-21 JP JP3308285A patent/JPS61193451A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966125A (ja) * | 1982-10-07 | 1984-04-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138736A (ja) * | 1987-12-29 | 1990-05-28 | Seikosha Co Ltd | 遮光性薄膜のエッチング方法 |
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