JPH05283537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283537A JPH05283537A JP8191092A JP8191092A JPH05283537A JP H05283537 A JPH05283537 A JP H05283537A JP 8191092 A JP8191092 A JP 8191092A JP 8191092 A JP8191092 A JP 8191092A JP H05283537 A JPH05283537 A JP H05283537A
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- JP
- Japan
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- layer
- insulating film
- hole
- single crystal
- crystal layer
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Abstract
(57)【要約】
【目的】 電極層が形成されたシリコン基板上に形成さ
れる絶縁膜の厚膜化に伴うスルーホール径のバラツキお
よび未開孔不良を防止する半導体装置の製造方法を得
る。 【構成】 電極層２が形成されたシリコン基板１上に形
成された第１層絶縁膜３ａに第１スルーホール４ａを形
成し、この第１スルーホール４ａに単結晶層６を形成
し、この上にさらに第２層絶縁膜３ｂを形成し、第２層
絶縁膜３ｂに第２スルーホール４ｂを形成し、この第２
スルーホール４ｂに金属配線層５を埋め込み、電極層２
と金属配線層５とを単結晶層６を介して接合することを
特徴としている。
れる絶縁膜の厚膜化に伴うスルーホール径のバラツキお
よび未開孔不良を防止する半導体装置の製造方法を得
る。 【構成】 電極層２が形成されたシリコン基板１上に形
成された第１層絶縁膜３ａに第１スルーホール４ａを形
成し、この第１スルーホール４ａに単結晶層６を形成
し、この上にさらに第２層絶縁膜３ｂを形成し、第２層
絶縁膜３ｂに第２スルーホール４ｂを形成し、この第２
スルーホール４ｂに金属配線層５を埋め込み、電極層２
と金属配線層５とを単結晶層６を介して接合することを
特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜に開孔したスル
ーホールを介して配線を接続する半導体装置の製造方法
に関するものである。
ーホールを介して配線を接続する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】図５は従来の半導体装置を示す断面図で
ある。この図において、１はシリコン基板、２はこのシ
リコン基板１上に形成された接合部である電極層、３は
この電極層２が形成されたシリコン基板１上に形成され
た絶縁膜、４はこの絶縁膜３に開孔されたスルーホー
ル、５はこのスルーホール４を介して電極層２と接合す
るように形成された金属配線層である。
ある。この図において、１はシリコン基板、２はこのシ
リコン基板１上に形成された接合部である電極層、３は
この電極層２が形成されたシリコン基板１上に形成され
た絶縁膜、４はこの絶縁膜３に開孔されたスルーホー
ル、５はこのスルーホール４を介して電極層２と接合す
るように形成された金属配線層である。
【０００３】次に、製造方法について説明する。電極層
２が形成されたシリコン基板１上に絶縁膜３を形成す
る。この絶縁膜３は、絶縁機能を果たすため、例えば
１．０μｍ以上の膜厚になっている。次に、絶縁膜３に
リソグラフィ技術によってレジストの開孔パターンを形
成する。その後、エッチングを行い、絶縁膜３は電極層
２まで除去が進行し、スルーホール４が形成される。次
に、このスルーホール４を埋め込むように金属配線層５
を形成し、電極層２に金属配線層５が接合される。
２が形成されたシリコン基板１上に絶縁膜３を形成す
る。この絶縁膜３は、絶縁機能を果たすため、例えば
１．０μｍ以上の膜厚になっている。次に、絶縁膜３に
リソグラフィ技術によってレジストの開孔パターンを形
成する。その後、エッチングを行い、絶縁膜３は電極層
２まで除去が進行し、スルーホール４が形成される。次
に、このスルーホール４を埋め込むように金属配線層５
を形成し、電極層２に金属配線層５が接合される。
【０００４】
【発明が解決しようとする課題】上記のような工程によ
る従来の半導体装置の製造方法は、厚膜の絶縁膜３を開
孔するために、エッチングのマスクとなるリソグラフィ
技術のレジスト膜厚は厚膜にすることが必要で、この厚
膜にすることによって転写装置の解像力の低下を引き起
こし、スルーホール径の不安定，あるいは未開孔を生
じ、不良となるなどの問題点があった。
る従来の半導体装置の製造方法は、厚膜の絶縁膜３を開
孔するために、エッチングのマスクとなるリソグラフィ
技術のレジスト膜厚は厚膜にすることが必要で、この厚
膜にすることによって転写装置の解像力の低下を引き起
こし、スルーホール径の不安定，あるいは未開孔を生
じ、不良となるなどの問題点があった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、リソグラフィ技術のレジスト膜
厚の薄膜化による解像力の向上とともに、スルーホール
径の安定および未開孔不良の発生が撲減できる半導体装
置の製造方法を提供することを目的とする。
ためになされたもので、リソグラフィ技術のレジスト膜
厚の薄膜化による解像力の向上とともに、スルーホール
径の安定および未開孔不良の発生が撲減できる半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る請求項１に
記載の半導体装置の製造方法は、金属配線層と接続され
る接合部が形成された半導体基板上に第１層絶縁膜を形
成し、この第１層絶縁膜にスルーホールを開孔した後、
前記接合部と接続する第１単結晶層を、前記スルーホー
ルを埋め込むとともに前記第１層絶縁膜上に形成し、次
いで、第２層絶縁膜を形成し、この第２層絶縁膜にスル
ーホールを開孔後、前記第１単結晶層と接続する金属配
線層を形成するものである。
記載の半導体装置の製造方法は、金属配線層と接続され
る接合部が形成された半導体基板上に第１層絶縁膜を形
成し、この第１層絶縁膜にスルーホールを開孔した後、
前記接合部と接続する第１単結晶層を、前記スルーホー
ルを埋め込むとともに前記第１層絶縁膜上に形成し、次
いで、第２層絶縁膜を形成し、この第２層絶縁膜にスル
ーホールを開孔後、前記第１単結晶層と接続する金属配
線層を形成するものである。
【０００７】また、請求項２に記載の半導体装置の製造
方法は、金属配線層と接続される接合部が形成された半
導体基板上に第１層絶縁膜を形成し、この第１層絶縁膜
を選択的に開口してスルーホールを形成し、このスルー
ホールを埋め込むとともに、スルーホールを介して接合
部と接合させる単結晶層を厚く形成した後、この単結晶
層をパターニングする工程と、単結晶層を含む第１層絶
縁膜上に第２層絶縁膜を形成し、この第２層絶縁膜をエ
ッチバックして単結晶層を露出せしめ、この上に金属配
線層を形成するものである。
方法は、金属配線層と接続される接合部が形成された半
導体基板上に第１層絶縁膜を形成し、この第１層絶縁膜
を選択的に開口してスルーホールを形成し、このスルー
ホールを埋め込むとともに、スルーホールを介して接合
部と接合させる単結晶層を厚く形成した後、この単結晶
層をパターニングする工程と、単結晶層を含む第１層絶
縁膜上に第２層絶縁膜を形成し、この第２層絶縁膜をエ
ッチバックして単結晶層を露出せしめ、この上に金属配
線層を形成するものである。
【０００８】また、請求項３に記載の半導体装置の製造
方法は、各層の単結晶層をスルーホール径より大きくパ
ターニングするものである。
方法は、各層の単結晶層をスルーホール径より大きくパ
ターニングするものである。
【０００９】
【作用】本発明の請求項１においては、絶縁膜を複数層
に分けて薄く形成した後、各層の絶縁膜にスルーホール
をそれぞれ開孔するので、開孔径が均一になり、未開孔
部がなくなる。
に分けて薄く形成した後、各層の絶縁膜にスルーホール
をそれぞれ開孔するので、開孔径が均一になり、未開孔
部がなくなる。
【００１０】また、請求項２においては、エッチバック
により単結晶層を露出せしめ、この上に金属配線層を形
成するので、第２層絶縁膜にスルーホールを形成せずに
所望の接合が得られる。
により単結晶層を露出せしめ、この上に金属配線層を形
成するので、第２層絶縁膜にスルーホールを形成せずに
所望の接合が得られる。
【００１１】また、請求項３においては、各スルーホー
ルに、各スルーホール上端面がスルーホール径より大き
くなるように単結晶層を形成し、その上に金属配線層を
形成するので、スルーホールの開孔の際、開孔位置の余
裕度が増す。
ルに、各スルーホール上端面がスルーホール径より大き
くなるように単結晶層を形成し、その上に金属配線層を
形成するので、スルーホールの開孔の際、開孔位置の余
裕度が増す。
【００１２】
【実施例】以下、本発明の一実施例について説明する。
図１は本発明の一実施例による半導体装置を示す断面図
である。図１において、図５と同一符号は同一構成部分
を示すが、本実施例では、絶縁膜を２回に分けて第１層
絶縁膜３ａ，第２層絶縁膜３ｂとして形成し、これら第
１層，第２層絶縁膜３ａ，３ｂにそれぞれ第１，第２ス
ルーホール４ａ，４ｂを形成している。６は前記第１層
絶縁膜３ａに埋め込み形成され、電極層２と第２スルー
ホール４ｂを介して形成される金属配線層５との接合を
行う単結晶層である。そして、単結晶層６は、第１層絶
縁膜３ａに開孔された第１スルーホール４ａの上端面を
覆うように、つまり第１スルーホール４ａの上端面部分
の単結晶層６の径をスルーホール４ａの径より大きく形
成し、さらに、第２層絶縁膜３ｂの第２スルーホール４
ｂのスルーホール径は単結晶層６の上面内に形成されて
いる。
図１は本発明の一実施例による半導体装置を示す断面図
である。図１において、図５と同一符号は同一構成部分
を示すが、本実施例では、絶縁膜を２回に分けて第１層
絶縁膜３ａ，第２層絶縁膜３ｂとして形成し、これら第
１層，第２層絶縁膜３ａ，３ｂにそれぞれ第１，第２ス
ルーホール４ａ，４ｂを形成している。６は前記第１層
絶縁膜３ａに埋め込み形成され、電極層２と第２スルー
ホール４ｂを介して形成される金属配線層５との接合を
行う単結晶層である。そして、単結晶層６は、第１層絶
縁膜３ａに開孔された第１スルーホール４ａの上端面を
覆うように、つまり第１スルーホール４ａの上端面部分
の単結晶層６の径をスルーホール４ａの径より大きく形
成し、さらに、第２層絶縁膜３ｂの第２スルーホール４
ｂのスルーホール径は単結晶層６の上面内に形成されて
いる。
【００１３】次に、図１の半導体装置の製造方法を図２
（ａ）〜（ｆ）について説明する。電極層２が形成され
たシリコン基板１上に第１層絶縁膜３ａを形成する（図
２（ａ））。この第１層絶縁膜３ａは、最終的に所望の
膜厚の約１／２程度でよい。次に、第１層絶縁膜３ａに
リソグラフィ技術によってレジストパターンを形成し、
このレジストパターンをマスクにしてエッチングを行う
ことにより、第１層絶縁膜３ａは選択的にエッチングさ
れ電極層２まで除去が進行し、第１スルーホール４ａが
形成される（図２（ｂ））。次に、第１スルーホール４
ａを埋め込むように、第１層絶縁膜３ａ上面に単結晶層
６を形成する（図２（ｃ））。その後、単結晶層６は第
１スルーホール４ａの上端面を覆う領域を形成するた
め、リソグラフィ技術によって単結晶層６上にレジスト
パターンを形成し、これをマスクにしてエッチングを行
い、第１スルーホール４ａを覆う領域以外の単結晶層６
を除去する（図２（ｄ））。次に、単結晶層６を含む第
１層絶縁膜３ａ上面に第２層絶縁膜３ｂを形成し、前記
と同じようにして第２スルーホール４ｂを形成する（図
２（ｅ））。この第２スルーホール４ｂは、単結晶層６
の上面に開孔されている。次に、金属配線層５を形成す
ることにより（図２（ｆ））、単結晶層６を介して電極
層２と接合され、本発明による半導体装置が得られる。
（ａ）〜（ｆ）について説明する。電極層２が形成され
たシリコン基板１上に第１層絶縁膜３ａを形成する（図
２（ａ））。この第１層絶縁膜３ａは、最終的に所望の
膜厚の約１／２程度でよい。次に、第１層絶縁膜３ａに
リソグラフィ技術によってレジストパターンを形成し、
このレジストパターンをマスクにしてエッチングを行う
ことにより、第１層絶縁膜３ａは選択的にエッチングさ
れ電極層２まで除去が進行し、第１スルーホール４ａが
形成される（図２（ｂ））。次に、第１スルーホール４
ａを埋め込むように、第１層絶縁膜３ａ上面に単結晶層
６を形成する（図２（ｃ））。その後、単結晶層６は第
１スルーホール４ａの上端面を覆う領域を形成するた
め、リソグラフィ技術によって単結晶層６上にレジスト
パターンを形成し、これをマスクにしてエッチングを行
い、第１スルーホール４ａを覆う領域以外の単結晶層６
を除去する（図２（ｄ））。次に、単結晶層６を含む第
１層絶縁膜３ａ上面に第２層絶縁膜３ｂを形成し、前記
と同じようにして第２スルーホール４ｂを形成する（図
２（ｅ））。この第２スルーホール４ｂは、単結晶層６
の上面に開孔されている。次に、金属配線層５を形成す
ることにより（図２（ｆ））、単結晶層６を介して電極
層２と接合され、本発明による半導体装置が得られる。
【００１４】なお、上記実施例では、第２層絶縁膜３ｂ
にリソグラフィ技術とエッチングによって第２スルーホ
ール４ｂを形成し、金属配線層５との接合を行ったもの
を示したが、図３に示すように、単結晶層６の膜厚を厚
く形成し、第１層絶縁膜３ａの上面に第２層絶縁膜３ｂ
を形成し、ウエット技術のエッチバックを実施し、単結
晶層６の上面が露出するまで第２層絶縁膜３ｂのエッチ
ングを行った後、金属配線層５を形成してもよい。ま
た、上記実施例では、電極層２と接合をとる製造方法に
ついて説明したが、不純物拡散層との接合をとる場合の
製造方法であっても、上記実施例と同様の効果を奏す
る。そして、上述した図１，図３のいずれの実施例も単
結晶層６は形成された第２層絶縁膜３ｂの上面以下であ
るので、金属配線層５の段差を軽減することができる。
にリソグラフィ技術とエッチングによって第２スルーホ
ール４ｂを形成し、金属配線層５との接合を行ったもの
を示したが、図３に示すように、単結晶層６の膜厚を厚
く形成し、第１層絶縁膜３ａの上面に第２層絶縁膜３ｂ
を形成し、ウエット技術のエッチバックを実施し、単結
晶層６の上面が露出するまで第２層絶縁膜３ｂのエッチ
ングを行った後、金属配線層５を形成してもよい。ま
た、上記実施例では、電極層２と接合をとる製造方法に
ついて説明したが、不純物拡散層との接合をとる場合の
製造方法であっても、上記実施例と同様の効果を奏す
る。そして、上述した図１，図３のいずれの実施例も単
結晶層６は形成された第２層絶縁膜３ｂの上面以下であ
るので、金属配線層５の段差を軽減することができる。
【００１５】さらに、上記実施例では、第１層絶縁膜３
ａと第２層絶縁膜３ｂの２つに分けて絶縁膜を形成し、
そのそれぞれに第１，第２スルーホール４ａ，４ｂを開
孔し、単結晶層６を介して、電極層２と金属配線層５と
の接合をとる場合について述べたが、絶縁膜は２つに限
らず、図４に示すように、第１，第２，……第ｎ層絶縁
膜３ａ，３ｂ，……３ｎに分けて形成し、そのそれぞれ
に第１，第２，……第ｎスルーホール４ａ，４ｂ，……
４ｎを形成した後、それぞれのスルーホールに単結晶層
６を形成し、電極層２と金属配線層５との接合をとるよ
うにしてもよい。
ａと第２層絶縁膜３ｂの２つに分けて絶縁膜を形成し、
そのそれぞれに第１，第２スルーホール４ａ，４ｂを開
孔し、単結晶層６を介して、電極層２と金属配線層５と
の接合をとる場合について述べたが、絶縁膜は２つに限
らず、図４に示すように、第１，第２，……第ｎ層絶縁
膜３ａ，３ｂ，……３ｎに分けて形成し、そのそれぞれ
に第１，第２，……第ｎスルーホール４ａ，４ｂ，……
４ｎを形成した後、それぞれのスルーホールに単結晶層
６を形成し、電極層２と金属配線層５との接合をとるよ
うにしてもよい。
【００１６】
【発明の効果】以上説明したように、請求項１に記載の
発明は、金属配線層と接続される接合部が形成された半
導体基板上に第１層絶縁膜を形成し、この第１層絶縁膜
を選択的に開口してスルーホールを形成し、このスルー
ホールを埋め込んで前記スルーホールを介して前記接合
部と接合させる第１単結晶層を、前記第１層絶縁膜上に
形成した後、これをパターニングする工程を少なくとも
有し、前記第１単結晶層を含む前記第１層絶縁膜上に第
２層絶縁膜を形成し、この第２層絶縁膜を選択的に開口
してスルーホールを形成し、このスルーホールを埋め込
むとともに、前記第２層絶縁膜上に前記第１単結晶層と
接続する金属配線層を形成する工程とを含むので、各絶
縁層が薄く形成でき、したがって、それぞれのスルーホ
ールの開孔径の差がなくなり、かつ解像不足による未開
孔不良が防止できる効果がある。
発明は、金属配線層と接続される接合部が形成された半
導体基板上に第１層絶縁膜を形成し、この第１層絶縁膜
を選択的に開口してスルーホールを形成し、このスルー
ホールを埋め込んで前記スルーホールを介して前記接合
部と接合させる第１単結晶層を、前記第１層絶縁膜上に
形成した後、これをパターニングする工程を少なくとも
有し、前記第１単結晶層を含む前記第１層絶縁膜上に第
２層絶縁膜を形成し、この第２層絶縁膜を選択的に開口
してスルーホールを形成し、このスルーホールを埋め込
むとともに、前記第２層絶縁膜上に前記第１単結晶層と
接続する金属配線層を形成する工程とを含むので、各絶
縁層が薄く形成でき、したがって、それぞれのスルーホ
ールの開孔径の差がなくなり、かつ解像不足による未開
孔不良が防止できる効果がある。
【００１７】また、請求項２に記載の発明は、第１層絶
縁膜にスルーホールを開口し、このスルーホールを介し
て半導体基板上の接合部に接続する単結晶層を厚く形成
した後、この上に第２層絶縁膜を形成し、この第２層絶
縁膜を前記単結晶層が露出するまでエッチバックを行
い、この上に金属配線層を形成するので、第２層絶縁膜
にスルーホールを形成することなく所望の接続が得ら
れ、第１層絶縁膜に形成されるスルーホールの解像不足
による未開孔不良が防止できる効果がある。
縁膜にスルーホールを開口し、このスルーホールを介し
て半導体基板上の接合部に接続する単結晶層を厚く形成
した後、この上に第２層絶縁膜を形成し、この第２層絶
縁膜を前記単結晶層が露出するまでエッチバックを行
い、この上に金属配線層を形成するので、第２層絶縁膜
にスルーホールを形成することなく所望の接続が得ら
れ、第１層絶縁膜に形成されるスルーホールの解像不足
による未開孔不良が防止できる効果がある。
【００１８】また、請求項３に記載の発明は、各層絶縁
膜に形成される単結晶層は、スルーホールの上端面がス
ルーホール径より大きく形成されるので、単結晶層は下
層の絶縁膜の上端面においてスルーホール径以上の大き
さを有するように形成されているため、上層の絶縁膜の
開孔位置の変動に対して許容できる効果がある。
膜に形成される単結晶層は、スルーホールの上端面がス
ルーホール径より大きく形成されるので、単結晶層は下
層の絶縁膜の上端面においてスルーホール径以上の大き
さを有するように形成されているため、上層の絶縁膜の
開孔位置の変動に対して許容できる効果がある。
【図１】本発明の一実施例による半導体装置の断面図で
ある。
ある。
【図２】本発明の半導体装置の製造方法の工程を示す断
面図である。
面図である。
【図３】本発明の他の実施例による半導体装置の断面図
である。
である。
【図４】本発明のさらに他の実施例による半導体装置の
断面図である。
断面図である。
【図５】従来の製造方法による半導体装置の断面図であ
る。
る。
１ シリコン基板 ２ 電極層２ ３ａ 第１層絶縁膜 ３ｂ 第２層絶縁膜 ３ｎ 第ｎ層絶縁膜 ４ａ 第１スルーホール ４ｂ 第２スルーホール ４ｎ 第ｎスルーホール ５ 金属配線層 ６ 単結晶層
Claims (3)
- 【請求項１】 金属配線層と接続される接合部が形成さ
れた半導体基板上に第１層絶縁膜を形成し、この第１層
絶縁膜を選択的に開口してスルーホールを形成し、この
スルーホールを埋め込むとともに、前記スルーホールを
介して前記接合部と接合させる第１単結晶層を前記第１
層絶縁膜上に形成した後、これをパターニングする工程
を少なくとも有し、前記第１単結晶層を含む前記第１層
絶縁膜上に第２層絶縁膜を形成し、この第２層絶縁膜を
選択的に開口してスルーホールを形成し、このスルーホ
ールを埋め込むとともに、前記第２層絶縁膜上に前記第
１単結晶層と接続する金属配線層を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 金属配線層と接続される接合部が形成さ
れた半導体基板上に第１層絶縁膜を形成し、この第１層
絶縁膜を選択的に開口してスルーホールを形成し、この
スルーホールを埋め込むとともに、前記スルーホールを
介して前記接合部と接合させる単結晶層を厚く形成した
後、この単結晶層をパターニングする工程と、前記単結
晶層を含む前記第１層絶縁膜上に第２層絶縁膜を形成
し、この第２層絶縁膜をエッチバックして前記単結晶層
を露出せしめ、この上に金属配線層を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 各層絶縁膜に形成される単結晶層は、ス
ルーホールの上端面が前記スルーホール径より大きく形
成されることを特徴とする請求項１または２に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191092A JPH05283537A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8191092A JPH05283537A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283537A true JPH05283537A (ja) | 1993-10-29 |
Family
ID=13759605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191092A Pending JPH05283537A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297537B1 (en) * | 1997-04-15 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for production thereof |
| JP2020530663A (ja) * | 2017-08-13 | 2020-10-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 自己整合高アスペクト比構造及びその作製方法 |
-
1992
- 1992-04-03 JP JP8191092A patent/JPH05283537A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297537B1 (en) * | 1997-04-15 | 2001-10-02 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for production thereof |
| JP2020530663A (ja) * | 2017-08-13 | 2020-10-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 自己整合高アスペクト比構造及びその作製方法 |
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