JPS61133647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61133647A JPS61133647A JP25551184A JP25551184A JPS61133647A JP S61133647 A JPS61133647 A JP S61133647A JP 25551184 A JP25551184 A JP 25551184A JP 25551184 A JP25551184 A JP 25551184A JP S61133647 A JPS61133647 A JP S61133647A
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- Japan
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- wiring
- layer
- layer wiring
- film
- insulating film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、詳しくは多層配線の形
成において第１層の切断をも同時に行う多層配線の形成
方法に関する。
成において第１層の切断をも同時に行う多層配線の形成
方法に関する。
従来例えば２層配線を形成する場合、■第１のマスクを
用いて第１層配線を形成し、■第２のマスクで絶縁膜を
形成し、■第３のマスクを用いて第２層配線を形成する
、というように３層１品種のマスクを使用している。
用いて第１層配線を形成し、■第２のマスクで絶縁膜を
形成し、■第３のマスクを用いて第２層配線を形成する
、というように３層１品種のマスクを使用している。
他方、マスタースライス方式の半導体チップにおいては
、素子と配線を予め形成しておき、注文に応じて配線を
所定の所で切断して所望の集積回路を完成することが行
われている。
、素子と配線を予め形成しておき、注文に応じて配線を
所定の所で切断して所望の集積回路を完成することが行
われている。
前記した多層配線の形成においては、同一のウェハに対
して３種のマスクを使用する工程が必要であるので、マ
スク数を減少して工程を簡略化することが要望されてい
る。
して３種のマスクを使用する工程が必要であるので、マ
スク数を減少して工程を簡略化することが要望されてい
る。
また、マスタースライス方式の半導体チップにおいては
、所望の配線の切断に際しては、当該個所の絶縁膜を除
去し配線を切断し切断個所はさらされたままにしておく
ので、水分などの影響で切断した部分で導通がとられる
問題があり、また切断配線がさらされたままであるので
多層配線に適しない問題がある。
、所望の配線の切断に際しては、当該個所の絶縁膜を除
去し配線を切断し切断個所はさらされたままにしておく
ので、水分などの影響で切断した部分で導通がとられる
問題があり、また切断配線がさらされたままであるので
多層配線に適しない問題がある。
本発明は、上記問題点を解消した第１層配線の切断と第
２層配線の形成とを同時になすことを可能にする方法を
提供するもので、その手段は、第１の配線が設けられた
半導体基板上に絶縁膜を形成する工程、前記第１の配線
の上層配線との接続領域上および前記第１の配線の切断
領域上のそれぞれの前記絶縁膜を部分的に除去する工程
、その後、前記半導体基板上に導電層を形成する工程、
前記導電層を部分的に除去して第２の配線パターンを形
成すると共に前記切断領域において前記第１の配線を切
断する工程を含むことを特徴とする半導体装置の製造方
法によって成される。
２層配線の形成とを同時になすことを可能にする方法を
提供するもので、その手段は、第１の配線が設けられた
半導体基板上に絶縁膜を形成する工程、前記第１の配線
の上層配線との接続領域上および前記第１の配線の切断
領域上のそれぞれの前記絶縁膜を部分的に除去する工程
、その後、前記半導体基板上に導電層を形成する工程、
前記導電層を部分的に除去して第２の配線パターンを形
成すると共に前記切断領域において前記第１の配線を切
断する工程を含むことを特徴とする半導体装置の製造方
法によって成される。
上記方法においては、１層目配線を共通回路としく従っ
て共通マスクを用いて形成し）、ピアホール（スルーボ
ール）のバターニングの際に第１層配線切断用の窓を開
け、２層目配線エツチングの際に第１層配線の切断をも
行うものである。
て共通マスクを用いて形成し）、ピアホール（スルーボ
ール）のバターニングの際に第１層配線切断用の窓を開
け、２層目配線エツチングの際に第１層配線の切断をも
行うものである。
Ｃ実施例）
以下、図面を参照して本発明実施例を詳細に説明する。
第２図に平面図で示される多層配線を半導体基板に形成
する場合について説明する。すなわち、第２図（ａｌに
示す如く、紙面の平面で表す半導体基板１上に第１Ｎ配
線２を形成し、その上に斜線で示す絶縁膜３を形成し、
この絶縁膜３に、第１のピアホール４を開けて配線２を
切断し、また第１のビアホー゛ル４と同時に第２のピア
ホール５を開ける。次に、第１図（ｂ）に示されるよう
に第２層配線６を形成して、第１層と第２層配線２．６
の接続をとる。
する場合について説明する。すなわち、第２図（ａｌに
示す如く、紙面の平面で表す半導体基板１上に第１Ｎ配
線２を形成し、その上に斜線で示す絶縁膜３を形成し、
この絶縁膜３に、第１のピアホール４を開けて配線２を
切断し、また第１のビアホー゛ル４と同時に第２のピア
ホール５を開ける。次に、第１図（ｂ）に示されるよう
に第２層配線６を形成して、第１層と第２層配線２．６
の接続をとる。
次に上記製造工程を第１図に示す断面図を参照して説明
する。
する。
第１図（ａ）に示される如く、半導体基板１上に形成さ
れた厚さ０．８μｍ〜１．０μｍの第１層配線（１り１
えばアルミニウム（ＡＩｌ）配線）２の上に形成された
１、０μｍ〜１，５μｍの膜厚の絶縁膜３ （例えば二
酸化シリコン（５ｉＯ２）膜）上に２．０μｍの膜厚の
レジスト膜７ （例えばポジ型レジスト）を形成し、レ
ジスト膜７を第１のピアホール４ （第１層配線切断部
分）および第２のピアホール５に対応してバターニング
Ｌ１かくして得られるレジストをマスクにして絶縁膜３
にピアホール４゜５に対応して窓開けし、次いで、レジ
スト膜７を除去する。
れた厚さ０．８μｍ〜１．０μｍの第１層配線（１り１
えばアルミニウム（ＡＩｌ）配線）２の上に形成された
１、０μｍ〜１，５μｍの膜厚の絶縁膜３ （例えば二
酸化シリコン（５ｉＯ２）膜）上に２．０μｍの膜厚の
レジスト膜７ （例えばポジ型レジスト）を形成し、レ
ジスト膜７を第１のピアホール４ （第１層配線切断部
分）および第２のピアホール５に対応してバターニング
Ｌ１かくして得られるレジストをマスクにして絶縁膜３
にピアホール４゜５に対応して窓開けし、次いで、レジ
スト膜７を除去する。
次いで、第１図（ｂｌに示される如く全面に第２層配線
６を形成するため例えばＡ７！を０．８μｍ〜１．０μ
ｍの厚さに形成すると、ピアホール５で第１層配線２と
第２Ｎ配線６とは接続される。次いでレジスト８を全面
に塗布し、それをバターニングする。このバターニング
は、第１層配線と第２層配線との接続部分すなわちビア
ボール５の部分を保護し、ピアホール４の部分が露出さ
れるようにする。
６を形成するため例えばＡ７！を０．８μｍ〜１．０μ
ｍの厚さに形成すると、ピアホール５で第１層配線２と
第２Ｎ配線６とは接続される。次いでレジスト８を全面
に塗布し、それをバターニングする。このバターニング
は、第１層配線と第２層配線との接続部分すなわちビア
ボール５の部分を保護し、ピアホール４の部分が露出さ
れるようにする。
次いで第１図（Ｃ１に示されるように塩素系のガス（例
えば叩２にＢα３．Ｓｉ便ｑまたはＣα４ガスを加えた
ガス）を用いて第２層配線の八ｌをエツチングすると、
ピアホール５の下のｉすなわち第１Ｎ配線２は、バター
ニングされた絶縁膜をマスフにして図示の如くエツチン
グされる。このエツチングは、ピアホール４の部分では
第１Ｎと第２層のｉをエツチングするのであるから、レ
ジスト膜８はそれに耐えうるよう前記の如く２μｍの膜
厚に形成するのである。
えば叩２にＢα３．Ｓｉ便ｑまたはＣα４ガスを加えた
ガス）を用いて第２層配線の八ｌをエツチングすると、
ピアホール５の下のｉすなわち第１Ｎ配線２は、バター
ニングされた絶縁膜をマスフにして図示の如くエツチン
グされる。このエツチングは、ピアホール４の部分では
第１Ｎと第２層のｉをエツチングするのであるから、レ
ジスト膜８はそれに耐えうるよう前記の如く２μｍの膜
厚に形成するのである。
次いで、第１図＋ｄｌに示される如く全面にカバー膜９
（例えばＰＳＧ膜）を成長して、第２層配線だけでなく
、第１Ｎ配線２の切断部分（ピアホール４の部分）をも
保護絶縁する。
（例えばＰＳＧ膜）を成長して、第２層配線だけでなく
、第１Ｎ配線２の切断部分（ピアホール４の部分）をも
保護絶縁する。
上記の方法では、絶縁膜のバターニング、第２層配線の
バターニングおよび第１層配線の切断とがそれぞれ１つ
のマスクを用いて実施され、しかも第１層配線の切断部
分はカバー膜で保護できるので、前記した従来の問題が
解決されるものである。
バターニングおよび第１層配線の切断とがそれぞれ１つ
のマスクを用いて実施され、しかも第１層配線の切断部
分はカバー膜で保護できるので、前記した従来の問題が
解決されるものである。
なお、配線は八ρのみでなく多結晶シリコンの如き他の
材料で形成してもよく、絶縁膜、カバー膜もその他の材
料で形成することができる。
材料で形成してもよく、絶縁膜、カバー膜もその他の材
料で形成することができる。
以上説明したように本発明によれば、第１のマスフを用
いて第１層配線と第２層配線の接続のためのピアホール
と第１層配線を切断するためのピアホールとを形成し、
第２のマスクを用いて第２層配線のパターニングと同時
に第１層配線を切断するので、半導体装置の多品種化に
有効であるだけでなく、多層配線が歩留りよく形成され
、マスタースライス方式の第１層配線の切断もなされ、
その配線の切断部分がカバーされるので、半導体装置の
信頼性が向上する。
いて第１層配線と第２層配線の接続のためのピアホール
と第１層配線を切断するためのピアホールとを形成し、
第２のマスクを用いて第２層配線のパターニングと同時
に第１層配線を切断するので、半導体装置の多品種化に
有効であるだけでなく、多層配線が歩留りよく形成され
、マスタースライス方式の第１層配線の切断もなされ、
その配線の切断部分がカバーされるので、半導体装置の
信頼性が向上する。
第１図（ａｌないし＋ｄ＋は本発明の方法を実施する工
程における半導体装置配線要部の断面図、第２図（ａｌ
と（ｂ）は本発明の方法により形成された半導体装置配
線の平面図である。 図中、１は半導体基板、２は第１層配線、３は絶縁膜、
４と５はピアホール、６は第２層配線、７と８はレジス
ト膜、９はカバー膜、をそれぞれ示す。
程における半導体装置配線要部の断面図、第２図（ａｌ
と（ｂ）は本発明の方法により形成された半導体装置配
線の平面図である。 図中、１は半導体基板、２は第１層配線、３は絶縁膜、
４と５はピアホール、６は第２層配線、７と８はレジス
ト膜、９はカバー膜、をそれぞれ示す。
Claims (1)
- 第１の配線が設けられた半導体基板上に絶縁膜を形成
する工程、前記第１の配線の上層配線との接続領域上お
よび前記第１の配線の切断領域上のそれぞれの前記絶縁
膜を部分的に除去する工程、その後、前記半導体基板上
に導電層を形成する工程、前記導電層を部分的に除去し
て第２の配線パターンを形成すると共に前記切断領域に
おいて前記第１の配線を切断する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25551184A JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25551184A JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133647A true JPS61133647A (ja) | 1986-06-20 |
Family
ID=17279765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25551184A Pending JPS61133647A (ja) | 1984-12-03 | 1984-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-03 JP JP25551184A patent/JPS61133647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263326A (ja) * | 1990-03-13 | 1991-11-22 | Sharp Corp | 半導体装置の製造方法 |
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