JPH04267543A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04267543A JPH04267543A JP2849691A JP2849691A JPH04267543A JP H04267543 A JPH04267543 A JP H04267543A JP 2849691 A JP2849691 A JP 2849691A JP 2849691 A JP2849691 A JP 2849691A JP H04267543 A JPH04267543 A JP H04267543A
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- Japan
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- interlayer insulating
- etching
- insulating film
- photoresist
- connection port
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線構造の半導体装置の製造方法に関す
るものである。
関し、特に多層配線構造の半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】従来技術による配線間の接続方法につい
て、図３（ａ）〜（ｄ）を参照して説明する。
て、図３（ａ）〜（ｄ）を参照して説明する。
【０００３】はじめに図３（ａ）に示すように、フィー
ルド酸化膜２、下地導電層となるＮ型拡散層３、層間絶
縁膜となる酸化シリコン膜４およびＢＰＳＧ膜５が形成
されたＰ型半導体基板１にフォトレジスト６のパターン
を形成する。
ルド酸化膜２、下地導電層となるＮ型拡散層３、層間絶
縁膜となる酸化シリコン膜４およびＢＰＳＧ膜５が形成
されたＰ型半導体基板１にフォトレジスト６のパターン
を形成する。
【０００４】つぎに図３（ｂ）に示すように、フォトレ
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
【０００５】つぎに図３（ｃ）に示すように、フォトレ
ジスト６を剥離する。
ジスト６を剥離する。
【０００６】つぎに図３（ｄ）に示すように、上層配線
となるシリコンまたはシリコンと銅とを含むアルミ配線
９を形成してＮ型拡散層３と接続する。
となるシリコンまたはシリコンと銅とを含むアルミ配線
９を形成してＮ型拡散層３と接続する。
【０００７】
【発明が解決しようとする課題】層間絶縁膜を形成して
から等方性エッチングと異方性エッチングとを組み合わ
せて接続口を形成する。その際ドライエッチングにおい
て図３（ｄ）に示すＢＰＳＧ膜５よりもエッチングレー
トの大きい酸化シリコン膜４がサイドエッチングされて
、接続口７にオーバーハングが生じてアルミ配線９が断
切れするという問題があった。
から等方性エッチングと異方性エッチングとを組み合わ
せて接続口を形成する。その際ドライエッチングにおい
て図３（ｄ）に示すＢＰＳＧ膜５よりもエッチングレー
トの大きい酸化シリコン膜４がサイドエッチングされて
、接続口７にオーバーハングが生じてアルミ配線９が断
切れするという問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に下層配線層を形成す
る工程と、全面に少なくとも１層の層間絶縁膜を堆積す
る工程と、フォトレジストをマスクとして等方性エッチ
ングおよび異方性エッチングにより前記層間絶縁膜に接
続口を形成して前記下層配線層の一部を露出させてから
前記フォトレジストを除去する工程と、全面に導電体お
よび絶縁体のうち１つからなるサイドウォール材を堆積
してから異方性ドライエッチングにより前記サイドウォ
ール材をエッチバックして前記接続口の側面に前記サイ
ドウォール材からなる側壁を形成する工程と、前記接続
口に露出した前記下層配線に接続する上層配線を接続す
る工程とを含むものである。
造方法は、半導体基板の一主面上に下層配線層を形成す
る工程と、全面に少なくとも１層の層間絶縁膜を堆積す
る工程と、フォトレジストをマスクとして等方性エッチ
ングおよび異方性エッチングにより前記層間絶縁膜に接
続口を形成して前記下層配線層の一部を露出させてから
前記フォトレジストを除去する工程と、全面に導電体お
よび絶縁体のうち１つからなるサイドウォール材を堆積
してから異方性ドライエッチングにより前記サイドウォ
ール材をエッチバックして前記接続口の側面に前記サイ
ドウォール材からなる側壁を形成する工程と、前記接続
口に露出した前記下層配線に接続する上層配線を接続す
る工程とを含むものである。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｆ）を参照して説明する。
〜（ｆ）を参照して説明する。
【００１０】はじめに図１（ａ）に示すように、フィー
ルド酸化膜２、下地導電層となるＮ型拡散層３、層間絶
縁膜となる酸化シリコン膜４およびＢＰＳＧ膜５が形成
されたＰ型半導体基板１にフォトレジスト６のパターン
を形成する。
ルド酸化膜２、下地導電層となるＮ型拡散層３、層間絶
縁膜となる酸化シリコン膜４およびＢＰＳＧ膜５が形成
されたＰ型半導体基板１にフォトレジスト６のパターン
を形成する。
【００１１】つぎに図１（ｂ）に示すように、フォトレ
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
【００１２】つぎに図１（ｃ）に示すように、フォトレ
ジスト６を剥離する。
ジスト６を剥離する。
【００１３】つぎに図１（ｄ）に示すように、サイドウ
ォール材となる厚さ５００〜１０００Ａの酸化シリコン
膜８を気相成長法などにより堆積する。サイドウォール
材としては酸化シリコン膜などの絶縁物の代りに導電物
を用いることができる。
ォール材となる厚さ５００〜１０００Ａの酸化シリコン
膜８を気相成長法などにより堆積する。サイドウォール
材としては酸化シリコン膜などの絶縁物の代りに導電物
を用いることができる。
【００１４】つぎに図１（ｅ）に示すように、異方性の
ドライエッチングにより酸化シリコン膜７を約２０％オ
ーバーするまでエッチバックしてサイドウォール８ａを
形成する。
ドライエッチングにより酸化シリコン膜７を約２０％オ
ーバーするまでエッチバックしてサイドウォール８ａを
形成する。
【００１５】最後に図１（ｆ）に示すように、上層配線
となるシリコンまたはシリコンと銅とを含有したアルミ
配線９を形成してＮ型拡散層３と接続する。
となるシリコンまたはシリコンと銅とを含有したアルミ
配線９を形成してＮ型拡散層３と接続する。
【００１６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｆ）を参照して説明する。
２（ａ）〜（ｆ）を参照して説明する。
【００１７】本実施例では図２（ａ）に示すように、Ｐ
型半導体基板１上にフィールド酸化膜２および下地導電
層となるＮ型拡散層３の上に、第１の酸化シリコン膜４
ａ、第１のＢＰＳＧ膜５ａ、第２の酸化シリコン膜１０
、第２のＢＰＳＧ膜１１からなる３層構造の層間絶縁膜
が形成されている。
型半導体基板１上にフィールド酸化膜２および下地導電
層となるＮ型拡散層３の上に、第１の酸化シリコン膜４
ａ、第１のＢＰＳＧ膜５ａ、第２の酸化シリコン膜１０
、第２のＢＰＳＧ膜１１からなる３層構造の層間絶縁膜
が形成されている。
【００１８】つぎにフォトレジスト６のパターンを形成
する。
する。
【００１９】つぎに図２（ｂ）に示すように、フォトレ
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
ジスト６をマスクとして等方性エッチングおよび異方性
エッチングを行なって接続口７を形成する。
【００２０】つぎに図２（ｃ）に示すように、フォトレ
ジスト６を剥離する。
ジスト６を剥離する。
【００２１】つぎに図２（ｄ）に示すように、サイドウ
ォール材となる厚さ５００〜１０００Ａの酸化シリコン
膜８を気相成長法などにより堆積する。サイドウォール
材としては酸化シリコン膜などの絶縁物の代りに導電物
を用いることができる。
ォール材となる厚さ５００〜１０００Ａの酸化シリコン
膜８を気相成長法などにより堆積する。サイドウォール
材としては酸化シリコン膜などの絶縁物の代りに導電物
を用いることができる。
【００２２】つぎに図２（ｅ）に示すように、異方性の
ドライエッチングにより酸化シリコン膜７をエッチバッ
クしてサイドウォール８ａを形成する。
ドライエッチングにより酸化シリコン膜７をエッチバッ
クしてサイドウォール８ａを形成する。
【００２３】最後に図２（ｆ）に示すように、上層配線
となるシリコンまたはシリコンと銅とを含有したアルミ
配線９を形成して下地導電層３と接続する。
となるシリコンまたはシリコンと銅とを含有したアルミ
配線９を形成して下地導電層３と接続する。
【００２４】このように層間絶縁膜が多層構造となって
いると、異方性ドライエッチングにより接続口７を形成
するとき、オーバーエッチングによるサイドエッチング
の深さが各層間で異なって凸凹が生じる。本実施例にお
いては、サイドウォール８ａによって接続口７の側壁の
凸凹が埋め込まれて滑らかになり、アルミ配線の段切れ
を防止することができる。
いると、異方性ドライエッチングにより接続口７を形成
するとき、オーバーエッチングによるサイドエッチング
の深さが各層間で異なって凸凹が生じる。本実施例にお
いては、サイドウォール８ａによって接続口７の側壁の
凸凹が埋め込まれて滑らかになり、アルミ配線の段切れ
を防止することができる。
【００２５】
【発明の効果】多層構造の層間絶縁膜に選択的に等方性
エッチングと異方性エッチングとを行なって形成した接
続口に、酸化シリコン膜を堆積してからエッチバックし
てサイドウォールを形成し接続口を平滑化してから、ア
ルミ配線を形成している。
エッチングと異方性エッチングとを行なって形成した接
続口に、酸化シリコン膜を堆積してからエッチバックし
てサイドウォールを形成し接続口を平滑化してから、ア
ルミ配線を形成している。
【００２６】その結果接続口のオーバーハングを防止し
、アルミ配線の段切れを防止することができた。
、アルミ配線の段切れを防止することができた。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来技術による配線間の接続法について、工程
順に示す断面図である。
順に示す断面図である。
１ Ｐ型半導体基板
２ フィールド酸化膜
３ Ｎ型拡散層
４ 酸化シリコン膜
４ａ 第１の酸化シリコン膜
５ ＢＰＳＧ膜５
５ａ 第１のＢＰＳＧ膜
６ フォトレジスト
７ 接続口
８ 酸化シリコン膜
８ａ サイドウォール８ａ
９ アルミ配線９
１０ 第２の酸化シリコン膜
１１ 第２のＢＰＳＧ膜
Claims (2)
- 【請求項１】 半導体基板の一主面上に第１の導電層
と少なくとも１層の層間絶縁膜とが形成され、前記第１
の導電層上の前記層間絶縁膜に形成された接続口の側面
に導電体および絶縁体のうち１つからなる側壁が形成さ
れ、前記接続口に露出した前記第１の導電層、前記側壁
、前記層間絶縁膜上にまたがる第２の導電層が形成され
た半導体装置。 - 【請求項２】 半導体基板の一主面上に下層配線層を
形成する工程と、全面に少なくとも１層の層間絶縁膜を
堆積する工程と、フォトレジストをマスクとして等方性
エッチングおよび異方性エッチングにより前記層間絶縁
膜に接続口を形成して前記下層配線層の一部を露出させ
てから前記フォトレジストを除去する工程と、全面に導
電体および絶縁体のうち１つからなるサイドウォール材
を堆積してから異方性ドライエッチングにより前記サイ
ドウォール材をエッチバックして前記接続口の側面に前
記サイドウォール材からなる側壁を形成する工程と、前
記接続口に露出した前記下層配線に接続する上層配線を
接続する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849691A JPH04267543A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2849691A JPH04267543A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267543A true JPH04267543A (ja) | 1992-09-24 |
Family
ID=12250285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2849691A Pending JPH04267543A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19608883C2 (de) * | 1995-06-23 | 2001-12-13 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273741A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-02-22 JP JP2849691A patent/JPH04267543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273741A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19608883C2 (de) * | 1995-06-23 | 2001-12-13 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |