JPS6239823B2 - - Google Patents

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Publication number
JPS6239823B2
JPS6239823B2 JP6928280A JP6928280A JPS6239823B2 JP S6239823 B2 JPS6239823 B2 JP S6239823B2 JP 6928280 A JP6928280 A JP 6928280A JP 6928280 A JP6928280 A JP 6928280A JP S6239823 B2 JPS6239823 B2 JP S6239823B2
Authority
JP
Japan
Prior art keywords
wiring
insulating film
island
silicon oxide
metal layer
Prior art date
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Expired
Application number
JP6928280A
Other languages
English (en)
Other versions
JPS56165339A (en
Inventor
Masaharu Yorikane
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP6928280A priority Critical patent/JPS56165339A/ja
Publication of JPS56165339A publication Critical patent/JPS56165339A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の配線路に関し、特に多層
配線構造を有する半導体装置に関する。
従来、多層配線路、例えば第1図に示すような
2層配線路、を有する半導体装置において、第1
層配線路14の相互距離Dに対して、第1層配線
路を被覆する第1層と第2層との配線路層間の電
気絶縁膜15の膜厚Tは小さく、そのため第2層
配線路16は第1層配線路14で生じた凹凸の段
部17で被覆性が悪くなり第2層配線路16の断
線を誘起し易く信頼性が悪くなるという欠点があ
つた。また、一般にマスクとして用いられるホト
レジストパターン形成条件やパターン寸法は凹部
と凸部とで差異が生じるので、第2層配線路形成
過程において、段部で異常蝕刻現象のため段部で
配線路のくびれが生じ配線路の微細化が困難であ
る。
以上のように従来、配線の微細化によつて実現
し得る高性能半導体装置は得られないという欠点
があつた。
本発明は上記欠点を除き、下層配線の蝕刻部の
幅の最大値の2分の1以上の厚さの電気絶縁膜を
その上に被着して上記蝕刻部を埋めることにより
下層配線路による段差を小さくし、滑らかな絶縁
膜の上に上層配線を設ける構造にすることにより
微細多層配線を有する高性能、高信頼性の半導体
装置を提供するものである。
本発明は、半導体基板上に設けられた第1の絶
縁膜と、前記第1の絶縁膜上に設けられ、下層の
金属層からなりかつ電気的にどことも接続されて
いない島状の領域と、前記島状の領域と所定の間
隔幅をあけて前記第1の絶縁膜上に設けられた、
下層の金属層からなる第1の配線と、前記所定の
間隔幅の2分の1以上の厚さを有し前記島状の領
域上および前記第1の配線上に設けられ、前記間
隔を充填し、かつその上表面が該島状の領域上、
前記間隔上および前記第1の配線上にかけて平担
となつている、気相成長によるシリコン酸化膜も
しくはシリコン窒化膜からなる第2の絶縁膜と、
前記第2の絶縁膜に設けられた開孔を通して前記
第1の配線に接続されかつ前記島状の領域の全域
上に前記第2の絶縁膜を介して延在せる、上層の
金属層からなる第2の配線とを有することを特徴
とする半導体装置である。
本発明を実施例により説明する。
第2図a〜dは本発明を説明するための本発明
に関連のある技術の主な製造工程における断面図
である。説明の簡単のため最も一般に用いられて
いる材料即ち半導体としてシリコン、配線材料と
してアルミニウムを例とする。
まず、第2図aのように、所望のPN接合を形
成したシリコン基板21の一主面に第1の絶縁膜
としてシリコン酸化膜22を被着し、電極形成の
ための開孔23を設ける。そして開孔23及びシ
リコン酸化膜22を含むシリコン基板21の表面
にアルミニウムの下層配線24を被着する。
次に、第2図bのように、下層配線24表面に
所望の配線用ホトレジスト25を形成し、このホ
レトジスト25をマスクとして下層配線24をシ
リコン酸化膜22に達するまで蝕刻し、蝕刻部2
6を形成する。
次に、第2図cのように、ホトレジスト25を
除去し、下層配線24のパターンを含むシリコン
基板21上に第2の絶縁膜としてシリコン酸化膜
27を下層配線24の蝕刻幅の最大値の2分の1
以上の膜厚に被着する。このシリコン酸化膜27
により下層配線24の蝕刻部26は完全に埋まり
表面は平坦になる。このシリコン酸化膜27は気
相成長したシリコン酸化膜やプラズマ気相成長し
たシリコン酸化膜の他シリコン窒化膜を用いるこ
ともできるが、被覆性の良いプラズマ気相成長法
が好適である。
次に、第2図dのように、シリコン酸化膜27
に開孔28を設け、アルミニウムの被着、選択蝕
刻法により上層配線29を形成する。この上層配
線形成のための開孔28形成工程、アルミニウム
選択蝕刻工程において、酸化シリコン膜27の表
面の凹凸が極めて小さく、滑らかであるので極め
て容易に所望のホトレジスト・パターンが得られ
る。上層配線法としては選択蝕刻法に限らず、リ
フトオフ法や陽極酸化法等を用いる場合にも同様
に良好な結果が得られることはもちろんである。
第2図では蝕刻部26の幅が異なる場合である
が、第3図は各蝕刻部の幅を同一とした場合であ
る。しかし、蝕刻部の幅を同一にすると配線幅が
必要以上に拡くなり、配線による電気容量が増加
する。この電気容量の増加が問題になるときは次
のようにする。
第4図a,bは本発明の実施例の平面図および
断面図である。下層配線44を分割して島50を
形成し、酸化シリコン膜47で覆う。そうする
と、アルミニウムの島50は第1配線44から電
気的に切離されるから電気容量の増加を防ぐこと
ができる。
上記第3図、第4図のいずれの場合でもアルミ
ニウム蝕刻部の幅の2分の1以上の絶縁膜を被着
すればアルミニウム蝕刻部は埋まり、表面は平坦
となる。
アルミニウム蝕刻部の最大幅Dは小さければ小
さいほど良い。この理由は、アルミニウム蝕刻部
を埋めるに要する電気絶縁膜が薄くて良く、その
結果、下層と上層配線間の導通孔部での段差が小
さくなるからであり、また上層配線を有効に使用
できるからである。実用的には幅Dの寸法は4μ
m以下が好ましい。
上記実施例では2層配線構造について説明した
が、それ以上の多層配線についても前記2層配線
と同様の手法を順次繰返していけば良いことがわ
かる。
以上詳細に説明したように、本発明によれば、
微細な多層配線が形成され高性能で、しかも高信
頼性の半導体装置が得られるのでその効果は大き
い。
【図面の簡単な説明】
第1図は従来の半導体装置の一例の断面図、第
2図、第3図は本発明を説明するために用いた本
発明に関連ある技術の断面図、第4図a,bは本
発明の実施例の平面図および断面図である。 11……シリコン基板、12……シリコン酸化
膜、14……第1層配線路、15……シリコン酸
化膜、16……第2層配線路、17……段部、2
1,31,41……シリコン基板、22,32,
42……シリコン酸化膜、23,33,43……
開孔、24,34,44……下層配線、25……
ホトレジスト、26,36,46……開孔、2
7,37,47……シリコン酸化膜、28,3
8,48……開孔、29,39,49……上層配
線、50……下層配線層の金属の島。

Claims (1)

    【特許請求の範囲】
  1. 1 半導体基板上に設けられた第1の絶縁膜と、
    前記第1の絶縁膜上に設けられ、下層の金属層か
    らなりかつ電気的にどことも接続されていない島
    状の領域と、前記島状の領域と所定の間隔をあけ
    て前記第1の絶縁膜上に設けられた、下層の金属
    層からなる第1の配線と、前記所定の間隔幅の2
    分の1以上の厚さを有し前記島状の領域上および
    前記第1の配線上に設けられ、前記間隔を充填
    し、かつその上表面が該島状の領域上、前記間隔
    上および前記第1の配線上にかけて平担となつて
    いる、気相成長によるシリコン酸化膜もしくはシ
    リコン窒化膜からなる第2の絶縁膜と、前記第2
    の絶縁膜に設けられた開孔を通して前記第1の配
    線に接続されかつ前記島状の領域の全域上に前記
    第2の絶縁膜を介して延在せる、上層の金属層か
    らなる第2の配線とを有することを特徴とする半
    導体装置。
JP6928280A 1980-05-23 1980-05-23 Semiconductor device Granted JPS56165339A (en)

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JP6928280A JPS56165339A (en) 1980-05-23 1980-05-23 Semiconductor device

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JP6928280A JPS56165339A (en) 1980-05-23 1980-05-23 Semiconductor device

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Publication Number Publication Date
JPS56165339A JPS56165339A (en) 1981-12-18
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Publication number Priority date Publication date Assignee Title
JPS60175440A (ja) * 1984-02-20 1985-09-09 Matsushita Electronics Corp 半導体装置の製造方法
US5266835A (en) * 1988-02-02 1993-11-30 National Semiconductor Corporation Semiconductor structure having a barrier layer disposed within openings of a dielectric layer

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JPS56165339A (en) 1981-12-18

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