JPH0358433A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0358433A JPH0358433A JP19496089A JP19496089A JPH0358433A JP H0358433 A JPH0358433 A JP H0358433A JP 19496089 A JP19496089 A JP 19496089A JP 19496089 A JP19496089 A JP 19496089A JP H0358433 A JPH0358433 A JP H0358433A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000007747 plating Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052681 coesite Inorganic materials 0.000 abstract description 11
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 11
- 229910052682 stishovite Inorganic materials 0.000 abstract description 11
- 229910052905 tridymite Inorganic materials 0.000 abstract description 11
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000002789 length control Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
低ゲート抵抗を有するゲート電極の製造方法に関する． 〔従来の技術〕 電界効果トランジスタの特性を左右する重要な素子バラ
メーターとしてゲート抵抗がある．このゲート抵抗を小
さくするために、ショットキー接合を形成するいわゆる
ゲートメタルの上にＡｕ等低抵抗率のメタルを積層する
事が従来行なわれている．特に最近、その加工性あるい
はイオン注入後のアニール時の耐熱性等の観点から、Ｗ
Ｓｉ等の耐熱性メタルがゲートメタルとして頻繁に用い
られているが、抵抗率に関してはかなり高く、上記のよ
うにＡｕを更に積層する構造、そしてそのための各種プ
ロセスが考えられている． 例えば従来第３図（ａ）に示すように、半導体基板１上
にＷＳｉ膜２等のメタルを加工した後、ｓｌｏ２１ｌＩ
５等からなる絶縁膜を戒長し、次で第３図（ｂ）に示す
ようにエッチバックを行なう事により、ＷＳｉゲートの
頭を出し、次で第３図（ｃ）に示すようにこの部分にＴ
ｉ膜３及びｐｔ膜４を形成したのちＡｕ膜７をめっき等
により成長する、いわゆるＴ型ゲート電極を得る方法が
ある。しかしながらこの方法においては上記頭出しの制
御が困難であり、またＡｕｌｌ７の横方向への張り出し
、いわゆる丁字形に起因する所の浮遊容量が大きくなる
． また第４図（ａ）に示すように、絶縁膜としてのｓｉｏ
２１ｌ５をドライエッチング法により開口した後、第４
図（ｂ）に示すように、ゲートメタルとなる育Ｓｉ膜２
及びＴｉ膜３等のバリアメタル，Ａｕ１７等の低抵抗メ
タルを連続してスバッタ等により被着した後、第４図（
Ｃ）に示すように加工し、低抵抗のゲート電極を得る方
法も知られている． しかしながらこの方法では上記ドライエッチング法によ
り、ゲート電極直下にダメージがはいる事が避けられず
、特性悪化やばらつきの原因となり、また先記の方法と
同様、ＡＵ等上層メタルの横への張り出しによる浮遊容
量は大きい。
低ゲート抵抗を有するゲート電極の製造方法に関する． 〔従来の技術〕 電界効果トランジスタの特性を左右する重要な素子バラ
メーターとしてゲート抵抗がある．このゲート抵抗を小
さくするために、ショットキー接合を形成するいわゆる
ゲートメタルの上にＡｕ等低抵抗率のメタルを積層する
事が従来行なわれている．特に最近、その加工性あるい
はイオン注入後のアニール時の耐熱性等の観点から、Ｗ
Ｓｉ等の耐熱性メタルがゲートメタルとして頻繁に用い
られているが、抵抗率に関してはかなり高く、上記のよ
うにＡｕを更に積層する構造、そしてそのための各種プ
ロセスが考えられている． 例えば従来第３図（ａ）に示すように、半導体基板１上
にＷＳｉ膜２等のメタルを加工した後、ｓｌｏ２１ｌＩ
５等からなる絶縁膜を戒長し、次で第３図（ｂ）に示す
ようにエッチバックを行なう事により、ＷＳｉゲートの
頭を出し、次で第３図（ｃ）に示すようにこの部分にＴ
ｉ膜３及びｐｔ膜４を形成したのちＡｕ膜７をめっき等
により成長する、いわゆるＴ型ゲート電極を得る方法が
ある。しかしながらこの方法においては上記頭出しの制
御が困難であり、またＡｕｌｌ７の横方向への張り出し
、いわゆる丁字形に起因する所の浮遊容量が大きくなる
． また第４図（ａ）に示すように、絶縁膜としてのｓｉｏ
２１ｌ５をドライエッチング法により開口した後、第４
図（ｂ）に示すように、ゲートメタルとなる育Ｓｉ膜２
及びＴｉ膜３等のバリアメタル，Ａｕ１７等の低抵抗メ
タルを連続してスバッタ等により被着した後、第４図（
Ｃ）に示すように加工し、低抵抗のゲート電極を得る方
法も知られている． しかしながらこの方法では上記ドライエッチング法によ
り、ゲート電極直下にダメージがはいる事が避けられず
、特性悪化やばらつきの原因となり、また先記の方法と
同様、ＡＵ等上層メタルの横への張り出しによる浮遊容
量は大きい。
また上記２方法いずれも、このような浮遊容量を減じる
ために、ひさし下部の絶縁膜を除去した後、活性層のパ
ッシベーション膜を薄く空隙ができる程度、ゲート端部
にまで均一に再現性良くつける事は、通常の気相成長に
よる方法ではかなり困難で有り、これにより素子の信頼
度等に少なからず悪影響を及ぼす． またゲートメタルの厚さを厚く、あるいは開口の深さを
深くし浮遊容量を小さくする事は、ゲート長制御等の点
からプロセス上困難である。
ために、ひさし下部の絶縁膜を除去した後、活性層のパ
ッシベーション膜を薄く空隙ができる程度、ゲート端部
にまで均一に再現性良くつける事は、通常の気相成長に
よる方法ではかなり困難で有り、これにより素子の信頼
度等に少なからず悪影響を及ぼす． またゲートメタルの厚さを厚く、あるいは開口の深さを
深くし浮遊容量を小さくする事は、ゲート長制御等の点
からプロセス上困難である。
−Ｅ述したように従来の電界効果トランジスタの製造工
程における低抵抗のゲート電極の製法では、その構造が
Ｔ字型となる故、浮遊容量が大となる欠点がある。
程における低抵抗のゲート電極の製法では、その構造が
Ｔ字型となる故、浮遊容量が大となる欠点がある。
本発明の電界効果トランジスタの製造方法は、素子の形
成された半導体基板上にショットキー接合を形戒する第
１の金属層とＡｕ拡散防止用の第２の金属層と絶縁膜と
を順次形戒する工程と、前記絶縁膜上にフォトレジスト
膜を形成したのちパターニングし開口部を形成する工程
と、前記フォトレジストをマスクとし前記絶縁膜をエッ
チングし前記第２の金属層を露出させる工程と、前記第
１あるいは第２の金属層をめっきパスとしＡｕめつきを
行ない前記開口部内に前記絶縁膜の厚さ以下のＡｕ膜を
成長する工程と、前記絶縁膜をエッチング除去した後前
記Ａｕ膜をマスクとし前記第１及び第２の金属層をエッ
チングする工程とを含んで構成される。
成された半導体基板上にショットキー接合を形戒する第
１の金属層とＡｕ拡散防止用の第２の金属層と絶縁膜と
を順次形戒する工程と、前記絶縁膜上にフォトレジスト
膜を形成したのちパターニングし開口部を形成する工程
と、前記フォトレジストをマスクとし前記絶縁膜をエッ
チングし前記第２の金属層を露出させる工程と、前記第
１あるいは第２の金属層をめっきパスとしＡｕめつきを
行ない前記開口部内に前記絶縁膜の厚さ以下のＡｕ膜を
成長する工程と、前記絶縁膜をエッチング除去した後前
記Ａｕ膜をマスクとし前記第１及び第２の金属層をエッ
チングする工程とを含んで構成される。
次に本発明について図面を参照して説明する．第１図（
ａ）〜（ｆ）は本発明の第１の実施例を説明するための
半導体チップの断面図である． まず第１図（ａ）に示すように、活性層並びにソース、
トレインコンタクト層の形成された半導体基板１上にシ
ョットキーゲートメタル，接着用メタル及びＡｕ拡散防
止用メタルとして、例えばＷＳｉ膜２，Ｔｉ膜３及びＰ
ｔ膜４を各１０００人，５００人，１０００人スバッタ
法により被着する。ゲートメタルとしてのＷＳｉ膜２の
厚さは、後述のようにゲート長制御の点では薄いほどよ
いが、次にこの上に或長するＳｉ０２膜５をドライエッ
チングした後にダメージが活性層にはいらない程度の厚
さが必要である。
ａ）〜（ｆ）は本発明の第１の実施例を説明するための
半導体チップの断面図である． まず第１図（ａ）に示すように、活性層並びにソース、
トレインコンタクト層の形成された半導体基板１上にシ
ョットキーゲートメタル，接着用メタル及びＡｕ拡散防
止用メタルとして、例えばＷＳｉ膜２，Ｔｉ膜３及びＰ
ｔ膜４を各１０００人，５００人，１０００人スバッタ
法により被着する。ゲートメタルとしてのＷＳｉ膜２の
厚さは、後述のようにゲート長制御の点では薄いほどよ
いが、次にこの上に或長するＳｉ０２膜５をドライエッ
チングした後にダメージが活性層にはいらない程度の厚
さが必要である。
次に第１図（ｂ）に示すように、Ｓｉ０２膜５を例えば
減圧ＣＶＤ法により５０００人成長した後、ホトレジス
ト［６を形成し、パターニングして開口部８を形成する
。
減圧ＣＶＤ法により５０００人成長した後、ホトレジス
ト［６を形成し、パターニングして開口部８を形成する
。
次に第１図（Ｃ）に示すように、このホトレジスト膜６
をマスクとしＳｔ０２膜５をＲＩＥ法にて、例えばＣＦ
４ガスを用いて異方性エッチングを行ない、拡散バリア
メタルであるＰｔＭ４を露出させる． 次に第１図（ｄ）に示すように、上記メタルをめっきパ
スとし、Ａｕめっきを行ない、ゲートの開？部８内に＾
ｕＭ７を戒長させる。この場合めっき電極はウェハ一端
部のホトレジストＭ６及びＳｉ０２Ｍ５を除去してその
部分からとる。また第１図（ｄ）よりわかるように、＾
ｕＪＩＩ７はホトレジストｐｌＡ６あるいはＳｉ０２膜
５がマスクとなってゲートの開口部８のみに或長ずる．
Ａｕ膜７の厚さはＳｉ０２膜５の厚さ以下とし、例えば
この場合４０００人である。ゲート抵抗は前記開口部８
の幅とこの人Ｕ膜７の厚さで決定されるので、所定の抵
抗値となるようＳｉ０２膜５の厚さを決定する．また以
上の事から明らかなように、ＡｕめつきのマスクはＳｉ
Ｏ■膜５のみで充分であるのであらかじめホトレジスト
膜６を除去しておいてもよい． 次に第１図（ｅ）に示すように、ホトレジスト膜６及び
Ｓｉ０２１１Ｉｌ５を順次除去する。
をマスクとしＳｔ０２膜５をＲＩＥ法にて、例えばＣＦ
４ガスを用いて異方性エッチングを行ない、拡散バリア
メタルであるＰｔＭ４を露出させる． 次に第１図（ｄ）に示すように、上記メタルをめっきパ
スとし、Ａｕめっきを行ない、ゲートの開？部８内に＾
ｕＭ７を戒長させる。この場合めっき電極はウェハ一端
部のホトレジストＭ６及びＳｉ０２Ｍ５を除去してその
部分からとる。また第１図（ｄ）よりわかるように、＾
ｕＪＩＩ７はホトレジストｐｌＡ６あるいはＳｉ０２膜
５がマスクとなってゲートの開口部８のみに或長ずる．
Ａｕ膜７の厚さはＳｉ０２膜５の厚さ以下とし、例えば
この場合４０００人である。ゲート抵抗は前記開口部８
の幅とこの人Ｕ膜７の厚さで決定されるので、所定の抵
抗値となるようＳｉ０２膜５の厚さを決定する．また以
上の事から明らかなように、ＡｕめつきのマスクはＳｉ
Ｏ■膜５のみで充分であるのであらかじめホトレジスト
膜６を除去しておいてもよい． 次に第１図（ｅ）に示すように、ホトレジスト膜６及び
Ｓｉ０２１１Ｉｌ５を順次除去する。
次に第１図（ｆ）に示すように、Ａｕｌｉ７をマスクと
し、ｐｔ膜４，Ｔｉ膜３，ＷＳｉ膜２を、例えばＣＦ４
ガス， ＣＦ．／ＳＦ６ガスにて順次ＲＩＥ法により異
方的にエッチングしゲート電極を形成する。
し、ｐｔ膜４，Ｔｉ膜３，ＷＳｉ膜２を、例えばＣＦ４
ガス， ＣＦ．／ＳＦ６ガスにて順次ＲＩＥ法により異
方的にエッチングしゲート電極を形成する。
ＷＳｉｗＡ２のエッチングは活性層下地にダメージを与
える故、また図より明らがなようにこのエッチングによ
りゲート長が左右される故、上記異方性エッチングには
マグネトロン型あるいはＥＣＲ型のＲＩＥ装置が適して
いる。
える故、また図より明らがなようにこのエッチングによ
りゲート長が左右される故、上記異方性エッチングには
マグネトロン型あるいはＥＣＲ型のＲＩＥ装置が適して
いる。
第２図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である． ゲート開口領域にホトレジスト膜６からなるマスクを形
成する工程までは第１の実施例と同様である． 次に第２図（ａ）に示すように、Ｓｉ０２膜５の表面を
、例えばＨＦ：Ｈ．０＝ １ ： ６のエッチング液あ
るいはＣＦ４のガスを用いる円筒型プラズマエッチング
装置による等方的ドライエッチングによりエッチングす
る。これはゲート長が細く第１の実施例に示したような
形状では所望のゲート抵抗が得られない場合有効である
． 次に第２図（ｂ）に示すように、今度は異方性ドライエ
ッチング法により残ったＳｉ０２膜５をエッチングし、
次で第１の実施例と同様に操作し、この開口部にＡｕめ
つきを行ないＡｕ膜７を形成する． 次に第２図（Ｃ）に示すように、Ｓ１０２膜５，Ｐｔ膜
４，Ｔｉ膜３及びＷＳｉ膜２を順次エッチングしゲート
電極を形成する． 〔発明の効果〕 以上説明したように本発明は、絶縁膜に形成されたゲー
トの開口部内に下地の第１及び第２の金属層をめっきパ
スとし、選択的にＡｕめっきを行ない＾ｕＭを形成し、
然る後このＡｕ膜をマスクとして絶縁膜と第１及び第２
の金属層を除去する事により、浮遊容量の減ぜられた低
抵抗のゲート電極を得る事ができる。
るための半導体チップの断面図である． ゲート開口領域にホトレジスト膜６からなるマスクを形
成する工程までは第１の実施例と同様である． 次に第２図（ａ）に示すように、Ｓｉ０２膜５の表面を
、例えばＨＦ：Ｈ．０＝ １ ： ６のエッチング液あ
るいはＣＦ４のガスを用いる円筒型プラズマエッチング
装置による等方的ドライエッチングによりエッチングす
る。これはゲート長が細く第１の実施例に示したような
形状では所望のゲート抵抗が得られない場合有効である
． 次に第２図（ｂ）に示すように、今度は異方性ドライエ
ッチング法により残ったＳｉ０２膜５をエッチングし、
次で第１の実施例と同様に操作し、この開口部にＡｕめ
つきを行ないＡｕ膜７を形成する． 次に第２図（Ｃ）に示すように、Ｓ１０２膜５，Ｐｔ膜
４，Ｔｉ膜３及びＷＳｉ膜２を順次エッチングしゲート
電極を形成する． 〔発明の効果〕 以上説明したように本発明は、絶縁膜に形成されたゲー
トの開口部内に下地の第１及び第２の金属層をめっきパ
スとし、選択的にＡｕめっきを行ない＾ｕＭを形成し、
然る後このＡｕ膜をマスクとして絶縁膜と第１及び第２
の金属層を除去する事により、浮遊容量の減ぜられた低
抵抗のゲート電極を得る事ができる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ〉及び第２図（ａ〉〜（ｃ）は本発
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）〜（ｃ）及び第４図（ａ）〜
（Ｃ）は従来例を説明するための半導体チップの断面図
である． １・・・半導体基板、 ２・・・ＷＳｉ 膜、 ３・・・ＴｉｐＩＡ、 ４・・ ｐｔ膜、 ？・・・ＳｉＯ■膜、 ６・・・ホトレジスト膜、 ７・・・Ａｕ 膜、 ８・・・開口部．
明の第１及び第２の実施例を説明するための半導体チッ
プの断面図、第３図（ａ）〜（ｃ）及び第４図（ａ）〜
（Ｃ）は従来例を説明するための半導体チップの断面図
である． １・・・半導体基板、 ２・・・ＷＳｉ 膜、 ３・・・ＴｉｐＩＡ、 ４・・ ｐｔ膜、 ？・・・ＳｉＯ■膜、 ６・・・ホトレジスト膜、 ７・・・Ａｕ 膜、 ８・・・開口部．
Claims (1)
- 素子の形成された半導体基板上にショットキー接合を形
成する第１の金属層とＡｕ拡散防止用の第２の金属層と
絶縁膜とを順次形成する工程と、前記絶縁膜上にフォト
レジスト膜を形成したのちパターニングし開口部を形成
する工程と、前記フォトレジストをマスクとし前記絶縁
膜をエッチングし前記第２の金属層を露出させる工程と
、前記第１あるいは第２の金属層をめっきパスとしＡｕ
めつきを行ない前記開口部内に前記絶縁膜の厚さ以下の
Ａｕ膜を成長する工程と、前記絶縁膜をエッチング除去
した後前記Ａｕ膜をマスクとし前記第１及び第２の金属
層をエッチングする工程とを含むことを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19496089A JPH0358433A (ja) | 1989-07-26 | 1989-07-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19496089A JPH0358433A (ja) | 1989-07-26 | 1989-07-26 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358433A true JPH0358433A (ja) | 1991-03-13 |
Family
ID=16333195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19496089A Pending JPH0358433A (ja) | 1989-07-26 | 1989-07-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358433A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339975A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| JP2005205121A (ja) * | 2003-12-26 | 2005-08-04 | Jm Trust Co Ltd | 携帯用噴射注入具 |
| JP2009515609A (ja) * | 2005-11-15 | 2009-04-16 | グローバル メディセーフ ホールディングス リミテッド | プランジャ係止手段を具える安全注射器 |
-
1989
- 1989-07-26 JP JP19496089A patent/JPH0358433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339975A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| JP2005205121A (ja) * | 2003-12-26 | 2005-08-04 | Jm Trust Co Ltd | 携帯用噴射注入具 |
| JP2009515609A (ja) * | 2005-11-15 | 2009-04-16 | グローバル メディセーフ ホールディングス リミテッド | プランジャ係止手段を具える安全注射器 |
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