JPS6222536B2 - - Google Patents
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- JPS6222536B2 JPS6222536B2 JP55104871A JP10487180A JPS6222536B2 JP S6222536 B2 JPS6222536 B2 JP S6222536B2 JP 55104871 A JP55104871 A JP 55104871A JP 10487180 A JP10487180 A JP 10487180A JP S6222536 B2 JPS6222536 B2 JP S6222536B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】
本発明は、半導体基板表面にソース、ドレイン
電極を被着し、それらの上にパシベーシヨン膜を
被着し、該パシベーシヨン膜に窓開きしてゲート
電極となるシヨツトキー金属を蒸着するシヨツト
キーバリアFETの製造方法に関する。
電極を被着し、それらの上にパシベーシヨン膜を
被着し、該パシベーシヨン膜に窓開きしてゲート
電極となるシヨツトキー金属を蒸着するシヨツト
キーバリアFETの製造方法に関する。
シヨツトキーバリア型のFET（電界効果トラ
ンジスタ）のゲート電極は、通常第１図ａに示す
ようにパシベーシヨン膜２に窓４を形成して、こ
こへシヨツトキー金属を蒸着することにより形成
される。同図において、６は半絶縁基板例えばク
ロム（Cr）ドープのガリウム砒素（GaAs）基
板、８はその上層に形成された半導体層（活性
層）本例ではｎ型ガリウム砒素（GaAs）層、１
０，１２はソース電極およびドレイン電極となる
金属層例えば金ゲルマニウム（AuGe）―金
（Au）層で、半導体層８にオーム接触し、その厚
みは約5000〔Å〕である。これらの全面に被着さ
れた絶縁膜（パツシベーシヨン膜）２は二酸化シ
リコン（SiO2）、窒化シリコン（Si3N4）等からな
り、その厚みは5000〔Å〕程度必要である。１４
はパシベーシヨン膜２に窓開きするマスクとなる
レジスト膜であり、このレジスト膜１４に対して
は解像度限界の１〔μｍ〕幅の窓１６を形成する
ことが可能である。しかし、該レジストをマスク
にパツシベーシヨン膜２をウエツトエツチングす
ると窓４の寸法は窓１６よりはるかに拡大され
る。これは、ウエツトエツチングではサイドエツ
チングが避けられずそして膜２の厚みは大である
のでサイドエツチング量が大になることに起因す
る。パツシベーシヨン膜２をドライエツチングす
るとサイドエツチングの問題はないが、半導体層
８に対するダメージが強く、従つてこの方法の使
用はためらわれる。パツシベーシヨン膜２を薄く
するとサイドエツチングは少量になるが勿論これ
では充分なパツシベーシヨン効果を期待すること
はできず、また第１図ｂに示すようにシヨツトキ
ー金属１８を蒸着してゲート電極を形成した場
合、ツバ部１８ａと半導体層８との間隔が小さく
従つてゲート寄生容量が大になるので、該膜を薄
くすることはできない。
ンジスタ）のゲート電極は、通常第１図ａに示す
ようにパシベーシヨン膜２に窓４を形成して、こ
こへシヨツトキー金属を蒸着することにより形成
される。同図において、６は半絶縁基板例えばク
ロム（Cr）ドープのガリウム砒素（GaAs）基
板、８はその上層に形成された半導体層（活性
層）本例ではｎ型ガリウム砒素（GaAs）層、１
０，１２はソース電極およびドレイン電極となる
金属層例えば金ゲルマニウム（AuGe）―金
（Au）層で、半導体層８にオーム接触し、その厚
みは約5000〔Å〕である。これらの全面に被着さ
れた絶縁膜（パツシベーシヨン膜）２は二酸化シ
リコン（SiO2）、窒化シリコン（Si3N4）等からな
り、その厚みは5000〔Å〕程度必要である。１４
はパシベーシヨン膜２に窓開きするマスクとなる
レジスト膜であり、このレジスト膜１４に対して
は解像度限界の１〔μｍ〕幅の窓１６を形成する
ことが可能である。しかし、該レジストをマスク
にパツシベーシヨン膜２をウエツトエツチングす
ると窓４の寸法は窓１６よりはるかに拡大され
る。これは、ウエツトエツチングではサイドエツ
チングが避けられずそして膜２の厚みは大である
のでサイドエツチング量が大になることに起因す
る。パツシベーシヨン膜２をドライエツチングす
るとサイドエツチングの問題はないが、半導体層
８に対するダメージが強く、従つてこの方法の使
用はためらわれる。パツシベーシヨン膜２を薄く
するとサイドエツチングは少量になるが勿論これ
では充分なパツシベーシヨン効果を期待すること
はできず、また第１図ｂに示すようにシヨツトキ
ー金属１８を蒸着してゲート電極を形成した場
合、ツバ部１８ａと半導体層８との間隔が小さく
従つてゲート寄生容量が大になるので、該膜を薄
くすることはできない。
従つて、１〔μｍ〕幅の窓を持つレジスト１４
をマスクにパツシベーシヨン膜２をウエツトエツ
チングするとサイドエツチング効果で窓４は1.5
〜２〔μｍ〕も開いてしまい、第１図ｂのように
レジスト１４を除去した後に金属を蒸着しかつパ
ターニングして層（ゲート電極）１８を形成する
とゲート長が窓４と同寸法に長くなる欠点があ
る。同図ｃに示すようにレジスト１４をマスク
に、前記半導体層にシヨツトキー接触する金属
（例えばアルミニウム（Al）、タングステン
（Ｗ））１８を蒸着し、リフトオフすると、金属層
１８をレジスト窓と同様に１〔μｍ〕幅に形成で
きる。しかし、レジスト１４を用いるリフトオフ
法では次の点で不利である。第１は、レジストが
あるので良好なシヨツトキーバリア形成に必要な
クリーニング工程を導入できない点である。第２
は確実にリフトオフするためには金属層１８の上
面をレジスト１４の底面まで程度に抑える必要が
あるので、金属層の高さはパツシベーシヨン膜２
の膜厚を越えることができない。このためゲート
抵抗が大になりやすく、特にレジスト１４の窓１
６が微細化するにつれゲート抵抗が増大して、高
周波特性が劣化する欠点がある。第３はレジスト
１４が熱処理等で変形するので、最近使用され出
したチタン（Ti）―白金（Pt）―金（Au）３層
構造のゲート電極形成に適さない点である。
をマスクにパツシベーシヨン膜２をウエツトエツ
チングするとサイドエツチング効果で窓４は1.5
〜２〔μｍ〕も開いてしまい、第１図ｂのように
レジスト１４を除去した後に金属を蒸着しかつパ
ターニングして層（ゲート電極）１８を形成する
とゲート長が窓４と同寸法に長くなる欠点があ
る。同図ｃに示すようにレジスト１４をマスク
に、前記半導体層にシヨツトキー接触する金属
（例えばアルミニウム（Al）、タングステン
（Ｗ））１８を蒸着し、リフトオフすると、金属層
１８をレジスト窓と同様に１〔μｍ〕幅に形成で
きる。しかし、レジスト１４を用いるリフトオフ
法では次の点で不利である。第１は、レジストが
あるので良好なシヨツトキーバリア形成に必要な
クリーニング工程を導入できない点である。第２
は確実にリフトオフするためには金属層１８の上
面をレジスト１４の底面まで程度に抑える必要が
あるので、金属層の高さはパツシベーシヨン膜２
の膜厚を越えることができない。このためゲート
抵抗が大になりやすく、特にレジスト１４の窓１
６が微細化するにつれゲート抵抗が増大して、高
周波特性が劣化する欠点がある。第３はレジスト
１４が熱処理等で変形するので、最近使用され出
したチタン（Ti）―白金（Pt）―金（Au）３層
構造のゲート電極形成に適さない点である。
これを第１図ｄ，ｅで説明する。同図ｄはレジ
スト１４をマスクに順次第１層の金属本例ではチ
タン２０、第２層の金属本例では白金２２を蒸着
した状態であるが、この蒸着工程での加熱で（蒸
着には蒸発源を抵抗加熱する方式が、他の方式よ
り結果がよい）第３層の金属本例では金２４を蒸
着する頃にはレジスト１４が輻射熱蒸着金属の応
力等で変形し、同図ｅのように窓１６は初期の値
より拡大してしまう。この結果第３層の金属２４
は第２層の金属２２上のみならずその側部、そし
て遂には半導体層８表面にまで付着する。ところ
でAu―GaAs接合は熱に弱く、半導体層８と容易
にオーミツク接触しやすい。このため第１図ｅの
ように金属層２４が半導体層８と直接接触するこ
とになればゲート電極と半導体層との間のシヨツ
トキーバリアが消失するのでトランジスタの特性
に重大な影響を与える。
スト１４をマスクに順次第１層の金属本例ではチ
タン２０、第２層の金属本例では白金２２を蒸着
した状態であるが、この蒸着工程での加熱で（蒸
着には蒸発源を抵抗加熱する方式が、他の方式よ
り結果がよい）第３層の金属本例では金２４を蒸
着する頃にはレジスト１４が輻射熱蒸着金属の応
力等で変形し、同図ｅのように窓１６は初期の値
より拡大してしまう。この結果第３層の金属２４
は第２層の金属２２上のみならずその側部、そし
て遂には半導体層８表面にまで付着する。ところ
でAu―GaAs接合は熱に弱く、半導体層８と容易
にオーミツク接触しやすい。このため第１図ｅの
ように金属層２４が半導体層８と直接接触するこ
とになればゲート電極と半導体層との間のシヨツ
トキーバリアが消失するのでトランジスタの特性
に重大な影響を与える。
本発明は、ゲート長およびゲート抵抗が大にな
る及びあるいは良質のシヨツトキー接合が得られ
ないなどの上述の諸欠点を除去しようとするもの
であり、その特徴とするところはソースおよびド
レイン電極となる金属層が形成された半導体層表
面を絶縁膜で覆い、前記絶縁膜上に前記絶縁膜と
はエツチング液を異にする金属薄膜または絶縁薄
膜を形成し、次いで前記薄膜に窓を形成し、次い
で前記薄膜をマスクとして前記絶縁膜をオーバー
エツチングし、しかる後前記薄膜をマスクとして
金属を前記半導体層の表面から前記薄膜の上層に
連なるまで垂直蒸着し、これをパターニングして
Ｔ字型のそして前記半導体層表面にシヨツトキー
接触するゲート電極を形成し、然るのち前記薄膜
を除去する点にある。以下、図示の実施例を参照
しながらこれを詳細に説明する。
る及びあるいは良質のシヨツトキー接合が得られ
ないなどの上述の諸欠点を除去しようとするもの
であり、その特徴とするところはソースおよびド
レイン電極となる金属層が形成された半導体層表
面を絶縁膜で覆い、前記絶縁膜上に前記絶縁膜と
はエツチング液を異にする金属薄膜または絶縁薄
膜を形成し、次いで前記薄膜に窓を形成し、次い
で前記薄膜をマスクとして前記絶縁膜をオーバー
エツチングし、しかる後前記薄膜をマスクとして
金属を前記半導体層の表面から前記薄膜の上層に
連なるまで垂直蒸着し、これをパターニングして
Ｔ字型のそして前記半導体層表面にシヨツトキー
接触するゲート電極を形成し、然るのち前記薄膜
を除去する点にある。以下、図示の実施例を参照
しながらこれを詳細に説明する。
第２図は本発明の一実施例を工程順に示す断面
図で、第１図と同一部分には同一符号が付してあ
る。半絶縁基板６上に半導体層８を成長し、さら
にその上層にソースおよびドレイン電極となる金
属層１０，１２をオーミツクに被着形成し、全面
をパツシベーシヨン膜２で覆うまでは従来と同様
であるが、本発明では第２図ａのようにまずパツ
シベーシヨン膜２上にアルミニウム（Al）、クロ
ム（Cr）等の金属薄膜２６を厚み500〜1000
〔Å〕程度に形成する。該膜２６は必ずしも金属
である必要はなく、パツシベーシヨン膜２のエツ
チング液に対し不溶性であればSi3N4、SiO2等の
絶縁薄膜でもよい。但し厚みはなるべく薄いのが
よい。第２図に示す実施例では薄膜２６を特に反
射率の高い金属としている。
図で、第１図と同一部分には同一符号が付してあ
る。半絶縁基板６上に半導体層８を成長し、さら
にその上層にソースおよびドレイン電極となる金
属層１０，１２をオーミツクに被着形成し、全面
をパツシベーシヨン膜２で覆うまでは従来と同様
であるが、本発明では第２図ａのようにまずパツ
シベーシヨン膜２上にアルミニウム（Al）、クロ
ム（Cr）等の金属薄膜２６を厚み500〜1000
〔Å〕程度に形成する。該膜２６は必ずしも金属
である必要はなく、パツシベーシヨン膜２のエツ
チング液に対し不溶性であればSi3N4、SiO2等の
絶縁薄膜でもよい。但し厚みはなるべく薄いのが
よい。第２図に示す実施例では薄膜２６を特に反
射率の高い金属としている。
これは同図ｂのレジスト膜１４に対する加工性
を良化するためである。つまり、本発明でも薄膜
２６の窓開き用にレジスト１４を用いるが、その
下層が反射率の高い金属薄膜２６であるとレジス
ト１４の窓１６は例えば幅0.8〜１〔μｍ〕で、
精度良く形成される。そして、このパターニング
したレジスト膜１４をマスクに薄膜２６をエツチ
ングすると、該膜厚は薄いのでさほどサイドエツ
チングせずに窓２８の形成が完了する。薄膜２６
にゲート窓２８を形成した後レジスト１４は除去
するが、これは残しておいて後述の用途に使用し
てもよい。
を良化するためである。つまり、本発明でも薄膜
２６の窓開き用にレジスト１４を用いるが、その
下層が反射率の高い金属薄膜２６であるとレジス
ト１４の窓１６は例えば幅0.8〜１〔μｍ〕で、
精度良く形成される。そして、このパターニング
したレジスト膜１４をマスクに薄膜２６をエツチ
ングすると、該膜厚は薄いのでさほどサイドエツ
チングせずに窓２８の形成が完了する。薄膜２６
にゲート窓２８を形成した後レジスト１４は除去
するが、これは残しておいて後述の用途に使用し
てもよい。
レジスト膜１４の除去後は、薄膜２６をマスク
にパツシベーシヨン膜２をウエツトエツチング法
によりオーバーエツチング（サイドエツチング）
して第２図ｃのように窓４を形成する。この窓１
４はサイドエツチングにより、レジスト膜１４お
よび薄膜２６の窓より広がつている。次いで薄膜
２６をマスクに半導体層８にシヨツトキー接触す
る金属１８を垂直蒸着する。この蒸着は金属１８
が半導体層８の表面から薄膜２６の上層に連なる
まで行なう。
にパツシベーシヨン膜２をウエツトエツチング法
によりオーバーエツチング（サイドエツチング）
して第２図ｃのように窓４を形成する。この窓１
４はサイドエツチングにより、レジスト膜１４お
よび薄膜２６の窓より広がつている。次いで薄膜
２６をマスクに半導体層８にシヨツトキー接触す
る金属１８を垂直蒸着する。この蒸着は金属１８
が半導体層８の表面から薄膜２６の上層に連なる
まで行なう。
そして、同図ｄのようにパターニングしてＴ字
型のゲート電極１８を形成し、素子を完成する。
型のゲート電極１８を形成し、素子を完成する。
第２図ｄに示す素子は、ゲート長が薄膜２６の
窓２８と同様に略１〔μｍ〕と微細である。にも
かかわらず金属層１８は薄膜２６およびパツシベ
ーシヨン膜２上で横に拡がり充分な断面積を持つ
のでゲート抵抗は小さい。そして、シヨツトキー
金属１８の蒸着前にレジスト１４を除去するので
クリーニング処理を充分行なうことができ、良質
のシヨツトキーバリアの形成が期待できる。更
に、図示のようにサイドエツチングがあつても有
害ではないからパツシベーシヨン膜２は充分厚く
することができ、ゲート寄生容量を小さくするこ
とができる。また１工程追加して第２図ｅのよう
に薄膜２６を除去すれば、該薄膜によるゲート寄
生容量がなくなるので、該寄生容量は一層小さく
なる。この薄膜２６の除去は、例えばシヨツトキ
ー金属層１８がAlであれば薄膜２６をCrとする
ことで、酸素プラズマなどにより容易に行なえ
る。
窓２８と同様に略１〔μｍ〕と微細である。にも
かかわらず金属層１８は薄膜２６およびパツシベ
ーシヨン膜２上で横に拡がり充分な断面積を持つ
のでゲート抵抗は小さい。そして、シヨツトキー
金属１８の蒸着前にレジスト１４を除去するので
クリーニング処理を充分行なうことができ、良質
のシヨツトキーバリアの形成が期待できる。更
に、図示のようにサイドエツチングがあつても有
害ではないからパツシベーシヨン膜２は充分厚く
することができ、ゲート寄生容量を小さくするこ
とができる。また１工程追加して第２図ｅのよう
に薄膜２６を除去すれば、該薄膜によるゲート寄
生容量がなくなるので、該寄生容量は一層小さく
なる。この薄膜２６の除去は、例えばシヨツトキ
ー金属層１８がAlであれば薄膜２６をCrとする
ことで、酸素プラズマなどにより容易に行なえ
る。
第３図は金属薄膜２６を多層構造のゲート電極
形成に適用した例である。本例のゲート電極も基
本的には第１図ｅと同様に３層構造であるが、レ
ジスト１４の下層にはこれと密着性の良い金属薄
膜２６があるので、複数回に亘る蒸着処理を行な
つてもレジスト膜１４の変形は阻止され、このた
め、第３層の金属２４をAuとしてこれを蒸着し
ても該Auが半導体層８の表面に付着することは
ない。第３図ｂはレジスト１４のリフトオフで金
属薄膜２６以上の層を除去した状態である。この
場合ゲート電極は小断面積であるが良導電性の材
料からなるので低抵抗性は確保される。またこの
例では半導体層８のゲート電極被着部分を凹陥さ
せているが、これは高耐圧化に有効である。なお
高耐圧化の目的ではゲート電極をソース電極側に
シフトしてゲート、ドレイン間を開く方法もある
が、勿論本発明でもかゝるオフセツト構造を採用
できる。
形成に適用した例である。本例のゲート電極も基
本的には第１図ｅと同様に３層構造であるが、レ
ジスト１４の下層にはこれと密着性の良い金属薄
膜２６があるので、複数回に亘る蒸着処理を行な
つてもレジスト膜１４の変形は阻止され、このた
め、第３層の金属２４をAuとしてこれを蒸着し
ても該Auが半導体層８の表面に付着することは
ない。第３図ｂはレジスト１４のリフトオフで金
属薄膜２６以上の層を除去した状態である。この
場合ゲート電極は小断面積であるが良導電性の材
料からなるので低抵抗性は確保される。またこの
例では半導体層８のゲート電極被着部分を凹陥さ
せているが、これは高耐圧化に有効である。なお
高耐圧化の目的ではゲート電極をソース電極側に
シフトしてゲート、ドレイン間を開く方法もある
が、勿論本発明でもかゝるオフセツト構造を採用
できる。
以上述べたように本発明によれば、シヨツトキ
ーバリアFETのゲート電極を微細パターンで形
成することができ、しかもゲート抵抗を低減し、
またゲート寄生容量を低減できる等の利点があ
る。
ーバリアFETのゲート電極を微細パターンで形
成することができ、しかもゲート抵抗を低減し、
またゲート寄生容量を低減できる等の利点があ
る。
第１図ａ〜ｅは従来のシヨツトキーバルア
FETの製造方法を示す断面図、第２図ａ〜ｅは
本発明の異なる実施例を工程順に示す断面図、第
３図ａ，ｂは多層構造のゲート電極形成例を示す
断面図である。 図中、２は絶縁膜、８は半導体層、１０，１２
はソースおよびドレイン電極となる金属層、１４
はレジスト、８はゲート電極、２６は金属薄膜、
２８はそのゲート窓である。
FETの製造方法を示す断面図、第２図ａ〜ｅは
本発明の異なる実施例を工程順に示す断面図、第
３図ａ，ｂは多層構造のゲート電極形成例を示す
断面図である。 図中、２は絶縁膜、８は半導体層、１０，１２
はソースおよびドレイン電極となる金属層、１４
はレジスト、８はゲート電極、２６は金属薄膜、
２８はそのゲート窓である。
Claims (1)
- １ ソースおよびドレイン電極となる金属層が形
成された半導体層表面を絶縁膜で覆い、前記絶縁
膜上に前記絶縁膜とはエツチング液を異にする金
属薄膜または絶縁薄膜を形成し、次いで前記薄膜
に窓を形成し、次いで前記薄膜をマスクとして前
記絶縁膜をオーバーエツチングし、しかる後前記
薄膜をマスクとして金属を前記半導体層の表面か
ら前記薄膜の上層に連なるまで垂直蒸着し、これ
をパターニングしてＴ字型のそして前記半導体層
表面にシヨツトキー接触するゲート電極を形成
し、然るのち前記薄膜を除去することを特徴とす
る、シヨツトキーバリアFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10487180A JPS5730376A (en) | 1980-07-30 | 1980-07-30 | Manufacture of schottky barrier fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10487180A JPS5730376A (en) | 1980-07-30 | 1980-07-30 | Manufacture of schottky barrier fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730376A JPS5730376A (en) | 1982-02-18 |
| JPS6222536B2 true JPS6222536B2 (ja) | 1987-05-19 |
Family
ID=14392278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10487180A Granted JPS5730376A (en) | 1980-07-30 | 1980-07-30 | Manufacture of schottky barrier fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5730376A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178571A (ja) * | 1982-04-14 | 1983-10-19 | Nec Corp | 半導体装置 |
| JPS5929463A (ja) * | 1982-08-12 | 1984-02-16 | Nec Corp | 半導体装置の製造方法 |
| JPS5947771A (ja) * | 1982-09-10 | 1984-03-17 | Nec Corp | 半導体製造方法 |
| JPS59224176A (ja) * | 1983-06-03 | 1984-12-17 | Nec Corp | 電界効果トランジスタの製造方法 |
| US4670090A (en) * | 1986-01-23 | 1987-06-02 | Rockwell International Corporation | Method for producing a field effect transistor |
| JPH084135B2 (ja) * | 1986-12-01 | 1996-01-17 | 株式会社日立製作所 | 半導体装置 |
| JP6844630B2 (ja) * | 2019-01-29 | 2021-03-17 | 日亜化学工業株式会社 | 発光素子の製造方法 |
| CN113678230B (zh) | 2019-04-26 | 2024-05-10 | 三菱电机株式会社 | 半导体装置的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924368A (ja) * | 1972-06-27 | 1974-03-04 |
-
1980
- 1980-07-30 JP JP10487180A patent/JPS5730376A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924368A (ja) * | 1972-06-27 | 1974-03-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730376A (en) | 1982-02-18 |
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