JP3077524B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳細には電界効果トランジスタのゲート電
極の製造方法に関する。
に関し、より詳細には電界効果トランジスタのゲート電
極の製造方法に関する。
【０００２】
【従来の技術】一般的に、電界効果トランジスタ（ＦＥ
Ｔ）の高周波特性を改善するためには、ゲート抵抗（Ｒ
ｇ）、ソース抵抗（Ｒｓ）、ソース・ゲート間容量（Ｃ
ｇｓ）の低減と、相互コンダクタンス（ｇｍ）の向上
を、図る必要がある。ソース・ゲート間容量（Ｃｇｓ）
の低減と相互コンダクタンス（ｇｍ）の向上には、ゲー
ト長を短縮することが有効である。また、短ゲート長化
によるゲート抵抗の増加を防ぐためには、ゲートのマッ
シュルーム構造化が有効である。
Ｔ）の高周波特性を改善するためには、ゲート抵抗（Ｒ
ｇ）、ソース抵抗（Ｒｓ）、ソース・ゲート間容量（Ｃ
ｇｓ）の低減と、相互コンダクタンス（ｇｍ）の向上
を、図る必要がある。ソース・ゲート間容量（Ｃｇｓ）
の低減と相互コンダクタンス（ｇｍ）の向上には、ゲー
ト長を短縮することが有効である。また、短ゲート長化
によるゲート抵抗の増加を防ぐためには、ゲートのマッ
シュルーム構造化が有効である。
【０００３】従来、サブハーフミクロンオーダーのゲー
ト長を持つマッシュルーム型ゲート電極よりなるＦＥＴ
は、ＥＢ露光装置等により実現されている。その概略の
製造工程を図１３および図１４に示す。同図において、
半導体基板２１表面に塗布された電子線用レジスト２２
に、マッシュルーム型ゲート電極２７のポスト部２７ａ
と笠部２７ｂとを形成するために、強弱のある電子線２
３ａと電子線２３ｂを２回に分けて露光する。つぎに、
レジスト２２を現像して、レジスト２２の中にマッシュ
ルーム形状２３を形成し、これにゲート金属を蒸着し、
レジスト２２をリフトオフすることによって、図１４に
示すように、マッシュルーム型ゲート電極２７を得てい
る。
ト長を持つマッシュルーム型ゲート電極よりなるＦＥＴ
は、ＥＢ露光装置等により実現されている。その概略の
製造工程を図１３および図１４に示す。同図において、
半導体基板２１表面に塗布された電子線用レジスト２２
に、マッシュルーム型ゲート電極２７のポスト部２７ａ
と笠部２７ｂとを形成するために、強弱のある電子線２
３ａと電子線２３ｂを２回に分けて露光する。つぎに、
レジスト２２を現像して、レジスト２２の中にマッシュ
ルーム形状２３を形成し、これにゲート金属を蒸着し、
レジスト２２をリフトオフすることによって、図１４に
示すように、マッシュルーム型ゲート電極２７を得てい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＥＢ露光装置は、スループットが悪く、装置コストも高
いため、製品コストが高くなっていた。
ＥＢ露光装置は、スループットが悪く、装置コストも高
いため、製品コストが高くなっていた。
【０００５】したがって、本発明は、ｉ線ステッパなど
の安価な装置により、高いスループットで、歩留まりよ
く、安価に製造することのできる半導体装置の製造方法
を提供することを目的とする。
の安価な装置により、高いスループットで、歩留まりよ
く、安価に製造することのできる半導体装置の製造方法
を提供することを目的とする。
【０００６】本発明の他の目的は、ショットキゲート電
極形成領域に形成される第１層絶縁膜の厚さを、オーミ
ックコンタクトのソース電極およびドレイ電極の厚さと
ほぼ同じ厚さに形成することによって、寸法ばらつきを
低減してゲート電極を精度よく形成することができ、素
子特性の改善された半導体装置の製造方法を提供するこ
とを目的とする。
極形成領域に形成される第１層絶縁膜の厚さを、オーミ
ックコンタクトのソース電極およびドレイ電極の厚さと
ほぼ同じ厚さに形成することによって、寸法ばらつきを
低減してゲート電極を精度よく形成することができ、素
子特性の改善された半導体装置の製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の課題に対する解
決手段は以下の通りである。 １．半導体基板にショットキーゲート電極を有する半導
体装置の製造方法において、１）半導体基板上にソース電極とドレイン電極とを形成
する工程と ２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３）ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ）第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ）異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ）マッシュルーム型ゲート電極を形成するための第３
層レジストを塗布してその笠部をパターニングする工程
と、を順に含むことを特徴とする半導体装置の製造方
法。
決手段は以下の通りである。 １．半導体基板にショットキーゲート電極を有する半導
体装置の製造方法において、１）半導体基板上にソース電極とドレイン電極とを形成
する工程と ２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３）ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ）第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ）異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ）マッシュルーム型ゲート電極を形成するための第３
層レジストを塗布してその笠部をパターニングする工程
と、を順に含むことを特徴とする半導体装置の製造方
法。
【０００８】２．上記１記載の半導体装置の製造方法に
おいて、工程２が以下の工程よりなることを特徴とする
半導体装置の製造方法。２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した窒化
珪素膜（ＳｉＮｘ）、酸化珪素膜（ＳｉＯ2 ）またはレ
ジストの単層もしくは多層構造よりなる第１層絶縁膜を
形成する工程と。 ３．半導体基板にショットキーゲート電極を有する半導
体装置の製造方法において、１）半導体基板上にソース電極とドレイン電極とを形成
する工程と ２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３）ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ）第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ）異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ）ポスト部がソース電極側に近接し、ひさし部がドレ
イン電極側に設けられているΓ型ゲート電極を形成する
ための第３層レジストを塗布して、この第３層レジスト
にドレイン電極側に変位したひさし部をパターニングす
る工程と、を順に含むことを特徴とする半導体装置の製
造方法。
おいて、工程２が以下の工程よりなることを特徴とする
半導体装置の製造方法。２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した窒化
珪素膜（ＳｉＮｘ）、酸化珪素膜（ＳｉＯ2 ）またはレ
ジストの単層もしくは多層構造よりなる第１層絶縁膜を
形成する工程と。 ３．半導体基板にショットキーゲート電極を有する半導
体装置の製造方法において、１）半導体基板上にソース電極とドレイン電極とを形成
する工程と ２ ）半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３）ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ）第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ）異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ）ポスト部がソース電極側に近接し、ひさし部がドレ
イン電極側に設けられているΓ型ゲート電極を形成する
ための第３層レジストを塗布して、この第３層レジスト
にドレイン電極側に変位したひさし部をパターニングす
る工程と、を順に含むことを特徴とする半導体装置の製
造方法。
【０００９】
【作用】本発明は、平坦化を行った第１層絶縁膜上に露
光を行うので、サブハーフミクロンゲート電極を安定か
つ高スループットで形成することができる。また、第２
層レジストを後工程で除去する必要がないので、工程を
短縮することができ、製造コストを下げることができ
る。また、１回の蒸着により、マッシュルーム型ゲート
電極あるいはΓ型ゲート電極を形成することができるの
で、工程を短縮しかつ使用材料費を抑えることができ、
製造コストを下げることができる。また、マッシュルー
ム型ゲート電極の笠部あるいはΓ型ゲート電極のひさし
部を別に露光するので、ゲート電極のポスト部に対し
て、笠部もしくはひさし部をオフセットして形成するこ
とができ、ゲート抵抗（Ｒｇ）、ソース・ゲート間容量
（Ｃｇｓ）を低く保ったままソース・ゲート間を狭くす
ることができて、ソース抵抗（Ｒｓ）を低減することが
でる。
光を行うので、サブハーフミクロンゲート電極を安定か
つ高スループットで形成することができる。また、第２
層レジストを後工程で除去する必要がないので、工程を
短縮することができ、製造コストを下げることができ
る。また、１回の蒸着により、マッシュルーム型ゲート
電極あるいはΓ型ゲート電極を形成することができるの
で、工程を短縮しかつ使用材料費を抑えることができ、
製造コストを下げることができる。また、マッシュルー
ム型ゲート電極の笠部あるいはΓ型ゲート電極のひさし
部を別に露光するので、ゲート電極のポスト部に対し
て、笠部もしくはひさし部をオフセットして形成するこ
とができ、ゲート抵抗（Ｒｇ）、ソース・ゲート間容量
（Ｃｇｓ）を低く保ったままソース・ゲート間を狭くす
ることができて、ソース抵抗（Ｒｓ）を低減することが
でる。
【００１０】
【実施例】以下に、本発明の第１実施例について図１乃
至図８を参照して説明する。図１に示すように、１は半
導体基板で、この半導体基板１の表面部には活性層（図
示せず。）が形成されている。この活性層の形成された
半導体基板１上に、オーミックコンタクトを有するソー
ス電極２ａおよびドレイン電極２ｂを形成する。
至図８を参照して説明する。図１に示すように、１は半
導体基板で、この半導体基板１の表面部には活性層（図
示せず。）が形成されている。この活性層の形成された
半導体基板１上に、オーミックコンタクトを有するソー
ス電極２ａおよびドレイン電極２ｂを形成する。
【００１１】図２に示すように、ソース電極２ａとドレ
イン電極２ｂの間のゲート電極形成領域に、前記ソース
電極２ａおよびドレイン電極２ｂ以上の厚さを有するレ
ジストの第１層絶縁膜３をスピン塗布して平坦化し、Ｒ
ＩＥ、ミリング装置等により第１層絶縁膜３を、エッチ
バックする。
イン電極２ｂの間のゲート電極形成領域に、前記ソース
電極２ａおよびドレイン電極２ｂ以上の厚さを有するレ
ジストの第１層絶縁膜３をスピン塗布して平坦化し、Ｒ
ＩＥ、ミリング装置等により第１層絶縁膜３を、エッチ
バックする。
【００１２】図３に示すように、ゲートパターニング用
の第２層レジスト４をスピン塗布する。この場合、第２
層レジスト４の膜厚は、ｉ線ステッパの良好な露光感度
を示す膜厚に設定される。また、第１層レジスト３と第
２層レジスト４とのミキシングを避けるために、第１層
絶縁膜３に対して高温、例えば、２００℃でのベーキン
グ、あるいはＣＦ4 プラズマによる処理を行ってもよ
い。
の第２層レジスト４をスピン塗布する。この場合、第２
層レジスト４の膜厚は、ｉ線ステッパの良好な露光感度
を示す膜厚に設定される。また、第１層レジスト３と第
２層レジスト４とのミキシングを避けるために、第１層
絶縁膜３に対して高温、例えば、２００℃でのベーキン
グ、あるいはＣＦ4 プラズマによる処理を行ってもよ
い。
【００１３】図４に示すように、第２層レジスト４にゲ
ートパターン５を露光し、その現像を行う。
ートパターン５を露光し、その現像を行う。
【００１４】図５に示すように、異方性エッチング条件
により、第２層レジスト４をエッチングしながら第１層
絶縁膜３にゲートパターン５を転写する。このエッチン
グ条件には、側壁への堆積物を利用した異方性エッチン
ングを使用してもよい。例えば、ＲＩＥによるフルオロ
カーボン系ガスを用いたエッチングである。
により、第２層レジスト４をエッチングしながら第１層
絶縁膜３にゲートパターン５を転写する。このエッチン
グ条件には、側壁への堆積物を利用した異方性エッチン
ングを使用してもよい。例えば、ＲＩＥによるフルオロ
カーボン系ガスを用いたエッチングである。
【００１５】図６に示すように、第１層絶縁膜３のゲー
トパターン５の角部３ａを丸くするために、レジストリ
フロー（オーブン中で２００℃３０分の加熱）を行う。
これは、これから形成されるマッシュルーム型ゲート電
極のスタンド部と笠部との接合部分（角部３ａに対応す
ることになる。）に丸みをつけて、断線をさけるためで
ある。
トパターン５の角部３ａを丸くするために、レジストリ
フロー（オーブン中で２００℃３０分の加熱）を行う。
これは、これから形成されるマッシュルーム型ゲート電
極のスタンド部と笠部との接合部分（角部３ａに対応す
ることになる。）に丸みをつけて、断線をさけるためで
ある。
【００１６】図７に示すように、マッシュルーム型ゲー
ト電極の笠部形成用の第３層レジスト６を塗布する。露
光現像を行い、開口部６ａを形成する。リフトオフが容
易に行えるように、クロロベンゼン処理あるいは多層レ
ジスト法により、ひさし６ｂを形成してもよい。
ト電極の笠部形成用の第３層レジスト６を塗布する。露
光現像を行い、開口部６ａを形成する。リフトオフが容
易に行えるように、クロロベンゼン処理あるいは多層レ
ジスト法により、ひさし６ｂを形成してもよい。
【００１７】図８に示すように、ゲート金属を蒸着し、
第１層絶縁膜３および第３層レジスト６およびその上の
不要蒸着金属をリフトオフして、マッシュルーム型ゲー
ト電極７を形成する。
第１層絶縁膜３および第３層レジスト６およびその上の
不要蒸着金属をリフトオフして、マッシュルーム型ゲー
ト電極７を形成する。
【００１８】なお、上記第１実施例の図２記載の工程に
おいて、ソース電極２ａとドレイン電極２ｂの厚さとほ
ぼ同じ厚さの窒化珪素膜（ＳｉＮｘ）あるいは酸化珪素
膜（ＳｉＯ2 ）を、ゲート電極形成領域に、スパッタ、
蒸着、ＣＶＤなどの膜形成手段により単層もしくは多層
構造よりなる第１層絶縁膜３として形成し、平坦化工程
を削除してもよい。
おいて、ソース電極２ａとドレイン電極２ｂの厚さとほ
ぼ同じ厚さの窒化珪素膜（ＳｉＮｘ）あるいは酸化珪素
膜（ＳｉＯ2 ）を、ゲート電極形成領域に、スパッタ、
蒸着、ＣＶＤなどの膜形成手段により単層もしくは多層
構造よりなる第１層絶縁膜３として形成し、平坦化工程
を削除してもよい。
【００１９】つぎに、第２実施例について、図９乃至図
１１を参照して説明する。一般的に、雑音特性を改善す
るために、ソース・ゲート間を、ドレイン・ゲート間よ
り狭くすることがしばしば行われる。この場合、マッシ
ュルーム型構造のゲート電極では、マッシュルーム型ゲ
ート電極の片側笠部とソース電極との間が狭くなり、ソ
ース・ゲート間容量（Ｃgs）が無視できなくなることが
考えられる。したがって、本実施例は、マッシュルーム
型ゲート電極の笠部のソース側をなくして、ドレイン側
にのみひさし部を設けたΓ型のゲート電極とすることに
よって、この問題を解決するものである。
１１を参照して説明する。一般的に、雑音特性を改善す
るために、ソース・ゲート間を、ドレイン・ゲート間よ
り狭くすることがしばしば行われる。この場合、マッシ
ュルーム型構造のゲート電極では、マッシュルーム型ゲ
ート電極の片側笠部とソース電極との間が狭くなり、ソ
ース・ゲート間容量（Ｃgs）が無視できなくなることが
考えられる。したがって、本実施例は、マッシュルーム
型ゲート電極の笠部のソース側をなくして、ドレイン側
にのみひさし部を設けたΓ型のゲート電極とすることに
よって、この問題を解決するものである。
【００２０】第１実施例における図１乃至図３は、この
第２実施例においても同様であるので、同一番号を付し
てその説明を省略し、その後の工程について説明する。
図９に示すように、第２層レジスト４のソース電極２ａ
よりに、ゲートパターン１５の露光現像を行う。
第２実施例においても同様であるので、同一番号を付し
てその説明を省略し、その後の工程について説明する。
図９に示すように、第２層レジスト４のソース電極２ａ
よりに、ゲートパターン１５の露光現像を行う。
【００２１】図１０に示すように、第２層レジスト４を
エッチングすると同時に、異方性エッチング条件により
第１層絶縁膜３にゲートパターン１５を転写する。
エッチングすると同時に、異方性エッチング条件により
第１層絶縁膜３にゲートパターン１５を転写する。
【００２２】図１１に示すように、Γ型ゲート電極形成
用の第３層レジスト１６を塗布する。そして、ゲートパ
ターン１５に対して、ドレイン電極２ｂ側に変移した開
口部１６ａの露光および現像を行う。リフトオフが容易
に行えるように、クロロベンゼン処理あるいは多層レジ
スト法により、ひさし１６ｂを形成してもよい。
用の第３層レジスト１６を塗布する。そして、ゲートパ
ターン１５に対して、ドレイン電極２ｂ側に変移した開
口部１６ａの露光および現像を行う。リフトオフが容易
に行えるように、クロロベンゼン処理あるいは多層レジ
スト法により、ひさし１６ｂを形成してもよい。
【００２３】図１２に示すように、ゲート金属を蒸着す
る。そして、第１層絶縁膜３および第３層レジスト１６
およびその上の不要蒸着金属をリフトオフして、ドレイ
ン電極側にひさし１７ａを備えたΓ型ゲート電極１７が
形成される。
る。そして、第１層絶縁膜３および第３層レジスト１６
およびその上の不要蒸着金属をリフトオフして、ドレイ
ン電極側にひさし１７ａを備えたΓ型ゲート電極１７が
形成される。
【００２４】
【発明の効果】本発明は、平坦な第１層絶縁膜上に露光
を行うので、サブハーフミクロンゲート電極を安定かつ
高スループットで形成することができる。また、第２層
レジストを後工程で除去する必要がないので、工程を短
縮することができ、製造コストを下げることができる。
また、１回の蒸着により、マッシュルーム型ゲート電極
あるいはΓ型ゲート電極を形成することができるので、
工程を短縮しかつ使用材料を抑えることができ、製造コ
ストを下げることができる。また、マッシュルーム型ゲ
ート電極の笠部あるいはΓ型ゲート電極のひさし部を別
に露光するので、ゲート電極のポスト部に対して、笠部
あるいはひさし部をオフセットして、ゲート抵抗（Ｒg
）、ソース・ゲート間容量（Ｃgs）を低く保ったまま
ソース・ゲート間を狭くすることができて、ソース抵抗
（Ｒs ）を低減することができる。
を行うので、サブハーフミクロンゲート電極を安定かつ
高スループットで形成することができる。また、第２層
レジストを後工程で除去する必要がないので、工程を短
縮することができ、製造コストを下げることができる。
また、１回の蒸着により、マッシュルーム型ゲート電極
あるいはΓ型ゲート電極を形成することができるので、
工程を短縮しかつ使用材料を抑えることができ、製造コ
ストを下げることができる。また、マッシュルーム型ゲ
ート電極の笠部あるいはΓ型ゲート電極のひさし部を別
に露光するので、ゲート電極のポスト部に対して、笠部
あるいはひさし部をオフセットして、ゲート抵抗（Ｒg
）、ソース・ゲート間容量（Ｃgs）を低く保ったまま
ソース・ゲート間を狭くすることができて、ソース抵抗
（Ｒs ）を低減することができる。
【図１】 本発明の第１実施例（図１乃至図８）を示す
もので、半導体基板にオーミック電極を形成する工程図
もので、半導体基板にオーミック電極を形成する工程図
【図２】 第１層レジストを形成し平坦化する工程図
【図３】 第２層レジストを形成する工程図
【図４】 第２層レジストにゲートパターンを露光し、
その現像を行う工程図
その現像を行う工程図
【図５】 第２層レジストをエッチングしながら、第１
層レジストにゲートパターンを転写する工程図
層レジストにゲートパターンを転写する工程図
【図６】 ゲートパターンの角部を丸くするために、レ
ジストリフローを行う工程図
ジストリフローを行う工程図
【図７】 マッシュルーム型ゲート電極の笠部形成用の
第３層レジストを塗布し、露光現像を行う工程図
第３層レジストを塗布し、露光現像を行う工程図
【図８】 ゲート金属を蒸着し、第１層レジスト、第３
層レジストおよびその上の不要金属をリフトオフして、
マッシュルーム型ゲート電極を形成する工程図
層レジストおよびその上の不要金属をリフトオフして、
マッシュルーム型ゲート電極を形成する工程図
【図９】 本発明の第２実施例（図９乃至図１２）を示
すもので、第２層レジストのソース電極よりにゲートパ
ターンを露光現像する工程図
すもので、第２層レジストのソース電極よりにゲートパ
ターンを露光現像する工程図
【図１０】 第２層レジストをエッチングすると同時
に、異方性エッチング条件により第１層レジストにゲー
トパターンを転写する工程図
に、異方性エッチング条件により第１層レジストにゲー
トパターンを転写する工程図
【図１１】 Γ型ゲート電極形成用第３層レジストを塗
布し、ゲートパターンに対してドレイン電極側に変位し
た開口部の露光および現像を行う工程図
布し、ゲートパターンに対してドレイン電極側に変位し
た開口部の露光および現像を行う工程図
【図１２】 ゲート金属を蒸着し、第１層レジスト、第
３層レジストおよびその上の不要金属をリフトオフし
て、ドレイン電極側にひさしの形成されたΓ型ゲート電
極７を形成する工程図
３層レジストおよびその上の不要金属をリフトオフし
て、ドレイン電極側にひさしの形成されたΓ型ゲート電
極７を形成する工程図
【図１３】 従来製造方法（図１３乃至図１４）におい
て、電子線用レジストにマッシュルーム型ゲート電極を
電子線露光する工程図
て、電子線用レジストにマッシュルーム型ゲート電極を
電子線露光する工程図
【図１４】 ゲート金属を蒸着し、レジストをリフトオ
フしてマッシュルーム型ゲート電極を形成する工程図
フしてマッシュルーム型ゲート電極を形成する工程図
１ 半導体基板 ２ａ ソース電極 ２ｂ ドレイン電極 ３ 第１層絶縁膜 ３ａ 角部 ４ 第２層レジスト ５、１５ ゲートパターン ６、１６ 第３層レジスト ６ａ、１６ａ 開口部 ７、１７ ゲート電極 １６ａ、１７ａ ひさし部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/027 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (3)
- 【請求項１】 半導体基板にショットキーゲート電極を
有する半導体装置の製造方法において、１．半導体基板上にソース電極とドレイン電極とを形成
する工程と、 ２ ．半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３．ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ．第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ．異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ．マッシュルーム型ゲート電極を形成するための第３
層レジストを塗布してその笠部をパターニングする工程
と、 を順に含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、工程２が以下の工程よりなることを特徴とする
半導体装置の製造方法。２．半導体基板上に形成された
ソース電極とドレイン電極との間の半導体基板上に、ソ
ース電極およびドレイン電極とほぼ同じ厚みを有し、か
つ両端部がソース電極の端部およびドレイン電極の端部
にそれぞれ当接した窒化珪素膜（ＳｉＮｘ）、酸化珪素
膜（ＳｉＯ2 ）またはレジストの単層もしくは多層構造
よりなる第１層絶縁膜を形成する工程と。 - 【請求項３】 半導体基板にショットキーゲート電極を
有する半導体装置の製造方法において、１．半導体基板上にソース電極とドレイン電極とを形成
する工程と、 ２ ．半導体基板上に形成されたソース電極とドレイン電
極との間の半導体基板上に、ソース電極およびドレイン
電極とほぼ同じ厚みを有し、かつ両端部がソース電極の
端部およびドレイン電極の端部にそれぞれ当接した第１
層絶縁膜を形成する工程と、３．ソース電極上、ドレイン電極上および 第１層絶縁膜
上にゲートパターニング用の第２層レジストを塗布する
工程と、４ ．第２層レジストに、所望ゲート長のゲートパターン
を形成する工程と、５ ．異方性エッチングにより第１層絶縁膜に前記ゲート
パターンを転写する工程と、６ ．ポスト部がソース電極側に近接し、ひさし部がドレ
イン電極側に設けられているΓ型ゲート電極を形成する
ための第３層レジストを塗布して、この第３層レジスト
にドレイン電極側に変位したひさし部をパターニングす
る工程と、 を順に含むことを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06217513A JP3077524B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置の製造方法 |
| EP95112453A EP0701272B1 (en) | 1994-09-12 | 1995-08-08 | Method of making a semiconductor device |
| DE69506646T DE69506646T2 (de) | 1994-09-12 | 1995-08-08 | Verfahren zum Herstellen einer Halbleitereinrichtung |
| US08/524,208 US5712175A (en) | 1994-09-12 | 1995-09-06 | Method of making semiconductor device having a schottky gate electrode |
| KR1019950029368A KR100195293B1 (ko) | 1994-09-12 | 1995-09-07 | 반도체 장치의 제조방법 |
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|---|---|---|---|
| JP06217513A JP3077524B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0883809A JPH0883809A (ja) | 1996-03-26 |
| JP3077524B2 true JP3077524B2 (ja) | 2000-08-14 |
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ID=16705414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06217513A Expired - Fee Related JP3077524B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置の製造方法 |
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| EP (1) | EP0701272B1 (ja) |
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|---|---|---|---|---|
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| JPH0414212A (ja) * | 1990-05-02 | 1992-01-20 | Dainippon Printing Co Ltd | レジストパターン形成方法 |
| FR2663155B1 (fr) * | 1990-06-12 | 1997-01-24 | Thomson Composants Microondes | Procede de realisation d'une grille de transistor. |
| US5147812A (en) * | 1992-04-01 | 1992-09-15 | Motorola, Inc. | Fabrication method for a sub-micron geometry semiconductor device |
| DE4228836A1 (de) * | 1992-08-29 | 1994-03-03 | Daimler Benz Ag | Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren |
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- 1994-09-12 JP JP06217513A patent/JP3077524B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-08 DE DE69506646T patent/DE69506646T2/de not_active Expired - Fee Related
- 1995-08-08 EP EP95112453A patent/EP0701272B1/en not_active Expired - Lifetime
- 1995-09-06 US US08/524,208 patent/US5712175A/en not_active Expired - Fee Related
- 1995-09-07 KR KR1019950029368A patent/KR100195293B1/ko not_active IP Right Cessation
- 1995-09-11 FI FI954241A patent/FI110642B/fi active
Also Published As
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|---|---|
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| FI110642B (fi) | 2003-02-28 |
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| EP0701272B1 (en) | 1998-12-16 |
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| FI954241A0 (fi) | 1995-09-11 |
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| EP0701272A3 (ja) | 1996-03-27 |
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